JP4815571B2 - 多タイム・スロットおよび多モード動作における無線通信機器のデジタル・インターフェース用拡張型ビット・マッピング - Google Patents

Description

本発明は、無線通信機器のデジタル・ベースバンド伝送路に関し、より厳密には、デジタル・インターフェースを介するこのような機器の変調装置および／または利得制御装置の制御に関する。

ＧＳＭ（Global System for Mobile communications：移動体通信のためのグローバル・システム）などの特定の通信ネットワークにおいて、いわゆるＥＧＰＲＳ（Enhanced General Packet Radio Service：拡張型汎用パケット無線サービス）規格などの新しい規格によってデータ・レートを向上させることが提案されてきた。たとえば、ＥＧＰＲＳ規格はＧＳＭネットワークに８ＰＳＫ（8 Phase Shift Keying：８位相偏移変調）と呼ばれる新しい変調手法を取り入れて、ＧＭＳＫ（Gaussian Minimum Shift Keying：ガウス最小偏移変調）変調手法により前もって提供されたデータ・レートを向上させる。

データ伝送の柔軟性のため、ＥＧＰＲＳ規格は多タイム・スロット（すなわちマルチスロット）を定義し、およびＧＳＭフレームを分割する８個のタイム・スロットのうちの１つより多いタイム・スロットを必要とする多モード動作が、ＧＭＳＫまたは８ＰＳＫ変調を伴うデータ伝送のために使用され得る。したがって、ＥＧＰＲＳ無線通信機器は、連続したタイム・スロットにおいてＧＭＳＫ変調手法から８ＰＳＫ変調手法に、またその逆に容易に切り換えることができる変調器を備えなければならない。

しかし、当業者には知られているように、ＧＭＳＫは、高効率を伴う飽和電力増幅の使用を可能とする定包絡線変調手法であり、８ＰＳＫは、位相だけでなく振幅も変化する変調された搬送波を供給する変調手法であり、したがって、線形振幅を除いては、飽和電力増幅の使用を可能とし得ない。

したがって、マルチスロット動作では変調手法は変化するが、多分電力振幅モードも変化し、それは残念ながら、連続したタイム・スロットに関連する隣接チャネル間の干渉を生じさせる。

これらの干渉を低減させるために、電力増幅器の利得制御装置を用いて送信電力を傾斜減少させ、連続したタイム・スロット間に設けられた保護期間中に変調器および／または電力増幅モードを変更させることが提案されてきた。保護期間は、データ伝送なしの制御および／または切換え動作に専用の時間間隔であることが思い出されよう。

この解決策の代替案が、特に特許文献第ＷＯ ２００４／０２１６５９号に記載されている。それは、電力増幅モードも復調器も変更しないＩ／Ｑ信号の整形（ただしＩおよびＱは、それぞれ同相および直交成分である）による電力のランピング［ramping―傾斜をもつ変化―］に適応された結合ＧＭＳＫ／８ＰＳＫ・Ｉ／Ｑ変調器から成る。これは、結合ＧＭＳＫ／８ＰＳＫ・Ｉ／Ｑ変調器にゼロを供給することによって行なわれ、それによってＩ／Ｑ信号の電力の制御を可能にする。

外部電力制御ループが使用される場合、変調器機能が電力制御ループから切り離されること、または換言すると、電力増幅器のランピングが変調器の動作によってではなく、厳密には電力制御ループによって決定されることが必要とされる。この厳しい状況は、変調器出力信号が滑らかな遷移ではなく、オン／オフ状態（データ・モード対強制ゼロ・モード）間で瞬時の遷移を有することを必要とする。こうした遷移は、変調切換えならびに利得切換えが正確でタイミングが合わせられることを必要とする。

工業規格が、デジタル・ベースバンド・プロセッサ（すなわちデバイス）、ベースバンド・インターフェース（すなわちＢＡＩ）、および（電力増幅器（すなわちＰＡ）に接続された）無線周波数（ＲＦ）デバイスの間のインターフェースを標準化するために提案されてきた。

送信方向について、デジタル・ベースバンド・プロセッサは、デジタル信号プロセッサ（ＤＳＰ：digital signal processor）と、ＢＡＩにインターフェースするコントローラ・デバイス（ＡＲＭなど）とを主に備え、ベースバンド・インターフェース（すなわちＢＡＩ）は、変調器と、利得制御装置と、デジタル・アナログ変換器（すなわちＤＡＣ）と、無線周波数（ＲＦ）デバイスにインターフェースするポストフィルタとを主に備え、ＲＦデバイスは、フィルタと、利得段と、ミキサとを主に備えることが思い出される。デジタル・ベースバンド・プロセッサ（すなわちデバイス）と、ベースバンド・インターフェース（すなわちＢＡＩ）と、無線周波数（ＲＦ）デバイスと、電力増幅器（すなわちＰＡ）は、無線通信機器の伝送路と呼ばれるものを定義する。

デジタル・ベースバンド・プロセッサ、ＢＡＩおよびＲＦデバイスは、同じチップ上で定義されてもよく、別個のチップ上で定義されてもよく、これらの３つのデバイスのうちの２つの任意の組合せもまた、同じチップ上で定義されてもよい。したがって、それらは「チップ間接続モード」、または「ブロック間接続モード」（それらが同じチップ上に集積化される場合）で互いに接続されてもよい。しかし、どの接続モードであってもそれらは、デジタル・インターフェースを介してインターフェースされることが必要である。

工業規格は、「デジタルＲＦインターフェース」と呼ばれており、「ｄｉｇＲＦ」という名前のプロトコルを実行することができるデジタル・インターフェース、およびベースバンド・デバイスとベースバンド・インターフェース（すなわちＢＡＩ）の間のデータ伝送を容易にするための制御デバイスを定義する。これは、制御デバイス内に格納されており、無線周波数デバイス用のシンボルとデジタル・インターフェースを介してこの無線周波数デバイスに送信するために符号化値との間の対応を確立している符号化テーブルを用いて行なわれる。

たとえば、ＧＭＳＫ／８ＰＳＫ・Ｉ／Ｑ変調器の場合、符号化テーブルは１６個のシンボルを備え、２個がＧＭＳＫ・Ｉ／Ｑ変調器に供給するためのデータ・ワードに対応し、８個が８ＰＳＫ・Ｉ／Ｑ変調器に供給するためのデータ・ワードに対応し、最後の６個が独自の使用（proprietary use）のために使用される。

デジタル・インターフェース、ｄｉｇＲＦプロトコルおよびその環境についてのいくらかのさらなる情報は、インターネット・アドレス「www.digrf.com」で、たとえば文献「DigRF, Baseband / RF digital interface specification : Logical, Electrical and timing characteristics」、第1.12版で見られてもよい。

この工業規格はまだ十分ではない。したがって、本発明の目的は、その状況を改善することである。

このためそれは、無線通信機器のベースバンド・デバイスとベースバンド・インターフェース・デバイス（すなわちＢＡＩデバイス）（利得制御装置への供給を行なう少なくとも変調器を備える）とを接続するデジタル・インターフェースに符号化された値を送信することの制御に専用であり、ＢＡＩデバイス用のシンボルとデジタル・インターフェースを介したＢＡＩデバイスへの送信のための符号化値との間の対応を確立する符号化テーブルを格納する格納手段を備える制御デバイスを提供する。

この制御装置は、その符号化テーブルが、変調器に供給するためのデータ・ワードを備える第１のシンボル群と、変調器および／または利得制御装置の動作を制御するためのコマンド・ワードを備える第２のシンボル群とを備えることを特徴とするが、それがベースバンド・デバイスからシンボルを受信するときにそれがデジタル・インターフェースを介して無線周波数デバイスに送信され得るように、格納手段内でこのシンボルに対応する符号化された値を決定するように構成された制御手段を備えることをも特徴とする。

換言すると、本発明は、変調器にデータおよび残りのシンボルを供給するために符号化テーブルに格納されており、またデジタル・インターフェースを介して変調器および／または利得制御装置にコマンドを送信するために符号化テーブルに格納されているシンボルの一部を使用することを提供する。

本発明による制御デバイスは、個々にまたは組み合わせて考慮される追加の特性、特に以下を含んでもよい。
−第２群のシンボルのうちの少なくとも１つが、選択された利得値を利得制御装置に割り当てるためのコマンド・ワードであってもよい。
−第２群のシンボルのうちの少なくとも１つが、選択された動作モードを変調器のフィルタ手段および／または変調手段に割り当てるためのコマンド・ワードであってもよい。
−第２群のシンボルのうちの少なくとも１つが、選択された動作モードを変調器のフィルタ手段および／または変調手段に、また選択された利得値を利得制御装置に割り当てるためのコマンド・ワードであってもよい。
−動作モードは、たとえば、変調器の即時の立上げのためフィルタ手段に回転された有効シンボルの選択されたシーケンスを事前ロードするための「初期化モード」、あるいはゼロの２進値を変調器のフィルタの遅延鎖に強制的に入れるための「再設定モード」（すべての遅延をゼロにして、ゼロ出力への急激な遷移、すなわち変調器の即時の立下げをもたらす）、そうでない場合は、少なくとも１つのゼロの２進値を変調器に強制的に入れるための「強制ゼロ・モード」（入力において滑らかな立下げ／立上げをもたらす）であってもよい。この場合、制御デバイスは、保護間隔を埋める最後の保護ビットをフィルタ手段に送信する前に初期化モードを割り当てるためのコマンド・ワードを供給し、かつ／またはデータ・バーストのアクティブ部分をフィルタ手段に送信する直後および保護期間中に再設定モードを割り当てるためのコマンド・ワードを供給するように構成されてもよい。
−変調器がＧＭＳＫ・Ｉ／Ｑ変調器と８ＰＳＫ・Ｉ／Ｑ変調器とを備える場合、符号化された各値は、３つの最上位ビット（ＭＳＢ：most significant bit）と、ＧＭＳＫ・Ｉ／Ｑ変調器を８ＰＳＫ・Ｉ／Ｑ変調器と区別するための１つの下位ビット（ＬＳＢ：low significant bit）とを備える４ビット・ワードであってもよい。この場合、第１群は少なくとも８つのシンボルを備えてもよく、第２群は少なくとも６つのシンボルを備えてもよい。

本発明は、デジタル・インターフェースを介してベースバンド・デバイスに接続されるように適応されたＢＡＩデバイスを備え、また上記で述べられた制御デバイスなどの制御デバイスを備える無線通信機器用の前記ベースバンド・デバイスをも提供する。

本発明は、上記で述べられたベースバンド・デバイスなどのベースバンド・デバイスを備え、デジタル・インターフェースを介してＢＡＩデバイスに接続されるように適応された無線通信機器用のベースバンド・インターフェース・デバイス（すなわちＢＡＩデバイス）をも提供する。このＢＡＩデバイスは、少なくとも変調器と、変調器からの供給を受ける利得制御装置と、デジタル・インターフェースによって送信される符号化値と、その動作を制御するためのコマンド・ワードを表すシンボルおよび変調器に供給するためのデータ・ワードとの間の対応を確立する制御テーブルを格納するように構成された格納手段と、デジタル・インターフェース、変調器および利得制御装置に結合されており、それがデジタル・インターフェースから符号化値を受信するときにそれを変調器および／または利得制御装置に送信するため、格納手段内で受信された符号化値に対応するワードを決定するように構成された制御手段とを備える。

代替法では、ＢＡＩデバイスは、デジタル・インターフェースを介してそれに接続されたベースバンド・デバイスと、上記で述べられた制御デバイスなどの制御デバイスとを備える無線通信機器に専用である。

ベースバンド・デバイス、ＢＡＩデバイスおよびＲＦデバイスが同じチップ上で定義されても、個別のチップ上で定義されてもよく、これらの３つのデバイスのうちの２つの任意の組合せもまた同じチップ上で定義されてもよいことに留意されたい。しかし、構成がどうであれ、これらのデバイスは、上述のデジタル・インターフェースを使用しなければならない。

本発明は、ベースバンド・デバイスとデジタル・インターフェースと、上記で述べられた制御デバイスなどの制御デバイスと、デジタル・インターフェースを介してベースバンド・デバイスに接続された、上記で述べられたＢＡＩデバイスなどのＢＡＩデバイスと、ＢＡＩデバイスに接続されたＲＦデバイスとを備える無線通信装置をも提供する。

代替法では、無線通信機器は、上記で述べられたベースバンド・デバイスなどのベースバンド・デバイスと、デジタル・インターフェースと、デジタル・インターフェースを介してベースバンド・デバイスに接続された、上記で述べられたＢＡＩデバイスなどのＢＡＩデバイスと、ＢＡＩデバイスに接続されたＲＦデバイスとを備えてもよい。

こうした機器は、たとえば携帯電話であってもよい。

本発明の他の特徴および利点は、以下の詳細な仕様および添付の図面を精査すると明らかになろう。

添付の図面は、本発明を完全なものにするのに役立つだけでなく、必要であればその定義に寄与することもある。

上述され、また図１に概略的に示されているように、無線通信機器のデジタル・ベースバンド伝送路が、デジタル・ベースバンド・プロセッサ（すなわちデバイス）ＢＢＤと、少なくとも変調器Ｍと利得制御装置ＧＣと、デジタル・インターフェースＩを介してデジタル・ベースバンド・デバイスＢＢＤに接続されたデジタル・アナログ変換器ＤＡＣフィルタとを備えるベースバンド・インターフェース・デバイスＢＡＩとを備えている。デジタル・ベースバンド伝送路は、アンテナＡＮに接続された電力増幅器ＰＡにそれ自体が接続される無線周波数（ＲＦ）デバイスＲＦＤに接続される。デジタル・ベースバンド伝送路、無線周波数（ＲＦ）デバイスＲＦＤおよび電力増幅器ＰＡは、伝送路を構成する。

デジタル・ベースバンド伝送路の利得段は通常分散され、一部は（デジタルまたはアナログの形で）ベースバンド・インターフェース・デバイスＢＡＩ内に置かれた利得制御装置ＧＣを備え、別の部分は（アナログの形で）ＲＦデバイスＲＦＤ内に置かれることに留意されたい。

以降の説明では、デジタル・インターフェースＩは、上記で引用された文献「DigRF, Baseband / RF digital interface specification : Logical, Electrical and timing characteristics」、第1.12版で述べられているインターフェースのタイプのものであることが考慮されるであろう。したがって、以降の説明では、例示的な実施例として、デジタル・インターフェースＩはｄｉｇＲＦプロトコル・スタックの少なくとも一部を実行できることが考慮されるであろう。

しかし、本発明は、この種類のデジタル・インターフェースに限定されない。

さらに、以降の説明では、(実施形態の非限定な例において)ベースバンド・インターフェース・デバイスＢＡＩは、ベースバンドおよびオーディオ・インターフェース・デバイスであることが考慮されるであろう。

さらに、以降の説明では、変調器Ｍは、ＥＧＰＲＳ（またはＥＤＧＥ）標準に準拠した拡張型データ・レートを伴うＧＳＭ携帯電話など、無線通信装置内に設置された結合８ＰＳＫ／ＧＭＳＫ・Ｉ／Ｑ変調器であることが考慮されるであろう。換言すると、変調器Ｍは、多モード動作においてＧＳＭフレームの連続するタイム・スロットでＧＭＳＫ変調手法から８ＰＳＫ変調手法に、またその逆に切り換わるように構成適応される。

しかし、本発明は、電力増幅器の線形および非線形モード間の切換えを必要とする切換えの種類に制限されない。確かに、本発明は一般に、変調器の任意の切換え手法、および特に振幅変調パルスの重ね合せによるデジタル位相変調された信号のローランの構成に基づくものに適用される。このローランの構成に関するいくらかのさらなる詳細は、P.A. Laurentの文献「Exact and approximate construction of digital phase modulations by superposition of amplitude modulated pulses (AMO)」、IEEE Transactions on communications、42巻、 第2/3/4号、1994年において見られてもよい。

さらに、この発明は、携帯電話内に設置された変調器に限定されない。この発明による変調器は、任意の無線通信機器内、特に通信デバイスを備えたラップトップまたはＰＤＡ（Personal Digital Assistant：携帯情報端末）内に設置されてもよい。

当業者に知られているように、（たとえば）携帯電話のベースバンド・デバイスＢＢＤは主に、音声コーダとチャネル・コーダとインタリーバと暗号器（ciphering）とを備える。このベースバンド・デバイスＢＢＤは、特にデジタル・インターフェースＩを介して（他の接続手段が設けられてもよい）ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩに連結される。ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩは、処理モジュールＰＭ（バースト・フォーマッタ（すなわちビルダ）とＧＭＳＫ信号用の差動エンコーダと制御モジュールＣＴＭとを備える）と、結合８ＰＳＫ／ＧＭＳＫ・Ｉ／Ｑ変調器Ｍと利得制御装置ＧＣとデジタル・アナログ変換器ＤＡＣとを備える。

図１に概略的に示されるように、制御モジュールＣＭＴは変調器Ｍの外部にあってもよいが、それは、結合８ＰＳＫ／ＧＭＳＫ変調器Ｍの一部をも構成してもよい。

制御モジュールＣＴＭ、結合８ＰＳＫ／ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ、利得制御装置ＧＣおよびデジタル・アナログ変換器ＤＡＣは好ましくは集積回路である。

図１に示されるように、ベースバンド・デバイスＢＢＤは（この非限定的実施例では）ｄｉｇＲＦプロトコル・スタックを実行することができるデジタル・インターフェースＩを介して変調器Ｍに符号化された値を送信することを制御するための制御デバイスＣＤの少なくとも一部を備えてもよい。この制御デバイスＣＤについて以下で述べられる。

変調器Ｍは、処理モジュールＰＭによってデジタル入力信号ＩＳが供給され、述べられた実施例では変調する入力信号ＩＳのタイプに従って８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１または線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２に供給するように構成される。図２で、Ｍ１はＭＰ１とＦ０とを備え、Ｍ２はＭ２_０とＭ２_１とを備え、Ｍ２_０はＭＰ２_０とＦ０（Ｍ１と共有される）とを備え、Ｍ２_１はＭＰ２_１とＦ１とを備える。

図２Ａおよび２Ｂに示されるように、線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２は好ましくは、線形経路とも呼ばれるゼロ次変調経路Ｍ２_０（ＭＰ２_０およびＦ０）と、同じ入力信号ＩＳが供給される、直交経路とも呼ばれる少なくとも１次変調経路Ｍ２_１（ＭＰ２_１およびＦ１）とを備える。線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２はより一般的には、同じ入力信号ＩＳが供給されるｎ＋１個の変調経路（ｎ≧０）を備えるｎ次ＧＭＳＫ・Ｉ／Ｑ変調器であることに留意されたい。したがって、変調器Ｍは、３つ以上の変調経路を備えるＧＭＳＫ・Ｉ／Ｑ変調器を備えてもよい。

線形経路は、Ｃ０フィルタとも呼ばれるフィルタ部分Ｆ０に供給を行なう変調部分ＭＰ２_０を備える。直交経路は、Ｃ１フィルタとも呼ばれるフィルタ部分Ｆ１に供給を行なう変調部分ＭＰ２_１を備える。

８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１は、Ｃ０フィルタＦ０に供給を行なう変調部分ＭＰ１を備え、このＣ０フィルタＦ０を、８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１が線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２の線形経路と共有する。

Ｃ０フィルタＦ０およびＣ１フィルタＦ１のそれぞれの出力は、主要コンバイナＭＣに変調されフィルタリングされたＩ／Ｑ信号を供給するために主要コンバイナＭＣの入力に接続される。主要コンバイナＭＣの出力は、デジタル・アナログ変換機ＤＡＣに変調されフィルタリングされたＩ／Ｑ信号ＯＳを供給するためにデジタル・アナログ変換機ＤＡＣにそれ自体が接続された利得制御装置ＧＣに接続される。

８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１および線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２はそれぞれ、ＧＳＭフレームのタイム・スロットに関連する変調されたデジタルＩ／Ｑ信号を生成するための変調部と、変調されフィルタリングされたデジタルＩ／Ｑ信号の出力のためフィルタ値によって定義された選択されたパルス形状をデジタルＩ／Ｑ信号に適用するためのフィルタ部とを備える。

図２Ａに概略的にされるように、マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１の変調部分ＭＰ１は、変調器ＭのマルチプレクサＭＵによってシリアル・データ・ストリーム（またはデジタル入力信号）ＩＳが供給される直列並列変換器ＳＰＣを備えてもよい。音声信号（しかし、それは純粋なデータであることもある）は音声コーダによって量子化され、次いでチャネル・コーダによってデータ・フレームに編成されてもよいことが思い出されよう。

たとえば、直列並列変換器ＳＰＣは、３ビットの並列信号を出力する、少なくとも３ビット直列並列変換器である。それは好ましくは、４ビットの並列信号を出力する４ビット直列並列変換器であり、ただし、ＬＳＢ（Least Significant Bit：最下位ビット）が、ＧＭＳＫデータと８ＰＳＫデータの間、ならびに様々なアクティブ（すなわち利得）／再設定／事前ロード・モードの間の区別のために使用される。

マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１の変調部ＭＰ１は、３ビット並列信号が供給され、また各ビット・トリプレットを８つの複素信号のうちの１つ上にマッピングするように構成されたグレイ・マッパＧＭ（grey mapper）をも備える。

マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１の変調部分ＭＰ１は、グレイ・マッパＧＭによって出力されたＩ／Ｑ信号を整形するように構成された複素乗算器ＣＭ０をも備える。より厳密には、複素乗算器ＣＭ０は、それが受信するｋ番シンボルを単位円にマッピングする役割を担う。複素乗算器ＣＭ０は、３ｋπ／半径の回転を生じさせるために、受信された各信号に、式（ｊｋ３π／８）に等しい回転信号を掛ける。

シンボル・マッピングは、グレイ・マッパＧＭによって出力された信号、ならびに式（ｊ３πｋ／８）の項の追加の回転シンボルを組み合わせる。グレイ・マッパＧＭは、３ビット・シンボルを、選択された規則に従って単位円上の対応する位置に変換するゲート群と見なされることができる。したがって、乗算器ＣＭ０は、ＲＦ包絡線上のゼロ交差の回避を可能とする回転されたシンボルを出力している。

またマルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１の変調部分ＭＰ１は、複素乗算器ＣＭ０から供給される第１の入力と、ゼロ設定用の第２の入力と、変調部分ＭＰ２_０の複素乗算器ＣＭ１から供給される第３の入力と、各入力サンプルの後にＮ−１個のゼロを挿入するためのアップサンプリングを実施するように適応されたアップサンプラＵＳ１に入力サンプルを供給する１つの出力とを備える「共有された」３×１マルチプレクサＭＸ１をも備える。たとえば、また図示されるように、Ｎ＝１６である。

マルチプレクサＭＸ１の機能は、各保護期間中のゼロと、タイム・スロット（すなわちバーストのアクティブ部分）中の回転された８ＰＳＫまたはＧＰＳＫシンボルとの間で選択することである。保護期間中にアップサンプラＵＳ１（および後続のＣ０フィルタＦ０）にゼロを供給すると、Ｃ０フィルタＦ０の滑らかなステップ・オンおよびステップ・オフ応答が可能となる。

このアップサンプラＵＳ１は、共有されたフィルタ部分（すなわちＣ０フィルタ）Ｆ０に、マルチプレクサＭＸ２_０を介してゼロ、あるいは変調されたデジタル８ＰＳＫまたはＧＭＳＫ・Ｉ／Ｑ信号を供給する。

直列並列変換器ＳＰＣ、グレイ・マッパＧＭ、乗算器ＣＭ０、共有されたマルチプレクサＭＸ１および共有されたアップサンプラＵＳ１は、マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１の変調部分ＭＰ１を形成する。

Ｃ０フィルタＦ０は、たとえば８０タップＣ０_ｉ（ｉ＝０からｎ、ただしｎ＝７９）を有するパルス整形フィルタであり、またｍ＝１〜８０として、それぞれが８０／ｍフィルタ係数Ｃ０_ｉを有する（たとえばｍ＝５の場合、それぞれが１６タップを有する５つのセクションがある）ｍ個のセクションＦ０_ｓ（ｓ＝１〜ｍ）に分割されてもよい。このＣ０フィルタＦ０は、８ＰＳＫ用に使用され、ＧＭＳＫ変調器のゼロ次部分と共有される。ＧＳＭでは、時間帯域幅積がＢＴ＝０．３であり、ガウス・パルスが−２Ｔ…２Ｔに制限されるものとして扱われることが思い出されよう。

Ｃ０パルス整形フィルタＦ０は好ましくは、有限インパルス応答（ＦＩＲ：finite impulse response）フィルタを定義するロー・パス・フィルタである。こうしたロー・パス・フィルタについては、P. Jungの文献「Laurent's representation of binary digital continuous phase modulated signals with modulation index 1/2 revisited」、IEEE Trans. Comm.、42巻、221〜224頁、1994年に記載されている。

Ｃ０パルス整形フィルタＦ０の各部分Ｆ０_ｉは、変調されフィルタリングされたデジタルＩ／Ｑ信号を出力するために、フィルタ値（すなわち係数）Ｃ０_ｉ（ｔ）によって定義される選択されたパルス形状を、それが受信する変調されたデジタルＩ／Ｑ信号に適用する。この信号は、すべてのＦ０_ｉを順次通過する。

Ｃ０パルス整形フィルタＦ０の各フィルタ係数Ｃ０_ｉはマルチプレクサＭＸ２_ｉを介して（多分時間遅延された）同じ信号が供給される。より厳密にはフィルタ係数Ｃ０_０はマルチプレクサＭＸ２_０の出力から供給され、このマルチプレクサＭＸ２_０はモジュールＴ_１を介して後続のマルチプレクサＭＸ２_１の３つの入力のうちの１つにも供給を行なう。フィルタ係数Ｃ０_１はマルチプレクサＭＸ２_１の出力から供給され、このマルチプレクサＭＸ２_１はモジュールＴ_２を介して後続のマルチプレクサＭＸ２_２の３つの入力のうちの１つにも供給を行ない、以下同様に続く。最後に、フィルタ係数Ｃ０_ｎは、モジュールＴ_ｎを介してマルチプレクサＭＸ２_ｎの出力から供給される。それぞれのモジュールＴ_ｉ（ｉ＝１〜ｎ）は、時間領域内で選択された遅延を生じさせるように構成される。

図示される実施形態では、Ｃ０フィルタＦ０は、そのｎ個の各フィルタ係数Ｃ０_ｉによってそれぞれ出力された信号を共に組み合わせるためのｎ−１個のコンバイナ（すなわち加算器）Ｃ１からＣｎをも備える。したがって、Ｃ０フィルタＦ０の最後のコンバイナ（すなわち加算器）Ｃｎの出力は、主要コンバイナＭＣの２つの入力のうちの１つに接続され、この主要コンバイナＭＣの出力は、それ自体がデジタル・アナログ変換器ＤＡＣに接続された利得制御装置ＧＣに接続される。

マルチスロット線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２のゼロ次変調経路（ＭＰ２_０およびＦ０）は、受信された各信号を２つの複素信号のうちの１つの信号にマッピングするように構成されたマッパＭ０を備える。

ゼロ次変調経路は、マッパＭ０によって出力されたＩ／Ｑ信号を整形するように構成された複素乗算器ＣＭ１をも備える。複素乗算器ＣＭ１は、それが受信するシンボルを単位円にマッピングする役割を担う（マッパＭ０はあり得るアルファベット−１、１を出力し、複素乗算器ＣＭ１はアルファベットを、４つの可能な位置のうちの１つを選択する単位円にマッピングする。複素乗算器ＣＭ１は、ｋπ／２半径の回転を生じさせるために、受信された各信号に、式（ｊｋπ／２）に等しい回転信号を掛ける。

乗算器ＣＭ１は、上述の共有された３×１マルチプレクサＭＸ１の第３の入力に接続される。

マッパＭ０、乗算器ＣＭ１、共有されたマルチプレクサＭＸ１および共有されたアップサンプラＵＳ１は、マルチスロットＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２の変調部分ＭＰ２_０を構成する。

マルチスロット線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２の１次（すなわち直交）変調経路（ＭＰ２_１およびＦ１）は、ゼロ次変調経路（ＭＰ２_０およびＦ０）のマッパＭ０と同じデジタルＧＭＳＫ信号が供給される有限状態マシンＦＭＳを備える。

１次変調経路は、有限状態マシンＦＳＭから来る各信号を２つの複素信号のうちの１つにマッピングするように構成されたマッパＭ１をも備える。

１次変調経路は、マッパＭ１によって出力されたＩ／Ｑ信号を整形するように構成された複素乗算器ＣＭ２をも備える。複素乗算器ＣＭ２は、（ｋ−１）π／２半径の回転を生じさせるために、受信された各信号に、式（ｊ（ｋ−１）π／２）に等しい回転信号を掛ける。

１次変調経路は、複素乗算器ＣＭ２の出力から供給される１つの入力と、ゼロ設定用の入力と、各入力サンプルの後にＮ−１個のゼロを挿入するためのアップサンプリングを実施するように適応されたアップサンプラＵＳ２に入力サンプルを供給する１つの出力とを備える２×１マルチプレクサＭＸ３をも備える。たとえば、また図示されるように、Ｎ＝１６である。

マルチプレクサＭＸ３の機能は、各保護期間中のゼロと、タイム・スロット（すなわちバーストのアクティブ部分）の間の回転されたＧＭＳＫシンボル（すなわちビット）間で選択することである。

有限状態マシンＦＳＭとマッパＭ１と複素乗算器ＣＭとマルチプレクサＭＸ３とアップサンプラＵＳ２が合わさって、マルチスロット線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２の１次変調経路の変調部分ＭＰ２_１を定義している。

アップサンプラＵＳ２は、マルチプレクサＭＸ４_０を介してフィルタ部分（すなわちＣ１フィルタ）Ｆ１にゼロまたは変調されたデジタルＧＭＳＫ・Ｉ／Ｑ信号を供給する。

Ｃ１フィルタＦ１は、たとえば４８タップＣ１_ｊ（Ｊ＝０〜ｋ、ただしｋ＝４７）を有し、それぞれが１６個のフィルタ係数Ｃ１_ｊを有するｐ個のセクション（Ｆ１_ｐ、ただしこの実施例では、ｐ＝１〜３）に分割されるパルス整形フィルタである。両方のフィルタＦ０とＦ１のフィルタ長は同じ、すなわち８０タップ（したがってｋ＝ｎ）でなければならない。しかし、Ｃ１フィルタＦ１の上部の３２タップは０であり、したがって、それらは認識される必要はない。適切な時間整合を保証するために、Ｃ０フィルタＦ０とＣ１フィルタＦ１の出力間の合計は適切に行なわれなければならないことに留意されたい。

Ｃ１パルス整形フィルタＦ１は好ましくは、有限インパルス応答（ＦＩＲ）フィルタを定義するロー・パス・フィルタである。こうしたロー・パス・フィルタは、上述のP. Jungの文献にも記載されている。

Ｃ１パルス整形フィルタＦ１の各部分Ｆ１_ｊは、変調されフィルタリングされたデジタルＩ／Ｑ信号を出力するために、フィルタ値（すなわち係数）Ｃ１_ｊ（ｔ）によって定義される、選択されたパルス形状をそれが受信する変調されたデジタルＩ／Ｑ信号に適用する。

Ｃ１パルス整形フィルタＦ１の各係数フィルタＣ１_ｊは、マルチプレクサＭＸ４_ｊを介して同じ信号（またはその遅延されたバージョン）が供給される。より厳密にはフィルタ係数Ｃ１_０はマルチプレクサＭＸ４_０の出力から供給され、このマルチプレクサＭＸ４_０はモジュールＴ_１を介して後続のマルチプレクサＭＸ４_１の３つの入力のうちの１つにも供給を行なう。フィルタ係数Ｃ１_１はマルチプレクサＭＸ４_１の出力から供給され、このマルチプレクサＭＸ４_１はモジュールＴ_２を介して後続のマルチプレクサＭＸ４_２の３つの入力のうちの１つにも供給を行ない、以下同様に続く。最後に、フィルタ係数Ｃ１_ｋは、モジュールＴ_ｋを介してマルチプレクサＭＸ４_ｋの出力から供給される。

図示される実施形態では、Ｃ０フィルタＦ１は、そのｋ個の各フィルタ係数Ｃ１_ｊによってそれぞれ出力された信号を共に組み合わせるためのｋ−１個のコンバイナ（すなわち加算器）Ｃ１からＣｋをも備える。したがって、Ｃ１フィルタＦ１の最後のコンバイナ（すなわち加算器）Ｃｋの出力は、主要コンバイナＭＣの２つの入力のうちの１つに接続され、この主要コンバイナＭＣの出力は、それ自体がデジタル・アナログ変換器ＤＡＣに接続された利得制御装置ＧＣに接続される。

図示される実施例では、結合変調器Ｍは、２つのタイム・スロット間の保護期間の間、すなわち、バーストのアクティブ部分の送信の前（「初期化モード」）および／またはバーストのアクティブ部分の送信の直後（「再設定モード」）、回転された有効シンボルの「ダミー」シーケンスをＦＩＲフィルタ状態にロードする初期化（すなわち事前ロード）手段をも備える。回転されたこれらの有効シンボルは、連続した保護ビットおよびデータ・ビットと時間整合がとられ、保護ビットおよびデータ・ビットは、保護期間、およびその保護期間を囲む連続したタイム・スロットをそれぞれ埋める。

より厳密には、初期化操作は、Ｃ０ ＦＩＲフィルタＦ０およびＣ１ ＦＩＲフィルタＦ１（（時間領域の遅延のための）モジュールＴ）内のすべてのフリップ・フロップに有効なシンボルをロードすることを目的とする。有効なシンボルは、ＧＭＳＫアルファベットからのいずれかの可能なビット組合せであり、適切に回転（および遅延）される。

ダミー・シーケンスの回転は、位相ジャンプなしにダミー・シーケンスとデータ・ビットの間の切換えを可能にする。事実上、８０タップを有するフィルタ（Ｆ０、Ｆ１）においては、入力信号は出力において見える前に、まずフィルタを通過しなければならない。したがって、回転された有効シンボルの有効ダミー・シーケンスは、それが電力−時間テンプレートに適合している限り何でも送信することが可能である場合、保護期間の間にＦＩＲフィルタ内にロードされなければならない。

この種類の初期化を用いて、（保護期間の間、送信が行なわれないことによる）非常に小さい振幅から、必要とされる振幅レベルへの急な遷移を得ることができる。

初期化（すなわち事前ロード）手段は２つの部分に分けられてもよい。少なくとも線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２のゼロ次経路（ＭＰ２_０およびＦ_０）に、また多分（図２Ａに示されるような）マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１に専用の第１の部分ＭＩａ、および（図２Ｂに示されるような）線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２のマルチスロット１次経路（ＭＰ２_１およびＦ１）に専用の第２の部分ＭＩｂ。

図２Ａに示される実施例では、初期化（すなわち事前ロード）手段の第１の部分ＭＩａは、マルチスロット８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１に専用の（ＧＭＳＫ切換えだけが使用される場合は必須でない）下位部分ＭＩＯと、線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２のゼロ次経路（ＭＰ２_０およびＦ０）に専用の第２の部分ＭＩ１とを備える。

第１の下位部分ＭＩ０は、選択された初期化（すなわち事前ロード）シーケンス・ビットＰＬＳが供給される直列並列変換器ＳＰＣ’を備える。直列並列変換器ＳＰＣとして、この直列並列変換器ＳＰＣ’は、たとえば、３ビットの並列信号ＰＬＳを出力する３ビット直列並列変換器である。

第１の下位部分ＭＩ０は３ビットの並列信号が供給され、また各ビット・トリプレットを８つの複素信号のうちの１つにマッピングするように構成されたグレイ・マッパＧＭ’をも備える。

第１の下位部分ＭＩ０は、グレイ・マッパＧＭ’によって出力された信号を整形するように構成された複素乗算器ＣＭ０’をも備える。複素乗算器ＣＭ０’は、３ｋπ／８半径の回転を生じさせるために、受信された各信号に、式（ｊｋ３π／８）に等しい回転信号を掛ける。したがって、複素乗算器ＣＭ０’は、事前ロード、再設定およびアクティブ・モード間で切り換えるときにその信号を入力データと適切に位相合わせすることを可能とする回転されたシンボルを出力する。

代替法では、すべてのビットがゼロ（０）または一（１）に等しい入力シーケンスを生成することが可能である。このため、複素乗算器ＣＭ０’の入力をマイナス一（−１）または一（１）に配線することが可能であり、したがって直列並列変換器ＳＰＣ’が、またグレイ・マッパ（または８ＰＳＫ初期化切換えが予見されない場合には分岐全体さえ）もが省かれる。

第２の下位部分ＭＩ１は、選択された初期化（すなわち事前ロード）シーケンス・ビットＰＬＳ’が供給され、またマッパＭ０として各ビットを２つの複素信号のうちの１つにマッピングするように構成されたマッパＭ０’を備える。

第２の下位部分ＭＩ１は、マッパＭ０’によって出力された信号を整形するように構成された複素乗算器ＣＭ１’をも備える。複素乗算器ＣＭ１’は、ｋπ／２半径の回転を生じさせるために、受信された各信号に、式（ｊｋπ／２）に等しい回転信号を掛ける。したがって、複素乗算器ＣＭ１’は、事前ロード、再設定およびアクティブ・モード間で切り換えるときにその信号を入力データと適切に位相合わせすることを可能とする回転されたシンボルを出力する。

代替法では、すべてのビットがゼロ（０）または一（１）に等しい入力シーケンスを生成することが可能である。このため、複素乗算器ＣＭ１’の入力をマイナス一（−１）または一（１）に配線することが可能であり、したがってマッパＭ０’が省かれる。

初期化手段の第１の部分ＭＩａもまた、複素乗算器ＣＭ０’の出力から供給される第１の入力と、複素乗算器ＣＭ１’から供給される第２の入力と、初期化（すなわち事前ロード）モードのため選択された有効回転ビットを出力するため各入力サンプルの後にＮ−１個のゼロを挿入するためのアップサンプリングを実施するように適応されたアップサンプラＵＳ１’に入力サンプルを供給する１つの出力とを備えた、共有された２×１マルチプレクサＭＸ０を備える。図示される実施例では、Ｎ＝１６である。

マルチプレクサＭＸ０の機能は、事前ロードまたは再設定モードの間（それが実装される場合、すなわち８ＰＳＫ経路の初期化が予見される場合）、回転された８ＰＳＫとＧＰＳＫシンボル間で選択することである。

アップサンプラＵＳ１’の出力は、マルチプレクサＭＸ２_０の第１の入力に、またそれぞれモジュールＴ’_１からＴ’_ｋ（時間領域遅延のモジュール）を介して他の各マルチプレクサＭＸ２_１からＭＸ２_ｋの第１の各入力に接続される。

したがって各マルチプレクサＭＸ２_iの第１の入力には初期化（すなわち事前ロード）モードのための回転された信号が供給され、各マルチプレクサＭＸ２_iの第２の入力にはアクティブ・モードのための回転された信号が供給され、各マルチプレクサＭＸ２_iの第３の入力には再設定モードのためのゼロ・シーケンスが供給される。

初期化（すなわち事前ロード）手段の第２の部分ＭＩｂは、マッパＭ０’と同じ選択された初期化（すなわち事前ロード）ビット・シーケンスＰＬＳ’が好ましくは供給される有限状態マシンＦＳＭを備える。

第２の部分ＭＩｂは、有限状態マシンＦＳＭ’から来る各信号を２つの複素信号のうちの１つにマッピングするように構成されたマッパＭ１’をも備える。

第２の部分ＭＩｂは、マッパＭ１’から出力された信号を整形するように構成された複素乗算器ＣＭ２’をも備える。複素乗算器ＣＭ２’は、（ｋ−１）π／２半径の回転を生じさせるために、受信された各信号に、式（ｊ（ｋ−１）π／２）に等しい回転信号を掛ける。したがって、複素乗算器ＣＭ２’は、アクティブ、事前ロードおよび再設定モード間で切り換えるときにその信号を適切に位相合わせすることを可能とする回転されたシンボルを出力する。

第２の部分ＭＩｂは、回転されたシンボル・サンプルが乗算器ＣＭ２’の出力から供給され、また初期化（すなわち事前ロード）モードのため選択された有効回転ビットを出力するため各サンプルの後にＮ−１個のゼロを挿入するためのアップサンプリングを実施するように構成されたアップサンプラＵＳ２’をも備える。図示される実施例では、Ｎ＝１６である。

アップサンプラＵＳ２’の出力は、マルチプレクサＭＸ４_０の第１の入力に、またそれぞれモジュールＴ’_１からＴ’_ｋ（時間領域遅延のモジュール）を介して他の各マルチプレクサＭＸ４_１からＭＸ４_ｋの第１の各入力に接続される。

したがって、各マルチプレクサＭＸ４_ｊの第１の入力には初期化（すなわち事前ロード）モードのための回転された信号が供給され、各マルチプレクサＭＸ４_ｊの第２の入力にはアクティブ・モードのための回転された信号が供給され、各マルチプレクサＭＸ４_ｊの第３の入力には再設定モードのためのゼロ・シーケンスが供給される。

代替法では、すべてのビットがゼロ（０）または一（１）に等しい入力シーケンスを生成することが可能である。このため、複素乗算器ＣＭ２’の入力をマイナス一（−１）または一（１）に配線することが可能であり、したがってマッパＭ２’および有限状態マシンＦＳＭ’が省かれる。

複素乗算器ＣＭ１およびＣＭ２は、選択された定数値およびそれぞれ式（ｊｋπ／２）および式（ｊ（ｋ−１）π／２）項が供給される追加の入力を備えてもよく、それによってマッパＭＯおよびＭ１の省略がもたらされることに留意されよう。これは、初期化（すなわち事前ロード）が、有効な適切に回転されたシンボルだけを用いて行なわれる必要があるので可能である。このため、追加の入力を１（または−１）に配線することが可能であり、ＣＭiにより依然として回転させることによって、アクティブ・モードと位相合わせされ、すなわち位相ジャンプを生じさせずに切り換えられ得る適切に回転されたダミー・シーケンスがもたらされる。この場合、それがあらゆる定数入力について同じ出力を計算するので、有限状態マシンＦＳＭ（ほぼモジュロ２加算器の働きをする）を省くことも可能である。

結合変調器Ｍは、バーストのアクティブ部分の送信直後および保護期間の間に、ＦＩＲフィルタ状態にすべてゼロのシーケンス（係数Ｃ０（ｉ）およびＣ１（ｊ））をロードする再設定手段をも備えてもよい。選択されたこのすべてゼロのシーケンスは、ＦＩＲフィルタ状態が（送信振幅を伴う）最後の有効シンボルから、非常に小さい振幅に対応する保護期間のすべてゼロの状態に高速に遷移することを得るために供給される。ＦＩＲフィルタを通過するゼロ・シーケンスは、フィルタの出力での滑らかなステップ・オン／ステップ・オフとして現れる。

こうしたすべてゼロのシーケンスは、それが初期化手段（この場合には初期化手段は再設定手段としても働く）によって生成される場合、各マルチプレクサＭＸ２_ｉまたはＭＸ４_ｊの第３の入力を介して、そうでなければ各マルチプレクサＭＸ２_ｉまたはＭＸ４_ｊの第１の入力（事前ロード（または初期化）信号に専用）を介して取り入れられてもよい。

上述したように、オン／オフ状態（データ・モード対初期化モード）の間の遷移が瞬間的であるように、変調切換えならびに利得変更は、正確にタイミングがとられなければならない。

このため、本発明による制御デバイスＣＤは専用メモリＭＭ１を備え、この専用メモリＭＭ１内では、ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩ用のシンボルとデジタル・インターフェースＩを介した無線周波数デバイスＲＦＤへの送信のための符号化値の間の対応を確立する符号化テーブルが格納される。

より厳密には、この符号化テーブルは、変調器Ｍ（Ｍ１、Ｍ２_０およびＭ２_１）に供給するためのデータ・ワードを備える第１群のシンボル（たとえば少なくとも８個、好ましくは１０個（８ＰＳＫのための８個、ＧＭＳＫのための２個）と、変調器Ｍおよび／または利得制御装置ＧＣの動作を制御するためのコマンド・ワードを備える（たとえば少なくとも６個の）第２のシンボル群とを備える。

こうした符号化テーブルは、ベースバンド・デバイスＢＢＤ内で生成されたシンボルをデジタル・インターフェースＩを介してベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩに送信されるように適応された特定の符号化された値（すなわち送信シンボル・ビット）に変換することを可能にする。

ベースバンド・デバイスＢＢＤは、ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩにデータまたは１つまたは複数のコマンドを送信する必要がある場合、それ（またはそれら）を制御デバイスＣＤに送信する。次いで、制御デバイスＣＤは制御モジュールＣＲＭにデータまたは１つまたは複数のコマンドを送信し、この制御モジュールＣＲＭは、制御デバイスＣＤが備えており、送信するデータ、または１つまたは複数のコマンドに対応する符号化された値をその符号化テーブル内で決定するために専用メモリＭＭＩにアクセスするように構成される。次いで、制御モジュールＣＲＭは、この符号化された値がベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩに送信され得るように、それをベースバンド・デバイスＢＢＤに送信する。

図示される実施例では、制御装置ＣＤ全体（制御モジュールＣＲＭおよび専用メモリＭＭ１）がベースバンド・デバイスＢＢＤ内に置かれているが、これは、これは必須ではない。確かに、制御装置ＣＤの一部、特に専用メモリＭＭ１は、ベースバンド・デバイスＢＢＤの外部に置かれてもよい。

符号化テーブルはソフトウェアまたはファームウェアとして実装されてもよいが、それは、デジタル・インターフェースＩ上で実行されるプロトコル・スタックであることもある。

ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩの処理モジュールＰＭは、符号化テーブルの符号化値と、変調器Ｍおよび／または利得制御装置ＧＣの動作を制御するためのコマンド・ワードを表すシンボル、ならびに変調器Ｍに供給するためのデータ・ワードとの間の対応を確立する制御テーブルを格納する専用メモリＭＭ２と、メモリＭＭ２、符号化テーブルを用いて符号化された送信シンボル・ビットを受信するためデジタル・インターフェースＩに、また変調器Ｍ（より厳密にはマルチプレクサＭＸ１、ＭＸ２_ｉ、ＭＸ３およびＭＸ４_ｊ、また予見される場合にはＭＸ０にも）および利得制御装置ＧＣに接続された制御モジュールＣＴＭとを備える。

制御モジュールＣＴＭは、デジタル・インターフェースＩから符号化された値、すなわち符号化テーブルで符号化された送信シンボル・ビットを受信するとき、専用メモリＭＭ２にアクセスして、その制御テーブル内で、受信された符号化値に対応するワードを決定する。次いで、それは、このワードを変調器Ｍおよび／または利得制御装置ＧＣに送信する。

図示される実施例では、制御モジュールＣＴＭおよび専用メモリＭＭ２は、ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩ内に置かれているが、これは必須ではない。確かに、少なくとも専用メモリＭＭ２は、ベースバンドおよびオーディオ・インターフェース・デバイスＢＡＩの外部に置かれてもよい。

制御テーブルは、ソフトウェアまたはファームウェアとして実装されてもよいが、それは、デジタル・インターフェースＩ上で実行されるプロトコル・スタックとすることもできる。プロトコル・スタックを含む変調器全体は、ファームウェアでも実装され得る。

第２群のシンボルは、変調器Ｍおよび／または利得制御装置ＧＣの動作を制御するように構成されたあらゆるタイプのコマンドを定義するために使用されてもよい。

たとえば、コマンド・ワードが、選択された利得値を利得制御装置ＧＣに割り当てるため、または選択された動作モードをＣ０フィルタＦ０（マルチプレクサＭＸ２_ｉ）および／またはＣ１フィルタＦ１（マルチプレクサＭＸ４_ｊ）、および／または変調部分ＭＩａ（マルチプレクサＭＸ０およびＭＸ１）および／またはＭＩｂ（マルチプレクサＭＸ３）に割り当てるために提供されてもよい。

コマンド・ワードもまた、選択された動作モードをＣ０フィルタＦ０（マルチプレクサＭＸ２_ｉ）および／またはＣ１フィルタＦ１（マルチプレクサＭＸ４_ｊ）、および／または変調部分ＭＩａ（マルチプレクサＭＸ０およびＭＸ１）および／またはＭＩｂ（マルチプレクサＭＸ３）に割り当てるため、また選択された利得値を利得制御装置ＧＣに割り当てるためにも提供されてもよい。

ここでは、「動作モード」は、変調器Ｍの即時の立上げのために、回転された有効なシンボルの選択されたシーケンスをフィルタＦ０および／またはＦ１に事前ロードするために使用される上述の初期化モード、または変調器Ｍの即時の立下げのために変調器Ｍのすべての遅延にゼロの２進値を強制的に入れ、そうでない場合は変調器のアルファベットからの有効データ・シンボルの送信を強制するために使用される上述の再設定モードを意味する。

しかし、他の動作モードが考えられてもよい。

変調器Ｍまたは利得制御装置ＧＣは、制御モジュールＣＴＭからワードを受信すると、関係する要素（マルチプレクサおよび／または直列並列変換機および／またはマッパおよび／または有限状態マシンおよび／または利得乗算器）が対応する動作を適切な瞬間に実施することができるように、それにワードを送信する。

変調器ＭがＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２_０およびＭ２_１と、８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１とを備える場合、符号化テーブルおよび制御テーブルは好ましくは、上述の文献「DigRF, Baseband / RF digital interface specification : Logical, Electrical and timing characteristics」、第1.12版で定義されたタイプのものである。

より厳密には、ｄｉｇＲＦ規格に準拠した符号化された各値は、３つの最上位ビット（ＭＳＢ）と１つの下位ビット（ＬＳＢ）とを備える４ビットのワードである。ＬＳＢは、ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２_０およびＭ２_１を、８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１と区別するために使用される。ＭＳＢがまず送信される。

さらに、またやはりｄｉｇＲＦ規格によれば、第１のシンボル群は、それぞれが互いに異なるデータに専用である１０個のシンボルを備え、第２のシンボル群は、互いに異なるコマンドの専用である６個のシンボルを備える。

符号化テーブルの一例が以下に示されている（制御テーブルは、入出力を反転させることによって、この符号化テーブルから容易に推論され得る）。

格納された符号化テーブルまたは制御テーブルは、１６進値と２進値の両方を備える必要はないことに留意されたい。

このテーブルでは、最初の２つのシンボルは、ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２_０およびＭ２_１のための２つの異なるデータ・ワードに専用であり、６つの後続のシンボルは、最初は独自の使用に専用であり、最後は６つの変調器Ｍ（マルチプレクサ構成）および／または利得制御装置ＧＣ（利得変更）コマンドに割り当てられ、最後の８つのシンボルは、８ＰＳＫ・Ｉ／Ｑ変調器Ｍ１のための８つの異なるデータ・ワードに専用である。

符号化された値の他の形式が考えられてもよい。

本発明によれば、独自のビットを使用して、ｉ）デジタル乗算器またはアナログ・スケーリング回路を用いて利得を変更し、ｉｉ）通常のＩ／Ｑパルス整形フィルタのステップ・オンのためにＦＩＲフィルタ（Ｆ０およびＦ１）を事前ロードし、ｉｉｉ）通常のＩ／Ｑパルス整形フィルタのステップ・オフのためにＦＩＲフィルタを再設定し、ｉｖ）利得変更を事前ロード、再設定または強制ゼロ入力と組み合わせることが現在可能である。

コマンド・ワード（独自のビット）の使用は、対応する動作を適切な瞬間に実施し得るように、各コマンド・ワードが変調器Ｍおよび／または利得制御装置ＧＣに送信されなければならない厳密な時を定義する適切なタイミング図なしでは「無意味」である。

線形化ＧＭＳＫ・Ｉ／Ｑ変調器Ｍ２について、より厳密にはそのマルチプレクサＭＸ１およびＭＸ３（上部）およびそのマルチプレクサＭＸ２およびＭＸ４（下部）についてのタイミング図の非限定的な例が、図３に示されている。

ここでは、事前ロード（すなわち初期化）は、Ｇ１からＧ４で参照される４つの先行保護ビットの後に行なわれ、これらの先行保護ビットの後に、特別に定義された他の保護ビットＧ５からＧ７が続く。これらの保護ビットは、データ・ビットで埋められた連続した２つのタイム・スロット間に挿入された保護期間を埋めている。

より厳密には、この実施例では保護期間はＧ１、…、Ｇ７（保護ビット）を要するが、変調器Ｍ２はＧ４の後にだけオンにされる。したがって、Ｇ１、Ｇ２およびＧ３の間、マルチプレクサＭＸ１およびＭＸ３は、強制のゼロに設定され（第２入力オン）、マルチプレクサＭＸ２およびＭＸ４はアクティブに設定される（第２入力オン）。したがって、前のＧＭＳＫバーストからの滑らかなステップ・ダウンが得られる。Ｇ４で、マルチプレクサＭＸ１およびＭＸ３はＧＭＳＫ２に切り換えられ（第１入力オン）、マルチプレクサＭＸ２およびＭＸ４は、ダミー・シーケンスのＣ０またはＣ１フィルタへの事前ロードを可能にするため事前ロードに設定される（第１入力オン）。したがって、高速振幅遷移は出力で生じ、新しいデータ・ビットがダミー・シーケンスの後に続き、「実際のデータ」が２．５シンボル後に出力に到達する。

図３で、末尾ビットＴ０およびＴ２の後にはデータ・ビット（図示されておらず、「通常の」遷移に対応する）が続き、このデータ・ビットの後には他の末尾ビットＴ’０からＴ’２が続いており、ｔ／Ｔビットは「正規化された時間尺度」を表す。

この実施例では、再設定部分（強制のゼロ）は、第３の後続保護ビットＧ’３、すなわちバーストのアクティブ・モードの後、また特別に定義されたさらなる３つの保護ビット（Ｇ’０からＧ’２）の追加の送信の後に続く。再設定モードはＧ’０の間に既にアクティブ化され得るが、実際には、スイッチ・オフ・プロセスのためにいくらかの時間を取り入れることが好ましい。

図３の上部のグレイ・シンボルは、いずれか１つが選択され得ることを示している。

この実施例では、変調器のマルチプレクサ上の動作だけが予見されているが、再設定ならびに事前ロードは、利得制御装置ＧＣ内の利得変更と組み合わされてもよい。

本発明は、単に例として上述されている制御デバイス、ベースバンド・デバイス、ベースバンド（およびオーディオ）インターフェース・デバイス、および無線通信機器に限定されないが、それは、特許請求の範囲内で当業者によって考慮されてもよいすべての代替実施形態を包含するものである。

したがって、上記の説明では、それは集積回路として実装された変調器について述べられているが、本発明は、すべての値が事前に計算され格納される純粋なルックアップ・テーブルとして、そうでない場合は純粋なファームウェアとして実装される変調器にも適用される。

本発明による制御デバイスを備える伝送路の一例の概略図である。 本発明による通信デバイスの結合８ＰＳＫ／ＧＭＳＫ・Ｉ／Ｑ変調器に属する８ＰＳＫ・Ｉ／Ｑ変調器および線形化ＧＭＳＫ・Ｉ／Ｑ変調器のゼロ次経路の実施形態の簡略化された実施例の概略図である。 本発明によるベースバンド・インターフェース・デバイスの結合８ＰＳＫ／ＧＭＳＫ・Ｉ／Ｑ変調器に属する線形化ＧＭＳＫ・Ｉ／Ｑ変調器の１次（すなわち直交）経路の実施形態の簡略化された実施例の概略図である。 図３Ａおよび３Ｂの線形化されたＧＭＳＫ・Ｉ／Ｑ変調器についてのタイミング図のあり得る実施例の概略図である。

Claims (16)

1. 無線通信機器のベースバンド・デバイスと利得制御装置への供給を行なう少なくとも変調器を備えたベースバンド・インターフェース・デバイスとを接続するデジタル・インターフェースに符号化された値を送信することを制御するための制御デバイスであって、前記ベースバンド・インターフェース・デバイス用のシンボルと、前記デジタル・インターフェースを介して前記ベースバンド・インターフェース・デバイスに送信する符号化値の間の対応を確立する符号化テーブルを格納する格納手段を備え、前記符号化テーブルが、前記変調器に供給するためのデータ・ワードを備えるシンボルの第１の群と、前記変調器および／または前記利得制御装置の動作を制御するためのコマンド・ワードを備えるシンボルの第２の群とを備え、前記ベースバンド・デバイスからシンボルを受信するときにシンボルが前記デジタル・インターフェースを介して前記ベースバンド・インターフェース・デバイスに送信され得るように、前記格納手段内でこのシンボルに対応する前記符号化された値を決定するように構成された制御手段をも備えることを特徴とする制御デバイス。
2. 前記第２群の前記シンボルのうちの少なくとも１つが、選択された利得値を前記利得制御装置に割り当てるためのコマンド・ワードであることを特徴とする請求項１に記載の制御デバイス。
3. 前記第２群の前記シンボルのうちの少なくとも１つが、選択された動作モードを前記変調器のフィルタ手段および／または変調手段に割り当てるためのコマンド・ワードであることを特徴とする請求項１および２の一項に記載の制御デバイス。
4. 前記第２群の前記シンボルのうちの少なくとも１つが、選択された動作モードを前記変調器のフィルタ手段および／または変調手段に、また選択された利得値を前記利得制御装置に割り当てるためのコマンド・ワードであることを特徴とする請求項１から３の一項に記載の制御デバイス。
5. 前記動作モードが、前記変調器の即時立上りのため回転された有効シンボルの選択されたシーケンスを前記フィルタ手段に事前ロードするための初期化モードと、前記変調器の即時の立下りのため前記変調器の前記フィルタ手段にゼロの２進値を強制的に入れるための再設定モードと、少なくとも１つのゼロの２進値を前記変調器に強制的に入れるための強制ゼロ・モードとを少なくとも備えるグループ内で選択されることを特徴とする請求項３および４の一項に記載の制御デバイス。
6. 保護期間を埋める最後の保護ビットの前記フィルタ手段への送信の前に初期化モードを割り当てるためのコマンド・ワードを供給するように構成されることを特徴とする請求項５に記載の制御デバイス。
7. データ・バーストのアクティブ部分の前記フィルタ手段への送信直後、および保護期間の間に再設定モードを割り当てるためのコマンド・ワードを供給するように構成されることを特徴とする請求項５および６の一項に記載の制御デバイス。
8. 前記変調器がＧＭＳＫ・Ｉ／Ｑ変調器と８ＰＳＫ・Ｉ／Ｑ変調器とを備え、符号化された各値が、３つの最上位ビットと、前記ＧＭＳＫ・Ｉ／Ｑ変調器を前記８ＰＳＫ・Ｉ／Ｑ変調器と区別するための１つの下位ビットとを備える４ビット・ワードであることを特徴とする請求項１から７の一項に記載の制御デバイス。
9. 前記第１群が少なくとも８つのシンボルを備え、前記第２群が少なくとも６つのシンボルを備えることを特徴とする請求項８に記載の制御デバイス。
10. デジタル・インターフェースを介してベースバンド・デバイスに接続されるように適応されたベースバンド・インターフェース・デバイスを備える無線通信機器用の前記ベースバンド・デバイスであって、請求項１から９の一項に記載の制御デバイスを備えることを特徴とするベースバンド・デバイス。
11. デジタル・インターフェースを介してベースバンド・インターフェース・デバイスに接続された、請求項１０に記載のベースバンド・デバイスを備える無線通信機器用の前記ベースバンド・インターフェース・デバイスであって、少なくとも変調器と、前記変調器から供給される利得制御装置とを備え、ｉ）前記デジタル・インターフェースによって送信される符号化値と、その動作を制御するためのコマンド・ワードを表すシンボルおよび前記変調器に供給するためのデータ・ワードとの間の対応を確立する制御テーブルを格納するように構成された格納手段と、ｉｉ）前記デジタル・インターフェース、変調器および利得制御装置に接続されており、前記デジタル・インターフェースから符号化値を受信するときにそれを前記変調器および／または前記利得制御装置に送信するために前記格納手段内で前記受信された符号化値に対応する前記ワードを決定するように構成された制御手段とを備えることを特徴とするベースバンド・インターフェース・デバイス。
12. ベースバンドおよびオーディオ・インターフェース・デバイスを構成することを特徴とする請求項１１に記載のベースバンド・インターフェース・デバイス。
13. デジタル・インターフェースを介してベースバンド・インターフェース・デバイスに接続されたベースバンド・デバイスと、請求項１から９の一項に記載の制御デバイスとを備える無線通信装置用の前記ベースバンド・インターフェース・デバイスであって、少なくとも変調器と、前記変調器から供給される利得制御装置とを備え、ｉ）前記デジタル・インターフェースによって送信される符号化値と、その動作を制御するためのコマンド・ワードを表すシンボルおよび前記変調器に供給するためのデータ・ワードとの間の対応を確立する制御テーブルを格納するように構成された格納手段と、ｉｉ）前記デジタル・インターフェース、変調器および利得制御装置に接続されており、前記デジタル・インターフェースから符号化値を受信するときにそれを前記変調器および／または前記利得制御装置に送信するために、前記格納手段内で前記受信された符号化値に対応する前記ワードを決定するように構成された制御手段とを備えることを特徴とするベースバンド・インターフェース・デバイス。
14. ベースバンドおよびオーディオ・インターフェース・デバイスを構成することを特徴とする請求項１３に記載のベースバンド・インターフェース・デバイス。
15. ベースバンド・デバイスとデジタル・インターフェースとを備える無線通信機器であって、前記ベースバンド・デバイスに接続された請求項１から９の一項に記載の制御デバイスと、前記デジタル・インターフェースを介して前記ベースバンド・デバイスに接続された請求項１３および１４の一項に記載のベースバンド・インターフェース・デバイスとを備えることを特徴とする無線通信機器。
16. 請求項１０に記載のベースバンド・デバイスと、請求項１１および１２の一項に記載のベースバンド・インターフェース・デバイスと、前記ベースバンド・デバイスを前記ベースバンド・インターフェース・デバイスに接続するデジタル・インターフェースとを備えることを特徴とする無線通信機器。

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