JP4814614B2 - Semiconductor integrated circuit and inspection method thereof - Google Patents
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Description
本発明は、半導体集積回路の電源端子の接続性を検査する技術に関するものである。 The present invention relates to a technique for inspecting connectivity of power supply terminals of a semiconductor integrated circuit.
一般に、半導体集積回路を検査する際には、半導体集積回路の端子に対して外部から電源や信号を与えるようにしているが、電源や信号を供給する機器と半導体集積回路の端子とが正確に接続していなければ正常な検査はできないため、まず最初にこの接続性を検査しなければならない。 Generally, when inspecting a semiconductor integrated circuit, power and signals are supplied from the outside to the terminals of the semiconductor integrated circuit. Since a normal inspection cannot be performed without a connection, this connectivity must first be checked.
特許文献1には、接続性を検査するために、電源端子や信号端子に設けられたサージ保護用ダイオードにビルトイン電圧を供給し、流れる順方向電流を測定する方法が開示されている。
また、同じ原理を用いた検査方法として、近年の半導体検査装置では、半導体集積回路の端子外部に負荷抵抗を接続し、負荷抵抗を介して電圧を供給することで、端子に励起されるビルトイン電圧を測定する電圧印加電圧測定方式が知られている。 In addition, as an inspection method using the same principle, in a recent semiconductor inspection apparatus, a built-in voltage excited at a terminal by connecting a load resistor outside the terminal of the semiconductor integrated circuit and supplying a voltage through the load resistor. A voltage application voltage measurement method for measuring the voltage is known.
上記方式において、ビルトイン電圧の絶対値が低い場合は電源と接地間のショート不良、高い場合はオープン不良(接続性不良)と判別することができる。
しかしながら、従来の電圧印加電圧測定方式では、半導体集積回路の電源端子の接続性を検査する場合に、サージ保護用ダイオードの順方向電流だけでなく内部回路のオフリーク電流までもが流れ出し、これによって端子で測定される電圧値がビルトイン電圧よりも著しく低くなってしまうという問題がある。 However, in the conventional voltage application voltage measurement method, when the connectivity of the power supply terminal of the semiconductor integrated circuit is inspected, not only the forward current of the surge protection diode but also the off-leakage current of the internal circuit flows out. There is a problem that the voltage value measured by the method is significantly lower than the built-in voltage.
特に、近年の微細プロセスのように内部回路トランジスタのVtが低い場合にその問題が顕著となる。このような場合には、電源と接地間のショート不良の見極めが困難になり、検査の信頼性が得られないという問題がある。 In particular, the problem becomes significant when the Vt of the internal circuit transistor is low as in a recent fine process. In such a case, it is difficult to determine a short circuit failure between the power source and the ground, and there is a problem that the reliability of inspection cannot be obtained.
図10は、従来の半導体検査システムの構成を示す図である。図10において、100は半導体検査システム、101は半導体集積回路、102は電源端子、103は接地端子、104はサージ保護用ダイオード、105は内部回路、106は内部電源線、107は内部接地線、111は半導体検査装置、112は負荷抵抗、113は第3の電圧供給部、114は電圧計である。 FIG. 10 is a diagram showing a configuration of a conventional semiconductor inspection system. In FIG. 10, 100 is a semiconductor inspection system, 101 is a semiconductor integrated circuit, 102 is a power supply terminal, 103 is a ground terminal, 104 is a surge protection diode, 105 is an internal circuit, 106 is an internal power supply line, 107 is an internal ground line, 111 is a semiconductor inspection device, 112 is a load resistance, 113 is a third voltage supply unit, and 114 is a voltmeter.
なお、ここでは、電圧を供給してからの過渡的な応答は考慮せず、電圧供給後、十分に時間が経ったときの状態について考えるものとする。 Here, the transient response after the voltage is supplied is not considered, and the state when a sufficient time has passed after the voltage supply is considered.
前記第3の電圧供給部113により負荷抵抗112に電位Vinを与えると、電源端子102からサージ保護用ダイオード104の順方向電流I1が流れ出し、負荷抵抗112の抵抗値をRとするとR×I1の電圧降下が発生するので、電圧計114により測定される電位Vm=Vin+R×I1となる。ここで、Vin=−1.5V、R=1kΩ、I1=0.9mAとすると、Vmは−0.6Vとなる。
When the potential Vin is applied to the
しかしながら、実際には、内部回路から流れ出すオフリーク電流I2の影響により、電位Vm=Vin+R×(I1+I2)となる。ここで、I2=0.6mAとし、その他のパラメータを上述した場合と同じであるとすると、Vmは0Vとなってしまい、電源と接地間がショートした状態と同じ測定値になってしまう。 However, in reality, the potential Vm = Vin + R × (I 1 + I 2 ) due to the influence of the off-leakage current I 2 flowing out from the internal circuit. Here, if I 2 = 0.6 mA and other parameters are the same as those described above, Vm becomes 0 V, which is the same measured value as when the power source and the ground are short-circuited.
なお、ここでは一例としてI2=0.6mAとしたが、近年の微細プロセスにおいては、トランジスタのVtがますます低下している一方、集積度の向上により回路規模が増大する傾向にあるため、内部回路のオフリーク電流が1mAを超えることも珍しくない。 In this example, I 2 = 0.6 mA is used as an example. However, in recent fine processes, the Vt of the transistor is decreasing more and more, but the circuit scale tends to increase due to the improvement in the degree of integration. It is not uncommon for the off-leakage current of the internal circuit to exceed 1 mA.
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を減少させ、安定した検査を可能とすることにある。 The present invention has been made in view of the above points, and an object of the present invention is to influence the off-leakage current of an internal circuit when the connectivity of a power supply terminal of a semiconductor integrated circuit is tested by a voltage application voltage measurement method. Is to enable a stable inspection.
すなわち、本発明の半導体集積回路は、電源を供給するための電源端子と、
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
CMOSトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部電源線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部接地線又は内部電源線に制御端子が接続されるスイッチ回路とを備えたことを特徴とするものである。
That is, the semiconductor integrated circuit of the present invention includes a power supply terminal for supplying power,
A ground terminal for supplying a ground potential;
An internal power line connected to the power terminal;
An internal ground wire connected to the ground terminal;
A surge protection circuit connected between the internal power line and the internal ground line;
An internal circuit composed of a group of CMOS transistors and connected between the internal power supply line and the internal ground line;
The internal power line includes a switch circuit that is connected between the surge protection circuit and the internal circuit and has a control terminal connected to the internal ground line or the internal power line. .
また、本発明の半導体検査システムは、前記半導体集積回路と、
前記半導体集積回路の前記電源端子に接続される負荷抵抗、該電源端子の電位を測定する電圧計、及び該負荷抵抗に接続される電圧供給手段を有し、電圧印加電圧測定方式で、該半導体集積回路の電源端子の接続性を検査する半導体検査装置とを備えたことを特徴とするものである。
The semiconductor inspection system of the present invention includes the semiconductor integrated circuit,
A load resistance connected to the power supply terminal of the semiconductor integrated circuit; a voltmeter for measuring the potential of the power supply terminal; and a voltage supply means connected to the load resistance. And a semiconductor inspection apparatus for inspecting connectivity of power supply terminals of the integrated circuit.
以上のように、本発明によれば、外部からスイッチを制御することなく、電源端子又は接地端子と内部回路とを電気的に切り離すことができるため、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を排除することができる。これにより、外部端子を増加させることなく測定電圧値の低下を防ぎ、検査の安定化を図ることができる。 As described above, according to the present invention, without controlling the switching from the external, it is possible to disconnect the power supply terminal or the ground terminal and an internal circuit electrically, the semiconductor integrated circuit with a voltage source voltage measurement method When inspecting the connectivity of the power supply terminals, the influence of the off-leak current of the internal circuit can be eliminated. Thereby, it is possible to prevent a decrease in the measured voltage value without increasing the number of external terminals, and to stabilize the inspection.
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following description of the preferred embodiments is merely exemplary in nature and is in no way intended to limit the invention, its application, or its application.
<参考例1>
図1は、本発明の参考例1に係る半導体検査システムの構成を示す図である。図1において、1は半導体検査システム、11は半導体集積回路、102は電源端子、103は接地端子、104はサージ保護用ダイオード、15はCMOSで構成される内部回路、106は内部電源線、107は内部接地線、18はPMOS基板電位を供給するための第1の基板電位供給端子、19はNMOS基板電位を供給するための第2の基板電位供給端子、21は半導体検査装置、112は負荷抵抗、113は第3の電圧供給部、114は電圧計、25は第1の電圧供給部、26は第2の電圧供給部である。
< Reference Example 1>
FIG. 1 is a diagram showing a configuration of a semiconductor inspection system according to Reference Example 1 of the present invention. In FIG. 1, 1 is a semiconductor inspection system, 11 is a semiconductor integrated circuit, 102 is a power supply terminal, 103 is a ground terminal, 104 is a surge protection diode, 15 is an internal circuit composed of CMOS, 106 is an internal power supply line, 107 Is an internal ground line, 18 is a first substrate potential supply terminal for supplying a PMOS substrate potential, 19 is a second substrate potential supply terminal for supplying an NMOS substrate potential, 21 is a semiconductor inspection device, and 112 is a load. A resistor, 113 is a third voltage supply unit, 114 is a voltmeter, 25 is a first voltage supply unit, and 26 is a second voltage supply unit.
また、I1はサージ保護用ダイオード104の順方向電流、I2は内部回路15からのオフリーク電流、Vdpは第1の基板電位供給端子18に与える電位、Vdnは第2の基板電位供給端子19に与える電位、Vinは第3の電圧供給部113より与えられる電位、Vmは電源端子102の電位である。
I 1 is a forward current of the
図1に示す半導体検査システム1の動作について、以下、説明する。まず、第1の電圧供給部25から第1の基板電位供給端子18に電位Vdpを与える一方、第2の電圧供給部26から第2の基板電位供給端子19に電位Vdnを与える。
The operation of the
さらに、第3の電圧供給部113から負荷抵抗112に、接地基準に対して電位Vinを与えておく。このとき、電位Vinはサージ保護用ダイオード104が順方向バイアスとなるように与える。例えば、接地基準を0Vとした場合、Vin=−1.5Vとする。
Further, the potential Vin is given from the third
また、電位VdpはPMOSトランジスタ基板が逆バイアスとなるように、Vin<Vdpの関係を満たすように与える。例えば、Vdp=0Vとする。 The potential Vdp is given so as to satisfy the relationship Vin <Vdp so that the PMOS transistor substrate is reverse-biased. For example, Vdp = 0V.
また、電位VdnはNMOSトランジスタ基板が接地電位に対して逆バイアスとなるように与える。例えば、Vdn=−1.5Vとする。 The potential Vdn is applied so that the NMOS transistor substrate is reverse-biased with respect to the ground potential. For example, Vdn = −1.5V.
このような状態では、内部回路15のトランジスタ基板には逆バイアスがかかっており、オフリーク電流I2はサージ保護用ダイオード104の順方向電流I1に比べて小さくなる。
In such a state, the transistor substrate of the
従って、電源端子102に流れ込む電流は、順方向電流I1が支配的となり、電源端子102の電位VmはVm=Vin+R×I1の関係を満足するように、サージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。例えば、R=1kΩ、I1=0.7mAとすると、Vm=−0.8Vとなる。
Therefore, it flows current to the
以上のように、本参考例1に係る半導体検査システムによれば、電位Vmを電圧計114で測定することで電源端子102の接続性が検査でき、且つ従来のように内部回路15からのオフリーク電流I2の影響によりVmが低下してしまうといった問題を回避し、電源・接地間ショート不良の判別も安定して行うような検査が可能となる。
As described above, according to the semiconductor inspection system according to the first reference example , the connectivity of the
なお、本参考例1では、半導体集積回路の代わりに、半導体集積回路をパッケージに組み立てた形態の半導体集積回路装置を用いてもよい。この点は、以下の実施形態についても同様である。 In the first reference example , a semiconductor integrated circuit device in which a semiconductor integrated circuit is assembled into a package may be used instead of the semiconductor integrated circuit. This also applies to the following embodiments.
なお、本参考例1では、半導体検査装置は、半導体集積回路又は半導体集積回路装置に接続するための検査治具(例えば、プローブカードやパフォーマンスボード)を含むものとする。この点は、以下の実施形態についても同様である。 In the first reference example , the semiconductor inspection device includes a semiconductor integrated circuit or an inspection jig (for example, a probe card or a performance board) for connection to the semiconductor integrated circuit device. This also applies to the following embodiments.
<参考例2>
図2は、本発明の参考例2に係る半導体検査システムの構成を示す図である。前記参考例1との違いは、電圧計から出力される制御信号に基づいて電圧を制御する電圧制御部を設けた点であるため、以下、参考例1と同じ部分については同じ符号を付し、相違点についてのみ説明する。この点は、以下の実施形態についても同様とする。
< Reference Example 2>
FIG. 2 is a diagram showing a configuration of a semiconductor inspection system according to Reference Example 2 of the present invention. Since the difference from the reference example 1 is that a voltage control unit for controlling the voltage based on the control signal output from the voltmeter is provided, hereinafter, the same parts as those in the reference example 1 are denoted by the same reference numerals. Only the differences will be described. The same applies to the following embodiments.
図2において、2は半導体検査システム、31は半導体検査装置、34は制御信号を出力する電圧計、35は第1の電圧供給部、36は第2の電圧供給部、37は電圧制御部である。 In FIG. 2, 2 is a semiconductor inspection system, 31 is a semiconductor inspection apparatus, 34 is a voltmeter that outputs a control signal, 35 is a first voltage supply unit, 36 is a second voltage supply unit, and 37 is a voltage control unit. is there.
また、Vdp2は第1の基板電位供給端子18に与える電位、Vdn2は第2の基板電位供給端子19に与える電位、Vinは第3の電圧供給部113より与えられる電位、Vmは電源端子102の電位である。
Vdp2 is a potential applied to the first substrate
図2に示す半導体検査システム2の動作について、以下、説明する。まず、第1の電圧供給部35から第1の基板電位供給端子18に電位Vdp2を与える一方、第2の電圧供給部36から第2の基板電位供給端子19に電位Vdn2を与える。
The operation of the
さらに、第3の電圧供給部113から負荷抵抗112に、接地基準に対して電位Vinを与えておく。ここでは、Vin=−1.5Vとする。
Further, the potential Vin is given from the third
また、電位Vdp2はPMOSトランジスタ基板が逆バイアスとなるように、Vin<Vdp2の関係を満たすように与える。例えば、Vdp2=−1.0Vとする。 The potential Vdp2 is given so as to satisfy the relationship Vin <Vdp2 so that the PMOS transistor substrate is reverse-biased. For example, Vdp2 = −1.0V.
そして、電位Vdn2はNMOSトランジスタ基板が接地電位に対して逆バイアスとなるように与える。例えば、Vdn2=−0.5Vとする。 The potential Vdn2 is applied so that the NMOS transistor substrate is reverse-biased with respect to the ground potential. For example, Vdn2 = −0.5V.
また、電源端子102の電位Vmとして測定されるべき所望の電圧値Vmiを予め電圧計34に設定しておく。例えば、Vmi=−0.8Vに設定しておく。
Further, a desired voltage value Vmi to be measured as the potential Vm of the
このような状態において、内部回路15のトランジスタ基板には逆バイアスがかかっているが、デバイスのバラつき等によりオフリーク電流I2を減少させるには十分でないおそれがある。例えば、R=1kΩ、I1=0.8mA、I2=0.6mAとすると、電圧計34で測定されるVm=−0.1Vとなり、サージ保護用ダイオード104のビルトイン電圧よりも低い値となる。
In this state, the transistor substrate of the
電圧計34では、VmとVmiに差があった場合、電圧制御部37に対して制御信号を発生する。例えば、Vm>Vmiの場合は−1.0V、Vm<Vmiの場合は1.0Vとしておく。
The
電圧制御部37では、電圧計34から出力された制御信号に基づいて、第1の電圧供給部35及び第2の電圧供給部36に対して電圧値を調整するための信号を生成して出力する。
The
例えば、電圧計44からの出力信号が−1.0Vであった場合、Vm>Vmiの関係なので、上記例においてはオフリーク電流I2を減少させる方向に電圧値を調整する。Vdp2は−1.0Vから0Vに、Vdn2は−0.5Vから−1.5Vに変化させる。 For example, when the output signal from the voltmeter 44 is −1.0 V, since the relationship of Vm> Vmi is established, the voltage value is adjusted in the direction of decreasing the off-leakage current I 2 in the above example. Vdp2 is changed from -1.0V to 0V, and Vdn2 is changed from -0.5V to -1.5V.
このような制御を行うことで、オフリーク電流I2が順方向電流I1に比べて十分小さくなり、Vm=−0.8Vで安定することになる。 By performing such control, the off-leakage current I 2 becomes sufficiently smaller than the forward current I 1 and is stabilized at Vm = −0.8V.
以上のように、本参考例2に係る半導体検査システムによれば、測定電圧値が所望の値になるように自動的に基板電位を調整することができ、デバイスのバラつきに依存することなく、電源端子の接続性検査と、電源・接地間ショート不良の判別とを安定して行うことができる。 As described above, according to the semiconductor inspection system according to the second reference example , the substrate potential can be automatically adjusted so that the measured voltage value becomes a desired value, without depending on the variation of the device, The power supply terminal connectivity inspection and the determination of a short circuit failure between the power supply and the ground can be performed stably.
なお、本参考例2では、電位Vdp2と電位Vdn2の初期値をそれぞれVdp2=−1.0V、Vdn2=−0.5Vとしたが、この形態に限定するものではなく、例えば、通常バイアス電圧であるVdp2=−1.5V、Vdn2=0Vを与えるようにしてもよい。 In Reference Example 2, the initial values of the potential Vdp2 and the potential Vdn2 are set to Vdp2 = −1.0 V and Vdn2 = −0.5 V, respectively. However, the present invention is not limited to this mode. Some Vdp2 = −1.5V and Vdn2 = 0V may be applied.
<参考例3>
図3は、本発明の参考例3に係る半導体検査システムの構成を示す図である。図3において、3は半導体検査システム、41は半導体集積回路、48はPMOS基板電位を供給するための第1の基板電位供給部、49はNMOS基板電位を供給するための第2の基板電位供給部である。
< Reference Example 3>
FIG. 3 is a diagram showing a configuration of a semiconductor inspection system according to Reference Example 3 of the present invention. In FIG. 3, 3 is a semiconductor inspection system, 41 is a semiconductor integrated circuit, 48 is a first substrate potential supply unit for supplying a PMOS substrate potential, and 49 is a second substrate potential supply for supplying an NMOS substrate potential. Part.
また、Vdp4は第1の基板電位供給部48から出力される電位、Vdn4は第2の基板電位供給部49から出力される電位である。
Vdp4 is a potential output from the first substrate
図3に示す半導体検査システム3の動作について、以下、説明する。まず、第3の電圧供給部113から負荷抵抗112に、接地基準に対して電位Vinを与えておく。このとき、電位Vinはサージ保護用ダイオード104が順方向バイアスとなるように与える。例えば、接地基準を0Vとした場合、Vin=−1.5Vとする。
The operation of the semiconductor inspection system 3 shown in FIG. 3 will be described below. First, the potential Vin is given from the third
また、電位Vdp4はPMOSトランジスタ基板が逆バイアスとなるように第1の基板電位供給部48により与えられる一方、電位Vdn4はNMOSトランジスタ基板が接地電位に対して逆バイアスとなるように第2の基板電位供給部49により与えられる。
The potential Vdp4 is applied by the first substrate
図4は、第1の基板電位供給部の内部構成を示す図である。図4において、48a,48b,48cはそれぞれ外部端子、p1はPMOSで構成される第1のトランジスタ、p2はPMOSで構成される第2のトランジスタである。 FIG. 4 is a diagram showing an internal configuration of the first substrate potential supply unit. In FIG. 4, 48a, 48b, and 48c are external terminals, p1 is a first transistor formed of PMOS, and p2 is a second transistor formed of PMOS.
図4に示すように、外部端子48aには第1のトランジスタp1のドレインと第2のトランジスタp2のドレインが接続されている。
As shown in FIG. 4, the drain of the first transistor p1 and the drain of the second transistor p2 are connected to the
また、外部端子48bには、第1のトランジスタp1のソース、第1のトランジスタp1と第2のトランジスタp2の基板、及び第2のトランジスタp2のゲートが接続されている。
The
また、外部端子48cには第2のトランジスタp2のソースと第1のトランジスタp1のゲートが接続されている。
The
前記半導体集積回路41において、外部端子48aは内部回路15のPMOS基板に接続され、外部端子48bは内部電源線106に接続され、外部端子48cは内部接地線107に接続されている。
In the semiconductor integrated
ここで、前記半導体集積回路41を通常動作させる場合には、電源端子102には電位が与えられ、接地端子103は接地される。ここでは電源端子102の電位を1.2V、接地電位を0Vとして考える。このとき、第1のトランジスタp1のソース電位は1.2V、ゲート電位は0Vとなるため、第1のトランジスタp1はON状態、第2のトランジスタp2のソース電位は0V、ゲート電位は1.2Vとなるため、第2のトランジスタp2はOFF状態となる。この結果、外部端子48aには1.2Vが供給されることになる。
Here, when the semiconductor integrated
従って、前記半導体集積回路41のPMOS基板電位は1.2Vとなり、従来例と同等の動作が可能となる。
Therefore, the PMOS substrate potential of the semiconductor integrated
次に、前記半導体集積回路41の電源接続検査時を考える。従来例と同等の検査方法によって外部から電位を与えるとすると、電源端子102の電位は−0.8V、接地端子電位は0Vである。このとき、第1のトランジスタp1のソース電位は−0.8V、ゲート電位は0Vとなるため、第1のトランジスタp1はOFF状態、第2のトランジスタp2のソース電位は0V、ゲート電位は−0.8Vとなるため、第2のトランジスタp2はON状態となる。この結果、外部端子48aには0Vが供給されることになる。
Next, consider the power connection inspection of the semiconductor integrated
従って、前記半導体集積回路41のPMOS基板電位は0Vとなり、電源接続検査時はPMOS基板電位が逆バイアス方向となる。
Accordingly, the PMOS substrate potential of the semiconductor integrated
図5は、第2の基板電位供給部の内部構成を示す図である。図5において、49d、49e、49fは外部端子、n3はNMOSで構成される第3のトランジスタ、n4はNMOSで構成される第4のトランジスタである。 FIG. 5 is a diagram illustrating an internal configuration of the second substrate potential supply unit. In FIG. 5, 49d, 49e, and 49f are external terminals, n3 is a third transistor formed of NMOS, and n4 is a fourth transistor formed of NMOS.
図5に示すように、外部端子49dには第3のトランジスタn3のドレインと第4のトランジスタn4のドレインが接続されている。
As shown in FIG. 5, the drain of the third transistor n3 and the drain of the fourth transistor n4 are connected to the
また、外部端子49eには第3のトランジスタn3のソースと第4のトランジスタn4のゲートが接続されている。
The
また、外部端子49fには第4のトランジスタn4のソース、第3のトランジスタn3のゲート、及び第3のトランジスタn3と第4のトランジスタn4の基板が接続されている。
The
前記半導体集積回路41において、49dは内部回路15のNMOS基板に接続され、49eは内部電源線106に接続され、49fは内部接地線107に接続されている。
In the semiconductor integrated
ここで、前記半導体集積回路41を通常動作させる場合について考える。ここでは、電源端子102の電位を1.2V、接地電位を0Vとする。このとき、第3のトランジスタn3のソース電位は1.2V、ゲート電位は0Vとなるため、第3のトランジスタn3はOFF状態、第4のトランジスタn4のソース電位は0V、ゲート電位は1.2Vとなるため、第4のトランジスタn4はON状態となる。この結果、外部端子49dには0Vが供給されることになる。
Here, consider the case where the semiconductor integrated
従って、前記半導体集積回路41のNMOS基板電位は0Vとなり、従来例と同等の動作が可能となる。
Therefore, the NMOS substrate potential of the semiconductor integrated
次に、前記半導体集積回路41の電源接続検査時を考える。従来例と同等の検査方法によって外部から電位を与えるとすると、電源端子102の電位は−0.8V、接地端子電位は0Vである。このとき、第3のトランジスタn3のソース電位は−0.8V、ゲート電位は0Vとなるため、第3のトランジスタn3はON状態、第4のトランジスタn4のソース電位は0V、ゲート電位は−0.8Vとなるため、第4のトランジスタn4はOFF状態となる。この結果、外部端子49dには−0.8Vが供給されることになる。
Next, consider the power connection inspection of the semiconductor integrated
従って、前記半導体集積回路41のNMOS基板電位は−0.8Vとなり、電源接続検査時はNMOS基板電位が逆バイアス方向となる。
Therefore, the NMOS substrate potential of the semiconductor integrated
このような状態では、内部回路15のトランジスタ基板には逆バイアスがかかっており、オフリーク電流I2は、サージ保護用ダイオード104の順方向電流I1に比べて小さくなる。
In such a state, the transistor substrate of the
従って、電源端子102に流れ込む電流は、順方向電流I1が支配的となり、電源端子102の電位Vmはサージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。
Therefore, the forward current I 1 is dominant in the current flowing into the
以上のように、本参考例3に係る半導体検査システムによれば、外部端子を増加させることなく、通常動作時には従来と同等の動作が可能であり、電源接続検査時には、電源端子102の接続性が検査でき、且つ従来のように内部回路15からのオフリーク電流I2の影響によりVmが低下してしまうという問題を回避し、電源・接地間ショート不良の判別も安定して行うような検査が可能となる。
As described above, according to the semiconductor inspection system according to the third reference example , an operation equivalent to the conventional operation is possible during normal operation without increasing the number of external terminals, and the connectivity of the
<参考例4>
図6は、本発明の参考例4に係る半導体検査システムの構成を示す図である。図6において、4は半導体検査システム、51は半導体集積回路、56は内部電源線、58はスイッチ回路、59は制御端子、21は半導体検査装置である。
< Reference Example 4>
FIG. 6 is a diagram showing a configuration of a semiconductor inspection system according to Reference Example 4 of the present invention. In FIG. 6, 4 is a semiconductor inspection system, 51 is a semiconductor integrated circuit, 56 is an internal power supply line, 58 is a switch circuit, 59 is a control terminal, and 21 is a semiconductor inspection apparatus.
前記半導体検査装置21の動作は、基本的に前記参考例1における半導体検査装置11の動作と同じであるが、第1の電圧供給部25によって、スイッチ回路58の制御端子59に電位を与えるようにした点が相違している。ここでは、制御端子59に与える電位を0Vとする。このとき、PMOSで構成されるスイッチ回路58は、ソース−ゲート間電圧が0.8Vとなり、OFF状態となる。
The operation of the
従って、電源端子102の接続性検査時に、内部回路105からのオフリーク電流I2が電源端子102に流れ込まないため、電源端子102の電位Vmはサージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。
Therefore, when connecting check of the
以上のように、本参考例4に係る半導体検査システムによれば、少ない外部端子制御で、電源端子102の接続性を安定して検査することができる。
As described above, according to the semiconductor inspection system according to the fourth reference example , the connectivity of the
なお、本参考例4では、内部電源線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。 In the fourth reference example , the switch circuit is provided in the internal power supply line. However, the same effect can be obtained by providing the switch circuit in both the internal power supply line and the internal ground line.
<参考例5>
図7は、本発明の参考例5に係る半導体検査システムの構成を示す図である。図7において、5は半導体検査システム、61は半導体集積回路、67は内部接地線、68はスイッチ回路、69は制御端子、21は半導体検査装置である。
< Reference Example 5>
FIG. 7 is a diagram showing a configuration of a semiconductor inspection system according to Reference Example 5 of the present invention. In FIG. 7, 5 is a semiconductor inspection system, 61 is a semiconductor integrated circuit, 67 is an internal ground line, 68 is a switch circuit, 69 is a control terminal, and 21 is a semiconductor inspection device.
前記半導体検査装置21の動作は、基本的に前記参考例1における半導体検査装置11の動作と同じであるが、第1の電圧供給部25によって、スイッチ回路68の制御端子69に電位を与えるようにした点が相違している。ここでは、制御端子69に与える電位を−0.8Vとする。このとき、NMOSで構成されるスイッチ回路68は、ソース−ゲート間電圧が−0.8Vとなり、OFF状態となる。
The operation of the
従って、電源端子102の接続性検査時に、内部オフリーク電流I2が電源端子102に流れ込まないため、電源端子102の電位Vmはサージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。
Therefore, since the internal off-leakage current I 2 does not flow into the
以上のように、本参考例5に係る半導体検査システムによれば、少ない外部端子制御で、電源端子102の接続性を安定して検査することができる。
As described above, according to the semiconductor inspection system of Reference Example 5, the connectivity of the
なお、本参考例5では、内部接地線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。 In the reference example 5, the switch circuit is provided on the internal ground line. However, the same effect can be obtained by providing the switch circuit on both the internal power supply line and the internal ground line.
<実施形態1>
図8は、本発明の実施形態1に係る半導体検査システムの構成を示す図である。図8において、6は半導体検査システム、71は半導体集積回路、76は内部電源線、107は内部接地線、78はスイッチ回路、111は半導体検査装置である。
<
FIG. 8 is a diagram showing a configuration of the semiconductor inspection system according to
前記半導体検査装置111の動作は、前記参考例3において説明した動作と同じである。このとき、PMOSで構成されるスイッチ回路78は、ゲートが内部接地線107に接続されているため、電位が0Vとなり、スイッチ回路78はOFF状態となる。
The operation of the
従って、電源端子102の接続性検査時に、内部オフリーク電流I2が電源端子102に流れ込まないため、電源端子102の電位Vmはサージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。また、通常動作時にはスイッチ回路78はON状態となり、動作に影響を与えることはない。
Therefore, since the internal off-leakage current I 2 does not flow into the
以上のように、本実施形態1に係る半導体検査システムによれば、外部端子を増加させることなく、電源端子102の接続性を安定して検査することができる。
As described above, according to the semiconductor inspection system according to the first embodiment, the connectivity of the
なお、本実施形態1では、内部電源線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。 In the first embodiment, the switch circuit is provided in the internal power supply line. However, the same effect can be obtained by providing the switch circuit in both the internal power supply line and the internal ground line.
<実施形態2>
図9は、本発明の実施形態2に係る半導体検査システムの構成を示す図である。図9において、7は半導体検査システム、81は半導体集積回路、87は内部接地線、88はスイッチ回路、111は半導体検査装置である。
<
FIG. 9 is a diagram showing a configuration of a semiconductor inspection system according to
前記半導体検査装置111の動作は、前記参考例3において説明した動作と同じである。このとき、NMOSで構成されるスイッチ回路88は、ゲートが内部電源線106に接続されているため、電位が−0.8Vとなり、スイッチ回路88はOFF状態となる。
The operation of the
従って、電源端子102の接続性検査時に、内部回路105からのオフリーク電流I2が電源端子102に流れ込まないため、電源端子102の電位Vmはサージ保護用ダイオード104のビルトイン電圧付近で安定化することになる。また、通常動作時にはスイッチ回路88はON状態となり、動作に影響を与えることはない。
Therefore, when connecting check of the
以上のように、本実施形態2に係る半導体検査システムによれば、外部端子を増加させることなく、電源端子102の接続性を安定して検査することができる。
As described above, according to the semiconductor inspection system according to the second embodiment, the connectivity of the
なお、本実施形態2では、内部接地線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。 In the second embodiment, the switch circuit is provided in the internal ground line. However, the same effect can be obtained by providing the switch circuit in both the internal power supply line and the internal ground line.
以上説明したように、本発明は、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を減少させ、安定した検査を行うことができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。 As described above, the present invention can reduce the influence of the off-leakage current of the internal circuit and perform stable inspection when inspecting the connectivity of the power supply terminal of the semiconductor integrated circuit by the voltage application voltage measurement method. Therefore, it is extremely useful and has high industrial applicability.
3 半導体検査システム
15 内部回路
41 半導体集積回路
48 第1の基板電位供給部
49 第2の基板電位供給部
102 電源端子
103 接地端子
104 サージ保護用ダイオード
111 半導体検査装置
112 負荷抵抗
113 電圧供給部
114 電圧計
DESCRIPTION OF SYMBOLS 3 Semiconductor test |
Claims (4)
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
CMOSトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部電源線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部接地線に制御端子が接続されるスイッチ回路とを備えたことを特徴とする半導体集積回路。 A power supply terminal for supplying power;
A ground terminal for supplying a ground potential;
An internal power line connected to the power terminal;
An internal ground wire connected to the ground terminal;
A surge protection circuit connected between the internal power line and the internal ground line;
An internal circuit composed of a group of CMOS transistors and connected between the internal power supply line and the internal ground line;
A semiconductor integrated circuit comprising: a switch circuit connected between the surge protection circuit and the internal circuit in the internal power supply line and having a control terminal connected to the internal ground line.
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
CMOSトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部接地線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部電源線に制御端子が接続されるスイッチ回路とを備えたことを特徴とする半導体集積回路。 A power supply terminal for supplying power;
A ground terminal for supplying a ground potential;
An internal power line connected to the power terminal;
An internal ground wire connected to the ground terminal;
A surge protection circuit connected between the internal power line and the internal ground line;
An internal circuit composed of a group of CMOS transistors and connected between the internal power supply line and the internal ground line;
A semiconductor integrated circuit comprising: a switch circuit connected between the surge protection circuit and the internal circuit in the internal ground line and having a control terminal connected to the internal power supply line.
前記半導体検査装置は、前記半導体集積回路の前記電源端子に接続される負荷抵抗と、該電源端子の電位を測定する電圧計と、該負荷抵抗に接続される電圧供給手段とを有しており、
前記半導体集積回路の前記電源端子に、前記負荷抵抗を通して前記電圧供給手段で電圧を供給することにより、該電源端子の電位を測定する手順を備えたことを特徴とする半導体集積回路の検査方法。 A method for inspecting a semiconductor integrated circuit using a semiconductor inspection apparatus for inspecting connectivity of a power supply terminal of the semiconductor integrated circuit according to claim 1 or 2 in a voltage application voltage measurement method ,
The semiconductor inspection apparatus includes a load resistor connected to the power supply terminal of the semiconductor integrated circuit, a voltmeter for measuring the potential of the power supply terminal, and a voltage supply means connected to the load resistor. ,
A test method for a semiconductor integrated circuit, comprising: a step of measuring a potential of the power supply terminal by supplying a voltage to the power supply terminal of the semiconductor integrated circuit through the load resistor by the voltage supply means.
前記半導体集積回路の前記電源端子に接続される負荷抵抗、該電源端子の電位を測定する電圧計、及び該負荷抵抗に接続される電圧供給手段を有し、電圧印加電圧測定方式で、該半導体集積回路の電源端子の接続性を検査する半導体検査装置とを備えたことを特徴とする半導体検査システム。 The semiconductor integrated circuit according to claim 1 or 2,
A load resistance connected to the power supply terminal of the semiconductor integrated circuit; a voltmeter for measuring the potential of the power supply terminal; and a voltage supply means connected to the load resistance. A semiconductor inspection system comprising: a semiconductor inspection apparatus for inspecting connectivity of power supply terminals of an integrated circuit .
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