JP4806688B2 - アナログ／デジタル変換方法及びこれを用いた半導体装置 - Google Patents

Description

本発明は、アナログ／デジタル（以下「Ａ／Ｄ」という。）変換方法、及びＡ／Ｄ変換機能を有する集積回路（以下「ＩＣ」という。）、大規模集積回路（以下「ＬＳＩ」という。）等の半導体装置に関するものである。

図１１は、従来のＡ／Ｄ変換機能を有するＬＳＩの一例を示す概略の構成図である。
このＬＳＩ１０は、外部端子として電源電圧ＶＤＤを入力する電源端子１１、グランド（以下「ＧＮＤ」という。）端子１２、及び複数（例えば、４つ）のアナログ信号ＡＩＮ０，ＡＩＮ１，ＡＩＮ２，ＡＩＮ３をそれぞれ入力する４つのアナログ入力端子１３−０〜１３−３等を有し、内部に、Ａ／Ｄ変換回路２０、レギュレータ２１、及び中央処理装置（以下「ＣＰＵ」という。）２２等が設けられている。

Ａ／Ｄ変換回路２０は、例えば、１０ビット精度（＝２^１０−１＝１０２４階調）の逐次比例型のＡ／Ｄ変換回路であり、電源端子１１から電源電圧ＶＤＤ、及びグランド（ＧＮＤ）端子１２からＧＮＤ電圧がそれぞれ供給されると共に、アナログ入力端子１３−０〜１３−３から入力される、電源電圧ＶＤＤよりも低い電圧のアナログ信号ＡＩＮ０〜ＡＩＮ３が与えられると、このアナログ信号ＡＩＮ０〜ＡＩＮ３を図示しないマルチプレクサで選択的に切り替え、選択されたアナログ信号ＡＩＮに対し、電源電圧ＶＤＤを基準電圧としてデジタル信号に変換してＡ／Ｄ変換値ＡＯＵＴを生成し、ＣＰＵ２２へ出力する機能を有している。

Ａ／Ｄ変換回路２０に対するアナログ信号ＡＩＮの入力電圧範囲は、ＡＩＮ≦基準電圧（＝ＶＤＤ）である。このＡ／Ｄ変換回路２０では、例えば、電源電圧ＶＤＤと同等の電圧のアナログ信号ＡＩＮが入力されると、最高値を示すＡ／Ｄ変換値ＡＯＵＴ（＝１０２３）を出力し、１／２×ＶＤＤと同等の電圧のアナログ信号ＡＩＮが入力されると、最高値の半分のＡ／Ｄ変換値ＡＯＵＴ（＝５１２）を出力する機能を有している。

レギュレータ２１は、電源端子１１から電源電圧ＶＤＤ、及びＧＮＤ端子１２からＧＮＤ電圧がそれぞれ供給されると、電源電圧ＶＤＤに関わらず、この電源電圧ＶＤＤよりも低い安定電圧ＶＲＥＧＯをＣＰＵ２２へ出力する回路であり、例えば、２．０Ｖ＜ＶＤＤ＜３．６Ｖの印加電圧に対して１．５Ｖの安定電圧ＶＲＥＧＯを出力する。ＣＰＵ２２は、レギュレータ２１からの安定電圧ＶＲＥＧＯの供給を受けて動作し、Ａ／Ｄ変換回路２０からのＡ／Ｄ変換値ＡＯＵＴを入力し、このＡ／Ｄ変換値ＡＯＵＴに対する処理を行うと共に、Ａ／Ｄ変換回路２０等の動作を制御する機能を有している。

図１２は、図１１のＡ／Ｄ変換動作において電源電圧ＶＤＤに対するＡ／Ｄ変換値ＡＯＵＴの特性を示す図である。

アナログ信号ＡＩＮ＊（＊＝０，１，２，３）を入力するためのアナログ入力端子１３−０〜１３−３に３．６Ｖの電圧が掛けられている場合、電源電圧ＶＤＤ＝３．６Ｖ以下のとき、Ａ／Ｄ変換値ＡＯＵＴは常に最高値＝１０２３を示す。アナログ信号ＡＩＮ＊（＊＝０，１，２，３）を入力するためのアナログ入力端子１３−０〜１３−３に１．５Ｖの電圧が掛けられている場合、電源電圧ＶＤＤ＝２．ＯＶのとき、電源電圧ＶＤＤの３／４の電圧が掛かっているため、Ａ／Ｄ変換値ＡＯＵＴ（＝（ＡＩＮ／ＶＤＤ）×１０２３）は最高値の３／４である７６８を示す。又、電源電圧ＶＤＤ＝３．６Ｖのときは、電源電圧ＶＤＤの１．５／３．６の電圧が掛かっているため、Ａ／Ｄ変換値ＡＯＵＴは１０２３×（１．５／３．６）≒４２６を示す。

図１３は、図１１のレギュレータ２１の動作において電源電圧ＶＤＤに対する安定電圧ＶＲＥＧＯの特性を示す図である。

レギュレータ２１の特性として２．０Ｖ＜ＶＤＤ＜３．６Ｖの電圧が供給されている場合、定常的に１．５Ｖの安定電圧ＶＲＥＧＯを出力する。

このような図１１に示すＡ／Ｄ変換機能を有する半導体装置に関する従来の技術文献としては、例えば、次のようなものがある。

特開平１０−１５０３６５号公報 特開平１１−８８１６５号公報

特許文献１では、図１１のＬＳＩ１０に相当するマイクロコンピュータ（以下「マイコン」という。）を有し、このマイコンの外部に外付けのレギュレータが設けられ、マイコンの内部に、図１１のＡ／Ｄ変換回路２０に相当するＡ／Ｄ変換器やＣＰＵ等が設けられたＡ／Ｄ変換器内蔵マイコンの技術が開示されている。外付けのレギュレータは、図１１の内蔵のレギュレータ２１に相当するものであり、この外付けのレギュレータから出力される一定電圧が、図１１の電源端子１１に印加され、マイコン内のＡ／Ｄ変換器及びＣＰＵ等に供給される。Ａ／Ｄ変換器では、入力されるアナログ信号をアナログ入力切り替え回路により選択的に切り替え、外付けのレギュレータから供給される一定電圧を基準電圧として、選択されたアナログ信号に対してＡ／Ｄ変換を行う。

又、特許文献２では、図１１のＬＳＩ１０に相当するアナログ入力装置を有し、このアナログ入力装置の内部に、交流／直流（以下「ＡＣ／ＤＣ」という。）変換を行ってＤＣ電圧（この電圧は温度変化に対して不安定な電圧）を生成する電源回路と、入力される複数のアナログ信号を選択的に切り替えるマルチプレクサと、前記ＤＣ電圧からこれよりも低い電圧で且つ温度安定性を有する規定電圧を生成するための図１１のレギュレータ２１に相当するシャントレギュレータと、前記ＤＣ電圧を基準電圧として、前記規定電圧と前記選択されたアナログ信号とに対して別々の経路でそれぞれＡ／Ｄ変換を行うための図１１のＡ／Ｄ変換回路２０に相当する変換回路と、図１１のＣＰＵ２２に相当するマイクロプロセッサ等とが設けられた技術が開示されている。マイクロプロセッサは、前記ＤＣ電圧の温度変動に基づくアナログ信号のＡ／Ｄ変換誤差を、前記規定電圧のＡ／Ｄ変換値を規定値として、補正する機能を有している。

この特許文献２の技術では、アナログ入力装置の内部に電源回路を設けているので、電源回路から発生する熱により、この電源回路から出力されるＤＣ電圧が温度変化に対して不安定な電圧となるため、温度変動に基づくアナログ信号のＡ／Ｄ変換誤差をプロセッサにて補正することが必要になる。

しかしながら、図１１に示す従来のＡ／Ｄ変換回路２０を内蔵したＬＳＩ１０においては、電源端子１１に入力される電源電圧ＶＤＤが電池等の消耗によって変化すると、この電源電圧ＶＤＤの変化に依存してＡ／Ｄ変換値が変動するため、一定の電源電圧ＶＤＤが電源端子１１に供給されることが保証されたシステム等にＬＳＩ１０を使用しなければならず、使用環境に制限を受けるという問題があった。

このような問題を解決するために、特許文献１の技術を利用して、電源端子１１に外付けのレギュレータを接続することが考えられる。しかし、外付けのレギュレータを設けると、外付け部品の増加に伴い、回路構成が複雑化して高価格化してしまう欠点がある。しかも、外付けのレギュレータは、このレギュレータに印加される電源電圧よりも低い一定電圧を出力する回路であるため、ＬＳＩ１０内のＡ／Ｄ変換回路２０では、その一定電圧を基準電圧としてＡ／Ｄ変換動作を行うので、入力されるアナログ信号ＡＩＮ０〜ＡＩＮ３の電圧範囲がその一定電圧以下に制限されてしまうという欠点がある。

そこで、特許文献２のプロセッサを用いた温度変動補正技術を利用して、特許文献１の前記欠点を解決することが考えられる。しかし、特許文献２の技術を利用した場合、本来、ＣＰＵを安定動作させるために必要となる一定電圧供給用のレギュレータ２１の他に、規定電圧生成用のシャントレギュレータを新たに設け、このシャントレギュレータから出力される規定電圧を通常のＡ／Ｄ変換の経路とは別に設けなければならないので、変換回路等の回路規模が大きくなり、しかも、それらに対する配線等も増設しなければならないので、ＬＳＩ１０の回路構成が複雑になり、回路規模を小さくして低価格化を図ることが困難になるという課題が生じる。

本発明は、このような従来技術の課題を解決し、ＬＳＩ等の半導体装置の回路構成を簡単にして回路規模を小さくし、低価格化が可能なＡ／Ｄ変換方法と、これを用いたＡ／Ｄ変換機能を有する半導体装置を提供することを目的とする。

本発明のＡ／Ｄ変換方法では、電源電圧から前記電源電圧よりも低い安定電圧を生成し、前記安定電圧と入力されたアナログ信号とを選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のＡ／Ｄ変換値を生成し、前記アナログ信号が選択されたときには、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のＡ／Ｄ変換値を生成し、前記安定電圧により駆動される制御手段により、前記電源電圧の変化によって前記第２Ａ／Ｄ変換値に生じる誤差を前記第１のＡ／Ｄ変換値に基づいて補正演算し、その結果をデジタル変換値として出力する。

本発明の他のＡ／Ｄ変換方法では、電源電圧を入力すると共に、与えられる第１のアナログ信号が前記電源電圧よりも低い電圧のときには前記第１のアナログ信号をそのまま入力し、与えられる第２のアナログ信号が前記電源電圧よりも高い電圧のときには前記第２のアナログ信号を降圧手段により所定の降圧率で前記電源電圧よりも低い電圧に降圧して入力し、安定化電源手段によって前記電源電圧から前記電源電圧よりも低い安定電圧を生成する。

次に、前記安定電圧、前記第１のアナログ信号、及び前記降圧された第２のアナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、Ａ／Ｄ変換手段により、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のＡ／Ｄ変換値を生成し、前記第１のアナログ信号が選択されたときには、前記Ａ／Ｄ変換手段により、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のＡ／Ｄ変換値を生成し、前記降圧された第２のアナログ信号が選択されたときには、前記Ａ／Ｄ変換手段により、前記基準電圧に基づいて前記降圧された第２のアナログ信号をデジタル信号に変換して第３のＡ／Ｄ変換値を生成する。

その後、前記安定電圧により駆動される制御手段により、前記電源電圧の変化によって前記第２及び第３のＡ／Ｄ変換値に生じる誤差の内、前記第２のＡ／Ｄ変換値に生じる誤差については前記第１のＡ／Ｄ変換値に基づいて補正演算し、前記第３のＡ／Ｄ変換値に生じる誤差については前記第１のＡ／Ｄ変換値及び前記所定の降圧率に基づいて補正演算した後に前記降圧手段の機能を停止する。

本発明の半導体装置では、電源電圧を入力する電源端子と、前記電源電圧よりも低い電圧のアナログ信号を入力する複数のアナログ入力端子と、前記電源端子から入力される前記電源電圧から前記電源電圧よりも低い安定電圧を生成する安定化電源手段と、前記複数のアナログ入力端子の内の所定のアナログ入力端子に対して外部において接続され、前記安定化電源手段により生成される前記安定電圧を外部へ出力して前記所定のアナログ入力端子に入力する出力端子と、Ａ／Ｄ変換手段と、制御手段とを有している。

ここで、前記Ａ／Ｄ変換手段は、前記アナログ入力端子から入力される前記安定電圧及び前記アナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のＡ／Ｄ変換値を生成し、前記アナログ信号が選択されたときには、前記基準電圧に基づいて前記アナログ信号をデジタル信号に変換して第２のＡ／Ｄ変換値を生成するものである。更に、前記制御手段は、前記安定電圧により駆動され、前記電源電圧の変化によって前記第２のＡ／Ｄ変換値に生じる誤差を前記第１のＡ／Ｄ変換値に基づいて補正演算するものである。

本発明の他の半導体装置では、電源電圧を入力する電源端子と、前記電源電圧よりも低い電圧の第１のアナログ信号を入力する複数の第１のアナログ入力端子と、前記電源電圧よりも高い電圧又は前記電源電圧よりも低い電圧の第２のアナログ信号を入力する第２のアナログ入力端子と、降圧手段と、安定化電源手段と、Ａ／Ｄ変換手段と、制御手段とを有している。

ここで、前記降圧手段は、前記第２のアナログ入力端子に入力される前記第２のアナログ信号が前記電源電圧よりも高い電圧のときには、前記第２のアナログ信号を所定の降圧率で前記電源電圧よりも低い電圧に降圧して出力し、前記第２のアナログ入力端子に入力される前記第２のアナログ信号が前記電源電圧よりも低い電圧のときには、切り替えられて前記第２のアナログ信号をそのまま出力するものである。前記安定化電源手段は、前記電源端子から入力される前記電源電圧から前記電源電圧よりも低い安定電圧を生成するものである。

前記Ａ／Ｄ変換手段は、前記安定電圧、前記第１のアナログ信号、前記降圧手段から出力される前記降圧された第２のアナログ信号、及び前記降圧手段からそのまま出力された第２のアナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のＡ／Ｄ変換値を生成し、前記第１のアナログ信号が選択されたときには、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のＡ／Ｄ変換値を生成し、前記降圧された第２のアナログ信号が選択されたときには、前記基準電圧に基づいて前記降圧された第２のアナログ信号をデジタル信号に変換して第３のＡ／Ｄ変換値を生成し、前記そのまま出力された第２のアナログ信号が選択されたときには、前記基準電圧に基づいて前記そのまま出力された第２のアナログ信号をデジタル信号に変換して第４のＡ／Ｄ変換値を生成するものである。

更に、前記制御手段は、前記安定電圧により駆動され、前記電源電圧の変化によって前記第２、第３及び第４のＡ／Ｄ変換値に生じる誤差の内、前記第２及び第４のＡ／Ｄ変換値に生じる誤差については前記第１のＡ／Ｄ変換値に基づいて補正演算し、前記第３のＡ／Ｄ変換値に生じる誤差については前記第１のＡ／Ｄ変換値及び前記所定の降圧率に基づいて補正演算した後に前記降圧手段を切り替えるものである。

本発明のＡ／Ｄ変換方法によれば、第２のアナログ信号を降圧手段により所定の降圧率で電源電圧よりも低い電圧に降圧してＡ／Ｄ変換を行い、安定化電源手段で生成された安定電圧により駆動される制御手段により、電源電圧の変化によって第２及び第３のＡ／Ｄ変換値に生じる誤差の内、第３のＡ／Ｄ変換値に生じる誤差については第１のＡ／Ｄ変換値及び所定の降圧率に基づいて補正演算した後に降圧手段の機能を停止するようにしている。そのため、降圧された第２のアナログ信号のＡ／Ｄ変換の期間に若干の消費電力を消費する程度で、電源電圧以上の電圧の第２のアナログ信号に対しても、簡単な補正演算により、絶対値が算出可能となる。

本発明の半導体装置によれば、安定化電源手段で生成された安定電圧を外部へ出力するための出力端子を設け、この出力端子をユーザが必要に応じてアナログ入力端子に接続する構成にしている。これにより、簡単に、通常のＡ／Ｄ変換経路と同一の経路で、安定電圧をＡ／Ｄ変換し、常に一定電圧のＡ／Ｄ変換値を得ることができ、他のアナログ入力端子から入力されるアナログ信号の電圧の絶対値が簡単な補正演算にて算出可能となる。その上、安定電圧を通常のＡ／Ｄ変換経路と同一の経路でＡ／Ｄ変換しているので、Ａ／Ｄ変換手段の回路規模を小さくでき、しかも、Ａ／Ｄ変換手段周辺の配線も簡略化できるので、半導体装置の内部回路を簡単にして回路規模を小さくし、低価格化を図ることができる。

本発明の他の半導体装置によれば、第２のアナログ信号を降圧手段により所定の降圧率で電源電圧よりも低い電圧に降圧してＡ／Ｄ変換を行い、安定化電源手段で生成された安定電圧により駆動される制御手段により、電源電圧の変化によって第２及び第３のＡ／Ｄ変換値に生じる誤差の内、第３のＡ／Ｄ変換値に生じる誤差については第１のＡ／Ｄ変換値及び所定の降圧率に基づいて補正演算した後に降圧手段の機能を停止する構成にしている。そのため、降圧された第２のアナログ信号のＡ／Ｄ変換の期間に若干の消費電力を消費する程度で、電源電圧以上の電圧の第２のアナログ信号に対しても、簡単な補正演算により、絶対値が算出可能となる。しかも、第２のアナログ信号が電源電圧よりも低い電圧のときには、制御手段により降圧手段が切り替えられ、第２のアナログ信号がそのまま出力されてＡ／Ｄ変換されるので、第２のアナログ信号を降圧して測定する必要がなく、より精度の高い測定結果を得ることができる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図である。

このＬＳＩ３０は、外部端子として電池等からの電源電圧ＶＤＤ（例えば、２．０Ｖ＜ＶＤＤ＜３．６Ｖ）を入力する電源端子３１、ＧＮＤ電圧を入力するＧＮＤ端子３２、クロック信号ＣＬＫを入力するクロック入力端子３３、センサ等からの複数（例えば、４つ）のアナログ信号ＡＩＮ０，ＡＩＮ１，ＡＩＮ２，ＡＩＮ３を入力する４つのアナログ入力端子３４−０〜３４−３、及び安定電圧ＶＲＥＧＯを出力する出力端子３５等を有している。出力端子３５は、ＬＳＩ３０の外部において、アナログ入力端子３４−３に接続される。ＬＳＩ３０の内部には、Ａ／Ｄ変換手段（例えば、Ａ／Ｄ変換回路）４０と、安定化電源手段（例えば、安定化電源回路の１つであるレギュレータ）４４と、演算・制御機能を有する制御手段（例えば、ＣＰＵ）４５等とが設けられている。

Ａ／Ｄ変換回路４０は、例えば、ＣＰＵ４５により制御され、１０ビット精度（＝２^１０−１＝１０２４階調）、サンプリングレート６２．５ＫＨｚの逐次比例型のＡ／Ｄ変換回路であり、デコーダ４１及び入力切り替えスイッチ４２からなるマルチプレクサと、Ａ／Ｄ変換部４２等とにより構成されている。デコーダ４１は、ＣＰＵ４５から与えられるスイッチ切り替え用の選択信号ＳＥＬ０，ＳＥＬ１をデコードする回路であり、この出力側に入力切り替えスイッチ４２が接続されている。入力切り替えスイッチ４２は、デコーダ４１のデコード結果に基づき、アナログ入力端子３４−０〜３４−３から入力される、例えば、電源電圧ＶＤＤよりも低い電圧のアナログ信号ＡＩＮ０〜ＡＩＮ３を選択的に切り替え、選択されたアナログ信号ＡＩＮを出力する４チャネルのスイッチであり、この出力側に、Ａ／Ｄ変換部４３が接続されている。

Ａ／Ｄ変換部４３は、例えば、ＣＰＵ４５から与えられる制御信号ＷＲＮにより制御され、入力切り替えスイッチ４２から与えられるアナログ信号ＡＩＮに対して、クロック入力端子３３から供給されるクロック信号ＣＬＫにより、電源電圧ＶＤＤを基準電圧としてデジタル信号に変換してＡ／Ｄ変換値ＡＯＵＴを生成し、ＣＰＵ４５へ出力すると共に、変換動作の状態を示す状態信号ＳＴＡＴをアサートしてＡ／Ｄ変換の完了をＣＰＵ４５へ通知する等の機能を有している。このＡ／Ｄ変換部４３では、入力切り替えスイッチ４２から与えられるアナログ信号ＡＩＮが、例えば、アナログ入力端子３４−３から入力される安定電圧ＶＲＥＧＯのときには、この安定電圧ＶＲＥＧＯをＡ／Ｄ変換して第１のＡ／Ｄ変換値ＡＯＵＴ１をＣＰＵ４５へ出力し、アナログ入力端子３４−０〜３４−２から入力されるアナログ信号ＡＩＮ０〜ＡＩＮ２のときには、この各アナログ信号ＡＩＮ０〜ＡＩＮ２をＡ／Ｄ変換して第２のＡ／Ｄ変換値ＡＯＵＴ２をＣＰＵ４５へ出力する。

Ａ／Ｄ変換部４３に対するアナログ信号ＡＩＮの入力電圧範囲は、ＡＩＮ≦基準電圧（＝ＶＤＤ）であり、Ａ／Ｄ変換に際して電源電圧ＶＤＤを基準電圧として用いているのは、制御及び回路構成が簡単で、回路規模も小さくなって低価格化が可能になるからである。このＡ／Ｄ変換部４３では、例えば、電源電圧ＶＤＤと同等の電圧のアナログ信号ＡＩＮが入力されると、最高値を示すＡ／Ｄ変換値ＡＯＵＴ（＝１０２３）を出力し、１／２×ＶＤＤと同等の電圧のアナログ信号ＡＩＮが入力されると、最高値の半分のＡ／Ｄ変換値ＡＯＵＴ（＝５１２）を出力する機能を有している。

レギュレータ４４は、電源端子３１から電源電圧ＶＤＤ（例えば、２．０Ｖ＜ＶＤＤ＜３．６Ｖ）、及びＧＮＤ端子３２からＧＮＤ電圧がそれぞれ供給されると、電源電圧ＶＤＤに関わらず、この電源電圧ＶＤＤよりも低い安定した一定の安定電圧ＶＲＥＧＯ（例えば、１．５Ｖ）を出力端子３５及びＣＰＵ４５へ出力する回路であり、例えば、リニア・レギュレータの１つであるシャント・レギュレータ等により構成されている。このレギュレータ４４において、電源電圧ＶＤＤよりも低い安定電圧ＶＲＥＧＯを出力する回路構成になっているのは、回路構成が簡単で、回路規模も小さくなって低価格化が可能になるからである。

ＣＰＵ４５は、レギュレータ４４からの安定電圧ＶＲＥＧＯの供給を受けて動作し、Ａ／Ｄ変換部４３からのＡ／Ｄ変換値ＡＯＵＴ（＝ＡＯＵＴ１，ＡＯＵＴ２）を入力し、電源電圧ＶＤＤの変化によって第２のＡ／Ｄ変換値ＡＯＵＴ２に生じる誤差を第１のＡ／Ｄ変換値ＡＯＵＴ１に基づいて補正演算する演算機能と、Ａ／Ｄ変換回路４０に対して制御信号ＷＲＮ及び選択信号ＳＥＬ０，ＳＥＬ１を与えて制御する制御機能等とを有している。

図２は、図１中のＡ／Ｄ変換部４３を示す概略の構成図である。
Ａ／Ｄ変換部４３は、クロック信号ＣＬＫ及び制御信号ＷＲＮ等を入力すると共に状態信号ＳＴＡＴ等を出力するコントロールインタフェース４３ａと、このコントロールインタフェース４３ａに接続されたサンプルホールド回路兼１０ビットデジタル／アナログ変換部（以下「Ｓ／Ｈ回路兼Ｄ／Ａ変換部」という。）４３ｂ、コンパレータ４３ｃ、逐次比較ロジック４３ｄ、及び出力レジスタ４３ｅ等とにより構成され、例えば、次のような機能を有している。

Ａ／Ｄ変換部４３では、入力されたアナログ信号ＡＩＮの電圧をクロック信号入力に同期してＳ／Ｈ回路兼Ｄ／Ａ変換部４３ｂに取り込み、コンパレータ４３ｃへ出力する。逐次比較ロジック４３ｄは、１／２ＶＤＤ相当のデジタル値を出力レジスタ４３ｅへ出力する。出力レジスタ４３ｅは、Ｓ／Ｈ回路兼Ｄ／Ａ変換部４３ｂへそのデジタル値を与える。Ｓ／Ｈ回路兼Ｄ／Ａ変換部４３ｂは、そのデジタル値をＤ／Ａ変換してコンパレータ４３ｃへ出力する。コンパレータ４３ｃは、入力されたアナログ信号ＡＩＮの電圧と、出力レジスタ４３ｅからの入力値を変換したアナログ値とを比較して、結果を逐次比較ロジック４３ｄへ送出する。逐次比較ロジック４３ｄは、アナログ信号ＡＩＮと出力レジスタ４３ｅの値との大小を確認し、アナログ信号ＡＩＮの値が大きい場合は３／４ＶＤＤとなるデジタル値を出力し、再度出力レジスタ４３ｅから生成されるアナログ値と比較する。このように、逐次比較ロジック４３ｄにてアナログ信号ＡＩＮの電圧と出力レジスタ４３ｅから生成されるアナログ電圧とがほぼ同じ値（但し、１０ビット精度の誤差は許容）が得られるまでレジスタ値を変更して比較を繰り返す。コントロールインタフェース４３ａは、逐次比較ロジック４３ｄでの比較が完了すると、状態信号ＳＴＡＴをアサートしてＡ／Ｄ変換の完了をＣＰＵ４５へ通知する。

（実施例１のＡ／Ｄ変換方法）
図３は、図１のＡ／Ｄ変換回路４０における安定電圧ＶＲＥＧＯのＡ／Ｄ変換値を示す図である。更に、図４は、図１のＬＳＩ３０におけるＡ／Ｄ変換方法を示すフローチャートである。

図４のフローチャートのステップＳＰ１において、Ａ／Ｄ変換動作が開始されると、レギュレータ４４で生成された安定電圧ＶＲＥＧＯが出力端子３５からＬＳＩ外部へ出力され、アナログ入力端子３４−３からＬＳＩ内部へ入力されて入力切り替えスイッチ４２へ与えられる。ステップＳＰ２において、ＣＰＵ４５から出力された選択信号ＳＥＬ０，ＳＥＬ１がデコーダ４１でデコードされ、入力切り替えスイッチ４２が切り替えられて安定電圧ＶＲＥＧＯが選択され、この安定電圧ＶＲＥＧＯがＡ／Ｄ変換部４３にて、図３に示すようにＡ／Ｄ変換される。

アナログ入力端子３４−３の入力電圧は、レギュレータ４４から出力された安定電圧ＶＲＥＧＯであるため、２．ＯＶ＜ＶＤＤ＜３．６Ｖの電源電圧範囲において常に１．５Ｖ固定となる。そのため、Ａ／Ｄ変換部４３でＡ／Ｄ変換された第１のＡ／Ｄ変換値ＡＯＵＴ１は、次式（１）で算出される。
ＡＯＵＴ１＝１０２４×（１．５／ＶＤＤ）−１
又は、ＡＯＵＴ１＝１０２３×（１．５／ＶＤＤ） ・・・ （１）
但し、２．０Ｖ＜ＶＤＤ＜３．６Ｖ

Ａ／Ｄ変換部４３でのＡ／Ｄ変換動作が終わると、状態信号ＳＴＡＴがアサートされてＡ／Ｄ変換の完了がＣＰＵ４５へ通知され、Ａ／Ｄ変換値ＡＯＵＴ１がＣＰＵ４５へ格納される。ステップＳＰ３において、ＣＰＵ４５により、安定電圧ＶＲＥＧ０のＡ／Ｄ変換値ＡＯＵＴ１が格納されたか否かが判定され、格納されていない場合（ＮＯ）には、ステップＳＰ２に戻り、格納されている場合（ＹＥＳ）には、ステップＳＰ４へ進む。ステップＳＰ４において、ＣＰＵ４５から出力された選択信号ＳＥＬ０，ＳＥＬ１がデコーダ４１でデコードされ、入力切り替えスイッチ４２が切り替えられて、アナログ入力端子３４−０〜３４−２に入力されたアナログ信号ＡＩＮ０，ＡＩＮ１，ＡＩＮ２の選択がなされる。ステップＳＰ５において、選択されたアナログ信号ＡＩＮがＡ／Ｄ変換部４３にてＡ／Ｄ変換され、状態信号ＳＴＡＴがアサートされてＡ／Ｄ変換の完了がＣＰＵ４５へ通知され、その第２のＡ／Ｄ変換値ＡＯＵＴ２がＣＰＵ４５へ格納される。

ステップＳＰ６において、ＣＰＵ４５により、第２のＡ／Ｄ変換値ＡＯＵＴ２が格納されたか否かが判定され、格納されていない場合（ＮＯ）には、ステップＳＰ４に戻り、格納されている場合（ＹＥＳ）には、ステップＳＰ７へ進む。ステップＳＰ７において、電池の消耗等による電源電ＶＤＤの変化（例えば、低下）によりＡ／Ｄ変換値ＡＯＵＴ２に誤差が生じている場合には、ＣＰＵ４５により、次式（２）の補正式に基づいて補正演算が行われて補正後のＡ／Ｄ変換値ＡＯＵＴＲが算出される。
ＡＯＵＴＲ＝（ＡＯＵＴ２／ＡＯＵＴ１）×１．５ ・・・ （２）
但し、ＡＩＮ０〜ＡＩＮ３＜ＶＤＤ

ここで、アナログ入力端子３４−３に入力される安定電圧ＶＲＥＧＯが既知の値（１．５Ｖ）を示すため、アナログ入力端子３４−０〜３４−２に入力されるアナログ信号ＡＩＮ０〜ＡＩＮ２の電圧が電源電圧ＶＤＤよりも低い条件下で、式（２）の補正式により、ＣＰＵ４５において電源電圧ＶＤＤの相対値から絶対値（入力アナログ信号ＡＩＮの電圧値）が算出可能となる。

ステップＳＰ８において、入力切り替えスイッチ４２にて選択されたアナログ信号ＡＩＮ（＝ＡＩＮ０，ＡＩＮ１又はＡＩＮ２）の測定が終了したか否かが状態信号ＳＴＡＴに基づいてＣＰＵ４５により判定され、測定が終了していない場合（ＮＯ）には、ステップＳＰ４に戻り、測定が終了している場合（ＹＥＳ）には、ステップＳＰ９においてＡ／Ｄ変換動作が終了する。

（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。

（ａ） ＬＳＩ３０内のレギュレータ４４で生成された安定電圧ＶＲＥＧ０（＝１．５Ｖ）を外部へ出力するための出力端子３５をＬＳＩ３０に設け、この出力端子３５をユーザが必要に応じてアナログ入力端子３４−３に接続する構成にしている。これにより、通常のＡ／Ｄ変換経路と同一の経路で、安定電圧ＶＲＥＧＯをＡ／Ｄ変換部４３にてＡ／Ｄ変換し、常に１．５ＶのＡ／Ｄ変換値ＡＯＵＴ１を容易に得ることができ、アナログ入力端子３４−０〜３４−２から入力されるアナログ信号ＡＩＮ０〜ＡＩＮ２の電圧の絶対値が式（２）のような補正式にて容易に算出可能となる。

（ｂ） ＣＰＵ４５を安定動作させるために必要となる一定電圧供給用のレギュレータ４４から出力される安定電圧ＶＲＥＧ０をＬＳＩ３０の外部へ出力するための出力端子３５を設け、これをアナログ入力端子３４−３に接続し、その安定電圧ＶＲＥＧＯを通常のＡ／Ｄ変換経路と同一の経路でＡ／Ｄ変換し、電源電圧ＶＤＤの変化によってＡ／Ｄ変換値ＡＯＵＴ２に生じる誤差をＣＰＵ４５にて補正演算する構成にしている。そのため、Ａ／Ｄ変換回路４０の回路規模を小さくでき、しかも、Ａ／Ｄ変換回路周辺の配線も簡略化できるので、ＬＳＩ３０の内部回路を簡単にして回路規模を小さくし、低価格化を図ることができる。

（実施例２の構成）
図５は、本発明の実施例２におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。なお、図５では、図面を簡略化するために図１中のクロック入力端子３３等の一部が省略されている。

本実施例２のＬＳＩ３０Ａでは、実施例１のＬＳＩ３０と同様に、外部端子として電源端子３１、ＧＮＤ端子３２、図示されていないクロック入力端子、複数（例えば、４つ）の第１のアナログ入力端子３４−０〜３４−３、及び安定電圧ＶＲＥＧＯを出力する出力端子３５を有し、この出力端子３５がＬＳＩ３０Ａの外部において第１のアナログ入力端子３４−３に接続されている。

ＬＳＩ３０Ａの外部には、外付け部品として、第２のアナログ信号ＶＩＮを入力するための第２のアナログ入力端子３６と、このアナログ入力端子３６に接続された降圧手段（例えば、分圧回路）３７とが追加されている。分圧回路３７は、アナログ入力端子３６に入力されるアナログ信号ＶＩＮが電源電圧ＶＤＤよりも高い電圧のときには、そのアナログ信号ＶＩＮを所定の降圧率（例えば、１／３）で電源電圧ＶＤＤよりも低い電圧に降圧して出力電圧ＲＯＵＴ側から出力し、アナログ入力端子３６に入力されるアナログ信号ＶＩＮが電源電圧ＶＤＤよりも低い電圧のときには、切り替えられてアナログ信号ＶＩＮをそのまま出力電圧ＲＯＵＴ側から出力する機能を有している。この分圧回路３７は、入力端子３６に接続された高入力電圧ＨＩＮ側と、低入力電圧ＬＩＮ側との間に直列に接続された２つの分圧抵抗３７ａ，３７ｂにより構成され、この分圧抵抗３７ａ，３７ｂ間の出力電圧ＲＯＵＴ側が、アナログ入力端子３４−２に接続されている。例えば、分圧回路３７の直列合成抵抗値Ｒ３７は数１０ＫΩ、分圧抵抗３７ａの抵抗値Ｒ３７ａと分圧抵抗３７ｂの抵抗値３７ｂとの比は１：３である。

ＬＳＩ３０Ａの内部には、実施例１と同様のＡ／Ｄ変換回路４０及びレギュレータ４４と、実施例１のＣＰＵ４５とは機能の異なる制御手段（例えば、ＣＰＵ）４５Ａと、このＣＰＵ４５Ａにより制御される追加された出力ポート４６とが設けられている。ＣＰＵ４５Ａは、ＣＰＵ４５と同一の機能を有する他に、出力ポート４６を制御して分圧回路３７の出力を切り替えるための制御信号ＰＤＯ，ＰＥＮを出力する機能が追加されている。出力ポート４６は、制御信号ＰＥＮにより動作して制御信号ＰＤＯを駆動するトライステートバッファ４６ａと、このトライステートバッファ４６ａの出力信号ＧＰＩＯをＬＳＩ３０Ａの外部へ出力する出力端子４６ｂとにより構成され、この出力端子４６ｂが分圧回路３７の低入力電圧ＬＩＮ側に接続されている。

図６は、図５中の出力ポート４６における出力信号ＧＰＩＯの真理値を示す図である。
ＣＰＵ４５Ａから出力される制御信号ＰＥＮが論理“０”のときには、トライステートバッファ４６ａがオン状態になり、このトライステートバッファ４６ａに入力される制御信号ＰＤＯが論理“０”のときに、このトライステートバッファ４６ａの出力信号ＧＰＩＯが論理“０”（＝０Ｖ）、制御信号ＰＤＯが論理“１”のときに、出力信号ＧＰＩ０が論理“１”（＝ＶＤＤ）となる。制御信号ＰＥＮが論理“１”のときには、トライステートバッファ４６ａがオフ状態になり、入力される制御信号ＰＤＯの論理内容に関わらず（“ｘ”）、このトライステートバッファ４６ａの出力が高インピーダンス（以下「Ｈｉｚ」という。）状態になる。

図７は、図５中の分圧回路３７の電気的特性を示す図である。
分圧回路３７は、高入力電圧ＨＩＮと低入力電圧ＬＩＮとの差を抵抗分割にて出力電圧ＲＯＵＴ側から出力する機能を有している。この分圧回路３７において、高入力電圧ＨＩＮ側にアナログ信号ＶＩＮが入力され、低入力電圧ＬＩＮ側が０Ｖのときには、出力電圧ＲＯＵＴが（１／３）×ＶＩＮ（但し、抵抗値Ｒ３７ａ：抵抗３７ｂ＝１：３）となる。高入力電圧ＨＩＮが不定（“ｘ”）で、低入力電圧ＬＩＮ側がＨｉｚ状態のときには、アナログ信号ＶＩＮがそのまま出力電圧ＲＯＵＴ側から出力される。

（実施例２のＡ／Ｄ変換方法）
図８は、図５のＬＳＩ３０ＡにおけるＡ／Ｄ変換方法を示すフローチャートである。
このフローチャートのステップＳＰ１０において、Ａ／Ｄ変換動作が開始されると、ＣＰＵ４５Ａの出力信号ＰＥＮが“１”になって、出力ポート４６の出力信号ＧＰＩＯ側がＨｉｚ状態に設定され、分圧回路３７の低入力電圧ＬＩＮ側がＨｉｚ状態になる。そのため、分圧回路３７には殆ど電流が流れない（≒０Ａ）。この状態で、実施例１と同様に、レギュレータ４４で生成された安定電圧ＶＲＥＧＯ（例えば、１．５Ｖ）が出力端子３５からＬＳＩ外部へ出力され、アナログ入力端子３４−３からＬＳＩ内部のＡ／Ｄ変換回路４０へ入力される。

ステップＳＰ１１において、実施例１と同様に、ＣＰＵ４５Ａの制御によりＡ／Ｄ変換回路４０にて、安定電圧ＶＲＥＧＯが選択されてＡ／Ｄ変換され、この第１のＡ／Ｄ変換値ＡＯＵＴ１がＣＰＵ４５Ａへ格納される。ステップＳＰ１２において、ＣＰＵ４５Ａにより、安定電圧ＶＲＥＧ０のＡ／Ｄ変換値ＡＯＵＴ１が格納されたか否かが判定され、格納されていない場合（ＮＯ）には、ステップＳＰ１１に戻り、格納されている場合（ＹＥＳ）には、ステップＳＰ１３へ進む。ステップＳＰ１３において、アナログ入力端子３６に入力されたアナログ信号ＶＩＮの電圧がＶＩＮ≧ＶＤＤのときにはステップＳＰ１４へ進み、ＶＩＮ＜ＶＤＤのときにはステップＳＰ１９へ進む。

ステップＳＰ１４において、ＣＰＵ４５Ａの出力信号ＰＤＯ及びＰＥＮが共に“０”になって、出力ポート４６の出力信号ＧＰＩＯが“０”（＝０Ｖ）に設定され、分圧回路３７の低入力電圧ＬＩＮ側が０Ｖになる。そのため、アナログ入力端子３６から分圧回路３７へ電流（＝アナログ信号ＶＩＮの電圧／分圧回路３７の抵抗値Ｒ３７）が流れ、アナログ信号ＶＩＮ（≧ＶＤＤ）の電圧が分圧抵抗３７ａ，３７ｂ（但し、３７ａ，３７ｂの抵抗値１：３）で分圧された出力電圧ＲＯＵＴ（＝（１／３）×ＶＩＮ）が、アナログ入力端子３４−２に入力される。

ステップＳＰ１５において、ＣＰＵ４５Ａの制御によりＡ／Ｄ変換回路４０にて、アナログ入力端子３４−２に入力されたアナログ信号ＶＩＮ（≧ＶＤＤ）が選択されてＡ／Ｄ変換され、この第３のＡ／Ｄ変換値ＡＯＵＴ３がＣＰＵ４５Ａへ格納される。ステップＳＰ１６において、ＣＰＵ４５Ａにより、アナログ信号ＶＩＮのＡ／Ｄ変換値ＡＯＵＴ３が格納されたか否かが判定され、格納されていない場合（ＮＯ）には、ステップＳＰ１５に戻り、格納されている場合（ＹＥＳ）には、ステップＳＰ１７へ進む。

ステップＳＰ１７において、電池の消耗等による電源電ＶＤＤの変化（例えば、低下）によりＡ／Ｄ変換値ＡＯＵＴ３に誤差が生じている場合には、ＣＰＵ４５Ａにより、次式（３）の補正式に基づいて補正演算が行われて補正後のＡ／Ｄ変換値ＡＯＵＴＲが算出される。
ＡＯＵＴＲ＝（ＡＯＵＴ３／ＡＯＵＴ１）×１．５×３ ・・・ （３）
但し、アナログ入力端子３４−２の入力電圧（ＲＯＵＴ）＜３×ＶＤＤ

ここで、実施例１と同様に、アナログ入力端子３４−３に入力される安定電圧ＶＲＥＧＯが既知の値（１．５Ｖ）を示すため、アナログ入力端子３４−２に入力される分圧回路３７の出力電圧ＲＯＵＴが電源電圧ＶＤＤよりも低いので、式（３）の補正式により、ＣＰＵ４５Ａにおいて電源電圧ＶＤＤの相対値から絶対値（入力アナログ信号ＶＩＮの電圧値）が算出可能となる。

ステップＳＰ１８において、Ａ／Ｄ変換回路４０にて選択されたアナログ信号ＶＩＮ（≧ＶＤＤ）の測定が終了したか否かがＣＰＵ４５Ａにより判定され、測定が終了していない場合（ＮＯ）には、ステップＳＰ１５に戻り、測定が終了している場合（ＹＥＳ）には、ステップＳＰ１９へ進む。ステップＳＰ１９において、ＣＰＵ４５Ａの出力信号ＰＥＮが“１”になって、出力ポート４６の出力信号ＧＰＩＯ側がＨｉｚ状態に設定され、分圧回路３７の低入力電圧ＬＩＮ側がＨｉｚ状態になる。そのため、アナログ入力端子３６とアナログ入力端子３４−２とが、小さな抵抗値Ｒ３７ａの分圧抵抗３７ａを介してほぼ短絡された状態になり、且つ、分圧回路３７には殆ど電流が流れない（≒０Ａ）。

ステップＳＰ２０において、ＣＰＵ４５Ａにより、アナログ入力端子３６に入力されるアナログ信号ＶＩＮ（＜ＶＤＤ）の測定が終了しているか否かが判定され、測定が終了している場合（ＹＥＳ）には、ステップＳＰ２４においてＡ／Ｄ変換動作が終了する。測定が終了していない場合（ＮＯ）には、ステップＳＰ２１へ進む。ステップＳＰ２１において、アナログ入力端子３６からアナログ入力端子３４−２へ入力されたアナログ信号ＶＩＮ（＜ＶＤＤ）は、ＣＰＵ４５Ａの制御によりＡ／Ｄ変換回路４０にて選択されてＡ／Ｄ変換され、この第４のＡ／Ｄ変換値ＡＯＵＴ４がＣＰＵ４５Ａへ格納される。

ステップＳＰ２２において、ＣＰＵ４５Ａにより、アナログ信号ＶＩＮ（＜ＶＤＤ）のＡ／Ｄ変換値ＡＯＵＴ４が格納されたか否かが判定され、格納されていない場合（ＮＯ）には、ステップＳＰ２１に戻り、格納されている場合（ＹＥＳ）には、ステップＳＰ２３へ進む。ステップＳＰ２３において、電源電ＶＤＤの変化によりＡ／Ｄ変換値ＡＯＵＴ４に誤差が生じている場合には、ＣＰＵ４５Ａにより、前記式（２）の補正式に基づいて補正演算が行われて補正後のＡ／Ｄ変換値ＡＯＵＴＲが算出され、ステップＳＰ２４においてＡ／Ｄ変換動作が終了する。

このように、電源電圧ＶＤＤ以上の電圧のアナログ信号ＶＩＮをＡ／Ｄ変換回路４０にて測定する場合には、先ず、安定電圧ＶＲＥＧＯを測定するために、アナログ入力端子３４−３に入力された安定電圧ＶＲＥＧＯのＡ／Ｄ変換値ＡＯＵＴ１を測定する。次に、出力ポート４６の出力信号ＧＰＩＯ側を０Ｖに設定し、アナログ入力端子３６から入力されるアナログ信号ＶＩＮ（≧ＶＤＤ）の電圧を分圧回路３７にて１／３に降圧し、この１／３の電圧値をアナログ入力端子３４−２からＡ／Ｄ変換回路４０に入力してＡ／Ｄ変換し、この第３のＡ／Ｄ変換値ＡＯＵＴ３を測定する。その後、出力ポート４６の出力信号ＧＰＩＯ側をＨｉｚ状態に設定し、測定を完了する。

（実施例２の効果）
本実施例２によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 本実施例２では、実施例１に出力ポート４６を追加し、この出力ポート４６を制御する機能を追加したＣＰＵ４５Ａを有するＬＳＩ３０Ａに、アナログ入力端子３６に入力されるアナログ信号ＶＩＮの電圧を一律１／３に低減させる分圧回路３７を設け、この分圧回路３７の出力電圧ＲＯＵＴをアナログ入力端子３４−２に入力する構成にしている。そのため、式（３）の補正式を用いて、アナログ入力端子３４−２に入力される出力電圧ＲＯＵＴのＡ／Ｄ変換の期間に若干の消費電力を消費する程度で、電源電圧ＶＤＤ以上の電圧のアナログ信号ＶＩＮに対しても絶対値が算出可能となる。

（ｂ） アナログ信号ＶＩＮ（＜ＶＤＤ）を測定する場合、出力ポート４６の出力信号ＧＰＩＯ側をＨｉｚ状態に設定することで、アナログ信号ＶＩＮ（＜ＶＤＤ）を１／３に降圧して測定する必要がなく、より精度の高い測定結果を得ることができる。

（ｃ） 分圧回路３７を外付けにしているので、ユーザが必要に応じて分圧抵抗３７ａ，３７ｂの抵抗値Ｒ３７ａ，Ｒ３７ｂを変更することができる。そのため、アナログ信号ＶＩＮの電圧値の変更に対する対応が容易になる。

（実施例３の構成）
図９は、本発明の実施例３におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図であり、実施例２を示す図５中の要素と共通の要素には共通の符号が付されている。

本実施例３のＬＳＩ３０Ｂでは、実施例２のＬＳＩ３０Ａの構成に対して、安定電圧ＶＲＥＧＯの出力端子３５を削除して、レギュレータ４４における安定電圧ＶＲＥＧＯの出力部をＡ／Ｄ変換回路４０のアナログ信号入力部へ直接接続し、外付けの分圧回路３７に代えて内蔵用の分圧回路３７ＢをＬＳＩ３０Ｂの内部へ配置、出力ポート４６に代えて出力端子４６ｂを削除したトライステートバッファ４６ａからなる出力部４６Ｂを設け、トライステートバッファ４６ａの出力側を分圧回路３７Ｂの低入力電圧ＬＩＮ側へ接続し、分圧回路３７Ｂの高入力電圧ＨＩＮ側をアナログ入力端子３４−２へ接続し、更に、分圧回路３７Ｂの出力電圧ＲＯＵＴ側をＡ／Ｄ変換回路４０のアナログ信号入力部へ接続している。

（実施例３のＡ／Ｄ変換方法）
本実施例３のＬＳＩ３０Ｂでは、実施例２と同様のＡ／Ｄ変換動作が行われる。

（実施例３の効果）
本実施例３のＬＳＩ３０Ｂによれば、実施例２のＬＳＩ３０Ａの構成に対して、出力ポート４６の出力端子４６ｂと安定電圧ＶＲＥＧＯの出力端子３５とを削除し、分圧回路３７ＢをＬＳＩ３０Ｂに内蔵している。そのため、外付け部品の分圧回路３７としていない分ＬＳＩ端子数の増加を抑え、回路構成を複雑化することも抑えて精度の高いＡ/Ｄ変換を行う半導体装置を低価格化で提供することが可能となる。

図１０は、本発明の実施例４におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図であり、実施例２を示す図５中の要素と共通の要素には共通の符号が付されている。

本実施例４のＬＳＩ３０Ｃでは、実施例２のＬＳＩ３０Ａの構成に対して、安定電圧ＶＲＥＧＯの出力端子３５を削除して、レギュレータ４４における安定電圧ＶＲＥＧＯの出力部をＡ／Ｄ変換回路４０のアナログ信号入力部へ直接接続している。このＬＳＩ３０Ｃによれば、実施例２と同様のＡ／Ｄ変換動作が行われる。効果としては、安定電圧ＶＲＥＧＯの出力端子３５を削除したので、ＬＳＩ端子数を削減でき、回路構成が簡単になって低価格化が可能となる。更に、実施例２と同様に、分圧回路３７を外付けにしているので、ユーザが必要に応じて分圧抵抗３７ａ，３７ｂの抵抗値Ｒ３７ａ，Ｒ３７ｂを変更することができ、アナログ信号ＶＩＮの電圧値の変更に対する対応が容易になる。

（変形例）
本発明は、上記実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）、（２）のようなものがある。
（１） 逐次比較型のＡ／Ｄ変換回路４０の構成は、図１及び図２以外の他の回路構成に変更しても良く、更に、本発明は、逐次比較型のＡ／Ｄ変換回路以外の他の方式のＡ／Ｄ変換回路にも適用可能である。
（２） 出力ポート４６及び出力部４６Ｂは、出力型の回路構成のものについて説明したが、入力バッファ及び出力バッファを逆並列状態に接続した入出力型の入／出力部（Ｉ／Ｏ）や、出力が“０”又はＨｉｚ状態に可変できるオープンドレイン型の出力バッファ等にも適用可能である。

本発明の実施例１におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図である。 図１中のＡ／Ｄ変換部４３を示す概略の構成図である。 図１のＡ／Ｄ変換回路４０における安定電圧ＶＲＥＧＯのＡ／Ｄ変換値を示す図である。 図１のＬＳＩ３０におけるＡ／Ｄ変換方法を示すフローチャートである。 本発明の実施例２におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図である。 図５中の出力ポート４６における出力信号ＧＰＩＯの真理値を示す図である。 図５中の分圧回路３７の電気的特性を示す図である。 図５のＬＳＩ３０ＡにおけるＡ／Ｄ変換方法を示すフローチャートである。 本発明の実施例３におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図である。 本発明の実施例４におけるＡ／Ｄ変換機能を有する半導体装置（例えば、ＬＳＩ）を示す概略の構成図である。 従来のＡ／Ｄ変換機能を有するＬＳＩの一例を示す概略の構成図である。 図１１のＡ／Ｄ変換動作において電源電圧ＶＤＤに対するＡ／Ｄ変換値ＡＯＵＴの特性を示す図である。 図１１のレギュレータ２１の動作において電源電圧ＶＤＤに対する安定電圧ＶＲＥＧＯの特性を示す図である。

符号の説明

３０，３０Ａ，３０Ｂ，３０Ｃ ＬＳＩ
３１ 電源端子
３２ ＧＮＤ端子
３３ クロック端子
３４−０〜３４−３ アナログ入力端子
３５ 出力端子
３７，３７Ｂ 分圧回路
４０ Ａ／Ｄ変換回路
４４ レギュレータ
４５，４５Ａ ＣＰＵ

Claims (9)

1. 電源電圧から前記電源電圧よりも低い安定電圧を生成し、
   前記安定電圧と入力されたアナログ信号とを選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のアナログ／デジタル変換値を生成し、前記アナログ信号が選択されたときには、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のアナログ／デジタル変換値を生成し、
   前記安定電圧により駆動される制御手段により、前記電源電圧の変化によって前記第２アナログ／デジタル変換値に生じる誤差を前記第１のアナログ／デジタル変換値に基づいて補正演算し、その結果をデジタル変換値として出力することを特徴とするアナログ／デジタル変換方法。
2. 電源電圧を入力すると共に、与えられる第１のアナログ信号が前記電源電圧よりも低い電圧のときには前記第１のアナログ信号をそのまま入力し、与えられる第２のアナログ信号が前記電源電圧よりも高い電圧のときには前記第２のアナログ信号を降圧手段により所定の降圧率で前記電源電圧よりも低い電圧に降圧して入力し、
   安定化電源手段によって前記電源電圧から前記電源電圧よりも低い安定電圧を生成し、
   前記安定電圧、前記第１のアナログ信号、及び前記降圧された第２のアナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、アナログ／デジタル変換手段により、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のアナログ／デジタル変換値を生成し、
   前記第１のアナログ信号が選択されたときには、前記アナログ／デジタル変換手段により、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のアナログ／デジタル変換値を生成し、
   前記降圧された第２のアナログ信号が選択されたときには、前記アナログ／デジタル変換手段により、前記基準電圧に基づいて前記降圧された第２のアナログ信号をデジタル信号に変換して第３のアナログ／デジタル変換値を生成し、
   前記安定電圧により駆動される制御手段により、前記電源電圧の変化によって前記第２及び第３のアナログ／デジタル変換値に生じる誤差の内、前記第２のアナログ／デジタル変換値に生じる誤差については前記第１のアナログ／デジタル変換値に基づいて補正演算し、前記第３のアナログ／デジタル変換値に生じる誤差については前記第１のアナログ／デジタル変換値及び前記所定の降圧率に基づいて補正演算した後に前記降圧手段の機能を停止することを特徴とするアナログ／デジタル変換方法。
3. 電源電圧を入力する電源端子と、
   前記電源電圧よりも低い電圧のアナログ信号を入力する複数のアナログ入力端子と、
   前記電源端子から入力される前記電源電圧から前記電源電圧よりも低い安定電圧を生成する安定化電源手段と、
   前記複数のアナログ入力端子の内の所定のアナログ入力端子に対して外部において接続され、前記安定化電源手段により生成される前記安定電圧を外部へ出力して前記所定のアナログ入力端子に入力する出力端子と、
   前記アナログ入力端子から入力される前記安定電圧及び前記アナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のアナログ／デジタル変換値を生成し、前記アナログ信号が選択されたときには、前記基準電圧に基づいて前記アナログ信号をデジタル信号に変換して第２のアナログ／デジタル変換値を生成するアナログ／デジタル変換手段と、
   前記安定電圧により駆動され、前記電源電圧の変化によって前記第２のアナログ／デジタル変換値に生じる誤差を前記第１のアナログ／デジタル変換値に基づいて補正演算する制御手段と、
   を有することを特徴とする半導体装置。
4. 電源電圧を入力する電源端子と、
   前記電源電圧よりも低い電圧の第１のアナログ信号を入力する複数の第１のアナログ入力端子と、
   前記電源電圧よりも高い電圧又は前記電源電圧よりも低い電圧の第２のアナログ信号を入力する第２のアナログ入力端子と、
   前記第２のアナログ入力端子に入力される前記第２のアナログ信号が前記電源電圧よりも高い電圧のときには、前記第２のアナログ信号を所定の降圧率で前記電源電圧よりも低い電圧に降圧して出力し、前記第２のアナログ入力端子に入力される前記第２のアナログ信号が前記電源電圧よりも低い電圧のときには、切り替えられて前記第２のアナログ信号をそのまま出力する降圧手段と、
   前記電源端子から入力される前記電源電圧から前記電源電圧よりも低い安定電圧を生成する安定化電源手段と、
   前記安定電圧、前記第１のアナログ信号、前記降圧手段から出力される前記降圧された第２のアナログ信号、及び前記降圧手段からそのまま出力された第２のアナログ信号を選択的に切り替え、前記安定電圧が選択されたときには、前記電源電圧を基準電圧として前記安定電圧をデジタル信号に変換して第１のアナログ／デジタル変換値を生成し、前記第１のアナログ信号が選択されたときには、前記基準電圧に基づいて前記第１のアナログ信号をデジタル信号に変換して第２のアナログ／デジタル変換値を生成し、前記降圧された第２のアナログ信号が選択されたときには、前記基準電圧に基づいて前記降圧された第２のアナログ信号をデジタル信号に変換して第３のアナログ／デジタル変換値を生成し、前記そのまま出力された第２のアナログ信号が選択されたときには、前記基準電圧に基づいて前記そのまま出力された第２のアナログ信号をデジタル信号に変換して第４のアナログ／デジタル変換値を生成するアナログ／デジタル変換手段と、
   前記安定電圧により駆動され、前記電源電圧の変化によって前記第２、第３及び第４のアナログ／デジタル変換値に生じる誤差の内、前記第２及び第４のアナログ／デジタル変換値に生じる誤差については前記第１のアナログ／デジタル変換値に基づいて補正演算し、前記第３のアナログ／デジタル変換値に生じる誤差については前記第１のアナログ／デジタル変換値及び前記所定の降圧率に基づいて補正演算した後に前記降圧手段を切り替える制御手段と、
   を有することを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記安定化電源手段により生成される前記安定電圧を出力端子によって外部へ出力して前記第１のアナログ入力端子に入力する構成にしたことを特徴とする半導体装置。
6. 請求項４又は５記載の半導体装置において、
   前記降圧手段を外部に設け、前記降圧手段の出力信号を前記第１のアナログ入力端子に入力する構成にしたことを特徴とする半導体装置。
7. 前記制御手段により、前記アナログ／デジタル変換手段の動作を制御する構成にしたことを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
8. 前記安定化電源手段は、安定化電源回路により構成し、
   前記制御手段は、中央処理装置により構成したことを特徴とする請求項３〜７のいずれか１項に記載の半導体装置。
9. 前記降圧手段は、分圧抵抗により構成したことを特徴とする請求項３〜８のいずれか１項に記載の半導体装置。

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