JP4803960B2

JP4803960B2 - Semiconductor device

Info

Publication number: JP4803960B2
Application number: JP2004028991A
Authority: JP
Inventors: 伸次柏木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-02-05
Filing date: 2004-02-05
Publication date: 2011-10-26
Anticipated expiration: 2024-02-05
Also published as: JP2005221352A

Description

本発明は、半導体装置に関し、特にテスト回路を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a test circuit.

集積回路の多様化、多機能化に伴い、集積回路の集積密度がますます高められると同時に、低消費電力化も要求されてきている。この要求を満たすための一技術として、集積回路の論理回路に供給されるクロック信号を遮断するスイッチ手段を設けることで低消費電力化を実現する集積回路が知られている。 With the diversification and multi-functionalization of integrated circuits, the integration density of integrated circuits is further increased, and at the same time, low power consumption is required. As one technique for satisfying this requirement, there is known an integrated circuit that realizes low power consumption by providing a switch unit that cuts off a clock signal supplied to a logic circuit of the integrated circuit.

例えば、特許文献１には、図４に示すような低消費電力化を実現する半導体集積回路が開示されている。図４は、従来の集積回路の回路ブロック図である。図４において、機能ブロックＡ：１００に含まれる停止機能付ＦＦ回路１０１は、例えば図３に示すような、よく知られたＤフリップフロップ回路１０６のＣＬＫ端子に対し、クロック停止信号Ａ：１０５によって同期クロック１０４の供給を停止するスイッチ回路１０２を配置したものである。また、機能ブロックＢ：１１０も機能ブロックＡ：１００と同様な構成である。論理動作を必要としない論理ブロック、例えば機能ブロックＡ：１００がある場合には、停止機能付ＦＦ回路１０１のスイッチ回路１０２にクロック停止信号Ａ：１０５を入力することで、Ｄフリップフロップ回路１０６の動作が停止し、低消費電力が可能になるものである。 For example, Patent Document 1 discloses a semiconductor integrated circuit that realizes low power consumption as shown in FIG. FIG. 4 is a circuit block diagram of a conventional integrated circuit. In FIG. 4, the FF circuit 101 with a stop function included in the functional block A: 100 is supplied by a clock stop signal A: 105 to the CLK terminal of a well-known D flip-flop circuit 106 as shown in FIG. A switch circuit 102 for stopping the supply of the synchronous clock 104 is arranged. The functional block B: 110 has the same configuration as the functional block A: 100. When there is a logic block that does not require a logic operation, for example, the function block A: 100, the clock stop signal A: 105 is input to the switch circuit 102 of the FF circuit 101 with the stop function, so that the D flip-flop circuit 106 The operation is stopped and low power consumption is possible.

図４の集積回路は、クロック信号で同期式に動作する複数の機能ブロックの内で、動作を必要としない機能ブロックへのクロック信号の供給を停止することで低消費電力化を実現している。 The integrated circuit of FIG. 4 achieves low power consumption by stopping the supply of the clock signal to the functional blocks that do not require operation among the plurality of functional blocks that operate synchronously with the clock signal. .

また、特許文献２には、独立した機能を持つ論理回路が複数個集積された集積回路における消費電力の低減を図る技術が開示されている。この集積回路は、各論理回路が動作不要であるか否かを検出して記憶する制御記憶手段と、制御記憶手段からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段とから構成されている。次に、この集積回路について説明する。 Patent Document 2 discloses a technique for reducing power consumption in an integrated circuit in which a plurality of logic circuits having independent functions are integrated. This integrated circuit includes control storage means for detecting whether each logic circuit does not require operation and storing it, and switch means for shutting down a clock signal to an operation unnecessary logic circuit according to a command from the control storage means. It is configured. Next, this integrated circuit will be described.

図５は、従来の他の集積回路の回路ブロック図である。図５において、集積回路は、独立した機能を持つ論理回路２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅが動作不要であるか否かを検出して記憶する制御記憶手段２００と、制御記憶手段２００からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段２０４（ゲート回路２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅ）とを備えている。なお、論理回路２０６ａには、フリップフロップ回路２０７が設けられており、これがクロック信号で動作する。また、論理回路２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅも論理回路２０６ａと同様に構成されている。 FIG. 5 is a circuit block diagram of another conventional integrated circuit. In FIG. 5, the integrated circuit includes a control storage unit 200 that detects whether or not the logic circuits 206a, 206b, 206c, 206d, and 206e having independent functions need not operate, and The logic circuit that does not require an operation according to a command is provided with switch means 204 (gate circuits 205a, 205b, 205c, 205d, and 205e) that cuts off the clock signal. Note that the logic circuit 206a is provided with a flip-flop circuit 207, which operates with a clock signal. Also, the logic circuits 206b, 206c, 206d, and 206e are configured in the same manner as the logic circuit 206a.

ここで、論理回路２０６ａが動作上不要であるとする。この時、制御記憶手段２００の制御回路２０２は、論理回路２０６ａが動作上不要であることを検知すると、レジスタ２０１ａに「０」をセットする。これによりゲート回路２０５ａの出力は「０」に固定され、フリップフロップ回路２０７にクロック信号が供給されなくなり、論理回路２０６ａにおいて低消費電力が図られることとなる。また、論理回路２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅがそれぞれ動作上不要である場合には、レジスタ２０１ｂ、２０１ｃ、２０１ｄ、２０１ｅにそれぞれ「０」をセットすることで、論理回路２０６ａにおける場合と同様に動作する。 Here, it is assumed that the logic circuit 206a is unnecessary for operation. At this time, when the control circuit 202 of the control storage means 200 detects that the logic circuit 206a is unnecessary for operation, it sets “0” in the register 201a. As a result, the output of the gate circuit 205a is fixed to “0”, the clock signal is not supplied to the flip-flop circuit 207, and low power consumption is achieved in the logic circuit 206a. When the logic circuits 206b, 206c, 206d, and 206e are not necessary for operation, the registers 201b, 201c, 201d, and 201e are set to “0” to operate in the same manner as in the logic circuit 206a. To do.

特開２００２−１５０７８７号公報（図１）JP 2002-150787 A (FIG. 1) 特開平２−３９５５９号公報（図１）JP-A-2-39559 (FIG. 1)

従来から多くの集積回路にはテスト回路が組み込まれ、テスト回路によって集積回路の内部の故障検出が行われている。また、例えば携帯電話機等の携帯通信端末装置に代表されるような装置では、装置に組み込まれる集積回路での消費電力低減の要求が求められている。このような装置に使用される集積回路の集積密度が高まるにつれ、組み込まれるテスト回路も複雑化してきている。例えば、集積回路の内部のバス幅が広くなるにしたがって、これらバスに流れるデータを保持し、あるいはバスにデータを流すためにテスト回路内に備えられるフリップフロップ回路の個数も格段に増大する。一方、テスト回路とは、テスト時にのみ機能することが必要であって、通常の動作においては、不要のものである。したがって、通常動作においては、可能な限り消費電力が少ないことが望まれる。 Conventionally, a test circuit is incorporated in many integrated circuits, and a failure inside the integrated circuit is detected by the test circuit. In addition, in a device such as a mobile communication terminal device such as a mobile phone, there is a demand for reducing power consumption in an integrated circuit incorporated in the device. As the integration density of integrated circuits used in such devices increases, the embedded test circuits have become more complex. For example, as the internal bus width of the integrated circuit becomes wider, the number of flip-flop circuits provided in the test circuit for holding data flowing in these buses or flowing data in the buses increases remarkably. On the other hand, the test circuit needs to function only during the test, and is unnecessary in normal operation. Therefore, in normal operation, it is desirable that power consumption be as low as possible.

ところで、特許文献１に記載の従来技術および特許文献２に記載の従来技術は、何れも通常の動作状態において、ある期間動作が不要なフリップフロップ回路に対してクロック信号を停止することにより、フリップフロップ回路の動作を停止させて消費電力を低減するものである。ここで、クロック信号をどの信号レベルにしてクロック信号を停止するかについては、特許文献１および特許文献２には記載がない。 By the way, the prior art described in Patent Document 1 and the prior art described in Patent Document 2 are both flip-flops by stopping a clock signal for a flip-flop circuit that does not require operation for a certain period in a normal operation state. The operation of the circuit is stopped to reduce power consumption. Here, there is no description in Patent Document 1 and Patent Document 2 regarding which signal level the clock signal should be set to stop the clock signal.

しかしながら、通常動作状態でフリップフロップ回路の動作を止める場合には、クロック信号の停止が解除されてフリップフロップ回路の動作が再開されたときに直ちにその出力信号を得ることができるように、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させることが必須であった。すなわち、図３を参照して説明すると、マスタラッチ部３０１のトランスファゲートＧ１が開き、スレーブラッチ部３０２のトランスファゲートＧ３が閉じた状態でクロック信号を停止させることが必須であった。このような状態でクロックを停止させることにより、フリップフロップ回路３００の端子Ｄから入力される入力データは、端子ＣＬＫから入力されるクロック信号の停止中においてもマスタラッチ部３０１に取り込まれる。したがって、クロック信号の停止が解除されたときに、トランスファゲートＧ１が閉じ、トランスファゲートＧ３が開くので、マスタラッチ部３０１に保持されていたデータがすぐにスレーブラッチ部３０２に移り、フリップフロップ回路３００の端子Ｑから出力されることとなる。 However, when the operation of the flip-flop circuit is stopped in the normal operation state, the output signal can be obtained immediately when the stop of the clock signal is released and the operation of the flip-flop circuit is restarted. It is essential to stop the clock signal in a signal state in which data transmission is possible and the slave side prevents data transmission. That is, referring to FIG. 3, it is essential to stop the clock signal in a state where the transfer gate G1 of the master latch unit 301 is opened and the transfer gate G3 of the slave latch unit 302 is closed. By stopping the clock in such a state, input data input from the terminal D of the flip-flop circuit 300 is taken into the master latch unit 301 even when the clock signal input from the terminal CLK is stopped. Therefore, when the stop of the clock signal is released, the transfer gate G1 is closed and the transfer gate G3 is opened, so that the data held in the master latch unit 301 immediately moves to the slave latch unit 302, and the flip-flop circuit 300 It is output from the terminal Q.

これに対して、トランスファゲートＧ１が閉じ、トランスファゲートＧ３が開いた状態でクロック信号を停止した場合には、クロック信号の停止が解除されると、先ずトランスファゲートＧ１が開きトランスファゲートＧ３が閉じて入力データをマスタラッチ部３０１に取り込む。次にトランスファゲートＧ１が閉じてトランスファゲートＧ３が開いたときに漸く正しいデータが出力されることになり、データ伝達に遅れが生じてしまう。 On the other hand, when the clock signal is stopped with the transfer gate G1 closed and the transfer gate G3 opened, when the stop of the clock signal is released, the transfer gate G1 is first opened and the transfer gate G3 is closed. Input data is taken into the master latch unit 301. Next, when the transfer gate G1 is closed and the transfer gate G3 is opened, correct data is gradually output, and data transmission is delayed.

このように、マスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、クロック信号の停止解除時にデータの伝達遅延が生じてしまい、誤動作の発生等が生じることがある。したがって、通常動作状態でフリップフロップ回路の動作を止める場合には、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させなければならなかった。 As described above, when the clock signal is stopped in a signal state that prevents data transmission on the master side, a data transmission delay occurs when the stop of the clock signal is released, and a malfunction may occur. Therefore, when the operation of the flip-flop circuit is stopped in the normal operation state, the clock signal must be stopped in a signal state in which data transmission is possible on the master side and data transmission is blocked on the slave side.

ところで、テスト回路にフリップフロップ回路を使用する場合には、テスト用のフリップフロップ回路を、集積回路のテスト状態で動作し、集積回路の通常動作状態では動作を停止するように制御することにより、通常動作状態における消費電力を低減させたいという要求が強い。しかしながら、テスト用のフリップフロップ回路のクロック信号の制御において、通常動作状態で動作不要なフリップフロップ回路の動作を止める場合と同様に、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させるようにすると、フリップフロップ回路の動作停止による消費電力低減効果を十分に発揮できないことが、本発明の発明者の詳細な動作分析により判明した。 By the way, when a flip-flop circuit is used for the test circuit, the test flip-flop circuit is controlled to operate in the test state of the integrated circuit and stop in the normal operation state of the integrated circuit. There is a strong demand to reduce power consumption in a normal operation state. However, in the control of the clock signal of the test flip-flop circuit, data transmission is possible on the master side and data transmission is blocked on the slave side, as in the case of stopping the operation of the flip-flop circuit that does not require operation in the normal operation state. It has been found by detailed operation analysis of the inventor of the present invention that if the clock signal is stopped in the signal state, the effect of reducing the power consumption due to the operation stop of the flip-flop circuit cannot be exhibited sufficiently.

この様子を図３を用いて説明すると、通常動作状態においてテスト用のフリップフロップ回路３００を、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、トランスファゲートＧ１が開いた状態であるので端子Ｄから入力される入力データが変化する毎にマスタラッチ部３０１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２が変化し電力を消費し、フリップフロップ回路３００の動作を停止したにもかかわらずフリップフロップ回路３００内で電力を消費し続けることが判明した。前述したように、集積回路に組み込まれるテスト回路の規模が増大し、それに伴ってテスト用のフリップフロップ回路３００の個数も増大している近年の集積回路において、テスト回路の通常動作状態における消費電力低減は、きわめて強く要請されている課題であった。 This situation will be described with reference to FIG. 3. In the normal operation state, the test flip-flop circuit 300 can transmit data on the master side and the clock signal is stopped in a signal state that prevents data transmission on the slave side. Since the transfer gate G1 is in an open state, the inverter circuit INV1 and the inverter circuit INV2 in the master latch unit 301 change and consume power each time input data input from the terminal D changes, and the flip-flop circuit 300 It has been found that power is still consumed in the flip-flop circuit 300 even though the operation is stopped. As described above, in the recent integrated circuit in which the scale of the test circuit incorporated in the integrated circuit is increased and the number of the test flip-flop circuits 300 is increased accordingly, the power consumption in the normal operation state of the test circuit is increased. Reduction was a highly demanded issue.

本発明の目的は、通常動作時において消費電力の少ないテスト回路を有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a test circuit with low power consumption during normal operation.

前記目的を達成するために、本発明者は、テスト用のフリップフロップ回路が集積回路のテスト状態では動作を停止することがないので、動作を停止する場合にマスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止するように制御しても、テスト状態ではクロック再開時のデータ出力の遅延の問題が発生しないことに着目し、本発明に至った。 In order to achieve the above-mentioned object, the present inventor does not stop the operation of the test flip-flop circuit in the test state of the integrated circuit. Focusing on the fact that even if the control is performed so that the clock signal is stopped in the state, the problem of the delay of the data output at the time of restarting the clock does not occur in the test state.

具体的に、本発明に係る半導体装置は、第１のアスペクトによれば、論理回路と、論理回路のテストを行うテスト回路と、を備える半導体装置である。テスト回路は、論理回路からの出力信号を保持する複数のフリップフロップ回路と、テスト時には、フリップフロップ回路にクロック信号を供給して出力信号をフリップフロップ回路に保持させ、通常動作時には、出力信号がフリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、を含む。フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、テスト用クロック供給回路は、通常動作時に、フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成され、マスタ部のデータ入力側には、トランスファゲートの開閉端を配し、トランスファゲートのゲート端にはテスト用クロック供給回路を介してクロック信号を供給し、テスト用クロック供給回路は、通常動作時にトランスファゲートを閉じるようにゲート端に信号を与える。 Specifically, according to the first aspect, a semiconductor device according to the present invention is a semiconductor device including a logic circuit and a test circuit for testing the logic circuit. The test circuit has a plurality of flip-flop circuits that hold the output signal from the logic circuit, and supplies a clock signal to the flip-flop circuit at the time of testing to hold the output signal in the flip-flop circuit. And a test clock supply circuit for preventing supply to the inside of the flip-flop circuit. The flip-flop circuit is a master-slave type flip-flop circuit having a master unit and a slave unit, and the test clock supply circuit is configured to prevent signal supply to the inside of the master unit of the flip-flop circuit during normal operation. The transfer gate open / close end is arranged on the data input side of the master unit, and the clock signal is supplied to the gate end of the transfer gate through the test clock supply circuit. A signal is applied to the gate end to close the transfer gate during operation.

また、本発明において、好ましくは、半導体装置は、第１の論理回路と、第１の論理回路に接続される第２の論理回路と、第１の論理回路および第２の論理回路にテスト回路を介して接続される第３の論理回路と、テスト回路とを備えるものである。テスト回路は、第１の論理回路あるいは第３の論理回路をテストする際に第２の論理回路をバイパスして、第１の論理回路と第３の論理回路とを結合する。また、フリップフロップ回路は、第１の論理回路からの出力信号を保持するように構成されてもよい。 In the present invention, it is preferable that the semiconductor device includes a first logic circuit, a second logic circuit connected to the first logic circuit, a test circuit in the first logic circuit and the second logic circuit. And a third logic circuit connected via a test circuit and a test circuit. The test circuit bypasses the second logic circuit when testing the first logic circuit or the third logic circuit, and couples the first logic circuit and the third logic circuit. The flip-flop circuit may be configured to hold an output signal from the first logic circuit.

本発明によれば、半導体装置の通常動作時に、半導体装置のテスト回路に含まれるフリップフロップ回路の内部に信号が供給されることを阻止するように動作するので、フリップフロップ回路における消費電力が極めて少なくなり、フリップフロップ回路を内蔵するテスト回路を有する半導体装置において低消費電力化が実現される。 According to the present invention, during the normal operation of the semiconductor device, it operates so as to prevent a signal from being supplied into the flip-flop circuit included in the test circuit of the semiconductor device. As a result, the power consumption is reduced in a semiconductor device having a test circuit incorporating a flip-flop circuit.

次に、本発明の実施形態について図面を参照して説明する。図１は、テスト回路を有する半導体装置の概念図である。図１において、半導体装置は、第１の論理回路１１と、第１の論理回路１１に接続される第２の論理回路１２と、第１の論理回路１１および第２の論理回路１２にテスト回路１３を介して接続される第３の論理回路１４と、を備えている。 Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a conceptual diagram of a semiconductor device having a test circuit. In FIG. 1, the semiconductor device includes a first logic circuit 11, a second logic circuit 12 connected to the first logic circuit 11, a test circuit in the first logic circuit 11 and the second logic circuit 12. 13 is connected to the third logic circuit 14 via the third logic circuit 14.

テスト回路１３は、第１の論理回路１１あるいは第３の論理回路１４をテストする際に第２の論理回路１２をバイパスして、第１の論理回路１１と第３の論理回路１４とを接続する回路である。すなわち、テスト時には、テスト回路１３中に存在する論理回路上のスイッチの接点Ｓ０と接点Ｓ２を短絡して、第２の論理回路１２をバイパスして、第１の論理回路１１と第３の論理回路１４とをフリップフロップ回路１５を介して接続する。その上で第１の論理回路１１あるいは第３の論理回路１４のテストを行うものである。 The test circuit 13 bypasses the second logic circuit 12 when testing the first logic circuit 11 or the third logic circuit 14, and connects the first logic circuit 11 and the third logic circuit 14. Circuit. That is, at the time of the test, the contact S0 and the contact S2 of the switch on the logic circuit existing in the test circuit 13 are short-circuited, the second logic circuit 12 is bypassed, and the first logic circuit 11 and the third logic The circuit 14 is connected through a flip-flop circuit 15. Then, the first logic circuit 11 or the third logic circuit 14 is tested.

また、通常動作時には、テスト回路１３中のスイッチの接点Ｓ０と接点Ｓ１を短絡して、第２の論理回路１２と第３の論理回路１４とを接続し、第１の論理回路１１と第３の論理回路１４とを第２の論理回路１２を介して接続するように構成する。 Further, during normal operation, the contact S0 and the contact S1 of the switch in the test circuit 13 are short-circuited to connect the second logic circuit 12 and the third logic circuit 14, and the first logic circuit 11 and the third logic circuit 14 are connected. The logic circuit 14 is connected to the logic circuit 14 via the second logic circuit 12.

このような構成のテスト回路１３は、テスト時の内部動作状態を保持するような複数のフリップフロップ回路１５（例えばマスタスレーブ・フリップフロップ回路）と、テスト時には、フリップフロップ回路にクロック信号を供給し、通常動作時には、フリップフロップ回路のマスタ部の内部への信号供給を阻止するテスト用クロック供給回路と、を含むものである。さらに、より詳細な具体的な回路の例について実施例に基づき図面を参照して説明する。 The test circuit 13 having such a configuration supplies a plurality of flip-flop circuits 15 (for example, master-slave flip-flop circuits) that maintain the internal operation state at the time of testing, and supplies a clock signal to the flip-flop circuits at the time of testing. And a test clock supply circuit for blocking signal supply to the inside of the master part of the flip-flop circuit during normal operation. Furthermore, a more detailed example of a specific circuit will be described based on an embodiment with reference to the drawings.

図２は、本発明の実施例に係る半導体装置の回路ブロック図である。本発明の実施例に係る半導体装置は、周辺回路２１、ＲＡＭ２２、テスト回路２３、周辺回路２４を備え、システムＬＳＩとも称されるような集積回路である。 FIG. 2 is a circuit block diagram of the semiconductor device according to the embodiment of the present invention. A semiconductor device according to an embodiment of the present invention is an integrated circuit including a peripheral circuit 21, a RAM 22, a test circuit 23, and a peripheral circuit 24, and is also called a system LSI.

周辺回路２１は、３２個のデータ出力端子Ｄ０〜Ｄ３１と１０個のアドレス出力端子Ａ０〜Ａ９とを、それぞれＲＡＭ２２の端子ＤＩ［０］〜ＤＩ［３１］、Ａ［０］〜Ａ［９］に接続して、ＲＡＭ２２に対してデータを出力すると共に、出力端子Ｄ０〜Ｄ３１のデータをテスト回路２３に出力する。 The peripheral circuit 21 includes 32 data output terminals D0 to D31 and 10 address output terminals A0 to A9, which are connected to terminals DI [0] to DI [31] and A [0] to A [9] of the RAM 22, respectively. To output data to the RAM 22 and output data from the output terminals D0 to D31 to the test circuit 23.

ＲＡＭ２２は、端子ＷＥＢおよび端子ＣＳＢがローレベルであって端子ＢＥがローレベルからハイレベルに変化した時に、端子Ａ［０］〜Ａ［９］で指定されるアドレスに端子ＤＩ［０］〜ＤＩ［３１］に現れるデータを書き込む。また、端子ＷＥＢがハイレベルであり端子ＣＳＢがローレベルであって端子ＢＥがローレベルからハイレベルに変化した時に、端子Ａ［０］〜Ａ［９］で指定されるアドレスに記憶されているデータを端子ＤＯ［０］〜ＤＯ［３１］に出力する。なお、ＲＡＭ２２は、一般にはＲＡＭマクロとして集積回路に組み込まれるものである。 When the terminal WEB and the terminal CSB are at a low level and the terminal BE changes from a low level to a high level, the RAM 22 has terminals DI [0] to DI at addresses specified by the terminals A [0] to A [9]. Write the data that appears in [31]. Further, when the terminal WEB is at the high level, the terminal CSB is at the low level, and the terminal BE is changed from the low level to the high level, it is stored in the address specified by the terminals A [0] to A [9]. Data is output to terminals DO [0] to DO [31]. The RAM 22 is generally incorporated into an integrated circuit as a RAM macro.

テスト回路２３は、クロック供給回路５０、立上がりエッジで同期動作するＤ型のマスタスレーブ・フリップフロップ回路（以下、ＤＦＦと略す）３１〜３ｎ、および選択回路４１〜４ｎを備える（図２の例ではｎ＝３２である）。また、ＴＥＳＴＭＯＤＥ端子を備え、ＴＥＳＴＭＯＤＥ端子にハイレベルが入力される場合に、テストモードとして動作し、ＴＥＳＴＭＯＤＥ端子にローレベルが入力される場合には、通常動作を行う。 The test circuit 23 includes a clock supply circuit 50, D-type master-slave flip-flop circuits (hereinafter abbreviated as DFF) 31 to 3n that operate synchronously at the rising edge, and selection circuits 41 to 4n (in the example of FIG. 2). n = 32). Also, a test mode terminal is provided. When a high level is input to the TESTMODE terminal, the test mode is operated. When a low level is input to the TESTMODE terminal, a normal operation is performed.

なお、このテスト回路２３は、スキャンテスト時のＲＡＭ２２の周辺回路（周辺回路２１および周辺回路２４）の故障検出率を高めることを目的にしており、ＲＡＭ２２をブラックボックスとして扱い、いわばＲＡＭ２２を覆うようにフリップフロップ回路を配置するために、ラッパー回路、スルーパス回路、あるいはバイパス回路とも呼ばれるものである。 The test circuit 23 is intended to increase the failure detection rate of the peripheral circuits (peripheral circuit 21 and peripheral circuit 24) of the RAM 22 during the scan test, so that the RAM 22 is treated as a black box, so to speak to cover the RAM 22. In order to dispose the flip-flop circuit, it is also called a wrapper circuit, a through-pass circuit, or a bypass circuit.

ＲＡＭ２２は、スキャンテスト時にはブラックボックスとして扱われるために、テスト回路２３が無い場合には、ＲＡＭ２２の入力端子側の周辺回路２１の終点のキャプチャーと、ＲＡＭ２２の出力端子側の周辺回路２４の始点の入力値の設定とができないので、周辺回路２１および周辺回路２４の故障検出率の低下を招く。テスト回路２３をＲＡＭ２２と、周辺回路２１および周辺回路２４との間に配置することにより、キャプチャーができない等の問題点が解消され、周辺回路２１および周辺回路２４の故障検出率を高めることが可能である。 Since the RAM 22 is treated as a black box at the time of a scan test, if there is no test circuit 23, the end point of the peripheral circuit 21 on the input terminal side of the RAM 22 and the start point of the peripheral circuit 24 on the output terminal side of the RAM 22 are captured. Since the input value cannot be set, the failure detection rate of the peripheral circuit 21 and the peripheral circuit 24 is lowered. By disposing the test circuit 23 between the RAM 22 and the peripheral circuit 21 and the peripheral circuit 24, problems such as incapability of capturing can be solved, and the failure detection rate of the peripheral circuit 21 and the peripheral circuit 24 can be increased. It is.

クロック供給回路５０は、ＯＲ回路５１から構成され、クロック信号ＣＫがＯＲ回路５１の一方の入力端子に供給され、他方の入力端子には、ＴＥＳＴＭＯＤＥ端子の論理反転されたものが接続されている。さらに、ＯＲ回路５１の出力端子は、ＤＦＦ３１〜３ｎのクロック端子ＣＬＫに接続されている。 The clock supply circuit 50 is composed of an OR circuit 51, and a clock signal CK is supplied to one input terminal of the OR circuit 51, and the other input terminal is connected to a logically inverted version of the TESTMODE terminal. Further, the output terminal of the OR circuit 51 is connected to the clock terminal CLK of the DFFs 31 to 3n.

一方、周辺回路２１の出力端子Ｄ０〜Ｄ３１は、テスト回路２３内のＤＦＦ３１〜３ｎのそれぞれのＤ端子に接続される。 On the other hand, output terminals D0 to D31 of the peripheral circuit 21 are connected to respective D terminals of the DFFs 31 to 3n in the test circuit 23.

また、選択回路４１〜４ｎは、マルチプレクサ回路とも呼ばれ、入力端子Ａ、Ｂ、Ｓと出力端子Ｙとを備え、入力端子Ｓがローレベルの時には入力端子Ａの論理値が出力端子Ｙに出力され、入力端子Ｓがハイレベルの時には入力端子Ｂの論理値が出力端子Ｙに出力される。選択回路４１〜４ｎのそれぞれの入力端子Ｂは、ＤＦＦ３１〜３ｎの出力端子Ｑにそれぞれ接続され、選択回路４１〜４ｎのそれぞれの入力端子Ａは、ＲＡＭ２２の端子ＤＯ［０］〜ＤＯ［３１］にそれぞれ接続される。さらに、選択回路４１〜４ｎのそれぞれの出力端子Ｙは、周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ接続される。また、選択回路４１〜４ｎのそれぞれ入力端子Ｓは、ＴＥＳＴＭＯＤＥ端子に接続される。なお、選択回路４１〜４ｎは、トランスファーゲート等で構成され、特に入力端子Ａへ供給される信号のレベル変化によって、通常動作における選択回路内部での消費電力がほとんど増加しないように構成されることが望ましい。 The selection circuits 41 to 4n are also called multiplexer circuits and include input terminals A, B, and S and an output terminal Y. When the input terminal S is at a low level, the logical value of the input terminal A is output to the output terminal Y. When the input terminal S is at the high level, the logical value of the input terminal B is output to the output terminal Y. The input terminals B of the selection circuits 41 to 4n are respectively connected to the output terminals Q of the DFFs 31 to 3n, and the input terminals A of the selection circuits 41 to 4n are the terminals DO [0] to DO [31] of the RAM 22, respectively. Connected to each. Further, the output terminals Y of the selection circuits 41 to 4n are connected to the terminals DB0 to DB31 of the peripheral circuit 24, respectively. The input terminals S of the selection circuits 41 to 4n are connected to the TESTMODE terminal. Note that the selection circuits 41 to 4n are configured by transfer gates and the like, and particularly configured so that power consumption in the selection circuit in normal operation hardly increases due to a level change of a signal supplied to the input terminal A. Is desirable.

ＴＥＳＴＭＯＤＥ端子にハイレベルが入力される場合（テストモード時）には、クロック信号ＣＫがＤＦＦ３１〜３ｎのクロック端子ＣＬＫに供給され、クロック信号ＣＫの立上がりエッジで、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力されるそれぞれのデータがＤＦＦ３１〜３ｎにそれぞれラッチされる。また、すでにＤＦＦ３１〜３ｎにそれぞれラッチされているデータは、選択回路４１〜４ｎのそれぞれを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ入力される。 When a high level is input to the TESTMODE terminal (in the test mode), the clock signal CK is supplied to the clock terminal CLK of the DFFs 31 to 3n, and at the rising edge of the clock signal CK, the output terminals D0 to D31 of the peripheral circuit 21. Are output to DFFs 31 to 3n. Further, the data already latched in the DFFs 31 to 3n are input to the terminals DB0 to DB31 of the peripheral circuit 24 through the selection circuits 41 to 4n, respectively.

一方、ＴＥＳＴＭＯＤＥ端子にローレベルが入力される場合（通常動作時）には、ＤＦＦ３１〜３ｎのクロック端子ＣＬＫは、ハイレベルに保たれる。また、ＲＡＭ２２の端子ＤＯ［０］〜ＤＯ［３１］から出力されるデータが選択回路４１〜４ｎのそれぞれを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１にそれぞれ入力される。 On the other hand, when a low level is input to the TESTMODE terminal (during normal operation), the clock terminals CLK of the DFFs 31 to 3n are kept at a high level. Further, data output from the terminals DO [0] to DO [31] of the RAM 22 are input to the terminals DB0 to DB31 of the peripheral circuit 24 via the selection circuits 41 to 4n, respectively.

図２に示す半導体装置は、以上の説明のように動作し、テスト時には、周辺回路２１から出力されるデータがＤＦＦ３１〜３ｎにそれぞれラッチされ、スキャンテストのための不図示の回路（スキャンチェーン）によりＤＦＦのラッチデータを読出すことで、周辺回路２１をチェックすることができる。また、予めＤＦＦ３１〜３ｎにラッチされているデータを選択回路４１〜４ｎを介して周辺回路２４の端子ＤＢ０〜ＤＢ３１に供給することで、周辺回路２４をチェックすることができる。 The semiconductor device shown in FIG. 2 operates as described above. At the time of a test, data output from the peripheral circuit 21 is latched in the DFFs 31 to 3n, respectively, and a circuit (scan chain) (not shown) for a scan test. Thus, the peripheral circuit 21 can be checked by reading the latch data of the DFF. Further, the peripheral circuit 24 can be checked by supplying the data latched in advance in the DFFs 31 to 3n to the terminals DB0 to DB31 of the peripheral circuit 24 through the selection circuits 41 to 4n.

一方、通常動作時には、選択回路４１〜４ｎによって、ＲＡＭ２２と周辺回路２４とが接続されて半導体装置が動作する。この際、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力されるデータは、常にＤＦＦ３１〜３ｎのそれぞれのＤ端子に供給されている。したがって、出力端子Ｄ０〜Ｄ３１から出力されるデータの論理値の変化（レベル変化）により、ＤＦＦ３１〜３ｎの内部回路における論理値の変化（レベル変化）に伴う消費電力が増大する可能性がある。すなわち、論理回路、特にＭＯＳ型の論理回路においては、論理値の変化により（エッジ部分において）、多くの消費電力が発生するので、論理値の変化が不必要に回路を伝播することを防ぐ必要がある。 On the other hand, during normal operation, the selection circuit 41 to 4n connects the RAM 22 and the peripheral circuit 24 to operate the semiconductor device. At this time, data output from the output terminals D0 to D31 of the peripheral circuit 21 is always supplied to the D terminals of the DFFs 31 to 3n. Therefore, there is a possibility that the power consumption associated with the change in logic value (level change) in the internal circuits of DFFs 31 to 3n may increase due to the change in logic value (level change) of data output from the output terminals D0 to D31. That is, in a logic circuit, in particular, a MOS type logic circuit, a large amount of power is consumed due to a change in the logic value (at the edge portion), so it is necessary to prevent the change in the logic value from unnecessarily propagating through the circuit. There is.

次に、ＤＦＦの回路動作について説明する。図３は、従来から知られ、一般的に用いられるＭＯＳ型のＤＦＦの回路図である。ＤＦＦ３００は、マスタラッチ部（マスタ部）３０１と、スレーブラッチ部（スレーブ部）３０２と、端子ＣＬＫから入力されるクロック信号を反転して信号ＣＢを内部に供給するインバータ回路ＩＮＶ５と、インバータ回路ＩＮＶ５の出力を反転して信号Ｃを内部に供給するインバータ回路ＩＮＶ６とを備える。 Next, the circuit operation of the DFF will be described. FIG. 3 is a circuit diagram of a MOS-type DFF that has been conventionally known and is generally used. The DFF 300 includes a master latch unit (master unit) 301, a slave latch unit (slave unit) 302, an inverter circuit INV5 that inverts a clock signal input from a terminal CLK and supplies a signal CB to the inside, and an inverter circuit INV5 And an inverter circuit INV6 that inverts the output and supplies the signal C to the inside.

マスタラッチ部３０１は、トランスファゲートＧ１、Ｇ２、インバータ回路ＩＮＶ１、ＩＮＶ２を備える。入力端子Ｄは、トランスファゲートＧ１の開閉端の一端に接続され、トランスファゲートＧ１を介し、インバータ回路ＩＮＶ１の入力およびトランスファゲートＧ２の一端に接続される。インバータ回路ＩＮＶ１の出力（ノードｎ１）は、インバータ回路ＩＮＶ２の入力に接続されると共に、スレーブラッチ部３０２内のトランスファゲートＧ３の一端に接続される。インバータ回路ＩＮＶ２の出力（ノードｎ２）は、トランスファゲートＧ２の他端に接続される。 The master latch unit 301 includes transfer gates G1 and G2 and inverter circuits INV1 and INV2. The input terminal D is connected to one end of the open / close end of the transfer gate G1, and is connected to the input of the inverter circuit INV1 and one end of the transfer gate G2 via the transfer gate G1. The output (node n1) of the inverter circuit INV1 is connected to the input of the inverter circuit INV2 and to one end of the transfer gate G3 in the slave latch unit 302. The output (node n2) of the inverter circuit INV2 is connected to the other end of the transfer gate G2.

ここで、トランスファゲートＧ１では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ１は、Ｃがローレベル（信号ＣＢがハイレベル）の時に開き（入力端子Ｄの信号がインバータ回路ＩＮＶ１の入力に供給される）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に閉じる（入力端子Ｄの信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）。 Here, in the transfer gate G1, signals C and CB having opposite phases are supplied to the gate ends, and the transfer gate G1 opens when C is at a low level (the signal CB is at a high level) (the signal at the input terminal D is an inverter). Closed when the signal C is at a high level (the signal CB is at a low level) (blocks the signal at the input terminal D from being supplied to the input of the inverter circuit INV1).

また、トランスファゲートＧ２では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ２は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に閉じ（インバータ回路ＩＮＶ２の出力信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に開く（インバータ回路ＩＮＶ２の出力信号がインバータ回路ＩＮＶ１の入力に供給される）。 Further, the transfer gate G2 is supplied with signals C and CB having opposite phases to the gate end, and the transfer gate G2 is closed when the signal C is at a low level (the signal CB is at a high level) (the output signal of the inverter circuit INV2 is Open when the signal C is at a high level (the signal CB is at a low level) (the output signal of the inverter circuit INV2 is supplied to the input of the inverter circuit INV1).

一方、スレーブラッチ部３０２は、マスタラッチ部３０１とほぼ同一の構成であって、トランスファゲートＧ３、Ｇ４、インバータ回路ＩＮＶ３、ＩＮＶ４を備える。マスタラッチ部３０１のノードｎ１は、トランスファゲートＧ３を介し、インバータ回路ＩＮＶ３の入力およびトランスファゲートＧ４の一端に接続される。インバータ回路ＩＮＶ３の出力（ノードｎ３）は、インバータ回路ＩＮＶ４の入力に接続されると共に、ＤＦＦ３００の出力端子Ｑに接続される。インバータ回路ＩＮＶ４の出力（ノードｎ４）は、トランスファゲートＧ４の他端に接続される。 On the other hand, the slave latch unit 302 has substantially the same configuration as the master latch unit 301, and includes transfer gates G3 and G4 and inverter circuits INV3 and INV4. The node n1 of the master latch unit 301 is connected to the input of the inverter circuit INV3 and one end of the transfer gate G4 via the transfer gate G3. The output (node n3) of the inverter circuit INV3 is connected to the input of the inverter circuit INV4 and to the output terminal Q of the DFF 300. The output (node n4) of the inverter circuit INV4 is connected to the other end of the transfer gate G4.

ここで、トランスファゲートＧ３では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ３は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に閉じ（ノードｎ１の信号がインバータ回路ＩＮＶ３の入力に供給されない）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に開く（ノードｎ１の信号がインバータ回路ＩＮＶ３の入力に供給される）。 Here, in the transfer gate G3, signals C and CB having opposite phases are supplied to the gate ends, and the transfer gate G3 is closed when the signal C is at a low level (the signal CB is at a high level) (the signal at the node n1 is an inverter). Open when the signal C is at a high level (the signal CB is at a low level) (the signal at the node n1 is supplied to the input of the inverter circuit INV3).

また、トランスファゲートＧ４では、ゲート端に互いに逆相の信号Ｃ、ＣＢが供給され、トランスファゲートＧ４は、信号Ｃがローレベル（信号ＣＢがハイレベル）の時に開き（インバータ回路ＩＮＶ４の出力信号がインバータ回路ＩＮＶ３の入力に供給される）、信号Ｃがハイレベル（信号ＣＢがローレベル）の時に閉じる（インバータ回路ＩＮＶ４の出力信号がインバータ回路ＩＮＶ１の入力に供給されるのを阻止する）。 The transfer gate G4 is supplied with signals C and CB having opposite phases to the gate end, and the transfer gate G4 opens when the signal C is low level (the signal CB is high level) (the output signal of the inverter circuit INV4 is Closed when the signal C is high (the signal CB is low) (the output signal of the inverter circuit INV4 is prevented from being supplied to the input of the inverter circuit INV1).

ＤＦＦ３００は、以上のように構成され、端子ＣＬＫがローレベルである場合、トランスファゲートＧ１が開かれ、入力端子Ｄの信号がインバータ回路ＩＮＶ１とさらにインバータ回路ＩＮＶ２とに供給される。また、トランスファゲートＧ３が閉じられ、トランスファゲートＧ４が開かれ、インバータ回路ＩＮＶ３とインバータ回路ＩＮＶ４との入出力端子同士が接続されて、スレーブラッチ部３０２においてラッチ状態を呈する。 The DFF 300 is configured as described above. When the terminal CLK is at a low level, the transfer gate G1 is opened, and the signal of the input terminal D is supplied to the inverter circuit INV1 and further to the inverter circuit INV2. Further, the transfer gate G3 is closed, the transfer gate G4 is opened, and the input / output terminals of the inverter circuit INV3 and the inverter circuit INV4 are connected to each other, and the slave latch unit 302 exhibits a latched state.

次に、端子ＣＬＫがローレベルからハイレベルになった場合、トランスファゲートＧ１が閉じられ、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２との入出力端子同士が接続されて、マスタラッチ部３０１においてラッチ状態を呈する。すなわち先のノードｎ１、ｎ２の論理状態（ノードｎ１には先の入力端子Ｄの論理値の反転が現れる）が保持される。また、トランスファゲートＧ３が開かれ、トランスファゲートＧ４が閉じられ、ノードｎ３すなわち出力端子Ｑには、先の入力端子Ｄの論理値が現れる。 Next, when the terminal CLK changes from the low level to the high level, the transfer gate G1 is closed, the input / output terminals of the inverter circuit INV1 and the inverter circuit INV2 are connected, and the master latch unit 301 exhibits a latched state. That is, the logical states of the previous nodes n1 and n2 (the inversion of the logical value of the previous input terminal D appears at the node n1) are held. Further, the transfer gate G3 is opened, the transfer gate G4 is closed, and the logical value of the previous input terminal D appears at the node n3, that is, the output terminal Q.

さらに、端子ＣＬＫがハイレベルからローレベルになった場合、インバータ回路ＩＮＶ３とインバータ回路ＩＮＶ４との入出力端子同士が接続されて、スレーブラッチ部３０２においてラッチ状態を呈し、出力端子Ｑに現れる論理値が保持される。 Further, when the terminal CLK changes from the high level to the low level, the input / output terminals of the inverter circuit INV3 and the inverter circuit INV4 are connected to each other so that the slave latch unit 302 takes a latched state and appears at the output terminal Q. Is retained.

なお、トランスファゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、互いに相補型の２つのＭＯＳトランジスタを互いに接続し、２つのＭＯＳトランジスタのゲート端にそれぞれ逆相の信号Ｃ、ＣＢを与える構造としているが、動作速度等を問題にしなければ、一方のＭＯＳトランジスタのみで構成してもよい。 The transfer gates G1, G2, G3, and G4 have a structure in which two complementary MOS transistors are connected to each other, and opposite phase signals C and CB are applied to the gate ends of the two MOS transistors, respectively. If speed or the like is not a problem, only one MOS transistor may be used.

ＤＦＦ３００は、以上の説明のように構成され、入力端子Ｄの論理値が端子ＣＬＫの立上がりにおいて保持される。また、端子ＣＬＫがハイレベルの場合、トランスファゲートＧ１が閉じられ、入力端子Ｄの信号は、ＩＮＶ１の入力端子側には供給されない。 The DFF 300 is configured as described above, and the logical value of the input terminal D is held at the rising edge of the terminal CLK. When the terminal CLK is at a high level, the transfer gate G1 is closed and the signal at the input terminal D is not supplied to the input terminal side of INV1.

図２において、通常動作時にＴＥＳＴＭＯＤＥ端子にローレベルが入力されると、ＯＲ回路５１の出力は、ハイレベルとなり、ＤＦＦ３１〜３ｎの端子ＣＬＫがハイレベルとなる。端子ＣＬＫがハイレベルになると、ＤＦＦ３１〜３ｎの端子Ｄに入力される信号は、ＤＦＦ３１〜３ｎのトランスファゲートＧ１によってマスタラッチ部の内部への伝達が遮断される。したがって、端子Ｄに入力される信号のレベルに変化があっても、ＤＦＦ３１〜３ｎにおける消費電力は、ほとんど増大しないこととなる。 In FIG. 2, when a low level is inputted to the TESTMODE terminal during normal operation, the output of the OR circuit 51 becomes a high level, and the terminals CLK of the DFFs 31 to 3n become a high level. When the terminal CLK becomes high level, the signal input to the terminal D of the DFFs 31 to 3n is blocked from being transmitted to the inside of the master latch unit by the transfer gate G1 of the DFFs 31 to 3n. Therefore, even if the level of the signal input to the terminal D changes, the power consumption in the DFFs 31 to 3n hardly increases.

以上説明したように、テスト回路２３は、ＤＦＦ３１〜３ｎのマスタ部の内部への信号供給を通常動作時には阻止するクロック供給回路５０を備えるように構成することで、テスト回路２３における通常動作時の低消費電力化が実現される。 As described above, the test circuit 23 is configured to include the clock supply circuit 50 that blocks the signal supply to the inside of the master units of the DFFs 31 to 3n during the normal operation. Low power consumption is realized.

なお、通常動作時にＤＦＦ３１〜３ｎの端子ＣＬＫをハイレベルとしておくと、テスト動作に移行してテストクロック信号ＣＫが一旦ローレベルになり再度ハイレベルになった時に、初めて被テスト回路の出力データをラッチするために処理の遅延を生じてしまう。しかし、この遅延はテスト動作の移行直後にのみ存在するものであり、テスト動作においては全く問題とはならないものである。 Note that if the terminal CLK of the DFFs 31 to 3n is set to the high level during the normal operation, the test data is output for the first time when the test clock signal CK once goes to the low level and then goes to the high level again. Processing is delayed due to latching. However, this delay exists only immediately after the transition of the test operation, and does not cause any problem in the test operation.

以上の説明において、ＤＦＦ３１〜３ｎは、周辺回路２１の出力端子Ｄ０〜Ｄ３１から出力される信号をラッチする構成であるとして説明したが、この構成に限定されるものではなく、周辺回路２１あるいは周辺回路２４のテストに必要な信号、例えば周辺回路２１の出力端子Ａ０〜Ａ９から出力される信号をラッチするようにフリップフロップ回路を配置してもよい。また、ＤＦＦ３１〜３ｎが端子ＣＬＫに供給されるクロック信号の立上がりでラッチの動作をするものとして説明したが、このクロック信号の極性に関わらず、クロック供給回路５０は、通常動作時に、ＤＦＦ３１〜３ｎのマスタ部の内部への信号供給を阻止するような回路構成となっていればよい。 In the above description, the DFFs 31 to 3n have been described as being configured to latch signals output from the output terminals D0 to D31 of the peripheral circuit 21, but are not limited to this configuration, and are not limited to the peripheral circuit 21 or the peripheral circuit. A flip-flop circuit may be arranged so as to latch a signal necessary for the test of the circuit 24, for example, a signal output from the output terminals A0 to A9 of the peripheral circuit 21. The DFFs 31 to 3n have been described as performing a latching operation at the rising edge of the clock signal supplied to the terminal CLK. However, the clock supply circuit 50 is not limited to the DFFs 31 to 3n during normal operation regardless of the polarity of the clock signal. It suffices if the circuit configuration is such that signal supply to the inside of the master unit is blocked.

所定の動作時にはクロック信号の供給を停止して消費電力を低減する半導体装置に適用できる。 The present invention can be applied to a semiconductor device that reduces power consumption by stopping supply of a clock signal during a predetermined operation.

テスト回路を有する半導体装置の概念図である。It is a conceptual diagram of the semiconductor device which has a test circuit. 本発明の実施例に係る半導体装置の回路ブロック図である。1 is a circuit block diagram of a semiconductor device according to an embodiment of the present invention. ＭＯＳ型のＤＦＦの回路図である。It is a circuit diagram of MOS type DFF. 従来の集積回路の回路ブロック図である。It is a circuit block diagram of a conventional integrated circuit. 従来の他の集積回路の回路ブロック図である。It is a circuit block diagram of another conventional integrated circuit.

符号の説明Explanation of symbols

１１第１の論理回路
１２第２の論理回路
１３テスト回路
１４第３の論理回路
１５フリップフロップ回路
２１、２４周辺回路
２２ＲＡＭ
２３テスト回路
３１〜３ｎマスタスレーブ・フリップフロップ回路
４１〜４ｎ選択回路
５０クロック供給回路
５１ＯＲ回路
３００ＤＦＦ
３０１マスタラッチ部
３０２スレーブラッチ部 DESCRIPTION OF SYMBOLS 11 1st logic circuit 12 2nd logic circuit 13 Test circuit 14 3rd logic circuit 15 Flip-flop circuit 21, 24 Peripheral circuit 22 RAM
23 Test circuit 31 to 3n Master slave flip-flop circuit 41 to 4n Select circuit 50 Clock supply circuit 51 OR circuit 300 DFF
301 Master latch part 302 Slave latch part

Claims

論理回路と、
前記論理回路のテストを行うテスト回路と、を備える半導体装置であって、
前記テスト回路は、
前記論理回路からの出力信号を保持する複数のフリップフロップ回路と、
テスト時には、前記フリップフロップ回路にクロック信号を供給して前記出力信号を前記フリップフロップ回路に保持させ、通常動作時には、前記出力信号が前記フリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、
を含み、
前記フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、前記テスト用クロック供給回路は、前記通常動作時に、前記フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成され、
前記マスタ部のデータ入力側には、トランスファゲートの開閉端を配し、前記トランスファゲートのゲート端には前記テスト用クロック供給回路を介して前記クロック信号を供給し、
前記テスト用クロック供給回路は、通常動作時に前記トランスファゲートを閉じるように前記ゲート端に信号を与えることを特徴とする半導体装置。 Logic circuit;
A test circuit for testing the logic circuit, comprising:
The test circuit includes:
A plurality of flip-flop circuits for holding output signals from the logic circuit;
For testing, a clock signal is supplied to the flip-flop circuit to hold the output signal in the flip-flop circuit, and during normal operation, the output signal is prevented from being supplied into the flip-flop circuit. A clock supply circuit;
Only including,
The flip-flop circuit is a master-slave type flip-flop circuit having a master unit and a slave unit, and the test clock supply circuit supplies a signal to the inside of the master unit of the flip-flop circuit during the normal operation. Configured to block,
On the data input side of the master unit, an open / close end of a transfer gate is arranged, and the clock signal is supplied to the gate end of the transfer gate via the test clock supply circuit,
The semiconductor device according to claim 1, wherein the test clock supply circuit supplies a signal to the gate end so as to close the transfer gate during normal operation .

前記論理回路は、第１の論理回路と、前記第１の論理回路に接続される第２の論理回路と、前記第１の論理回路および前記第２の論理回路に前記テスト回路を介して接続される第３の論理回路と、から構成され、
前記テスト回路は、前記第１の論理回路あるいは前記第３の論理回路をテストする際に前記第２の論理回路をバイパスして、前記第１の論理回路と前記第３の論理回路とを結合する回路であって、
前記フリップフロップ回路は、前記第１の論理回路からの出力信号を保持することを特徴とする請求項１記載の半導体装置。 The logic circuit is connected to the first logic circuit, the second logic circuit connected to the first logic circuit, the first logic circuit and the second logic circuit via the test circuit. A third logic circuit configured to be
The test circuit couples the first logic circuit and the third logic circuit by bypassing the second logic circuit when testing the first logic circuit or the third logic circuit. A circuit that
The flip-flop circuit, the semiconductor device according to claim 1, wherein the holding the output signal from the first logic circuit.

前記第１の論理回路と前記第３の論理回路とを結合するに際し、前記フリップフロップ回路を介することを特徴とする請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein when the first logic circuit and the third logic circuit are coupled, the flip-flop circuit is interposed.

前記フリップフロップ回路と前記第３の論理回路との間に選択回路を配し、前記選択回路は、通常動作時には前記第２の論理回路の出力を前記第３の論理回路に接続し、テスト時には前記フリップフロップ回路の出力を前記第３の論理回路に接続することを特徴とする請求項２記載の半導体装置。 A selection circuit is disposed between the flip-flop circuit and the third logic circuit, and the selection circuit connects the output of the second logic circuit to the third logic circuit during normal operation and during the test. 3. The semiconductor device according to claim 2 , wherein an output of the flip-flop circuit is connected to the third logic circuit.

前記フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、前記マスタ部には、前記第１の論理回路からの出力信号が供給され、前記スレイブ部から出力される信号が前記第３の論理回路に供給されるように構成されることを特徴とする請求項２記載の半導体装置。 The flip-flop circuit is a master-slave type flip-flop circuit having a master unit and a slave unit. The master unit is supplied with an output signal from the first logic circuit and is output from the slave unit. The semiconductor device according to claim 2, wherein a signal is supplied to the third logic circuit.

前記テスト回路は、テストモード設定入力端子を備え、前記テストモード設定入力端子に、通常動作時であることを示す論理値が入力される場合には、前記テスト用クロック供給回路は、前記トランスファゲートを閉じるような論理値を前記ゲート端に与えて前記第１の論理回路からの出力信号が前記マスタ部の内部へ供給されないようにし、前記テストモード設定入力端子に、テスト時であることを示す論理値が入力される場合には、前記テスト用クロック供給回路は、前記クロック信号を前記ゲート端に供給するように構成されることを特徴とする請求項２記載の半導体装置。 The test circuit includes a test mode setting input terminal, and when a logic value indicating normal operation is input to the test mode setting input terminal, the test clock supply circuit includes the transfer gate. Is applied to the gate terminal so that the output signal from the first logic circuit is not supplied to the inside of the master unit, and the test mode setting input terminal indicates that the test is in progress. 3. The semiconductor device according to claim 2 , wherein, when a logical value is input, the test clock supply circuit is configured to supply the clock signal to the gate terminal.

前記フリップフロップ回路は、Ｄ型のフリップフロップ回路であることを特徴とする請求項１〜５のいずれか一記載の半導体装置。 The flip-flop circuit, the semiconductor device according to any one of claims 1-5, characterized in that the flip-flop circuit of the type D.

前記第１の論理回路からの出力信号は、前記第２の論理回路へのデータバス信号あるいはアドレスバス信号の少なくとも一つであることを特徴とする請求項２または５に記載の半導体装置。 Said first output signal from the logic circuit of the semiconductor device according to claim 2 or 5, characterized in that at least one data bus signal or an address bus signal to the second logic circuit.

前記第２の論理回路は、ＲＡＭ（Random Access Memory）であることを特徴とする請求項８記載の半導体装置。 9. The semiconductor device according to claim 8, wherein the second logic circuit is a RAM (Random Access Memory).