JP4803960B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特にテスト回路を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a test circuit.
集積回路の多様化、多機能化に伴い、集積回路の集積密度がますます高められると同時に、低消費電力化も要求されてきている。この要求を満たすための一技術として、集積回路の論理回路に供給されるクロック信号を遮断するスイッチ手段を設けることで低消費電力化を実現する集積回路が知られている。 With the diversification and multi-functionalization of integrated circuits, the integration density of integrated circuits is further increased, and at the same time, low power consumption is required. As one technique for satisfying this requirement, there is known an integrated circuit that realizes low power consumption by providing a switch unit that cuts off a clock signal supplied to a logic circuit of the integrated circuit.
例えば、特許文献1には、図4に示すような低消費電力化を実現する半導体集積回路が開示されている。図4は、従来の集積回路の回路ブロック図である。図4において、機能ブロックA:100に含まれる停止機能付FF回路101は、例えば図3に示すような、よく知られたDフリップフロップ回路106のCLK端子に対し、クロック停止信号A:105によって同期クロック104の供給を停止するスイッチ回路102を配置したものである。また、機能ブロックB:110も機能ブロックA:100と同様な構成である。論理動作を必要としない論理ブロック、例えば機能ブロックA:100がある場合には、停止機能付FF回路101のスイッチ回路102にクロック停止信号A:105を入力することで、Dフリップフロップ回路106の動作が停止し、低消費電力が可能になるものである。
For example, Patent Document 1 discloses a semiconductor integrated circuit that realizes low power consumption as shown in FIG. FIG. 4 is a circuit block diagram of a conventional integrated circuit. In FIG. 4, the
図4の集積回路は、クロック信号で同期式に動作する複数の機能ブロックの内で、動作を必要としない機能ブロックへのクロック信号の供給を停止することで低消費電力化を実現している。 The integrated circuit of FIG. 4 achieves low power consumption by stopping the supply of the clock signal to the functional blocks that do not require operation among the plurality of functional blocks that operate synchronously with the clock signal. .
また、特許文献2には、独立した機能を持つ論理回路が複数個集積された集積回路における消費電力の低減を図る技術が開示されている。この集積回路は、各論理回路が動作不要であるか否かを検出して記憶する制御記憶手段と、制御記憶手段からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段とから構成されている。次に、この集積回路について説明する。 Patent Document 2 discloses a technique for reducing power consumption in an integrated circuit in which a plurality of logic circuits having independent functions are integrated. This integrated circuit includes control storage means for detecting whether each logic circuit does not require operation and storing it, and switch means for shutting down a clock signal to an operation unnecessary logic circuit according to a command from the control storage means. It is configured. Next, this integrated circuit will be described.
図5は、従来の他の集積回路の回路ブロック図である。図5において、集積回路は、独立した機能を持つ論理回路206a、206b、206c、206d、206eが動作不要であるか否かを検出して記憶する制御記憶手段200と、制御記憶手段200からの指令により動作不要の論理回路にはクロック信号を遮断するスイッチ手段204(ゲート回路205a、205b、205c、205d、205e)とを備えている。なお、論理回路206aには、フリップフロップ回路207が設けられており、これがクロック信号で動作する。また、論理回路206b、206c、206d、206eも論理回路206aと同様に構成されている。 FIG. 5 is a circuit block diagram of another conventional integrated circuit. In FIG. 5, the integrated circuit includes a control storage unit 200 that detects whether or not the logic circuits 206a, 206b, 206c, 206d, and 206e having independent functions need not operate, and The logic circuit that does not require an operation according to a command is provided with switch means 204 (gate circuits 205a, 205b, 205c, 205d, and 205e) that cuts off the clock signal. Note that the logic circuit 206a is provided with a flip-flop circuit 207, which operates with a clock signal. Also, the logic circuits 206b, 206c, 206d, and 206e are configured in the same manner as the logic circuit 206a.
ここで、論理回路206aが動作上不要であるとする。この時、制御記憶手段200の制御回路202は、論理回路206aが動作上不要であることを検知すると、レジスタ201aに「0」をセットする。これによりゲート回路205aの出力は「0」に固定され、フリップフロップ回路207にクロック信号が供給されなくなり、論理回路206aにおいて低消費電力が図られることとなる。また、論理回路206b、206c、206d、206eがそれぞれ動作上不要である場合には、レジスタ201b、201c、201d、201eにそれぞれ「0」をセットすることで、論理回路206aにおける場合と同様に動作する。 Here, it is assumed that the logic circuit 206a is unnecessary for operation. At this time, when the control circuit 202 of the control storage means 200 detects that the logic circuit 206a is unnecessary for operation, it sets “0” in the register 201a. As a result, the output of the gate circuit 205a is fixed to “0”, the clock signal is not supplied to the flip-flop circuit 207, and low power consumption is achieved in the logic circuit 206a. When the logic circuits 206b, 206c, 206d, and 206e are not necessary for operation, the registers 201b, 201c, 201d, and 201e are set to “0” to operate in the same manner as in the logic circuit 206a. To do.
従来から多くの集積回路にはテスト回路が組み込まれ、テスト回路によって集積回路の内部の故障検出が行われている。また、例えば携帯電話機等の携帯通信端末装置に代表されるような装置では、装置に組み込まれる集積回路での消費電力低減の要求が求められている。このような装置に使用される集積回路の集積密度が高まるにつれ、組み込まれるテスト回路も複雑化してきている。例えば、集積回路の内部のバス幅が広くなるにしたがって、これらバスに流れるデータを保持し、あるいはバスにデータを流すためにテスト回路内に備えられるフリップフロップ回路の個数も格段に増大する。一方、テスト回路とは、テスト時にのみ機能することが必要であって、通常の動作においては、不要のものである。したがって、通常動作においては、可能な限り消費電力が少ないことが望まれる。 Conventionally, a test circuit is incorporated in many integrated circuits, and a failure inside the integrated circuit is detected by the test circuit. In addition, in a device such as a mobile communication terminal device such as a mobile phone, there is a demand for reducing power consumption in an integrated circuit incorporated in the device. As the integration density of integrated circuits used in such devices increases, the embedded test circuits have become more complex. For example, as the internal bus width of the integrated circuit becomes wider, the number of flip-flop circuits provided in the test circuit for holding data flowing in these buses or flowing data in the buses increases remarkably. On the other hand, the test circuit needs to function only during the test, and is unnecessary in normal operation. Therefore, in normal operation, it is desirable that power consumption be as low as possible.
ところで、特許文献1に記載の従来技術および特許文献2に記載の従来技術は、何れも通常の動作状態において、ある期間動作が不要なフリップフロップ回路に対してクロック信号を停止することにより、フリップフロップ回路の動作を停止させて消費電力を低減するものである。ここで、クロック信号をどの信号レベルにしてクロック信号を停止するかについては、特許文献1および特許文献2には記載がない。 By the way, the prior art described in Patent Document 1 and the prior art described in Patent Document 2 are both flip-flops by stopping a clock signal for a flip-flop circuit that does not require operation for a certain period in a normal operation state. The operation of the circuit is stopped to reduce power consumption. Here, there is no description in Patent Document 1 and Patent Document 2 regarding which signal level the clock signal should be set to stop the clock signal.
しかしながら、通常動作状態でフリップフロップ回路の動作を止める場合には、クロック信号の停止が解除されてフリップフロップ回路の動作が再開されたときに直ちにその出力信号を得ることができるように、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させることが必須であった。すなわち、図3を参照して説明すると、マスタラッチ部301のトランスファゲートG1が開き、スレーブラッチ部302のトランスファゲートG3が閉じた状態でクロック信号を停止させることが必須であった。このような状態でクロックを停止させることにより、フリップフロップ回路300の端子Dから入力される入力データは、端子CLKから入力されるクロック信号の停止中においてもマスタラッチ部301に取り込まれる。したがって、クロック信号の停止が解除されたときに、トランスファゲートG1が閉じ、トランスファゲートG3が開くので、マスタラッチ部301に保持されていたデータがすぐにスレーブラッチ部302に移り、フリップフロップ回路300の端子Qから出力されることとなる。
However, when the operation of the flip-flop circuit is stopped in the normal operation state, the output signal can be obtained immediately when the stop of the clock signal is released and the operation of the flip-flop circuit is restarted. It is essential to stop the clock signal in a signal state in which data transmission is possible and the slave side prevents data transmission. That is, referring to FIG. 3, it is essential to stop the clock signal in a state where the transfer gate G1 of the
これに対して、トランスファゲートG1が閉じ、トランスファゲートG3が開いた状態でクロック信号を停止した場合には、クロック信号の停止が解除されると、先ずトランスファゲートG1が開きトランスファゲートG3が閉じて入力データをマスタラッチ部301に取り込む。次にトランスファゲートG1が閉じてトランスファゲートG3が開いたときに漸く正しいデータが出力されることになり、データ伝達に遅れが生じてしまう。
On the other hand, when the clock signal is stopped with the transfer gate G1 closed and the transfer gate G3 opened, when the stop of the clock signal is released, the transfer gate G1 is first opened and the transfer gate G3 is closed. Input data is taken into the
このように、マスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、クロック信号の停止解除時にデータの伝達遅延が生じてしまい、誤動作の発生等が生じることがある。したがって、通常動作状態でフリップフロップ回路の動作を止める場合には、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させなければならなかった。 As described above, when the clock signal is stopped in a signal state that prevents data transmission on the master side, a data transmission delay occurs when the stop of the clock signal is released, and a malfunction may occur. Therefore, when the operation of the flip-flop circuit is stopped in the normal operation state, the clock signal must be stopped in a signal state in which data transmission is possible on the master side and data transmission is blocked on the slave side.
ところで、テスト回路にフリップフロップ回路を使用する場合には、テスト用のフリップフロップ回路を、集積回路のテスト状態で動作し、集積回路の通常動作状態では動作を停止するように制御することにより、通常動作状態における消費電力を低減させたいという要求が強い。しかしながら、テスト用のフリップフロップ回路のクロック信号の制御において、通常動作状態で動作不要なフリップフロップ回路の動作を止める場合と同様に、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させるようにすると、フリップフロップ回路の動作停止による消費電力低減効果を十分に発揮できないことが、本発明の発明者の詳細な動作分析により判明した。 By the way, when a flip-flop circuit is used for the test circuit, the test flip-flop circuit is controlled to operate in the test state of the integrated circuit and stop in the normal operation state of the integrated circuit. There is a strong demand to reduce power consumption in a normal operation state. However, in the control of the clock signal of the test flip-flop circuit, data transmission is possible on the master side and data transmission is blocked on the slave side, as in the case of stopping the operation of the flip-flop circuit that does not require operation in the normal operation state. It has been found by detailed operation analysis of the inventor of the present invention that if the clock signal is stopped in the signal state, the effect of reducing the power consumption due to the operation stop of the flip-flop circuit cannot be exhibited sufficiently.
この様子を図3を用いて説明すると、通常動作状態においてテスト用のフリップフロップ回路300を、マスタ側においてデータ伝達可能で、スレーブ側においてデータ伝達を阻止する信号状態でクロック信号を停止させた場合には、トランスファゲートG1が開いた状態であるので端子Dから入力される入力データが変化する毎にマスタラッチ部301内のインバータ回路INV1およびインバータ回路INV2が変化し電力を消費し、フリップフロップ回路300の動作を停止したにもかかわらずフリップフロップ回路300内で電力を消費し続けることが判明した。前述したように、集積回路に組み込まれるテスト回路の規模が増大し、それに伴ってテスト用のフリップフロップ回路300の個数も増大している近年の集積回路において、テスト回路の通常動作状態における消費電力低減は、きわめて強く要請されている課題であった。
This situation will be described with reference to FIG. 3. In the normal operation state, the test flip-
本発明の目的は、通常動作時において消費電力の少ないテスト回路を有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a test circuit with low power consumption during normal operation.
前記目的を達成するために、本発明者は、テスト用のフリップフロップ回路が集積回路のテスト状態では動作を停止することがないので、動作を停止する場合にマスタ側においてデータ伝達を阻止する信号状態でクロック信号を停止するように制御しても、テスト状態ではクロック再開時のデータ出力の遅延の問題が発生しないことに着目し、本発明に至った。 In order to achieve the above-mentioned object, the present inventor does not stop the operation of the test flip-flop circuit in the test state of the integrated circuit. Focusing on the fact that even if the control is performed so that the clock signal is stopped in the state, the problem of the delay of the data output at the time of restarting the clock does not occur in the test state.
具体的に、本発明に係る半導体装置は、第1のアスペクトによれば、論理回路と、論理回路のテストを行うテスト回路と、を備える半導体装置である。テスト回路は、論理回路からの出力信号を保持する複数のフリップフロップ回路と、テスト時には、フリップフロップ回路にクロック信号を供給して出力信号をフリップフロップ回路に保持させ、通常動作時には、出力信号がフリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、を含む。フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、テスト用クロック供給回路は、通常動作時に、フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成され、マスタ部のデータ入力側には、トランスファゲートの開閉端を配し、トランスファゲートのゲート端にはテスト用クロック供給回路を介してクロック信号を供給し、テスト用クロック供給回路は、通常動作時にトランスファゲートを閉じるようにゲート端に信号を与える。 Specifically, according to the first aspect, a semiconductor device according to the present invention is a semiconductor device including a logic circuit and a test circuit for testing the logic circuit. The test circuit has a plurality of flip-flop circuits that hold the output signal from the logic circuit, and supplies a clock signal to the flip-flop circuit at the time of testing to hold the output signal in the flip-flop circuit. And a test clock supply circuit for preventing supply to the inside of the flip-flop circuit. The flip-flop circuit is a master-slave type flip-flop circuit having a master unit and a slave unit, and the test clock supply circuit is configured to prevent signal supply to the inside of the master unit of the flip-flop circuit during normal operation. The transfer gate open / close end is arranged on the data input side of the master unit, and the clock signal is supplied to the gate end of the transfer gate through the test clock supply circuit. A signal is applied to the gate end to close the transfer gate during operation.
また、本発明において、好ましくは、半導体装置は、第1の論理回路と、第1の論理回路に接続される第2の論理回路と、第1の論理回路および第2の論理回路にテスト回路を介して接続される第3の論理回路と、テスト回路とを備えるものである。テスト回路は、第1の論理回路あるいは第3の論理回路をテストする際に第2の論理回路をバイパスして、第1の論理回路と第3の論理回路とを結合する。また、フリップフロップ回路は、第1の論理回路からの出力信号を保持するように構成されてもよい。 In the present invention, it is preferable that the semiconductor device includes a first logic circuit, a second logic circuit connected to the first logic circuit, a test circuit in the first logic circuit and the second logic circuit. And a third logic circuit connected via a test circuit and a test circuit. The test circuit bypasses the second logic circuit when testing the first logic circuit or the third logic circuit, and couples the first logic circuit and the third logic circuit. The flip-flop circuit may be configured to hold an output signal from the first logic circuit.
本発明によれば、半導体装置の通常動作時に、半導体装置のテスト回路に含まれるフリップフロップ回路の内部に信号が供給されることを阻止するように動作するので、フリップフロップ回路における消費電力が極めて少なくなり、フリップフロップ回路を内蔵するテスト回路を有する半導体装置において低消費電力化が実現される。 According to the present invention, during the normal operation of the semiconductor device, it operates so as to prevent a signal from being supplied into the flip-flop circuit included in the test circuit of the semiconductor device. As a result, the power consumption is reduced in a semiconductor device having a test circuit incorporating a flip-flop circuit.
次に、本発明の実施形態について図面を参照して説明する。図1は、テスト回路を有する半導体装置の概念図である。図1において、半導体装置は、第1の論理回路11と、第1の論理回路11に接続される第2の論理回路12と、第1の論理回路11および第2の論理回路12にテスト回路13を介して接続される第3の論理回路14と、を備えている。
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a conceptual diagram of a semiconductor device having a test circuit. In FIG. 1, the semiconductor device includes a first logic circuit 11, a second logic circuit 12 connected to the first logic circuit 11, a test circuit in the first logic circuit 11 and the second logic circuit 12. 13 is connected to the
テスト回路13は、第1の論理回路11あるいは第3の論理回路14をテストする際に第2の論理回路12をバイパスして、第1の論理回路11と第3の論理回路14とを接続する回路である。すなわち、テスト時には、テスト回路13中に存在する論理回路上のスイッチの接点S0と接点S2を短絡して、第2の論理回路12をバイパスして、第1の論理回路11と第3の論理回路14とをフリップフロップ回路15を介して接続する。その上で第1の論理回路11あるいは第3の論理回路14のテストを行うものである。
The test circuit 13 bypasses the second logic circuit 12 when testing the first logic circuit 11 or the
また、通常動作時には、テスト回路13中のスイッチの接点S0と接点S1を短絡して、第2の論理回路12と第3の論理回路14とを接続し、第1の論理回路11と第3の論理回路14とを第2の論理回路12を介して接続するように構成する。
Further, during normal operation, the contact S0 and the contact S1 of the switch in the test circuit 13 are short-circuited to connect the second logic circuit 12 and the
このような構成のテスト回路13は、テスト時の内部動作状態を保持するような複数のフリップフロップ回路15(例えばマスタスレーブ・フリップフロップ回路)と、テスト時には、フリップフロップ回路にクロック信号を供給し、通常動作時には、フリップフロップ回路のマスタ部の内部への信号供給を阻止するテスト用クロック供給回路と、を含むものである。さらに、より詳細な具体的な回路の例について実施例に基づき図面を参照して説明する。 The test circuit 13 having such a configuration supplies a plurality of flip-flop circuits 15 (for example, master-slave flip-flop circuits) that maintain the internal operation state at the time of testing, and supplies a clock signal to the flip-flop circuits at the time of testing. And a test clock supply circuit for blocking signal supply to the inside of the master part of the flip-flop circuit during normal operation. Furthermore, a more detailed example of a specific circuit will be described based on an embodiment with reference to the drawings.
図2は、本発明の実施例に係る半導体装置の回路ブロック図である。本発明の実施例に係る半導体装置は、周辺回路21、RAM22、テスト回路23、周辺回路24を備え、システムLSIとも称されるような集積回路である。
FIG. 2 is a circuit block diagram of the semiconductor device according to the embodiment of the present invention. A semiconductor device according to an embodiment of the present invention is an integrated circuit including a
周辺回路21は、32個のデータ出力端子D0〜D31と10個のアドレス出力端子A0〜A9とを、それぞれRAM22の端子DI[0]〜DI[31]、A[0]〜A[9]に接続して、RAM22に対してデータを出力すると共に、出力端子D0〜D31のデータをテスト回路23に出力する。
The
RAM22は、端子WEBおよび端子CSBがローレベルであって端子BEがローレベルからハイレベルに変化した時に、端子A[0]〜A[9]で指定されるアドレスに端子DI[0]〜DI[31]に現れるデータを書き込む。また、端子WEBがハイレベルであり端子CSBがローレベルであって端子BEがローレベルからハイレベルに変化した時に、端子A[0]〜A[9]で指定されるアドレスに記憶されているデータを端子DO[0]〜DO[31]に出力する。なお、RAM22は、一般にはRAMマクロとして集積回路に組み込まれるものである。 When the terminal WEB and the terminal CSB are at a low level and the terminal BE changes from a low level to a high level, the RAM 22 has terminals DI [0] to DI at addresses specified by the terminals A [0] to A [9]. Write the data that appears in [31]. Further, when the terminal WEB is at the high level, the terminal CSB is at the low level, and the terminal BE is changed from the low level to the high level, it is stored in the address specified by the terminals A [0] to A [9]. Data is output to terminals DO [0] to DO [31]. The RAM 22 is generally incorporated into an integrated circuit as a RAM macro.
テスト回路23は、クロック供給回路50、立上がりエッジで同期動作するD型のマスタスレーブ・フリップフロップ回路(以下、DFFと略す)31〜3n、および選択回路41〜4nを備える(図2の例ではn=32である)。また、TESTMODE端子を備え、TESTMODE端子にハイレベルが入力される場合に、テストモードとして動作し、TESTMODE端子にローレベルが入力される場合には、通常動作を行う。 The test circuit 23 includes a clock supply circuit 50, D-type master-slave flip-flop circuits (hereinafter abbreviated as DFF) 31 to 3n that operate synchronously at the rising edge, and selection circuits 41 to 4n (in the example of FIG. 2). n = 32). Also, a test mode terminal is provided. When a high level is input to the TESTMODE terminal, the test mode is operated. When a low level is input to the TESTMODE terminal, a normal operation is performed.
なお、このテスト回路23は、スキャンテスト時のRAM22の周辺回路(周辺回路21および周辺回路24)の故障検出率を高めることを目的にしており、RAM22をブラックボックスとして扱い、いわばRAM22を覆うようにフリップフロップ回路を配置するために、ラッパー回路、スルーパス回路、あるいはバイパス回路とも呼ばれるものである。
The test circuit 23 is intended to increase the failure detection rate of the peripheral circuits (
RAM22は、スキャンテスト時にはブラックボックスとして扱われるために、テスト回路23が無い場合には、RAM22の入力端子側の周辺回路21の終点のキャプチャーと、RAM22の出力端子側の周辺回路24の始点の入力値の設定とができないので、周辺回路21および周辺回路24の故障検出率の低下を招く。テスト回路23をRAM22と、周辺回路21および周辺回路24との間に配置することにより、キャプチャーができない等の問題点が解消され、周辺回路21および周辺回路24の故障検出率を高めることが可能である。
Since the RAM 22 is treated as a black box at the time of a scan test, if there is no test circuit 23, the end point of the
クロック供給回路50は、OR回路51から構成され、クロック信号CKがOR回路51の一方の入力端子に供給され、他方の入力端子には、TESTMODE端子の論理反転されたものが接続されている。さらに、OR回路51の出力端子は、DFF31〜3nのクロック端子CLKに接続されている。 The clock supply circuit 50 is composed of an OR circuit 51, and a clock signal CK is supplied to one input terminal of the OR circuit 51, and the other input terminal is connected to a logically inverted version of the TESTMODE terminal. Further, the output terminal of the OR circuit 51 is connected to the clock terminal CLK of the DFFs 31 to 3n.
一方、周辺回路21の出力端子D0〜D31は、テスト回路23内のDFF31〜3nのそれぞれのD端子に接続される。
On the other hand, output terminals D0 to D31 of the
また、選択回路41〜4nは、マルチプレクサ回路とも呼ばれ、入力端子A、B、Sと出力端子Yとを備え、入力端子Sがローレベルの時には入力端子Aの論理値が出力端子Yに出力され、入力端子Sがハイレベルの時には入力端子Bの論理値が出力端子Yに出力される。選択回路41〜4nのそれぞれの入力端子Bは、DFF31〜3nの出力端子Qにそれぞれ接続され、選択回路41〜4nのそれぞれの入力端子Aは、RAM22の端子DO[0]〜DO[31]にそれぞれ接続される。さらに、選択回路41〜4nのそれぞれの出力端子Yは、周辺回路24の端子DB0〜DB31にそれぞれ接続される。また、選択回路41〜4nのそれぞれ入力端子Sは、TESTMODE端子に接続される。なお、選択回路41〜4nは、トランスファーゲート等で構成され、特に入力端子Aへ供給される信号のレベル変化によって、通常動作における選択回路内部での消費電力がほとんど増加しないように構成されることが望ましい。
The selection circuits 41 to 4n are also called multiplexer circuits and include input terminals A, B, and S and an output terminal Y. When the input terminal S is at a low level, the logical value of the input terminal A is output to the output terminal Y. When the input terminal S is at the high level, the logical value of the input terminal B is output to the output terminal Y. The input terminals B of the selection circuits 41 to 4n are respectively connected to the output terminals Q of the DFFs 31 to 3n, and the input terminals A of the selection circuits 41 to 4n are the terminals DO [0] to DO [31] of the RAM 22, respectively. Connected to each. Further, the output terminals Y of the selection circuits 41 to 4n are connected to the terminals DB0 to DB31 of the
TESTMODE端子にハイレベルが入力される場合(テストモード時)には、クロック信号CKがDFF31〜3nのクロック端子CLKに供給され、クロック信号CKの立上がりエッジで、周辺回路21の出力端子D0〜D31から出力されるそれぞれのデータがDFF31〜3nにそれぞれラッチされる。また、すでにDFF31〜3nにそれぞれラッチされているデータは、選択回路41〜4nのそれぞれを介して周辺回路24の端子DB0〜DB31にそれぞれ入力される。
When a high level is input to the TESTMODE terminal (in the test mode), the clock signal CK is supplied to the clock terminal CLK of the DFFs 31 to 3n, and at the rising edge of the clock signal CK, the output terminals D0 to D31 of the
一方、TESTMODE端子にローレベルが入力される場合(通常動作時)には、DFF31〜3nのクロック端子CLKは、ハイレベルに保たれる。また、RAM22の端子DO[0]〜DO[31]から出力されるデータが選択回路41〜4nのそれぞれを介して周辺回路24の端子DB0〜DB31にそれぞれ入力される。
On the other hand, when a low level is input to the TESTMODE terminal (during normal operation), the clock terminals CLK of the DFFs 31 to 3n are kept at a high level. Further, data output from the terminals DO [0] to DO [31] of the RAM 22 are input to the terminals DB0 to DB31 of the
図2に示す半導体装置は、以上の説明のように動作し、テスト時には、周辺回路21から出力されるデータがDFF31〜3nにそれぞれラッチされ、スキャンテストのための不図示の回路(スキャンチェーン)によりDFFのラッチデータを読出すことで、周辺回路21をチェックすることができる。また、予めDFF31〜3nにラッチされているデータを選択回路41〜4nを介して周辺回路24の端子DB0〜DB31に供給することで、周辺回路24をチェックすることができる。
The semiconductor device shown in FIG. 2 operates as described above. At the time of a test, data output from the
一方、通常動作時には、選択回路41〜4nによって、RAM22と周辺回路24とが接続されて半導体装置が動作する。この際、周辺回路21の出力端子D0〜D31から出力されるデータは、常にDFF31〜3nのそれぞれのD端子に供給されている。したがって、出力端子D0〜D31から出力されるデータの論理値の変化(レベル変化)により、DFF31〜3nの内部回路における論理値の変化(レベル変化)に伴う消費電力が増大する可能性がある。すなわち、論理回路、特にMOS型の論理回路においては、論理値の変化により(エッジ部分において)、多くの消費電力が発生するので、論理値の変化が不必要に回路を伝播することを防ぐ必要がある。
On the other hand, during normal operation, the selection circuit 41 to 4n connects the RAM 22 and the
次に、DFFの回路動作について説明する。図3は、従来から知られ、一般的に用いられるMOS型のDFFの回路図である。DFF300は、マスタラッチ部(マスタ部)301と、スレーブラッチ部(スレーブ部)302と、端子CLKから入力されるクロック信号を反転して信号CBを内部に供給するインバータ回路INV5と、インバータ回路INV5の出力を反転して信号Cを内部に供給するインバータ回路INV6とを備える。
Next, the circuit operation of the DFF will be described. FIG. 3 is a circuit diagram of a MOS-type DFF that has been conventionally known and is generally used. The
マスタラッチ部301は、トランスファゲートG1、G2、インバータ回路INV1、INV2を備える。入力端子Dは、トランスファゲートG1の開閉端の一端に接続され、トランスファゲートG1を介し、インバータ回路INV1の入力およびトランスファゲートG2の一端に接続される。インバータ回路INV1の出力(ノードn1)は、インバータ回路INV2の入力に接続されると共に、スレーブラッチ部302内のトランスファゲートG3の一端に接続される。インバータ回路INV2の出力(ノードn2)は、トランスファゲートG2の他端に接続される。
The
ここで、トランスファゲートG1では、ゲート端に互いに逆相の信号C、CBが供給され、トランスファゲートG1は、Cがローレベル(信号CBがハイレベル)の時に開き(入力端子Dの信号がインバータ回路INV1の入力に供給される)、信号Cがハイレベル(信号CBがローレベル)の時に閉じる(入力端子Dの信号がインバータ回路INV1の入力に供給されるのを阻止する)。 Here, in the transfer gate G1, signals C and CB having opposite phases are supplied to the gate ends, and the transfer gate G1 opens when C is at a low level (the signal CB is at a high level) (the signal at the input terminal D is an inverter). Closed when the signal C is at a high level (the signal CB is at a low level) (blocks the signal at the input terminal D from being supplied to the input of the inverter circuit INV1).
また、トランスファゲートG2では、ゲート端に互いに逆相の信号C、CBが供給され、トランスファゲートG2は、信号Cがローレベル(信号CBがハイレベル)の時に閉じ(インバータ回路INV2の出力信号がインバータ回路INV1の入力に供給されるのを阻止する)、信号Cがハイレベル(信号CBがローレベル)の時に開く(インバータ回路INV2の出力信号がインバータ回路INV1の入力に供給される)。 Further, the transfer gate G2 is supplied with signals C and CB having opposite phases to the gate end, and the transfer gate G2 is closed when the signal C is at a low level (the signal CB is at a high level) (the output signal of the inverter circuit INV2 is Open when the signal C is at a high level (the signal CB is at a low level) (the output signal of the inverter circuit INV2 is supplied to the input of the inverter circuit INV1).
一方、スレーブラッチ部302は、マスタラッチ部301とほぼ同一の構成であって、トランスファゲートG3、G4、インバータ回路INV3、INV4を備える。マスタラッチ部301のノードn1は、トランスファゲートG3を介し、インバータ回路INV3の入力およびトランスファゲートG4の一端に接続される。インバータ回路INV3の出力(ノードn3)は、インバータ回路INV4の入力に接続されると共に、DFF300の出力端子Qに接続される。インバータ回路INV4の出力(ノードn4)は、トランスファゲートG4の他端に接続される。
On the other hand, the
ここで、トランスファゲートG3では、ゲート端に互いに逆相の信号C、CBが供給され、トランスファゲートG3は、信号Cがローレベル(信号CBがハイレベル)の時に閉じ(ノードn1の信号がインバータ回路INV3の入力に供給されない)、信号Cがハイレベル(信号CBがローレベル)の時に開く(ノードn1の信号がインバータ回路INV3の入力に供給される)。 Here, in the transfer gate G3, signals C and CB having opposite phases are supplied to the gate ends, and the transfer gate G3 is closed when the signal C is at a low level (the signal CB is at a high level) (the signal at the node n1 is an inverter). Open when the signal C is at a high level (the signal CB is at a low level) (the signal at the node n1 is supplied to the input of the inverter circuit INV3).
また、トランスファゲートG4では、ゲート端に互いに逆相の信号C、CBが供給され、トランスファゲートG4は、信号Cがローレベル(信号CBがハイレベル)の時に開き(インバータ回路INV4の出力信号がインバータ回路INV3の入力に供給される)、信号Cがハイレベル(信号CBがローレベル)の時に閉じる(インバータ回路INV4の出力信号がインバータ回路INV1の入力に供給されるのを阻止する)。 The transfer gate G4 is supplied with signals C and CB having opposite phases to the gate end, and the transfer gate G4 opens when the signal C is low level (the signal CB is high level) (the output signal of the inverter circuit INV4 is Closed when the signal C is high (the signal CB is low) (the output signal of the inverter circuit INV4 is prevented from being supplied to the input of the inverter circuit INV1).
DFF300は、以上のように構成され、端子CLKがローレベルである場合、トランスファゲートG1が開かれ、入力端子Dの信号がインバータ回路INV1とさらにインバータ回路INV2とに供給される。また、トランスファゲートG3が閉じられ、トランスファゲートG4が開かれ、インバータ回路INV3とインバータ回路INV4との入出力端子同士が接続されて、スレーブラッチ部302においてラッチ状態を呈する。
The
次に、端子CLKがローレベルからハイレベルになった場合、トランスファゲートG1が閉じられ、インバータ回路INV1とインバータ回路INV2との入出力端子同士が接続されて、マスタラッチ部301においてラッチ状態を呈する。すなわち先のノードn1、n2の論理状態(ノードn1には先の入力端子Dの論理値の反転が現れる)が保持される。また、トランスファゲートG3が開かれ、トランスファゲートG4が閉じられ、ノードn3すなわち出力端子Qには、先の入力端子Dの論理値が現れる。
Next, when the terminal CLK changes from the low level to the high level, the transfer gate G1 is closed, the input / output terminals of the inverter circuit INV1 and the inverter circuit INV2 are connected, and the
さらに、端子CLKがハイレベルからローレベルになった場合、インバータ回路INV3とインバータ回路INV4との入出力端子同士が接続されて、スレーブラッチ部302においてラッチ状態を呈し、出力端子Qに現れる論理値が保持される。
Further, when the terminal CLK changes from the high level to the low level, the input / output terminals of the inverter circuit INV3 and the inverter circuit INV4 are connected to each other so that the
なお、トランスファゲートG1、G2、G3、G4は、互いに相補型の2つのMOSトランジスタを互いに接続し、2つのMOSトランジスタのゲート端にそれぞれ逆相の信号C、CBを与える構造としているが、動作速度等を問題にしなければ、一方のMOSトランジスタのみで構成してもよい。 The transfer gates G1, G2, G3, and G4 have a structure in which two complementary MOS transistors are connected to each other, and opposite phase signals C and CB are applied to the gate ends of the two MOS transistors, respectively. If speed or the like is not a problem, only one MOS transistor may be used.
DFF300は、以上の説明のように構成され、入力端子Dの論理値が端子CLKの立上がりにおいて保持される。また、端子CLKがハイレベルの場合、トランスファゲートG1が閉じられ、入力端子Dの信号は、INV1の入力端子側には供給されない。
The
図2において、通常動作時にTESTMODE端子にローレベルが入力されると、OR回路51の出力は、ハイレベルとなり、DFF31〜3nの端子CLKがハイレベルとなる。端子CLKがハイレベルになると、DFF31〜3nの端子Dに入力される信号は、DFF31〜3nのトランスファゲートG1によってマスタラッチ部の内部への伝達が遮断される。したがって、端子Dに入力される信号のレベルに変化があっても、DFF31〜3nにおける消費電力は、ほとんど増大しないこととなる。 In FIG. 2, when a low level is inputted to the TESTMODE terminal during normal operation, the output of the OR circuit 51 becomes a high level, and the terminals CLK of the DFFs 31 to 3n become a high level. When the terminal CLK becomes high level, the signal input to the terminal D of the DFFs 31 to 3n is blocked from being transmitted to the inside of the master latch unit by the transfer gate G1 of the DFFs 31 to 3n. Therefore, even if the level of the signal input to the terminal D changes, the power consumption in the DFFs 31 to 3n hardly increases.
以上説明したように、テスト回路23は、DFF31〜3nのマスタ部の内部への信号供給を通常動作時には阻止するクロック供給回路50を備えるように構成することで、テスト回路23における通常動作時の低消費電力化が実現される。 As described above, the test circuit 23 is configured to include the clock supply circuit 50 that blocks the signal supply to the inside of the master units of the DFFs 31 to 3n during the normal operation. Low power consumption is realized.
なお、通常動作時にDFF31〜3nの端子CLKをハイレベルとしておくと、テスト動作に移行してテストクロック信号CKが一旦ローレベルになり再度ハイレベルになった時に、初めて被テスト回路の出力データをラッチするために処理の遅延を生じてしまう。しかし、この遅延はテスト動作の移行直後にのみ存在するものであり、テスト動作においては全く問題とはならないものである。 Note that if the terminal CLK of the DFFs 31 to 3n is set to the high level during the normal operation, the test data is output for the first time when the test clock signal CK once goes to the low level and then goes to the high level again. Processing is delayed due to latching. However, this delay exists only immediately after the transition of the test operation, and does not cause any problem in the test operation.
以上の説明において、DFF31〜3nは、周辺回路21の出力端子D0〜D31から出力される信号をラッチする構成であるとして説明したが、この構成に限定されるものではなく、周辺回路21あるいは周辺回路24のテストに必要な信号、例えば周辺回路21の出力端子A0〜A9から出力される信号をラッチするようにフリップフロップ回路を配置してもよい。また、DFF31〜3nが端子CLKに供給されるクロック信号の立上がりでラッチの動作をするものとして説明したが、このクロック信号の極性に関わらず、クロック供給回路50は、通常動作時に、DFF31〜3nのマスタ部の内部への信号供給を阻止するような回路構成となっていればよい。
In the above description, the DFFs 31 to 3n have been described as being configured to latch signals output from the output terminals D0 to D31 of the
所定の動作時にはクロック信号の供給を停止して消費電力を低減する半導体装置に適用できる。 The present invention can be applied to a semiconductor device that reduces power consumption by stopping supply of a clock signal during a predetermined operation.
11 第1の論理回路
12 第2の論理回路
13 テスト回路
14 第3の論理回路
15 フリップフロップ回路
21、24 周辺回路
22 RAM
23 テスト回路
31〜3n マスタスレーブ・フリップフロップ回路
41〜4n 選択回路
50 クロック供給回路
51 OR回路
300 DFF
301 マスタラッチ部
302 スレーブラッチ部
DESCRIPTION OF SYMBOLS 11 1st logic circuit 12 2nd logic circuit 13
23 Test circuit 31 to 3n Master slave flip-flop circuit 41 to 4n Select circuit 50 Clock supply circuit 51 OR
301
Claims (9)
前記論理回路のテストを行うテスト回路と、を備える半導体装置であって、
前記テスト回路は、
前記論理回路からの出力信号を保持する複数のフリップフロップ回路と、
テスト時には、前記フリップフロップ回路にクロック信号を供給して前記出力信号を前記フリップフロップ回路に保持させ、通常動作時には、前記出力信号が前記フリップフロップ回路の内部へ供給されることを阻止するテスト用クロック供給回路と、
を含み、
前記フリップフロップ回路は、マスタ部とスレイブ部を持つマスタスレーブ型のフリップフロップ回路であり、前記テスト用クロック供給回路は、前記通常動作時に、前記フリップフロップ回路のマスタ部の内部への信号供給を阻止するように構成され、
前記マスタ部のデータ入力側には、トランスファゲートの開閉端を配し、前記トランスファゲートのゲート端には前記テスト用クロック供給回路を介して前記クロック信号を供給し、
前記テスト用クロック供給回路は、通常動作時に前記トランスファゲートを閉じるように前記ゲート端に信号を与えることを特徴とする半導体装置。 Logic circuit;
A test circuit for testing the logic circuit, comprising:
The test circuit includes:
A plurality of flip-flop circuits for holding output signals from the logic circuit;
For testing, a clock signal is supplied to the flip-flop circuit to hold the output signal in the flip-flop circuit, and during normal operation, the output signal is prevented from being supplied into the flip-flop circuit. A clock supply circuit;
Only including,
The flip-flop circuit is a master-slave type flip-flop circuit having a master unit and a slave unit, and the test clock supply circuit supplies a signal to the inside of the master unit of the flip-flop circuit during the normal operation. Configured to block,
On the data input side of the master unit, an open / close end of a transfer gate is arranged, and the clock signal is supplied to the gate end of the transfer gate via the test clock supply circuit,
The semiconductor device according to claim 1, wherein the test clock supply circuit supplies a signal to the gate end so as to close the transfer gate during normal operation .
前記テスト回路は、前記第1の論理回路あるいは前記第3の論理回路をテストする際に前記第2の論理回路をバイパスして、前記第1の論理回路と前記第3の論理回路とを結合する回路であって、
前記フリップフロップ回路は、前記第1の論理回路からの出力信号を保持することを特徴とする請求項1記載の半導体装置。 The logic circuit is connected to the first logic circuit, the second logic circuit connected to the first logic circuit, the first logic circuit and the second logic circuit via the test circuit. A third logic circuit configured to be
The test circuit couples the first logic circuit and the third logic circuit by bypassing the second logic circuit when testing the first logic circuit or the third logic circuit. A circuit that
The flip-flop circuit, the semiconductor device according to claim 1, wherein the holding the output signal from the first logic circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004028991A JP4803960B2 (en) | 2004-02-05 | 2004-02-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004028991A JP4803960B2 (en) | 2004-02-05 | 2004-02-05 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005221352A JP2005221352A (en) | 2005-08-18 |
JP4803960B2 true JP4803960B2 (en) | 2011-10-26 |
Family
ID=34997106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004028991A Expired - Fee Related JP4803960B2 (en) | 2004-02-05 | 2004-02-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4803960B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5176883B2 (en) | 2008-11-07 | 2013-04-03 | 富士通株式会社 | Latch circuit and control method thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06230076A (en) * | 1993-02-04 | 1994-08-19 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JP3695768B2 (en) * | 1993-12-20 | 2005-09-14 | 株式会社東芝 | Test circuit verification method |
JPH11101858A (en) * | 1997-09-29 | 1999-04-13 | Toshiba Microelectronics Corp | Semiconductor integrated circuit |
US6380785B2 (en) * | 1999-02-01 | 2002-04-30 | Agilent Technologies, Inc. | Method and apparatus for eliminating shoot-through events during master-slave flip-flop scan operations |
-
2004
- 2004-02-05 JP JP2004028991A patent/JP4803960B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005221352A (en) | 2005-08-18 |
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Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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