JP4803298B2

JP4803298B2 - Clock generation circuit

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Publication number: JP4803298B2
Application number: JP2009256827A
Authority: JP
Inventors: 孝胡桃澤
Original assignee: Epson Imaging Devices Corp
Current assignee: Epson Imaging Devices Corp
Priority date: 2009-11-10
Filing date: 2009-11-10
Publication date: 2011-10-26
Anticipated expiration: 2025-03-24
Also published as: JP2010035225A

Description

本発明は、クロック発生回路に関し、特にパイプライン処理を行う画像処理装置などに
おいて不足するクロックパルスを内部で生成する回路に関する。 The present invention relates to a clock generation circuit, and more particularly to a circuit that internally generates a clock pulse that is insufficient in an image processing apparatus that performs pipeline processing.

液晶パネルその他の表示パネルを備え、静止画や動画を表示する画像表示装置において
、入力画像データに対して自動画像補正処理や色変換処理などを行ってから画像を表示す
る手法が知られている。自動画像補正処理とは、入力される動画像の情報から自動的に画
像補正のための統計情報を取得し、現在入力さえている動画像に適した画像補正を自動で
行う手法である（特許文献１を参照）。また、色変換処理とは、液晶表示パネルなどの表
示デバイスの特性に応じて入力画像データの特性を調整する手法である（特許文献２を参
照）。 In an image display device that includes a liquid crystal panel or other display panel and displays a still image or a moving image, a method of displaying an image after performing automatic image correction processing, color conversion processing, or the like on input image data is known . Automatic image correction processing is a method of automatically obtaining statistical information for image correction from input moving image information and automatically performing image correction suitable for the currently input moving image (patent) Reference 1). Color conversion processing is a method of adjusting the characteristics of input image data in accordance with the characteristics of a display device such as a liquid crystal display panel (see Patent Document 2).

特開２００４−２７４６４１号公報Japanese Patent Application Laid-Open No. 2004-274641 特開平９−２７１０３６号公報Japanese Patent Laid-Open No. 9-271036

これらの処理は一般的にパイプライン処理により行われるため、処理の段数分のクロッ
クパルスが必要とされる。しかし、インタフェースによっては、処理の対象となる画像デ
ータの画素に対応する数のクロックパルスしか入力されないことがあり、そのような場合
には外部からダミークロック信号を供給する必要がある。 Since these processes are generally performed by pipeline processing, clock pulses corresponding to the number of processing stages are required. However, depending on the interface, only the number of clock pulses corresponding to the pixels of the image data to be processed may be input. In such a case, it is necessary to supply a dummy clock signal from the outside.

本発明は、パイプライン処理を行う画像処理装置において、外部からのダミークロック
信号入力の必要なく、不足分のクロックパルスを内部的に自動生成するクロック生成回路
を提供することを課題とする。 It is an object of the present invention to provide a clock generation circuit that automatically generates an insufficient number of clock pulses internally without the need for external dummy clock signal input in an image processing apparatus that performs pipeline processing.

本発明の１つの観点では、クロック発生回路は、必要なクロック数に応じた遅延時間に
渡り入力クロック信号を遅延させて遅延クロック信号を生成する遅延回路と、前記入力ク
ロック信号と前記遅延クロック信号とに基づいて追加クロックパルスを出力する出力回路
と、を備え、前記出力回路は、前記入力クロック信号中にクロックパルスが存在する期間
を示すイネーブル信号に基づいて、前記クロックパルスが存在しない期間のみ前記遅延ク
ロック信号を前記追加クロックパルスとして出力する。 In one aspect of the present invention, the clock generation circuit delays an input clock signal over a delay time corresponding to the required number of clocks to generate a delayed clock signal, the input clock signal, and the delayed clock signal. And an output circuit that outputs an additional clock pulse based on the output clock, the output circuit only based on an enable signal indicating a period in which the clock pulse is present in the input clock signal. The delayed clock signal is output as the additional clock pulse.

上記のクロック発生回路は、入力クロック信号に対して追加クロック信号を生成するた
めに使用される。例えば、画像表示装置における自動画像補正回路や色変換回路などのパ
イプライン処理を行う構成において、入力画像データ分の入力クロックではクロックが不
足する場合に、追加クロック信号を生成するために好適に用いられる。遅延回路により、
必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号
を生成し、入力クロック信号と遅延クロック信号とに基づいて追加クロックパルスを出力
することにより、クロック数を増加させる。 The clock generation circuit is used to generate an additional clock signal with respect to the input clock signal. For example, in a configuration that performs pipeline processing such as an automatic image correction circuit or a color conversion circuit in an image display device, it is preferably used to generate an additional clock signal when the input clock for the input image data is insufficient. It is done. Delay circuit
The input clock signal is delayed by a delay time corresponding to the required number of clocks to generate a delayed clock signal, and an additional clock pulse is output based on the input clock signal and the delayed clock signal, thereby increasing the number of clocks.

具体的には、出力回路は、入力クロック信号中にクロックパルスが存在する間は入力ク
ロック信号を出力し、入力クロック信号中にクロックパルスが存在しない期間のみ遅延回
路により生成したクロック信号を出力する。これにより、遅延回路によりノイズや不要信
号が生成された場合に、その影響を最小限にとどめることができる。 Specifically, the output circuit outputs the input clock signal while the clock pulse is present in the input clock signal, and outputs the clock signal generated by the delay circuit only during the period when the clock pulse is not present in the input clock signal. . As a result, when noise and unnecessary signals are generated by the delay circuit, the influence can be minimized.

本発明の他の観点では、クロック発生回路は、入力クロック信号中のクロックパルスを
所定時間遅延させた追加クロックパルスを生成する複数段の追加クロックパルス生成部と
、前記複数の追加クロックパルス生成部から出力された追加クロックパルスを順に出力す
る出力回路と、を備え、第１段の前記追加クロックパルス生成部は、入力クロック信号に
含まれる最後のクロックパルスを示す最終クロック信号を入力信号とし、前記第１段に続
く第２段以降の前記追加クロックパルス生成部は、それぞれ前段の追加クロックパルス生
成部からの出力信号を入力信号とする。 In another aspect of the present invention, the clock generation circuit includes a plurality of additional clock pulse generation units that generate an additional clock pulse obtained by delaying a clock pulse in an input clock signal by a predetermined time, and the plurality of additional clock pulse generation units. An output circuit that sequentially outputs the additional clock pulses output from the first clock pulse generator, and the first clock pulse generator of the first stage uses the final clock signal indicating the last clock pulse included in the input clock signal as an input signal, The additional clock pulse generators in the second and subsequent stages following the first stage each take an output signal from the additional clock pulse generator in the previous stage as an input signal.

上記のクロック発生回路は、必要なクロック数に応じた段数だけ追加クロックパルス生
成部を設けることにより、追加のクロックパルスを生成する。追加クロックパルス生成部
の初段には、入力クロック信号の最後のクロックパルスを示す信号が入力され、それに基
づいて、各追加クロックパルス生成部毎に１つの追加クロックパルスを生成し、出力する
。 The above clock generation circuit generates an additional clock pulse by providing the additional clock pulse generation unit by the number of stages corresponding to the required number of clocks. A signal indicating the last clock pulse of the input clock signal is input to the first stage of the additional clock pulse generation unit. Based on the signal, one additional clock pulse is generated and output for each additional clock pulse generation unit.

上記のクロック発生回路の一態様は、前記入力クロック信号中にクロックパルスが存在
する期間を示すイネーブル信号に基づいて、前記クロックパルスが存在する期間には前記
入力クロック信号を出力し、前記クロックパルスが存在しない期間には前記出力回路から
の前記追加クロックパルスを出力する切替出力回路を備える。これにより、入力クロック
信号中にクロックパルスが存在する間は入力クロック信号が出力され、入力クロック信号
中にクロックパルスが存在しない期間には追加クロックパルスが出力される。 According to one aspect of the clock generation circuit, the input clock signal is output in a period in which the clock pulse exists based on an enable signal indicating a period in which the clock pulse exists in the input clock signal, and the clock pulse And a switching output circuit that outputs the additional clock pulse from the output circuit during a period in which no signal exists. As a result, the input clock signal is output while the clock pulse is present in the input clock signal, and the additional clock pulse is output during the period when the clock pulse is not present in the input clock signal.

本発明の他の観点では、クロック発生回路は、内部クロック信号を発生する内部クロッ
ク発生回路と、外部クロック信号中にクロックパルスが存在する期間を示すイネーブル信
号に基づいて、前記外部クロック信号中のクロックパルスが終了した後、前記内部クロッ
クパルスの数を計数するカウンタと、前記カウンタのカウント値が所定の追加クロック数
に到るまでの間、前記内部クロック信号のクロックパルスを追加クロックパルスとして出
力する追加クロックパルス発生回路と、を備える。 In another aspect of the present invention, the clock generation circuit includes: an internal clock generation circuit that generates an internal clock signal; and an enable signal that indicates a period during which a clock pulse is present in the external clock signal. After the clock pulse is finished, a counter that counts the number of internal clock pulses, and a clock pulse of the internal clock signal is output as an additional clock pulse until the count value of the counter reaches a predetermined number of additional clocks. And an additional clock pulse generating circuit.

上記のクロック発生回路では、入力クロック信号中にクロックパルスが存在しなくなる
と、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわ
たって内部クロック信号が出力される。これにより、外部クロック信号中にクロックパル
スが存在しなくなった後に、追加クロックパルスを出力することができる。 In the above clock generation circuit, when there are no more clock pulses in the input clock signal, the counter counts the period corresponding to the required number of additional clocks, and outputs the internal clock signal over that period. As a result, an additional clock pulse can be output after the clock pulse no longer exists in the external clock signal.

上記のクロック発生回路の一態様は、前記イネーブル信号に基づいて、前記外部クロッ
ク信号中にクロックパルスが存在する期間には前記外部クロック信号を出力し、前記外部
クロック信号中にクロックパルスが存在しない期間には前記追加クロックパルスを出力す
る切替出力回路を備える。これにより、入力クロック信号中にクロックパルスが存在する
間は入力クロック信号が出力され、入力クロック信号中にクロックパルスが存在しない期
間には追加クロックパルスが出力される。 In one aspect of the clock generation circuit, the external clock signal is output during a period in which the external clock signal is present based on the enable signal, and no clock pulse is present in the external clock signal. A switching output circuit for outputting the additional clock pulse is provided in the period. As a result, the input clock signal is output while the clock pulse is present in the input clock signal, and the additional clock pulse is output during the period when the clock pulse is not present in the input clock signal.

本発明の他の観点では、上記のクロック発生回路から供給される前記追加クロックパル
スと、画像データと、当該画像データの同期信号と、に基づいて画像補正を行う画像表示
装置は、前記画像表示装置に入力される外部クロック信号にクロックパルスが存在しない
場合、前記追加クロックパルスにより出力された前記追加クロックパルスを前記外部クロ
ック信号として供給する。 In another aspect of the present invention, an image display device that performs image correction based on the additional clock pulse supplied from the clock generation circuit, image data, and a synchronization signal of the image data is the image display device. When there is no clock pulse in the external clock signal input to the apparatus, the additional clock pulse output by the additional clock pulse is supplied as the external clock signal.

上記の画像表示装置によれば、画像データ分の同期信号しか入力されない場合でも、ク
ロック発生回路が供給する追加クロックパルスを外部クロック信号として使用し、画像の
補正及び表示を行うことができる。 According to the above image display device, even when only the synchronization signal for the image data is input, the additional clock pulse supplied from the clock generation circuit can be used as the external clock signal to correct and display the image.

本発明を適用した画像表示装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the image display apparatus to which this invention is applied. Ｘドライバの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of X driver. ＡＭＥ回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of an AME circuit. パイプライン処理における必要クロック数を説明する図である。It is a figure explaining the required clock number in a pipeline process. 第１実施例の追加クロック生成回路の概略構成を示す。1 shows a schematic configuration of an additional clock generation circuit according to a first embodiment. 第１実施例の変形例に係る追加クロック生成回路の概略構成を示す。6 shows a schematic configuration of an additional clock generation circuit according to a modification of the first embodiment. 第２実施例による追加クロック生成回路の概略構成を示す。The schematic structure of the additional clock generation circuit by 2nd Example is shown. 第２実施例による追加クロック生成回路のタイミングチャートである。It is a timing chart of the additional clock generation circuit by 2nd Example. 第３実施例による追加クロック生成回路の概略構成を示す。10 shows a schematic configuration of an additional clock generation circuit according to a third embodiment. 色変換回路の一例の内部構成を示すブロック図であるIt is a block diagram which shows the internal structure of an example of a color conversion circuit.

以下、図面を参照して本発明を実施するための最良の形態について説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.

［画像表示装置］
図１に、本発明を適用した画像表示装置の概略構成を示す。画像表示装置１は、ＭＰＵ
２、ＭＰＵバス３、ＬＣＤ（Liquid Crystal Display）パネル４、Ｘドライバ５及びＹド
ライバ６を備える。画像表示装置１は、例えば携帯電話、デジタルスチルカメラなどの電
子機器に、動画又は静止画の表示部として搭載される。 [Image display device]
FIG. 1 shows a schematic configuration of an image display apparatus to which the present invention is applied. The image display device 1 is an MPU.
2, an MPU bus 3, an LCD (Liquid Crystal Display) panel 4, an X driver 5 and a Y driver 6. The image display device 1 is mounted as a moving image or still image display unit on an electronic device such as a mobile phone or a digital still camera.

ＭＰＵバス３は図示しない画像ソースなどに接続されており、画像ソースから画像デー
タ（例えばＲＧＢデータ、以下「画像データＲＧＢ」と記す。）が入力される。また、Ｍ
ＰＵバス３には、図示しないクロック発生回路により生成された外部クロック信号ＣＬＫ
が入力されている。ＭＰＵ２は、ＭＰＵバス３を介して各構成要素とコマンドの授受を行
うことにより、各構成要素を制御する。ＬＣＤパネル４は表示部として機能し、ＭＰＵバ
ス３に供給された画像データＲＧＢが表示される。Ｘドライバ５は、表示すべき画像デー
タＲＧＢに対応する表示電圧をＬＣＤパネル４のセグメント電極に供給する。Ｙドライバ
６は、ＬＣＤパネル４のコモン電極に走査電圧を印加する。 The MPU bus 3 is connected to an image source (not shown) and the like, and image data (for example, RGB data, hereinafter referred to as “image data RGB”) is input from the image source. M
The PU bus 3 has an external clock signal CLK generated by a clock generation circuit (not shown).
Is entered. The MPU 2 controls each component by exchanging commands with each component via the MPU bus 3. The LCD panel 4 functions as a display unit, and the image data RGB supplied to the MPU bus 3 is displayed. The X driver 5 supplies a display voltage corresponding to the image data RGB to be displayed to the segment electrodes of the LCD panel 4. The Y driver 6 applies a scanning voltage to the common electrode of the LCD panel 4.

図２に、Ｘドライバ５の内部構成を示す。Ｘドライバ５は、ＭＰＵＩ／Ｏ１２を介して
ＭＰＵバス３と接続されている。ＭＰＵＩ／Ｏ１２はＸドライバ５とＭＰＵバス３との間
の入出力を行うものであり、ＭＰＵバス３及び内部バス１０に接続されている。Ｘドライ
バ５内では、各構成要素が内部バス１０を介して相互に接続されている。なお、Ｘドライ
バ５の外部にあるＭＰＵバス３と、Ｘドライバ５内部にある内部バス１０とを区別するた
め、ＭＰＵバス３を「外部バス」と呼ぶこともある。 FIG. 2 shows the internal configuration of the X driver 5. The X driver 5 is connected to the MPU bus 3 via the MPUI / O 12. The MPUI / O 12 performs input / output between the X driver 5 and the MPU bus 3, and is connected to the MPU bus 3 and the internal bus 10. In the X driver 5, the respective components are connected to each other via the internal bus 10. In order to distinguish between the MPU bus 3 outside the X driver 5 and the internal bus 10 inside the X driver 5, the MPU bus 3 may be referred to as an “external bus”.

具体的には、内部バス１０は、バスホルダ１４、コマンドデコーダ１５、ＭＰＵ制御回
路２０などに接続されている。バスホルダ１４は、内部バス１０上の情報を保持する役割
を有する。コマンドデコーダ１５は、ＭＰＵＩ／Ｏ１２から入力されたデータをデコード
し、Ｘドライバ５の内部にある各制御回路の制御パラメータを設定、変更する。コマンド
デコーダ１５はＥＥＰＲＯＭ１６に接続されている。ＥＥＰＲＯＭ１６は、電源立ち上が
り直後などに、外部から各制御回路のパラメータ設定を行うためのデータを保持する。 Specifically, the internal bus 10 is connected to the bus holder 14, the command decoder 15, the MPU control circuit 20, and the like. The bus holder 14 has a role of holding information on the internal bus 10. The command decoder 15 decodes data input from the MPUI / O 12 and sets and changes control parameters of each control circuit in the X driver 5. The command decoder 15 is connected to the EEPROM 16. The EEPROM 16 holds data for setting parameters of each control circuit from the outside immediately after the power is turned on.

ＭＰＵ制御回路２０は、Ｘドライバ５の内部のＭＰＵであり、Ｘドライバ５の内部の各
制御回路の制御を行う。具体的には、画像データの表示タイミングの制御、データの変換
及び制御などを行う。また、ＭＰＵ制御回路は、自動画像補正回路としてのＡＭＥ（Auto
Movie Enhancement）回路２２、色変換回路などを備える。ＬＣＤパネル４に表示される
画像データＲＧＢは、外部のＭＰＵバス３からＭＰＵＩ／Ｏ１２を介して内部バス１０に
供給され、さらにＭＰＵ制御回路２０へ供給される。ＭＰＵバス３上の外部クロック信号
ＣＬＫも同様にＭＰＵＩ／Ｏ１２、内部バス１０を介してＭＰＵ制御回路２０へ供給され
る。また、ＭＰＵ制御回路２０は、追加クロック生成回路２４を有する。追加クロック生
成回路２４は、ＡＭＥ回路２２などで行われるパイプライン処理のために不足するクロッ
クパルスを生成する機能を有するが、詳細は後述する。 The MPU control circuit 20 is an MPU inside the X driver 5 and controls each control circuit inside the X driver 5. Specifically, control of display timing of image data, conversion and control of data, and the like are performed. In addition, the MPU control circuit is an AME (Auto
Movie enhancement) circuit 22 and a color conversion circuit. Image data RGB displayed on the LCD panel 4 is supplied from the external MPU bus 3 to the internal bus 10 via the MPUI / O 12 and further supplied to the MPU control circuit 20. Similarly, the external clock signal CLK on the MPU bus 3 is also supplied to the MPU control circuit 20 via the MPUI / O 12 and the internal bus 10. Further, the MPU control circuit 20 has an additional clock generation circuit 24. The additional clock generation circuit 24 has a function of generating clock pulses that are insufficient for pipeline processing performed by the AME circuit 22 or the like, and details thereof will be described later.

内部バス１０からＭＰＵ制御回路２０へ入力された画像データＲＧＢは、ＡＭＥ回路２
２などで処理された後、カラムアドレス制御回路３１によるアドレス制御下でＩ／Ｏバッ
ファ３３へ書き込まれ、Ｉ／Ｏバッファ３３から表示データＲＡＭ３５へ書き込まれる。
カラムアドレス制御回路３１は、表示データＲＡＭ３５のカラム（列）方向のアドレスを
制御する。具体的には、ＭＰＵ制御回路２０からＩ／Ｏバッファ３３に入力された画像デ
ータＲＧＢを、表示データＲＡＭ３５内のどの位置に入力するかを制御する。ページアド
レス制御部３２は、表示データＲＡＭ３５のページアドレスを制御する。具体的には、表
示データＲＡＭ３５のページアドレス線を選択し、画像データＲＧＢの書き込み位置を制
御する。 The image data RGB input to the MPU control circuit 20 from the internal bus 10 is the AME circuit 2
2, the data is written to the I / O buffer 33 under address control by the column address control circuit 31, and is written from the I / O buffer 33 to the display data RAM 35.
The column address control circuit 31 controls an address in the column (column) direction of the display data RAM 35. Specifically, it controls where in the display data RAM 35 the image data RGB input from the MPU control circuit 20 to the I / O buffer 33 is input. The page address control unit 32 controls the page address of the display data RAM 35. Specifically, the page address line of the display data RAM 35 is selected and the writing position of the image data RGB is controlled.

ラインアドレス制御部３４は、ブロック４０から供給されるライン選択信号SELに基づ
いて、表示データＲＡＭ３５の読み出しラインを制御する。即ち、ラインアドレス制御部
３４により指定されたラインの画像データが表示データＲＡＭ３５からグレー制御デコー
ダ３６へ読み出される。グレー制御デコーダ３６は、画像データＲＧＢの表示階調の制御
回路であり、表示データＲＡＭ３５から読み出された１ライン分の画像データのグレーレ
ベルに基づいて、画像データの階調値に対応する電圧レベルを決定する。なお、グレー制
御デコーダ３６は、ＰＷＭ、ＦＲＣなどの制御も行う。ＬＣＤドライバ回路３７は、グレ
ー制御デコーダ３６により決定された電圧レベルを、ＬＣＤパネル４のセグメント電極に
接続された端子ＳＥＧ１〜ＳＥＧ７２０へ出力する。 The line address control unit 34 controls the read line of the display data RAM 35 based on the line selection signal SEL supplied from the block 40. That is, the image data of the line designated by the line address control unit 34 is read from the display data RAM 35 to the gray control decoder 36. The gray control decoder 36 is a display gradation control circuit for the image data RGB, and a voltage corresponding to the gradation value of the image data based on the gray level of the image data for one line read from the display data RAM 35. Determine the level. The gray control decoder 36 also controls PWM, FRC, and the like. The LCD driver circuit 37 outputs the voltage level determined by the gray control decoder 36 to terminals SEG1 to SEG720 connected to the segment electrodes of the LCD panel 4.

ブロック４０内のＸドライバ制御回路４１はＸドライバの制御回路であり、複数のＸド
ライバを使用して表示を行う場合に、他のＸドライバの制御を行う。Ｙドライバ制御回路
４２はＹドライバ６の制御を行う。また、Ｙドライバ６を制御することにより、画像デー
タのＬＣＤパネル４上での表示位置の制御も行う。 The X driver control circuit 41 in the block 40 is an X driver control circuit, and controls other X drivers when displaying using a plurality of X drivers. The Y driver control circuit 42 controls the Y driver 6. Further, the display position of the image data on the LCD panel 4 is also controlled by controlling the Y driver 6.

発振回路４３はＸドライバ５の内部の発振回路であり、内部クロック信号ＣＬＫ_INを
発生する。表示制御が主目的であるため、内部クロック信号ＣＬＫ_INは数百ＫＨｚ程度
の低周波数である。これに対し、Ｘドライバ５外部のＭＰＵバス３で使用する外部クロッ
ク信号ＣＬＫは通常数ＭＨｚ程度である。内部クロック信号ＣＬＫ_INはＭＰＵ制御回路
２０へ供給される。また、ラインアドレス制御部３４へ供給されるライン選択信号SELな
どは内部クロック信号ＣＬＫ_INに基づいて生成される。 The oscillation circuit 43 is an internal oscillation circuit of the X driver 5 and generates an internal clock signal CLK_IN. Since display control is the main purpose, the internal clock signal CLK_IN has a low frequency of about several hundreds KHz. On the other hand, the external clock signal CLK used in the MPU bus 3 outside the X driver 5 is usually about several MHz. The internal clock signal CLK_IN is supplied to the MPU control circuit 20. Further, the line selection signal SEL and the like supplied to the line address control unit 34 are generated based on the internal clock signal CLK_IN.

［追加クロック生成回路］
次に、本発明の特徴点である追加クロック生成回路について説明する。まず、追加クロ
ックパルスの必要性について説明する。図４にＡＭＥ処理などのパイプライン処理の様子
を模式的に示す。図示のように、入力データに対してＰ１〜Ｐｎのｎ段のパイプライン処
理を実行するものとする。外部との入出力にＭＰＵインタフェースを使用する場合、外部
のＭＰＵバス３からの外部クロック信号ＣＬＫは入力データ分のクロックパルスしか含ま
ない。よって、追加のクロックパルスを生成しないとｎ段のパイプライン処理を実行する
ことができないという問題が生じる。そこで、本発明では、以下の方法により、追加クロ
ック生成回路２４により追加クロックパルスを生成し、ＡＭＥ回路２２などにおけるパイ
プライン処理に使用する。 [Additional clock generation circuit]
Next, an additional clock generation circuit that is a feature of the present invention will be described. First, the necessity of additional clock pulses will be described. FIG. 4 schematically shows the state of pipeline processing such as AME processing. As shown in the figure, it is assumed that n-stage pipeline processing of P1 to Pn is performed on input data. When the MPU interface is used for external input / output, the external clock signal CLK from the external MPU bus 3 includes only clock pulses for input data. Therefore, there is a problem that n-stage pipeline processing cannot be executed unless an additional clock pulse is generated. Therefore, in the present invention, an additional clock pulse is generated by the additional clock generation circuit 24 by the following method and used for pipeline processing in the AME circuit 22 and the like.

（第１実施例）
次に、追加クロック生成回路の第１実施例について説明する。第１の生成方法は、ｎ段
分のディレイ（遅延回路）を設け、外部から供給される外部クロック信号ＣＬＫを遅延さ
せて追加クロックパルスを生成する。 (First embodiment)
Next, a first embodiment of the additional clock generation circuit will be described. In the first generation method, an n-stage delay (delay circuit) is provided, and an external clock signal CLK supplied from the outside is delayed to generate an additional clock pulse.

図５に、第１実施例の追加クロック生成回路の概略構成を示す。図５（ａ）は第１実施
例の追加クロック生成回路２４の回路構成を示し、図５（ｂ）はタイミングチャートを示
す。図５（ａ）に示すように、追加クロック生成回路２４は、ディレイ（遅延回路）２０
１と、ＯＲ回路２０２により構成される。外部クロック信号ＣＬＫはディレイ２０１及び
ＯＲ回路２０２へ入力される。ディレイ２０１の遅延時間は必要な追加クロックパルスの
数に応じて決定される。つまり、ｎ段分のパイプライン処理のためにｎ個のクロックパル
スを生成する必要がある場合、ディレイ２０１の遅延時間はクロックパルスｎ個分に対応
する。図５（ｂ）に示すようにディレイ２０１から出力される遅延クロック信号Ｄ_CLKは
外部クロック信号ＣＬＫ中のクロックパルスが終了した後にクロックパルスを有している
。よって、ＯＲ回路２０２からの出力クロック信号Ｏ_CLKは外部クロック信号ＣＬＫにお
けるクロックパルスの終了後にもクロックパルスを有するようになる。外部クロック信号
ＣＬＫにおけるクロックパルスの終了後に出力されるクロックパルスが追加分のクロック
パルスに相当する。よって、上記の画像表示装置における外部クロック信号ＣＬＫに基づ
いて、パイプライン処理に必要な不足分の追加クロックパルスを生成することができる。 FIG. 5 shows a schematic configuration of the additional clock generation circuit of the first embodiment. FIG. 5A shows a circuit configuration of the additional clock generation circuit 24 of the first embodiment, and FIG. 5B shows a timing chart. As shown in FIG. 5A, the additional clock generation circuit 24 includes a delay (delay circuit) 20.
1 and an OR circuit 202. The external clock signal CLK is input to the delay 201 and the OR circuit 202. The delay time of the delay 201 is determined according to the number of necessary additional clock pulses. That is, when it is necessary to generate n clock pulses for pipeline processing for n stages, the delay time of the delay 201 corresponds to n clock pulses. As shown in FIG. 5B, the delayed clock signal D_CLK output from the delay 201 has a clock pulse after the clock pulse in the external clock signal CLK is completed. Therefore, the output clock signal O_CLK from the OR circuit 202 has a clock pulse even after the end of the clock pulse in the external clock signal CLK. A clock pulse output after the end of the clock pulse in the external clock signal CLK corresponds to an additional clock pulse. Therefore, a shortage of additional clock pulses necessary for pipeline processing can be generated based on the external clock signal CLK in the image display device.

図６に、第１実施例の変形例に係る追加クロック生成回路２４ａの概略構成を示す。こ
の変形例はノイズ除去機能を有するものである。図５に示す追加クロック生成回路２４で
は、ディレイ２０１内でノイズや不要信号が発生するとそれがそのまま出力に現れてしま
う。そこで、変形例では、外部クロック信号ＣＬＫ中にクロックパルスが存在する間はそ
れを出力し、外部クロック信号ＣＬＫ中にクロックパルスが存在しなくなった後にのみデ
ィレイで生成したクロックパルスを出力する。 FIG. 6 shows a schematic configuration of an additional clock generation circuit 24a according to a modification of the first embodiment. This modification has a noise removal function. In the additional clock generation circuit 24 shown in FIG. 5, if noise or an unnecessary signal is generated in the delay 201, it appears as it is in the output. Therefore, in the modification, the clock pulse is output while the external clock signal CLK exists, and the clock pulse generated by the delay is output only after the clock pulse does not exist in the external clock signal CLK.

具体的には、変形例による追加クロック生成回路２４ａは、ディレイ２１１と、ＡＮＤ
回路２１２と、ＯＲ回路２１３とを備える。外部クロック信号ＣＬＫはディレ２１１及び
ＯＲ回路２１３へ入力される。また、ディレイ２１１から出力される遅延クロック信号D_
ＣＬＫはＡＮＤ回路２１２へ入力される。ＡＮＤ回路２１２の反転入力端子には、図６（
ｂ）に示すように、外部クロック信号ＣＬＫ中にクロックパルスが存在する期間を示すイ
ネーブル信号Ｄ_Enbが入力される。ディレイ２１１から出力される遅延クロック信号Ｄ_C
LKはＡＮＤ回路２１２によりゲートされ、ＯＲ回路２１３へ出力される。これにより、外
部クロック信号ＣＬＫ中にクロックパルスが存在する期間中は、ディレイ２１１から出力
される遅延クロック信号Ｄ_CLKの出力はＡＮＤ回路２１２により停止され、外部クロック
信号ＣＬＫがＯＲ回路２１３から出力クロック信号Ｏ_CLKとして出力される。一方、外部
クロック信号ＣＬＫ中にクロックパルスが存在しなくなると、遅延クロック信号Ｄ_CLKは
ＡＮＤ回路２１２を通過し、ＯＲ回路２１３から出力クロック信号Ｏ_CLKとして出力され
る。このように、外部クロック信号ＣＬＫにクロックパルスが存在する間は遅延クロック
信号Ｄ_CLKを使用しないことにより、ノイズに強い回路とすることができる。 Specifically, the additional clock generation circuit 24a according to the modified example includes a delay 211, AND AND
A circuit 212 and an OR circuit 213 are provided. The external clock signal CLK is input to the delay 211 and the OR circuit 213. The delayed clock signal D_ output from the delay 211
CLK is input to the AND circuit 212. The inverting input terminal of the AND circuit 212 is connected to FIG.
As shown in b), an enable signal D_Enb indicating a period in which a clock pulse exists in the external clock signal CLK is input. Delayed clock signal D_C output from delay 211
LK is gated by the AND circuit 212 and output to the OR circuit 213. As a result, during the period when the clock pulse exists in the external clock signal CLK, the output of the delayed clock signal D_CLK output from the delay 211 is stopped by the AND circuit 212, and the external clock signal CLK is output from the OR circuit 213. Output as O_CLK. On the other hand, when there is no clock pulse in the external clock signal CLK, the delayed clock signal D_CLK passes through the AND circuit 212 and is output from the OR circuit 213 as the output clock signal O_CLK. In this way, a circuit that is resistant to noise can be obtained by not using the delayed clock signal D_CLK while a clock pulse is present in the external clock signal CLK.

（第２実施例）
次に、第２実施例による追加クロック生成回路の概略構成を図７に示す。第２実施例に
よる追加クロック回路は、イベントドリブンタイプの回路構成であり、３段の構成により
３個の追加クロックパルスを生成する。図７に示すように、追加クロック回路２４ｂは、
３つのＳＲラッチ回路ＳＲ１〜ＳＲ３と、ディレイ２２１〜２２５と、ＯＲ回路２２６に
より構成される。ＳＲラッチ回路とディレイの組み合わせを３段設けることにより、３個
の追加クロックパルスを生成する。具体的には、ＳＲラッチ回路の出力を、ディレイを介
して入力へ戻す構成とする。ＳＲラッチ回路の入出力を図８（ｂ）に示す。 (Second embodiment)
Next, FIG. 7 shows a schematic configuration of the additional clock generation circuit according to the second embodiment. The additional clock circuit according to the second embodiment has an event driven type circuit configuration, and generates three additional clock pulses by a three-stage configuration. As shown in FIG. 7, the additional clock circuit 24b
It is composed of three SR latch circuits SR1 to SR3, delays 221 to 225, and an OR circuit 226. Three additional clock pulses are generated by providing three combinations of SR latch circuits and delays. Specifically, the output of the SR latch circuit is returned to the input through a delay. The input / output of the SR latch circuit is shown in FIG.

図８（ａ）に追加クロック生成回路２４ｂのタイミングチャートを示す。初段のＳＲ回
路ＳＲ１の入力を、外部クロック信号ＣＬＫの最後のクロックパルスを示す信号（「最終
クロック信号」と呼ぶ。）とすることにより、ディレイ２２１の遅延時間だけ遅れた位置
にクロックパルスを有する追加クロック信号ＣＬＫ_ADD1が得られる。追加クロック信号
ＣＬＫ_ADD1を、ディレイ２２２を介して次段のＳＲラッチ回路ＳＲ２の入力とし、追加
クロック信号ＣＬＫ_ADD2を生成する。さらに、追加クロック信号ＣＬＫ_ADD2を次段のＳ
Ｒラッチ回路ＳＲ３の入力とし、追加クロック信号ＣＬＫ_ADD3を生成する。ＯＲ回路２
２６は、追加クロック信号ＣＬＫ_ADD1〜ＣＬＫ_ADD3に含まれる全てのクロックパルスを
含む追加クロック信号Ａ_CLKを出力する。なお、図７では、ＳＲラッチ回路の３段構成に
より３個の追加クロックパルスを生成する例を示したが、同様にＳＲラッチ回路をｎ段構
成とすれば、ｎ個の追加クロックパルスが得られる。 FIG. 8A shows a timing chart of the additional clock generation circuit 24b. By setting the input of the SR circuit SR1 in the first stage as a signal indicating the last clock pulse of the external clock signal CLK (referred to as “final clock signal”), the clock pulse is provided at a position delayed by the delay time of the delay 221. An additional clock signal CLK_ADD1 is obtained. The additional clock signal CLK_ADD1 is input to the next stage SR latch circuit SR2 through the delay 222, and the additional clock signal CLK_ADD2 is generated. Further, the additional clock signal CLK_ADD2 is sent to the next stage S.
An additional clock signal CLK_ADD3 is generated as an input to the R latch circuit SR3. OR circuit 2
26 outputs an additional clock signal A_CLK including all clock pulses included in the additional clock signals CLK_ADD1 to CLK_ADD3. FIG. 7 shows an example in which three additional clock pulses are generated by the three-stage configuration of the SR latch circuit. Similarly, if the SR latch circuit has the n-stage configuration, n additional clock pulses are obtained. It is done.

上記の追加クロック生成回路２４ｂをＭＰＵ制御回路２０に適用した場合、外部クロッ
ク信号ＣＬＫにクロックパルスが存在する期間を示すイネーブル信号Ｄ_Enbに基づいて最
終クロック信号を生成し、これを追加クロック生成回路２４ｂへ入力し、追加クロック信
号Ａ_CLKを得る。そして、ＭＰＵ制御回路２０は、イネーブル信号Ｄ_Enbに基づいて、外
部クロック信号ＣＬＫにクロックパルスが存在しなくなった時点で、追加クロック信号Ａ
_CLKに出力を切り換えればよい。 When the above additional clock generation circuit 24b is applied to the MPU control circuit 20, a final clock signal is generated based on an enable signal D_Enb indicating a period in which a clock pulse exists in the external clock signal CLK, and this is generated as an additional clock generation circuit 24b. To obtain an additional clock signal A_CLK. Based on the enable signal D_Enb, the MPU control circuit 20 adds the additional clock signal A when the external clock signal CLK no longer has a clock pulse.
Switch output to _CLK.

（第３実施例）
第３実施例による追加クロック生成回路の概略構成を図９に示す。第３実施例は、内部
クロック信号を用いて追加クロックパルスを生成するものである。前述のように、図２に
示すＭＰＵ制御回路２０には、外部のＭＰＵバス３から外部クロック信号ＣＬＫが入力さ
れるとともに、内部の発振回路４０により生成された内部クロック信号ＣＬＫ_INが入力
されている。よって、外部クロック信号ＣＬＫ中にクロックパルスが存在しなくなった後
は、内部クロック信号ＣＬＫ_INを利用して追加クロックパルスを生成する。 (Third embodiment)
FIG. 9 shows a schematic configuration of the additional clock generation circuit according to the third embodiment. In the third embodiment, an additional clock pulse is generated using an internal clock signal. As described above, the MPU control circuit 20 shown in FIG. 2 receives the external clock signal CLK from the external MPU bus 3 and the internal clock signal CLK_IN generated by the internal oscillation circuit 40. . Therefore, after the clock pulse no longer exists in the external clock signal CLK, an additional clock pulse is generated using the internal clock signal CLK_IN.

図９（ａ）に示すように、第３実施例による追加クロック生成回路２４ｃは、発振回路
２３１と、カウンタ２３２と、デコーダ２３３と、ＡＮＤ回路２３４とを備える。なお、
図２に示すＸドライバ５に適用した場合、発振回路２３１は図２に示す内部発振回路４３
により構成される。発振回路２３１が生成する内部クロック信号ＣＬＫ_INはＡＮＤ回路
２３４へ入力され、その反転信号がカウンタ２３２へ入力される。図９（ｂ）のタイミン
グチャートに示すように、カウンタ２３２はイネーブル信号Ｄ_Enbを受けてカウントを開
始する。イネーブル信号Ｄ_Enbは外部クロック信号ＣＬＫ中にクロックパルスが存在する
期間を示しているので、カウンタ２３２は、外部クロック信号ＣＬＫにクロックパルスが
存在しなくなったときに、内部クロック信号ＣＬＫ_INの反転信号/ＣＬＫ_INのカウント
を開始する。デコーダ２３３は、必要な追加クロック数ｎを予め記憶しており、カウンタ
２３２によるカウント値（Counter_Address）が追加クロック数ｎ（図９（ｂ）の例では
「４」）に達すると、カウンタ２３２のカウント動作を停止させるとともに、カウンタ２
３２のカウント動作を行った期間を示すゲート信号GATE_CをＡＮＤ回路２３４へ供給する
。よって、ＡＮＤ回路２３４は、外部クロック信号ＣＬＫにクロックパルスが無くなった
後、所定の追加クロック数ｎに対応する数だけ内部クロック信号ＣＬＫ_INのクロックパ
ルスを含む追加クロック信号ＡＤＤ_CLKを出力する。よって、ＭＰＵ制御回路２０は、外
部クロック信号ＣＬＫにクロックパルスが無くなった時点で、追加クロック信号ＡＤＤ_C
LKに出力を切り換えればよい。 As shown in FIG. 9A, the additional clock generation circuit 24c according to the third embodiment includes an oscillation circuit 231, a counter 232, a decoder 233, and an AND circuit 234. In addition,
When applied to the X driver 5 shown in FIG. 2, the oscillation circuit 231 is the internal oscillation circuit 43 shown in FIG.
Consists of. The internal clock signal CLK_IN generated by the oscillation circuit 231 is input to the AND circuit 234 and the inverted signal thereof is input to the counter 232. As shown in the timing chart of FIG. 9B, the counter 232 receives the enable signal D_Enb and starts counting. Since the enable signal D_Enb indicates a period in which a clock pulse is present in the external clock signal CLK, the counter 232 detects the inverted signal / CLK_IN of the internal clock signal CLK_IN when the external clock signal CLK no longer exists. Start counting. The decoder 233 stores the necessary additional clock number n in advance, and when the count value (Counter_Address) by the counter 232 reaches the additional clock number n (“4” in the example of FIG. 9B), the counter 232 While stopping the count operation, counter 2
A gate signal GATE_C indicating the period during which the 32 count operations are performed is supplied to the AND circuit 234. Therefore, the AND circuit 234 outputs the additional clock signal ADD_CLK including the clock pulses of the internal clock signal CLK_IN by the number corresponding to the predetermined additional clock number n after the external clock signal CLK has no clock pulse. Therefore, the MPU control circuit 20 adds the additional clock signal ADD_C when the external clock signal CLK has no clock pulse.
Switch the output to LK.

［ＡＭＥ回路］
次に、図２に示すＡＭＥ回路２２の例を説明する。上記の追加クロック生成回路はＡＭ
Ｅ回路２２によるパイプライン処理で不足するｎ個のクロックパルスを生成するものであ
り、生成された追加クロックパルスはＡＭＥ回路２２内で使用される。 [AME circuit]
Next, an example of the AME circuit 22 shown in FIG. 2 will be described. The above additional clock generation circuit is AM
The n clock pulses that are insufficient in the pipeline processing by the E circuit 22 are generated, and the generated additional clock pulses are used in the AME circuit 22.

図３にＡＭＥ回路２２の内部構成を示す。ＡＭＥ回路２２は、レジスタ部１１３と、統
計値算出部１１７と、画像補正ブロック１５０ａ、１５０ｂと、マルチプレクサ（Multip
lexer）１２１と、を備えている。ＡＭＥ回路２２は、静止画や動画などの画像データを
取得し、これらの画像データをフレームごとに自動的に画像補正する回路である。ＡＭＥ
回路２２は、主に、表示される画像を強調（エンハンス）する画像補正を行う。 FIG. 3 shows the internal configuration of the AME circuit 22. The AME circuit 22 includes a register unit 113, a statistical value calculation unit 117, image correction blocks 150a and 150b, and a multiplexer (Multip
lexer) 121. The AME circuit 22 is a circuit that acquires image data such as a still image and a moving image and automatically corrects the image data for each frame. AME
The circuit 22 mainly performs image correction to enhance (enhance) the displayed image.

ＡＭＥ回路２２に対しては、ＭＰＵ制御回路２０からクロック信号ＣＬＫ１が入力され
る。ここで、クロック信号ＣＬＫ１は、上述の追加クロックパルスを含む信号である。即
ち、ＭＰＵ制御回路２０は、外部クロック信号ＣＬＫにクロックパルスが存在する期間中
はそのクロックパルスをクロック信号ＣＬＫ１としてＡＭＥ回路２２へ供給し、外部クロ
ック信号ＣＬＫにクロックパルスが存在しなくなると、追加クロック生成回路２４により
生成した追加クロックパルスをクロック信号ＣＬＫ１としてＡＭＥ回路２２へ供給する。 A clock signal CLK 1 is input from the MPU control circuit 20 to the AME circuit 22. Here, the clock signal CLK1 is a signal including the above-described additional clock pulse. That is, the MPU control circuit 20 supplies the clock pulse to the AME circuit 22 as the clock signal CLK1 during a period in which the external clock signal CLK has a clock pulse, and adds when the clock pulse no longer exists in the external clock signal CLK. The additional clock pulse generated by the clock generation circuit 24 is supplied to the AME circuit 22 as the clock signal CLK1.

また、ＡＭＥ回路２２には、画像データｄ１及び当該画像データの同期信号ＳＹ１（垂
直同期信号と水平同期信号を含む）も入力される。ＡＭＥ回路２２内の処理部は、基本的
に同期信号ＳＹ１に対応するタイミングにて処理を行う。なお、入力される画像データｄ
１はＲＧＢ形式のデータであり、例えば２４ビット／画素のデータであるものとする。 The AME circuit 22 also receives image data d1 and a synchronization signal SY1 (including a vertical synchronization signal and a horizontal synchronization signal) of the image data. The processing unit in the AME circuit 22 basically performs processing at a timing corresponding to the synchronization signal SY1. Input image data d
Reference numeral 1 denotes RGB format data, for example, data of 24 bits / pixel.

入力された画像データｄ１は、画像データｄ２ａと画像データｄ２ｂに分割され、それ
ぞれ画像補正ブロック１５０ａと画像補正ブロック１５０ｂに供給される。また、クロッ
ク信号ＣＬＫ１はクロック信号ＣＬＫ２ａとクロック信号ＣＬＫ２ｂに分配され、画像補
正ブロック１５０ａ、１５０ｂに供給される。 The input image data d1 is divided into image data d2a and image data d2b and supplied to the image correction block 150a and the image correction block 150b, respectively. The clock signal CLK1 is distributed to the clock signal CLK2a and the clock signal CLK2b and supplied to the image correction blocks 150a and 150b.

レジスタ部１１３は、レジスタを有しており、レジスタ内に画像補正量を設定値として
記憶している。そして、レジスタ部１１３は、供給される同期信号ＳＹ１のタイミングに
て、画像補正ブロック１５０ａ、５０ｂ内の複数の処理部、及びマルチプレクサ１２１に
、画像補正量に対応する設定値を出力する。 The register unit 113 has a register, and stores the image correction amount as a set value in the register. Then, the register unit 113 outputs a setting value corresponding to the image correction amount to the plurality of processing units in the image correction blocks 150a and 50b and the multiplexer 121 at the timing of the supplied synchronization signal SY1.

ＡＭＥ回路２２は、２グループに分割された画像データｄ２ａ、ｄ２ｂを画像補正ブロ
ック１５０ａと画像補正ブロック１５０ｂの２ブロックにて画像補正する。具体的には、
画像補正ブロック１５０ａと画像補正ブロック１５０ｂは、入力された画像データｄ２ａ
、ｄ２ｂの各々に対して階調値のヒストグラム、輝度総和、及び彩度総和（即ち、「総和
データ」）を算出し、総和データを統計値算出部１１７に供給する。統計値算出部１１７
は、総和データから画像データの統計値を算出し、算出した統計値を画像補正ブロック１
５０ａ、１５０ｂのそれぞれに供給する。そして、画像補正ブロック１５０ａと画像補正
ブロック１５０ｂは、統計値算出部１１７から供給された統計値に基づいて画像補正量を
求め、この画像補正量を用いて画像データに対して画像補正を行う。画像補正ブロック１
５０ａと画像補正ブロック１５０ｂにて画像補正された画像データｄ６ａ、ｄ６ｂは、マ
ルチプレクサ１２１に供給される。 The AME circuit 22 corrects the image data d2a and d2b divided into two groups with two blocks, an image correction block 150a and an image correction block 150b. In particular,
The image correction block 150a and the image correction block 150b are input image data d2a.
, D2b, a gradation value histogram, a luminance sum, and a saturation sum (ie, “sum data”) are calculated, and the sum data is supplied to the statistical value calculation unit 117. Statistical value calculation unit 117
Calculates the statistical value of the image data from the total data, and uses the calculated statistical value as the image correction block 1
It supplies to each of 50a, 150b. Then, the image correction block 150a and the image correction block 150b obtain an image correction amount based on the statistical value supplied from the statistical value calculation unit 117, and perform image correction on the image data using the image correction amount. Image correction block 1
The image data d6a and d6b subjected to image correction by the image correction block 150b and the image correction block 50a are supplied to the multiplexer 121.

マルチプレクサ１２１は、２つの画像データｄ６ａ、ｄ６ｂを１つにまとめた画像デー
タＳ２を生成し、生成した画像データＳ２を出力する。この画像データＳ２はＭＰＵ制御
回路２０内で必要な処理を施された後、Ｉ／Ｏバッファ３３へ供給される。 The multiplexer 121 generates image data S2 in which the two image data d6a and d6b are combined into one, and outputs the generated image data S2. The image data S2 is supplied to the I / O buffer 33 after necessary processing is performed in the MPU control circuit 20.

次に、画像補正ブロック１５０ａ、５０ｂ、及び統計値算出部１７にて実行される画像
処理を詳細に説明する。 Next, image processing executed by the image correction blocks 150a and 50b and the statistical value calculation unit 17 will be described in detail.

画像補正ブロック１５０ａは、ＹＵＶ変換部１１５ａと、総和データ算出部１１６ａと
、補正量算出部１１８ａと、画像補正部１１９ａと、ＲＧＢ変換部１２０ａと、を備えて
いる。同様に、画像補正ブロック１５０ｂは、ＹＵＶ変換部１１５ｂと、総和データ算出
部１１６ｂと、補正量算出部１１８ｂと、画像補正部１１９ｂと、ＲＧＢ変換部１２０ｂ
と、を備えている。 The image correction block 150a includes a YUV conversion unit 115a, a total data calculation unit 116a, a correction amount calculation unit 118a, an image correction unit 119a, and an RGB conversion unit 120a. Similarly, the image correction block 150b includes a YUV conversion unit 115b, a total data calculation unit 116b, a correction amount calculation unit 118b, an image correction unit 119b, and an RGB conversion unit 120b.
And.

ＹＵＶ変換部１１５ａ、１１５ｂには、それぞれ画像データｄ２ａ、ｄ２ｂと、クロッ
ク信号ＣＬＫ２ａ、ＣＬＫ２ｂと、が入力される。ＹＵＶ変換部１１５ａ、１１５ｂは、
ＲＧＢ形式の画像データｄ２ａ、ｄ２ｂをＹＵＶ形式に変換する（ＹＵＶ変換）。ＹＵＶ
変換部１１５ａ、１１５ｂは、ＹＵＶ変換した画像データｄ３ａ、ｄ３ｂを画像補正部１
１９ａ、１１９ｂに供給すると共に、ＹＵＶ変換した画像データｄ４ａ、ｄ４ｂを総和デ
ータ算出部１１６ａ、１１６ｂに供給する。なお、ＹＵＶ変換部１１５ａ、１１５ｂは、
画面の一部の領域（サンプリングエリアとも呼ぶ。）を抽出したデータを画像データｄ４
ａ、ｄ４ｂとして総和データ算出部１１６ａ、１１６ｂに供給することができる。 Image data d2a and d2b and clock signals CLK2a and CLK2b are input to the YUV converters 115a and 115b, respectively. YUV converters 115a and 115b
The RGB format image data d2a and d2b are converted into YUV format (YUV conversion). YUV
The conversion units 115a and 115b convert the YUV converted image data d3a and d3b into the image correction unit 1.
The image data d4a and d4b subjected to YUV conversion are supplied to the sum data calculation units 116a and 116b. The YUV converters 115a and 115b are
Data obtained by extracting a partial area of the screen (also referred to as a sampling area) is image data d4.
A and d4b can be supplied to the sum data calculation units 116a and 116b.

総和データ算出部１１６ａ、１１６ｂは、取得した画像データｄ４ａ、ｄ４ｂに係る総
和データを算出する。具体的には、総和データ算出部１１６ａ、１１６ｂは、階調値のヒ
ストグラムを生成すると共に、輝度総和と彩度総和を算出する。また、総和データ算出部
１１６ａ、１１６ｂは、供給される同期信号ＳＹ３ａ、ＳＹ３ｂのタイミングにてフレー
ム期間中に上記の処理を行う。このように算出された総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂ
は、統計値算出部１１７に出力される。 The sum data calculation units 116a and 116b calculate sum data related to the acquired image data d4a and d4b. Specifically, the total data calculation units 116a and 116b generate gradation value histograms and calculate the luminance sum and the saturation sum. Further, the sum data calculation units 116a and 116b perform the above processing during the frame period at the timing of the supplied synchronization signals SY3a and SY3b. Sum data Sum_a and Sum_b calculated in this way
Is output to the statistical value calculation unit 117.

統計値算出部１１７は、取得した総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂに基づいて、画像
データｄ４ａ、ｄ４ｂの輝度及び彩度に係る統計値を算出する。具体的には、統計値算出
部１１７は統計値として、輝度の最大値／最小値と、輝度及び彩度の平均値と、輝度の標
準偏差と、を算出する。統計値算出部１１７は、供給される同期信号ＳＹ４のタイミング
にて上記の処理を行うと共に、総和データ算出部１１６ａ、１１６ｂによる１つのフレー
ムの処理が終了した後に処理を行う。 The statistical value calculation unit 117 calculates statistical values related to the luminance and saturation of the image data d4a and d4b based on the acquired sum data Sum_a and Sum_b. Specifically, the statistical value calculation unit 117 calculates the maximum value / minimum value of luminance, the average value of luminance and saturation, and the standard deviation of luminance as statistical values. The statistical value calculation unit 117 performs the above processing at the timing of the supplied synchronization signal SY4, and performs the processing after the processing of one frame by the total data calculation units 116a and 116b is completed.

また、統計値算出部１１７は、レジスタ部１１３から供給される信号Ｓｅｔ１に基づい
て、総和データＳｕｍ＿ａ、Ｓｕｍ＿ｂから統計値Ｓｔａ＿ａ、Ｓｔａ＿ｂを算出する。
具体的には、信号Ｓｅｔ１は、統計値算出部１１７が総和データ算出部１１６ａ及び１１
６ｂから出力された総和データＳｕｍ＿ａ及びＳｕｍ＿ｂの各々を、後段の画像補正部１
１９ａ、１１９ｂにおいて使用する統計値とする（以下、「統計値独立モード」とも呼ぶ
。）か、それらの総計を画像補正部１１９ａ、１１９ｂにおいて使用する統計値とする（
以下、「統計値総計モード」とも呼ぶ。）か、を示すモード情報を含んでいる。信号Ｓｅ
ｔ１が統計値総計モードを示している場合、統計値算出部１１７は、総和データＳｕｍ＿
ａ、Ｓｕｍ＿ｂの各々から算出した統計値を総計した値を統計値として出力する。この場
合、統計値算出部１１７から出力される統計値Ｓｔａ＿ａと統計値Ｓｔａ＿ｂは同一の値
となる。 Further, the statistical value calculation unit 117 calculates the statistical values Sta_a and Sta_b from the total data Sum_a and Sum_b based on the signal Set1 supplied from the register unit 113.
Specifically, for the signal Set1, the statistical value calculation unit 117 performs summation data calculation units 116a and 11a.
Each of the sum data Sum_a and Sum_b output from 6b is converted into an image correction unit 1 in the subsequent stage.
Statistical values used in 19a and 119b (hereinafter also referred to as “statistical value independent mode”), or a total of those values is used as a statistical value used in the image correction units 119a and 119b (
Hereinafter, it is also referred to as “statistical value total mode”. ) Or mode information indicating whether or not. Signal Se
When t1 indicates the statistical value total mode, the statistical value calculation unit 117 performs summation data Sum_
The total value of the statistical values calculated from each of a and Sum_b is output as a statistical value. In this case, the statistical value Sta_a and the statistical value Sta_b output from the statistical value calculation unit 117 are the same value.

一方、信号Ｓｅｔ１が統計値独立モードを示している場合、統計値算出部１１７は、総
和データＳｕｍ＿ａ、Ｓｕｍ＿ｂの各々から算出された統計値をそれぞれ画像補正部１１
９ａ及び１１９ｂへ出力する。即ち、統計値算出部１１７は、総和データＳｕｍ＿ａ及び
Ｓｕｍ＿ｂの各統計値を総計しない。よって、統計値算出部１１７から出力される統計値
Ｓｔａ＿ａと統計値Ｓｔａ＿ｂは異なる値となる。 On the other hand, when the signal Set1 indicates the statistical value independent mode, the statistical value calculation unit 117 uses the statistical value calculated from each of the sum data Sum_a and Sum_b as the image correction unit 11.
Output to 9a and 119b. That is, the statistical value calculation unit 117 does not total the statistical values of the sum data Sum_a and Sum_b. Therefore, the statistical value Sta_a and the statistical value Sta_b output from the statistical value calculation unit 117 are different values.

以上のように算出された統計値Ｓｔａ＿ａ、Ｓｔａ＿ｂは、補正量算出部１１８ａ、１
１８ｂに供給される。補正量算出部１１８ａ、１１８ｂは、取得した統計値Ｓｔａ＿ａ、
Ｓｔａ＿ｂに基づいて画像データに対して補正する強さ（即ち、画像補正量）を算出する
。具体的には、補正量算出部１１８ａ、１１８ｂは、レベル補正係数と、ガンマ補正量と
、コントラスト補正量と、彩度補正量と、を算出する。この際、補正量算出部１１８ａ、
１１８ｂは、レジスタ部１１３から供給される設定値Ｓｅｔ２ａ、２ｂに基づいて画像補
正量を調整する。即ち、コントラスト補正などの各画像補正は、レジスタ部１１３に設定
された設定値に応じた強度で実行されることになる。こうして算出された画像補正量に対
応する信号Ｃｏｒｒ＿ａ、Ｃｏｒｒ＿ｂは、画像補正部１１９ａ、１１９ｂに出力される
。 The statistical values Sta_a and Sta_b calculated as described above are the correction amount calculation units 118a and 118a.
18b. The correction amount calculation units 118a and 118b are configured to obtain the acquired statistical value Sta_a,
Based on Sta_b, the strength for correcting the image data (that is, the image correction amount) is calculated. Specifically, the correction amount calculation units 118a and 118b calculate a level correction coefficient, a gamma correction amount, a contrast correction amount, and a saturation correction amount. At this time, the correction amount calculation unit 118a,
Reference numeral 118b adjusts the image correction amount based on the set values Set2a and 2b supplied from the register unit 113. That is, each image correction such as contrast correction is executed with an intensity corresponding to the set value set in the register unit 113. Signals Corr_a and Corr_b corresponding to the image correction amounts calculated in this way are output to the image correction units 119a and 119b.

画像補正部１１９ａ、１１９ｂには、レジスタ部１１３から供給される設定値Ｓｅｔ３
ａ、Ｓｅｔ３ｂと、補正量算出部１１８ａ、１１８ｂから供給される補正量Ｃｏｒｒ＿ａ
、Ｃｏｒｒ＿ｂと、ＹＵＶ変換部１１５ａ、１１５ｂにてＹＵＶ変換された画像データｄ
３ａ、ｄ３ｂと、が供給される。画像補正部１１９ａ、１１９ｂは、画像データｄ３ａ、
ｄ３ｂに対して、補正量Ｃｏｒｒ＿ａ、Ｃｏｒｒ＿ｂ及び設定値Ｓｅｔ３ａ、Ｓｅｔ３ｂ
に基づいて画像補正を行う。具体的には、画像補正部１１９ａ、１１９ｂは、レベル補正
と、ガンマ補正と、コントラスト補正と、彩度補正と、を画像データｄ３ａ、ｄ３ｂに対
して行う。こうして画像補正された画像データｄ５ａ、ｄ５ｂは、ＲＧＢ変換部１２０ａ
、１２０ｂに出力される。 The image correction units 119a and 119b have a set value Set3 supplied from the register unit 113.
a, Set3b and the correction amount Corr_a supplied from the correction amount calculation units 118a and 118b
Corr_b and image data d YUV-converted by the YUV converters 115a and 115b
3a and d3b are supplied. The image correction units 119a and 119b are connected to the image data d3a,
For d3b, correction amounts Corr_a, Corr_b and set values Set3a, Set3b
Image correction is performed based on the above. Specifically, the image correction units 119a and 119b perform level correction, gamma correction, contrast correction, and saturation correction on the image data d3a and d3b. The image data d5a and d5b subjected to the image correction in this way are converted into the RGB conversion unit 120a.
, 120b.

ＲＧＢ変換部１２０ａ、１２０ｂは、供給されたＹＵＶ形式の画像データｄ５ａ、ｄ５
ｂをＲＧＢ形式のデータに変換する（即ち、「ＲＧＢ変換」）。ＲＧＢ変換部１２０ａ、
１２０ｂは、ＲＧＢ変換した画像データｄ６ａ、ｄ６ｂをマルチプレクサ１２１に供給す
る。そして、マルチプレクサ１２１は、２つの画像データｄ６ａ、ｄ６ｂを１つにまとめ
た画像データｄ７を出力する。 The RGB conversion units 120a and 120b are configured to supply the supplied YUV format image data d5a and d5.
b is converted into RGB format data (ie, “RGB conversion”). RGB converter 120a,
120b supplies the RGB-converted image data d6a and d6b to the multiplexer 121. Then, the multiplexer 121 outputs image data d7 in which the two image data d6a and d6b are combined into one.

［他の適用例］
上記の実施形態では、本発明による追加クロック生成回路２４を用いてクロックパルス
が追加されたクロック信号をＡＭＥ回路２２に供給している。これ以外に、ＭＰＵ制御回
路２０が色変換回路を備える場合、クロックパルスが追加されたクロック信号を色変換回
路におけるパイプライン処理に使用することもできる。 [Other application examples]
In the above embodiment, the clock signal to which the clock pulse has been added is supplied to the AME circuit 22 using the additional clock generation circuit 24 according to the present invention. In addition, when the MPU control circuit 20 includes a color conversion circuit, a clock signal to which a clock pulse is added can be used for pipeline processing in the color conversion circuit.

図１０（ａ）は、色変換回路３００の一例の内部構成を示すブロック図である。図示の
ように、色変換回路３００は、色変換演算部３１０と、階調補正部３２０と、減色処理部
３３０とを備える。色変換回路３００へは、クロック信号ＣＬＫ２と、画像データＤ１と
、レジスタ制御信号Ｓｃとが入力されている。ここで、クロック信号ＣＬＫ２としては、
本発明の追加クロック生成回路によりクロックパルスが追加されたクロック信号が入力さ
れる。 FIG. 10A is a block diagram illustrating an internal configuration of an example of the color conversion circuit 300. As illustrated, the color conversion circuit 300 includes a color conversion calculation unit 310, a gradation correction unit 320, and a color reduction processing unit 330. The color conversion circuit 300 receives the clock signal CLK2, the image data D1, and the register control signal Sc. Here, as the clock signal CLK2,
A clock signal to which a clock pulse is added by the additional clock generation circuit of the present invention is input.

色変換演算部３１０は、外部から入力される画像データＤ１に対して所望の色特性への
色変換処理を施し、色変換後の画像データＤ２を階調補正部３２０へ供給する。入力され
る画像データＤ１は例えばＲＧＢ各色８ビットのデジタルデータであり、色変換演算部３
１０は図１０（ｂ）に示す３×３のマトリクス演算により色変換処理を行う。 The color conversion calculation unit 310 performs color conversion processing to desired color characteristics on the image data D1 input from the outside, and supplies the image data D2 after color conversion to the gradation correction unit 320. The input image data D1 is digital data of 8 bits for each color of RGB, for example, and the color conversion calculation unit 3
10 performs color conversion processing by a 3 × 3 matrix operation shown in FIG.

階調補正部３２０は、色変換後の画像データＤ２に対して階調特性補正としてのガンマ
補正を行い、補正後の画像データＤ３を減色処理部３３０へ供給する。なお、階調補正部
２０へは、レジスタ制御信号Ｓｃが入力されている。 The gradation correction unit 320 performs gamma correction as gradation characteristic correction on the color-converted image data D2, and supplies the corrected image data D3 to the color reduction processing unit 330. Note that the register control signal Sc is input to the gradation correction unit 20.

減色処理部３３０は、ガンマ補正後の画像データＤ３に対して減色処理を行う。ガンマ
補正後の画像データＤ３はＲＧＢ各色８ビットのデータであり、減色処理部３０は例えば
その上位６ビットをビットスライスすることによりＲＧＢ各色６ビットのデータとし、下
位２ビットのデータに基づいてディザ処理を適用してＲＧＢ各色６ビット（ディザ処理に
より各色８ビット相当となっている）の画像データＤ１０を画像表示装置１０２へ供給す
る。 The color reduction processing unit 330 performs color reduction processing on the image data D3 after gamma correction. The image data D3 after the gamma correction is 8-bit data for each RGB color, and the color reduction processing unit 30 converts the upper 6 bits into, for example, 6-bit data for each RGB color, and dithers based on the lower 2-bit data. By applying the processing, image data D10 of 6 bits for each color of RGB (corresponding to 8 bits for each color by the dither processing) is supplied to the image display device 102.

１０表示装置、１２画像処理部、１４液晶表示パネル、１６ドライバ、
１８液晶表示部、２０ＲＧＢ信号、２２４色信号。 10 display device, 12 image processing unit, 14 liquid crystal display panel, 16 driver,
18 liquid crystal display, 20 RGB signals, 22 4 color signals.

Claims

内部クロック信号を発生する内部クロック発生回路と、
外部クロック信号中にクロックパルスが存在する期間を示すイネーブル信号に基づいて
、前記外部クロック信号中のクロックパルスが終了した後、前記内部クロックパルスの数
を計数するカウンタと、
前記カウンタのカウント値が所定の追加クロック数に到るまでの間、前記内部クロック
信号のクロックパルスを追加クロックパルスとして出力する追加クロックパルス発生回路
と、を備えることを特徴とするクロック発生回路。 An internal clock generation circuit for generating an internal clock signal;
A counter that counts the number of the internal clock pulses after the clock pulse in the external clock signal ends based on an enable signal indicating a period in which the clock pulse exists in the external clock signal;
An additional clock pulse generation circuit that outputs a clock pulse of the internal clock signal as an additional clock pulse until the count value of the counter reaches a predetermined number of additional clocks.

前記イネーブル信号に基づいて、前記外部クロック信号中にクロックパルスが存在する
期間には前記外部クロック信号を出力し、前記外部クロック信号中にクロックパルスが存
在しない期間には前記追加クロックパルスを出力する切替出力回路を備えることを特徴と
する請求項１に記載のクロック発生回路。 Based on the enable signal, the external clock signal is output when a clock pulse is present in the external clock signal, and the additional clock pulse is output when a clock pulse is not present in the external clock signal. The clock generation circuit according to claim 1, further comprising a switching output circuit.

請求項１または請求項２に記載のクロック発生回路から供給される前記追加クロックパ
ルスと、画像データと、当該画像データの同期信号と、に基づいて画像補正を行う画像表
示装置であって、
前記画像表示装置に入力される外部クロック信号にクロックパルスが存在しない場合、
前記追加クロックパルスにより出力された前記追加クロックパルスを前記外部クロック信
号として供給することを特徴とする画像表示装置。 An image display device that performs image correction based on the additional clock pulse supplied from the clock generation circuit according to claim 1 or 2, image data, and a synchronization signal of the image data,
When there is no clock pulse in the external clock signal input to the image display device,
The image display apparatus, wherein the additional clock pulse output by the additional clock pulse is supplied as the external clock signal.