JP4801942B2 - Thin film transistor mounted wiring board - Google Patents
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Description
本発明は、アクティブマトリックス型液晶表示等に用いられる薄膜トランジスタ搭載配線基板に関するものであり、特に、薄膜トランジスタのゲート電極と信号配線等の配線とでテーパ角度が異なる新規な薄膜トランジスタ搭載配線基板に関する。 The present invention relates to a thin film transistor mounting wiring substrate used for active matrix liquid crystal display and the like, and more particularly to a novel thin film transistor mounting wiring substrate in which a taper angle is different between a gate electrode of a thin film transistor and a wiring such as a signal wiring.
多結晶シリコン膜を用いた薄膜トランジスタ搭載配線基板、例えば液晶パネルの製造においては、ドライバー回路や電源回路等、駆動用回路を構成する薄膜トランジスタを基板上に作り込むことが行われており、例えば外付け集積回路（ＩＣ）として設置していた駆動回路も基板上に作り込むようになってきている。この場合、薄膜トランジスタのトランジスタ特性の向上や、液晶パネルの周囲に配線形成等のために必要となるいわゆる額縁領域の狭小化等を実現するためには、配線の微細化が要求されている。そして、配線を微細化するためには、ゲート電極や信号配線の配線幅や配線間隔を小さくする必要がある。 In the manufacture of a thin film transistor-equipped wiring substrate using a polycrystalline silicon film, for example, a liquid crystal panel, a thin film transistor constituting a driving circuit such as a driver circuit or a power supply circuit is formed on the substrate. A drive circuit that has been installed as an integrated circuit (IC) is also built on a substrate. In this case, in order to improve the transistor characteristics of the thin film transistor and to narrow the so-called frame area necessary for forming the wiring around the liquid crystal panel, it is required to make the wiring finer. In order to miniaturize the wiring, it is necessary to reduce the wiring width and the wiring interval of the gate electrode and the signal wiring.
従来、前述のような多結晶シリコンを半導体層に用いたドライバ内蔵型の液晶パネルの製造においては、半導体層上のゲート電極及びゲート電極間の配線は一括エッチングにより形成するのが一般的である。従来のエッチング方法について説明すると、ゲート電極、及びこれと同一レイヤーとして形成される配線は、金属等のゲート材料を基板全面に成膜した後、フォトリソ工程で所定のパターンのレジストマスクを形成し、これをマスクとして前記ゲート材料をエッチングして全配線を形成する。 Conventionally, in manufacturing a driver built-in type liquid crystal panel using polycrystalline silicon as a semiconductor layer as described above, the gate electrode on the semiconductor layer and the wiring between the gate electrodes are generally formed by batch etching. . Explaining the conventional etching method, the gate electrode and the wiring formed as the same layer are formed by depositing a gate material such as metal on the entire surface of the substrate, and then forming a resist mask having a predetermined pattern by a photolithography process, Using this as a mask, the gate material is etched to form all the wiring.
あるいは、ゲート電極及び配線を２回のフォトリソ工程、エッチング工程で形成する技術も知られている（例えば、特許文献１等を参照）。この特許文献１記載の技術では、ｐチャンネル型薄膜トランジスタのゲート電極をエッチングする第１フォトリソグラフィ工程と、ｎチャンネル型トランジスタのゲート電極及び走査配線等をエッチングする第２フォトリソグラフィ工程の２回のフォトリソグラフィ工程を行い、且つ、第２フォトリソグラフィ工程において２段階のエッチングを行っている。
ところで、前述の従来例では、ゲート電極及び配線を一括エッチングする場合においても、あるいは特許文献２記載の発明のように２回のフォトリソ工程を行う場合においても、ゲート電極（特許文献１においてはｎチャンネル型薄膜トランジスタのゲート電極）と配線とは同一のフォトリソ工程でエッチングされることになり、したがってゲート電極と配線の側壁のテーパ形状（角度）は同じである。 By the way, in the above-described conventional example, even when the gate electrode and the wiring are collectively etched, or when the photolithography process is performed twice as in the invention described in Patent Document 2, the gate electrode (n in Patent Document 1 is n). The gate electrode of the channel thin film transistor) and the wiring are etched in the same photolithography process, and therefore the taper shape (angle) of the side wall of the gate electrode and the wiring is the same.
一方で、薄膜トランジスタの特性を向上させるためには、ゲート電極幅（いわゆるＬ長）を１μｍ〜１．５μｍと小さく設計する必要があり、この場合、線幅のバラツキ制御が必要になる。そのためには、レジスト形状のバラツキを小さくする必要があり、通常、レジストのテーパ角度を６５°〜８０°程度に設定している。前記のようなレジストマスクを用いてエッチングを行った場合、ゲート電極や配線の側壁のテーパ角度は９０°前後になり、側壁が垂直に近い状態でエッチングされる。 On the other hand, in order to improve the characteristics of the thin film transistor, it is necessary to design the gate electrode width (so-called L length) to be as small as 1 μm to 1.5 μm. In this case, it is necessary to control the variation in line width. For this purpose, it is necessary to reduce the variation of the resist shape, and the taper angle of the resist is usually set to about 65 ° to 80 °. When etching is performed using the resist mask as described above, the taper angle of the side walls of the gate electrode and the wiring is about 90 °, and etching is performed in a state where the side walls are nearly vertical.
しかしながら、薄膜トランジスタを構成するゲート電極の側壁が垂直に近いと、ゲート電極上に形成される層間絶縁膜のゲート電極端部でのカバレッジが悪くなり、クラックが入り易くなるという問題が生ずる。半導体層上のゲート電極端部において層間絶縁膜にクラックが入ると、その部分から不純物汚染があり、トランジスタ特性が劣化するという不良が発生する。 However, when the side wall of the gate electrode constituting the thin film transistor is almost vertical, the coverage at the edge of the gate electrode of the interlayer insulating film formed on the gate electrode is deteriorated, and there is a problem that cracks are easily generated. If a crack occurs in the interlayer insulating film at the end of the gate electrode on the semiconductor layer, there is a defect that there is impurity contamination from that portion and the transistor characteristics deteriorate.
前記クラックの発生や不純物汚染を防止するためには、例えば半導体層上のゲート電極の側壁のテーパ角度が５０°〜７０°程度になるようにテーパ加工を施すことが考えられるが、この場合にはゲート電極以外の配線の側壁もテーパ形状となるので、エッチング変換差が大きくなって配線間隔を小さくできないという問題が生ずる。特許文献１記載の発明では、ゲート電極及び配線の形成を２回のフォトリソ工程、エッチング形成で行っているが、ｐチャンネル型薄膜トランジスタ、あるいはｎチャンネル型薄膜トランジスタのいずれか一方のゲート電極と配線とは同一の工程で加工されるため、やはり前記の問題が残る。 In order to prevent the occurrence of cracks and impurity contamination, for example, it is conceivable to perform taper processing so that the taper angle of the side wall of the gate electrode on the semiconductor layer is about 50 ° to 70 °. Since the sidewalls of the wiring other than the gate electrode also have a tapered shape, a problem arises in that the etching conversion difference becomes large and the wiring interval cannot be reduced. In the invention described in Patent Document 1, the gate electrode and the wiring are formed by two photolithographic processes and etching. However, the gate electrode and the wiring of either the p-channel thin film transistor or the n-channel thin film transistor are Since the same process is used, the above problem still remains.
以上のように、ゲート電極とゲート電極間の配線（引き回し）等を同一の工程で形成する従来方法では、層間絶縁膜におけるクラックの発生による不純物汚染の防止と、配線間隔の狭小化（すなわち、例えば額縁領域の狭小化）を両立することは難しいのが実情である。本発明は、このような従来の実情に鑑みて提案されたものであり、ゲート電極と配線のテーパ形状をそれぞれ最適化することができ、不純物汚染によるトランジスタ特性の劣化を防ぐことができ、しかも配線間を狭くすることで狭額縁化することが可能な薄膜トランジスタ搭載配線基板を提供することを目的とする。 As described above, in the conventional method of forming the gate electrode and the wiring (route) between the gate electrodes in the same process, the prevention of impurity contamination due to the generation of cracks in the interlayer insulating film and the reduction of the wiring interval (that is, for example it is reality the difficulty to achieve both narrowing) of the frame region. The present invention has been proposed in view of such a conventional situation, and the taper shapes of the gate electrode and the wiring can be optimized, respectively, and deterioration of transistor characteristics due to impurity contamination can be prevented. It is an object of the present invention to provide a thin film transistor mounting wiring board that can be narrowed by narrowing the space between wirings.
前述の目的を達成するために、本発明に係る薄膜トランジスタ搭載配線基板は、基板上に半導体層が形成され、当該半導体層上にゲート絶縁膜を介してゲート電極が形成されて薄膜トランジスタが構成されるとともに、前記ゲート電極と同一レイヤーで配線が形成されてなり、前記ゲート電極の側壁のテーパ角度が、前記配線の側壁のテーパ角度よりも小であって、前記ゲート電極の側壁のテーパ角度が基板面に対して３０°〜８５°であり、前記配線の側壁のテーパ角度が基板面に対して８５°以上であることを特徴とする。 In order to achieve the above-described object, a thin film transistor mounting wiring board according to the present invention includes a semiconductor layer formed on the substrate, and a gate electrode is formed on the semiconductor layer via a gate insulating film to form a thin film transistor. In addition, the wiring is formed in the same layer as the gate electrode, the taper angle of the side wall of the gate electrode is smaller than the taper angle of the side wall of the wiring, and the taper angle of the side wall of the gate electrode is the substrate. It is 30 ° to 85 ° with respect to the surface, and the taper angle of the side wall of the wiring is 85 ° or more with respect to the substrate surface .
本発明の薄膜トランジスタ搭載配線基板においては、前述の通りゲート電極の側壁のテーパ角度と配線の側壁のテーパ角度が異なり、それぞれ最適の角度に設定されている。したがって、例えば配線の側壁のテーパ角度を垂直に近いものとすることで、配線間を狭くすることができ、狭額縁化が実現される。同時に、ゲート電極の側壁のテーパ角度を小さく設定することで、ゲート電極端部での層間絶縁膜のカバレッジを良好なものとすることができ、これによってクラックの発生が抑制され、不純物汚染によるトランジスタ特性の劣化も抑えられる。 In the thin film transistor-mounted wiring substrate of the present invention, as described above, the taper angle of the side wall of the gate electrode is different from the taper angle of the side wall of the wiring, and each is set to an optimum angle. Therefore, for example, by setting the taper angle of the side wall of the wiring to be nearly vertical, the space between the wirings can be narrowed, and a narrow frame is realized. At the same time, by setting the taper angle of the side wall of the gate electrode to be small, it is possible to improve the coverage of the interlayer insulating film at the end of the gate electrode. Degradation of characteristics can also be suppressed.
前記のように、ゲート電極の側壁のテーパ角度と配線の側壁のテーパ角度をそれぞれ最適化するには、ゲート電極と配線とをそれぞれ最適条件でエッチング形成すればよい。 As described above, in order to optimize the taper angle of the side wall of the gate electrode and the taper angle of the side wall of the wiring, the gate electrode and the wiring may be formed by etching under optimum conditions .
なお、ゲート電極のエッチングにおいて、例えばレジストマスクのテーパ角度を６５°〜８０°に設定し、エッチング時のレジスト後退によりテーパ加工を行う場合、オーバーエッチング時にサイドエッチングが入り易く、結果的にゲート電極の側壁のテーパ角度が小さくなるように制御することが難しいという問題がある。本発明者は、その原因について検討した結果、レジストの被覆率が大きく影響しているとの知見を得るに至った。例えば、レジスト被覆率が２０％、あるいは３０％程度である場合には、前記現象により、ゲート電極の側壁のテーパ角度を小さくすることは難しい。これに対して、レジスト被覆率を大きくして、例えばレジスト被覆率４５％以上としてゲート電極のエッチングを行えば、テーパ角度を小さく制御することが可能になる。 In the etching of the gate electrode, for example, when the taper angle of the resist mask is set to 65 ° to 80 ° and taper processing is performed by resist receding at the time of etching, side etching is likely to occur during overetching, resulting in the gate electrode. There is a problem that it is difficult to control so that the taper angle of the side wall becomes small. As a result of examining the cause, the present inventor has come to obtain knowledge that the resist coverage is greatly influenced. For example, when the resist coverage is about 20% or 30%, it is difficult to reduce the taper angle of the side wall of the gate electrode due to the above phenomenon. On the other hand, if the resist coverage is increased and the gate electrode is etched with a resist coverage of 45% or more, for example, the taper angle can be controlled to be small.
本発明においては、ゲート電極及びゲート電極と同一レイヤーに形成される配線を異なるフォトリソ工程及びエッチング工程において形成し、これらゲート電極と配線のテーパ形状をそれぞれ最適化しているので、不純物汚染によるトランジスタ特性の劣化の防止と、配線間の狭小化（狭額縁化）を両立することが可能である。 In the present invention, the gate electrode and the wiring formed in the same layer as the gate electrode are formed in different photolithography processes and etching processes, and the taper shape of the gate electrode and the wiring is optimized, so that transistor characteristics due to impurity contamination It is possible to achieve both prevention of deterioration and narrowing (narrow frame) between wirings.
以下、本発明を適用した薄膜トランジスタ搭載配線基板について、図面を参照して詳細に説明する。 Hereinafter, a thin film transistor mounting wiring board to which the present invention is applied will be described in detail with reference to the drawings.
本実施形態の薄膜トランジスタ搭載配線は、図１に示すように、ガラス基板１上にアンダーコート層２を介して多結晶半導体層（ポリシリコン層）３Ａ，３Ｂを形成し、当該多結晶半導体層３Ａ，３Ｂをチャンネル層として利用してなるものである。
In the thin film transistor mounting wiring of this embodiment, as shown in FIG. 1, polycrystalline semiconductor layers (polysilicon layers) 3A and 3B are formed on a glass substrate 1 via an undercoat layer 2, and the
ガラス基板１上には、前記の通りアンダーコート層２が形成されるが、これはガラス基板１の表面の傷や穴等を塞いで平坦化すること、ガラス基板１に含まれる不純物の多結晶半導体層３への拡散を防止すること等を目的に形成されている。このアンダーコート層２は、例えばシリコン酸化膜やシリコン窒化膜等を成膜することにより形成されるが、例えば、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板１が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層２を省略することも可能である。 The undercoat layer 2 is formed on the glass substrate 1 as described above. This is because the surface of the glass substrate 1 is blocked and flattened by scratches, holes, etc., and the polycrystal of impurities contained in the glass substrate 1. It is formed for the purpose of preventing diffusion into the semiconductor layer 3. The undercoat layer 2 is formed, for example, by depositing a silicon oxide film, a silicon nitride film, or the like. For example, a flattening layer made of a fluidized resin that is fluidized by heat treatment and diffusion of impurities are prevented. It is also possible to have a laminated structure comprising a coating layer. Alternatively, when the glass substrate 1 is excellent in planarization and contains a small amount of impurities, the undercoat layer 2 can be omitted.
前記アンダーコート層２上に形成される多結晶半導体層３Ａ，３Ｂは、例えばプラズマＣＶＤ法により成膜された非晶質シリコン（ａ−Ｓｉ）をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶半導体層３Ａ，３Ｂは、エッチングにより島状に素子分離されている。
The
なお、本実施形態の場合、前記多結晶半導体層３Ａはｎチャンネル型薄膜トランジスタに対応するものであり、多結晶半導体層３Ｂはｐチャンネル型薄膜トランジスタに対応するものである。したがって、各多結晶半導体層３Ａ，３Ｂには、不純物注入によりソース領域３Ａａ，３Ｂａ及びドレイン領域３Ａｂ，３Ｂｂが形成されており、さらにｎチャンネル型薄膜トランジスタにおいては、ＬＤＤ領域（低濃度不純物拡散領域）３Ａｃ、３Ａｄが形成されている。
In the present embodiment, the
前記多結晶半導体層３Ａ，３Ｂ上には、ゲート絶縁膜４を介してゲート電極５及び配線６が形成されているが、本実施形態においては、ゲート電極５と配線６の側壁のテーパ角度が異なることが大きな特徴である。具体的には、前記ゲート電極５の側壁のテーパ角度θが３０°〜８５°に設定されている。このゲート電極５の側壁のテーパ角度θが前記範囲を外れて大きすぎると、ゲート電極５の側壁が垂直に近くなりすぎ、この上に形成される後述の層間絶縁膜のカバレッジが悪くなってクラックが入り易くなる。なお、トランジスタ特性を向上するためにはゲート電極５の線幅バラツキの制御が重要となるが、前記テーパ角度を３０°未満とすると前記制御が難しくなり、現実的ではない。
A
一方、前記配線６は、側壁のテーパ角度αが前記ゲート電極５の側壁のテーパ角度θよりも大きく設計されている。具体的には、前記配線６の側壁のテーパ角度αは８５°以上である。前記配線６のテーパ角度αを８５°以上とすることにより、配線６の形成に際してエッチング変換差を最小にした加工を施すことが可能になり、配線６間の間隔を狭くすることができる。ただし、前記テーパ角度αが９０°を超えて配線６がいわゆるオーバーハングした形状になると、後述の層間絶縁膜のカバレッジ等に問題が生ずるおそれがあるので好ましくない。
On the other hand, the
前記多結晶半導体層３Ａ，３Ｂやゲート電極５、さらには配線６は、例えばシリコン酸化膜等からなる層間絶縁膜７やパッシベーション膜８によって覆われており、この層間絶縁膜７に形成されたコンタクトホールを介して信号電極９が多結晶半導体層３Ａ，３Ｂ（ソース領域３Ａａ，３Ｂａ及びドレイン領域３Ａｂ，３Ｂｂ）に接続されている。ここで、前記の通り、ゲート電極５の側壁のテーパ角度θが小さな値に設定されており、側壁が垂直ではなく斜めに形成された形になっているので、層間絶縁膜７のカバレッジが良好なものとなり、ゲート電極５端部で層間絶縁膜６にクラックが入ることがなく、不純物汚染が生ずることはない。
The
以上のような構成を有する本実施形態の薄膜トランジスタ搭載配線基板においては、前記の通り、ゲート絶縁膜５の側壁のテーパ角度θと配線６の側壁のテーパ角度αがそれぞれ最適化されているが、これらゲート電極５や配線６は２回のフォトリソ工程及びエッチング工程を経ることにより形成することができる。以下、前記薄膜トランジスタ搭載配線基板の製造プロセスについて説明する。
In the thin film transistor mounting wiring board of the present embodiment having the above-described configuration, as described above, the taper angle θ of the side wall of the
図２は、図１に示す薄膜トランジスタ搭載配線基板の製造プロセスを工程順に従って示す図面である。薄膜トランジスタを作製するには、先ず、図２（ａ）に示すように、ガラス基板１上にアンダーコート層２を形成し、アンダーコート層２上に多結晶半導体層３Ａ，３Ｂを形成する。多結晶半導体層３Ａ，３Ｂは、例えばＣＶＤ等の手法によりアモルファスシリコン膜を形成し、これをレーザアニール等の手法によって多結晶化することにより形成する。なお、多結晶半導体層３Ａ，３Ｂは、薄膜トランジスタの配列に応じてエッチングし、島状に分離する。また、ｎチャンネル型薄膜トランジスタに対応する多結晶半導体層３Ａについては、この段階でソース領域３Ａａ及びドレイン領域３Ａｂにｎ＋型不純物をドーピングしておく。
FIG. 2 is a drawing showing a manufacturing process of the thin film transistor mounting wiring substrate shown in FIG. 1 in the order of steps. In order to manufacture the thin film transistor, first, as shown in FIG. 2A, the undercoat layer 2 is formed on the glass substrate 1, and the polycrystalline semiconductor layers 3 </ b> A and 3 </ b> B are formed on the undercoat layer 2. The
さらに、前述の多結晶半導体層３Ａ，３Ｂを覆ってゲート絶縁膜４及び金属膜１１を全面に成膜し、前記金属膜１１をエッチングすることによりゲート電極５及び配線６を同一レイヤーで形成する。金属膜１１には、ゲート材料として使用可能な金属材料であれば任意の材料を選択することができ、場合によっては金属でなくともよい。
Further, a
前記金属膜１１のエッチングに際しては、ゲート電極５をエッチングする第１のエッチング工程と、配線６をエッチングする第２のエッチング工程の２段階エッチングを行い、形成されるゲート電極５及び配線６の側壁のテーパ形状を最適化する。具体的には、先ず、第１のエッチング用のレジスト層１２を形成し、図２（ａ）に示すように、ゲート電極５のパターン形状に応じてフォトリソ技術によりパターニングし、ゲート電極パターン部１２ａと配線部１２ｂを形成する。ここで、前記ゲート電極パターン部１２ａは、図３に平面形状を示すように、ゲート電極５のパターン形状に応じてパターニングされており、一方、配線部１２ｂは、配線６が形成される領域を全面被覆する形で形成されている。
When the
ここで、前記第１のエッチング工程においては、レジストパターン（ゲート電極パターン部１２ａと配線部１２ｂ）の被覆率（基板全面の面積に対するレジストパターンの面積の割合）が重要であり、本実施形態においては当該被覆率を４５％以上とする。前記被覆率を４５％以上とすることで、エッチング形成されるゲート電極５の側壁の形状を所定のテーパ形状とすることができる。図２（ｂ）は、前記レジストパターンをマスクとする第１のエッチング工程後の状態を示すものであり、この段階でｎチャンネル型薄膜トランジスタ側にリン等をドーピング（Ｎ−ドーピング）し、ＬＤＤ領域３Ａｃ、３Ａｄを形成する。第１のエッチングにより、ゲート電極５が所定のパターン及び所定のテーパ形状で形成される。また、この段階では配線部の金属膜１１は、そのままの状態（いわゆるベタ電極の状態）で残存している。
Here, in the first etching step, the coverage of the resist pattern (the gate
次に、図２（ｃ）に示すように、ｎチャンネル型薄膜トランジスタに対応するゲート電極５をレジストパターン１３でマスクし、ｐチャンネル型薄膜トランジスタを構成する多結晶半導体層３Ｂのソース領域３Ｂａ、ドレイン領域３Ｂｂに不純物（例えばボロン）をドーピングする。
Next, as shown in FIG. 2C, the
続いて、図２（ｄ）に示すように、レジストパターン１４ａによりｎチャンネル型薄膜トランジスタ及びｐチャンネル型薄膜トランジスタのゲート電極５をマスクし、レジストパターン１４ｂをマスクとして配線部のエッチング（第２のエッチング）を行う。第２のエッチングは、テーパ形状とする必要がなく、形成される配線６の側壁が垂直に近くなるように、またエッチング変換差が最小となるようにエッチング条件を設定すればよい。
Subsequently, as shown in FIG. 2D, the
前記第２のエッチングにより、図２（ｅ）に示すように配線６が形成され、エッチングを完了する。前記２段階エッチングにより、ゲート電極５はテーパ形状に、配線６は垂直形状にパターニングすることが可能である。
By the second etching, the
ゲート電極５及び配線６のパターニングの後、図２（ｆ）に示すように、これらゲート電極５や配線６を覆って層間絶縁膜７を形成し、さらには層間絶縁膜７にコンタクトホールを形成して信号電極９を形成する。最後にパッシベーション膜８で被覆して薄膜トランジスタ搭載配線基板を完成する。
After patterning of the
以上のように、多結晶半導体層３Ａ，３Ｂ上のゲート電極５及び当該ゲート電極５と同一レイヤーに形成される配線６を異なるフォトリソ工程において形成し、ゲート電極形成時のレジスト被覆率を基板全体の４５％以上とすることによって、ゲート電極５にテーパ加工を施すことができ、また配線６はエッチング変化差を最小とした加工を施すことができる。これによって、不純物汚染による薄膜トランジスタの特性劣化を防ぐことができ、且つ配線間を狭くすることで、例えば狭額縁化した液晶表示デバイスを提供することができる。
As described above, the
以下、本発明の具体的な実施例について説明する。 Hereinafter, specific examples of the present invention will be described.
本実施例においては、先ず、ガラス基板上にポリシリコン層を膜厚５０ｎｍで形成し、ゲート絶縁膜を膜厚１００ｎｍで全面に成膜した。次いで、その上にゲート配線材料をスパッタにより膜厚３００ｎｍで成膜した。 In this example, first, a polysilicon layer was formed with a thickness of 50 nm on a glass substrate, and a gate insulating film was formed with a thickness of 100 nm on the entire surface. Next, a gate wiring material was formed thereon with a film thickness of 300 nm by sputtering.
続いて、リソグラフィ工程によって、レジスト塗布工程、露光工程、現像工程を行い、エッチングのためのレジストマスクを形成した。レジストにはｉ線用レジストを用い、レジストテーパー角度が７０°となるようにパターニングした。このポリシリコン上のゲート電極部のエッチングマスクの被覆率は、５５％とした。なお、前記レジストは、半導体層（ポリシリコン層）上にゲート電極を形成できるようにパターニングした。 Subsequently, a resist coating process, an exposure process, and a development process were performed by a lithography process to form a resist mask for etching. An i-line resist was used as the resist, and patterning was performed so that the resist taper angle was 70 °. The coverage of the etching mask of the gate electrode portion on this polysilicon was 55%. The resist was patterned so that a gate electrode could be formed on the semiconductor layer (polysilicon layer).
次に、前記レジストをマスクに、ドライエッチングでゲート電極を形成した。エッチングには、ＲＩＥと呼ばれるリアクティブ・イオン・エッチング（ＲＩＥ）装置を用いた。 前記ＲＩＥ装置としては、イオンの引き込み電圧とプラズマ生成のための電圧発生装置が分離した２周波の電源を持つリアクタが用いられることが多く、誘導結合型やＥＣＲプラズマもこの中に入る。エッチングに際しては、エッチングガスにＳＦ６／Ｏ２を用いた。テーパー加工となるように、ＳＦ６／Ｏ２＝２５０／５５０ｓｃｃｍ、Ｐｓ（ソースパワー）／Ｐｂ（バイアスパワー）＝１０００／７５０Ｗ、圧力＝７０ｍＴｏｒｒとした。得られたゲート電極のテーパー角度は６０°であり、ゲート電極幅（＝ＴＦＴのＬ長）は１．５μｍになった。ここでのエッチング変換差は、テーパー加工としたために０．６μｍと大きい。 Next, a gate electrode was formed by dry etching using the resist as a mask. For the etching, a reactive ion etching (RIE) apparatus called RIE was used. As the RIE apparatus, a reactor having a two-frequency power source in which an ion pull-in voltage and a voltage generation apparatus for generating plasma are separated is often used, and inductively coupled type and ECR plasma are also included therein. In the etching, SF 6 / O 2 was used as an etching gas. In order to achieve taper processing, SF 6 / O 2 = 250/550 sccm, Ps (source power) / Pb (bias power) = 1000/750 W, and pressure = 70 mTorr. The taper angle of the obtained gate electrode was 60 °, and the gate electrode width (= L length of TFT) was 1.5 μm. The etching conversion difference here is as large as 0.6 μm because of the taper processing.
図４に、レジスト被覆率とゲート電極のテーパー角度の関係を示す。レジスト被覆率４５％以下では、テーパー角度が９０°を越えることがあり、層間絶縁膜にクラックからの不純物汚染によるトランジスタに特性劣化（Ｖｔｈシフト）が見られた。 FIG. 4 shows the relationship between the resist coverage and the taper angle of the gate electrode. When the resist coverage is 45% or less, the taper angle may exceed 90 °, and characteristic deterioration (Vth shift) was observed in the transistor due to impurity contamination from cracks in the interlayer insulating film.
前記エッチングでは、ゲート電極部のみを形成するので、レジストを多く残すパターンにすることが可能であり、ｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴの両方のゲート電極部を容易にテーパー化することできる。ポリシリコン上のゲート電極部をテーパー化することにより、ゲート電極上の層間絶縁膜のカバレッジを良好にすることができ、チャネル近傍の不純物汚染を防ぐことができた。 Since only the gate electrode portion is formed in the etching, it is possible to form a pattern in which a large amount of resist is left, and the gate electrode portions of both the n-ch TFT and the p-ch TFT can be easily tapered. By tapering the gate electrode portion on the polysilicon, the coverage of the interlayer insulating film on the gate electrode can be improved, and impurity contamination near the channel can be prevented.
前記エッチングの後、ｎ−ｃｈ側にリンのドーピング（Ｎ−ドーピング）を行ない、ｎ−ｃｈのＬＤＤを形成した。このドーピングにおいては、ｐ−ｃｈ側にもリンがドーピングされるが、少量のため問題にはならない。 After the etching, phosphorus doping (N-doping) was performed on the n-ch side to form an n-ch LDD. In this doping, phosphorus is also doped on the p-ch side, but this is not a problem because of the small amount.
次に、もう一度リソグラフィ工程によって、レジスト塗布工程、露光工程、現像工程を行い、エッチングのためのレジストマスクを形成した。この場合のエッチングマスクの被覆率は問題とはならず、半導体層上のゲート電極以外の全ての配線を形成できるパターンとすればよい。ここでは、被覆率は２０％であった。 Next, a resist coating process, an exposure process, and a development process were performed again by a lithography process to form a resist mask for etching. In this case, the coverage of the etching mask is not a problem, and a pattern that can form all wirings other than the gate electrode on the semiconductor layer may be used. Here, the coverage was 20%.
前記レジストマスクの形成の後、１回目と同様に、ＲＩＥを用いてエッチングを行なった。このエッチングにおいては、配線の加工であるので、エッチング変換差を小さくできるエッチング条件に設定した。具体的には、ＳＦ６／Ｏ２＝７００／１００ｓｃｃｍ、Ｐｓ／Ｐｂ＝１５００／１０００Ｗ、圧力＝４０ｍＴｏｒｒとした。これにより、エッチング変換差は０．１μｍであり、配線のテーパー角度は９０°であった。エッチング変換差を重視したエッチング条件であるため、配線のテーパーは低くならなかった。露光機の分解能にも左右されるが、前記により、配線幅／配線間隔は、分解能限界に最も近い１．５／１．６μｍで設計できるようになった。 After the formation of the resist mask, etching was performed using RIE as in the first time. Since this etching is processing of wiring, the etching conditions were set so as to reduce the etching conversion difference. Specifically, SF 6 / O 2 = 700/100 sccm, Ps / Pb = 1500/1000 W, and pressure = 40 mTorr. As a result, the etching conversion difference was 0.1 μm, and the taper angle of the wiring was 90 °. Since the etching conditions emphasized the etching conversion difference, the taper of the wiring was not lowered. Although it depends on the resolution of the exposure machine, the wiring width / wiring interval can be designed to be 1.5 / 1.6 μm closest to the resolution limit.
続いて、ボロンをドーピングして、ｐ−ｃｈＴＦＴのソース・ドレインを形成した。次に、熱活性化によりソース・ドレイン領域の抵抗を下げた後に、層間絶縁膜を基板全面に膜厚５００ｎｍで成膜し、フォトリソ工程・エッチング工程を行うことでＮ型・ｐ型トランジスタのソース・ドレイン部にコンタクトホールを開けた。さらに、信号線材料をスパッタによって膜厚５００ｎｍで成膜し、フォトリソ工程・エッチング工程を行うことで信号線パターンを形成した。このようにして液晶表示デバイスのスイッチング部及びシフトレジスタ等の回路部に使用する薄膜トランジスタを形成した。 Subsequently, boron was doped to form the source / drain of the p-ch TFT. Next, after lowering the resistance of the source / drain regions by thermal activation, an interlayer insulating film is formed with a film thickness of 500 nm on the entire surface of the substrate, and a photolithography process and an etching process are performed, thereby making the source of the N-type / p-type transistor・ A contact hole was opened in the drain. Furthermore, a signal line material was formed into a film thickness of 500 nm by sputtering, and a signal line pattern was formed by performing a photolithography process and an etching process. Thus, a thin film transistor used for a circuit portion such as a switching portion and a shift register of the liquid crystal display device was formed.
１ ガラス基板、２ アンダーコート層、３Ａ，３Ｂ 多結晶半導体層、３Ａａ，３Ｂａ ソース領域、３Ａｂ，３Ｂｂ ドレイン領域、３Ａｃ，３Ａｄ ＬＤＤ領域、４ ゲート絶縁膜、５ ゲート電極、６ 配線、７ 層間絶縁膜、８ パッシベーション膜、９ 信号電極、１１ 金属膜、１２ レジスト層、１２ａ ゲート電極パターン部、１２ｂ 配線部、１３，１４ａ，１４ｂ レジストパターン 1 glass substrate, 2 undercoat layer, 3A, 3B polycrystalline semiconductor layer, 3Aa, 3Ba source region, 3Ab, 3Bb drain region, 3Ac, 3Ad LDD region, 4 gate insulating film, 5 gate electrode, 6 wiring, 7 interlayer insulation Film, 8 passivation film, 9 signal electrode, 11 metal film, 12 resist layer, 12a gate electrode pattern part, 12b wiring part, 13, 14a, 14b resist pattern
Claims (1)
前記ゲート電極の側壁のテーパ角度が、前記配線の側壁のテーパ角度よりも小であって、
前記ゲート電極の側壁のテーパ角度が基板面に対して３０°〜８５°であり、前記配線の側壁のテーパ角度が基板面に対して８５°以上であることを特徴とする薄膜トランジスタ搭載配線基板。 A semiconductor layer is formed on the substrate, a gate electrode is formed on the semiconductor layer via a gate insulating film to form a thin film transistor, and a wiring is formed in the same layer as the gate electrode,
The taper angle of the side wall of the gate electrode is smaller than the taper angle of the side wall of the wiring,
A thin film transistor-mounted wiring board , wherein a taper angle of a side wall of the gate electrode is 30 ° to 85 ° with respect to the substrate surface, and a taper angle of the side wall of the wiring is 85 ° or more with respect to the substrate surface .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005200669A JP4801942B2 (en) | 2005-07-08 | 2005-07-08 | Thin film transistor mounted wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005200669A JP4801942B2 (en) | 2005-07-08 | 2005-07-08 | Thin film transistor mounted wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007019336A JP2007019336A (en) | 2007-01-25 |
| JP4801942B2 true JP4801942B2 (en) | 2011-10-26 |
Family
ID=37756207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005200669A Active JP4801942B2 (en) | 2005-07-08 | 2005-07-08 | Thin film transistor mounted wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4801942B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5377940B2 (en) | 2007-12-03 | 2013-12-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111001A (en) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | Circuit board and its manufacturing method |
| JP2003223119A (en) * | 2002-01-30 | 2003-08-08 | Toshiba Corp | Display device and its manufacturing method |
| JP4683833B2 (en) * | 2003-10-31 | 2011-05-18 | 株式会社半導体エネルギー研究所 | Functional circuit and design method thereof |
-
2005
- 2005-07-08 JP JP2005200669A patent/JP4801942B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007019336A (en) | 2007-01-25 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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