JP4799218B2

JP4799218B2 - Spin injection writing type magnetic memory device

Info

Publication number: JP4799218B2
Application number: JP2006057898A
Authority: JP
Inventors: 善寛上田; 賢二土田; 恒夫稲場; 清太郎板垣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-03
Filing date: 2006-03-03
Publication date: 2011-10-26
Anticipated expiration: 2026-03-03
Also published as: JP2007235047A; US20070206406A1; US7545672B2

Description

本発明は、スピン注入書き込み型磁気記憶装置に関し、例えば、メモリセルアレイの構成に関する。 The present invention relates to a spin-injection writing type magnetic memory device, for example, a configuration of a memory cell array.

磁気ランダムアクセスメモリ（Magnetic Random Access Memory（ＭＲＡＭ）)は、メモリセルとして磁気抵抗効果素子を利用する。磁気抵抗効果素子は磁化方向が可変の自由層（記録層）と磁化方向が固定された固定層とを含み、それらの間に非磁性層が挟まれている。自由層の磁化の向きが固定層の磁化の向きと平行なときに低抵抗状態となり、反平行のときに高抵抗状態となる。この抵抗状態の違いが情報の記録に用いられる。 A magnetic random access memory (MRAM) uses a magnetoresistive effect element as a memory cell. The magnetoresistive element includes a free layer (recording layer) with a variable magnetization direction and a fixed layer with a fixed magnetization direction, and a nonmagnetic layer is sandwiched between them. A low resistance state occurs when the magnetization direction of the free layer is parallel to the magnetization direction of the fixed layer, and a high resistance state occurs when the magnetization direction is antiparallel. This difference in resistance state is used for recording information.

情報の読み出しは、磁気抵抗効果素子に読み出し電流を流して、読み出し電流を流す前後の抵抗状態の違いを検出することによって行われる。情報の書き込みは、メモリセルで直交する２本の書き込み線を流れる電流により発生させた磁場が自由層の磁化を反転させることによって行われる。このようなメモリセルが複数配置されることによりメモリセルアレイが構成される。 Information is read by passing a read current through the magnetoresistive effect element and detecting a difference in resistance state before and after the read current is passed. Information is written by reversing the magnetization of the free layer by a magnetic field generated by a current flowing through two orthogonal write lines in the memory cell. A memory cell array is configured by arranging a plurality of such memory cells.

磁気記憶装置の微細化に伴い、書き込み線、磁気抵抗効果素子等の、各要素の相互間の距離が狭まる。このため、磁場による書き込み方法を用いる磁気記憶装置では、書き込み電流を供給される書き込み線からの磁場が、この書き込み線近傍の、書き込み対象でないメモリセルへも誤って情報を書き込むおそれが強い。この傾向は、磁気記憶装置の微細化に伴い、一層強くなる。 Along with the miniaturization of the magnetic memory device, the distance between elements such as a write line and a magnetoresistive element is reduced. For this reason, in a magnetic storage device using a writing method using a magnetic field, there is a strong possibility that a magnetic field from a write line to which a write current is supplied erroneously writes information to a memory cell near the write line that is not a write target. This tendency becomes stronger with the miniaturization of magnetic storage devices.

また、磁場書き込みの場合、書き込みに足る大きさの磁場を発生させるために大きな電流が必要となり、消費電力を小さくするのが難しい。 In the case of magnetic field writing, a large current is required to generate a magnetic field large enough for writing, and it is difficult to reduce power consumption.

一方で、スピン注入による書き込み（磁化反転）が注目されている（特許文献１）。その特徴は、磁気抵抗効果素子の自由層に、固定層の磁気モーメントによりスピン偏極させた電流を流して自由層の磁化の向きを変化させることによって、電流の向きに応じたデータを書き込むことである。この方式は、磁場による書き込みと比べて、ナノスケールの磁性体に対して、より直接的な作用を及ぼすことが可能である。そのため、隣接メモリセルへの誤書き込みが生じないとともに、高速な磁化反転が期待できる。また、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。 On the other hand, attention is focused on writing (magnetization reversal) by spin injection (Patent Document 1). The feature is to write data according to the direction of the current by changing the direction of magnetization of the free layer by passing a current polarized by the magnetic moment of the fixed layer to the free layer of the magnetoresistive effect element. It is. This method can have a more direct effect on a nanoscale magnetic material than writing by a magnetic field. Therefore, erroneous writing to adjacent memory cells does not occur and high-speed magnetization reversal can be expected. Another advantage is that the amount of current required for writing decreases as the cell size decreases.

スピン注入書き込み方式では、書き込まれる情報に応じて磁気抵抗効果素子に双方向の書き込み電流を流すことを必要とする。そのため、書き込み線の寄生容量の充放電に起因する、誤書き込みや書き込み速度の低下に注意を払う必要がある。また、スピン注入書き込み方式では、磁場書き込みの場合と異なり、２本の書き込み線が磁気抵抗効果素子を挟むように配置される必要がない。したがって、磁場書き込み方式において用いられた、メモリセルと配線との接続、位置関係をそのままスピン注入書き込み方式に転用することはできない。 In the spin injection writing method, it is necessary to flow a bidirectional write current to the magnetoresistive element in accordance with information to be written. Therefore, it is necessary to pay attention to erroneous writing and a decrease in writing speed due to charging / discharging of the parasitic capacitance of the writing line. Also, in the spin injection writing method, unlike the case of magnetic field writing, it is not necessary to arrange the two write lines so as to sandwich the magnetoresistive element. Therefore, the connection and positional relationship between the memory cell and the wiring used in the magnetic field writing method cannot be directly used for the spin injection writing method.

さらに、メモリセルおよび配線等の配置は、単にスピン注入書き込み方式を実現できるのみでは足りず、高集積化をも実現可能であることが求められる。 Furthermore, the arrangement of the memory cells, wirings, and the like is not limited to simply realizing the spin injection writing method, and high integration is required.

この出願の発明に関連する先行技術文献情報としては次のものがある。
米国特許第5,695,864号明細書 Prior art document information related to the invention of this application includes the following.
U.S. Patent No. 5,695,864

本発明は、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供しようとするものである。 An object of the present invention is to provide a spin-injection write type magnetic storage device capable of realizing a high degree of integration.

本発明の第１の視点によるスピン注入書き込み型磁気記憶装置は、一端が第１ノードに接続される磁気抵抗効果素子と、第１拡散領域が前記磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタとを有するメモリセルを含み、第１方向に延在し、前記選択トランジスタのゲート電極に接続される選択線と、第２方向に延在し、前記第１ノードに接続される第１配線と、前記第２方向に延在し、前記第２ノードに接続される第２配線と、を具備し、前記第１方向に隣り合う前記メモリセル同士は前記第１ノードを共有し、前記第２方向に隣り合う前記メモリセル同士は前記第２ノードを共有する、ことを特徴とする。 The spin injection writing type magnetic memory device according to the first aspect of the present invention has a magnetoresistive effect element having one end connected to the first node and a first diffusion region connected to the other end of the magnetoresistive effect element. The two diffusion regions include a memory cell having a selection transistor connected to the second node, and extends in the first direction, and extends in the second direction and a selection line connected to the gate electrode of the selection transistor. The memory cell comprising: a first wiring connected to the first node; and a second wiring extending in the second direction and connected to the second node, the memory cell being adjacent in the first direction The memory cells share the first node, and the memory cells adjacent in the second direction share the second node.

本発明の第２の視点によるスピン注入書き込み型磁気記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられ、第１方向に延びる第１ゲート電極と、前記第１ゲート電極を挟み、前記半導体基板の表面に形成された第１拡散領域および第２拡散領域と、前記第１拡散領域上に設けられる第１プラグと、前記第２拡散領域上に設けられる第２プラグと、前記第２プラグ上に設けられる第１磁気抵抗効果素子と、前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極に平行に延びる第２ゲート電極と、前記第２ゲート電極を挟み、前記半導体基板の表面に形成された第３拡散領域および第４拡散領域と、前記第３拡散領域上に設けられる第３プラグと、前記第４拡散領域上に設けられる第４プラグと、前記第４プラグ上に設けられる第２磁気抵抗効果素子と、前記半導体基板表面に沿う第２方向に延び、前記第１プラグおよび前記第３プラグを共通接続する第１接続部を有する第１配線と、前記第２方向に延び、前記第１磁気抵抗効果素子および前記第２磁気抵抗効果素子を共通接続する第２接続部を有する第２配線と、を具備し、前記第１ゲート電極と前記第２ゲート電極は、前記第２プラグおよび前記第４プラグを挟み、前記第２拡散領域と前記第４拡散領域は、前記第１方向に沿って並ぶ、ことを特徴とする。 A spin injection writing type magnetic memory device according to a second aspect of the present invention includes a semiconductor substrate, a first gate electrode provided on the semiconductor substrate via a gate insulating film and extending in a first direction, and the first gate. A first diffusion region and a second diffusion region formed on the surface of the semiconductor substrate with the electrode interposed therebetween, a first plug provided on the first diffusion region, and a second plug provided on the second diffusion region A first magnetoresistive element provided on the second plug, a second gate electrode provided on the semiconductor substrate via a gate insulating film and extending in parallel with the first gate electrode, and the second A third diffusion region and a fourth diffusion region formed on the surface of the semiconductor substrate with a gate electrode interposed therebetween, a third plug provided on the third diffusion region, and a fourth plug provided on the fourth diffusion region Plug and A first wiring having a second magnetoresistive effect element provided on the fourth plug and a first connection portion extending in a second direction along the surface of the semiconductor substrate and commonly connecting the first plug and the third plug. And a second wiring having a second connection portion extending in the second direction and commonly connecting the first magnetoresistive element and the second magnetoresistive element, and the first gate electrode and the second wiring The second gate electrode sandwiches the second plug and the fourth plug, and the second diffusion region and the fourth diffusion region are arranged along the first direction.

本発明によれば、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供できる。 According to the present invention, it is possible to provide a spin-injection-write type magnetic storage device that can realize a high degree of integration.

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。 Embodiments of the present invention will be described below with reference to the drawings. In the following description, components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.

（第１実施形態）
図１乃至図１３を参照して第１実施形態に係る磁気記憶装置について説明する。図１は、第１実施形態に係る磁気記憶装置の回路図である。図１に示すように、複数のメモリセル１が設けられる。複数のメモリセル１からメモリセルアレイ２が構成される。各メモリセル１は直列接続された磁気抵抗効果素子３と選択トランジスタ４とから構成される。 (First embodiment)
A magnetic memory device according to the first embodiment will be described with reference to FIGS. FIG. 1 is a circuit diagram of the magnetic memory device according to the first embodiment. As shown in FIG. 1, a plurality of memory cells 1 are provided. A plurality of memory cells 1 constitute a memory cell array 2. Each memory cell 1 includes a magnetoresistive effect element 3 and a selection transistor 4 connected in series.

磁気抵抗効果素子３は、スピン注入書き込み方式によって、２つの定常状態を取り得る構成を有している。より具体的には、例えば、図２に示すように、少なくとも順に積層された、強磁性材料からなる固定層１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（記録層）１０１を含む。 The magnetoresistive effect element 3 has a configuration capable of taking two steady states by a spin injection writing method. More specifically, for example, as shown in FIG. 2, a fixed layer 103 made of a ferromagnetic material, an intermediate layer 102 made of a nonmagnetic material, and a free layer (recording layer) made of a ferromagnetic material, which are stacked at least in order. 101.

なお、自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。固定層１０３の磁化方向は固定されている。これは、例えば、固定層１０３の、非磁性層と反対の面上に反強磁性層１０４を設けることにより行うことができる。 Note that the free layer 101 and / or the fixed layer 103 may have a stacked structure including a plurality of sublayers. The magnetization direction of the fixed layer 103 is fixed. This can be performed, for example, by providing the antiferromagnetic layer 104 on the surface of the fixed layer 103 opposite to the nonmagnetic layer.

一方、自由層１０１の磁化方向に関しては、このような固着化機構を設けない。よって、自由層１０１の磁化方向は可変である。 On the other hand, no such fixing mechanism is provided for the magnetization direction of the free layer 101. Therefore, the magnetization direction of the free layer 101 is variable.

中間層１０２は、固定層１０３と自由層１０１との間に働く直接的な相互作用が無視できる程度に固定層１０３と自由層１０１とを隔離するだけの膜厚が必要である。同時に、磁気抵抗効果素子３に電流を流した場合に、固定層１０３を透過した伝導電子が自由層１０１に至るまでに電子のスピンの方向が反転しないことが要求されるため、中間層１０２の膜厚はスピン拡散長よりも薄いことが必要である。中間層１０２として非磁性金属、非磁性半導体、絶縁膜等を用いることができる。 The intermediate layer 102 needs to have a film thickness sufficient to isolate the fixed layer 103 and the free layer 101 to such an extent that direct interaction between the fixed layer 103 and the free layer 101 can be ignored. At the same time, when a current is passed through the magnetoresistive element 3 , it is required that the direction of spin of electrons does not reverse before the conduction electrons transmitted through the fixed layer 103 reach the free layer 101. The film thickness must be thinner than the spin diffusion length. As the intermediate layer 102, a nonmagnetic metal, a nonmagnetic semiconductor, an insulating film, or the like can be used.

さらに、自由層１０１の非磁性層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５、１０６が設けられていても良い。 Furthermore, electrodes 105 and 106 may be provided on the surface of the free layer 101 opposite to the nonmagnetic layer 102 and on the surface of the antiferromagnetic layer 104 opposite to the fixed layer 103, respectively.

固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１０３を通過した電子流のうちの多くは、固定層１０３の磁化方向と平行なスピンを有する。この電子流が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、残りの電子流は、固定層１０３の磁化方向と反平行なスピンを有する。 In order to reverse the magnetization of the free layer 101 oriented in a direction antiparallel to the magnetization direction of the fixed layer 103 and direct it to a direction parallel to the magnetization direction of the fixed layer 103, electrons from the fixed layer 103 toward the free layer 101 Flow. In general, many of the electron currents that pass through a certain magnetic material have spins parallel to the magnetization direction of the magnetic material, so that most of the electron currents that have passed through the fixed layer 103 are the fixed layer 103. It has a spin parallel to the magnetization direction. This electron flow makes a major contribution to the torque acting on the magnetization of the free layer 101. The remaining electron current has spins that are antiparallel to the magnetization direction of the fixed layer 103.

逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。この電子流は、自由層１０１を透過し、このうちの固定層１０３の磁化方向に反平行なスピンを有する電子の多くは、固定層１０３により反射されて自由層１０１に戻ってくる。そして、自由層１０１に再度流入し、固定層１０３の磁化方向に反平行なスピンを有する電子が、自由層１０１の磁化に対して働くトルクに主要な寄与をする。なお、自由層１０１を透過した、固定層１０３の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１０３を透過する。 Conversely, in order to reverse the magnetization of the free layer 101 oriented in the direction parallel to the magnetization direction of the fixed layer 103 and to turn it in a direction antiparallel to the magnetization direction of the fixed layer 103, the free layer 101 changes from the free layer 101 to the fixed layer 103. A stream of electrons is directed toward it. This electron flow passes through the free layer 101, and most of the electrons having spins antiparallel to the magnetization direction of the fixed layer 103 are reflected by the fixed layer 103 and return to the free layer 101. Then, electrons that flow again into the free layer 101 and have spins antiparallel to the magnetization direction of the fixed layer 103 make a major contribution to the torque acting on the magnetization of the free layer 101. Note that some of the electrons that have passed through the free layer 101 and have spins antiparallel to the magnetization direction of the fixed layer 103 are transmitted through the fixed layer 103, although there are a few.

自由層１０１、固定層１０３に用いる強磁性材料として、例えばＣｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。反強磁性層１０４の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ₂Ｏ₃、磁性半導体などを用いることができる。 As a ferromagnetic material used for the free layer 101 and the fixed layer 103, for example, Co, Fe, Ni, or an alloy containing these can be used. As the material of the antiferromagnetic layer 104, it can be used Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Pd-Mn, NiO, Fe 2 O 3, and magnetic semiconductor.

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ₂Ｏ₃、ＳｉＯ₂、ＭｇＯ、ＡｌＮなどを用いることができる。 When a nonmagnetic metal is used for the intermediate layer 102, any one of Au, Cu, Cr, Zn, Ga, Nb, Mo, Ru, Pd, Ag, Hf, Ta, W, Pt, Bi, or An alloy containing any one or more of these can be used. When the intermediate layer 102 functions as a tunnel barrier layer, Al ₂ O ₃ , SiO ₂ , MgO, AlN, or the like can be used.

図１に示すように、２種のアクセス配線１１、１２が、紙面の左右方向に沿って、隣接して延びている。アクセス配線１１、１２はアクセス配線対を構成し、複数のアクセス配線対が、紙面の上下方向に並んで設けられる。 As shown in FIG. 1, two types of access wirings 11 and 12 extend adjacent to each other along the left-right direction of the paper. The access wirings 11 and 12 constitute an access wiring pair, and a plurality of access wiring pairs are provided side by side in the vertical direction of the drawing.

アクセス配線対を構成するアクセス配線１１、１２間に複数のメモリセル１が接続される。メモリセル１の磁気抵抗効果素子３側の端部はアクセス配線１１と接続され、選択トランジスタ４側の端部はアクセス配線１２と接続される。このため、１つのメモリセル１を選択するのに、１対のアクセス配線対を特定する必要がある。 A plurality of memory cells 1 are connected between access wirings 11 and 12 constituting an access wiring pair. The end of the memory cell 1 on the magnetoresistive effect element 3 side is connected to the access wiring 11, and the end of the selection transistor 4 side is connected to the access wiring 12. Therefore, in order to select one memory cell 1, it is necessary to specify a pair of access wirings.

選択トランジスタ４のゲート電極は、他のアクセス配線対と接続された選択トランジスタ４のゲート電極と、選択線１３を介して接続される。各選択線１３は、ロウデコーダ１８と接続される。ロウデコーダ１８は、アドレス信号を供給され、アドレス信号に応じた選択線１３を活性化することによって、アドレス信号が指定するロウを選択する。 The gate electrode of the selection transistor 4 is connected to the gate electrode of the selection transistor 4 connected to another access wiring pair via the selection line 13. Each selection line 13 is connected to a row decoder 18. The row decoder 18 is supplied with an address signal and activates a selection line 13 corresponding to the address signal to select a row specified by the address signal.

各アクセス配線１１の一端は、パストランジスタ１４を介して共通線１５と接続される。各アクセス配線１２の一端は、パストランジスタ１６を介して共通線１７と接続される。 One end of each access wiring 11 is connected to the common line 15 via the pass transistor 14. One end of each access wiring 12 is connected to a common line 17 via a pass transistor 16.

パストランジスタ１４、１６のゲート電極は、カラムデコーダ２１と接続される。カラムデコーダ２１は、アドレス信号を供給される。上記のように、１つのカラムを選択するのに、１対のアクセス配線対を指定する必要がある。よって、アドレス信号に応じたカラムを選択する際に、カラムデコーダ２１は、１対のアクセス配線１１、１２と接続されたパストランジスタ１４、１６をともにオンする。 The gate electrodes of the pass transistors 14 and 16 are connected to the column decoder 21. The column decoder 21 is supplied with an address signal. As described above, in order to select one column, it is necessary to designate one access wiring pair. Therefore, when selecting a column corresponding to the address signal, the column decoder 21 turns on both the pass transistors 14 and 16 connected to the pair of access wirings 11 and 12.

共通線１５、１７は、電流ソース／シンカ２２に接続される。電流ソース／シンカ２２は、制御信号を供給され、制御信号に応じて共通線１５、１７のうちの一方に電流を供給し、一方から電流を引き抜く。 The common lines 15 and 17 are connected to the current source / sinker 22. The current source / sinker 22 is supplied with a control signal, supplies a current to one of the common lines 15 and 17 in accordance with the control signal, and extracts a current from the one.

電流ソース／シンカ２２は、例えば、図３に示す構成を有する。図３に示すように、共通線１５、１７の各々に対して、電流ソース／シンカ２４が接続される。電流ソース／シンカ２４は、電源電位端と接地端との間に直列接続された定電流源２５、トランジスタ等のスイッチ回路２６、２７から構成される。スイッチ回路２６、２７の接続ノードが、共通線１５、１７に接続される。 The current source / sinker 22 has, for example, the configuration shown in FIG. As shown in FIG. 3, a current source / sinker 24 is connected to each of the common lines 15 and 17. The current source / sinker 24 includes a constant current source 25 and switch circuits 26 and 27 such as transistors connected in series between a power supply potential terminal and a ground terminal. Connection nodes of the switch circuits 26 and 27 are connected to the common lines 15 and 17.

電流ソース／シンカ２４が電流ソースとして機能する場合、制御信号によってスイッチ回路２６がオンされる。一方、電流シンカとして機能する場合、制御信号によってスイッチ回路２７がオンされる。 When the current source / sinker 24 functions as a current source, the switch circuit 26 is turned on by the control signal. On the other hand, when functioning as a current sinker, the switch circuit 27 is turned on by the control signal.

また、図１に示すように、共通線１７には、読み出し回路２３が接続されている。また、読み出し回路２３は、共通線１５に接続されていてもよい。読み出し回路２３は、センスアンプ回路等を含んでいる。 Further, as shown in FIG. 1, a readout circuit 23 is connected to the common line 17. Further, the read circuit 23 may be connected to the common line 15. The read circuit 23 includes a sense amplifier circuit and the like.

書き込みの際、アドレス信号に応じて、オンした１対のパストランジスタ１４、１６と、活性化された１つの行選択線１３と接続された選択トランジスタ４と、によって１つの電流経路が構成される。この電流経路の形成によって、この電流経路中の磁気抵抗効果素子３（選択磁気抵抗効果素子）に書き込み電流が供給されることにより、選択磁気抵抗効果素子３にデータが書き込まれる。 At the time of writing, one current path is constituted by the pair of turned on pass transistors 14 and 16 and the select transistor 4 connected to one activated row select line 13 in accordance with an address signal. . By forming the current path, a write current is supplied to the magnetoresistive effect element 3 (selective magnetoresistive effect element) in the current path, whereby data is written to the selected magnetoresistive effect element 3.

書き込まれるデータは、共通線１５、１７の何れに電流ソースが接続され、何れに電流シンカが接続されるかによって制御される。 Data to be written is controlled depending on which of the common lines 15 and 17 is connected to the current source and which is connected to the current sinker.

読み出しの際は、書き込みと同様にして指定された磁気抵抗効果素子３に、磁化反転を起こさない程度の小さな読み出し電流が供給される。そして、読み出し回路２３は、磁気抵抗効果素子３の抵抗状態に起因する電流値あるいは電圧値を、参照値と比較することで、その抵抗状態を判定する。 At the time of reading, a read current that is small enough not to cause magnetization reversal is supplied to the magnetoresistive effect element 3 designated in the same way as writing. Then, the readout circuit 23 determines the resistance state by comparing the current value or voltage value resulting from the resistance state of the magnetoresistive effect element 3 with the reference value.

次に、図４および図８を参照して、第１実施形態に係る磁気記憶装置の構造について説明する。図４は、第１実施形態のメモリセルアレイの一部の平面図である。図５は半導体基板からプラグまでの平面図であり、図６は１層目の配線層および磁気抵抗効果素子までの平面図であり、図７は２層目の配線層までの平面図である。図８は第１実施形態のメモリセルアレイの斜視図である。 Next, the structure of the magnetic memory device according to the first embodiment will be described with reference to FIGS. FIG. 4 is a plan view of a part of the memory cell array according to the first embodiment. 5 is a plan view from the semiconductor substrate to the plug, FIG. 6 is a plan view to the first wiring layer and the magnetoresistive effect element, and FIG. 7 is a plan view to the second wiring layer. . FIG. 8 is a perspective view of the memory cell array of the first embodiment.

図４乃至図８に示すように、半導体基板３１の表面の上方に複数のゲート電極３２ａ乃至３２ｄ（包括的に指す場合、ゲート電極３２と称する）が設けられる。各ゲート電極３２は、半導体基板３１の表面上のゲート絶縁膜３３上に設けられる。ゲート電極３２ａ乃至３２ｄは、図４乃至図７の上下方向に沿って、相互に距離をおいて、並んで配置されている。ゲート電極３２ａ乃至３２ｄの組は、これらを１つの単位として、図面の左右方向に沿って周期的に複数個設けられる。 As shown in FIGS. 4 to 8, a plurality of gate electrodes 32 a to 32 d (referred to generically as gate electrodes 32) are provided above the surface of the semiconductor substrate 31. Each gate electrode 32 is provided on the gate insulating film 33 on the surface of the semiconductor substrate 31. The gate electrodes 32a to 32d are arranged side by side at a distance from each other along the vertical direction of FIGS. A plurality of sets of the gate electrodes 32a to 32d are provided periodically along the horizontal direction of the drawing, with these as one unit.

図面の左右方向に沿って、複数の単位基本構造（単位基本構造）が設けられる。図４乃至図７は、単位基本構造３４ａ、３４ｂ（包括的に指す場合、単位基本構造３４と称する）の一部を示しており、図８は、単位基本構造３４の一部を示している。 A plurality of unit basic structures (unit basic structures) are provided along the horizontal direction of the drawing. 4 to 7 show a part of the unit basic structures 34a and 34b (referred to collectively as the unit basic structure 34), and FIG. 8 shows a part of the unit basic structure 34. .

各単位基本構造３４は、同じ構造を有しており、各々が、素子領域３６ａ、３６ｂ、ソース／ドレイン拡散領域４１ａ乃至４１ｆ、プラグ４２ｂ、４２ｅ、４３ａ、４３ｃ、４３ｄ、４３ｆ、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆ、アクセス配線（配線層）１１、１２を含んでいる。 Each unit basic structure 34 has the same structure, and each includes element regions 36a and 36b, source / drain diffusion regions 41a to 41f, plugs 42b, 42e, 43a, 43c, 43d, and 43f, magnetoresistive effect elements. 3a, 3c, 3d, and 3f, and access wirings (wiring layers) 11 and 12 are included.

ゲート電極３２ｄ、３２ａ間の領域からゲート電極３２ｂ、３２ｃ間の領域に、素子分離絶縁膜３５によって区画された素子領域３６ａが形成される。ゲート電極３２ｂ、３２ｃ間の領域からゲート電極３２ｄ、３２ａ間の領域に、素子分離絶縁膜３５によって区画された素子領域３６ｂが形成される。以下、素子領域３６ａ、３６ｂを包括的に指す場合、素子領域３６と称する。 An element region 36a partitioned by the element isolation insulating film 35 is formed from the region between the gate electrodes 32d and 32a to the region between the gate electrodes 32b and 32c. An element region 36b partitioned by the element isolation insulating film 35 is formed from the region between the gate electrodes 32b and 32c to the region between the gate electrodes 32d and 32a. Hereinafter, the element regions 36 a and 36 b are collectively referred to as an element region 36.

素子領域３６ａと素子領域３６ｂとは、図面の上下方向において相互に離れている。ゲート電極３２ｂ、３２ｃ間において、素子領域３６ａは、その上側において素子領域３６ｂと離れて隣接している。ゲート電極３２ｄ、３２ａ間において、素子領域３６ａは、その上側において別の素子領域３６ｂと離れて隣接している。このように配置された素子領域３６ａ、３６ｂの組は、これを１つの単位として、図面の左右方向に沿って周期的に複数個設けられる。この規則に従った１群の素子領域３６ａ、３６ｂが１つの単位基本構造３４に属する。 The element region 36a and the element region 36b are separated from each other in the vertical direction of the drawing. Between the gate electrodes 32b and 32c, the element region 36a is adjacent to and separated from the element region 36b on the upper side. Between the gate electrodes 32d and 32a, the element region 36a is adjacent to and separate from another element region 36b on the upper side. A plurality of sets of the element regions 36a and 36b arranged in this way are periodically provided along the left-right direction of the drawing with this as a unit. A group of element regions 36 a and 36 b according to this rule belong to one unit basic structure 34.

また、ゲート電極３２ｂ、３２ｃ間において、素子領域３６ａは、その下側において別の単位基本構造３４に属する素子領域３６ｂと離れて隣接している。ゲート電極３２ｄ、３２ａ間において、素子領域３６ａは、その下側において別の単位基本構造３４に属する素子領域３６ａと離れて隣接している。 In addition, between the gate electrodes 32b and 32c, the element region 36a is adjacent to the element region 36b belonging to another unit basic structure 34 at a lower side thereof. Between the gate electrodes 32d and 32a, the element region 36a is adjacent to and separate from the element region 36a belonging to another unit basic structure 34 on the lower side.

各素子領域３６ａ内の半導体基板３１の表面において、ゲート電極３２ｄ、３２ａの間、ゲート電極３２ａ、３２ｂの間、ゲート電極３２ｂ、３２ｃの間には、ソース／ドレイン拡散領域４１ａ乃至４１ｃが、それぞれ設けられる。 On the surface of the semiconductor substrate 31 in each element region 36a, source / drain diffusion regions 41a to 41c are provided between the gate electrodes 32d and 32a, between the gate electrodes 32a and 32b, and between the gate electrodes 32b and 32c, respectively. Provided.

各素子領域３６ｂ内の半導体基板３１の表面において、ゲート電極３２ｂ、３２ｃの間、ゲート電極３２ｃ、３２ｄの間、ゲート電極３２ｄ、３２ａの間には、ソース／ドレイン拡散領域４１ｄ乃至４１ｆが、それぞれ設けられる。ゲート電極３２と、その両側の１対のソース／ドレイン拡散領域４１により選択トランジスタ４が構成される。 On the surface of the semiconductor substrate 31 in each element region 36b, source / drain diffusion regions 41d to 41f are provided between the gate electrodes 32b and 32c, between the gate electrodes 32c and 32d, and between the gate electrodes 32d and 32a, respectively. Provided. The selection transistor 4 is configured by the gate electrode 32 and a pair of source / drain diffusion regions 41 on both sides thereof.

プラグ４２ｂ、４２ｅは、ソース／ドレイン拡散領域４１ｂ、４１ｅ上に設けられる。配線層１１は、半導体基板３１の上方に設けられる。配線層１１は、プラグ４１ａ、４１ｆ間、プラグ４１ｃ、４１ｄ間の領域に亘る直線部と、突出部１１ｂ、１１ｅと、を有する。突出部１１ｂ、１１ｅは、プラグ４２ｂ、４２ｅの上方にそれぞれ位置し、プラグ４２ｂ、４２ｅの上面とそれぞれ接続されている。 Plugs 42b and 42e are provided on source / drain diffusion regions 41b and 41e. The wiring layer 11 is provided above the semiconductor substrate 31. The wiring layer 11 has a straight line portion extending between the plugs 41a and 41f, a region between the plugs 41c and 41d, and protruding portions 11b and 11e. The protruding portions 11b and 11e are located above the plugs 42b and 42e, respectively, and are connected to the upper surfaces of the plugs 42b and 42e, respectively.

プラグ４３ａ、４３ｃ、４３ｄ、４３ｆは、ソース／ドレイン拡散領域４１ａ、４１ｃ、４１ｄ、４１ｆ上にそれぞれ設けられ、それらとそれぞれ接続されている。プラグ４３ａ、４３ｃ、４３ｄ、４３ｆ上には、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆがそれぞれ設けられ、それらとそれぞれ接続されている。 Plugs 43a, 43c, 43d, and 43f are provided on and connected to the source / drain diffusion regions 41a, 41c, 41d, and 41f, respectively. Magnetoresistive elements 3a, 3c, 3d, and 3f are provided on the plugs 43a, 43c, 43d, and 43f, respectively, and are connected thereto.

配線層１２は、配線層１１の上方、典型例として直上に、配線層１１に沿って設けられる。配線層１２は、配線層１１の上方の直線部と、突出部１２ａ、１２ｃ、１２ｄ、１２ｆと、を有する。突出部１２ａ、１２ｃ、１２ｄ、１２ｆは、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆの上方にそれぞれ位置し、磁気抵抗効果素子３ａ、３ｃ、３ｄ、３ｆの上面上にそれぞれ設けられ、それらとそれぞれ接続されている。 The wiring layer 12 is provided along the wiring layer 11 above the wiring layer 11, typically just above. The wiring layer 12 has a straight line portion above the wiring layer 11 and protrusions 12a, 12c, 12d, and 12f. The protrusions 12a, 12c, 12d, and 12f are located above the magnetoresistive elements 3a, 3c, 3d, and 3f, respectively, and provided on the upper surfaces of the magnetoresistive elements 3a, 3c, 3d, and 3f, and Each is connected.

以上の構成の単位基本構造３４が、ゲート電極３２の延びる方向において、並んで、複数個配置されることにより、メモリセルアレイ２が構成される。 A plurality of unit basic structures 34 having the above configuration are arranged side by side in the direction in which the gate electrode 32 extends, whereby the memory cell array 2 is configured.

メモリセルアレイは、図９に示す構造を有していても良い。図９は、第１実施形態の第１変形例のメモリセルアレイの斜視図である。図９に示すように、配線層１２は、磁気抵抗効果素子３ａ、３ｃの上を亘る直線部と、磁気抵抗効果素子３ｄ、３ｆ上にそれぞれ位置する突出部１２ｄ、１２ｆを有する。もちろん、配線層１２は、磁気抵抗効果素子３ｄ、３ｆ上を亘る直線部と、磁気抵抗効果素子３ａ、３ｃ上に位置する突出部を有していてもよい。 The memory cell array may have the structure shown in FIG. FIG. 9 is a perspective view of a memory cell array according to a first modification of the first embodiment. As shown in FIG. 9, the wiring layer 12 has a linear portion that extends over the magnetoresistive elements 3 a and 3 c and protrusions 12 d and 12 f that are positioned on the magnetoresistive elements 3 d and 3 f, respectively. Of course, the wiring layer 12 may have a linear portion that extends over the magnetoresistive effect elements 3d and 3f and a protruding portion that is positioned on the magnetoresistive effect elements 3a and 3c.

また、メモリセルアレイは、図１０乃至図１２に示す構造を有していても良い。図１０は第１実施形態の第２変形例のメモリセルアレイの１層目の配線層および磁気抵抗効果素子までの平面図である。図１１は第１実施形態の第２変形例のメモリセルアレイの２層目の配線層までの平面図である。図１２は第１実施形態の第２変形例のメモリセルアレイの斜視図である。図８に対応する位置の構成は、不変である。 Further, the memory cell array may have the structure shown in FIGS. FIG. 10 is a plan view up to the first wiring layer and the magnetoresistive effect element of the memory cell array of the second modification of the first embodiment. FIG. 11 is a plan view up to the second wiring layer of the memory cell array of the second modification of the first embodiment. FIG. 12 is a perspective view of a memory cell array according to a second modification of the first embodiment. The configuration of the position corresponding to FIG. 8 is unchanged.

図１０乃至図１２に示すように、磁気抵抗効果素子３はプラグ４３より大きな幅を有しいてもよい。また、各配線層１２は、この配線層１２が属する単位基本構造３４ａ、３４ｂに含まれる全ての磁気抵抗効果素子３および各磁気抵抗効果素子３相互間の領域を覆う。このように配線層１２の幅を太くすることにより、配線層１２の抵抗値を減ずることができる。 As shown in FIGS. 10 to 12, the magnetoresistive element 3 may have a larger width than the plug 43. Each wiring layer 12 covers all the magnetoresistive effect elements 3 included in the unit basic structures 34a and 34b to which the wiring layer 12 belongs and a region between the magnetoresistive effect elements 3. Thus, by increasing the width of the wiring layer 12, the resistance value of the wiring layer 12 can be reduced.

また、メモリセルアレイは、図１３に示す構造を有していても良い。図１３は、第１実施形態の第３変形例のメモリセルアレイの斜視図である。図１３に示すように、配線層１２が、半導体基板３１と配線層１１との間に設けられる。これに合わせて、プラグ４２はプラグ４３より高くなっている。 Further, the memory cell array may have the structure shown in FIG. FIG. 13 is a perspective view of a memory cell array according to a third modification of the first embodiment. As shown in FIG. 13, the wiring layer 12 is provided between the semiconductor substrate 31 and the wiring layer 11. Accordingly, the plug 42 is higher than the plug 43.

以上、述べたように、第１実施形態に係る磁気記憶装置によれば、図４から分かるように、相互に隣接する配線層１１、１２間の距離が広い。通常考えられる、スピン注入書き込み方式を実現する配線構造として、行列状の磁気抵抗効果素子の、左右方向に並んだ磁気抵抗効果素子の直上に沿ってアクセス配線対の一方を直線的に設け、これを磁気抵抗効果素子に接続することが挙げられる。そして、他方のアクセス配線は、一方のアクセス配線相互間の下方に設けられ、選択トランジスタのソース／ドレイン拡散領域と接続される。 As described above, according to the magnetic memory device according to the first embodiment, as can be seen from FIG. 4, the distance between the wiring layers 11 and 12 adjacent to each other is large. As a wiring structure that realizes the spin injection writing method, which is usually considered, one of the access wiring pairs is linearly provided directly above the magnetoresistive effect elements arranged in the left-right direction in a matrix-like magnetoresistive effect element. To the magnetoresistive effect element. The other access wiring is provided below one access wiring and connected to the source / drain diffusion region of the selection transistor.

しかしながら、この構造では、一方のアクセス配線同士、また他方のアクセス配線同士のピッチが狭くなる。このため、最小の設計ルールが適用されると、パストランジスタを配置することは不可能であると予想される。これを回避するためには、アクセス配線相互間のピッチを広げることが求められる。ピッチを広げることは非常に困難であると予想される。これを回避するために、単純にアクセス配線相互間のピッチを広げただけでは、磁気記憶装置の集積度の低下に繋がる。 However, in this structure, the pitch between one access wiring and the other access wiring is narrow. For this reason, when the minimum design rule is applied, it is expected that it is impossible to arrange a pass transistor. In order to avoid this, it is required to increase the pitch between the access wirings. Widening the pitch is expected to be very difficult. In order to avoid this, simply increasing the pitch between the access wirings leads to a decrease in the degree of integration of the magnetic memory device.

これに対して、第１実施形態によれば、配線層１１相互間および配線層１２相互間のピッチを広くし、パストランジスタ１４、１６の配置を容易としつつも、磁気記憶装置の集積度を高くできる。よって、高集積度を実現可能なスピン注入書き込み方式の磁気記憶装置を提供できる。 On the other hand, according to the first embodiment, the pitch between the wiring layers 11 and the wiring layers 12 is widened, and the degree of integration of the magnetic memory device is increased while facilitating the arrangement of the pass transistors 14 and 16. Can be high. Therefore, it is possible to provide a spin-injection writing type magnetic storage device that can realize a high degree of integration.

（第２実施形態）
第２実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。 (Second Embodiment)
The second embodiment is different from the first embodiment in the arrangement of the unit basic structures 34b.

図１４は、第２実施形態のメモリセルアレイの一部の平面図である。図１４に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から１つ左隣のゲート電極３２相互間に形成される。 FIG. 14 is a plan view of a part of the memory cell array according to the second embodiment. As shown in FIG. 14, in the unit basic structure 34b, the structure of each part remains the same, and the positional relationship between the source / drain diffusion region 41 and the gate electrode 32 is different from that of the first embodiment. That is, the source / drain diffusion regions 41a to 41f of the unit basic structure 34b are formed between the gate electrodes 32 adjacent to the left by one from the position in the first embodiment.

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ａ、３２ｂ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｂ、３２ｃ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ｄ、３２ａ間に形成される。 Specifically, the source / drain diffusion regions 41f and 41a are formed between the gate electrodes 32a and 32b. The source / drain diffusion region 41b is formed between the gate electrodes 32b and 32c. The source / drain diffusion regions 41c and 41d are formed between the gate electrodes 32c and 32d. The source / drain diffusion region 41e is formed between the gate electrodes 32d and 32a.

プラグ４３ａ、４２ｂ、４３ｃ、４３ｄ、４２ｅ、４３ｆ、磁気抵抗効果素子３ａ乃至３ｆ、配線層１１、１２の突出部１２ａ、１１ｂ、１２ｃ、１２ｄ、１１ｅ、１２ｆは、第１実施形態と同じく、それぞれソース／ドレイン拡散領域４１ａ乃至４１ｆの上方に形成される。また、単位基本構造３４ａの構造も第１実施形態と同じである。 The plugs 43a, 42b, 43c, 43d, 42e, 43f, the magnetoresistive effect elements 3a to 3f, and the protruding portions 12a, 11b, 12c, 12d, 11e, 12f of the wiring layers 11, 12 are the same as in the first embodiment. It is formed above source / drain diffusion regions 41a to 41f. The structure of the unit basic structure 34a is the same as that of the first embodiment.

第２実施形態によれば、第１実施形態と同じ効果を得られる。 According to the second embodiment, the same effect as the first embodiment can be obtained.

（第３実施形態）
第３実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。 (Third embodiment)
The third embodiment is different from the first embodiment in the arrangement of the unit basic structures 34b.

図１５は、第３実施形態のメモリセルアレイの一部の平面図である。図１５に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から２つ左隣のゲート電極３２相互間に形成される。換言すれば、単位基本構造３４ｂと、単位基本構造３４ａとは、配線層１１に関して線対象である。 FIG. 15 is a plan view of a part of the memory cell array according to the third embodiment. As shown in FIG. 15, in the unit basic structure 34b, the structure of each part remains the same, and the positional relationship between the source / drain diffusion region 41 and the gate electrode 32 is different from that of the first embodiment. That is, the source / drain diffusion regions 41a to 41f of the unit basic structure 34b are formed between the two gate electrodes 32 adjacent to the left from the position in the first embodiment. In other words, the unit basic structure 34 b and the unit basic structure 34 a are line targets with respect to the wiring layer 11.

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ｂ、３２ｃ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ｄ、３２ａ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ａ、３２ｂ間に形成される。 Specifically, the source / drain diffusion regions 41f and 41a are formed between the gate electrodes 32b and 32c. The source / drain diffusion region 41b is formed between the gate electrodes 32c and 32d. The source / drain diffusion regions 41c and 41d are formed between the gate electrodes 32d and 32a. The source / drain diffusion region 41e is formed between the gate electrodes 32a and 32b.

第３実施形態によれば、第１実施形態と同じ効果を得られる。 According to the third embodiment, the same effect as the first embodiment can be obtained.

（第４実施形態）
第４実施形態は、単位基本構造３４ｂの配置が第１実施形態と異なる。 (Fourth embodiment)
The fourth embodiment is different from the first embodiment in the arrangement of the unit basic structures 34b.

図１６は、第４実施形態のメモリセルアレイの一部の平面図である。図１６に示すように、単位基本構造３４ｂにおいて、各部の構造はそのままで、ソース／ドレイン拡散領域４１とゲート電極３２との位置関係が第１実施形態と異なる。すなわち、単位基本構造３４ｂのソース／ドレイン拡散領域４１ａ乃至４１ｆが、第１実施形態における位置から３つ左隣（１つ右隣）のゲート電極３２相互間に形成される。 FIG. 16 is a plan view of a part of the memory cell array according to the fourth embodiment. As shown in FIG. 16, in the unit basic structure 34b, the structure of each part remains the same, and the positional relationship between the source / drain diffusion region 41 and the gate electrode 32 is different from that of the first embodiment. That is, the source / drain diffusion regions 41a to 41f of the unit basic structure 34b are formed between the gate electrodes 32 that are three left adjacent (one right adjacent) from the position in the first embodiment.

具体的には、ソース／ドレイン拡散領域４１ｆ、４１ａは、ゲート電極３２ｃ、３２ｄ間に形成される。ソース／ドレイン拡散領域４１ｂは、ゲート電極３２ｄ、３２ａ間に形成される。ソース／ドレイン拡散領域４１ｃ、４１ｄは、ゲート電極３２ａ、３２ｂ間に形成される。ソース／ドレイン拡散領域４１ｅは、ゲート電極３２ｂ、３２ｃ間に形成される。 Specifically, the source / drain diffusion regions 41f and 41a are formed between the gate electrodes 32c and 32d. The source / drain diffusion region 41b is formed between the gate electrodes 32d and 32a. The source / drain diffusion regions 41c and 41d are formed between the gate electrodes 32a and 32b. The source / drain diffusion region 41e is formed between the gate electrodes 32b and 32c.

第４実施形態によれば、第１実施形態と同じ効果を得られる。 According to the fourth embodiment, the same effect as the first embodiment can be obtained.

（第５実施形態）
第１実施形態では、１つの配線層１２に対して１つの配線層１１が設けられる。これに対して、第５実施形態では、１つの配線層１２に対して２つの配線層１１が設けられる。 (Fifth embodiment)
In the first embodiment, one wiring layer 11 is provided for one wiring layer 12. On the other hand, in the fifth embodiment, two wiring layers 11 are provided for one wiring layer 12.

図１７は、第５実施形態に係る磁気記憶装置の回路図である。図１７に示すように、メモリセル１は、一端をアクセス配線１２接続され、他端を２本のアクセス配線１１の一方と接続される。１本のアクセス配線１２と、このアクセス配線１２とメモリセルを介して接続された２本のアクセス配線１１と、からアクセス配線の組が構成される。 FIG. 17 is a circuit diagram of a magnetic memory device according to the fifth embodiment. As shown in FIG. 17, the memory cell 1 has one end connected to the access wiring 12 and the other end connected to one of the two access wirings 11. One access line 12 and two access lines 11 connected to the access line 12 via a memory cell constitute a set of access lines.

アクセス配線１１は、２組のアクセス配線の組によって共有される。その他の回路構成は、第１実施形態と同じである。 The access wiring 11 is shared by two sets of access wiring. Other circuit configurations are the same as those of the first embodiment.

次に、図１８および図１９を参照して、第５実施形態に係る磁気記憶装置の構造について説明する。図１８は、第５実施形態のメモリセルアレイの一部の平面図であり、図１９は第５実施形態のメモリセルアレイの斜視図である。 Next, the structure of the magnetic memory device according to the fifth embodiment will be described with reference to FIGS. FIG. 18 is a plan view of a part of the memory cell array according to the fifth embodiment, and FIG. 19 is a perspective view of the memory cell array according to the fifth embodiment.

図１８および図１９に示すように、配線層１１の構成以外は、第１実施形態（図４および図５）と同じである。配線層１１は、２本の配線層１２相互間の、ソース／ドレイン拡散領域４１ｆ、４１ａ間、ソース／ドレイン拡散領域４１ｃ、４１ｄ間領域に亘る。配線層１１は、第１実施形態と同じく、プラグ４２ｂ、４２ｅの上方において、突出部１１ｂ、１１ｅを有する。突出部１１ｂ、１１ｅは、それぞれ、プラグ４２ｂ、４２ｅの上面と接続されている。 As shown in FIGS. 18 and 19, the configuration is the same as that of the first embodiment (FIGS. 4 and 5) except for the configuration of the wiring layer 11. The wiring layer 11 extends between the two wiring layers 12 between the source / drain diffusion regions 41f and 41a and between the source / drain diffusion regions 41c and 41d. Similar to the first embodiment, the wiring layer 11 has protrusions 11b and 11e above the plugs 42b and 42e. The protrusions 11b and 11e are connected to the upper surfaces of the plugs 42b and 42e, respectively.

第５実施形態によれば、配線層１１相互間および配線層１２相互間のピッチを広くし、パストランジスタ１４、１６の配置を容易としつつも、磁気記憶装置の集積度を高くできる。 According to the fifth embodiment, the pitch between the wiring layers 11 and between the wiring layers 12 is widened, and the degree of integration of the magnetic memory device can be increased while facilitating the arrangement of the pass transistors 14 and 16.

（第６実施形態）
第６実施形態は、第１乃至第５実施形態に付加して用いられ、パストランジスタの配置に関する。 (Sixth embodiment)
The sixth embodiment is used in addition to the first to fifth embodiments and relates to the arrangement of pass transistors.

図２０、図２１は、第６実施形態に係る磁気記憶装置のレイアウトを示している。図２０は、第１実施形態のメモリセルアレイ構造に本実施形態を適用した場合であり、図２１は、第５実施形態のメモリセルアレイ構造に本実施形態を適用した場合である。 20 and 21 show the layout of the magnetic memory device according to the sixth embodiment. FIG. 20 shows a case where this embodiment is applied to the memory cell array structure of the first embodiment, and FIG. 21 shows a case where this embodiment is applied to the memory cell array structure of the fifth embodiment.

図２０、図２１に示すように、メモリセルアレイ２、ロウデコーダ１８、カラムデコーダ２１、電流ソース／シンカ２２、読み出し回路２３は、半導体基板３１上に配置されている。 As shown in FIGS. 20 and 21, the memory cell array 2, row decoder 18, column decoder 21, current source / sinker 22, and readout circuit 23 are arranged on a semiconductor substrate 31.

アクセス配線１１、１２は、半導体基板３１の平面の左右方向に沿って延びている。パストランジスタ１４、１６は、アクセス配線１１、１２の同じ側（図では右側）に接続されている。ロウデコーダ１８はメモリセルアレイ２の、例えば下側に配置され、カラムデコーダ２１は、パストランジスタ１４、１６の組からなる領域の右側に配置されている。 The access wirings 11 and 12 extend along the horizontal direction of the plane of the semiconductor substrate 31. The pass transistors 14 and 16 are connected to the same side (right side in the figure) of the access wirings 11 and 12. The row decoder 18 is disposed, for example, on the lower side of the memory cell array 2, and the column decoder 21 is disposed on the right side of the region formed by the pair of pass transistors 14 and 16.

共通線１５、１７は、半導体基板３１の平面の上下方向に沿って延びている。電流ソース／シンカ２２、読み出し回路２３は、共通線１５、１７の、それぞれ下側、上側に配置されている。 The common lines 15 and 17 extend along the vertical direction of the plane of the semiconductor substrate 31. The current source / sinker 22 and the readout circuit 23 are respectively disposed on the lower side and the upper side of the common lines 15 and 17.

また、図２２、図２３の配置とすることもできる。図２２、図２３は、第６実施形態の他の例に係る磁気記憶装置のレイアウトを示している。図２２、図２３は、第１、第２実施形態のメモリセルアレイ構造の場合にそれぞれ対応する。 Further, the arrangement shown in FIGS. 22 and 23 may be adopted. 22 and 23 show a layout of a magnetic memory device according to another example of the sixth embodiment. 22 and 23 correspond to the memory cell array structures of the first and second embodiments, respectively.

図２２、図２３に示すように、各パストランジスタ１４は、メモリセルアレイ２の左右のうちの一方の側（右を例示）において、アクセス配線１１と接続される。一方、各パストランジスタ１６は、メモリセルアレイ２の左右のうちの他方の側（左を例示）において、アクセス配線１２と接続される。これに合わせて、共通線１５はメモリセルアレイ２の右側に配置され、共通線１７はメモリセルアレイ２の左側に配置される。 As shown in FIGS. 22 and 23, each pass transistor 14 is connected to the access wiring 11 on one of the left and right sides of the memory cell array 2 (the right is illustrated). On the other hand, each pass transistor 16 is connected to the access wiring 12 on the other of the left and right sides of the memory cell array 2 (left is illustrated). In accordance with this, the common line 15 is arranged on the right side of the memory cell array 2, and the common line 17 is arranged on the left side of the memory cell array 2.

電流ソース／シンカ２２は、共通線１５、１７に対して１つずつ設けられる。ただし、各電流ソース／シンカ２２は、図３と異なって１系統のみで足り、１つの電流ソース／シンカ２２内には、１つの電流ソース／シンカ２４が設けられる。 One current source / sinker 22 is provided for each of the common lines 15 and 17. However, each current source / sinker 22 is different from FIG. 3 in that only one system is required, and one current source / sinker 22 is provided in one current source / sinker 22.

図２２、図２３の構成によれば、一方の電流ソース／シンカ２２から、アクセス配線１１、メモリセル１、アクセス配線１２を介して他方のソース／シンカ２２に至る経路の距離が、メモリセル１の位置によらず、一定となる。このため、メモリセル１相互間の特性を揃えることができ、動作マージンの大きい磁気記憶装置を実現できる。 22 and FIG. 23, the distance of the path from one current source / sinker 22 to the other source / sinker 22 via the access wiring 11, the memory cell 1, and the access wiring 12 is the memory cell 1. It is constant regardless of the position of. Therefore, the characteristics between the memory cells 1 can be made uniform, and a magnetic memory device with a large operation margin can be realized.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

第１実施形態の磁気記憶装置の回路図。1 is a circuit diagram of a magnetic memory device according to a first embodiment. 磁気抵抗効果素子の断面図。Sectional drawing of a magnetoresistive effect element. 電流ソース／シンカの回路図。Circuit diagram of current source / sinker. 第１実施形態のメモリセルアレイの平面図。1 is a plan view of a memory cell array according to a first embodiment. 第１実施形態のメモリセルアレイの一部の平面図。FIG. 3 is a plan view of a part of the memory cell array according to the first embodiment. 第１実施形態のメモリセルアレイの一部の平面図。FIG. 3 is a plan view of a part of the memory cell array according to the first embodiment. 第１実施形態のメモリセルアレイの一部の平面図。FIG. 3 is a plan view of a part of the memory cell array according to the first embodiment. 第１実施形態のメモリセルアレイの斜視図。1 is a perspective view of a memory cell array according to a first embodiment. 第１実施形態の第１変形例のメモリセルアレイの斜視図。The perspective view of the memory cell array of the 1st modification of 1st Embodiment. 第１実施形態の第２変形例のメモリセルアレイの一部の平面図。FIG. 6 is a plan view of a part of a memory cell array according to a second modification of the first embodiment. 第１実施形態の第２変形例のメモリセルアレイの一部の平面図。FIG. 6 is a plan view of a part of a memory cell array according to a second modification of the first embodiment. 第１実施形態の第２変形例のメモリセルアレイの斜視図。The perspective view of the memory cell array of the 2nd modification of 1st Embodiment. 第１実施形態の第３変形例のメモリセルアレイの斜視図。The perspective view of the memory cell array of the 3rd modification of 1st Embodiment. 第２実施形態のメモリセルアレイの平面図。The top view of the memory cell array of 2nd Embodiment. 第３実施形態のメモリセルアレイの平面図。The top view of the memory cell array of 3rd Embodiment. 第４実施形態のメモリセルアレイの平面図。The top view of the memory cell array of 4th Embodiment. 第５実施形態の磁気記憶装置の回路図。The circuit diagram of the magnetic memory device of a 5th embodiment. 第５実施形態のメモリセルアレイの平面図。The top view of the memory cell array of 5th Embodiment. 第５実施形態のメモリセルアレイの斜視図。The perspective view of the memory cell array of 5th Embodiment. 第６実施形態の磁気記憶装置のレイアウト図。The layout diagram of the magnetic memory device of a 6th embodiment. 第６実施形態の磁気記憶装置のレイアウト図。The layout diagram of the magnetic memory device of a 6th embodiment. 第６実施形態の磁気記憶装置のレイアウト図。The layout diagram of the magnetic memory device of a 6th embodiment. 第６実施形態の磁気記憶装置のレイアウト図。The layout diagram of the magnetic memory device of a 6th embodiment.

符号の説明Explanation of symbols

１…メモリセル、２…メモリセルアレイ、３…磁気抵抗効果素子、４…選択トランジスタ、１１、１２…アクセス配線（配線層）、３１…半導体基板、３２…ゲート電極、３３…ゲート絶縁膜、３４…単位基本構造、３５…素子分離絶縁膜、３６…素子領域、４１…ソース／ドレイン拡散領域、４２、４３…プラグ。 DESCRIPTION OF SYMBOLS 1 ... Memory cell, 2 ... Memory cell array, 3 ... Magnetoresistance effect element, 4 ... Selection transistor, 11, 12 ... Access wiring (wiring layer), 31 ... Semiconductor substrate, 32 ... Gate electrode, 33 ... Gate insulating film, 34 ... Unit basic structure, 35 ... Element isolation insulating film, 36 ... Element region, 41 ... Source / drain diffusion region, 42, 43 ... Plug.

Claims

一端が第１ノードに接続される磁気抵抗効果素子と、第１拡散領域が前記磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタとを有するメモリセルを含み、
第１方向に延在し、前記選択トランジスタのゲート電極に接続される選択線と、
第２方向に延在し、前記第１ノードに接続される第１配線と、
前記第２方向に延在し、前記第２ノードに接続される第２配線と、
を具備し、
前記第１方向に隣り合う前記メモリセル同士は前記第１ノードを共有し、
前記第２方向に隣り合う前記メモリセル同士は前記第２ノードを共有する、
ことを特徴とするスピン注入書き込み型磁気記憶装置。 A memory having a magnetoresistive effect element having one end connected to the first node, and a selection transistor having a first diffusion region connected to the other end of the magnetoresistive effect element and a second diffusion region connected to the second node Including cells,
A selection line extending in a first direction and connected to the gate electrode of the selection transistor;
A first wiring extending in a second direction and connected to the first node;
A second wiring extending in the second direction and connected to the second node;
Comprising
The memory cells adjacent in the first direction share the first node,
The memory cells adjacent in the second direction share the second node.
A spin-injection write-type magnetic storage device.

半導体基板と、
前記半導体基板上にゲート絶縁膜を介して設けられ、第１方向に延びる第１ゲート電極と、
前記第１ゲート電極を挟み、前記半導体基板の表面に形成された第１拡散領域および第２拡散領域と、
前記第１拡散領域上に設けられる第１プラグと、
前記第２拡散領域上に設けられる第２プラグと、
前記第２プラグ上に設けられる第１磁気抵抗効果素子と、
前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極に平行に延びる第２ゲート電極と、
前記第２ゲート電極を挟み、前記半導体基板の表面に形成された第３拡散領域および第４拡散領域と、
前記第３拡散領域上に設けられる第３プラグと、
前記第４拡散領域上に設けられる第４プラグと、
前記第４プラグ上に設けられる第２磁気抵抗効果素子と、
前記半導体基板表面に沿う第２方向に延び、前記第１プラグおよび前記第３プラグを共通接続する第１接続部を有する第１配線と、
前記第２方向に延び、前記第１磁気抵抗効果素子および前記第２磁気抵抗効果素子を共通接続する第２接続部を有する第２配線と、
を具備し、
前記第１ゲート電極と前記第２ゲート電極は、前記第２プラグおよび前記第４プラグを挟み、
前記第２拡散領域と前記第４拡散領域は、前記第１方向に沿って並ぶ、
ことを特徴とするスピン注入書き込み型磁気記憶装置。 A semiconductor substrate;
A first gate electrode provided on the semiconductor substrate via a gate insulating film and extending in a first direction;
A first diffusion region and a second diffusion region formed on a surface of the semiconductor substrate with the first gate electrode interposed therebetween;
A first plug provided on the first diffusion region;
A second plug provided on the second diffusion region;
A first magnetoresistive element provided on the second plug;
A second gate electrode provided on the semiconductor substrate via a gate insulating film and extending in parallel with the first gate electrode;
A third diffusion region and a fourth diffusion region formed on the surface of the semiconductor substrate across the second gate electrode;
A third plug provided on the third diffusion region;
A fourth plug provided on the fourth diffusion region;
A second magnetoresistance effect element provided on the fourth plug;
A first wiring having a first connecting portion extending in a second direction along the surface of the semiconductor substrate and commonly connecting the first plug and the third plug;
A second wiring having a second connection portion extending in the second direction and commonly connecting the first magnetoresistive element and the second magnetoresistive element;
Comprising
The first gate electrode and the second gate electrode sandwich the second plug and the fourth plug,
The second diffusion region and the fourth diffusion region are aligned along the first direction.
A spin-injection write-type magnetic storage device.

前記第１配線と前記第２配線は、前記基板面上で重なる位置に設けられていることを特徴とする請求項２記載のスピン注入書き込み型磁気記憶装置。 3. The spin injection writing type magnetic memory device according to claim 2, wherein the first wiring and the second wiring are provided at a position where they overlap each other on the substrate surface.

前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１ゲート電極の前記第２ゲート電極と反対側において前記第１ゲート電極に平行に延びる第３ゲート電極と、
前記半導体基板の表面に形成され、前記第１拡散領域と共に前記第３ゲート電極を挟む第５拡散領域と、
前記第５拡散領域上に設けられる第５プラグと、
前記第５プラグ上に設けられる第３磁気抵抗効果素子と、
前記半導体基板上にゲート絶縁膜を介して設けられ、前記第２ゲート電極の前記第１ゲート電極と反対側において前記第２ゲート電極に平行に延びる第４ゲート電極と、
前記半導体基板の表面に形成され、前記第３拡散領域と共に前記第４ゲート電極を挟む第６拡散領域と、
前記第６拡散領域上に設けられる第６プラグと、
前記第６プラグ上に設けられる第４磁気抵抗効果素子と、
をさらに具備し、
前記第２配線が、第３接続部により前記第３磁気抵抗効果素子と接続され、第４接続部により前記第４磁気抵抗効果素子と接続され、
前記第１ゲート電極と前記第３ゲート電極は前記第１プラグを挟み、
前記第２ゲート電極と前記第４ゲート電極は前記第３プラグを挟む、
ことを特徴とする請求項２記載のスピン注入書き込み型磁気記憶装置。 A third gate electrode provided on the semiconductor substrate via a gate insulating film and extending in parallel to the first gate electrode on the opposite side of the first gate electrode to the second gate electrode;
A fifth diffusion region formed on the surface of the semiconductor substrate and sandwiching the third gate electrode together with the first diffusion region;
A fifth plug provided on the fifth diffusion region;
A third magnetoresistance effect element provided on the fifth plug;
A fourth gate electrode provided on the semiconductor substrate via a gate insulating film and extending in parallel to the second gate electrode on the opposite side of the second gate electrode to the first gate electrode;
A sixth diffusion region formed on the surface of the semiconductor substrate and sandwiching the fourth gate electrode together with the third diffusion region;
A sixth plug provided on the sixth diffusion region;
A fourth magnetoresistive element provided on the sixth plug;
Further comprising
The second wiring is connected to the third magnetoresistive effect element by a third connection portion, and connected to the fourth magnetoresistive effect element by a fourth connection portion;
The first gate electrode and the third gate electrode sandwich the first plug;
The second gate electrode and the fourth gate electrode sandwich the third plug;
The spin injection writing type magnetic memory device according to claim 2 .

前記第１乃至前記第４ゲート電極が繰り返し配置されていることを特徴とする請求項４に記載のスピン注入書き込み型磁気記憶装置。 The spin injection writing type magnetic memory device according to claim 4, wherein the first to fourth gate electrodes are repeatedly arranged.

隣り合う前記第１配線同士について、前記第１拡散領域乃至前記第４拡散領域が線対称構造となるように配置されていることを特徴とする請求項５記載のスピン注入書き込み型磁気記憶装置。 6. The spin injection writing type magnetic memory device according to claim 5, wherein the first diffusion region to the fourth diffusion region are arranged in a line-symmetric structure with respect to the adjacent first wirings.