JP4798379B2 - Nonvolatile semiconductor memory device - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗素子を用いた不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using a magnetoresistive element.

近年、携帯電話等の急速な普及に伴い、不揮発、大容量、低電圧動作、低消費電力特性を有するメモリの需要が高まっている。磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、これらの特性を備えたメモリとして期待されている。   In recent years, with the rapid spread of mobile phones and the like, there is an increasing demand for memories having nonvolatile characteristics, large capacity, low voltage operation, and low power consumption characteristics. Magnetic random access memory (MRAM) is expected as a memory having these characteristics.

ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ；Tunnel Magneto Resistance）素子をメモリセル内に含む。図１Ａ及び図１Ｂは、一般的なＴＭＲ素子の構成を示す概念図である。ＴＭＲ素子１は、自由強磁性層（フリー層）２、トンネル絶縁層３、及び固定強磁性層（ピン層）４を有しており、トンネル絶縁層２は、フリー層２とピン層４に挟まれるように形成されている。ピン層４における自発磁化の向きは、製造時に固定されている。これに対して、フリー層２における自発磁化の向きは、ＴＭＲ素子１の上下を流れる電流によって反転可能である。   The MRAM includes a tunnel magnetoresistance (TMR) element in a memory cell. 1A and 1B are conceptual diagrams showing a configuration of a general TMR element. The TMR element 1 has a free ferromagnetic layer (free layer) 2, a tunnel insulating layer 3, and a fixed ferromagnetic layer (pinned layer) 4. The tunnel insulating layer 2 is formed by a free layer 2 and a pinned layer 4. It is formed so as to be sandwiched. The direction of spontaneous magnetization in the pinned layer 4 is fixed at the time of manufacture. On the other hand, the direction of spontaneous magnetization in the free layer 2 can be reversed by the current flowing above and below the TMR element 1.

このＴＭＲ素子１は、フリー層２における自発磁化の向き（図中の矢印参照）に依存して２種類の状態を取り得る。具体的には、図１Ａに示されるように、一方の状態においては、フリー層２における自発磁化の向きとピン層４における自発磁化の向きは“平行”である（平行状態）。また、図１Ｂに示されるように、他方の状態においては、フリー層２における自発磁化の向きとピン層４における自発磁化の向きは“反平行”である（反平行状態）。この時、トンネル磁気抵抗効果により、“反平行状態”におけるＴＭＲ素子１の抵抗値（Ｒ＋ΔＲ）は、“平行状態”におけるＴＭＲ素子１の抵抗値（Ｒ）よりも大きくなることが知られている。ＭＲＡＭは、このＴＭＲ素子１の抵抗値の変化を利用することによって、データを記憶する。例えば、“平行状態”はデータ値「０」に対応し、“反平行状態”はデータ値「１」に対応する。また、メモリセルに記憶されたデータの読み出しは、この抵抗値の変化を検出することにより行われる。   The TMR element 1 can take two types of states depending on the direction of spontaneous magnetization in the free layer 2 (see the arrow in the figure). Specifically, as shown in FIG. 1A, in one state, the direction of spontaneous magnetization in the free layer 2 and the direction of spontaneous magnetization in the pinned layer 4 are “parallel” (parallel state). Further, as shown in FIG. 1B, in the other state, the direction of spontaneous magnetization in the free layer 2 and the direction of spontaneous magnetization in the pinned layer 4 are “antiparallel” (antiparallel state). At this time, it is known that due to the tunnel magnetoresistance effect, the resistance value (R + ΔR) of the TMR element 1 in the “anti-parallel state” is larger than the resistance value (R) of the TMR element 1 in the “parallel state”. . The MRAM stores data by utilizing the change in the resistance value of the TMR element 1. For example, “parallel state” corresponds to the data value “0”, and “antiparallel state” corresponds to the data value “1”. Further, data stored in the memory cell is read by detecting the change in the resistance value.

図２は、このようなＴＭＲ素子１を備えたメモリセルに対する書き込み原理を説明するための概略図である。図２に示されるように、上記ＴＭＲ素子１は、Ｘ方向に沿ったワード線ＷＬ（書き込みワード線）と、Ｙ方向に沿ったビット線ＢＬとの間に介設されている。このＸ方向は、例えば、ＴＭＲ素子１における自発磁化の「容易磁化軸方向」を示し、Ｙ方向は、自発磁化の「困難磁化軸方向」を示す。この時、上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、容易磁化軸方向（Ｘ方向）に沿って安定する。書き込み動作時、ワード線ＷＬを流れる電流ＩＷＬによって、ＴＭＲ素子１近傍には、図２に示されるように、Ｙ方向に沿った磁界ＨＹが発生する。また、ビット線ＢＬを流れる電流ＩＢＬによって、ＴＭＲ素子１近傍には、Ｘ方向に沿った磁界ＨＸが発生する。これら発生した磁界ＨＸ、ＨＹにより、フリー層２における自発磁化が回転する。そして、それら磁界ＨＸ、ＨＹの組み合わせが所定の条件を満たす場合、その自発磁化の方向は反転する。FIG. 2 is a schematic diagram for explaining a write principle for a memory cell including such a TMR element 1. As shown in FIG. 2, the TMR element 1 is interposed between a word line WL (write word line) along the X direction and a bit line BL along the Y direction. The X direction indicates, for example, the “easy magnetization axis direction” of spontaneous magnetization in the TMR element 1, and the Y direction indicates the “difficult magnetization axis direction” of spontaneous magnetization. At this time, in the above-described “parallel state” and “anti-parallel state”, the spontaneous magnetization in the free layer 2 and the pinned layer 4 is stabilized along the easy magnetization axis direction (X direction). During the write operation, a current I WL flowing through the word line WL generates a magnetic field H Y along the Y direction in the vicinity of the TMR element 1 as shown in FIG. Further, the magnetic field H X along the X direction is generated in the vicinity of the TMR element 1 by the current I BL flowing through the bit line BL. Due to the generated magnetic fields H X and H Y , the spontaneous magnetization in the free layer 2 rotates. When the combination of the magnetic fields H X and H Y satisfies a predetermined condition, the direction of the spontaneous magnetization is reversed.

図３Ａは、その所定の条件を示すグラフ図である。図３Ａにおいて、縦軸は電流ＩＷＬを示し、横軸は電流ＩＢＬを示す。また、図３Ａに示される曲線は「アステロイドカーブ」と呼ばれており、そのアステロイドカーブと縦軸・横軸との切片は、＋ＩＸ０、−ＩＸ０、＋ＩＹ０、−ＩＹ０で与えられる。このアステロイドカーブは、フリー層２における自発磁化の反転に必要な最低限の電流ＩＷＬ、ＩＢＬを示す。つまり、このアステロイドカーブの外側（“Ｒｅｖｅｒｓａｌ領域”）に対応する電流ＩＷＬ、ＩＢＬが印加された場合、ＴＭＲ素子１は“平行状態”から“反平行状態”へ、あるいは“反平行状態”から“平行状態”へ変化する。すなわち、データ値「１」あるいは「０」がメモリセルに書き込まれる。一方、印加される電流ＩＷＬ、ＩＢＬが、アステロイドカーブの内側（“Ｒｅｔｅｎｔｉｏｎ領域”）に対応する場合、データの書き込みは行われない。FIG. 3A is a graph showing the predetermined condition. In FIG. 3A, the vertical axis represents the current IWL , and the horizontal axis represents the current IBL . The curve shown in FIG. 3A is called an “asteroid curve”, and the intercepts of the asteroid curve and the vertical and horizontal axes are given by + I X0 , −I X0 , + I Y0 , and −I Y0 . It is done. This asteroid curve shows the minimum currents I WL and I BL necessary for the reversal of the spontaneous magnetization in the free layer 2. That is, when currents I WL and I BL corresponding to the outside of the asteroid curve (“Reversal region”) are applied, the TMR element 1 changes from “parallel state” to “antiparallel state” or “antiparallel state”. "" To "parallel state". That is, the data value “1” or “0” is written into the memory cell. On the other hand, when the applied currents I WL and I BL correspond to the inside of the asteroid curve (“Retention region”), data is not written.

図３Ｂは、複数のメモリセルに対する上述のアステロイドカーブの分布を示すグラフ図である。図３Ｂにおいて、縦軸は電流ＩＷＬを示し、横軸は電流ＩＢＬを示す。一般的に、ＭＲＡＭにおいては、複数のメモリセルがアレイ状に配置されており、それら複数のメモリセルが有するＴＭＲ素子１の特性にはバラツキが存在する。そのため、複数のメモリセルに対するアステロイドカーブ群（曲線群）は、図３Ｂに示されるように、曲線Ｃｍａｘと曲線Ｃｍｉｎの間に分布することになる。ここで、曲線Ｃｍａｘの切片はＩＸ（ｍａｘ）、ＩＹ（ｍａｘ）で与えられ、曲線Ｃｍｉｎの切片はＩＸ（ｍｉｎ）、ＩＹ（ｍｉｎ）で与えられる。FIG. 3B is a graph showing the distribution of the asteroid curve described above for a plurality of memory cells. In FIG. 3B, the vertical axis represents the current IWL , and the horizontal axis represents the current IBL . In general, in an MRAM, a plurality of memory cells are arranged in an array, and the characteristics of the TMR element 1 included in the plurality of memory cells vary. Therefore, the asteroid curve group (curve group) for a plurality of memory cells is distributed between the curve Cmax and the curve Cmin as shown in FIG. 3B. Here, the intercept of the curve Cmax is given by I X (max) and I Y (max), and the intercept of the curve Cmin is given by I X (min) and I Y (min).

まず、複数のメモリセルのいずれに対しても書き込みが可能なように、書き込み時の電流ＩＷＬ、ＩＢＬは、少なくとも、曲線Ｃｍａｘの外側（Ｒｅｖｅｒｓａｌ領域）に存在する必要がある。また、書き込み時に選択されたワード線ＷＬあるいはビット線ＢＬには、他のメモリセルも接続されている。発生する磁界ＨＸ、ＨＹによってそのような他のメモリセルに書き込みが行われないように、ワード線ＷＬを流れる電流ＩＷＬはＩＸ（ｍｉｎ）より小さく、ビット線ＢＬを流れる電流ＩＢＬはＩＹ（ｍｉｎ）より小さい必要がある。すなわち、書き込み時の電流ＩＷＬ、ＩＢＬは、図３Ｂ中のハッチング領域（書き込みマージン）に対応していなければならない。ＴＭＲ素子１の特性のバラツキが大きくなるにつれ、この書き込みマージンは小さくなる。このように、ＭＲＡＭにおいては、書き込み電流の精密な制御が要求される。First, the currents I WL and I BL at the time of writing must exist at least outside the curve Cmax (Reverse region) so that writing can be performed to any of the plurality of memory cells. Also, other memory cells are connected to the word line WL or bit line BL selected at the time of writing. The current I WL flowing through the word line WL is smaller than I X (min) and the current I BL flowing through the bit line BL is prevented so that writing to such other memory cells is not performed by the generated magnetic fields H X and H Y. Needs to be smaller than I Y (min). That is, the currents I WL and I BL at the time of writing must correspond to the hatched area (write margin) in FIG. 3B. As the variation in the characteristics of the TMR element 1 increases, the write margin decreases. Thus, in the MRAM, precise control of the write current is required.

記憶容量の更なる向上の要求に応じてメモリセルの数が増大すると、ＴＭＲ素子１の特性のバラツキは更に大きくなり得る。つまり、うまくデータの書き込みがなされないメモリセルが存在する確率は更に高まる。このようなメモリセルをはじめ、不具合を有するメモリセルは、以下、「不良メモリセル」と参照される。不良メモリセルによる影響を低減することにより、高い信頼性を有するＭＲＡＭを提供することが望まれている。また、不良メモリセルによる影響を低減することにより、メモリセルに記憶されているデータの判別性を向上させる技術が望まれている。また、不良メモリセルによる影響を低減し、歩留まりを向上させることができる技術が望まれている。   When the number of memory cells increases in response to a request for further improvement in storage capacity, the variation in characteristics of the TMR element 1 can be further increased. That is, the probability that there is a memory cell to which data is not successfully written further increases. Such memory cells as well as defective memory cells are hereinafter referred to as “defective memory cells”. It would be desirable to provide a highly reliable MRAM by reducing the effects of defective memory cells. In addition, there is a demand for a technique for improving the discriminability of data stored in a memory cell by reducing the influence of a defective memory cell. In addition, a technique that can reduce the influence of defective memory cells and improve yield is desired.

一般的な半導体記憶装置において、このような不良メモリセルをリダンダンシセルアレイ中の特定のセルで置換することにより、歩留まりの向上を図る手法が知られている。通常、リダンダンシセルは、通常のメモリセルと同様の構造を有する。よって、リダンダンシセルで不良メモリセルを置換したとしても、ＴＭＲ素子１の特性のバラツキは依然存在したままである。すなわち、リダンダンシセルアレイを用いた救済法をＭＲＡＭに適用したとしても、上述の書き込み不良に関する問題点は本質的には解消されない。   In a general semiconductor memory device, a method for improving the yield by replacing such a defective memory cell with a specific cell in a redundancy cell array is known. Usually, a redundancy cell has the same structure as a normal memory cell. Therefore, even if the defective memory cell is replaced with the redundancy cell, the characteristic variation of the TMR element 1 still exists. In other words, even if the repair method using the redundancy cell array is applied to the MRAM, the above-described problem relating to the write failure is not essentially solved.

また、高信頼性を実現する手段として、例えばＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を用いることが考えられる。しかしながら、ＥＣＣによれば、出力データのエラー検出及び訂正が行われるため、時間的なオーバーヘッドが大きいという問題がある。   As a means for realizing high reliability, for example, it is conceivable to use ECC (Error Correction Code). However, according to ECC, since error detection and correction of output data are performed, there is a problem that time overhead is large.

関連するＭＲＡＭの技術が、特開２００４−３９１５０号公報に開示されている。この従来技術は、スニークパス電流の影響を排除して、ＭＲＡＭのメモリセルに記憶されているデータ判別の信頼性を向上する技術を提供することを目的とする。このＭＲＡＭは、クロスポイントセルアレイと、第１方向に延設されている複数のワード線と、第２方向に延設されている複数のビット線と、第２方向に延設されているダミービット線と、読み出し回路とを備える。この読み出し回路は、オフセット除去回路とデータ判別回路とを含む。オフセット除去回路は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流と、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基づいて、選択ワード線と選択ビット線との間に介設された選択セルに記憶されている記憶データを判別する。   A related MRAM technique is disclosed in Japanese Patent Application Laid-Open No. 2004-39150. The purpose of this conventional technique is to provide a technique for eliminating the influence of the sneak path current and improving the reliability of data discrimination stored in the memory cell of the MRAM. The MRAM includes a cross-point cell array, a plurality of word lines extending in the first direction, a plurality of bit lines extending in the second direction, and a dummy bit extending in the second direction. A line and a readout circuit. The read circuit includes an offset removal circuit and a data determination circuit. The offset removal circuit is configured such that a voltage is applied between a selected word line and a selected bit line, and a voltage applied between the selected word line and the dummy bit line. A current difference signal corresponding to the difference from the offset component current flowing in the dummy bit line is generated. The data discriminating circuit discriminates the stored data stored in the selected cell interposed between the selected word line and the selected bit line based on the current difference signal.

特開２００２−１２４０９５号公報は、画像処理回路に組み込まれる回路であって、複数のメモリセルからなる記憶領域を備えた記憶装置の欠陥を救済する回路を開示している。この欠陥救済回路は、セレクタと、記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態で記憶するレジスタとを備える。セレクタは、アドレス信号に含まれる上記セグメントの指定情報に相当する上記インデックスをレジスタから選択し、当該インデックスに対応付けられたセグメントの指定情報を読み出して上記記憶装置に出力する。また、特開平１０−３１２３４０号公報に開示された半導体記憶装置は、ＥＣＣ回路と、セレクトレジスタから選択された組み合わせに対応する変換マトリクスを上記ＥＣＣ回路に送出するデータ変換回路とを備える。   Japanese Patent Application Laid-Open No. 2002-124095 discloses a circuit that is incorporated in an image processing circuit and that repairs a defect in a storage device having a storage region including a plurality of memory cells. This defect relief circuit includes a selector and a register for storing designation information of a segment obtained by dividing a storage area into a plurality of indexes. The selector selects from the register the index corresponding to the segment designation information included in the address signal, reads the segment designation information associated with the index, and outputs the segment designation information to the storage device. A semiconductor memory device disclosed in Japanese Patent Application Laid-Open No. 10-31340 includes an ECC circuit and a data conversion circuit that sends a conversion matrix corresponding to the combination selected from the select register to the ECC circuit.

また、多数決回路を有する装置が、特開平７−１０５０３７号公報や特開２０００−１６３３２０号公報に開示されている。特開平７−１０５０３７号公報に開示されたプロセッシングボードは、Ｘ個（Ｘは３以上）のプロセッシングユニットと、多数決ユニットと、プロセッシングユニットと多数決ユニットを接続するプロセッサバスを備える。各々のプロセッシングユニットは、プロセッサとキャッシュメモリとを持つ。多数決ユニットは、プロセッシングユニットのうち１つを選択し、且つ、外部との入出力インターフェースとして機能する。特開２０００−１６３３２０号公報は、メモリセルのソフトエラーを判定し、ソフトエラーを被っていないと判断されるデータを選択的に出力するソフトエラー対策機能付のメモリ装置を開示している。このメモリ装置は、多数決回路を有する。その多数決回路は、３つ以上のメモリセルの各々の記憶内容に対して多数決処理を実行し、ソフトエラーを被っていないデータを選択する。   Devices having a majority circuit are disclosed in Japanese Patent Laid-Open Nos. 7-105037 and 2000-163320. The processing board disclosed in JP-A-7-105037 includes X processing units (X is 3 or more), a majority unit, and a processor bus that connects the processing unit and the majority unit. Each processing unit has a processor and a cache memory. The majority unit selects one of the processing units and functions as an input / output interface with the outside. Japanese Patent Laid-Open No. 2000-163320 discloses a memory device with a soft error countermeasure function that determines a soft error of a memory cell and selectively outputs data determined not to suffer from the soft error. This memory device has a majority circuit. The majority circuit performs a majority process on the stored contents of each of the three or more memory cells, and selects data that has not suffered from a soft error.

また、特表２００２−５０２５４９号公報には、メモリデバイスが開示されている。このメモリデバイスは、複数のメモリエレメントと、複数の固体素子を有し上記メモリエレメントに接続された選択回路とを備える。各々の固体素子は、薄膜エレメントのネットワークを含む。少なくとも１つの薄膜エレメントが巨大磁気抵抗を供給する。ネットワークは、複数のノードを有し、その各々は薄膜エレメントのうち２つの間を電気的に接続する。複数のノードのうち第１及び第２のものは電力端子を備え、複数のノードのうち第３及び第４のものは出力を備える。第１の導体は、少なくとも１つの薄膜エレメントに誘導的に結合されており、これに磁界を印加する。   Japanese Patent Application Publication No. 2002-502549 discloses a memory device. The memory device includes a plurality of memory elements and a selection circuit having a plurality of solid elements and connected to the memory elements. Each solid state device includes a network of thin film elements. At least one thin film element provides a giant magnetoresistance. The network has a plurality of nodes, each of which electrically connects two of the thin film elements. Among the plurality of nodes, the first and second nodes have power terminals, and among the plurality of nodes, the third and fourth nodes have outputs. The first conductor is inductively coupled to the at least one thin film element and applies a magnetic field thereto.

本発明の目的は、磁気抵抗素子を用いた不揮発性半導体記憶装置を提供することである。特に、本発明の目的は、不良メモリセルの影響を低減することができる不揮発性半導体記憶装置を提供することにある。   An object of the present invention is to provide a nonvolatile semiconductor memory device using a magnetoresistive element. In particular, an object of the present invention is to provide a nonvolatile semiconductor memory device that can reduce the influence of defective memory cells.

本発明の他の目的は、メモリセルに記憶されているデータの判別性を向上させ、装置の信頼性を向上させることができる不揮発性半導体記憶装置を提供することにある。   Another object of the present invention is to provide a nonvolatile semiconductor memory device capable of improving the discriminability of data stored in a memory cell and improving the reliability of the device.

本発明の更に他の目的は、歩留まりを向上させ、製造コストを低減することができる不揮発性半導体記憶装置を提供することにある。   Still another object of the present invention is to provide a nonvolatile semiconductor memory device capable of improving yield and reducing manufacturing cost.

本発明の第１の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用いる。この不揮発性半導体記憶装置は、各々が磁気抵抗素子を有する複数のメモリセルと、その複数のメモリセルに書き込まれるべき書き込みデータを、複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路とを備える。書き込み動作時、書き込みデータ処理回路は、複数のメモリセルのうちｎ個（ｎは２以上の整数）のメモリセルに対して同一の書き込みデータを供給する。読み出し動作時、読み出しデータ処理回路は、そのｎ個のメモリセルのそれぞれから読み出されたｎ個の読み出しデータに基づいて、１つの出力データを決定する。特に、ｎが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定することが好適である。   In the first aspect of the present invention, a nonvolatile semiconductor memory device uses a magnetoresistive element whose resistance changes according to the direction of spontaneous magnetization that can be reversed. The nonvolatile semiconductor memory device includes a plurality of memory cells each having a magnetoresistive element, and a write data processing circuit that supplies write data to be written to the plurality of memory cells to each of the plurality of memory cells. A read data processing circuit that processes read data read from a plurality of memory cells and generates output data output to the outside. During the write operation, the write data processing circuit supplies the same write data to n (n is an integer of 2 or more) memory cells among the plurality of memory cells. During the read operation, the read data processing circuit determines one output data based on the n read data read from each of the n memory cells. In particular, when n is an odd number, the read data processing circuit preferably determines one output data from the n read data by performing a majority operation.

本発明に係る不揮発性半導体記憶装置において、上記ｎ個のメモリセルは、同一のメモリセルアレイに配置される。この時、そのｎ個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、ｎ個のメモリセルは、その同一のビット線と同じ方向に沿って配置されると好ましい。   In the nonvolatile semiconductor memory device according to the present invention, the n memory cells are arranged in the same memory cell array. At this time, the n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. The plurality of bit lines are preferably arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are arranged along the same direction as the same bit line.

本発明に係る不揮発性半導体記憶装置において、上記ｎ個のメモリセルは、Ｎ個（Ｎはｎ以上の整数）のメモリセルアレイのうちの互いに異なるｎ個のメモリセルアレイにそれぞれ配置される。この時、そのｎ個のメモリセルは、そのｎ個のメモリセルアレイのそれぞれにおいて同一のアドレスに配置される。   In the nonvolatile semiconductor memory device according to the present invention, the n memory cells are arranged in n memory cell arrays different from each other among N (N is an integer equal to or larger than n) memory cell arrays. At this time, the n memory cells are arranged at the same address in each of the n memory cell arrays.

この不揮発性半導体記憶装置において、読み出しデータ処理回路は、ｎ個の入力端子を有する出力データ決定回路を有する。ｎ個の入力端子のそれぞれは、上記ｎ個のメモリセルアレイに接続される。この出力データ決定回路は、ｎ個のメモリセルアレイのそれぞれからｎ個の読み出しデータを受け取り、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。   In this nonvolatile semiconductor memory device, the read data processing circuit has an output data determination circuit having n input terminals. Each of the n input terminals is connected to the n memory cell arrays. The output data determination circuit receives n read data from each of the n memory cell arrays, and performs a majority operation to determine one output data from the n read data.

また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記Ｎ個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたｎ個の入力端子を有する出力データ決定回路とを有する。この割り当て回路は、割り当て信号を受け取る。この割り当て信号は、Ｎ個のメモリセルアレイのうち、上記ｎ個の入力端子に対応付けられるｎ個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたｎ個のメモリセルアレイから受け取ったｎ個の読み出しデータを、ｎ個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。この出力データ決定回路は、外部から入力される制御信号に応答してｎ個の読み出しデータのうちの２つを‘１’と‘０’に設定した後、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定してもよい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。   In this nonvolatile semiconductor memory device, the read data processing circuit includes an allocation circuit connected to the N memory cell arrays, and an output data determination circuit having n input terminals connected to the allocation circuit. Have. The assignment circuit receives an assignment signal. This allocation signal indicates n memory cell arrays associated with the n input terminals among the N memory cell arrays. The allocation circuit refers to the allocation signal and outputs n read data received from the n memory cell arrays associated therewith to each of the n input terminals. The output data determination circuit determines one output data from the n read data by performing a majority operation. This output data decision circuit sets two of the n read data to “1” and “0” in response to an externally input control signal, and then performs a majority operation to obtain n pieces of data. One output data may be determined from the read data. The assignment signal is preferably stored in a register connected to the assignment circuit.

また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記Ｎ個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたＮ個の入力端子を有する出力データ決定回路とを有する。この出力データ決定回路は、ｎの値を示す選択信号に基づいて、Ｎ個の入力端子からｎ個の入力端子を選択する。割り当て回路は、割り当て信号を受け取る。この割り当て信号は、Ｎ個のメモリセルアレイのうち、上記ｎ個の入力端子に対応付けられるｎ個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたｎ個のメモリセルアレイから受け取ったｎ個の読み出しデータを、ｎ個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのｎ個の読み出しデータから１つの出力データを決定する。選択信号は、出力データ決定回路に接続されたレジスタに格納されると好ましい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。   In this nonvolatile semiconductor memory device, the read data processing circuit includes an allocation circuit connected to the N memory cell arrays and an output data determination circuit having N input terminals connected to the allocation circuit. Have. The output data determination circuit selects n input terminals from N input terminals based on a selection signal indicating the value of n. The assignment circuit receives an assignment signal. This allocation signal indicates n memory cell arrays associated with the n input terminals among the N memory cell arrays. The allocation circuit refers to the allocation signal and outputs n read data received from the n memory cell arrays associated therewith to each of the n input terminals. The output data determination circuit determines one output data from the n read data by performing a majority operation. The selection signal is preferably stored in a register connected to the output data determination circuit. The assignment signal is preferably stored in a register connected to the assignment circuit.

本発明の第２の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用い、自発磁化の方向に応じてデータを記憶するメモリセルを備える。この不揮発性半導体記憶装置は、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線と、複数の書き込みワード線と複数のビット線の交点のそれぞれに配置された複数のメモリセルと、複数のビット線に接続された読み出しデータ処理回路とを備える。複数のメモリセルのうちｎ個（ｎは２以上の整数）のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。この時、読み出しデータ処理回路は、そのｎ個のメモリセルのそれぞれから同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、外部に出力される１つの出力データを決定する。特に、ｎが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、ｎ個の読み出しデータから１つの出力データを決定することが好適である。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記ｎ個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好ましい。   In a second aspect of the present invention, a nonvolatile semiconductor memory device includes a memory cell that uses a magnetoresistive element whose resistance changes according to the direction of spontaneous magnetization that can be reversed and stores data according to the direction of spontaneous magnetization. . The nonvolatile semiconductor memory device is arranged at each of a plurality of bit lines, a plurality of write word lines arranged so as to intersect the plurality of bit lines, and an intersection of the plurality of write word lines and the plurality of bit lines. And a read data processing circuit connected to the plurality of bit lines. Among the plurality of memory cells, n (n is an integer of 2 or more) memory cells are arranged between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. It is installed. At this time, the read data processing circuit determines one output data to be output to the outside based on n read data read from each of the n memory cells via the same bit line. In particular, when n is an odd number, the read data processing circuit preferably determines one output data from the n read data by performing a majority operation. Preferably, the plurality of bit lines are arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are arranged along the same direction as the same bit line.

本発明の第３の観点において、不揮発性半導体記憶装置は、複数のグループセルがマトリックス状に配置されたメモリセルアレイと、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線とを備える。複数のグループセルの各々は、ｎ個（ｎは２以上の整数）のメモリセルを含む。そのｎ個のメモリセルの各々は、磁気抵抗素子を有する。各々のグループセルにおいて、上記ｎ個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設されている。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記ｎ個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好適である。また、この不揮発性半導体記憶装置は、複数のビット線に接続された読み出しデータ処理回路を更に備える。この読み出しデータ処理回路は、ｎ個のメモリセルから同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、多数決演算を行うことによって１つの出力データを決定する。   In a third aspect of the present invention, a nonvolatile semiconductor memory device is disposed so as to intersect a memory cell array in which a plurality of group cells are arranged in a matrix, a plurality of bit lines, and the plurality of bit lines. A plurality of write word lines. Each of the plurality of group cells includes n (n is an integer of 2 or more) memory cells. Each of the n memory cells has a magnetoresistive element. In each group cell, the n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. The plurality of bit lines are preferably arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are preferably arranged along the same direction as the same bit line. The nonvolatile semiconductor memory device further includes a read data processing circuit connected to the plurality of bit lines. The read data processing circuit determines one output data by performing a majority operation based on n read data read from n memory cells via the same bit line.

本発明に係る不揮発性半導体記憶装置によれば、不良メモリセルの影響が低減される。   According to the nonvolatile semiconductor memory device of the present invention, the influence of defective memory cells is reduced.

本発明に係る不揮発性半導体記憶装置によれば、メモリセルに記憶されているデータの判別性が向上し、装置の信頼性が向上する。   According to the nonvolatile semiconductor memory device of the present invention, the discriminability of data stored in the memory cell is improved, and the reliability of the device is improved.

本発明に係る不揮発性半導体記憶装置によれば、歩留まりが向上し、製造コストが低減される。   According to the nonvolatile semiconductor memory device of the present invention, the yield is improved and the manufacturing cost is reduced.

図１Ａは、一般的なＴＭＲ素子の構成を示す概念図である。FIG. 1A is a conceptual diagram showing a configuration of a general TMR element. 図１Ｂは、一般的なＴＭＲ素子の構成を示す概念図である。FIG. 1B is a conceptual diagram showing a configuration of a general TMR element. 図２は、ＴＭＲ素子を備えたメモリセルに対する書き込み原理を説明するための概略図である。FIG. 2 is a schematic diagram for explaining the principle of writing to a memory cell having a TMR element. 図３Ａは、あるメモリセルに対するアステロイドカーブを示すグラフ図である。FIG. 3A is a graph showing an asteroid curve for a certain memory cell. 図３Ｂは、複数のメモリセルに対するアステロイドカーブの分布を示すグラフ図である。FIG. 3B is a graph showing an asteroid curve distribution for a plurality of memory cells. 図４は、本発明の実施の形態に係るメモリセルアレイの構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of the memory cell array according to the embodiment of the present invention. 図５は、本発明の実施の形態に係るＭＲＡＭの構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of the MRAM according to the embodiment of the present invention. 図６は、本発明の実施の形態に係るＭＲＡＭの動作を説明するための概念図である。FIG. 6 is a conceptual diagram for explaining the operation of the MRAM according to the embodiment of the present invention. 図７は、本発明の第１の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。FIG. 7 is a block diagram showing the configuration of the read data processing circuit according to the first embodiment of the present invention. 図８Ａは、３多数決論理回路の例を示す回路図である。FIG. 8A is a circuit diagram illustrating an example of a three-majority logic circuit. 図８Ｂは、５多数決論理回路の例を示す回路図である。FIG. 8B is a circuit diagram illustrating an example of a five-majority logic circuit. 図９は、本発明の第１の実施の形態に係る読み出し動作を示すタイミングチャートである。FIG. 9 is a timing chart showing a read operation according to the first embodiment of the present invention. 図１０は、本発明の第１の実施の形態に係る書き込みデータ処理回路の構成を示すブロック図である。FIG. 10 is a block diagram showing the configuration of the write data processing circuit according to the first embodiment of the present invention. 図１１は、フェイル率とチップ良品率との関係を示すグラフ図である。FIG. 11 is a graph showing the relationship between the fail rate and the chip non-defective rate. 図１２は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of a read data processing circuit according to the second embodiment of the present invention. 図１３Ａは、Ｉ／Ｏ割り当て回路の例を示す回路図である。FIG. 13A is a circuit diagram illustrating an example of an I / O allocation circuit. 図１３Ｂは、４−１セレクタの例を示す回路図である。FIG. 13B is a circuit diagram illustrating an example of a 4-1 selector. 図１４は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration of a read data processing circuit according to the second embodiment of the present invention. 図１５Ａは、本発明の第２の実施の形態に係る入力データ決定回路の例を示す回路図である。FIG. 15A is a circuit diagram showing an example of an input data determination circuit according to the second embodiment of the present invention. 図１５Ｂは、一致検出回路の例を示す回路図である。FIG. 15B is a circuit diagram illustrating an example of the coincidence detection circuit. 図１６は、本発明の第２の実施の形態に係る読み出しデータ処理回路の構成の変形例を示すブロック図である。FIG. 16 is a block diagram showing a modification of the configuration of the read data processing circuit according to the second embodiment of the present invention. 図１７は、本発明の第３の実施の形態に係る読み出しデータ処理回路の構成を示すブロック図である。FIG. 17 is a block diagram showing a configuration of a read data processing circuit according to the third embodiment of the present invention. 図１８は、本発明の第３の実施の形態に係る出力データ決定回路の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration of an output data determination circuit according to the third embodiment of the present invention. 図１９は、本発明の第４の実施の形態に係るＭＲＡＭの構成を示すブロック図である。FIG. 19 is a block diagram showing a configuration of an MRAM according to the fourth embodiment of the present invention. 図２０は、本発明の第４の実施の形態に係る読み出し動作を示すタイミングチャートである。FIG. 20 is a timing chart showing a read operation according to the fourth embodiment of the present invention.

添付図面を参照して、本発明による不揮発性半導体記憶装置を説明する。この不揮発性半導体記憶装置は、磁気抵抗素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。   A nonvolatile semiconductor memory device according to the present invention will be described with reference to the accompanying drawings. This nonvolatile semiconductor memory device is a magnetic random access memory (MRAM) using a magnetoresistive element.

図４は、本発明の実施の形態に係るＭＲＡＭの構成の一部を示すブロック図である。このＭＲＡＭ２００は、複数のメモリセル１０がアレイ状に配置されたメモリセルアレイ１００、複数の書き込みワード線２１、複数の読み出しワード線２２、及び複数のビット線３１を備えている。複数の書き込みワード線２１及び複数の読み出しワード線２２は、図中のＸ方向に沿って配置されている。また、複数のビット線３１は、ワード線（２１、２２）と交差するように、図中のＹ方向に沿って配置されている。   FIG. 4 is a block diagram showing a part of the configuration of the MRAM according to the embodiment of the present invention. The MRAM 200 includes a memory cell array 100 in which a plurality of memory cells 10 are arranged in an array, a plurality of write word lines 21, a plurality of read word lines 22, and a plurality of bit lines 31. The plurality of write word lines 21 and the plurality of read word lines 22 are arranged along the X direction in the drawing. The plurality of bit lines 31 are arranged along the Y direction in the figure so as to intersect the word lines (21, 22).

複数のメモリセル１０の各々は、書き込みワード線２１及び読み出しワード線２２と、ビット線３１との交点に対応して設けられている。複数のメモリセル１０は、データの読み出しに用いられるリファレンスセル１０ｒを含む。各メモリセル１０は、図１Ａ及び図１Ｂで示された磁気抵抗素子（ＴＭＲ素子）１と、ＭＯＳトランジスタ５を有している。ＭＯＳトランジスタ５のゲートは、読み出しワード線２２に接続されている。ＴＭＲ素子１の一端はビット線３１に接続され、その他端はＭＯＳトランジスタ５のソース／ドレインの一方に接続されている。   Each of the plurality of memory cells 10 is provided corresponding to the intersection of the write word line 21, the read word line 22, and the bit line 31. The plurality of memory cells 10 include a reference cell 10r used for reading data. Each memory cell 10 includes the magnetoresistive element (TMR element) 1 and the MOS transistor 5 shown in FIGS. 1A and 1B. The gate of the MOS transistor 5 is connected to the read word line 22. One end of the TMR element 1 is connected to the bit line 31, and the other end is connected to one of the source / drain of the MOS transistor 5.

各メモリセル１０において、ＴＭＲ素子１は、書き込みワード線２１とビット線３１との間に介設されている。また、各メモリセル１０において、ＴＭＲ素子１は、フリー層２における自発磁化の「容易磁化軸方向」がＸ方向に沿うように配置されている。この時、Ｙ方向は、フリー層２における自発磁化の「困難磁化軸方向」を示す。上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、Ｘ方向に沿って安定する。また、上述の通り、書き込みワード線２１はＸ方向に沿って配置されており、Ｙ方向（困難磁化軸方向）に沿った磁界ＨＹを発生させる。一方、ビット線３１はＹ方向に沿って配置されており、Ｘ方向（容易磁化軸方向）に沿った磁界ＨＸを発生させる。書き込みワード線２１及びビット線３１に電流を流すと、発生する磁界ＨＸ、ＨＹによって、フリー層２における自発磁化は、時計回りあるいは反時計回りに回転する。図３Ａ、図３Ｂに示された所定の条件が満たされると、フリー層２における自発磁化の方向は反転し、＋Ｘ方向あるいは−Ｘ方向に設定される。In each memory cell 10, the TMR element 1 is interposed between the write word line 21 and the bit line 31. In each memory cell 10, the TMR element 1 is arranged so that the “easy magnetization axis direction” of spontaneous magnetization in the free layer 2 is along the X direction. At this time, the Y direction indicates the “difficult magnetization axis direction” of spontaneous magnetization in the free layer 2. In the above-mentioned “parallel state” and “anti-parallel state”, the spontaneous magnetization in the free layer 2 and the pinned layer 4 is stabilized along the X direction. Further, as described above, the write word line 21 is arranged along the X direction, and generates a magnetic field H Y along the Y direction (hard magnetization axis direction). On the other hand, the bit line 31 is disposed along the Y direction and generates a magnetic field H X along the X direction (easy magnetization axis direction). When a current is passed through the write word line 21 and the bit line 31, the spontaneous magnetization in the free layer 2 rotates clockwise or counterclockwise by the generated magnetic fields H X and H Y. When the predetermined condition shown in FIGS. 3A and 3B is satisfied, the direction of the spontaneous magnetization in the free layer 2 is reversed and set to the + X direction or the −X direction.

ＭＲＡＭ２００は、更に、Ｘ側セレクタ２３、Ｘ側電流終端回路２４、Ｘ側電流源回路２５、Ｙ側セレクタ３３、Ｙ側電流終端回路３４、Ｙ側電流源回路３５、読み出し電流負荷回路３６、及びセンスアンプ４０を備えている。   The MRAM 200 further includes an X-side selector 23, an X-side current termination circuit 24, an X-side current source circuit 25, a Y-side selector 33, a Y-side current termination circuit 34, a Y-side current source circuit 35, a read current load circuit 36, and A sense amplifier 40 is provided.

Ｘ側セレクタ２３は、書き込み動作時には、複数の書き込みワード線２１から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線２２から選択読み出しワード線を選択する。Ｘ側電流終端回路２４は、書き込みワード線２１を終端する。Ｘ側電流源回路２５は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Ｙ側セレクタ３３は、複数のビット線３１から選択ビット線を選択する。Ｙ側電流終端回路３４は、ビット線３１を終端する。Ｙ側電流源回路３５は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路３６は、読み出し動作時に、選択ビット線とリファレンスセル１０ｒにつながったビット線３１ｒに定電流を供給する定電流源である。   The X-side selector 23 selects a selected write word line from the plurality of write word lines 21 during a write operation, and selects a selected read word line from the plurality of read word lines 22 during a read operation. The X-side current termination circuit 24 terminates the write word line 21. The X-side current source circuit 25 is a current source that supplies a predetermined current to the selected write word line during a write operation. The Y-side selector 33 selects a selected bit line from the plurality of bit lines 31. The Y-side current termination circuit 34 terminates the bit line 31. The Y-side current source circuit 35 is a current source that supplies a predetermined current to the selected bit line during a write operation. The read current load circuit 36 is a constant current source that supplies a constant current to the bit line 31r connected to the selected bit line and the reference cell 10r during a read operation.

あるメモリセルアレイ１００におけるメモリセル１０へのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ１００における読み書きを制御するコントローラ（図示されない）に、データが書き込まれる対象セルを示す「アドレスデータ」と、書き込まれるべきデータを示す「書き込みデータＤＷ」が供給される。このコントローラからの制御信号により、Ｘ側セレクタ２３は選択書き込みワード線を選択し、Ｘ側電流源回路２５は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Ｙ側セレクタ３３は選択ビット線を選択し、Ｙ側電流源回路３５は、その選択ビット線に所定の電流を供給する。これにより、選択書き込みワード線と選択ビット線によって挟まれたＴＭＲ素子１のフリー層２において、自発磁化が反転する。つまり、アドレスデータによって指定されたメモリセル１０へ、書き込みデータＤＷが書き込まれる。   Data is written to the memory cell 10 in a certain memory cell array 100 as follows. First, “address data” indicating a target cell to which data is written and “write data DW” indicating data to be written are supplied to a controller (not shown) that controls reading and writing in the memory cell array 100. In response to the control signal from the controller, the X-side selector 23 selects the selected write word line, and the X-side current source circuit 25 supplies a predetermined current to the selected write word line. Further, the Y-side selector 33 selects a selected bit line according to a control signal from the controller, and the Y-side current source circuit 35 supplies a predetermined current to the selected bit line. As a result, the spontaneous magnetization is reversed in the free layer 2 of the TMR element 1 sandwiched between the selected write word line and the selected bit line. That is, the write data DW is written to the memory cell 10 designated by the address data.

ここで、供給される上記電流が「書き込みマージン」（図３Ｂ参照）を満たさない場合、対象セルに所望の書き込みデータＤＷが書き込まれなかったり、対象セル以外のメモリセルに所望ではないデータが書き込まれたりする。つまり書き込みエラーが発生する。このように、所望の書き込みデータＤＷが書き込まれにくいメモリセル１０や、他のメモリセルへの書き込み動作の影響を強く受けやすいメモリセル１０等が、上述の「不良メモリセル」となる。   Here, when the supplied current does not satisfy the “write margin” (see FIG. 3B), the desired write data DW is not written in the target cell, or undesired data is written in the memory cells other than the target cell. Or That is, a write error occurs. As described above, the memory cell 10 in which the desired write data DW is difficult to be written, the memory cell 10 that is highly susceptible to the write operation to other memory cells, and the like are the above-mentioned “defective memory cells”.

また、あるメモリセルアレイ１００におけるメモリセル１０からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ（図示されない）に、データが読み出される対象セルを示す「アドレスデータ」が供給される。このコントローラからの制御信号により、Ｘ側セレクタ２３は選択読み出しワード線を選択する。これにより、その選択読み出しワード線に接続されたメモリセル１０及びリファレンスセル１０ｒのＭＯＳトランジスタ５がＯＮする。また、コントローラからの制御信号により、Ｙ側セレクタ３３は選択ビット線を選択する。そして、読み出し電流負荷回路３６は、その選択ビット線と、リファレンスセル１０ｒにつながったビット線３１ｒに定電流を供給する。これにより、選択ビット線の電圧は、選択読み出しワード線と選択ビット線によって指定される対象セルのＴＭＲ素子１の抵抗値に対応した「読み出し電圧」となる。また、ビット線３１ｒの電圧は、リファレンスセル１０ｒのＴＭＲ素子１の抵抗値に対応した所定の「リファレンス電圧」となる。   Further, reading of data from the memory cell 10 in a certain memory cell array 100 is performed as follows. First, “address data” indicating a target cell from which data is read is supplied to the above-described controller (not shown). In response to the control signal from the controller, the X-side selector 23 selects the selected read word line. As a result, the MOS transistors 5 of the memory cell 10 and the reference cell 10r connected to the selected read word line are turned on. Further, the Y-side selector 33 selects the selected bit line according to a control signal from the controller. The read current load circuit 36 supplies a constant current to the selected bit line and the bit line 31r connected to the reference cell 10r. Thereby, the voltage of the selected bit line becomes a “read voltage” corresponding to the resistance value of the TMR element 1 of the target cell specified by the selected read word line and the selected bit line. The voltage of the bit line 31r is a predetermined “reference voltage” corresponding to the resistance value of the TMR element 1 of the reference cell 10r.

センスアンプ４０は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのＴＭＲ素子１の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。例えば、読み出し電圧がリファレンス電圧より大きい場合、対象セルにはデータ値「１」が記憶されていると判定され、読み出し電圧がリファレンス電圧より小さい場合、対象セルにはデータ値「０」が記憶されていると判定される。このようにして読み出された「読み出しデータＤＲ」は、このメモリセルアレイ１００のＩ／Ｏに出力される。   The sense amplifier 40 detects the resistance value of the TMR element 1 of the target cell, that is, the data value stored in the target cell by comparing the read voltage with the reference voltage. For example, when the read voltage is higher than the reference voltage, it is determined that the data value “1” is stored in the target cell. When the read voltage is lower than the reference voltage, the data value “0” is stored in the target cell. It is determined that The “read data DR” read in this way is output to the I / O of the memory cell array 100.

図５は、本発明の実施の形態に係るＭＲＡＭ２００の構成を示すブロック図である。このＭＲＡＭ２００は、複数のメモリセルアレイ１００と、その複数のメモリセルアレイ１００に接続されたデータ処理回路３００とを備えている。データ処理回路３００は、上記複数のメモリセルアレイ１００に接続された書き込みデータ処理回路４００及び読み出しデータ処理回路５００を備えている。   FIG. 5 is a block diagram showing a configuration of MRAM 200 according to the embodiment of the present invention. The MRAM 200 includes a plurality of memory cell arrays 100 and a data processing circuit 300 connected to the plurality of memory cell arrays 100. The data processing circuit 300 includes a write data processing circuit 400 and a read data processing circuit 500 connected to the plurality of memory cell arrays 100.

例えば、ＭＲＡＭ２００は、Ｎ個（Ｎは２以上の整数）のメモリセルアレイ１００−０〜１００−（Ｎ−１）を有している。それらメモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）を介してデータ処理回路３００に接続されている。メモリセルアレイ１００−０〜１００−（Ｎ−１）に対しては、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）のそれぞれを介して、書き込みデータＤＷ０〜ＤＷ（Ｎ−１）がそれぞれ供給される。また、メモリセルアレイ１００−０〜１００−（Ｎ−１）からは、Ｉ／Ｏ−０〜Ｉ／Ｏ−（Ｎ−１）のそれぞれを介して、読み出しデータＤＲ０〜ＤＲ（Ｎ−１）が出力される。   For example, the MRAM 200 includes N (N is an integer of 2 or more) memory cell arrays 100-0 to 100- (N-1). Each of these memory cell arrays 100-0 to 100- (N-1) is connected to the data processing circuit 300 via I / O-0 to I / O- (N-1). For the memory cell arrays 100-0 to 100- (N-1), the write data DW0 to DW (N-1) are respectively transmitted through I / O-0 to I / O- (N-1). Supplied respectively. Further, read data DR0 to DR (N-1) are transmitted from the memory cell arrays 100-0 to 100- (N-1) through I / O-0 to I / O- (N-1), respectively. Is output.

書き込みデータ処理回路４００は、入力データＤｉｎと、書き込み対象セルを指定するアドレスデータＸＡＤＤ、ＹＡＤＤを外部から受け取る。書き込みデータ処理回路４００は、その入力データＤｉｎの中から、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに供給されるべき書き込みデータＤＷ０〜ＤＷ（Ｎ−１）を特定する。そして、書き込みデータ処理回路４００は、それら書き込みデータＤＷ０〜ＤＷ（Ｎ−１）を、アドレスデータＸＡＤＤ、ＹＡＤＤと共に、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに対して供給する。   The write data processing circuit 400 receives input data Din and address data XADD and YADD specifying a write target cell from the outside. The write data processing circuit 400 specifies write data DW0 to DW (N-1) to be supplied to each of the memory cell arrays 100-0 to 100- (N-1) from the input data Din. The write data processing circuit 400 supplies the write data DW0 to DW (N−1) to the memory cell arrays 100-0 to 100- (N−1) together with the address data XADD and YADD.

読み出しデータ処理回路５００は、読み出し対象セルを指定するアドレスデータＸＡＤＤ、ＹＡＤＤを外部から受け取り、そのアドレスデータＸＡＤＤ、ＹＡＤＤをメモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれに対して供給する。そして、読み出しデータ処理回路５００は、メモリセルアレイ１００−０〜１００−（Ｎ−１）のそれぞれから出力される読み出しデータＤＲ０〜ＤＲ（Ｎ−１）を受け取り、それら読み出しデータＤＲ０〜ＤＲ（Ｎ−１）に基づいて、１以上の出力データＤｏｕｔを外部に出力する。   The read data processing circuit 500 receives address data XADD and YADD specifying a read target cell from the outside, and supplies the address data XADD and YADD to each of the memory cell arrays 100-0 to 100- (N-1). . The read data processing circuit 500 receives the read data DR0 to DR (N-1) output from each of the memory cell arrays 100-0 to 100- (N-1), and receives the read data DR0 to DR (N- Based on 1), one or more output data Dout is output to the outside.

図６は、本発明の実施の形態に係るＭＲＡＭ２００の動作を説明するための概念図である。本発明の実施の形態において、上記複数のメモリセルアレイ１００は、１以上のグループにグループ化される。その１つのグループは、以下、「グループアレイＧＡ」と参照される。例えば、グループアレイＧＡ−０は、“ａ個”のメモリセルアレイ１００（Ａ０１〜Ａ０ａ）から構成される。同様に、グループアレイＧＡ−１は、“ｂ個”のメモリセルアレイ１００（Ａ１１〜Ａ１ｂ）から構成され、グループアレイＧＡ−２は、“ｃ個”のメモリセルアレイ１００（Ａ２１〜Ａ２ｃ）から構成される。この時、上述の複数のメモリセルアレイ１００の数Ｎは、Ｎ＝ａ＋ｂ＋ｃ＋・・・で表される。また、各グループアレイＧＡを構成する複数のメモリセルアレイ１００のそれぞれにおいて、所定のメモリセル１０（対象セル）に読み書きが行われる。このように各グループアレイＧＡに属する複数の対象セルは、以下、「グループセルＧＣ」と参照される。また、各グループアレイＧＡに対応した複数のＩ／Ｏは、以下、「ＧＩ／Ｏ（グループＩ／Ｏ）」と参照される。FIG. 6 is a conceptual diagram for explaining the operation of the MRAM 200 according to the embodiment of the present invention. In the embodiment of the present invention, the plurality of memory cell arrays 100 are grouped into one or more groups. The one group is hereinafter referred to as “group array GA”. For example, the group array GA-0 includes “a” memory cell arrays 100 (A 01 to A 0a ). Similarly, the group array GA-1 includes “b” memory cell arrays 100 (A 11 to A 1b ), and the group array GA-2 includes “c” memory cell arrays 100 (A 21 to A 2c). ). At this time, the number N of the plurality of memory cell arrays 100 described above is expressed by N = a + b + c +. In each of the plurality of memory cell arrays 100 constituting each group array GA, reading / writing is performed on a predetermined memory cell 10 (target cell). The plurality of target cells belonging to each group array GA in this way are hereinafter referred to as “group cells GC”. The plurality of I / Os corresponding to each group array GA is hereinafter referred to as “GI / O (group I / O)”.

本発明によれば、これらグループアレイＧＡやグループセルＧＣは、１つの単位として扱われる。例えば、あるグループセルＧＣはｎ個（ｎは２以上Ｎ以下の整数）のメモリセル１０から構成されるが、上記データ処理回路３００は、このグループセルＧＣをあたかも１つのメモリセルであるかのように扱う。具体的には、書き込み動作時、上記書き込みデータ処理回路４００は、あるグループセルＧＣに対して同一の書き込みデータＤＷを供給する。また、読み出し動作時、上記読み出しデータ処理回路５００は、あるグループセルＧＣを構成するｎ個のメモリセル（対象セル）１０のそれぞれから読み出されたｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。よって、上記Ｎ個のメモリセルアレイ１００（１００−０〜１００−（Ｎ−１））が、Ｍ個の（Ｍは２以上の整数）のグループアレイＧＡに分類される場合、読み出しデータ処理回路５００からは、Ｍ個の出力データＤｏｕｔだけが出力される。   According to the present invention, these group array GA and group cell GC are handled as one unit. For example, a certain group cell GC is composed of n memory cells 10 (n is an integer not less than 2 and not more than N), and the data processing circuit 300 determines that the group cell GC is a single memory cell. To treat. Specifically, during the write operation, the write data processing circuit 400 supplies the same write data DW to a certain group cell GC. Further, during the read operation, the read data processing circuit 500 has one read data DR read from each of the n memory cells (target cells) 10 constituting a certain group cell GC. The output data Dout is determined. Therefore, when the N memory cell arrays 100 (100-0 to 100- (N-1)) are classified into M (M is an integer of 2 or more) group arrays GA, the read data processing circuit 500 Only outputs M pieces of output data Dout.

また、特に、ｎが奇数である場合（すなわち、ｎは３以上Ｎ以下の奇数）、読み出しデータ処理回路５００は、多数決演算を行うことによって、そのｎ個の読み出しデータＤＲから１つの出力データＤｏｕｔを決定することが好適である。   In particular, when n is an odd number (that is, n is an odd number of 3 or more and N or less), the read data processing circuit 500 performs a majority operation to obtain one output data Dout from the n read data DR. Is preferably determined.

書き込み動作時、グループセルＧＣに対しては同一の書き込みデータＤＷが供給される。しかしながら、「不良メモリセル」が存在する場合、上述の通り書き込みエラーが発生する可能性がある。例えば、グループセルＧＣを構成するｎ個のメモリセル１０のいずれかには、その同一の書き込みデータＤＷが正常に書き込まれない可能性がある。書き込みデータＤＷと、実際にメモリセル１０に記憶されている記憶データとの間に“ずれ”が生じる可能性がある。だからこそ、多数決演算などの方法によって、ｎ個の読み出しデータＤＲから最終的な１つの出力データＤｏｕｔを決定することに意義が生じる。つまり、不良メモリセルの影響が低減され、メモリセル１０に記憶されているデータの判別性が向上する。   During the write operation, the same write data DW is supplied to the group cell GC. However, when there is a “defective memory cell”, a write error may occur as described above. For example, the same write data DW may not be normally written in any of the n memory cells 10 constituting the group cell GC. There is a possibility that a “deviation” occurs between the write data DW and the storage data actually stored in the memory cell 10. Therefore, it is meaningful to determine one final output data Dout from n pieces of read data DR by a method such as a majority operation. That is, the influence of the defective memory cell is reduced, and the discriminability of data stored in the memory cell 10 is improved.

以下、本発明に係るＭＲＡＭ２００の構成・動作を更に詳細に説明する。   Hereinafter, the configuration and operation of the MRAM 200 according to the present invention will be described in more detail.

（第１の実施の形態）
図７は、本発明の第１の実施の形態に係る読み出しデータ処理回路５００Ａの構成を概略的に示すブロック図である。ここでは、例として、ＭＲＡＭ２００が１６個のメモリセルアレイ１００−０〜１００−１５を備える場合（Ｎ＝１６）が示される。それらメモリセルアレイ１００−０〜１００−１５のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５を介して、この読み出しデータ処理回路５００Ａに接続されている。この時、メモリセルアレイ１００−０〜１００−１５からは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、読み出しデータＤＲ０〜ＤＲ１５が出力される。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。(First embodiment)
FIG. 7 is a block diagram schematically showing the configuration of the read data processing circuit 500A according to the first embodiment of the present invention. Here, as an example, the case where the MRAM 200 includes 16 memory cell arrays 100-0 to 100-15 (N = 16) is shown. Each of the memory cell arrays 100-0 to 100-15 is connected to the read data processing circuit 500A via I / O-0 to I / O-15. At this time, read data DR0 to DR15 are output from the memory cell arrays 100-0 to 100-15 via I / O-0 to I / O-15, respectively. In the figure, the numbers surrounded by circles indicate I / O numbers.

また、例として、これら１６個のメモリセルアレイ１００が４つのグループアレイＧＡ−０〜ＧＡ−３に分類されるとする（Ｍ＝４）。例えば、グループアレイＧＡ−０は、３個のメモリセルアレイ１００−０〜１００−２（Ａ０１〜Ａ０３）から構成され（ｎ＝３）、ＧＩ／Ｏ−０は、Ｉ／Ｏ−０〜Ｉ／Ｏ−２から構成されている。グループアレイＧＡ−１は、３個のメモリセルアレイ１００−３〜１００−５（Ａ１１〜Ａ１３）から構成され（ｎ＝３）、ＧＩ／Ｏ−１は、Ｉ／Ｏ−３〜Ｉ／Ｏ−５から構成されている。グループアレイＧＡ−２は、５個のメモリセルアレイ１００−６〜１００−１０（Ａ２１〜Ａ２５）から構成され（ｎ＝５）、ＧＩ／Ｏ−２は、Ｉ／Ｏ−６〜Ｉ／Ｏ−１０から構成されている。グループアレイＧＡ−３は、５個のメモリセルアレイ１００−１１〜１００−１５（Ａ３１〜Ａ３５）から構成され（ｎ＝５）、ＧＩ／Ｏ−３は、Ｉ／Ｏ−１１〜Ｉ／Ｏ−１５から構成されている。As an example, assume that these 16 memory cell arrays 100 are classified into four group arrays GA-0 to GA-3 (M = 4). For example, a group array GA-0 is composed of three memory cell array 100-0~100-2 (A 01 ~A 03) ( n = 3), GI / O-0 is I / O-0 to It consists of I / O-2. The group array GA-1 is composed of three memory cell arrays 100-3 to 100-5 (A 11 to A 13 ) (n = 3), and GI / O-1 is I / O-3 to I / It is comprised from O-5. The group array GA-2 is composed of five memory cell arrays 100-6 to 100-10 (A 21 to A 25 ) (n = 5), and GI / O-2 is I / O-6 to I / It is comprised from O-10. The group array GA-3 is composed of five memory cell arrays 100-11 to 100-15 (A 31 to A 35 ) (n = 5), and GI / O-3 is I / O-11 to I / It is comprised from O-15.

本実施の形態において、あるグループセルＧＣを構成するｎ個のメモリセル１０は、互いに異なるｎ個のメモリセルアレイ１００中にそれぞれ配置されている。例えば、グループアレイＧＡ−０に対応するグループセルＧＣは、３個のメモリセル１０から構成されており、それら３個のメモリセル１０は、３個のメモリセルアレイＡ０１〜Ａ０３のそれぞれに１つずつ配置されている。ここで、それら３個のメモリセル１０は、３個のメモリセルアレイＡ０１〜Ａ０３のそれぞれにおいて同一のアドレスに配置されていると好適である。In the present embodiment, n memory cells 10 constituting a certain group cell GC are arranged in n memory cell arrays 100 different from each other. For example, the group cell GC corresponding to the group array GA-0 is composed of three memory cells 10, their three memory cells 10 each of three memory cell arrays A 01 to A 03 1 It is arranged one by one. Here, it is preferable that the three memory cells 10 are arranged at the same address in each of the three memory cell arrays A 01 to A 03 .

上述の通り、読み出しデータ処理回路５００Ａは、あるグループセルＧＣから読み出されたｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。そのため、このデータ処理回路５００Ａは、４個のグループアレイＧＡ−０〜ＧＡ−３のそれぞれに対して、４個の出力データ決定回路５１０−０〜５１０−３を有している。   As described above, the read data processing circuit 500A determines one output data Dout based on n read data DR read from a certain group cell GC. Therefore, the data processing circuit 500A includes four output data determination circuits 510-0 to 510-3 for each of the four group arrays GA-0 to GA-3.

例えば、出力データ決定回路５１０−０は、３個の入力端子Ｔ０１〜Ｔ０３と１つの出力端子を備えており、その３個の入力端子Ｔ０１〜Ｔ０３は、メモリセルアレイＡ０１〜Ａ０３のそれぞれに接続されている。グループアレイＧＡ−０から出力される読み出しデータＤＲ０〜ＤＲ２は、Ｉ／Ｏ−０〜Ｉ／Ｏ−２を介して、３個の入力端子Ｔ０１〜Ｔ０３にそれぞれ入力される。出力データ決定回路５１０−０は、３個の読み出しデータＤＲ０〜ＤＲ２に基づいて１つの出力データＤｏｕｔ−０を決定する。ここでｎは奇数（ｎ＝３）であり、この出力データ決定回路５１０−０としては、多数決演算を実行する「多数決論理回路」が例示される。For example, the output data decision circuits 510-0 has three input terminals T 01 through T 03 and comprises one output terminal, the three input terminals T 01 through T 03 includes a memory cell array A 01 to A 03 is connected to each of them. Read data DR0~DR2 output from the group array GA-0 via the I / O-0~I / O- 2, are input to the three input terminals T 01 through T 03. The output data determination circuit 510-0 determines one output data Dout-0 based on the three read data DR0 to DR2. Here, n is an odd number (n = 3), and the output data determination circuit 510-0 is exemplified by a “majority logic circuit” that executes a majority operation.

図８Ａは、出力データ決定回路５１０−０としての３多数決論理回路の例を示す回路図である。図８Ａに示されるように、この３多数決論理回路は、入力端子Ｔ０１〜Ｔ０３、出力端子ＯＵＴ、及びＮＡＮＤ５１１ａ〜５１１ｄとを備えており、この構成でもって多数決演算を実行する。つまり、入力される３個の読み出しデータＤＲ０〜ＤＲ２のうち２個以上が示す値（「０」または「１」）が、出力端子ＯＵＴから出力データＤｏｕｔ−０として出力される。FIG. 8A is a circuit diagram showing an example of a three-majority logic circuit as the output data determination circuit 510-0. As shown in FIG. 8A, the three-majority logic circuit includes input terminals T 01 to T 03 , an output terminal OUT, and NANDs 511a to 511d, and executes a majority operation with this configuration. That is, the value (“0” or “1”) indicated by two or more of the three read data DR0 to DR2 that are input is output from the output terminal OUT as the output data Dout-0.

また図７を参照して、出力データ決定回路５１０−２は、５個の入力端子Ｔ２１〜Ｔ２５と１つの出力端子を備えており、その５個の入力端子Ｔ２１〜Ｔ２５は、メモリセルアレイＡ２１〜Ａ２５のそれぞれに接続されている。グループアレイＧＡ−２から出力される読み出しデータＤＲ６〜ＤＲ１０は、Ｉ／Ｏ−６〜Ｉ／Ｏ−１０を介して、５個の入力端子Ｔ２１〜Ｔ２５にそれぞれ入力される。出力データ決定回路５１０−２は、５個の読み出しデータＤＲ６〜ＤＲ１０に基づいて１つの出力データＤｏｕｔ−２を決定する。ここでｎは奇数（ｎ＝５）であり、この出力データ決定回路５１０−２としては、多数決演算を実行する「多数決論理回路」が例示される。Referring to FIG. 7, output data determination circuit 510-2 includes five input terminals T 21 to T 25 and one output terminal, and the five input terminals T 21 to T 25 are Each of the memory cell arrays A 21 to A 25 is connected. Read data DR6~DR10 output from the group array GA-2, via the I / O-6~I / O- 10, are input to the five input terminals T 21 through T 25. The output data determination circuit 510-2 determines one output data Dout-2 based on the five read data DR6 to DR10. Here, n is an odd number (n = 5), and the output data determination circuit 510-2 is exemplified by a “majority logic circuit” that executes a majority operation.

図８Ｂは、出力データ決定回路５１０−２としての５多数決論理回路の例を示す回路図である。図８Ｂに示されるように、この５多数決論理回路は、入力端子Ｔ２１〜Ｔ２５、出力端子ＯＵＴ、ＮＡＮＤ５１１ｅ〜５１１ｑ、及びＯＲ５１２とを備えており、この構成でもって多数決演算を実行する。つまり、入力される５個の読み出しデータＤＲ６〜ＤＲ１０のうち３個以上が示す値（「０」または「１」）が、出力端子ＯＵＴから出力データＤｏｕｔ−２として出力される。FIG. 8B is a circuit diagram illustrating an example of a five-majority logic circuit as the output data determination circuit 510-2. As shown in FIG. 8B, the five-majority logic circuit includes input terminals T 21 to T 25 , an output terminal OUT, NANDs 511e to 511q, and an OR 512, and executes a majority operation with this configuration. That is, a value (“0” or “1”) indicated by three or more of the five read data DR6 to DR10 input is output as the output data Dout-2 from the output terminal OUT.

出力データ決定回路５１０−１は、出力データ決定回路５１０−０と同様に、３個の入力端子Ｔ１１〜Ｔ１３と１つの出力端子を備えており、その３個の入力端子Ｔ１１〜Ｔ１３は、メモリセルアレイＡ１１〜Ａ１３のそれぞれに接続されている。この出力データ決定回路５１０−１は、多数決演算を実行することにより（図８Ａ参照）、３個の読み出しデータＤＲ３〜ＤＲ５から１つの出力データＤｏｕｔ−１を決定する。出力データ決定回路５１０−３は、出力データ決定回路５１０−２と同様に、５個の入力端子Ｔ３１〜Ｔ３５と１つの出力端子を備えており、その５個の入力端子Ｔ３１〜Ｔ３５は、メモリセルアレイＡ３１〜Ａ３５のそれぞれに接続されている。この出力データ決定回路５１０−３は、多数決演算を実行することにより（図８Ｂ参照）、５個の読み出しデータＤＲ１１〜ＤＲ１５から１つの出力データＤｏｕｔ−３を決定する。Output data decision circuit 510-1, outputs like the data decision circuits 510-0, three input terminals T 11 through T 13 and comprises one output terminal, the three input terminals T 11 through T 13 is connected to each of the memory cell arrays A 11 to A 13 . The output data determination circuit 510-1 determines one output data Dout-1 from the three read data DR3 to DR5 by executing a majority operation (see FIG. 8A). Similar to the output data determination circuit 510-2, the output data determination circuit 510-3 includes five input terminals T 31 to T 35 and one output terminal, and the five input terminals T 31 to T are included. 35 is connected to each of the memory cell array a 31 to a 35. The output data determination circuit 510-3 determines one output data Dout-3 from the five read data DR11 to DR15 by executing a majority operation (see FIG. 8B).

上記のように各出力データ決定回路５１０によって最終的に決定された出力データＤｏｕｔ−０〜Ｄｏｕｔ−３は、セレクタ５２０を介して外部に出力される。この出力データＤｏｕｔ（Ｄｏｕｔ−０〜Ｄｏｕｔ−３）の出力は、同時に又はシリアルに行われる。このように、本実施の形態においては、４個のグループＩ／Ｏ（ＧＩ／Ｏ−０〜ＧＩ／Ｏ３）に対応して、４個の出力データＤｏｕｔ−０〜Ｄｏｕｔ−３が出力されることになる。   The output data Dout-0 to Dout-3 finally determined by each output data determination circuit 510 as described above are output to the outside via the selector 520. The output data Dout (Dout-0 to Dout-3) is output simultaneously or serially. Thus, in the present embodiment, four output data Dout-0 to Dout-3 are output corresponding to four groups I / O (GI / O-0 to GI / O3). It will be.

次に、図９と共に図４及び図７を参照しながら、本実施の形態に係る読み出し動作の一例を説明する。ここでは、例として、グループアレイＧＡ−０からＧＩ／Ｏ−０を介して出力データＤｏｕｔが出力される場合が示される。時刻ｔ０において、各メモリセルアレイ（１００−０〜１００−２）の読み出し電流負荷回路３６に入力される信号／ＲＥが、Ｌｏｗレベルに変わる。これにより、各メモリセルアレイ１００が読み出しモードに変わる。続いて、読み出し対象であるグループセルＧＣを指定するアドレス信号ＸＡＤＤ、ＹＡＤＤが入力される。ここで、そのグループセルＧＣを構成する３個の対象セルは、各メモリセルアレイ中の同一アドレスに配置されている。   Next, an example of a read operation according to the present embodiment will be described with reference to FIGS. 4 and 7 together with FIG. Here, as an example, a case where the output data Dout is output from the group array GA-0 via GI / O-0 is shown. At time t0, the signal / RE input to the read current load circuit 36 of each memory cell array (100-0 to 100-2) changes to the low level. Thereby, each memory cell array 100 changes to the read mode. Subsequently, address signals XADD and YADD specifying the group cell GC to be read are input. Here, the three target cells constituting the group cell GC are arranged at the same address in each memory cell array.

次に、時刻ｔ１において、ビット線活性化信号ＲＢＬがＹ側セレクタ３３に入力され、アドレス信号ＹＡＤＤに対応したビット線３１が選択ビット線として活性化される。また、時刻ｔ２において、ワード線活性化信号ＲＷＬがＸ側セレクタ２３に入力され、アドレス信号ＸＡＤＤに対応した読み出しワード線２２が選択ワード線として活性化される。これにより、選択ワード線と選択ビット線で指定される対象セル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ３において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ４０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、グループセルＧＣを構成する各メモリセル１０に記憶されているデータが検出される。   Next, at time t1, the bit line activation signal RBL is input to the Y-side selector 33, and the bit line 31 corresponding to the address signal YADD is activated as a selected bit line. At time t2, the word line activation signal RWL is input to the X-side selector 23, and the read word line 22 corresponding to the address signal XADD is activated as the selected word line. As a result, a read current flows through the target cell 10 specified by the selected word line and the selected bit line. At the same time, a read current flows also in the reference cell 10r. Next, at time t3, the sense amplifier activation signal SAEN becomes High level, and the sense amplifier 40 compares the read voltage with the reference voltage. Thereby, the data stored in each memory cell 10 constituting the group cell GC is detected.

時刻ｔ４において、上述のように検出されたデータは、読み出しデータＤＲ０〜ＤＲ２として、Ｉ／Ｏ−０〜Ｉ／Ｏ−２のそれぞれから出力される。出力データ決定回路５１０−０は、多数決演算を実行することにより、読み出しデータＤＲ０〜ＤＲ２から１つの出力データＤｏｕｔを決定する。図９において、実線は、ＤＲ０〜ＤＲ３が全て「１」である場合を示す。この場合、出力データ決定回路５１０−０は、出力データＤｏｕｔとして「１」を出力する。また、図９において、破線は、ＤＲ０が「１」であり、ＤＲ１及びＤＲ２が「０」である場合を示す。この場合、出力データ決定回路５１０−０は、出力データＤｏｕｔとして「０」を出力する。時刻ｔ５において読み出し動作は終了する。他のグループアレイＧＡに関しても、読み出し動作は同様である。   At time t4, the data detected as described above is output from each of I / O-0 to I / O-2 as read data DR0 to DR2. The output data determination circuit 510-0 determines one output data Dout from the read data DR0 to DR2 by executing a majority operation. In FIG. 9, the solid line indicates a case where DR0 to DR3 are all “1”. In this case, the output data determination circuit 510-0 outputs “1” as the output data Dout. In FIG. 9, a broken line indicates a case where DR0 is “1” and DR1 and DR2 are “0”. In this case, the output data determination circuit 510-0 outputs “0” as the output data Dout. The read operation ends at time t5. The read operation is the same for other group arrays GA.

次に、書き込みに関する説明が行われる。図１０は、本実施の形態に係る書き込みデータ処理回路４００Ａの構成を概略的に示すブロック図である。メモリセルアレイ１００−０〜１００−１５のそれぞれは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５を介して、この書き込みデータ処理回路４００Ａに接続されている。この時、メモリセルアレイ１００−０〜１００−１５に対しては、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、書き込みデータＤＷ０〜ＤＷ１５が供給される。   Next, writing will be described. FIG. 10 is a block diagram schematically showing the configuration of the write data processing circuit 400A according to the present embodiment. Each of the memory cell arrays 100-0 to 100-15 is connected to the write data processing circuit 400A via I / O-0 to I / O-15. At this time, the write data DW0 to DW15 are supplied to the memory cell arrays 100-0 to 100-15 via I / O-0 to I / O-15, respectively.

この書き込みデータ処理回路４００Ａは、分配回路４１０を備えており、その分配回路４１０は、ＧＩ／Ｏ−０〜ＧＩ／Ｏ−３に接続されている。例えば、４ビットの入力データＤｉｎ（Ｄｉｎ−０〜Ｄｉｎ−３）が書き込まれる時、この分配回路は、データＤｉｎ−０〜Ｄｉｎ−３のそれぞれを、ＧＩ／Ｏ−０〜ＧＩ／Ｏ−３のそれぞれに出力する。これにより、例えばグループアレイＧＡ−０を構成する３個のメモリセルアレイ１００−０〜１００−２に対して供給される書き込みデータ（ＤＷ０〜ＤＷ３）は、同一のデータＤｉｎ−０となる。すなわち、書き込みデータ処理回路４００Ａは、あるグループアレイＧＡを構成するｎ個のメモリセルアレイ１００の各々に、同一の書き込みデータＤＷを供給する。尚、上述の通り、メモリセルアレイ１００中に「不良メモリセル」が存在する場合、書き込みエラーが発生し、メモリセル１０中に記憶される記憶データが、書き込みデータＤＷと一致しない可能性はある。   The write data processing circuit 400A includes a distribution circuit 410, and the distribution circuit 410 is connected to GI / O-0 to GI / O-3. For example, when 4-bit input data Din (Din-0 to Din-3) is written, this distribution circuit converts each of data Din-0 to Din-3 to GI / O-0 to GI / O-3. Output to each of. Thus, for example, the write data (DW0 to DW3) supplied to the three memory cell arrays 100-0 to 100-2 configuring the group array GA-0 becomes the same data Din-0. That is, the write data processing circuit 400A supplies the same write data DW to each of the n memory cell arrays 100 constituting a certain group array GA. As described above, when a “defective memory cell” exists in the memory cell array 100, a write error may occur, and the storage data stored in the memory cell 10 may not match the write data DW.

以上に説明された本実施の形態に係るＭＲＡＭ２００による効果は以下の通りである。   The effects of the MRAM 200 according to the present embodiment described above are as follows.

本実施の形態によれば、書き込み動作時、あるグループアレイＧＡには同一の書き込みデータＤＷが供給され、グループセルＧＣを構成するｎ個のメモリセル１０には同じデータが記憶されるように制御される。但し、不良メモリセルの存在により、書き込みエラーが発生する可能性はある。読み出し動作時、そのグループアレイＧＡに属するグループセルＧＣから出力されるｎ個の読み出しデータＤＲは、ある出力データ決定回路５１０に入力される。その出力データ決定回路５１０は、そのｎ個の読み出しデータＤＲに基づいて、１つの出力データＤｏｕｔを決定する。具体的には、ｎは２ｋ＋１（ｋは自然数）で表され、出力データ決定回路５１０は、ｋ＋１個以上の読み出しデータＤＲによって示される値（「０」または「１」）を、１つの出力データＤｏｕｔとして採用する。すなわち、出力データ決定回路５１０は、多数決演算を行う。   According to the present embodiment, at the time of a write operation, control is performed so that the same write data DW is supplied to a certain group array GA and the same data is stored in n memory cells 10 constituting the group cell GC. Is done. However, a write error may occur due to the presence of a defective memory cell. During the read operation, n read data DR output from the group cell GC belonging to the group array GA is input to a certain output data determination circuit 510. The output data determination circuit 510 determines one output data Dout based on the n read data DR. Specifically, n is represented by 2k + 1 (k is a natural number), and the output data determination circuit 510 uses a value (“0” or “1”) indicated by k + 1 or more read data DR as one output data. Adopted as Dout. That is, the output data determination circuit 510 performs a majority operation.

従って、３個の読み出しデータＤＲに対して多数決演算を行う場合、３個のメモリセル１０のうち１つが不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。また、５個の読み出しデータＤＲに対して多数決演算を行う場合、５個のメモリセル１０のうち２つが不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。一般的に、ｎ個（ｎ＝２ｋ＋１）の読み出しデータＤＲに対して多数決演算を行う場合、ｎ個のメモリセル１０のうちｋ個が不良メモリセルであったとしても、残りのメモリセル１０が正常であれば、グループセルＧＣに記憶されているデータを正確に読み出すことが可能となる。従って、本発明に係るＭＲＡＭ２００によれば、不良メモリセルの影響が低減される。また、メモリセル１０に記憶されているデータの判別性が向上し、装置の信頼性が向上する。   Therefore, when the majority operation is performed on the three read data DR, even if one of the three memory cells 10 is a defective memory cell, if the remaining memory cell 10 is normal, the group cell GC It becomes possible to accurately read out the data stored in. Further, when the majority operation is performed on the five read data DRs, even if two of the five memory cells 10 are defective memory cells, if the remaining memory cells 10 are normal, the group cell GC It becomes possible to accurately read out the data stored in. Generally, when a majority operation is performed on n (n = 2k + 1) read data DR, even if k of the n memory cells 10 are defective memory cells, the remaining memory cells 10 If normal, the data stored in the group cell GC can be read accurately. Therefore, according to the MRAM 200 according to the present invention, the influence of defective memory cells is reduced. In addition, the discriminability of data stored in the memory cell 10 is improved, and the reliability of the device is improved.

あるメモリセル１０が不良メモリセルである確率を「フェイル率ｐ」と呼ぶことにする。例えば、フェイル率ｐが０．１％（ｐ＝１０−３）であることは、１Ｍバイト中に１Ｋバイトの不良が存在することに相当する。この時、３個の読み出しデータＤＲから算出される出力データＤｏｕｔが正しい確率Ｐ３は、Ｐ３＝（１−ｐ）３＋３ｐ（１−ｐ）２で与えられる。５個の読み出しデータＤＲから算出される出力データＤｏｕｔが正しい確率Ｐ５は、Ｐ５＝（１−ｐ）５＋５ｐ（１−ｐ）４＋１０ｐ２（１−ｐ）３で与えられる。例えば、フェイル率ｐが１％の時（ｐ＝１０−２）、Ｐ３は９９．９７０％であり、Ｐ５は９９．９９９％である。The probability that a certain memory cell 10 is a defective memory cell is referred to as “failure rate p”. For example, a failure rate p of 0.1% (p = 10 −3 ) corresponds to the presence of 1 Kbyte defect in 1 Mbyte. At this time, the probability P 3 that the output data Dout calculated from the three read data DR is correct is given by P 3 = (1−p) 3 + 3p (1−p) 2 . The probability P 5 that the output data Dout calculated from the five read data DR is correct is given by P 5 = (1−p) 5 + 5p (1−p) 4 + 10p 2 (1−p) 3 . For example, when the fail rate p is 1% (p = 10 −2 ), P 3 is 99.970% and P 5 is 99.999%.

図１１は、フェイル率とチップ良品率の関係を示すグラフ図である。図１１において、縦軸はチップ良品率を示し、横軸はフェイル率を示し、また、様々な多数決論理回路が適用された場合が示されている。図中において、符号「１ＩＯ」〜「１５ＩＯ」のそれぞれは、１多数決論理回路（多数決なし）〜１５多数決論理回路が適用された場合を示している。図１１から明らかなように、良品を得るために許されるフェイル率は、多数決に用いられるデータ数が多くなる程、大きくなっても構わないことが分かる。例えば、３多数決論理回路が適用される場合（符号「３ＩＯ」で示される）、フェイル率ｐは１０−３程度まで許される。５多数決論理回路が適用される場合（符号「５ＩＯ」で示される）、フェイル率ｐは１０−２程度まで許される。このように、本発明に係るＭＲＡＭ２００によれば、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。FIG. 11 is a graph showing the relationship between the fail rate and the non-defective chip rate. In FIG. 11, the vertical axis represents the chip non-defective rate, the horizontal axis represents the fail rate, and the case where various majority logic circuits are applied is shown. In the figure, reference numerals “1IO” to “15IO” indicate cases where 1 majority logic circuit (no majority vote) to 15 majority logic circuit is applied. As can be seen from FIG. 11, the fail rate allowed to obtain a good product may increase as the number of data used in the majority decision increases. For example, when a 3 majority logic circuit is applied (indicated by reference numeral “3IO”), the fail rate p is allowed to be about 10 −3 . When a 5 majority logic circuit is applied (indicated by reference numeral “5IO”), the fail rate p is allowed to be about 10 −2 . Thus, according to the MRAM 200 according to the present invention, the yield rate of chips is dramatically improved and the yield is improved. Therefore, the manufacturing cost is reduced.

更に、本発明に係るＭＲＡＭ２００は、メモリセルアレイ１００の構成（図４参照）に対して何ら制限を与えない。従って、集積度などに影響を与えることなく、簡単な周辺回路のみで、上述の効果が得られるという利点がある。また、ＥＣＣよりも高速に動作可能であるという利点もある。   Furthermore, the MRAM 200 according to the present invention does not limit the configuration of the memory cell array 100 (see FIG. 4). Therefore, there is an advantage that the above-described effects can be obtained with only a simple peripheral circuit without affecting the degree of integration. There is also an advantage that it can operate at higher speed than ECC.

（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る読み出しデータ処理回路５００Ｂの構成を示すブロック図である。ここでも、例として、Ｎ＝１６の場合が示される。つまり、この読み出しデータ処理回路５００Ｂは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５に接続されている。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。また、メモリセルアレイ１００は、図１２中から省略されている。また、図１２において、第１の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。(Second Embodiment)
FIG. 12 is a block diagram showing a configuration of a read data processing circuit 500B according to the second embodiment of the present invention. Again, as an example, the case of N = 16 is shown. That is, the read data processing circuit 500B is connected to the memory cell arrays 100-0 to 100-15 via I / O-0 to I / O-15, respectively. In the figure, the numbers surrounded by circles indicate I / O numbers. Further, the memory cell array 100 is omitted from FIG. In FIG. 12, the same reference numerals are given to the same components as those in the first embodiment, and description thereof will be omitted as appropriate.

この読み出しデータ処理回路５００Ｂは、第１の実施の形態と同様に、出力データ決定回路５１０−０〜５１０−３、及びセレクタ５２０を備えている。これら出力データ決定回路（多数決論理回路）５１０−０〜５１０−３のそれぞれは、ｎ個の読み出しデータＤＲに基づいて、出力データＤｏｕｔ−０〜Ｄｏｕｔ−３を決定する。   The read data processing circuit 500B includes output data determination circuits 510-0 to 510-3 and a selector 520, as in the first embodiment. Each of these output data determination circuits (majority logic circuits) 510-0 to 510-3 determines the output data Dout-0 to Dout-3 based on the n pieces of read data DR.

本実施の形態において、複数のＩ／Ｏと出力データ決定回路５１０との対応関係はフレキシブルに設定され得る。例えば、出力データ決定回路５１０−０は入力端子Ｔ０１〜Ｔ０３を有しているが（ｎ＝３）、それら入力端子Ｔ０１〜Ｔ０３は、１６個のＩ／Ｏ（Ｉ／Ｏ−０〜Ｉ／Ｏ−１５）のうち任意の３個のＩ／Ｏに対応付けられる。そのため、この読み出しデータ処理回路５００Ｂは、更に、複数のＩ／Ｏと出力データ決定回路５１０との間に介在するＩ／Ｏ割り当て回路５３０を備えている。つまり、Ｉ／Ｏ割り当て回路５３０は、出力データ決定回路５１０−０〜５１０−３の各々に接続されている。一方、このＩ／Ｏ割り当て回路５３０は、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５のそれぞれに接続されており、読み出しデータＤＲ０〜ＤＲ１５のそれぞれを受け取る。In the present embodiment, the correspondence between the plurality of I / Os and the output data determination circuit 510 can be set flexibly. For example, the output data determination circuit 510-0 has input terminals T 01 to T 03 (n = 3), and these input terminals T 01 to T 03 are 16 I / O (I / O− 0 to I / O-15) are associated with any three I / Os. Therefore, the read data processing circuit 500B further includes an I / O allocation circuit 530 interposed between the plurality of I / Os and the output data determination circuit 510. That is, the I / O allocation circuit 530 is connected to each of the output data determination circuits 510-0 to 510-3. On the other hand, the I / O allocation circuit 530 is connected to each of the memory cell arrays 100-0 to 100-15 via each of I / O-0 to I / O-15, and read data DR0 to DR15. Receive each of the.

このＩ／Ｏ割り当て回路５３０は、Ｉ／Ｏと入力端子Ｔｉｊとの対応関係を指定する「割り当て信号ＡＳＧＮｉｊ」を外部から受け取る。ここで、ｉの値は０〜３であり、ｊの値は１〜ｎである。例えば、ＡＳＧＮ０１＝５、ＡＳＧＮ０２＝３、ＡＳＧＮ０３＝８の場合、出力データ決定回路５１０−０の入力端子Ｔ０１、Ｔ０２、Ｔ０３は、それぞれＩ／Ｏ−５、Ｉ／Ｏ−３、Ｉ／Ｏ−８に対応付けられる。つまり、これら対応付けられたＩ／Ｏ−５、Ｉ／Ｏ−３、Ｉ／Ｏ−８は、ＧＩ／Ｏ−０を構成する。このように、割り当て信号ＡＳＧＮｉｊは、ｎ個の入力端子Ｔｉ１〜Ｔｉｎに対応付けられるｎ個のメモリセルアレイを示す。図１２に示されるように、割り当て信号ＡＳＧＮｉｊは、例えば、Ｉ／Ｏ割り当て回路５３０に接続された外部レジスタ６００に格納されている。よって、割り当て信号ＡＳＧＮｉｊが示す内容を任意に設定することが可能である。つまり、割り当て信号ＡＳＧＮｉｊが示す内容は、可変である。The I / O allocation circuit 530 receives an “allocation signal ASGN ij ” that designates the correspondence between the I / O and the input terminal T ij from the outside. Here, the value of i is 0 to 3, and the value of j is 1 to n. For example, when ASGN 01 = 5, ASGN 02 = 3, and ASGN 03 = 8, the input terminals T 01 , T 02 , and T 03 of the output data determination circuit 510-0 are I / O-5 and I / O−, respectively. 3 and I / O-8. That is, these associated I / O-5, I / O-3, and I / O-8 constitute GI / O-0. Thus, the assignment signal ASGN ij indicates n memory cell arrays associated with the n input terminals T i1 to T in . As shown in FIG. 12, the assignment signal ASGN ij is stored in, for example, the external register 600 connected to the I / O assignment circuit 530. Therefore, it is possible to arbitrarily set the content indicated by the assignment signal ASGN ij . That is, the content indicated by the assignment signal ASGN ij is variable.

Ｉ／Ｏ割り当て回路５３０は、この割り当て信号ＡＳＧＮｉｊを参照し、複数のＩ／Ｏから受け取った読み出しデータＤＲ０〜ＤＲ１５のそれぞれを、対応付けられた入力端子Ｔｉｊに出力する。例えば、Ｉ／Ｏ割り当て回路５３０は、メモリセルアレイ１００−５、１００−３、１００−８から受け取った読み出しデータＤＲ５、ＤＲ３、ＤＲ８のそれぞれを、入力端子Ｔ０１、Ｔ０２、Ｔ０３に出力する。The I / O allocation circuit 530 refers to the allocation signal ASGN ij and outputs each of the read data DR0 to DR15 received from the plurality of I / Os to the associated input terminal T ij . For example, the I / O allocation circuit 530 outputs the read data DR5, DR3, DR8 received from the memory cell arrays 100-5, 100-3, 100-8 to the input terminals T 01 , T 02 , T 03 , respectively. .

図１３Ａは、Ｉ／Ｏ割り当て回路５３０の例を示す回路図である。このＩ／Ｏ割り当て回路５３０は、読み出しデータＤＲ０〜ＤＲ１５が入力される端子、４ビットの割り当て信号ＡＳＧＮ［０］〜ＡＳＧＮ［３］が入力される端子、及び出力データ決定回路５１０の入力端子Ｔｉｊに接続される端子を備えている。また、Ｉ／Ｏ割り当て回路５３０は、４−１セレクタ５３１ａ〜５３１ｅを備えている。図１３Ｂは、１つの４−１セレクタ５３１の例を示す回路図である。この４−１セレクタ５３１は、４つの読み出しデータＤＲが入力される端子ＩＮ０〜ＩＮ３、割り当て信号ＡＳＧＮのうち２ビットが入力される端子ＳＥＬ０、ＳＥＬ１、及び出力端子ＯＵＴを備えている。また、４−１セレクタ５３１は、ＡＮＤ５３２ａ〜５３２ｄ、ＯＲ５３３ａ〜５３３ｃ、インバータ５３４ａ、５３４ｂを有している。このような構成で、Ｉ／Ｏ割り当て回路５３０は、割り当て信号ＡＳＧＮｉｊが示す値に基づいて、読み出しデータＤＲ０〜ＤＲ１５のうち１つを、入力端子Ｔｉｊに出力することができる。例えば、割り当て信号ＡＳＧＮ０２＝３の場合、すなわち、ＡＳＧＮ［０］＝‘０’、ＡＳＧＮ［１］＝‘０’、ＡＳＧＮ［２］＝‘１’、ＡＳＧＮ［３］＝‘１’の場合、読み出しデータＤＲ３が、入力端子Ｔ０２に出力される。FIG. 13A is a circuit diagram illustrating an example of the I / O allocation circuit 530. This I / O allocation circuit 530 is a terminal to which read data DR0 to DR15 is input, a terminal to which 4-bit allocation signals ASGN [0] to ASGN [3] are input, and an input terminal T of the output data determination circuit 510. a terminal connected to ij . The I / O allocation circuit 530 includes 4-1 selectors 531a to 531e. FIG. 13B is a circuit diagram illustrating an example of one 4-1 selector 531. The 4-1 selector 531 includes terminals IN0 to IN3 to which four read data DR are input, terminals SEL0 and SEL1 to which two bits of the allocation signal ASGN are input, and an output terminal OUT. The 4-1 selector 531 includes ANDs 532a to 532d, ORs 533a to 533c, and inverters 534a and 534b. With such a configuration, the I / O allocation circuit 530 can output one of the read data DR0 to DR15 to the input terminal T ij based on the value indicated by the allocation signal ASGN ij . For example, when the allocation signal ASGN 02 = 3, that is, when ASGN [0] = '0', ASGN [1] = '0', ASGN [2] = '1', and ASGN [3] = '1' read data DR3 are outputted to the input terminal T 02.

各メモリセルアレイ１００における読み出し動作は、第１の実施の形態と同様である（図９参照）。これにより、読み出しデータ処理回路５００Ｂは、メモリセルアレイ１００−０〜１００−１５のそれぞれから、読み出しデータＤＲ０〜ＤＲ１５を受け取る。Ｉ／Ｏ割り当て回路５３０は、割り当て信号ＡＳＧＮに基づいて、読み出しデータＤＲ０〜ＤＲ１５のうち所定のｎ個の読み出しデータＤＲを、対応する１つの出力データ決定回路５１０に出力する。その出力データ決定回路５１０は、第１の実施の形態と同様に、１つの出力データＤｏｕｔを決定する。   The read operation in each memory cell array 100 is the same as that in the first embodiment (see FIG. 9). As a result, the read data processing circuit 500B receives the read data DR0 to DR15 from each of the memory cell arrays 100-0 to 100-15. Based on the assignment signal ASGN, the I / O assignment circuit 530 outputs predetermined n pieces of read data DR among the read data DR0 to DR15 to the corresponding one output data determination circuit 510. The output data determination circuit 510 determines one output data Dout as in the first embodiment.

この読み出しデータ処理回路５００Ｂによる効果は以下の通りである。ウエハ内には、歩留まりの高いメモリセルアレイ１００と歩留まりの低いメモリセルアレイ１００が混在することが考えられる。つまり、ウエハ内に歩留まりの分布が存在することが考えられる。この場合、比較的低い歩留まりを有するメモリセルアレイ１００から出力される読み出しデータＤＲが、同じ出力データ決定回路５１０に集中すると、正確な出力データＤｏｕｔが得られる確率が低下してしまう。つまり、チップ良品率が低下する。本実施の形態によれば、Ｉ／Ｏと出力データ決定回路５１０との対応関係は、割り当て信号ＡＳＧＮｉｊによってフレキシブルに設定され得る。つまり、チップの信頼性が向上するように、ＧＩ／Ｏを構成するＩ／Ｏの組み合わせを設定することが可能である。各メモリセルアレイ１００の歩留まりを測定し、その測定結果に基づいて割り当て信号ＡＳＧＮｉｊの内容を設定することによって、救済されるチップの数がより増加する。よって、チップ良品率が更に向上し、製造コストが更に低減される。The effects of the read data processing circuit 500B are as follows. It is conceivable that the memory cell array 100 having a high yield and the memory cell array 100 having a low yield are mixed in the wafer. That is, it is conceivable that there is a yield distribution in the wafer. In this case, when the read data DR output from the memory cell array 100 having a relatively low yield is concentrated on the same output data determination circuit 510, the probability that the accurate output data Dout is obtained decreases. That is, the chip non-defective rate decreases. According to the present embodiment, the correspondence between the I / O and the output data determination circuit 510 can be flexibly set by the allocation signal ASGN ij . That is, it is possible to set a combination of I / Os constituting the GI / O so that the reliability of the chip is improved. By measuring the yield of each memory cell array 100 and setting the contents of the allocation signal ASGN ij based on the measurement result, the number of chips to be relieved further increases. Therefore, the chip non-defective rate is further improved, and the manufacturing cost is further reduced.

次に、書き込みに関する構成の説明が行われる。図１４は、本実施の形態に係る書き込みデータ処理回路４００Ｂの構成を概略的に示すブロック図である。この書き込みデータ処理回路４００Ｂは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれに接続された入力データ決定回路４３０−０〜４３０−１５を備えている。各々の入力データ決定回路４３０は、外部から入力データＤｉｎ（Ｄｉｎ−０〜Ｄｉｎ−３）、及びレジスタ６００から上記割り当て信号ＡＳＧＮｉｊを受け取る。Next, the configuration related to writing will be described. FIG. 14 is a block diagram schematically showing the configuration of the write data processing circuit 400B according to the present embodiment. The write data processing circuit 400B includes input data determination circuits 430-0 to 430-15 connected to I / O-0 to I / O-15, respectively. Each input data determination circuit 430 receives input data Din (Din-0 to Din-3) from the outside and the allocation signal ASGN ij from the register 600.

図１５Ａは、１つの入力データ決定回路４３０の構成例を示す回路図である。この入力データ決定回路４３０は、１６個の一致検出回路４３１ａ〜４３１ｐを有している。一致検出回路４３１ａ〜４３１ｐには、４ビットの信号である「Ｉ／Ｏ番号信号ＮＵＭ」が入力される。このＩ／Ｏ番号信号ＮＵＭは、この入力データ決定回路４３０が接続されているＩ／Ｏの番号を示す。例えば、Ｉ／Ｏ−３に接続されている入力データ決定回路４３０−３には、「３」を示すＩ／Ｏ番号信号ＮＵＭが入力される。このＩ／Ｏ番号信号ＮＵＭの各ビットは、電源電位Ｖｄｄ及びグランド電位Ｇｎｄによって、予め回路に組み込まれている。   FIG. 15A is a circuit diagram illustrating a configuration example of one input data determination circuit 430. The input data determination circuit 430 has 16 coincidence detection circuits 431a to 431p. The coincidence detection circuits 431a to 431p receive an “I / O number signal NUM” that is a 4-bit signal. The I / O number signal NUM indicates the number of the I / O to which the input data determination circuit 430 is connected. For example, an I / O number signal NUM indicating “3” is input to the input data determination circuit 430-3 connected to the I / O-3. Each bit of the I / O number signal NUM is incorporated in the circuit in advance by the power supply potential Vdd and the ground potential Gnd.

また、１６個の一致検出回路４３１ａ〜４３１ｐのそれぞれには、１６種類の割り当て信号ＡＳＧＮｉｊのそれぞれが入力される。一致検出回路４３１ａ〜４３１ｃは、ＯＲ４３２ａを介して、ＡＮＤ４３３ａに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−０に対応している（ｉ＝０）。一致検出回路４３１ｄ〜４３１ｆは、ＯＲ４３２ｂを介して、ＡＮＤ４３３ｂに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−１に対応している（ｉ＝１）。一致検出回路４３１ｇ〜４３１ｋは、ＮＯＲ４３２ｃ、４３２ｄ、及びＮＡＮＤ４３２ｅを介して、ＡＮＤ４３３ｃに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−２に対応している（ｉ＝２）。一致検出回路４３１ｌ〜４３１ｐは、ＮＯＲ４３２ｆ、４３２ｇ、及びＮＡＮＤ４３２ｈを介して、ＡＮＤ４３３ｄに接続されており、入力される割り当て信号ＡＳＧＮｉｊは、ＧＩ／Ｏ−３に対応している（ｉ＝３）。ＡＮＤ４３３ａ〜４３３ｄのそれぞれには、入力データＤｉｎのうちのデータＤｉｎ−０〜Ｄｉｎ−３のそれぞれが入力される。ＡＮＤ４３３ａ〜４３３ｄの出力は、ＮＯＲ４３３ｅ、４３３ｆ、ＮＡＮＤ４３３ｇを介して各Ｉ／Ｏに接続されている。Each of the 16 match detection circuits 431a to 431p is input with 16 types of allocation signals ASGN ij . The coincidence detection circuits 431a to 431c are connected to the AND 433a via the OR 432a, and the input assignment signal ASGN ij corresponds to GI / O-0 (i = 0). The coincidence detection circuits 431d to 431f are connected to the AND 433b via the OR 432b, and the input assignment signal ASGN ij corresponds to GI / O-1 (i = 1). The coincidence detection circuits 431g to 431k are connected to the AND 433c via the NORs 432c, 432d, and the NAND 432e, and the input assignment signal ASGN ij corresponds to GI / O-2 (i = 2). The coincidence detection circuits 431l to 431p are connected to the AND 433d via the NORs 432f, 432g, and the NAND 432h, and the input assignment signal ASGN ij corresponds to GI / O-3 (i = 3). Each of the data Din-0 to Din-3 of the input data Din is input to each of the ANDs 433a to 433d. The outputs of the ANDs 433a to 433d are connected to each I / O via NORs 433e, 433f and NAND 433g.

図１５Ｂは、一致検出回路４３１の例を示す回路図である。一致検出回路４３１は、ＥＸＮＯＲ４３５ａ〜４３５ｄ、ＮＡＮＤ４３６ａ、４３６ｂ、及びＮＯＲ４３７を備えている。このような構成でもって、一致検出回路４３１は、入力される４ビットのＩ／Ｏ番号信号ＮＵＭ［０］〜ＮＵＭ［３］と、４ビットの割り当て信号ＡＳＧＮ［０］〜ＡＳＧＮ［３］との比較を行う。Ｉ／Ｏ番号信号ＮＵＭと割り当て信号ＡＳＧＮが一致した場合、この一致検出回路４３１は「１」を出力する。   FIG. 15B is a circuit diagram illustrating an example of the coincidence detection circuit 431. The coincidence detection circuit 431 includes EXNORs 435a to 435d, NANDs 436a, 436b, and NOR437. With such a configuration, the coincidence detection circuit 431 receives the input 4-bit I / O number signals NUM [0] to NUM [3] and the 4-bit allocation signals ASGN [0] to ASGN [3]. Make a comparison. When the I / O number signal NUM coincides with the assignment signal ASGN, the coincidence detection circuit 431 outputs “1”.

例えば、既出の例においてＧＩ／Ｏ−０に対応するＩ／Ｏ−３には、入力データ決定回路４３０−３が接続されている。よって、入力データ決定回路４３０−３に入力されるＩ／Ｏ番号信号ＮＵＭは、値「３」を示す。一方、既出の例において、値「３」を示す割り当て信号ＡＳＧＮｉｊは、ＡＳＧＮ０２である。よって、一致検出回路４３１ｂが、Ｉ／Ｏ番号信号ＮＵＭと割り当て信号ＡＳＧＮの一致を検出し、ＡＮＤ４３３ａに「１」が入力される。よって、入力データＤｉｎのうちのデータＤｉｎ−０が、書き込みデータＤＷとしてＩ／Ｏ−３に出力される。同様に、Ｉ／Ｏ−５及びＩ／Ｏ−８にも、同一のデータＤｉｎ−０が書き込みデータＤＷとして出力される。つまり、割り当て信号ＡＳＧＮｉｊによって、同じＧＩ／Ｏに対応付けられたＩ／Ｏには、同一の書き込みデータＤＷが供給される。このようにして、書き込みデータ処理回路４００Ｂは、割り当て信号ＡＳＧＮｉｊによって同じグループアレイＧＡに対応付けられたｎ個のメモリセルアレイ１００の各々に、同一の書き込みデータＤＷを供給することが可能となる。For example, the input data determination circuit 430-3 is connected to I / O-3 corresponding to GI / O-0 in the above example. Therefore, the I / O number signal NUM input to the input data determination circuit 430-3 indicates the value “3”. On the other hand, in the above example, the assignment signal ASGN ij indicating the value “3” is ASGN 02 . Therefore, the coincidence detection circuit 431b detects a coincidence between the I / O number signal NUM and the assignment signal ASGN, and “1” is input to the AND 433a. Therefore, the data Din-0 of the input data Din is output to the I / O-3 as the write data DW. Similarly, the same data Din-0 is also output as write data DW to I / O-5 and I / O-8. That is, the same write data DW is supplied to the I / O associated with the same GI / O by the assignment signal ASGN ij . In this way, the write data processing circuit 400B can supply the same write data DW to each of the n memory cell arrays 100 associated with the same group array GA by the assignment signal ASGN ij .

図１６は、本実施の形態に係る読み出しデータ処理回路５００Ｂの変形例を示すブロック図である。図１６において、図１２に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。この変形例において、出力データ決定回路５１０−２、５１０−３のそれぞれには、オプションの制御信号ＭＡＪ５＿０、ＭＡＪ５＿１が外部から入力される。   FIG. 16 is a block diagram showing a modification of the read data processing circuit 500B according to the present embodiment. In FIG. 16, the same components as those shown in FIG. 12 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. In this modification, optional control signals MAJ5_0 and MAJ5_1 are input to the output data determination circuits 510-2 and 510-3, respectively.

制御信号ＭＡＪ５＿０がＬｏｗレベルに設定された場合、出力データ決定回路５１０−２は、５つの入力端子Ｔ２１〜Ｔ２５のうち２つを電源電位Ｖｄｄとグランド電位ＧＮＤに接続する。つまり、出力データ決定回路５１０−２は、制御信号ＭＡＪ５＿０に応答して、入力される５個の読み出しデータＤＲのうち２つを‘１’と‘０’に設定する。その後、この出力データ決定回路５１０−２は、多数決演算を行うことによって、１つの出力データＤｏｕｔを決定する。これは、出力データ決定回路５１０−２が、３個の読み出しデータＤＲだけから１つの出力データＤｏｕｔを決定することと等価である（３多数決演算）。出力データ決定回路５１０−３も、制御信号ＭＡＪ５＿１に応答して、同様の動作を行う。When the control signal MAJ5_0 is set to Low level, the output data decision circuit 510-2 is connected to a power supply potential Vdd and the ground potential GND two of the five input terminals T 21 through T 25. That is, in response to the control signal MAJ5_0, the output data determination circuit 510-2 sets two of the five input read data DR to “1” and “0”. Thereafter, the output data determination circuit 510-2 determines one output data Dout by performing a majority operation. This is equivalent to the output data determination circuit 510-2 determining one output data Dout from only three read data DR (three majority decision operation). The output data determination circuit 510-3 also performs the same operation in response to the control signal MAJ5_1.

例えば、５つの入力端子Ｔ２１〜Ｔ２５のうち入力端子Ｔ２４、Ｔ２５が、電源電位Ｖｄｄとグランド電位ＧＮＤに接続されるとする。この時、極めて歩留まりの低いメモリセルアレイ１００を、割り当て信号ＡＳＧＮ２４あるいは割り当て信号ＡＳＧＮ２５によって、入力端子Ｔ２４あるいは入力端子Ｔ２５に対応付けることが可能である。これにより、正確な出力データＤｏｕｔが得られる確率の低下が防止される。For example, it is assumed that the input terminals T 24 and T 25 among the five input terminals T 21 to T 25 are connected to the power supply potential Vdd and the ground potential GND. At this time, the memory cell array 100 having a very low yield can be associated with the input terminal T 24 or the input terminal T 25 by the assignment signal ASGN 24 or the assignment signal ASGN 25 . This prevents a decrease in the probability of obtaining accurate output data Dout.

以上に示されたように、第２の実施の形態に係るＭＲＡＭ２００によれば、第１の実施の形態による効果に加えて、次のような効果が得られる。つまり、Ｉ／Ｏと出力データ決定回路５１０との対応関係を、割り当て信号ＡＳＧＮｉｊによってフレキシブルに設定することができる。これにより、比較的低い歩留まりを有するメモリセルアレイ１００から出力される読み出しデータＤＲが、１つの出力データ決定回路５１０に集中することが防止される。従って、正確な出力データＤｏｕｔが得られる確率がより高くなる。つまり、メモリセル１０に記憶されているデータの判別性が更に向上し、装置の信頼性が更に向上する。また、チップ良品率が更に向上し、製造コストが更に低減される。As described above, according to the MRAM 200 according to the second embodiment, in addition to the effects of the first embodiment, the following effects can be obtained. That is, the correspondence between the I / O and the output data determination circuit 510 can be flexibly set by the allocation signal ASGN ij . This prevents read data DR output from the memory cell array 100 having a relatively low yield from being concentrated on one output data determination circuit 510. Therefore, the probability that accurate output data Dout is obtained becomes higher. That is, the discriminability of data stored in the memory cell 10 is further improved, and the reliability of the device is further improved. Further, the chip non-defective rate is further improved, and the manufacturing cost is further reduced.

（第３の実施の形態）
図１７は、本発明の第３の実施の形態に係る読み出しデータ処理回路５００Ｃの構成を示すブロック図である。ここでも、例として、Ｎ＝１６の場合が示される。つまり、この読み出しデータ処理回路５００Ｃは、Ｉ／Ｏ−０〜Ｉ／Ｏ−１５のそれぞれを介して、メモリセルアレイ１００−０〜１００−１５に接続されている。尚、図中、丸で囲まれた数字は、Ｉ／Ｏの番号を示している。また、メモリセルアレイ１００は、図１７中から省略されている。また、図１７において、第２の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。(Third embodiment)
FIG. 17 is a block diagram showing a configuration of a read data processing circuit 500C according to the third embodiment of the present invention. Again, as an example, the case of N = 16 is shown. That is, the read data processing circuit 500C is connected to the memory cell arrays 100-0 to 100-15 via I / O-0 to I / O-15, respectively. In the figure, the numbers surrounded by circles indicate I / O numbers. Further, the memory cell array 100 is omitted from FIG. In FIG. 17, the same components as those in the second embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.

この読み出しデータ処理回路５００Ｃは、Ｉ／Ｏ割り当て回路５３０、少なくとも１つの出力データ決定回路５４０、及びセレクタ５２０を備えている。このＩ／Ｏ割り当て回路５３０は、第２の実施の形態におけるものと同様であり、複数のＩ／Ｏと出力データ決定回路５４０との対応関係をフレキシブルに設定する。つまり、Ｉ／Ｏ割り当て回路５３０は、レジスタ６００に格納された割り当て信号ＡＳＧＮｉｊに基づき、ある出力データ決定回路５４０が有するある入力端子Ｔｉｊを、１６個のＩ／Ｏ（Ｉ／Ｏ−０〜Ｉ／Ｏ−１５）のうちのいずれかに対応付ける。そのＩ／Ｏ割り当て回路５３０の構成は、図１３Ａ及び図１３Ｂに示された構成と同様である。The read data processing circuit 500C includes an I / O allocation circuit 530, at least one output data determination circuit 540, and a selector 520. The I / O allocation circuit 530 is the same as that in the second embodiment, and flexibly sets the correspondence between a plurality of I / Os and the output data determination circuit 540. That is, the I / O allocation circuit 530 assigns a certain input terminal T ij included in a certain output data determination circuit 540 to 16 I / O (I / O-0) based on the allocation signal ASGN ij stored in the register 600. To I / O-15). The configuration of the I / O allocation circuit 530 is the same as the configuration shown in FIGS. 13A and 13B.

本実施の形態において、ある出力データ決定回路５４０は、指定される数の読み出しデータＤＲから１つの出力データＤｏｕｔを決定する。ここで、用いられる読み出しデータＤＲの数は、固定されず可変である。つまり、出力データ決定回路５４０が多数決演算を行う場合、その多数決演算に用いられる読み出しデータＤＲの数、つまり上述の値ｎは、固定されず可変である。または、出力データ決定回路５４０が多数決演算を行わないように設定することも可能である。用いられる読み出しデータＤＲの数ｎは、外部から入力される論理選択信号ＬＳＥＬによって指定される。図１７に示されるように、この論理選択信号ＬＳＥＬは、例えば、出力データ決定回路５４０に接続された外部レジスタ７００に格納されている。この外部レジスタ７００に格納される論理選択信号ＬＳＥＬの内容を変更することによって、各出力データ決定回路５４０において、上述の値ｎを変更することが可能である。   In the present embodiment, a certain output data determination circuit 540 determines one output data Dout from a designated number of read data DR. Here, the number of read data DR used is not fixed and is variable. That is, when the output data determination circuit 540 performs a majority operation, the number of read data DR used for the majority operation, that is, the above-described value n is not fixed and is variable. Alternatively, the output data determination circuit 540 can be set not to perform majority operation. The number n of read data DR to be used is specified by a logic selection signal LSEL input from the outside. As shown in FIG. 17, the logic selection signal LSEL is stored in, for example, an external register 700 connected to the output data determination circuit 540. By changing the contents of the logic selection signal LSEL stored in the external register 700, each output data determination circuit 540 can change the above-described value n.

多数決演算に用いられる読み出しデータＤＲの数ｎは、最大Ｎまで設定可能である。そのため、本実施の形態に係る出力データ決定回路５４０の各々は、Ｎ個の入力端子Ｔを有し、最大Ｎ個の読み出しデータＤＲを受け取ることが可能である。例えば、出力データ決定回路５４０−０は、入力端子Ｔ０１〜Ｔ０１５を有し、出力データ決定回路５４０−１は、入力端子Ｔ１１〜Ｔ１１５を有している。各出力データ決定回路５４０のＮ個の入力端子Ｔは、Ｉ／Ｏ割り当て回路５３０に接続されており、その出力端子はセレクタ５２０に接続されている。The number n of read data DR used for the majority operation can be set up to a maximum of N. Therefore, each of the output data determination circuits 540 according to the present embodiment has N input terminals T and can receive a maximum of N read data DR. For example, the output data decision circuits 540-0 has an input terminal T 01 through T 015, the output data decision circuits 540-1 has an input terminal T 11 through T 115. N input terminals T of each output data determination circuit 540 are connected to the I / O allocation circuit 530, and the output terminals thereof are connected to the selector 520.

このような読み出しデータ処理回路５００Ｃの設定において、まず、この論理選択信号ＬＳＥＬの設定が行われる。これにより、出力データ決定回路５４０の各々において、所望のｎ個の入力端子ＴがＮ個の入力端子から特定される。続いて、Ｉ／Ｏ割り当て回路５３０に入力される割り当て信号ＡＳＧＮｉｊの設定が行われる。これにより、出力データ決定回路５４０の各々において用いられるｎ個の入力端子Ｔが、それぞれｎ個のＩ／Ｏに対応づけられる。In such setting of the read data processing circuit 500C, the logic selection signal LSEL is first set. Thus, in each of the output data determination circuits 540, desired n input terminals T are specified from the N input terminals. Subsequently, an assignment signal ASGN ij input to the I / O assignment circuit 530 is set. As a result, n input terminals T used in each of the output data determination circuits 540 are associated with n I / Os, respectively.

図１８は、１つの出力データ決定回路５４０の構成を示すブロック図である。ここでは、例として、出力データ決定回路５４０−０の構成が示されている。この出力データ決定回路５４０−０は、複数の多数決論理回路５４１ａ〜５４１ｇ、セレクタ５４２、及びセレクタ５４３を備えている。複数の多数決論理回路５４１ａ、５４１ｂ、５４１ｃ…５４１ｇは、それぞれ１多数決論理回路、３多数決論理回路、５多数決論理回路…１５多数決論理回路である。１多数決論理回路５４１ａは、多数決演算を行わず受け取ったデータをそのまま出力する回路に相当する。セレクタ５４２、セレクタ５４３には、論理選択信号ＬＳＥＬ０が入力される。この出力データ決定回路５４０−０には、最大１５個の読み出しデータＤＲが入力される。Ｉ／Ｏ割り当て回路５３０から入力端子Ｔ０１〜Ｔ０１５のそれぞれに入力される読み出しデータは、読み出しデータＤ０１〜Ｄ０１５と参照される。FIG. 18 is a block diagram showing a configuration of one output data determination circuit 540. Here, as an example, the configuration of the output data determination circuit 540-0 is shown. The output data determination circuit 540-0 includes a plurality of majority logic circuits 541a to 541g, a selector 542, and a selector 543. The plurality of majority logic circuits 541a, 541b, 541c,... 541g are a 1 majority logic circuit, a 3 majority logic circuit, a 5 majority logic circuit, and a 15 majority logic circuit, respectively. The one majority logic circuit 541a corresponds to a circuit that outputs received data as it is without performing majority operation. The selector 542 and the selector 543 receive the logic selection signal LSEL0. A maximum of 15 read data DR is input to the output data determination circuit 540-0. Read data input from the I / O allocation circuit 530 to the input terminals T 01 to T 015 are referred to as read data D 01 to D 015 .

例えば、論理選択信号ＬＳＥＬ０が「５」に設定されるとする（ｎ＝５）。この時、出力データ決定回路５４０−０は、その論理選択信号ＬＳＥＬ０に基づいて、１６個の入力端子Ｔ０１〜Ｔ０１５から５個の入力端子Ｔ０１〜Ｔ０５を選択することになる。よって、割り当て信号ＡＳＧＮ０１〜ＡＳＧＮ０５は、それら５個の入力端子Ｔ０１〜Ｔ０５が５個のメモリセルアレイ１００（Ｉ／Ｏ−２、３、５、６、１０）に対応付けられるように設定される。その後、その５個のメモリセルアレイ１００からは、上述の実施の形態と同様に、５個の読み出しデータＤＲが読み出される。それら５個の読み出しデータＤＲは、Ｉ／Ｏ割り当て回路５３０を通り、読み出しデータＤ０１〜Ｄ０５として、入力端子Ｔ０１〜Ｔ０５のそれぞれに入力される。論理選択信号ＬＳＥＬ０に応じて、セレクタ５４２は、それら読み出しデータＤ０１〜Ｄ０５を、多数決論理回路５４１ｃ（５多数決論理回路）に出力する。その多数決論理回路５４１ｃは、多数決演算を行うことによって、読み出しデータＤ０１〜Ｄ０５から１つの出力データＤｏｕｔを決定する。セレクタ５４３は、論理選択信号ＬＳＥＬ０に応じて多数決論理回路５４１ｃを選択し、その多数決論理回路５４１ｃからの出力データＤｏｕｔを受け取る。For example, assume that the logic selection signal LSEL0 is set to “5” (n = 5). At this time, the output data decision circuits 540-0, based on the logical selection signal LSEL0, will select the five input terminals T 01 through T 05 from 16 input terminal T 01 through T 015. Therefore, the allocation signals ASGN 01 to ASGN 05 are set so that the five input terminals T 01 to T 05 are associated with the five memory cell arrays 100 (I / O-2, 3, 5, 6, 10). Is set. Thereafter, the five read data DR are read from the five memory cell arrays 100 as in the above-described embodiment. These five read data DR pass through the I / O allocation circuit 530 and are input to the input terminals T 01 to T 05 as the read data D 01 to D 05 . Depending on the logic selection signal LSEL0, the selector 542, they read data D 01 to D 05, and outputs to the majority logic circuit 541c (5 majority logic circuit). Its majority logic circuit 541c, by performing a majority operation to determine one output data Dout from the read data D 01 to D 05. The selector 543 selects the majority logic circuit 541c according to the logic selection signal LSEL0 and receives the output data Dout from the majority logic circuit 541c.

他の多数決論理回路５４１ａ〜５４１ｇが選択される場合も、同様の動作が行われる。尚、多数決論理回路５４１ａが選択される場合、入力端子Ｔ０１から入力される読み出しデータＤ０１は、その多数決論理回路５４１ａを通り、そのまま出力データＤｏｕｔとして出力される。また、本実施の形態における書き込みデータ処理回路４００の構成は、図１４、図１５Ａ及び図１５Ｂに示された構成と同様である。Similar operations are performed when other majority logic circuits 541a to 541g are selected. Incidentally, if the majority logic circuit 541a is selected, the read data D 01 inputted from the input terminal T 01 passes the majority logic circuit 541a, is output as the output data Dout. The configuration of the write data processing circuit 400 in the present embodiment is the same as the configuration shown in FIGS. 14, 15A and 15B.

以上に説明された本実施の形態に係るＭＲＡＭ２００によれば、第１、第２の実施の形態による効果に加えて、次のような効果が得られる。多くの読み出しデータＤＲを用いて多数決演算を行う場合、データの判別性は向上するが、チップの記憶容量は小さくなる。本実施の形態によれば、ＧＩ／Ｏを構成するＩ／Ｏの組み合わせだけでなく、多数決論理回路をもフレキシブルに設定することが可能である。従って、優れた信頼性を保ちつつ記憶容量が最大になるように、論理選択信号ＬＳＥＬや割り当て信号ＡＳＧＮｉｊの内容を設定することが可能となる。これにより最適な性能を有するチップが得られる。また、チップ良品率が更に向上し、製造コストが更に低減される。According to the MRAM 200 according to the present embodiment described above, in addition to the effects of the first and second embodiments, the following effects can be obtained. When the majority operation is performed using a lot of read data DR, the data discrimination is improved, but the memory capacity of the chip is reduced. According to this embodiment, it is possible to flexibly set not only the combination of I / Os constituting the GI / O but also the majority logic circuit. Therefore, the contents of the logic selection signal LSEL and the allocation signal ASGN ij can be set so that the storage capacity is maximized while maintaining excellent reliability. As a result, a chip having optimum performance can be obtained. Further, the chip non-defective rate is further improved, and the manufacturing cost is further reduced.

（第４の実施の形態）
第１〜第３の実施の形態において、グループセルＧＣを構成するｎ個のメモリセル１０は、異なるｎ個のメモリセルアレイ１００に配置されていた。本実施の形態によれば、グループセルＧＣを構成するｎ個のメモリセル１０は、同一のメモリセルアレイ１００’に配置される。(Fourth embodiment)
In the first to third embodiments, n memory cells 10 constituting the group cell GC are arranged in different n memory cell arrays 100. According to the present embodiment, n memory cells 10 constituting the group cell GC are arranged in the same memory cell array 100 ′.

図１９は、本発明の実施の形態に係るＭＲＡＭ２００’の構成を示すブロック図である。このＭＲＡＭ２００’は、複数のメモリセル１０がアレイ状に配置されたメモリセルアレイ１００’、複数の書き込みワード線５１、複数の読み出しワード線５２、及び複数のビット線６１を備えている。複数のビット線６１は、ワード線（５１、５２）と交差するように、配置されている。複数のメモリセル１０の各々は、書き込みワード線５１及び読み出しワード線５２と、ビット線６１との交点に対応して設けられている。複数のメモリセル１０は、データの読み出しに用いられるリファレンスセル１０ｒを含む。各メモリセル１０は、第１の実施の形態と同様に、ＴＭＲ素子１を有している（図１Ａ、図１Ｂ参照）。   FIG. 19 is a block diagram showing the configuration of the MRAM 200 'according to the embodiment of the present invention. The MRAM 200 ′ includes a memory cell array 100 ′ in which a plurality of memory cells 10 are arranged in an array, a plurality of write word lines 51, a plurality of read word lines 52, and a plurality of bit lines 61. The plurality of bit lines 61 are arranged so as to cross the word lines (51, 52). Each of the plurality of memory cells 10 is provided corresponding to the intersection of the write word line 51, the read word line 52, and the bit line 61. The plurality of memory cells 10 include a reference cell 10r used for reading data. Each memory cell 10 has a TMR element 1 as in the first embodiment (see FIGS. 1A and 1B).

本実施の形態において、この複数のメモリセル１０のうちｎ個のメモリセル１０がグループセルＧＣを構成する。例えば、図１９に示されるように、点線で囲まれた隣接する３個のメモリセル１０がグループセルＧＣを構成している（ｎ＝３）。この観点から言えば、本実施の形態に係るメモリセルアレイ１００’は、マトリックス状に配置された複数のグループセルＧＣから構成されていると言える。尚、３個のリファレンスセル１０ｒから、リファレンスセルグループＧＲＣが構成される。   In the present embodiment, n memory cells 10 among the plurality of memory cells 10 constitute a group cell GC. For example, as shown in FIG. 19, three adjacent memory cells 10 surrounded by a dotted line constitute a group cell GC (n = 3). From this point of view, it can be said that the memory cell array 100 'according to the present embodiment is composed of a plurality of group cells GC arranged in a matrix. A reference cell group GRC is composed of the three reference cells 10r.

各メモリセル１０において、ＴＭＲ素子１は、複数の書き込みワード線５１のうちいずれかと、複数のビット線６１のうちいずれかとの間に介設される。ここで、各々のグループセルＧＣを構成するｎ個のメモリセル１０は、同一のデータが書き込まれるように制御される。そのため、そのｎ個のメモリセル１０（グループセルＧＣ）は、複数の書き込みワード線５１のうち同一の書き込みワード線５１と、複数のビット線６１のうち同一のビット線６１との間に介設されることが好適である。これにより、ｎ個のメモリセル１０には、同一の電流が作用することになる。よって、そのｎ個のメモリセル１０に、同時に同一のデータを書き込むことが容易になる。   In each memory cell 10, the TMR element 1 is interposed between one of the plurality of write word lines 51 and one of the plurality of bit lines 61. Here, the n memory cells 10 constituting each group cell GC are controlled so that the same data is written therein. Therefore, the n memory cells 10 (group cells GC) are interposed between the same write word line 51 among the plurality of write word lines 51 and the same bit line 61 among the plurality of bit lines 61. It is preferred that As a result, the same current acts on the n memory cells 10. Therefore, it becomes easy to simultaneously write the same data into the n memory cells 10.

例えば、図１９に示されるように、各グループセルＧＣにおいて、３個のメモリセル１０は、Ｙ方向に沿って配置されている。複数のビット線６１も、Ｙ方向に沿って配置されている。一方、各々の書き込みワード線５１は、Ｘ方向に沿った複数のグループセルＧＣと交差するように配置されている。ここで、１つのグループセルＧＣに対応する領域（点線で囲まれた領域）において、書き込みワード線５１は、ｎ個のメモリセル１０の全てに交差するように、折れ曲がっている。但し、各メモリセル１０に対応する領域においては、その書き込みワード線５１は、Ｘ方向に沿って配置されている。これにより、グループセルＧＣを構成するｎ個のメモリセル１０は、同一の書き込みワード線５１と同一のビット線６１の交点に対応して配置されることになる。且つ、各メモリセル１０は、図２に示されるように、Ｘ方向に沿った書き込みワード線５１とＹ方向に沿ったビット線６１に挟まれることになる。   For example, as shown in FIG. 19, in each group cell GC, the three memory cells 10 are arranged along the Y direction. A plurality of bit lines 61 are also arranged along the Y direction. On the other hand, each write word line 51 is arranged so as to intersect with a plurality of group cells GC along the X direction. Here, in a region corresponding to one group cell GC (a region surrounded by a dotted line), the write word line 51 is bent so as to cross all the n memory cells 10. However, in the region corresponding to each memory cell 10, the write word line 51 is disposed along the X direction. As a result, the n memory cells 10 constituting the group cell GC are arranged corresponding to the intersection of the same write word line 51 and the same bit line 61. Each memory cell 10 is sandwiched between a write word line 51 along the X direction and a bit line 61 along the Y direction, as shown in FIG.

この時、各メモリセル１０において、ＴＭＲ素子１は、フリー層２における自発磁化の「容易磁化軸方向」がＸ方向に沿うように配置される。よって、Ｙ方向は、フリー層２における自発磁化の「困難磁化軸方向」を示す。あるグループセルＧＣに対応する領域において、ある書き込みワード線５１は折れ曲がっているため、その書き込みワード線５１に流れる電流によって作り出される磁界は、＋Ｙ方向に沿った磁界と−Ｙ方向に沿った磁界の両方を含む。しかしながら、上述の通りＹ方向は「困難磁化軸方向」を示すので、Ｙ方向に沿った磁界は、自発磁化の回転方向に寄与するのみである。上述の“平行状態”及び“反平行状態”において、フリー層２やピン層４における自発磁化は、Ｘ方向に沿って安定する。従って、図１９に示された書き込みワード線５１の配置によっても、グループセルＧＣを構成するｎ個のメモリセル１０には同一のデータが書き込まれ得る。   At this time, in each memory cell 10, the TMR element 1 is arranged so that the “easy magnetization axis direction” of spontaneous magnetization in the free layer 2 is along the X direction. Therefore, the Y direction indicates the “difficult magnetization axis direction” of spontaneous magnetization in the free layer 2. Since a certain write word line 51 is bent in a region corresponding to a certain group cell GC, the magnetic field generated by the current flowing through the write word line 51 is a magnetic field along the + Y direction and a magnetic field along the −Y direction. Includes both. However, since the Y direction indicates the “difficult magnetization axis direction” as described above, the magnetic field along the Y direction only contributes to the rotation direction of the spontaneous magnetization. In the above-mentioned “parallel state” and “anti-parallel state”, the spontaneous magnetization in the free layer 2 and the pinned layer 4 is stabilized along the X direction. Therefore, even with the arrangement of the write word lines 51 shown in FIG. 19, the same data can be written into the n memory cells 10 constituting the group cell GC.

また、図１９に示されるように、ＭＲＡＭ２００’は、更に、Ｘ側セレクタ５３、Ｘ側電流終端回路５４、Ｘ側電流源回路５５、Ｙ側セレクタ６３、Ｙ側電流終端回路６４、Ｙ側電流源回路６５、読み出し電流負荷回路６６、センスアンプ７０、及び読み出しデータ処理回路５００’を備えている。   19, the MRAM 200 ′ further includes an X-side selector 53, an X-side current termination circuit 54, an X-side current source circuit 55, a Y-side selector 63, a Y-side current termination circuit 64, and a Y-side current. A source circuit 65, a read current load circuit 66, a sense amplifier 70, and a read data processing circuit 500 ′ are provided.

Ｘ側セレクタ５３は、書き込み動作時には、複数の書き込みワード線５１から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線５２から選択読み出しワード線を選択する。Ｘ側電流終端回路５４は、書き込みワード線５１を終端する。Ｘ側電流源回路５５は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Ｙ側セレクタ６３は、複数のビット線６１から選択ビット線を選択する。Ｙ側電流終端回路６４は、ビット線６１を終端する。Ｙ側電流源回路６５は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路６６は、読み出し動作時に、選択ビット線とリファレンスセル１０ｒにつながったビット線６１ｒに定電流を供給する定電流源である。   The X-side selector 53 selects a selected write word line from the plurality of write word lines 51 during a write operation, and selects a selected read word line from the plurality of read word lines 52 during a read operation. The X-side current termination circuit 54 terminates the write word line 51. The X-side current source circuit 55 is a current source that supplies a predetermined current to the selected write word line during a write operation. The Y-side selector 63 selects a selected bit line from the plurality of bit lines 61. The Y side current termination circuit 64 terminates the bit line 61. The Y-side current source circuit 65 is a current source that supplies a predetermined current to the selected bit line during a write operation. The read current load circuit 66 is a constant current source that supplies a constant current to the selected bit line and the bit line 61r connected to the reference cell 10r during a read operation.

グループセルＧＣへのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ１００’における読み書きを制御するコントローラ（図示されない）に、書き込みデータＤＷと、対象となるグループセルＧＣを示すアドレスデータが供給される。このコントローラからの制御信号により、Ｘ側セレクタ５３は選択書き込みワード線を選択し、Ｘ側電流源回路５５は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Ｙ側セレクタ６３は選択ビット線を選択し、Ｙ側電流源回路６５は、その選択ビット線に所定の電流を供給する。これにより、アドレスデータによって指定されたグループセルＧＣに、書き込みデータＤＷが書き込まれる。但し、「不良メモリセル」が存在する場合は、書き込みエラーが発生する。   Data is written to the group cell GC as follows. First, write data DW and address data indicating a target group cell GC are supplied to a controller (not shown) that controls reading and writing in the memory cell array 100 '. In response to the control signal from the controller, the X-side selector 53 selects the selected write word line, and the X-side current source circuit 55 supplies a predetermined current to the selected write word line. Further, the Y-side selector 63 selects the selected bit line by the control signal from the controller, and the Y-side current source circuit 65 supplies a predetermined current to the selected bit line. As a result, the write data DW is written into the group cell GC designated by the address data. However, when there is a “defective memory cell”, a write error occurs.

また、グループセルＧＣからのデータの読み出しは、ｎ個のメモリセル１０のそれぞれに記憶されたデータを順番に読み出すことによって行われる。１つのメモリセル１０からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ（図示されない）に、対象セルを示すアドレスデータが供給される。このコントローラからの制御信号により、Ｘ側セレクタ５３は選択読み出しワード線を選択し、Ｙ側セレクタ６３は選択ビット線を選択する。そして、読み出し電流負荷回路６６は、その選択ビット線と、リファレンスセル１０ｒにつながったビット線６１ｒに定電流を供給する。これにより、選択ビット線の電圧は、選択されたメモリセル１０のＴＭＲ素子１の抵抗値に対応した「読み出し電圧」となる。また、ビット線６１ｒの電圧は、リファレンスセル１０ｒのＴＭＲ素子１の抵抗値に対応した所定の「リファレンス電圧」となる。センスアンプ７０は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのＴＭＲ素子１の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。このようにして読み出された「読み出しデータＤＲ」は、読み出しデータ処理回路５００’に出力される。そして、グループセルＧＣを構成するｎ個のメモリセル１０の全てに対し、同一の選択ビット線を用いることにより、同様の読み出し動作が繰り返される。   Further, data is read from the group cell GC by sequentially reading data stored in each of the n memory cells 10. Reading data from one memory cell 10 is performed as follows. First, address data indicating a target cell is supplied to the above-described controller (not shown). Based on the control signal from the controller, the X-side selector 53 selects the selected read word line, and the Y-side selector 63 selects the selected bit line. The read current load circuit 66 supplies a constant current to the selected bit line and the bit line 61r connected to the reference cell 10r. As a result, the voltage of the selected bit line becomes a “read voltage” corresponding to the resistance value of the TMR element 1 of the selected memory cell 10. In addition, the voltage of the bit line 61r becomes a predetermined “reference voltage” corresponding to the resistance value of the TMR element 1 of the reference cell 10r. The sense amplifier 70 detects the resistance value of the TMR element 1 of the target cell, that is, the data value stored in the target cell by comparing the read voltage with the reference voltage. The “read data DR” read in this way is output to the read data processing circuit 500 ′. The same read operation is repeated by using the same selected bit line for all the n memory cells 10 constituting the group cell GC.

読み出しデータ処理回路５００’は、センスアンプ７０を介して、複数のビット線６１に接続されている。この読み出しデータ処理回路５００’は、ｎ個のラッチ回路８１、８２、８３、及びデータ出力回路９０を備えている。上述のように、ｎ個のメモリセル１０の全てに対して読み出し動作が完了すると、そのｎ個のラッチ回路にはｎ個の読み出しデータＤＲがそれぞれ格納されることになる。データ出力回路９０は、そのｎ個の読み出しデータＤＲに基づいて、外部に出力される１つの出力データＤｏｕｔを決定する。特に、ｎが奇数の場合、データ出力回路９０は、多数決演算を行うことによって、ｎ個の読み出しデータＤＲから１つの出力データＤｏｕｔを決定する。例えば、ｎが３の場合、３個のラッチ回路８１、８２、８３のそれぞれには、３個の読み出しデータＤＲ０、ＤＲ１、ＤＲ２が格納される。この時、データ出力回路９０は、３多数決論理回路（図８Ａ参照）であり、読み出しデータＤＲ０〜ＤＲ３を用いて、１つの出力データＤｏｕｔを決定する。   The read data processing circuit 500 ′ is connected to the plurality of bit lines 61 via the sense amplifier 70. The read data processing circuit 500 ′ includes n latch circuits 81, 82, 83 and a data output circuit 90. As described above, when the read operation is completed for all the n memory cells 10, n read data DRs are stored in the n latch circuits, respectively. The data output circuit 90 determines one output data Dout output to the outside based on the n read data DR. In particular, when n is an odd number, the data output circuit 90 performs a majority operation to determine one output data Dout from n read data DR. For example, when n is 3, three read data DR0, DR1, and DR2 are stored in each of the three latch circuits 81, 82, and 83. At this time, the data output circuit 90 is a three-majority logic circuit (see FIG. 8A), and determines one output data Dout using the read data DR0 to DR3.

次に、図２０と図１９を参照して、本実施の形態に係る読み出し動作の一例が説明される。ここでは、例として、ｎが３の場合が示される。時刻ｔ０において、読み出し電流負荷回路３６に入力される信号／ＲＥが、Ｌｏｗレベルに変わる。これにより、メモリセルアレイ１００’が読み出しモードに変わる。次に、時刻ｔ１において、ビット線活性化信号ＲＢＬがＨｉｇｈレベルに変わり、あるビット線６１が選択ビット線として選択される。   Next, an example of a read operation according to the present embodiment will be described with reference to FIGS. Here, a case where n is 3 is shown as an example. At time t0, the signal / RE input to the read current load circuit 36 changes to the low level. As a result, the memory cell array 100 'changes to the read mode. Next, at time t1, the bit line activation signal RBL changes to High level, and a certain bit line 61 is selected as the selected bit line.

次に、時刻ｔ２において、あるグループセルＧＣ内の第１のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ１がＨｉｇｈレベルに変わる。これにより、その第１のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ３において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第１のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ４において、読み出しデータＤＲ０としてラッチ回路８３に格納される。   Next, at time t2, the read word line activation signal RWL1 for the first memory cell 10 in a certain group cell GC changes to a high level. As a result, a read current flows through the first memory cell 10. At the same time, a read current flows also in the reference cell 10r. Next, at time t3, the sense amplifier activation signal SAEN becomes High level, and the sense amplifier 70 compares the read voltage with the reference voltage. As a result, data stored in the first memory cell 10 is detected. The detected data is stored in the latch circuit 83 as read data DR0 at time t4.

次に、時刻ｔ５において、そのグループセルＧＣ内の第２のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ２がＨｉｇｈレベルに変わる。これにより、その第２のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ６において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第２のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ７において、読み出しデータＤＲ１としてラッチ回路８３に格納される。読み出しデータＤＲ０は、ラッチ回路８２に移動する。   Next, at time t5, the read word line activation signal RWL2 for the second memory cell 10 in the group cell GC changes to the high level. As a result, a read current flows through the second memory cell 10. At the same time, a read current flows also in the reference cell 10r. Next, at time t6, the sense amplifier activation signal SAEN becomes High level, and the sense amplifier 70 compares the read voltage with the reference voltage. Thereby, the data stored in the second memory cell 10 is detected. The detected data is stored in the latch circuit 83 as read data DR1 at time t7. The read data DR0 moves to the latch circuit 82.

次に、時刻ｔ８において、そのグループセルＧＣ内の第３のメモリセル１０に対する読み出しワード線活性化信号ＲＷＬ３がＨｉｇｈレベルに変わる。これにより、その第３のメモリセル１０に読み出し電流が流れる。同時に、リファレンスセル１０ｒにおいても読み出し電流が流れる。次に、時刻ｔ９において、センスアンプ活性化信号ＳＡＥＮがＨｉｇｈレベルになり、センスアンプ７０によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第３のメモリセル１０に記憶されているデータが検出される。その検出されたデータは、時刻ｔ１０において、読み出しデータＤＲ２としてラッチ回路８３に格納される。読み出しデータＤＲ０、ＤＲ１は、それぞれラッチ回路８１、８２に移動する。   Next, at time t8, the read word line activation signal RWL3 for the third memory cell 10 in the group cell GC changes to High level. As a result, a read current flows through the third memory cell 10. At the same time, a read current flows also in the reference cell 10r. Next, at time t9, the sense amplifier activation signal SAEN becomes High level, and the sense amplifier 70 compares the read voltage with the reference voltage. As a result, data stored in the third memory cell 10 is detected. The detected data is stored in the latch circuit 83 as read data DR2 at time t10. The read data DR0 and DR1 move to the latch circuits 81 and 82, respectively.

データ出力回路９０は、多数決演算を実行することにより、読み出しデータＤＲ０〜ＤＲ２から１つの出力データＤｏｕｔを決定する。図２０において、実線は、ＤＲ０〜ＤＲ３が全て「１」である場合を示す。この場合、出力データＤｏｕｔは、時刻ｔ４において「１」に変わり、その値は読み出し期間中は保持される。また、破線は、第２のメモリセル１０が不良メモリセルであった場合、すなわち、ＤＲ０及びＤＲ２が「１」であり、ＤＲ１が「０」である場合を示す。この場合、出力データＤｏｕｔは、時刻ｔ４において「１」になり、時刻ｔ７において不定になり、時刻ｔ１０において再び「１」になる。時刻ｔ１１において、読み出しモードは終了し、ラッチ回路８１〜８３等はリセットされる。   The data output circuit 90 determines one output data Dout from the read data DR0 to DR2 by executing a majority operation. In FIG. 20, a solid line indicates a case where DR0 to DR3 are all “1”. In this case, the output data Dout changes to “1” at time t4, and the value is held during the reading period. A broken line indicates a case where the second memory cell 10 is a defective memory cell, that is, DR0 and DR2 are “1” and DR1 is “0”. In this case, the output data Dout becomes “1” at time t4, becomes indefinite at time t7, and becomes “1” again at time t10. At time t11, the read mode ends, and the latch circuits 81 to 83 are reset.

以上に説明されたように、本実施の形態においても、グループセルＧＣから読み出されるｎ個の読み出しデータに基づいて、１つの出力データＤｏｕｔが決定される。従って、不良メモリセルの影響が低減される。よって、メモリセル１０に記憶されているデータの判別性が向上し、装置の信頼性が向上する。更に、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。   As described above, also in the present embodiment, one output data Dout is determined based on n pieces of read data read from the group cell GC. Therefore, the influence of defective memory cells is reduced. Therefore, the discriminability of data stored in the memory cell 10 is improved, and the reliability of the device is improved. Further, the chip non-defective rate is dramatically improved and the yield is improved. Therefore, the manufacturing cost is reduced.

また、１つのグループセルＧＣは、同一の書き込みワード線５１と同一のビット線６１との間に介設されている。これにより、ｎ個のメモリセル１０には、同一の電流が作用することになる。よって、そのｎ個のメモリセル１０に、同時に同一のデータを書き込むことが容易になる。   One group cell GC is interposed between the same write word line 51 and the same bit line 61. As a result, the same current acts on the n memory cells 10. Therefore, it becomes easy to simultaneously write the same data into the n memory cells 10.

更に、ある１つのグループセルＧＣに対する書き込みは、異なる複数のメモリセルアレイにおいてではなく、１つのメモリセルアレイ１００’においてのみ行われる。しかも、その書き込みにおいて用いられるのは、１本の書き込みワード線５１と１本のビット線６１だけである。従って、第１〜第３の実施の形態と比較して、書き込みに要する電流が低減される。つまり、消費電力の増大が防止される。   Furthermore, writing to one certain group cell GC is performed only in one memory cell array 100 ', not in a plurality of different memory cell arrays. Moreover, only one write word line 51 and one bit line 61 are used in the writing. Therefore, the current required for writing is reduced as compared with the first to third embodiments. That is, an increase in power consumption is prevented.

Claims (5)

各々が磁気抵抗素子を有する複数のメモリセルと、
前記複数のメモリセルに書き込まれる書き込みデータを、前記複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、
前記複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路と、
第１の方向に沿って配置された複数のビット線と、
前記複数のビット線と交差するように配置された複数の書き込みワード線と
を具備し、
書き込み動作時、前記書き込みデータ処理回路は、前記複数のメモリセルのうちｎ個（ｎは３以上の奇数）のメモリセルに対して同一の書き込みデータを供給し、
読み出し動作時、前記読み出しデータ処理回路は、多数決演算を行うことによって、前記ｎ個のメモリセルのそれぞれから読み出されるｎ個の読み出しデータから１つの出力データを決定し、
前記ｎ個のメモリセルは、同一のメモリセルアレイにおいて、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記ｎ個のメモリセルは、前記第１の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように、折れ曲がって形成された
不揮発性半導体記憶装置。A plurality of memory cells each having a magnetoresistive element;
A write data processing circuit for supplying write data to be written to the plurality of memory cells to each of the plurality of memory cells;
A read data processing circuit for processing read data read from the plurality of memory cells and creating output data output to the outside ;
A plurality of bit lines arranged along a first direction;
A plurality of write word lines arranged to cross the plurality of bit lines ,
During the write operation, the write data processing circuit supplies the same write data to n (n is an odd number of 3 or more) of the plurality of memory cells,
During a read operation, the read data processing circuit determines one output data from n read data read from each of the n memory cells by performing a majority operation ,
The n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines in the same memory cell array,
The n memory cells are disposed along the same bit line along the first direction;
The non-volatile semiconductor memory device, wherein the same write word line is bent so as to cross all of the n memory cells . 請求項１に記載の不揮発性半導体記憶装置であって、
前記第１の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 1 ,
The first direction is a hard magnetization axis direction of the magnetoresistive element,
The non-volatile semiconductor memory device, wherein the same write word line is formed in an easy magnetization axis direction of the magnetoresistive element in a region corresponding to each of the n memory cells. 第１の方向に沿って配置された複数のビット線と、
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
各々が磁気抵抗素子を有する複数のメモリセルと、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のメモリセルは、前記複数の書き込みワード線と前記複数のビット線の交点のそれぞれに配置され、
前記複数のメモリセルのうちｎ個（ｎは３以上の奇数）のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記ｎ個のメモリセルは、前記第１の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように、折れ曲がって形成され、
前記読み出しデータ処理回路は、多数決演算を行うことによって、前記ｎ個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるｎ個の読み出しデータから、外部に出力される１つの出力データを決定する
不揮発性半導体記憶装置。A plurality of bit lines arranged along a first direction;
A plurality of write word lines arranged to intersect the plurality of bit lines;
A plurality of memory cells each having a magnetoresistive element;
A read data processing circuit connected to the plurality of bit lines,
The plurality of memory cells are arranged at intersections of the plurality of write word lines and the plurality of bit lines,
Among the plurality of memory cells, n (n is an odd number of 3 or more) memory cells include the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. Between
The n memory cells are disposed along the same bit line along the first direction;
The same write word line is formed to be bent so as to cross all of the n memory cells.
The read data processing circuit performs a majority operation to obtain one output data output from the n read data read from each of the n memory cells via the same bit line. Determine non-volatile semiconductor memory device. 請求項３に記載の不揮発性半導体記憶装置であって、
前記第１の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 3 ,
The first direction is a hard magnetization axis direction of the magnetoresistive element,
The same write word line is formed in the easy magnetization axis direction of the magnetoresistive element in a region corresponding to each of the n memory cells.
Nonvolatile semiconductor memory device. 複数のグループセルがマトリックス状に配置されたメモリセルアレイと、
複数のビット線と、
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のグループセルの各々は、ｎ個（ｎは３以上の奇数）のメモリセルを含み、
前記ｎ個のメモリセルの各々は、磁気抵抗素子を用いてデータを記憶し、
前記各々のグループセルにおいて、
前記ｎ個のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記同一のビット線は、前記磁気抵抗素子の困難磁化軸方向に沿って形成され、
前記同一の書き込みワード線は、前記ｎ個のメモリセルの全てに交差するように折れ曲がって形成され、また、前記ｎ個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成され、
前記読み出しデータ処理回路は、前記ｎ個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるｎ個の読み出しデータに基づいて、多数決演算を行うことによって、外部に出力される１つの出力データを決定する
不揮発性半導体記憶装置。A memory cell array in which a plurality of group cells are arranged in a matrix;
Multiple bit lines,
A plurality of write word lines arranged to intersect the plurality of bit lines ;
A read data processing circuit connected to the plurality of bit lines ,
Each of the plurality of group cells includes n (n is an odd number of 3 or more) memory cells,
Each of the n memory cells stores data using a magnetoresistive element,
In each of the group cells,
The n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines,
The same bit line is formed along the hard magnetization axis direction of the magnetoresistive element,
The same write word line is formed to be bent so as to cross all of the n memory cells, and the easy magnetization axis of the magnetoresistive element in a region corresponding to each of the n memory cells. Formed in the direction ,
The read data processing circuit performs a majority operation based on n read data read from each of the n memory cells via the same bit line, and outputs one output to the outside A nonvolatile semiconductor memory device that determines data .
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