JP4796927B2 - クロック信号出力回路 - Google Patents
クロック信号出力回路 Download PDFInfo
- Publication number
- JP4796927B2 JP4796927B2 JP2006259461A JP2006259461A JP4796927B2 JP 4796927 B2 JP4796927 B2 JP 4796927B2 JP 2006259461 A JP2006259461 A JP 2006259461A JP 2006259461 A JP2006259461 A JP 2006259461A JP 4796927 B2 JP4796927 B2 JP 4796927B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- voltage
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/0013—Avoiding variations of delay due to power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00143—Avoiding variations of delay due to temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00169—Layout of the delay element using bipolar transistors using current mirrors
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Manipulation Of Pulses (AREA)
Description
本発明は、環境温度の変化と直流電源の電圧変化に抗して、クロック信号を一定の周波数で出力する回路に関する。
正確なタイミング計測を可能とするために、一定の周波数であることが保証されているクロック信号が必要とされている。このため、一定の周波数のクロック信号を出力する回路の開発が進められている。この種のクロック信号出力回路には、環境温度が変化しても直流電源の電圧が変化しても、クロック信号の発振周波数を一定に維持する能力が必要とされている。
クロック信号を発振するリングオシレータと称される発振回路が知られている。図３（ａ）に、発振周波数を安定させるように改良された従来のリングオシレータ回路３０（クロック信号出力回路の一例）を示す。このリングオシレータ回路３０は、特許文献１に開示されている。リングオシレータ回路３０は、直流電源１２の正極に接続する第１端子６と、直流電源１２の負極に接続する第２端子７と、クロック信号を出力する第３端子８を備えている。第１端子６と第２端子７の間には、第1トランジスタ１ａと第２トランジスタ１ｂが直列に接続されている第１トランジスタ対１と、第1トランジスタ２ａと第２トランジスタ２ｂが直列に接続されている第２トランジスタ対２と、第1トランジスタ３ａと第２トランジスタ３ｂが直列に接続されている第３トランジスタ対３が接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３は、第１端子６と第２端子７の間に並列に奇数段（図３の場合には３段）にわたって接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが初段の第２トランジスタ１ｂのゲートに接続されている。すなわち、第１トランジスタ１ａと第２トランジスタ１ｂの中間点１ｄが第２トランジスタ２ｂのゲートに接続されており、第１トランジスタ２ａと第２トランジスタ２ｂの中間点２ｄが第２トランジスタ３ｂのゲートに接続されており、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが第２トランジスタ１ｂのゲートに接続されている。第２トランジスタ１ｂのゲートと第２端子７の間にコンデンサ１ｃが挿入されており、第２トランジスタ２ｂのゲートと第２端子７の間にコンデンサ２ｃが挿入されており、第２トランジスタ３ｂのゲートと第２端子７の間にコンデンサ３ｃが挿入されている。第３端子８は、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｅに接続されている。
各段に用いられている第１トランジスタ１ａ，２ａ，３ａは、ｐ型トランジスタであり、相互に同一仕様である。各段に用いられている第２トランジスタ１ｂ，２ｂ，３ｂは、ｎ型トランジスタであり、相互に同一仕様である。各段に用いられているコンデンサ１ｃ，２ｃ，３ｃは相互に同一仕様である。
このリングオシレータ回路３０は、直流電源１２の電源電圧の変動に抗して、第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰを一定に維持する定電流回路２９を備えている。定電流回路２９は、ゲートとドレインが接続された追加の第１トランジスタ６ａと定電流電源２０が直列に接続された回路を備えている。追加の第１トランジスタ６ａと定電流電源２０の中間点が、第１トランジスタ１ａ，２ａ，３ａのゲートに接続されている。
図３（ｂ）と図３（ｃ）に示すように、リングオシレータ回路３０は、追加の第１トランジスタ６ａのゲートにゲートオン電圧が入力されている間、第３端子８に所定周波数でオン・オフの反転を繰返すクロック信号を出力する。
クロック信号を発振するリングオシレータと称される発振回路が知られている。図３（ａ）に、発振周波数を安定させるように改良された従来のリングオシレータ回路３０（クロック信号出力回路の一例）を示す。このリングオシレータ回路３０は、特許文献１に開示されている。リングオシレータ回路３０は、直流電源１２の正極に接続する第１端子６と、直流電源１２の負極に接続する第２端子７と、クロック信号を出力する第３端子８を備えている。第１端子６と第２端子７の間には、第1トランジスタ１ａと第２トランジスタ１ｂが直列に接続されている第１トランジスタ対１と、第1トランジスタ２ａと第２トランジスタ２ｂが直列に接続されている第２トランジスタ対２と、第1トランジスタ３ａと第２トランジスタ３ｂが直列に接続されている第３トランジスタ対３が接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３は、第１端子６と第２端子７の間に並列に奇数段（図３の場合には３段）にわたって接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが初段の第２トランジスタ１ｂのゲートに接続されている。すなわち、第１トランジスタ１ａと第２トランジスタ１ｂの中間点１ｄが第２トランジスタ２ｂのゲートに接続されており、第１トランジスタ２ａと第２トランジスタ２ｂの中間点２ｄが第２トランジスタ３ｂのゲートに接続されており、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが第２トランジスタ１ｂのゲートに接続されている。第２トランジスタ１ｂのゲートと第２端子７の間にコンデンサ１ｃが挿入されており、第２トランジスタ２ｂのゲートと第２端子７の間にコンデンサ２ｃが挿入されており、第２トランジスタ３ｂのゲートと第２端子７の間にコンデンサ３ｃが挿入されている。第３端子８は、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｅに接続されている。
各段に用いられている第１トランジスタ１ａ，２ａ，３ａは、ｐ型トランジスタであり、相互に同一仕様である。各段に用いられている第２トランジスタ１ｂ，２ｂ，３ｂは、ｎ型トランジスタであり、相互に同一仕様である。各段に用いられているコンデンサ１ｃ，２ｃ，３ｃは相互に同一仕様である。
このリングオシレータ回路３０は、直流電源１２の電源電圧の変動に抗して、第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰを一定に維持する定電流回路２９を備えている。定電流回路２９は、ゲートとドレインが接続された追加の第１トランジスタ６ａと定電流電源２０が直列に接続された回路を備えている。追加の第１トランジスタ６ａと定電流電源２０の中間点が、第１トランジスタ１ａ，２ａ，３ａのゲートに接続されている。
図３（ｂ）と図３（ｃ）に示すように、リングオシレータ回路３０は、追加の第１トランジスタ６ａのゲートにゲートオン電圧が入力されている間、第３端子８に所定周波数でオン・オフの反転を繰返すクロック信号を出力する。
図４に、コンデンサ１ｃ，２ｃ，３ｃの電圧の時間変化を示す。ＶＴは、第２トランジスタ（ｎ型トランジスタ）１ｂ，２ｂ，３ｂがターンオンする時のゲート電圧（閾値電圧）を表している。ｔｒは、放電したコンデンサ１ｃ，２ｃ，３ｃが閾値電圧ＶＴに充電されるまでの時間を示している。ｔｆは、充電されたコンデンサ１ｃ，２ｃ，３ｃが放電してコンデンサ電圧が閾値電圧ＶＴに低下するまでの時間を示している。ＶＨは、コンデンサ１ｃ，２ｃ，３ｃが放電を開始する時の電圧を示している。
リングオシレータ回路３０は、下記のように作動する。例えばタイミングｔ０の直前では、トランジスタ２ｂのみがオンしており、トランジスタ１ｂとトランジスタ３ｂはオフしている。トランジスタ２ｂがオンしているのでコンデンサ３ｃは放電している。トランジスタ３ｂがオフしているのでコンデンサ１ｃは充電される。トランジスタ１ｂがオフしているのでコンデンサ２ｃは充電される。
タイミングｔ０でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ０からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。
タイミングｔ１でコンデンサ３ｃの電圧がトランジスタ３ｂの閾値電圧ＶＴに等しくなると、トランジスタ３ｂがターンオンする。この結果、コンデンサ１ｃは放電し、タイミングｔ１からｔｆ時間後に、トランジスタ１ｂはターンオフする。トランジスタ１ｂがターンオフすると、コンデンサ２ｃが充電を開始する。
タイミングｔ２でコンデンサ２ｃの電圧がトランジスタ２ｂの閾値電圧ＶＴに等しくなると、トランジスタ２ｂがターンオンする。この結果、コンデンサ３ｃは放電し、タイミングｔ２からｔｆ時間後に、トランジスタ３ｂはターンオフする。トランジスタ３ｂがターンオフすると、コンデンサ１ｃが充電を開始する。
タイミングｔ３でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ３からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。この事象は、タイミングｔ０における事象に等しい。
リングオシレータ回路３０によると、トランジスタ１ｂは、タイミングｔ０でターンオンし、ｔ１＋ｔｆでターンオフする動作を繰返し、トランジスタ２ｂは、タイミングｔ２でターンオンし、ｔ３＋ｔｆでターンオフする動作を繰返し、トランジスタ３ｂは、タイミングｔ１でターンオンし、ｔ２＋ｔｆでターンオフする動作を繰返す。
タイミングｔ０でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ０からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。
タイミングｔ１でコンデンサ３ｃの電圧がトランジスタ３ｂの閾値電圧ＶＴに等しくなると、トランジスタ３ｂがターンオンする。この結果、コンデンサ１ｃは放電し、タイミングｔ１からｔｆ時間後に、トランジスタ１ｂはターンオフする。トランジスタ１ｂがターンオフすると、コンデンサ２ｃが充電を開始する。
タイミングｔ２でコンデンサ２ｃの電圧がトランジスタ２ｂの閾値電圧ＶＴに等しくなると、トランジスタ２ｂがターンオンする。この結果、コンデンサ３ｃは放電し、タイミングｔ２からｔｆ時間後に、トランジスタ３ｂはターンオフする。トランジスタ３ｂがターンオフすると、コンデンサ１ｃが充電を開始する。
タイミングｔ３でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ３からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。この事象は、タイミングｔ０における事象に等しい。
リングオシレータ回路３０によると、トランジスタ１ｂは、タイミングｔ０でターンオンし、ｔ１＋ｔｆでターンオフする動作を繰返し、トランジスタ２ｂは、タイミングｔ２でターンオンし、ｔ３＋ｔｆでターンオフする動作を繰返し、トランジスタ３ｂは、タイミングｔ１でターンオンし、ｔ２＋ｔｆでターンオフする動作を繰返す。
図３のリングオシレータ回路３０によると、定電流電源２０によって追加の第１トランジスタ６ａを流れる電流が一定の電流ＩＰに維持される。
図３のリングオシレータ回路３０では、追加の第１トランジスタ６ａと定電流電源２０を備えている定電流回路２９が、第１トランジスタ対１とカレントミラー回路を構成している。この結果、追加の第１トランジスタ６ａに印加されるゲート電圧と第１トランジスタ１ａに印加されるゲート電圧が等しくなり、追加の第１トランジスタ６ａを流れる電流ＩＰと第１トランジスタ１ａを流れる電流が等しくなる。同様に、定電流回路２９と第２トランジスタ対２がカレントミラー回路を構成している。追加の第１トランジスタ６ａに印加されるゲート電圧と第１トランジスタ２ａに印加されるゲート電圧が等しくなり、追加の第１トランジスタ６ａを流れる電流ＩＰと第１トランジスタ２ａを流れる電流が等しくなる。さらに、定電流回路２９と第３トランジスタ対３がカレントミラー回路を構成している。追加の第１トランジスタ６ａに印加されるゲート電圧と第１トランジスタ３ａに印加されるゲート電圧が等しくなり、追加の第１トランジスタ６ａを流れる電流ＩＰと第１トランジスタ３ａを流れる電流が等しくなる。図３のリングオシレータ回路３０は、追加の第１トランジスタ６ａに印加されるゲート電圧と等しいゲート電圧を各々の第１トランジスタ１ａ、２ａ、３ａに印加し、各々の第１トランジスタ１ａ，２ａ，３ａを流れる電流を一定の電流ＩＰに維持する。
図２の縦軸は、リングオシレータ回路３０の発振周波数を示し、横軸は環境温度を示す。カーブ２１ａ、２１ｂ、２１ｃは、リングオシレータ回路３０の発振周波数と環境温度の関係を示している。カーブ２１ａは直流電源１２の電圧が３．６ボルトである場合を示し、カーブ２１ｂは直流電源１２の電圧が３．３ボルトである場合を示し、カーブ２１ｃは直流電源１２の電圧が３．０ボルトである場合を示している。図３のリングオシレータ回路３０では、電源電圧が変動しても、発振周波数はさほど変化しない。
図２のカーブ２１ａ，２１ｂ，２１ｃからわかるように、図３のリングオシレータ回路３０では、定電流回路２９の働きによって、第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰを一定に維持するので、直流電源１２の電源電圧の変動に抗して発振周波数を略一定にすることができる。
しかしながら、カーブ２１ａ、２１ｂ、２１ｃが傾斜していることからわかるように、環境温度が変動すると発振周波数が大きく変動してしまう。
本発明では、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数を一定に維持できる回路を実現する。
しかしながら、カーブ２１ａ、２１ｂ、２１ｃが傾斜していることからわかるように、環境温度が変動すると発振周波数が大きく変動してしまう。
本発明では、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数を一定に維持できる回路を実現する。
本発明者は、発振周波数が変化する理由を研究した。以下に、その理由を説明する。
リングオシレータ回路の発振周波数をｆで表すと、図４で説明したパラメータに関して次の式（１）、（２）、（３）が得られる。
リングオシレータ回路の発振周波数をｆで表すと、図４で説明したパラメータに関して次の式（１）、（２）、（３）が得られる。
上記において、ＩＰは各々の第１トランジスタ１ａ，２ａ，３ａを流れる電流値を示しており、ＣＤはコンデンサの静電容量を示している。
数式（１）、（２）、（３）において、ｔｒ＞＞ｔｆと仮定すると、次の式（４）が得られる。
数式（１）、（２）、（３）において、ｔｒ＞＞ｔｆと仮定すると、次の式（４）が得られる。
リングオシレータ回路の発振周波数は、式（４）に示す通り、第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰに依存して変化し、さらに第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴに依存して変化することがわかる。第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰは、直流電源１２の電圧が変動すると変化する。図３に示した従来のリングオシレータ回路３０は、直流電源１２の電圧変動に抗して、第１トランジスタ１ａ，２ａ，３ａを流れる電流値ＩＰを一定に維持する定電流回路２９が付加されているので、発振周波数の変化が抑制されている。
しかしながら、式（４）に示す通り、リングオシレータ回路の発振周波数は、第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴによっても変化する。第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴは、環境温度が変動すると変化する。この結果、図３に示した従来のリングオシレータ回路３０では、発振周波数が環境温度の変動に追従して変化してしまう。
本発明者の研究によって、第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴが環境温度の変動に追従して変化するという事象を補償すれば、発振周波数が環境温度の変動に追従して変化する事象を抑制できるという知見が得られた。本発明では、その知見を活用する。
しかしながら、式（４）に示す通り、リングオシレータ回路の発振周波数は、第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴによっても変化する。第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴは、環境温度が変動すると変化する。この結果、図３に示した従来のリングオシレータ回路３０では、発振周波数が環境温度の変動に追従して変化してしまう。
本発明者の研究によって、第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴが環境温度の変動に追従して変化するという事象を補償すれば、発振周波数が環境温度の変動に追従して変化する事象を抑制できるという知見が得られた。本発明では、その知見を活用する。
本発明のクロック信号出力回路は、直流電源の一方の極性に接続する第１端子と、直流電源の他方の極性に接続する第２端子と、クロック信号を出力する第３端子を備えている。さらに、第１トランジスタと第２トランジスタが直列に接続されているトランジスタ対が、第１端子と第２端子の間において、並列に奇数段にわたって接続されている並列回路を備えている。その他に、各段の第１トランジスタのゲートに接続されており、ゲートにオン電圧を印加したときに第１トランジスタを流れる電流を制御する電流制御回路を備えている。電流制御回路は、第１トランジスタのゲート電圧を制御して、第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧に比例する電流が第１トランジスタを流れるように制御する。
並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタと第２トランジスタの中間点が初段の第２トランジスタのゲートに接続されている。さらに各段の第２トランジスタのゲートと第２端子の間にコンデンサが挿入されている。一つのトランジスタ対の第１トランジスタと第２トランジスタの中間点が第３端子に接続されている。各段の第１トランジスタは相互に同一仕様であり、各段の第２トランジスタは相互に同一仕様であり、各段のコンデンサは相互に同一仕様である。
ここで、「第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧」とは、第２トランジスタの閾値電圧であって、その閾値電圧が環境温度の変動によって変化するときはその変化した後の閾値電圧のことをいう。以下、「第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧」を「第２トランジスタの閾値電圧ＶＴ」と表記することがある。ここでいう閾値電圧ＶＴは、環境温度の変動分を加味した広義の意味で解釈されるべきである。したがって、「第２トランジスタの閾値電圧ＶＴ」は、環境温度が異なれば異なる値を示す。
並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタと第２トランジスタの中間点が初段の第２トランジスタのゲートに接続されている。さらに各段の第２トランジスタのゲートと第２端子の間にコンデンサが挿入されている。一つのトランジスタ対の第１トランジスタと第２トランジスタの中間点が第３端子に接続されている。各段の第１トランジスタは相互に同一仕様であり、各段の第２トランジスタは相互に同一仕様であり、各段のコンデンサは相互に同一仕様である。
ここで、「第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧」とは、第２トランジスタの閾値電圧であって、その閾値電圧が環境温度の変動によって変化するときはその変化した後の閾値電圧のことをいう。以下、「第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧」を「第２トランジスタの閾値電圧ＶＴ」と表記することがある。ここでいう閾値電圧ＶＴは、環境温度の変動分を加味した広義の意味で解釈されるべきである。したがって、「第２トランジスタの閾値電圧ＶＴ」は、環境温度が異なれば異なる値を示す。
上記のクロック信号出力回路では、並列に接続されている奇数個のトランジスタ対の各々に、第２トランジスタがターンオンする時のゲート電圧（閾値電圧ＶＴ）に比例した電流を流すことができる。すなわち、トランジスタ対の各々に流れる電流ＩＰと、閾値電圧ＶＴの間には、下記の式（５）が成立する。
ここで、ｄは比例定数である。
これを（４）式に導入すると、下記式（６）が得られる。
これを（４）式に導入すると、下記式（６）が得られる。
トランジスタ対の各々に流れる電流ＩＰが発振周波数に及ぼす影響と、第２トランジスタの閾値電圧ＶＴが発振周波数に及ぼす影響が打ち消しあい、発振周波数ｆは一定に維持される。本発明のクロック信号出力回路によると、電源電圧が変動しても、環境温度が変動しても、理論上、発振周波数変化しない。実際にも、発振周波数の変化が顕著に抑制される。
電流制御回路は、第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧に比例する電圧を出力する閾値電圧生成回路を備えている。電流制御回路はさらに、閾値電圧生成回路の出力端子が入力端子に接続され、第２トランジスタがターンオンする時の第２トランジスタのゲート・ソース間電圧に比例した電流が第１トランジスタを流れるだけのゲート電圧を出力するバイアス電圧生成回路を備えている。電流制御回路では、閾値電圧生成回路とバイアス電圧生成回路が第１端子と第２端子の間に並列に接続されていることが好ましい。
閾値電圧生成回路は、第１端子と第２端子の間に第１トランジスタと第２トランジスタが直列に接続されているとともに、第２トランジスタのドレインとゲートが接続されている追加トランジスタ対を備えている。
この場合、第２トランジスタがターンオンするときの第２トランジスタのゲート・ソース間電圧を取り出すことができる。
この場合、第２トランジスタがターンオンするときの第２トランジスタのゲート・ソース間電圧を取り出すことができる。
閾値電圧生成回路は、追加トランジスタ対の第１トランジスタと第２トランジスタの中間点の電圧を２分の１に降圧する電圧変換回路を備えている。２分の１に分圧された電圧が、バイアス電圧生成回路の入力端子に入力される。
第２トランジスタの閾値電圧の２分の１の電圧を利用して第１トランジスタに印加するゲート電圧を生成すると、第２トランジスタのソース・ドレイン間の電圧の変化に起因する第１トランジスタのソース・ドレイン間の電圧の変化の影響をも低減することができ、直流電源の電圧変動に抗したクロック信号を出力することができる。
第２トランジスタの閾値電圧の２分の１の電圧を利用して第１トランジスタに印加するゲート電圧を生成すると、第２トランジスタのソース・ドレイン間の電圧の変化に起因する第１トランジスタのソース・ドレイン間の電圧の変化の影響をも低減することができ、直流電源の電圧変動に抗したクロック信号を出力することができる。
バイアス電圧生成回路は、第１端子と第２端子の間に接続されているトランジスタと抵抗の直列回路を備えており、その直列回路のトランジスタと抵抗の中間点の電位が電圧変換回路で２分の１に降圧された電圧に維持される。その直列回路のトランジスタのゲートが並列回路を構成する各段の第１トランジスタのゲートに接続されてその直列回路のトランジスタと並列回路を構成する各段の第１トランジスタがカレントミラー回路を構成している。
閾値電圧生成回路は、追加トランジスタ対と電圧変換回路の間に接続されている追加オペアンプを備えており、追加オペアンプの非反転入力端子が、追加トランジスタ対の第１トランジスタと第２トランジスタの中間点に接続され、追加オペアンプの反転入力端子が、追加オペアンプの出力端子に接続され、追加オペアンプの出力端子が、電圧変換回路に接続されていることが好ましい。
上記の回路では、追加トランジスタ対の第１トランジスタに流れる電流が、追加トランジスタ対の第２トランジスタと電圧変換回路に分流することを防止できる。追加トランジスタ対の第２トランジスタのゲート電圧が小さくなる現象を補償することができる。
上記の回路では、追加トランジスタ対の第１トランジスタに流れる電流が、追加トランジスタ対の第２トランジスタと電圧変換回路に分流することを防止できる。追加トランジスタ対の第２トランジスタのゲート電圧が小さくなる現象を補償することができる。
バイアス電圧生成回路は、トランジスタと抵抗の直列回路であって第１端子と第２端子の間に接続されている直列回路のトランジスタと抵抗の中間点が非反転入力端子に接続されており、閾値電圧生成回路の出力端子が反転入力端子に接続されており、出力端子が並列回路を構成する各段の第１トランジスタのゲートに接続されているオペアンプを備えていることが好ましい。
上記の回路では、直列回路の抵抗に、第２トランジスタの閾値電圧に比例する電流が流れる。並列回路を構成する各段の第１トランジスタのゲートに、オペアンプから出力される電圧が印加される。並列回路を構成する各段の第１トランジスタにおいて、その第１トランジスタがオンしたときに、第２トランジスタがターンオンするときの第２トランジスタのゲート・ソース間電圧に比例する電流が第１トランジスタに流れる関係を得ることができる。
上記の回路では、直列回路の抵抗に、第２トランジスタの閾値電圧に比例する電流が流れる。並列回路を構成する各段の第１トランジスタのゲートに、オペアンプから出力される電圧が印加される。並列回路を構成する各段の第１トランジスタにおいて、その第１トランジスタがオンしたときに、第２トランジスタがターンオンするときの第２トランジスタのゲート・ソース間電圧に比例する電流が第１トランジスタに流れる関係を得ることができる。
本発明の一つの具体的な態様では、第１端子が直流電源の高圧側に接続され、第２端子が直流電源の低圧側に接続され、第１トランジスタはｐ型トランジスタであり、第２トランジスタはｎ型トランジスタであることが好ましい。この場合、第１端子にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが第２端子に接続されていることが好ましい。
上記具体的な態様では、ｐ型トランジスタとｎ型トランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｎ型トランジスタがターンオンする時のゲート・ソース間電圧に比例する電流をｐ型トランジスタに流すだけの電圧を、ｐ型トランジスタのゲートに印加する回路が付加されていることが好ましい。
本発明のもう１つの具体的な態様では、第１端子が直流電源の低圧側に接続され、第２端子が直流電源の高圧側に接続され、第１トランジスタはｎ型トランジスタであり、第２トランジスタはｐ型トランジスタであることが好ましい。この場合、第１端子にｎ型トランジスタのソースが接続されており、ｎ型トランジスタのドレインにｐ型トランジスタのドレインが接続されており、ｐ型トランジスタのソースが第２端子に接続されていることが好ましい。
上記もう１つの具体的な態様では、ｐ型トランジスタとｎ型トランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｐ型トランジスタがターンオンする時のゲート・ソース間電圧に比例する電流をｎ型トランジスタに流すだけの電圧を、ｎ型トランジスタのゲートに印加する回路が付加されていることが好ましい。
本発明のリングオシレータ回路を図３に示した従来のリングオシレータ回路と比較すると、第１トランジスタと第２トランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、第１トランジスタのゲートに第２トランジスタがターンオンするゲート・ソース間電圧に比例する電流を流すだけのゲート電圧を第１トランジスタに印加する回路が付加されていると特徴づけることができる。上記の特徴を備えていることによって、理論上、電源電圧が変動しても環境温度が変動しても、本発明のリングオシレータ回路の発振周波数は変化しない。実際にも、本発明のリングオシレータ回路の発振周波数の変化は顕著に抑制される。
本発明のクロック信号出力回路あるいはリングオシレータ回路によると、電源電圧の変動と環境温度の変動による発振周波数の変動が補償され、発振周波数の安定性が大幅に向上する。
下記に説明する実施例の主要な特徴を列記する。
（実施形態１）電流制御回路に用いる抵抗は可変抵抗であり、その抵抗値を増減調整することによって、発振周波数を調整することができる。直流電源の高圧側にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが直流電源の低圧側に接続されている。また、ｐ型トランジスタのゲートに電流制御回路が接続されている。
（実施形態２）電流制御回路を備えており、直流電源の高圧側にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが直流電源の低圧側に接続されている。また、ｎ型トランジスタのゲートに電流制御回路が接続されている。
（実施形態３）電流制御回路を備えており、直流電源の高圧側にｐｎｐトランジスタのエミッタが接続されており、ｐｎｐトランジスタのコレクタにｎｐｎトランジスタのコレクタが接続されており、ｎｐｎトランジスタのエミッタが直流電源の低圧側に接続されている。
（実施形態４）閾値電圧生成回路は、第１端子と第２端子の間に第１トランジスタとダイオードが直列に接続されている。
（実施形態５）追加トランジスタ対の第１トランジスタと第２トランジスタの中間点と、電圧変換回路の入力端子の間に、ボルテージフォロア回路が接続されている。
（実施形態１）電流制御回路に用いる抵抗は可変抵抗であり、その抵抗値を増減調整することによって、発振周波数を調整することができる。直流電源の高圧側にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが直流電源の低圧側に接続されている。また、ｐ型トランジスタのゲートに電流制御回路が接続されている。
（実施形態２）電流制御回路を備えており、直流電源の高圧側にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが直流電源の低圧側に接続されている。また、ｎ型トランジスタのゲートに電流制御回路が接続されている。
（実施形態３）電流制御回路を備えており、直流電源の高圧側にｐｎｐトランジスタのエミッタが接続されており、ｐｎｐトランジスタのコレクタにｎｐｎトランジスタのコレクタが接続されており、ｎｐｎトランジスタのエミッタが直流電源の低圧側に接続されている。
（実施形態４）閾値電圧生成回路は、第１端子と第２端子の間に第１トランジスタとダイオードが直列に接続されている。
（実施形態５）追加トランジスタ対の第１トランジスタと第２トランジスタの中間点と、電圧変換回路の入力端子の間に、ボルテージフォロア回路が接続されている。
図面を参照して最初に参考例を説明する。参考例は実施例の基になった技術である。
（参考例１）
図１に示すリングオシレータ回路１０は、直流電源１２の正極に接続する第１端子６と、直流電源１２の負極に接続する第２端子７と、クロック信号を出力する第３端子８を備えている。
第１端子６と第２端子７の間には、第1トランジスタ１ａと第２トランジスタ１ｂが直列に接続されている第１トランジスタ対１と、第1トランジスタ２ａと第２トランジスタ２ｂが直列に接続されている第２トランジスタ対２と、第1トランジスタ３ａと第２トランジスタ３ｂが直列に接続されている第３トランジスタ対３が接続されている。
第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３は、第１端子６と第２端子７の間に並列に奇数段（図１の場合には３段）にわたって接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが初段の第２トランジスタ１ｂのゲートに接続されている。すなわち、第１トランジスタ１ａと第２トランジスタ１ｂの中間点１ｄが第２トランジスタ２ｂのゲートに接続されており、第１トランジスタ２ａと第２トランジスタ２ｂの中間点２ｄが第２トランジスタ３ｂのゲートに接続されており、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが第２トランジスタ１ｂのゲートに接続されている。
第２トランジスタ１ｂのゲートと第２端子７の間にコンデンサ１ｃが挿入されており、第２トランジスタ２ｂのゲートと第２端子７の間にコンデンサ２ｃが挿入されており、第２トランジスタ３ｂのゲートと第２端子７の間にコンデンサ３ｃが挿入されている。
第３端子８は、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｅに接続されている。第３端子８は、中間点１ｄ、２ｄに接続してもよい。
各段に用いられている第１トランジスタ１ａ，２ａ，３ａは、ｐ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられている第２トランジスタ１ｂ，２ｂ，３ｂは、ｎ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられているコンデンサ１ｃ，２ｃ，３ｃは相互に同一仕様である。
（参考例１）
図１に示すリングオシレータ回路１０は、直流電源１２の正極に接続する第１端子６と、直流電源１２の負極に接続する第２端子７と、クロック信号を出力する第３端子８を備えている。
第１端子６と第２端子７の間には、第1トランジスタ１ａと第２トランジスタ１ｂが直列に接続されている第１トランジスタ対１と、第1トランジスタ２ａと第２トランジスタ２ｂが直列に接続されている第２トランジスタ対２と、第1トランジスタ３ａと第２トランジスタ３ｂが直列に接続されている第３トランジスタ対３が接続されている。
第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３は、第１端子６と第２端子７の間に並列に奇数段（図１の場合には３段）にわたって接続されている。第１トランジスタ対１と第２トランジスタ対２と第３トランジスタ対３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが初段の第２トランジスタ１ｂのゲートに接続されている。すなわち、第１トランジスタ１ａと第２トランジスタ１ｂの中間点１ｄが第２トランジスタ２ｂのゲートに接続されており、第１トランジスタ２ａと第２トランジスタ２ｂの中間点２ｄが第２トランジスタ３ｂのゲートに接続されており、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｄが第２トランジスタ１ｂのゲートに接続されている。
第２トランジスタ１ｂのゲートと第２端子７の間にコンデンサ１ｃが挿入されており、第２トランジスタ２ｂのゲートと第２端子７の間にコンデンサ２ｃが挿入されており、第２トランジスタ３ｂのゲートと第２端子７の間にコンデンサ３ｃが挿入されている。
第３端子８は、第１トランジスタ３ａと第２トランジスタ３ｂの中間点３ｅに接続されている。第３端子８は、中間点１ｄ、２ｄに接続してもよい。
各段に用いられている第１トランジスタ１ａ，２ａ，３ａは、ｐ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられている第２トランジスタ１ｂ，２ｂ，３ｂは、ｎ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられているコンデンサ１ｃ，２ｃ，３ｃは相互に同一仕様である。
本参考例のリングオシレータ回路１０は、第１トランジスタ１ａ，２ａ，３ａのゲートに接続されている電流制御回路２６を備えている。
電流制御回路２６は、閾値電圧生成回路２７と、バイアス電圧生成回路２８を備えている。閾値電圧生成回路２７は、第１端子６と第２端子７の間に第１トランジスタ５ａと第２トランジスタ５ｂが直列に接続されているとともに、第２トランジスタ５ｂのドレインとゲートが５ｆで接続されている追加トランジスタ対を備えている。バイアス電圧生成回路２８は、第１端子６と第２端子７の間に接続されている第１トランジスタ４ａと可変抵抗１６の直列回路と、オペアンプ２４を備えている。オペアンプ２４の反転入力端子２４ａは、追加トランジスタ対の第１トランジスタ５ａと第２トランジスタ５ｂの中間点に接続している。オペアンプ２４の非反転入力端子２４ｂは、直列回路の第１トランジスタ４ａと可変抵抗１６の中間点に接続している。オペアンプ２４の出力端子は、全ての第１トランジスタ１ａ，２ａ，３ａ，４ａ，５ａのゲートに接続されている。
なお、可変抵抗１６の抵抗値を調整することによって、環境温度や電源電圧の変動に抗して維持する発振周波数を、自在に増減調整することができる。
追加トランジスタ対と直列回路に用いられている第１トランジスタ４ａ、５ａは、ｐ型のＭＯＳＦＥＴである。追加トランジスタ対に用いられている第２トランジスタ５ｂは、ｎ型のＭＯＳＦＥＴである。
電流制御回路２６は、閾値電圧生成回路２７と、バイアス電圧生成回路２８を備えている。閾値電圧生成回路２７は、第１端子６と第２端子７の間に第１トランジスタ５ａと第２トランジスタ５ｂが直列に接続されているとともに、第２トランジスタ５ｂのドレインとゲートが５ｆで接続されている追加トランジスタ対を備えている。バイアス電圧生成回路２８は、第１端子６と第２端子７の間に接続されている第１トランジスタ４ａと可変抵抗１６の直列回路と、オペアンプ２４を備えている。オペアンプ２４の反転入力端子２４ａは、追加トランジスタ対の第１トランジスタ５ａと第２トランジスタ５ｂの中間点に接続している。オペアンプ２４の非反転入力端子２４ｂは、直列回路の第１トランジスタ４ａと可変抵抗１６の中間点に接続している。オペアンプ２４の出力端子は、全ての第１トランジスタ１ａ，２ａ，３ａ，４ａ，５ａのゲートに接続されている。
なお、可変抵抗１６の抵抗値を調整することによって、環境温度や電源電圧の変動に抗して維持する発振周波数を、自在に増減調整することができる。
追加トランジスタ対と直列回路に用いられている第１トランジスタ４ａ、５ａは、ｐ型のＭＯＳＦＥＴである。追加トランジスタ対に用いられている第２トランジスタ５ｂは、ｎ型のＭＯＳＦＥＴである。
オペアンプ２４の反転入力端子２４ａには第２トランジスタ５ｂの閾値電圧ＶＴが入力される。環境温度の変動に起因して第２トランジスタ５ｂの閾値電圧ＶＴが変化すれば、変化した閾値電圧ＶＴに等しい電圧が入力される。
オペアンプ２４の反転入力端子２４ａと非反転入力端子２４ｂは、バーチャルショートによって電位差がゼロになるように調整される。したがって、第１トランジスタ４ａと抵抗１６の中間点４ｄの電圧は、オペアンプ２４の反転入力端子２４ａの電圧、即ち第２トランジスタ５ｂの閾値電圧ＶＴと同電位に調整される。この結果、抵抗１６には、第２トランジスタ５ｂの閾値電圧ＶＴに比例する電流が流れる。このため、第１トランジスタ４ａのゲートには、第２トランジスタ５ｂの閾値電圧ＶＴに比例する電流が流れるだけのゲート電圧が印加される。また、第１トランジスタ４ａのソースと第１トランジスタ１ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ１ａのゲートが接続されていることから、第１トランジスタ１ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。このとき、第１トランジスタ１ａを流れる電流と追加の第１トランジスタ４ａを流れる電流の電流比は、第１トランジスタ１ａと追加の第１トランジスタ４ａのトランジスタサイズの比になる。同様に、第１トランジスタ４ａのソースと第１トランジスタ２ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ２ａのゲートが接続されていることから、第１トランジスタ２ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。さらに、第１トランジスタ４ａのソースと第１トランジスタ３ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ３ａのゲートが接続されていることから、第１トランジスタ３ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。これによって、トランジスタ対１，２，３の各々に流れる電流ＩＰと、閾値電圧ＶＴの間には比例関係が成立する。
上記の電流制御回路２６によって、各々の第２トランジスタ１ｂ，２ｂ，３ｂがターンオンする時の各々の第２トランジスタ１ｂ，２ｂ，３ｂのゲート・ソース間電圧に比例する電流を、各々の第１トランジスタ１ａ，２ａ，３ａのドレインに流すことができる。
オペアンプ２４の反転入力端子２４ａと非反転入力端子２４ｂは、バーチャルショートによって電位差がゼロになるように調整される。したがって、第１トランジスタ４ａと抵抗１６の中間点４ｄの電圧は、オペアンプ２４の反転入力端子２４ａの電圧、即ち第２トランジスタ５ｂの閾値電圧ＶＴと同電位に調整される。この結果、抵抗１６には、第２トランジスタ５ｂの閾値電圧ＶＴに比例する電流が流れる。このため、第１トランジスタ４ａのゲートには、第２トランジスタ５ｂの閾値電圧ＶＴに比例する電流が流れるだけのゲート電圧が印加される。また、第１トランジスタ４ａのソースと第１トランジスタ１ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ１ａのゲートが接続されていることから、第１トランジスタ１ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。このとき、第１トランジスタ１ａを流れる電流と追加の第１トランジスタ４ａを流れる電流の電流比は、第１トランジスタ１ａと追加の第１トランジスタ４ａのトランジスタサイズの比になる。同様に、第１トランジスタ４ａのソースと第１トランジスタ２ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ２ａのゲートが接続されていることから、第１トランジスタ２ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。さらに、第１トランジスタ４ａのソースと第１トランジスタ３ａのソースが接続されており、第１トランジスタ４ａのゲートと第１トランジスタ３ａのゲートが接続されていることから、第１トランジスタ３ａを流れる電流は、追加の第１トランジスタ４ａを流れる電流に比例する電流が流れる。これによって、トランジスタ対１，２，３の各々に流れる電流ＩＰと、閾値電圧ＶＴの間には比例関係が成立する。
上記の電流制御回路２６によって、各々の第２トランジスタ１ｂ，２ｂ，３ｂがターンオンする時の各々の第２トランジスタ１ｂ，２ｂ，３ｂのゲート・ソース間電圧に比例する電流を、各々の第１トランジスタ１ａ，２ａ，３ａのドレインに流すことができる。
リングオシレータ回路１０は、下記のように作動する。図４に示しているコンデンサ１ｃ、２ｃ、３ｃ、の電圧と時間変化において、例えばタイミングｔ０の直前では、トランジスタ２ｂのみがオンしており、トランジスタ１ｂとトランジスタ３ｂはオフしている。トランジスタ２ｂがオンしているのでコンデンサ３ｃは放電している。トランジスタ３ｂがオフしているのでコンデンサ１ｃは充電される。トランジスタ１ｂがオフしているのでコンデンサ２ｃは充電される。
タイミングｔ０でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ０からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。
タイミングｔ１でコンデンサ３ｃの電圧がトランジスタ３ｂの閾値電圧ＶＴに等しくなると、トランジスタ３ｂがターンオンする。この結果、コンデンサ１ｃは放電し、タイミングｔ１からｔｆ時間後に、トランジスタ１ｂはターンオフする。トランジスタ１ｂがターンオフすると、コンデンサ２ｃが充電を開始する。
タイミングｔ２でコンデンサ２ｃの電圧がトランジスタ２ｂの閾値電圧ＶＴに等しくなると、トランジスタ２ｂがターンオンする。この結果、コンデンサ３ｃは放電し、タイミングｔ２からｔｆ時間後に、トランジスタ３ｂはターンオフする。トランジスタ３ｂがターンオフすると、コンデンサ１ｃが充電を開始する。
タイミングｔ３でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ３からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。この事象は、タイミングｔ０における事象に等しい。
リングオシレータ回路１０によると、トランジスタ１ｂは、タイミングｔ０でターンオンし、ｔ１＋ｔｆでターンオフする動作を繰返し、トランジスタ２ｂは、タイミングｔ２でターンオンし、ｔ３＋ｔｆでターンオフする動作を繰返し、トランジスタ３ｂは、タイミングｔ１でターンオンし、ｔ２＋ｔｆでターンオフする動作を繰返す。
タイミングｔ０でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ０からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。
タイミングｔ１でコンデンサ３ｃの電圧がトランジスタ３ｂの閾値電圧ＶＴに等しくなると、トランジスタ３ｂがターンオンする。この結果、コンデンサ１ｃは放電し、タイミングｔ１からｔｆ時間後に、トランジスタ１ｂはターンオフする。トランジスタ１ｂがターンオフすると、コンデンサ２ｃが充電を開始する。
タイミングｔ２でコンデンサ２ｃの電圧がトランジスタ２ｂの閾値電圧ＶＴに等しくなると、トランジスタ２ｂがターンオンする。この結果、コンデンサ３ｃは放電し、タイミングｔ２からｔｆ時間後に、トランジスタ３ｂはターンオフする。トランジスタ３ｂがターンオフすると、コンデンサ１ｃが充電を開始する。
タイミングｔ３でコンデンサ１ｃの電圧がトランジスタ１ｂの閾値電圧ＶＴに等しくなると、トランジスタ１ｂがターンオンする。この結果、コンデンサ２ｃは放電し、タイミングｔ３からｔｆ時間後に、トランジスタ２ｂはターンオフする。トランジスタ２ｂがターンオフすると、コンデンサ３ｃが充電を開始する。この事象は、タイミングｔ０における事象に等しい。
リングオシレータ回路１０によると、トランジスタ１ｂは、タイミングｔ０でターンオンし、ｔ１＋ｔｆでターンオフする動作を繰返し、トランジスタ２ｂは、タイミングｔ２でターンオンし、ｔ３＋ｔｆでターンオフする動作を繰返し、トランジスタ３ｂは、タイミングｔ１でターンオンし、ｔ２＋ｔｆでターンオフする動作を繰返す。
トランジスタ対１，２，３の各々に流れる電流ＩＰと、閾値電圧ＶＴの間には、下記の（５）式が成立する。
ここで、ｄは比例定数である。
これを（４）式に導入すると、下記式（６）が得られる。
これを（４）式に導入すると、下記式（６）が得られる。
リングオシレータ回路１０の発振周波数は、式（６）で表すことができる。
トランジスタ対１，２，３の各々に流れる電流ＩＰが発振周波数ｆに及ぼす影響と、第２トランジスタの閾値電圧ＶＴが発振周波数ｆに及ぼす影響が打ち消しあい、発振周波数ｆは一定に維持される。
本参考例のクロック信号出力回路によると、電源電圧が変動しても、環境温度が変動しても、発振周波数の変化が顕著に抑制される。
トランジスタ対１，２，３の各々に流れる電流ＩＰが発振周波数ｆに及ぼす影響と、第２トランジスタの閾値電圧ＶＴが発振周波数ｆに及ぼす影響が打ち消しあい、発振周波数ｆは一定に維持される。
本参考例のクロック信号出力回路によると、電源電圧が変動しても、環境温度が変動しても、発振周波数の変化が顕著に抑制される。
図２の縦軸はリングオシレータ回路１０の発振周波数を示し、横軸は環境温度を示す。カーブ２１ａ，２１ｂ，２１ｃは、図３のリングオシレータ回路３０の発振周波数と環境温度の関係を示し、カーブ２１ａは直流電源１２の電圧が３．６ボルトである場合を示し、カーブ２１ｂは直流電源１２の電圧が３．３ボルトである場合を示し、カーブ２１ｃは直流電源１２の電圧が３．０ボルトである場合を示している。図３のリングオシレータ回路３０では、直流電源１２の電圧変動に抗して、一定の発振周波数を維持しているが、２１ａ、２１ｂ、２１ｃが傾斜していることからわかるように、環境温度が変動すると、発振周波数が変動してしまう。
カーブ２２ａ、２２ｂ、２２ｃは、図１に示す本参考例のリングオシレータ回路１０の発振周波数と温度の関係を示し、カーブ２２ａは直流電源１２の電圧が３．６ボルトである場合を示し、カーブ２２ｂは直流電源１２の電圧が３．３ボルトである場合を示し、カーブ２２ｃは直流電源１２の電圧が３．０ボルトである場合を示している。図１に示す本参考例のリングオシレータ回路１０では、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数がほぼ一定である。少なくとも、発振周波数の変化が顕著に抑制されている。
カーブ２２ａ、２２ｂ、２２ｃは、図１に示す本参考例のリングオシレータ回路１０の発振周波数と温度の関係を示し、カーブ２２ａは直流電源１２の電圧が３．６ボルトである場合を示し、カーブ２２ｂは直流電源１２の電圧が３．３ボルトである場合を示し、カーブ２２ｃは直流電源１２の電圧が３．０ボルトである場合を示している。図１に示す本参考例のリングオシレータ回路１０では、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数がほぼ一定である。少なくとも、発振周波数の変化が顕著に抑制されている。
（参考例２）
図５に示すリングオシレータ回路１１０は参考例１の変形例であり、正の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。
図５に示すリングオシレータ回路１１０は参考例１の変形例であり、正の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。
図５に示すリングオシレータ回路１１０は、直流電源１２の正極に接続する第１端子６と、直流電源１２の負極に接続する第２端子７と、クロック信号を出力する第３端子８を備えている。
第１端子６と第２端子７の間には、第1トランジスタ１０１ａと第２トランジスタ１０１ｂが直列に接続されている第１トランジスタ対１０１と、第1トランジスタ１０２ａと第２トランジスタ１０２ｂが直列に接続されている第２トランジスタ対１０２と、第1トランジスタ１０３ａと第２トランジスタ１０３ｂが直列に接続されている第３トランジスタ対１０３が接続されている。
第１トランジスタ対１０１と第２トランジスタ対１０２と第３トランジスタ対１０３は、第１端子６と第２端子７の間に並列に奇数段（図５の場合には３段）にわたって接続されている。第１トランジスタ対１０１と第２トランジスタ対１０２と第３トランジスタ対１０３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｄが初段の第２トランジスタ１０１ｂのゲートに接続されている。すなわち、第１トランジスタ１０１ａと第２トランジスタ１０１ｂの中間点１０１ｄが第２トランジスタ１０２ｂのゲートに接続されており、第１トランジスタ１０２ａと第２トランジスタ１０２ｂの中間点１０２ｄが第２トランジスタ１０３ｂのゲートに接続されており、第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｄが第２トランジスタ１０１ｂのゲートに接続されている。
第２トランジスタ１０１ｂのゲートと第１端子６の間にコンデンサ１０１ｃが挿入されており、第２トランジスタ１０２ｂのゲートと第１端子６の間にコンデンサ１０２ｃが挿入されており、第２トランジスタ１０３ｂのゲートと第１端子６の間にコンデンサ１０ｃが挿入されている。
第３端子８は、第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｅに接続されている。第３端子８は、中間点１０１ｄ、１０２ｄに接続してもよい。
各段に用いられている第１トランジスタ１０１ａ，１０２ａ，１０３ａは、ｎ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられている第２トランジスタ１０１ｂ，１０２ｂ，１０３ｂは、ｐ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられているコンデンサ１０１ｃ，１０２ｃ，１０３ｃは相互に同一仕様である。
第１端子６と第２端子７の間には、第1トランジスタ１０１ａと第２トランジスタ１０１ｂが直列に接続されている第１トランジスタ対１０１と、第1トランジスタ１０２ａと第２トランジスタ１０２ｂが直列に接続されている第２トランジスタ対１０２と、第1トランジスタ１０３ａと第２トランジスタ１０３ｂが直列に接続されている第３トランジスタ対１０３が接続されている。
第１トランジスタ対１０１と第２トランジスタ対１０２と第３トランジスタ対１０３は、第１端子６と第２端子７の間に並列に奇数段（図５の場合には３段）にわたって接続されている。第１トランジスタ対１０１と第２トランジスタ対１０２と第３トランジスタ対１０３の並列回路では、第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｄが初段の第２トランジスタ１０１ｂのゲートに接続されている。すなわち、第１トランジスタ１０１ａと第２トランジスタ１０１ｂの中間点１０１ｄが第２トランジスタ１０２ｂのゲートに接続されており、第１トランジスタ１０２ａと第２トランジスタ１０２ｂの中間点１０２ｄが第２トランジスタ１０３ｂのゲートに接続されており、第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｄが第２トランジスタ１０１ｂのゲートに接続されている。
第２トランジスタ１０１ｂのゲートと第１端子６の間にコンデンサ１０１ｃが挿入されており、第２トランジスタ１０２ｂのゲートと第１端子６の間にコンデンサ１０２ｃが挿入されており、第２トランジスタ１０３ｂのゲートと第１端子６の間にコンデンサ１０ｃが挿入されている。
第３端子８は、第１トランジスタ１０３ａと第２トランジスタ１０３ｂの中間点１０３ｅに接続されている。第３端子８は、中間点１０１ｄ、１０２ｄに接続してもよい。
各段に用いられている第１トランジスタ１０１ａ，１０２ａ，１０３ａは、ｎ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられている第２トランジスタ１０１ｂ，１０２ｂ，１０３ｂは、ｐ型のＭＯＳＦＥＴであり、相互に同一仕様である。各段に用いられているコンデンサ１０１ｃ，１０２ｃ，１０３ｃは相互に同一仕様である。
本参考例のリングオシレータ回路１１０は、第１トランジスタ１０１ａ，１０２ａ，１０３ａのゲートに接続されている電流制御回路１２６を備えている。
電流制御回路１２６は、閾値電圧生成回路１２７と、バイアス電圧生成回路１２８を備えている。閾値電圧生成回路１２７は、第１端子６と第２端子７の間に第１トランジスタ１０５ａと第２トランジスタ１０５ｂが直列に接続されているとともに、第２トランジスタ１０５ｂのドレインとゲートが１０５ｆで接続されている追加トランジスタ対を備えている。バイアス電圧生成回路１２８は、第１端子６と第２端子７の間に接続されている第１トランジスタ１０４ａと可変抵抗１１６の直列回路とオペアンプ１２４を備えている。オペアンプ１２４の反転入力端子１２４ａは、追加トランジスタ対の第１トランジスタ１０５ａと第２トランジスタ１０５ｂの中間点に接続している。オペアンプ１２４の非反転入力端子１２４ｂは、直列回路の第１トランジスタ１０４ａと可変抵抗１１６の中間点に接続している。オペアンプ１２４の出力端子は、全ての第１トランジスタ１０１ａ，１０２ａ，１０３ａ，１０４ａ，１０５ａのゲートに接続している。
なお、可変抵抗１１６の抵抗値を調整することによって、環境温度や電源電圧の変動に抗して維持する発振周波数を、自在に増減調整することができる。
追加トランジスタ対と直列回路に用いられている第１トランジスタ１０４ａ、１０５ａは、ｎ型のＭＯＳＦＥＴである。追加トランジスタ対に用いられている第２トランジスタ１０５ｂは、ｐ型のＭＯＳＦＥＴである。
電流制御回路１２６は、閾値電圧生成回路１２７と、バイアス電圧生成回路１２８を備えている。閾値電圧生成回路１２７は、第１端子６と第２端子７の間に第１トランジスタ１０５ａと第２トランジスタ１０５ｂが直列に接続されているとともに、第２トランジスタ１０５ｂのドレインとゲートが１０５ｆで接続されている追加トランジスタ対を備えている。バイアス電圧生成回路１２８は、第１端子６と第２端子７の間に接続されている第１トランジスタ１０４ａと可変抵抗１１６の直列回路とオペアンプ１２４を備えている。オペアンプ１２４の反転入力端子１２４ａは、追加トランジスタ対の第１トランジスタ１０５ａと第２トランジスタ１０５ｂの中間点に接続している。オペアンプ１２４の非反転入力端子１２４ｂは、直列回路の第１トランジスタ１０４ａと可変抵抗１１６の中間点に接続している。オペアンプ１２４の出力端子は、全ての第１トランジスタ１０１ａ，１０２ａ，１０３ａ，１０４ａ，１０５ａのゲートに接続している。
なお、可変抵抗１１６の抵抗値を調整することによって、環境温度や電源電圧の変動に抗して維持する発振周波数を、自在に増減調整することができる。
追加トランジスタ対と直列回路に用いられている第１トランジスタ１０４ａ、１０５ａは、ｎ型のＭＯＳＦＥＴである。追加トランジスタ対に用いられている第２トランジスタ１０５ｂは、ｐ型のＭＯＳＦＥＴである。
本参考例のクロック信号出力回路は、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｐ型ＭＯＳＦＥＴがターンオンするゲート・ソース間電圧に比例する電流をｎ型ＭＯＳＦＥＴに流すだけの電圧をｎ型ＭＯＳＦＥＴのゲートに印加する回路が付加されている。この場合も、上述した実施例１と同様の作用効果によって、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数が顕著に抑制される。
（参考例３）
図６に示すリングオシレータ回路２１０は参考例１の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。本クロック信号出力回路は、ｐｎｐトランジスタと、ｎｐｎトランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｎｐｎトランジスタがターンオンするベース・エミッタ間電圧に比例する電流をｐｎｐトランジスタに流すだけの電圧をｐｎｐトランジスタのベースに印加する回路が付加されている。この場合も、上述した実施例１と同様の作用効果によって、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数が顕著に抑制される。
図６に示すリングオシレータ回路２１０は参考例１の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。本クロック信号出力回路は、ｐｎｐトランジスタと、ｎｐｎトランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｎｐｎトランジスタがターンオンするベース・エミッタ間電圧に比例する電流をｐｎｐトランジスタに流すだけの電圧をｐｎｐトランジスタのベースに印加する回路が付加されている。この場合も、上述した実施例１と同様の作用効果によって、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数が顕著に抑制される。
（参考例４）
図７に示すリングオシレータ回路３１０は参考例１の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。本クロック信号出力回路は、ｐｎｐトランジスタと、ｎｐｎトランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｎｐｎトランジスタがターンオンするベース・エミッタ間電圧に比例する電流をｐｎｐトランジスタに流すだけの電圧をｐｎｐトランジスタのベースに印加する回路が付加されている。本実施例では、閾値電圧生成回路はｐｎｐトランジスタとダイオードが直列に接続されている。この場合も、ダイオード１１１の閾値電圧と、各ｎｐｎトランジスタの閾値電圧が等しい場合、上述した実施例１と同様の作用効果によって、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数が顕著に抑制される。
図７に示すリングオシレータ回路３１０は参考例１の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。本クロック信号出力回路は、ｐｎｐトランジスタと、ｎｐｎトランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、ｎｐｎトランジスタがターンオンするベース・エミッタ間電圧に比例する電流をｐｎｐトランジスタに流すだけの電圧をｐｎｐトランジスタのベースに印加する回路が付加されている。本実施例では、閾値電圧生成回路はｐｎｐトランジスタとダイオードが直列に接続されている。この場合も、ダイオード１１１の閾値電圧と、各ｎｐｎトランジスタの閾値電圧が等しい場合、上述した実施例１と同様の作用効果によって、電源電圧の変動のみならず、環境温度の変動にも抗して、発振周波数が顕著に抑制される。
（実施例１）
図８に示すリングオシレータ回路４１０は実施例１であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。リングオシレータ回路１０と実質的に同一の構成には同じ参照番号を付し、重複説明を省略する。
閾値電圧生成回路２７は、電圧変換回路３３（具体的には分圧回路）を備えていることを特徴としている。電圧変換回路３３は、閾値電圧生成回路２７の第１トランジスタ５ａと第２トランジスタ５ｂの中間点と第２端子７の間に接続されている。電圧変換回路３３は、直列接続された第１抵抗３０と第２抵抗３２を有している。第１抵抗３０の抵抗値と第２抵抗３２の抵抗値は等しい。第１抵抗３０と第２抵抗３２の中間点は、オペアンプ２４の反転入力端子２４ａに接続されている。
電圧変換回路３３は、第２トランジスタ５ｂの閾値電圧ＶＴを分圧し、その分圧電圧をオペアンプ２４の反転入力端子２４ａに出力している。第１抵抗３０の抵抗値と第２抵抗３２の抵抗値は等しいので、第２トランジスタ５ｂの閾値電圧ＶＴは２分の１に分圧されて、その第２トランジスタ５ｂの２分の１の閾値電圧ＶＴが、オペアンプ２４の反転入力端子２４ａに入力されている。
図８に示すリングオシレータ回路４１０は実施例１であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。リングオシレータ回路１０と実質的に同一の構成には同じ参照番号を付し、重複説明を省略する。
閾値電圧生成回路２７は、電圧変換回路３３（具体的には分圧回路）を備えていることを特徴としている。電圧変換回路３３は、閾値電圧生成回路２７の第１トランジスタ５ａと第２トランジスタ５ｂの中間点と第２端子７の間に接続されている。電圧変換回路３３は、直列接続された第１抵抗３０と第２抵抗３２を有している。第１抵抗３０の抵抗値と第２抵抗３２の抵抗値は等しい。第１抵抗３０と第２抵抗３２の中間点は、オペアンプ２４の反転入力端子２４ａに接続されている。
電圧変換回路３３は、第２トランジスタ５ｂの閾値電圧ＶＴを分圧し、その分圧電圧をオペアンプ２４の反転入力端子２４ａに出力している。第１抵抗３０の抵抗値と第２抵抗３２の抵抗値は等しいので、第２トランジスタ５ｂの閾値電圧ＶＴは２分の１に分圧されて、その第２トランジスタ５ｂの２分の１の閾値電圧ＶＴが、オペアンプ２４の反転入力端子２４ａに入力されている。
ここで、リングオシレータ回路４１０が解決する課題を簡単に説明する。比較として、上述した参考例１のリングオシレータ回路１０を参照してその課題を説明する。参考例１のリングオシレータ回路１０では、電流制御回路２６が、第２トランジスタ１ｂ、２ｂ、３ｂの閾値電圧ＶＴに比例した電流を第１トランジスタ１ａ、２ａ、３ａに流すだけのゲート電圧を生成し、そのゲート電圧を第１トランジスタ１ａ、２ａ、３ａのゲートに印加している。電流制御回路２６は、バイアス電圧生成回路２８を利用してゲート電圧を生成している。バイアス電圧生成回路２８がゲート電圧を生成する様子を機能的に捉えると、バイアス電圧生成回路２８は、オペアンプ２４を利用して第１トランジスタ４ａと抵抗１６の中間点４ｄの電位を第２トランジスタ５ｂの閾値電圧ＶＴと同電位に調整し、抵抗１６を利用して中間点４ｄの電位に応じた電流を生成し、第１トランジスタ４ａを利用して生成した電流をその電流に応じたゲート電圧に変換している。バイアス電圧生成回路２８では、中間点４ｄの電位が常に閾値電圧ＶＴに調整されている。即ち、第１トランジスタ４ａのソース・ドレイン間の電圧は、直流電源１２の正極の電位と閾値電圧ＶＴの電位差に常に維持されている。
並列回路の第１トランジスタ１ａ，２ａ，３ａのゲートには、バイアス電圧生成回路２８で生成されたゲート電圧が印加されている。第１トランジスタ１ａ，２ａ，３ａのソース・ドレイン間電圧が、直流電源１２の正極の電位と閾値電圧ＶＴの電位差であれば、バイアス電圧生成回路２８の第１トランジスタ４ａのゲート電圧と並列回路の第１トランジスタ１ａ，２ａ，３ａのゲート電圧が一致していることから、第１トランジスタ４ａと第１トランジスタ１ａ，２ａ，３ａを流れる電流は一致する。しかしながら、厳密には、第１トランジスタ４ａと第１トランジスタ１ａ，２ａ，３ａを流れる電流は一致していない。これは、並列回路の第２トランジスタ１ｂ，２ｂ，３ｂがオン・オフを繰返すと、第２トランジスタ１ｂ，２ｂ，３ｂのソース・ドレイン間電圧が増減を繰返し、それに追随して第１トランジスタ１ａ，２ａ，３ａのソース・ドレイン間電圧も増減を繰返し、この結果、第１トランジスタ１ａ，２ａ，３ａを流れる電流が増減を繰返すからである。したがって、参考例１のリングオシレータ回路１０では、生成したゲート電圧に基づいて第１トランジスタ１ａ，２ａ，３ａを流れる電流を調整しようとしていたが、実際には、第１トランジスタ１ａ，２ａ，３ａのソース・ドレイン間電圧が変動することによって、正確にいうと、意図した電流とは異なる電流が第１トランジスタ１ａ，２ａ，３ａを流れていた。
第１トランジスタ１ａ，２ａ，３ａを流れる電流が増減を繰返していても、その増減幅が環境温度の変動や直流電源１２の電源電圧の変動に抗して一定であれば、発振周波数に影響を与えることはない。しかし実際には、第１トランジスタ１ａ，２ａ，３ａを流れる電流の増減幅は、直流電源１２の電圧値の大きさによって異なっている。この結果、直流電源１２の電圧値が異なると、第１トランジスタ１ａ，２ａ，３ａを流れる電流の増減幅が異なる。したがって、第１トランジスタ１ａ，２ａ，３ａを流れる電流の平均電流が異なる。第１トランジスタ１ａ，２ａ，３ａを流れる電流の平均電流が異なると、並列回路のコンデンサ１ｃ，２ｃ，３ｃに電荷が蓄積する速度が異なるので、発振周波数が変動してしまう。具体的には、第２トランジスタ１ｂ，２ｂ，３ｂのゲート電圧は、図４に示すように、０〜ＶＨボルトの範囲で増減を繰返す。このうち、発振周波数の影響を与えるのは、第２トランジスタ１ｂ，２ｂ，３ｂのゲート電圧が０〜閾値電圧ＶＴボルトまで変動している間に第１トランジスタ１ａ，２ａ，３ａを流れる電流である。この期間に第１トランジスタ１ａ，２ａ，３ａを流れる平均電流が異なると、並列回路のコンデンサ１ｃ，２ｃ，３ｃに電荷が蓄積する速度が異なるので、発振周波数が変動してしまう。この現象を、図１０を用いてより詳細に説明する。
第１トランジスタ１ａ，２ａ，３ａを流れる電流が増減を繰返していても、その増減幅が環境温度の変動や直流電源１２の電源電圧の変動に抗して一定であれば、発振周波数に影響を与えることはない。しかし実際には、第１トランジスタ１ａ，２ａ，３ａを流れる電流の増減幅は、直流電源１２の電圧値の大きさによって異なっている。この結果、直流電源１２の電圧値が異なると、第１トランジスタ１ａ，２ａ，３ａを流れる電流の増減幅が異なる。したがって、第１トランジスタ１ａ，２ａ，３ａを流れる電流の平均電流が異なる。第１トランジスタ１ａ，２ａ，３ａを流れる電流の平均電流が異なると、並列回路のコンデンサ１ｃ，２ｃ，３ｃに電荷が蓄積する速度が異なるので、発振周波数が変動してしまう。具体的には、第２トランジスタ１ｂ，２ｂ，３ｂのゲート電圧は、図４に示すように、０〜ＶＨボルトの範囲で増減を繰返す。このうち、発振周波数の影響を与えるのは、第２トランジスタ１ｂ，２ｂ，３ｂのゲート電圧が０〜閾値電圧ＶＴボルトまで変動している間に第１トランジスタ１ａ，２ａ，３ａを流れる電流である。この期間に第１トランジスタ１ａ，２ａ，３ａを流れる平均電流が異なると、並列回路のコンデンサ１ｃ，２ｃ，３ｃに電荷が蓄積する速度が異なるので、発振周波数が変動してしまう。この現象を、図１０を用いてより詳細に説明する。
図１０に示しているグラフは、リングオシレータ回路１０とリングオシレータ回路４１０を使用して、直流電源１２の電源電圧を変化させたときの第１トランジスタ１ａ，２ａ，３ａ，に流れる電流の変化を示している。リングオシレータ回路１０，４１０を動作させている環境温度は２５℃である。グラフの縦軸は第１トランジスタ１ａ，２ａ，３ａに流れる電流値を示しており、グラフの横軸は、第１トランジスタ１ａ，２ａ，３ａ，のドレイン電圧（次段の第２トランジスタ１ｂ，２ｂ，３ｂのゲートに印加されている電圧に等しい。）を示している。カーブ３６ａは、電源電圧１２が４ボルトのときのリングオシレータ回路１０の第１トランジスタ１ａ，２ａ，３ａに流れる電流を示している。カーブ３６ｂは、電源電圧１２が５ボルトのときのリングオシレータ回路１０の第１トランジスタ１ａ，２ａ，３ａに流れる電流を示している。カーブ３８ａは、リングオシレータ回路４１０の電源電圧１２が４ボルトのときに第１トランジスタ１ａ，２ａ，３ａに流れる電流を示している。カーブ３８ｂは、リングオシレータ４１０の電源電圧１２が５ボルトのときに第１トランジスタ１ａ，２ａ，３ａに流れる電流を示している。図中の直線４４は、第１トランジスタ４ａに流れる電流を示している。直線４０ａは、リングオシレータ回路１０の電源電圧１２が４Ｖのときに、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときの第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均値を示している。直線４０ｂは、リングオシレータ１０の電源電圧１２が５Ｖのときに、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときの第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均値を示している。直線４２ａは、リングオシレータ回路４１０の電源電圧１２が４Ｖのときに、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときの第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均値を示している。直線４２ｂは、リングオシレータ回路４１０の電源電圧が５Ｖのときに、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときの第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均値を示している。
カーブ３６ａ、３６ｂに示すように、参考例１のリングオシレータ回路１０では、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴボルトであれば、直流電源１２の電源電圧の差が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れることができる。しかし、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化すると、第１トランジスタ１ａ，２ａ，３ａを流れる電流は変動し、平均電流４０ａ、４０ｂが大きく異なってしまう。
一方、実施例１のリングオシレータ回路４１０では、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴ／２ボルトのときに、直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れることができる。この場合でも、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化すると、第１トランジスタ１ａ，２ａ，３ａを流れる電流は変動する。しかし、ドレイン電圧がＶＴ／２ボルトのときに直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れるように設定されていると、直流電源１２の電源電圧に変動があったとしても、平均電流４２ａ、４２ｂはほぼ一致する。したがって、リングオシレータ回路４１０では、直流電源１２の電源電圧の変動に抗して、発振周波数を安定させることができる。
一方、実施例１のリングオシレータ回路４１０では、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴ／２ボルトのときに、直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れることができる。この場合でも、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化すると、第１トランジスタ１ａ，２ａ，３ａを流れる電流は変動する。しかし、ドレイン電圧がＶＴ／２ボルトのときに直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れるように設定されていると、直流電源１２の電源電圧に変動があったとしても、平均電流４２ａ、４２ｂはほぼ一致する。したがって、リングオシレータ回路４１０では、直流電源１２の電源電圧の変動に抗して、発振周波数を安定させることができる。
以下、上記の現象を数式を用いて検証する。第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均値ＩＰｂは、式（７）で表すことができる。
上記において、μは第１トランジスタ１ａ，２ａ，３ａのキャリア中の電子の移動度を示しており、Ｃｏは第１トランジスタ１ａ，２ａ，３ａのゲート電極とゲート絶縁膜と半導体領域で形成される擬似的コンデンサの容量を示しており、Ｗは第１トランジスタ１ａ，２ａ，３ａのゲート電極の幅を示し、Ｌは第１トランジスタ１ａ，２ａ，３ａのゲート電極の長さを示しており、Ｖaは第１トランジスタ１ａ，２ａ，３ａのゲート・ソース間の電圧を示しており、ＶＴａは第１トランジスタ１ａ，２ａ，３ａのゲートの閾値電圧を示し、λは第１トランジスタ１ａ，２ａ，３ａに形成されるチャネルの長さが変化することによって第１トランジスタ１ａ，２ａ，３ａに流れる電流が変化する（チャネル長変調効果という）係数を示しており、Ｖｄは直流電源１２の電圧を示し、ＶＴ／２は第１トランジスタ１ａ，２ａ，３ａの次段のゲートと第２端子の間に接続されているコンデンサに蓄積されていている電圧（すなわち、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧）を示している
上記したように、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧は０ボルトからＶＴボルトまで変化する。すなわち、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧の平均値はＶＴ／２になる。
上記したように、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧は０ボルトからＶＴボルトまで変化する。すなわち、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧の平均値はＶＴ／２になる。
一方、リングオシレータ１０のトランジスタ４ａに流れる電流値Ｉｒｅｆは、式（８）または、式（９）で表すことができる。
上記において、Ｒｒｅｆは抵抗１６の抵抗値を示している。
上記式（４）より、リングオシレータ１０の発振周波数ｆは、式（１０）で表すことができる。
上記式（４）より、リングオシレータ１０の発振周波数ｆは、式（１０）で表すことができる。
式（１０）に式（７）、（８）、（９）を代入すると、下記式（１１）が得られる。
式（１１）に示すように、リングオシレータ１０の発振周波数は、λやＶＴが変化することに影響を受ける。
リングオシレータ４１０は、電圧変換回路３３によって、オペアンプ２４の反転入力端子２４ａに入力される電圧がＶＴ／２に変換される。すなわち、リングオシレータ４１０のトランジスタ４ａに流れる電流値Ｉｒｅｆは、式（１２）で表すことができる。
式（１０）に式（７）、（９）、（１２）を代入すると、下記式（１３）が得られる。
式（１３）に示すように、リングオシレータ４１０は、λやＶＴに影響されずに一定になる。すなわち、第１トランジスタのソース・ドレイン間電圧や第１トランジスタのゲート・ソース間電圧が変化しても一定の発振周波数を得ることができる。
図１１に示しているグラフは、リングオシレータ回路１０を使用して、環境温度を変化させたときの第１トランジスタ１ａ，２ａ，３ａに流れる電流値を示している。リングオシレータ回路１０電源電圧１２は４．５ボルトである。グラフの縦軸は第１トランジスタ１ａ，２ａ，３ａに流れる電流値を示し、横軸は第１トランジスタ１ａ，２ａ，３ａのドレイン電圧を示している。カーブ４６ａは環境温度が−４０℃のときに第１トランジスタ１ａ，２ａ，３ａに流れる電流の変化を示している。カーブ４６ｂは環境温度が１６０℃のときに第１トランジスタ１ａ，２ａ，３ａに流れる電流の変化を示している。直線４８ａは環境温度が−４０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴを示しており、直線４８ｂは環境温度が１６０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴを示している。直線５０ａは環境温度が−４０℃のときに第１トランジスタ４ａに流れる電流を示しており、直線５０ｂは環境温度が１６０℃のときに第１トランジスタ４ａに流れる電流を示している。直線５１ａは環境温度が−４０℃のときに第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均を示しており、直線５１ｂは環境温度が１６０℃のときに第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均を示している。
図１１から明らかなように、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴボルトのときは、環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａに流れる電流とトランジスタ４ａに流れる電流が一致する。しかしながら、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均とトランジスタ４ａに流れる電流の間に差が生じてしまう。本実施例では、環境温度が−４０℃の場合でも環境温度が１６０℃の場合でも、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均とトランジスタ４ａに流れる電流の間の差がほぼ等しい。環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均とトランジスタ４ａに流れる電流の間の差が一定であれば、第２トランジスタ１ｂ，２ｂ，３ｂのゲートがオンするタイミングが一定になる。しかしながら、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均とトランジスタ４ａに流れる電流の差は、環境温度によって変化してしまう。すなわち、環境温度が変化すると、第２トランジスタ１ｂ，２ｂ，３ｂのゲートがオンするタイミングは変化する。環境温度が変化することによって、リングオシレータ回路１０の発振周波数が変化する。
図１２に示しているグラフは、リングオシレータ回路４１０を使用して、環境温度を変化させたときの第１トランジスタ１ａ，２ａ，３ａに流れる電流値を示している。リングオシレータ回路４１０電源電圧１２は４．５ボルトである。グラフの縦軸は第１トランジスタ１ａ，２ａ，３ａに流れる電流値を示し、横軸は第１トランジスタ１ａ，２ａ，３ａのドレイン電圧を示している。カーブ５２ａは環境温度が−４０℃のときに第１トランジスタ１ａ，２ａ，３ａに流れる電流の変化を示している。カーブ５２ｂは環境温度が１６０℃のときに第１トランジスタ１ａ，２ａ，３ａに流れる電流の変化を示している。直線５３ａは環境温度が−４０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴの１／２を示しており、直線５３ｂは環境温度が１６０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴの１／２を示している。直線５５ａは環境温度が−４０℃のときに第１トランジスタ４ａに流れる電流を示しており、直線５５ｂは環境温度が１６０℃のときに第１トランジスタ４ｂに流れる電流を示している。直線５４ａは環境温度が−４０℃のときに第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均を示しており、直線５４ｂは環境温度が１６０℃のときに第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均を示している。直線５７ａは環境温度が−４０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴを示しており、直線５７ｂは環境温度が１６０℃のときの第２トランジスタ１ｂ，２ｂ，３ｂの閾値電圧ＶＴを示している。
図１２から明らかなように、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が１／２ＶＴボルトのときは、環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａに流れる電流と第１トランジスタ４ａに流れる電流が一致する。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均は、第１トランジスタ４ａに流れる電流とほとんど差がみられない。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときに第１トランジスタ１ａ，２ａ，３ａに流れる電流は略直線的に変化するからである。環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均と、第１トランジスタ４ａに流れる電流の差は、顕著に抑制される。すなわち、環境温度が変化しても第２トランジスタ１ｂ，２ｂ，３ｂのゲートがオンするタイミングは一定になる。すなわち、リングオシレータ回路４１０では、環境温度が変化しても、発振周波数を顕著に安定させることができる。
図１２から明らかなように、第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が１／２ＶＴボルトのときは、環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａに流れる電流と第１トランジスタ４ａに流れる電流が一致する。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化する間に第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均は、第１トランジスタ４ａに流れる電流とほとんど差がみられない。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧が０ボルトからＶＴボルトまで変化するときに第１トランジスタ１ａ，２ａ，３ａに流れる電流は略直線的に変化するからである。環境温度が変化しても、第１トランジスタ１ａ，２ａ，３ａに流れる電流の平均と、第１トランジスタ４ａに流れる電流の差は、顕著に抑制される。すなわち、環境温度が変化しても第２トランジスタ１ｂ，２ｂ，３ｂのゲートがオンするタイミングは一定になる。すなわち、リングオシレータ回路４１０では、環境温度が変化しても、発振周波数を顕著に安定させることができる。
図１３は、リングオシレータ回路１０とリングオシレータ回路４１０の発振周波数と環境温度の関係を示している。縦軸は発振周波数示し、横軸は環境温度を示している。カーブ５６ａは、リングオシレータ回路１０の電源電圧１２が４Ｖのときの発振周波数を示している。カーブ５６ｂは、リングオシレータ回路１０の電源電圧１２が５Ｖのときの発振周波数を示している。カーブ５８ａは、リングオシレータ回路４１０の電源電圧１２が４Ｖのときの発振周波数を示している。カーブ５８ｂは、リングオシレータ回路４１０の電源電圧１２が５Ｖのときの発振周波数を示している。
図１３から明らかなように、リングオシレータ回路１０は、環境温度が変化すると、発振周波数が変化していることがわかる。この現象は、電源電圧１２の変化によって程度の差が見られるが、共通の事象である。リングオシレータ回路４１０は、環境温度が変化しても、発振周波数はほぼ一定である。この現象は、電源電圧１２の変化によらず、共通の事象である。また、リングオシレータ回路１０は、電源電圧１２が変化すると、発振周波数が変化している。この現象は、特に環境温度が高いときに顕著に見られる。リングオシレータ回路４１０は、リングオシレータ回路１０と比較して、電源電圧１２の変動に抗して発振周波数の変化が顕著に抑制されている。
図１３から明らかなように、リングオシレータ回路１０は、環境温度が変化すると、発振周波数が変化していることがわかる。この現象は、電源電圧１２の変化によって程度の差が見られるが、共通の事象である。リングオシレータ回路４１０は、環境温度が変化しても、発振周波数はほぼ一定である。この現象は、電源電圧１２の変化によらず、共通の事象である。また、リングオシレータ回路１０は、電源電圧１２が変化すると、発振周波数が変化している。この現象は、特に環境温度が高いときに顕著に見られる。リングオシレータ回路４１０は、リングオシレータ回路１０と比較して、電源電圧１２の変動に抗して発振周波数の変化が顕著に抑制されている。
（実施例２）
図９に示すリングオシレータ回路５１０は、リングオシレータ回路４１０の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。リングオシレータ回路４１０と実質的に同一の構成には同じ参照番号を付し、重複説明を省略する。
第１トランジスタ５ａと第２トランジスタ５ｂの中間点と電圧変換回路３３の間に、追加オペアンプ３４が接続されている。追加オペアンプ３４の非反転入力端子３４ｂが、追加トランジスタ対の第１トランジスタ５ａと第２トランジスタ５ｂの中間点に接続されている。追加オペアンプ３４の反転入力端子３４ａが、追加オペアンプ３４の出力端子に接続されている。追加オペアンプ３４の出力端子が、電圧変換回路３３に接続されている。すなわち、追加オペアンプ３４は、ボルテージフォロアとして機能する。追加オペアンプ３４が付加されていることによって、第２トランジスタ５ｂの閾値電圧ＶＴを電圧変換回路３３にそのまま出力することができる。追加オペアンプ３４が接続されていないリングオシレータ回路４１０では、第１トランジスタ５ａに流れる電流が、第２トランジスタ５ｂと電圧変換回路３３に分流してしまう。オペアンプ２４に入力される電圧が第２トランジスタ５ｂの閾値電圧ＶＴの１／２よりも小さくなる。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴ／２ボルトのときに、直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れることができなくなる。この現象は、第１トランジスタ５ａに流れる電流が小さくなるほど顕著になる。
図９に示すリングオシレータ回路５１０は、リングオシレータ回路４１０の変形例であり、負の電源電圧を基準にクロック信号を発生するクロック信号出力回路である。リングオシレータ回路４１０と実質的に同一の構成には同じ参照番号を付し、重複説明を省略する。
第１トランジスタ５ａと第２トランジスタ５ｂの中間点と電圧変換回路３３の間に、追加オペアンプ３４が接続されている。追加オペアンプ３４の非反転入力端子３４ｂが、追加トランジスタ対の第１トランジスタ５ａと第２トランジスタ５ｂの中間点に接続されている。追加オペアンプ３４の反転入力端子３４ａが、追加オペアンプ３４の出力端子に接続されている。追加オペアンプ３４の出力端子が、電圧変換回路３３に接続されている。すなわち、追加オペアンプ３４は、ボルテージフォロアとして機能する。追加オペアンプ３４が付加されていることによって、第２トランジスタ５ｂの閾値電圧ＶＴを電圧変換回路３３にそのまま出力することができる。追加オペアンプ３４が接続されていないリングオシレータ回路４１０では、第１トランジスタ５ａに流れる電流が、第２トランジスタ５ｂと電圧変換回路３３に分流してしまう。オペアンプ２４に入力される電圧が第２トランジスタ５ｂの閾値電圧ＶＴの１／２よりも小さくなる。第１トランジスタ１ａ，２ａ，３ａのドレイン電圧がＶＴ／２ボルトのときに、直流電源１２の電源電圧の変動が補償された電流が第１トランジスタ１ａ，２ａ，３ａに流れることができなくなる。この現象は、第１トランジスタ５ａに流れる電流が小さくなるほど顕著になる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
実施例１では、参考例１に示している負の電源電圧を基準にしたリングオシレータ回路に電圧変換回路を付加している。しかしながら、参考例２に示している正の電源電圧を基準にしたリングオシレータ回路に電圧変換回路を付加することもできる。その場合、閾値電圧生成回路の第１トランジスタと第２トランジスタの中間点と、第１端子の間に電圧変換回路を接続し、電圧変換回路の抵抗の中間点をオペアンプの非反転入力端子に接続すればよい。実施例２も同様にして、負の電源電圧を基準としたリングオシレータ回路にすることができる。
実施例１では、第１抵抗と第２抵抗の抵抗値が等しい場合について説明した。しかしながら、第１抵抗と第２抵抗の抵抗値は等しくなくてもよい。すなわち、追加トランジスタ対の第２トランジスタの閾値電圧をｎ分の１（ｎ＞１）に分圧できればよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
実施例１では、参考例１に示している負の電源電圧を基準にしたリングオシレータ回路に電圧変換回路を付加している。しかしながら、参考例２に示している正の電源電圧を基準にしたリングオシレータ回路に電圧変換回路を付加することもできる。その場合、閾値電圧生成回路の第１トランジスタと第２トランジスタの中間点と、第１端子の間に電圧変換回路を接続し、電圧変換回路の抵抗の中間点をオペアンプの非反転入力端子に接続すればよい。実施例２も同様にして、負の電源電圧を基準としたリングオシレータ回路にすることができる。
実施例１では、第１抵抗と第２抵抗の抵抗値が等しい場合について説明した。しかしながら、第１抵抗と第２抵抗の抵抗値は等しくなくてもよい。すなわち、追加トランジスタ対の第２トランジスタの閾値電圧をｎ分の１（ｎ＞１）に分圧できればよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：第１トランジスタ対
１ａ：第１トランジスタ対の第１トランジスタ
１ｂ：第１トランジスタ対の第２トランジスタ
１ｃ：第２トランジスタと端子間に設置されたコンデンサ
１ｄ：第１トランジスタ対の第１トランジスタと第２トランジスタの中間点
２：第２トランジスタ対
２ａ：第２トランジスタ対の第１トランジスタ
２ｂ：第２トランジスタ対の第２トランジスタ
２ｃ：第２トランジスタと端子間に設置されたコンデンサ
２ｄ：第２トランジスタ対の第１トランジスタと第２トランジスタの中間点
３：第３トランジスタ対
３ａ：第３トランジスタ対の第１トランジスタ
３ｂ：第３トランジスタ対の第２トランジスタ
３ｃ：第２トランジスタと端子間に設置されたコンデンサ
３ｄ：第３トランジスタ対の第１トランジスタと第２トランジスタの中間点
４ａ：抵抗と直列回路を構成する第１トランジスタ
４ｄ：第１トランジスタと抵抗の中間点
５ａ：追加トランジスタ対の第１トランジスタ
５ｂ：追加トランジスタ対の第２トランジスタ
５ｆ：第２トランジスタのドレインとゲートの接続する配線
６：第１端子
６ａ：定電流電源と直列回路を構成する第１トランジスタ
７：第２端子
８：第３端子
１０：参考例１のリングオシレータ回路
１２：直流電源
１６：可変抵抗
２０：定電流電源
２４，３４：オペアンプ
２４ａ，３４ａ：オペアンプ反転入力端子
２４ｂ，３４ｂ：オペアンプの非反転入力端子
２６：電流制御回路
２７：閾値電圧生成回路
２８：バイアス電圧生成回路
２９：定電流回路
３０：従来のリングオシレータ回路
３３：電圧変換回路
１１０，２１０，３１０，４１０，５１０：実施例のリングオシレータ回路
１１１：参考例４のダイオード
１ａ：第１トランジスタ対の第１トランジスタ
１ｂ：第１トランジスタ対の第２トランジスタ
１ｃ：第２トランジスタと端子間に設置されたコンデンサ
１ｄ：第１トランジスタ対の第１トランジスタと第２トランジスタの中間点
２：第２トランジスタ対
２ａ：第２トランジスタ対の第１トランジスタ
２ｂ：第２トランジスタ対の第２トランジスタ
２ｃ：第２トランジスタと端子間に設置されたコンデンサ
２ｄ：第２トランジスタ対の第１トランジスタと第２トランジスタの中間点
３：第３トランジスタ対
３ａ：第３トランジスタ対の第１トランジスタ
３ｂ：第３トランジスタ対の第２トランジスタ
３ｃ：第２トランジスタと端子間に設置されたコンデンサ
３ｄ：第３トランジスタ対の第１トランジスタと第２トランジスタの中間点
４ａ：抵抗と直列回路を構成する第１トランジスタ
４ｄ：第１トランジスタと抵抗の中間点
５ａ：追加トランジスタ対の第１トランジスタ
５ｂ：追加トランジスタ対の第２トランジスタ
５ｆ：第２トランジスタのドレインとゲートの接続する配線
６：第１端子
６ａ：定電流電源と直列回路を構成する第１トランジスタ
７：第２端子
８：第３端子
１０：参考例１のリングオシレータ回路
１２：直流電源
１６：可変抵抗
２０：定電流電源
２４，３４：オペアンプ
２４ａ，３４ａ：オペアンプ反転入力端子
２４ｂ，３４ｂ：オペアンプの非反転入力端子
２６：電流制御回路
２７：閾値電圧生成回路
２８：バイアス電圧生成回路
２９：定電流回路
３０：従来のリングオシレータ回路
３３：電圧変換回路
１１０，２１０，３１０，４１０，５１０：実施例のリングオシレータ回路
１１１：参考例４のダイオード
Claims (8)
- クロック信号を出力する回路であり、
直流電源の一方の極性に接続する第１端子と、
直流電源の他方の極性に接続する第２端子と、
クロック信号を出力する第３端子と、
第１トランジスタと第２トランジスタが直列に接続されているトランジスタ対が、第１端子と第２端子の間において、並列に奇数段にわたって接続されている並列回路と、
各段の第１トランジスタのゲートに接続されており、ゲートにオン電圧を印加したときに第１トランジスタを流れる電流を制御する電流制御回路を備えており、
前記並列回路では、
第１トランジスタと第２トランジスタの中間点が次段の第２トランジスタのゲートに接続されており、最終段の第１トランジスタと第２トランジスタの中間点が初段の第２トランジスタのゲートに接続されており、
各段の第２トランジスタのゲートと第２端子の間にコンデンサが挿入されており、
一つのトランジスタ対の第１トランジスタと第２トランジスタの中間点が第３端子に接続されており、
各段の第１トランジスタは相互に同一仕様であり、
各段の第２トランジスタは相互に同一仕様であり、
各段のコンデンサは相互に同一仕様であり、
前記電流制御回路は、
第１端子と第２端子の間に接続されている追加のトランジスタ対と、その追加のトランジスタ対を構成する第１トランジスタと第２トランジスタの中間点の電圧を２分の１に降圧する電圧変換回路を備えている閾値電圧生成回路と、
各段の第１トランジスタのゲートに印加する電圧を出力するバイアス電圧生成回路を備えており、
前記の追加のトランジスタ対を構成する第２トランジスタのドレインとゲートが接続されており、
前記のバイアス電圧生成回路は、第１端子と第２端子の間に接続されているトランジスタと抵抗の直列回路を備えており、その直列回路のトランジスタと抵抗の中間点の電位が前記電圧変換回路で２分の１に降圧された前記電圧に維持され、その直列回路のトランジスタのゲートが前記各段の第１トランジスタのゲートに接続されてその直列回路のトランジスタと前記各段の第１トランジスタがカレントミラー回路を構成していることを特徴とする回路。 - 前記電圧変換回路が、抵抗値が等しい２個の抵抗が直列に接続された回路を備えていることを特徴とする請求項１の回路。
- 前記閾値電圧生成回路は、
前記の追加トランジスタ対と前記電圧変換回路の間に接続されている追加オペアンプを備えており、
追加オペアンプの非反転入力端子が、追加トランジスタ対の第１トランジスタと第２トランジスタの中間点に接続されており、
追加オペアンプの反転入力端子が、追加オペアンプの出力端子に接続されており、
追加オペアンプの出力端子が、前記電圧変換回路に接続されていることを特徴とする請求項１又は２の回路。 - 前記バイアス電圧生成回路が、
前記直列回路のトランジスタと抵抗の中間点が非反転入力端子に接続されており、前記閾値電圧生成回路の出力電圧が反転入力端子に接続されており、出力端子が各段の第１トランジスタのゲートに接続されているオペアンプを備えていることを特徴とする請求項１〜３のいずれかの１項に記載の回路。 - 第１端子は直流電源の高圧側に接続され、
第２端子は直流電源の低圧側に接続され、
第１トランジスタはｐ型トランジスタであり、第２トランジスタはｎ型トランジスタであり、
第１端子にｐ型トランジスタのソースが接続されており、ｐ型トランジスタのドレインにｎ型トランジスタのドレインが接続されており、ｎ型トランジスタのソースが第２端子に接続されていることを特徴とする請求項１〜４のいずれかの１項に記載の回路。 - 第１端子は直流電源の低圧側に接続され、
第２端子は直流電源の高圧側に接続され、
第１トランジスタはｎ型トランジスタであり、第２トランジスタはｐ型トランジスタであり、
第１端子にｎ型トランジスタのソースが接続されており、ｎ型トランジスタのドレインにｐ型トランジスタのドレインが接続されており、ｐ型トランジスタのソースが第２端子に接続されていることを特徴とする請求項１〜４のいずれかの１項に記載の回路。 - ｐ型トランジスタとｎ型トランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、
ｎ型トランジスタがターンオンする時のゲート・ソース間電圧に比例する電流がｐ型トランジスタに流れるだけのゲート電圧を、ｐ型トランジスタのゲートに印加する回路が付加されていることを特徴とする請求項５の回路。 - ｐ型トランジスタとｎ型トランジスタが直列に接続されているトランジスタ対の奇数個が、並列に接続されているリングオシレータ回路であり、
ｐ型トランジスタがターンオンする時のゲート・ソース間電圧に比例する電流がｎ型トランジスタに流れるだけのゲート電圧を、ｎ型トランジスタのゲートの印加する回路が付加されていることを特徴とする請求項６の回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006259461A JP4796927B2 (ja) | 2005-11-28 | 2006-09-25 | クロック信号出力回路 |
| US11/604,198 US7560998B2 (en) | 2005-11-28 | 2006-11-27 | Clock signal output circuit |
| DE602006018243T DE602006018243D1 (de) | 2005-11-28 | 2006-11-28 | Taktsignalausgangsschaltung |
| EP06024662A EP1791256B1 (en) | 2005-11-28 | 2006-11-28 | Clock signal output circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005342416 | 2005-11-28 | ||
| JP2005342416 | 2005-11-28 | ||
| JP2006259461A JP4796927B2 (ja) | 2005-11-28 | 2006-09-25 | クロック信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007174621A JP2007174621A (ja) | 2007-07-05 |
| JP4796927B2 true JP4796927B2 (ja) | 2011-10-19 |
Family
ID=37781852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006259461A Active JP4796927B2 (ja) | 2005-11-28 | 2006-09-25 | クロック信号出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7560998B2 (ja) |
| EP (1) | EP1791256B1 (ja) |
| JP (1) | JP4796927B2 (ja) |
| DE (1) | DE602006018243D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200800959A (en) * | 2005-06-10 | 2008-01-01 | Wyeth Corp | Piperazine-piperidine antagonists and agonists of the 5-HT1a receptor |
| CL2007003410A1 (es) * | 2006-11-28 | 2008-04-11 | Wyeth Corp | Compuestos derivados de 5-fluoro-8-{4-[4-(6-metoxiquinolin-8-il)piperazin-1-il]piperidin-1-il}quinolina; procedimiento de preparacion; compuestos intermediarios; procedimiento de preparacion; composicion farmaceutica; y uso en el tratamiento de trast |
| JP2009055178A (ja) * | 2007-08-24 | 2009-03-12 | Seiko Epson Corp | 集積回路装置 |
| JP4797075B2 (ja) * | 2009-02-12 | 2011-10-19 | 株式会社豊田中央研究所 | 静電容量式センサ装置 |
| JP2012119941A (ja) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | 反転電圧出力回路 |
| JP5882606B2 (ja) * | 2011-06-14 | 2016-03-09 | ラピスセミコンダクタ株式会社 | 発振回路 |
| US8604884B2 (en) * | 2011-06-30 | 2013-12-10 | Silicon Laboratories Inc. | VCO insensitive to power supply ripple |
| TWI505640B (zh) * | 2011-11-04 | 2015-10-21 | Sitronix Technology Corp | Oscillating device |
| US8868962B2 (en) * | 2012-02-08 | 2014-10-21 | Arm Limited | Monitoring circuit and method |
| EP2634919A1 (en) * | 2012-02-29 | 2013-09-04 | Nxp B.V. | Level shifter, oscillator circuit using the same and method |
| JP6083503B2 (ja) * | 2012-10-05 | 2017-02-22 | セイコーＮｐｃ株式会社 | 温度周波数変換回路及び温度補償型発振回路 |
| US20140232480A1 (en) * | 2013-02-19 | 2014-08-21 | Issc Technologies Corp. | Clock apparatus |
| CN103595402B (zh) * | 2013-11-18 | 2017-05-24 | 四川和芯微电子股份有限公司 | 高精度振荡器 |
| US10554199B2 (en) * | 2017-09-28 | 2020-02-04 | Hall Labs Llc | Multi-stage oscillator with current voltage converters |
| IT201800001115A1 (it) * | 2018-01-16 | 2019-07-16 | St Microelectronics Srl | Un circuito oscillatore, e relativo circuito integrato |
| US10812056B1 (en) | 2019-12-20 | 2020-10-20 | Qualcomm Incorporated | Method of generating precise and PVT-stable time delay or frequency using CMOS circuits |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547749A (en) | 1983-12-29 | 1985-10-15 | Motorola, Inc. | Voltage and temperature compensated FET ring oscillator |
| NL8701316A (nl) * | 1987-06-05 | 1989-01-02 | Philips Nv | Oscillatorschakeling, omvattende een oscillator met een cmos-poort. |
| NL8701831A (nl) * | 1987-08-04 | 1989-03-01 | Philips Nv | Oscillator met frekwentiestabilisatiemiddelen. |
| US5028888A (en) * | 1989-11-15 | 1991-07-02 | Level One Communication, Inc. | Multistage current-controlled oscillator |
| JPH06169237A (ja) | 1991-09-13 | 1994-06-14 | Mitsubishi Electric Corp | リングオシレータ回路 |
| JP3399616B2 (ja) * | 1994-01-31 | 2003-04-21 | 富士通株式会社 | オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路 |
| JP3308393B2 (ja) * | 1994-06-24 | 2002-07-29 | キンセキ株式会社 | 電圧制御発振器 |
| JP4167407B2 (ja) * | 2001-07-06 | 2008-10-15 | 大日本スクリーン製造株式会社 | ラスタライズ処理時間推定システムおよび方法 |
| JP2003198333A (ja) | 2001-12-28 | 2003-07-11 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2003283305A (ja) * | 2002-03-27 | 2003-10-03 | Toshiba Corp | 温度補償付発振回路 |
| US6809603B1 (en) * | 2003-04-29 | 2004-10-26 | Ememory Technology Inc. | Ring oscillator having a stable output signal without influence of MOS devices |
| US7154352B2 (en) * | 2003-11-05 | 2006-12-26 | Mstar Semiconductor, Inc. | Clock generator and related biasing circuit |
-
2006
- 2006-09-25 JP JP2006259461A patent/JP4796927B2/ja active Active
- 2006-11-27 US US11/604,198 patent/US7560998B2/en active Active
- 2006-11-28 EP EP06024662A patent/EP1791256B1/en not_active Expired - Fee Related
- 2006-11-28 DE DE602006018243T patent/DE602006018243D1/de active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP1791256A1 (en) | 2007-05-30 |
| US20070146072A1 (en) | 2007-06-28 |
| DE602006018243D1 (de) | 2010-12-30 |
| EP1791256B1 (en) | 2010-11-17 |
| US7560998B2 (en) | 2009-07-14 |
| JP2007174621A (ja) | 2007-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4796927B2 (ja) | クロック信号出力回路 | |
| US9785176B2 (en) | Small-circuit-scale reference voltage generating circuit | |
| US6605993B2 (en) | Operational amplifier circuit | |
| KR100945436B1 (ko) | 슬롭 보상 회로 및 스위칭 레귤레이터 | |
| US20180351509A1 (en) | Semiconductor device and control method of semiconductor device | |
| US8102217B2 (en) | Oscillator having feedback path which is capable of supplying reduced voltage potential to oscillation circuit | |
| JPH11154833A (ja) | 電圧電流変換回路 | |
| JP2005018783A (ja) | 一定の基準電流を発生させるための電流源 | |
| JP4351535B2 (ja) | 改良差動インバータ | |
| US20190324482A1 (en) | Voltage to current converter | |
| JP5120154B2 (ja) | 信号形成回路 | |
| TW504904B (en) | Voltage controlled oscillator and PLL circuit using the voltage controlled oscillator | |
| JP2002176340A (ja) | 遅延回路及び電圧制御発振回路 | |
| US20060071836A1 (en) | Digital to analog converter | |
| JPH07113862B2 (ja) | 基準電圧発生回路 | |
| US20080136539A1 (en) | Voltage Controlled Oscillation Circuit | |
| US20030132806A1 (en) | Voltage controlled oscillator with reference current generator | |
| JP3607319B2 (ja) | 発振回路 | |
| JP2005352715A (ja) | 定電圧電源回路 | |
| JP5520192B2 (ja) | 電圧電流変換回路 | |
| CN114553193B (zh) | 对电源电压和温度不敏感的时钟产生电路及设备 | |
| JP2011071787A (ja) | 演算増幅器 | |
| JP3055501B2 (ja) | 差動増幅器及び差動増幅器を用いた電圧制御発振器 | |
| JP2010041449A (ja) | 発振回路 | |
| JP3767697B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070222 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100810 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110607 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110629 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110726 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110801 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4796927 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140805 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140805 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |