JP4794507B2 - Semiconductor device - Google Patents

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Description

本発明は、外部電極を有する半導体装置に関する。   The present invention relates to a semiconductor device having an external electrode.

近年、携帯電話に代表される電子機器の小型化、薄型化、高機能化が進められるに伴い、小型、薄型で、高速動作する半導体装置が要求されている。こうしたなかで、ウエハレベルＣＳＰ（Chip Size Package）と呼ばれる半導体装置（以下、単に半導体装置という）は、ウエハの状態で再配線や保護膜，端子の形成を行い、その後に個片化して形成されるもので、半導体チップと同じ大きさになるので、小型化、薄型化が可能であり、基板への搭載が容易であるため高密度実装にも適することから、注目されている。以下にポスト電極を外部電極とする半導体装置について説明する。   In recent years, as electronic devices typified by mobile phones have been reduced in size, thickness, and functionality, there has been a demand for semiconductor devices that are small, thin, and operate at high speed. Under these circumstances, a semiconductor device called a wafer level CSP (Chip Size Package) (hereinafter simply referred to as a semiconductor device) is formed by rewiring, forming a protective film and terminals in the state of a wafer, and then dividing it into individual pieces. Since it is the same size as a semiconductor chip, it can be reduced in size and thickness, and since it can be easily mounted on a substrate, it is suitable for high-density mounting. A semiconductor device using the post electrode as an external electrode will be described below.

図４は特許文献１に記載された半導体装置を示す。素子が形成された半導体基板１の表面に金属の下層配線２が形成され、下層配線２を覆うパッシベーション膜３が素子電極４上を除いて形成されている。そして、パッシベーション膜３の上に、素子電極４を露出させる開口を有する絶縁樹脂層５が形成され、その絶縁樹脂層５の上に、素子電極４に接続するように金属配線６０およびランド６１が形成され、ランド６１上にポスト電極６２が形成されるとともに、金属配線６０をパッケージ外部から電気的に絶縁するための封止樹脂７０が形成されている。ポスト電極６２上には外部端子となるはんだバンプ８が形成されている。
特開２００１−２２３２４２公報 FIG. 4 shows a semiconductor device described in Patent Document 1. A metal lower layer wiring 2 is formed on the surface of the semiconductor substrate 1 on which the element is formed, and a passivation film 3 covering the lower layer wiring 2 is formed except on the element electrode 4. An insulating resin layer 5 having an opening exposing the element electrode 4 is formed on the passivation film 3, and a metal wiring 60 and a land 61 are connected to the element electrode 4 on the insulating resin layer 5. A post electrode 62 is formed on the land 61, and a sealing resin 70 for electrically insulating the metal wiring 60 from the outside of the package is formed. Solder bumps 8 serving as external terminals are formed on the post electrodes 62.
JP 2001-223242 A

ところで、半導体チップあるいは上記のような半導体装置の製造工程や２次実装基板への実装工程では非常に高い温度が加えられるため、それぞれの工程において、各材料の熱膨張率の差により、反りが発生したり、内部の材料の境界近傍に強い応力がかかることが知られている。そしてそのことが半導体装置に悪影響を及ぼすことがある。   By the way, since a very high temperature is applied in the manufacturing process of the semiconductor chip or the semiconductor device as described above and the mounting process on the secondary mounting substrate, the warpage is caused by the difference in thermal expansion coefficient of each material in each process. It is known that a strong stress is generated near the boundary of the internal material. This may adversely affect the semiconductor device.

図５は先に図４を用いて説明した半導体装置のポスト電極６２の近傍を示す。かかる半導体装置では、既に述べた薄型化の要求に応えるべく、パッシベーション膜３や絶縁樹脂層５は数ミクロンレベルの非常に薄い膜として形成されている。したがって、ポスト電極６２の端部付近に下層配線２が配置されている場合、ランド６１とパッシベーション膜３および下層配線２の距離が近くなる。そのため、半導体装置の製造工程や実装工程での温度サイクルにおいて、ポスト電極６２の近傍に強い応力がかかったときに、図示したようにパッシベーション膜３および下層配線２の角部に向かってクラック１００が走り、電気的な断線を引き起こすことがある。   FIG. 5 shows the vicinity of the post electrode 62 of the semiconductor device described above with reference to FIG. In such a semiconductor device, the passivation film 3 and the insulating resin layer 5 are formed as very thin films on the order of several microns in order to meet the above-described demand for thinning. Therefore, when the lower layer wiring 2 is disposed near the end of the post electrode 62, the distance between the land 61, the passivation film 3, and the lower layer wiring 2 is reduced. Therefore, when a strong stress is applied in the vicinity of the post electrode 62 in the temperature cycle in the manufacturing process or mounting process of the semiconductor device, the crack 100 is formed toward the corners of the passivation film 3 and the lower wiring 2 as illustrated. Run and cause electrical disconnection.

本発明は、上記問題に鑑み、製造工程、実装工程の温度変化等でパッケージ内部に加わる応力による電気的断線を防止できる半導体装置を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a semiconductor device capable of preventing electrical disconnection due to stress applied to the inside of a package due to a temperature change in a manufacturing process and a mounting process.

上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の上に設けられた下層配線と、前記下層配線よりも上層に設けられた複数の導電体層と、前記複数の導電体層の各々の間および上に設けられた複数の非導電体層と、前記複数の導電体層を電気的に接続するように前記複数の非導電体層の各々に設けられたポスト電極とを備え、最上層のポスト電極は外部電極端子としての所望の位置に配置されており、最下層のポスト電極は配線幅の狭い前記下層配線の上方に位置していないことを特徴とする。   In order to achieve the above object, a semiconductor device of the present invention includes a semiconductor substrate, a lower layer wiring provided on the semiconductor substrate, a plurality of conductor layers provided in an upper layer than the lower layer wiring, Provided in each of the plurality of non-conductive layers so as to electrically connect the plurality of non-conductive layers provided between and above each of the plurality of conductive layers. A post electrode on the uppermost layer is disposed at a desired position as an external electrode terminal, and the post electrode on the lowermost layer is not located above the lower layer wiring having a narrow wiring width. To do.

ポスト電極を多層化することにより、外部電極端子となる最上層のポスト電極の位置に関わらず最下層のポスト電極を下層配線から離して、つまり場合によっては各層のポスト電極が上下方向に一直線に並ばないように配置することが可能となったもので、それにより下層配線にかかる応力を軽減し、電気的断線を防止することが可能となる。   By multilayering the post electrodes, the lowermost post electrode is separated from the lower layer wiring regardless of the position of the uppermost post electrode serving as the external electrode terminal, that is, in some cases, the post electrode of each layer is aligned in the vertical direction. It is possible to arrange them so that they are not lined up, whereby stress applied to the lower layer wiring can be reduced and electrical disconnection can be prevented.

互いに上下に隣接した非導電体層内のポスト電極は、接合面を一部共有していてもよいし、接合面を共有していなくてもよい。   The post electrodes in the non-conductive layers adjacent to each other vertically may share part of the joint surface or may not share the joint surface.

本発明の半導体装置は、ポスト電極を多層化して、外部電極端子となる最上層のポスト電極の位置に関わらず最下層のポスト電極を下層配線から離して配置するようにしたものであり、これにより、下層配線にかかる応力を軽減し、電気的断線を防止することが可能となる。各層の金属配線の自由度も増す。また従来の半導体基板を用いて、その下層配線の位置や外部端子の位置を変更することなく、装置製造や２次実装を行なうことが可能である。   In the semiconductor device of the present invention, the post electrode is multilayered, and the lowermost post electrode is arranged away from the lower layer wiring regardless of the position of the uppermost post electrode serving as the external electrode terminal. As a result, it is possible to reduce the stress applied to the lower layer wiring and prevent electrical disconnection. The degree of freedom of metal wiring in each layer is also increased. In addition, using a conventional semiconductor substrate, it is possible to perform device manufacturing and secondary mounting without changing the position of the lower layer wiring and the position of the external terminals.

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施形態の半導体装置の断面図である。１はトランジスタ等の半導体素子によって構成される半導体集積回路を内部に有する半導体基板である。半導体基板１の表面には、下層配線２および素子電極４があり、下層配線２を覆い素子電極４上は覆わないパッシベーション膜３とが形成されている。パッシベーション膜３上に、素子電極４の上面が露出する開口を有する絶縁樹脂層５が形成されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. Reference numeral 1 denotes a semiconductor substrate having therein a semiconductor integrated circuit constituted by semiconductor elements such as transistors. On the surface of the semiconductor substrate 1, there are a lower layer wiring 2 and an element electrode 4, and a passivation film 3 that covers the lower layer wiring 2 and does not cover the element electrode 4 is formed. On the passivation film 3, an insulating resin layer 5 having an opening through which the upper surface of the element electrode 4 is exposed is formed.

その上に、所定の素子電極４に電気的に接続するように絶縁樹脂層５の表面に形成された第１層金属配線６０Ａおよびその第１層ランド６１Ａと、第１層ランド６１Ａの各々の上に形成された第１層ポスト電極６２Ａと、第１層ポスト電極６２Ａの各々の表面が露出する開口を設けて絶縁樹脂層５上に形成された第１層封止樹脂７０Ａと、を有する第１の再配線層が形成されている。   On top of that, each of the first layer metal wiring 60A formed on the surface of the insulating resin layer 5 so as to be electrically connected to the predetermined element electrode 4, the first layer land 61A, and the first layer land 61A. First layer post electrode 62A formed above, and first layer sealing resin 70A formed on insulating resin layer 5 by providing an opening through which the surface of each first layer post electrode 62A is exposed. A first redistribution layer is formed.

さらにその上に、所定の第１層ポスト電極６２Ａに電気的に接続するように第１層封止樹脂７０Ａの表面に形成された第２層金属配線６０Ｂおよびその第２層ランド６１Ｂと、第２層ランド６２Ａの各々の上に形成された第２層ポスト電極６２Ｂと、第２層ポスト電極６２Ａの各々の表面が露出する開口を設けて第１層封止樹脂７０Ａ上に形成された第２層封止樹脂７０Ｂと、を有する第２の再配線層が形成されている。第２層ポスト電極６２Ｂ上には外部端子となるはんだバンプ８が設けられている。   Further thereon, a second layer metal wiring 60B and a second layer land 61B formed on the surface of the first layer sealing resin 70A so as to be electrically connected to a predetermined first layer post electrode 62A, A second layer post electrode 62B formed on each of the two layer lands 62A and an opening exposing the surface of each of the second layer post electrodes 62A are provided on the first layer sealing resin 70A. A second rewiring layer having two-layer sealing resin 70B is formed. Solder bumps 8 serving as external terminals are provided on the second layer post electrode 62B.

ここで重要なことは、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂというようにポスト電極が２層構造とされている点である。そしてその内の幾つかの組、ここでは図中の中央の２組のポスト電極が、上下方向に一直線に並ばないように配置されている点である。   What is important here is that the post electrode has a two-layer structure such as the first layer post electrode 62A and the second layer post electrode 62B. And some of them, in this case, the two pairs of post electrodes in the center in the figure are arranged so as not to be aligned in the vertical direction.

これは、第１層ポスト電極６２Ａが配線幅の狭い下層配線２の直上を避けて配置される一方で、第２層ポスト電極６２Ｂが外部電極端子としての所望の位置に配置されたことによる。言い換えると、ポスト電極を多層化することにより、第２層ポスト電極６２Ｂの所望位置が配線幅の狭い下層配線２の上方となる場合に、第１層ポスト電極６２Ａを配線幅の狭い下層配線２から離すようにしたもので、その結果、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂが上下方向に一直線に並んでいない。   This is because the first layer post electrode 62A is disposed so as to avoid directly above the lower layer wiring 2 having a narrow wiring width, while the second layer post electrode 62B is disposed at a desired position as an external electrode terminal. In other words, when the desired position of the second layer post electrode 62B is above the lower layer wiring 2 with a narrow wiring width by making the post electrodes multilayer, the first layer post electrode 62A is formed with the lower layer wiring 2 with a narrow wiring width. As a result, the first layer post electrode 62A and the second layer post electrode 62B are not aligned in the vertical direction.

このことにより、装置製造工程や２次実装工程で下層配線２とそれを覆うパッシベーション膜３とにかかる応力を軽減し、パッシベーション膜３のクラックを抑え、下層配線２の電気的断線を防止することが可能となっている。   As a result, stress applied to the lower layer wiring 2 and the passivation film 3 covering the lower layer wiring 2 in the device manufacturing process and the secondary mounting process is reduced, cracks in the passivation film 3 are suppressed, and electrical disconnection of the lower layer wiring 2 is prevented. Is possible.

図中の右側に示す第１層ポスト電極６２Ａのように下方に下層配線が存在しない場合は、第１層ポスト電極６２Ａの直上に第２層ポスト電極６２Ｂが存在しても構わない。図中の左側に示す下層配線２のように配線幅が十分に太い場合は一般的に問題となる断線が発生しないため、下層配線２の上方に第１層ポスト電極６２Ａを配置すること、またその第１層ポスト電極６２Ａの直上に第２層ポスト電極６２Ｂが存在することは構わない。   When the lower layer wiring does not exist below the first layer post electrode 62A shown on the right side in the drawing, the second layer post electrode 62B may exist immediately above the first layer post electrode 62A. When the wiring width is sufficiently thick as in the lower layer wiring 2 shown on the left side in the figure, since a disconnection that is generally a problem does not occur, the first layer post electrode 62A is disposed above the lower layer wiring 2, It does not matter that the second layer post electrode 62B is present immediately above the first layer post electrode 62A.

なお、ポスト電極（第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂ）を多層化したことにより、各層の金属配線６０Ａ，６０Ｂの自由度が増し、従来の半導体基板１を用いて、その下層配線２などの半導体集積回路や外部端子として設けるはんだバンプ８の位置の変更を要さずに、パッケージ内部の再配線をして、装置製造や２次実装を行なうことも可能となっている。   The post electrodes (the first layer post electrode 62A and the second layer post electrode 62B) are multi-layered, so that the degree of freedom of the metal wirings 60A and 60B of each layer is increased. Without changing the position of the semiconductor integrated circuit such as the wiring 2 or the solder bumps 8 provided as external terminals, it is possible to perform re-wiring inside the package to perform device manufacturing and secondary mounting.

一直線に並ばない第１層ポスト電極６２Ａと第２層ポスト電極６２Ｂとは、ここでは接合面を共有していないが、つまり第２層金属配線６０Ｂに対する第１層ポスト電極６２Ａの接合領域と第２層ポスト電極６２Ｂの接合領域とは基板面方向に沿ってずれていて全く重ならない状態を図示しているが、接合面を一部共有していても構わない。   The first-layer post electrode 62A and the second-layer post electrode 62B that are not aligned do not share a joint surface here, that is, the joint region of the first-layer post electrode 62A with the second-layer metal wiring 60B and the first layer Although a state where it is displaced along the substrate surface direction and does not overlap at all with the bonding region of the two-layer post electrode 62B is illustrated, a part of the bonding surface may be shared.

以下、上記半導体装置の製造方法を図２および図３を参照しながら説明する。
まず、図２（ａ）に示す半導体基板１を準備する。この半導体基板１は、上述のようにトランジスタ等の半導体素子によって構成される半導体集積回路を内部に有する一般的なシリコン基板で、基板表面には、下層配線２と、素子電極４と、下層配線２を覆い且つ素子電極４上は覆わないパッシベーション膜３を有する。下層配線２は例えばアルミや銅を用いる。パッシベーション膜３は例えばＴＥＯＳ、ＳｉＮ，ポリイミドを用いる。素子電極４はシリコン電極である。 Hereinafter, a method for manufacturing the semiconductor device will be described with reference to FIGS.
First, the semiconductor substrate 1 shown in FIG. The semiconductor substrate 1 is a general silicon substrate having therein a semiconductor integrated circuit composed of semiconductor elements such as transistors as described above. A lower layer wiring 2, an element electrode 4, and a lower layer wiring are formed on the substrate surface. 2 and a passivation film 3 that does not cover the device electrode 4. For example, aluminum or copper is used for the lower layer wiring 2. For example, TEOS, SiN, or polyimide is used for the passivation film 3. The device electrode 4 is a silicon electrode.

そして、準備した半導体基板１のパッシベーション膜３上に絶縁樹脂層５を形成する。絶縁樹脂層５は、エステル結合型ポリイミドまたはアクリレート系エポキシ等のポリマー等で感光性を有する絶縁材料を塗布し、乾燥させ、露光および現像処理を施して、素子電極４の領域を選択的に除去することにより、素子電極４が露出する開口部を持つものとする。   Then, an insulating resin layer 5 is formed on the passivation film 3 of the prepared semiconductor substrate 1. The insulating resin layer 5 is formed by applying a photosensitive insulating material such as ester-bonded polyimide or polymer such as acrylate epoxy, drying, exposing and developing, and selectively removing the region of the device electrode 4 Thus, it is assumed that the device electrode 4 has an opening through which the element electrode 4 is exposed.

次に、図２（ｂ）に示すように、素子電極４の上面と絶縁樹脂層５の上面全面に銅からなる金属層６０′を形成する。この金属層６０′は、真空蒸着法、無電解めっき法、ＣＶＤ法、スパッタリング法等の工法により、厚みが約０．５μｍ程度となるように形成する。   Next, as shown in FIG. 2B, a metal layer 60 ′ made of copper is formed on the upper surface of the element electrode 4 and the entire upper surface of the insulating resin layer 5. The metal layer 60 ′ is formed to have a thickness of about 0.5 μm by a vacuum deposition method, an electroless plating method, a CVD method, a sputtering method or the like.

そして金属層６０′の上にめっきレジスト６３を形成する。このめっきレジスト６３は、感光性レジスト膜をスピンコートし、露光および現像処理してパターニングすることにより形成する。感光性レジスト膜はポジ型、ネガ型のどちらでもよい。そしてめっきレジスト６３のパターン以外の金属層６０′の上に、厚さ５μｍ程度の銅からなる厚膜金属層６０″を電解めっき等の厚膜形成技術により形成する。   Then, a plating resist 63 is formed on the metal layer 60 ′. The plating resist 63 is formed by spin-coating a photosensitive resist film, patterning by exposure and development. The photosensitive resist film may be either a positive type or a negative type. Then, a thick film metal layer 60 ″ made of copper having a thickness of about 5 μm is formed on the metal layer 60 ′ other than the pattern of the plating resist 63 by a thick film forming technique such as electrolytic plating.

次に、図２（ｃ）に示すように、めっきレジスト６３を除去した後、再びめっきレジスト６４を形成し、そのパターン以外の部分に第１層ポスト電極６２Ａを形成する。
この際には、めっきレジスト６４は、金属層６０′および厚膜金属層６０″を覆う図示しない感光性レジスト膜を形成し、それを露光および現像処理してパターニングすることにより形成する。感光性レジスト膜はポジ型、ネガ型のどちらでもよい。あらかじめフィルム状に形成された材料を用いてめっきレジスト６０５を形成しても構わない。また第１層ポスト電極６２Ａは、たとえば銅を材料として、電解めっき等のポスト形成技術を用いることにより、直径２００μｍ程度のものを選択的に形成する。 Next, as shown in FIG. 2C, after removing the plating resist 63, the plating resist 64 is formed again, and the first layer post electrode 62A is formed in a portion other than the pattern.
At this time, the plating resist 64 is formed by forming a photosensitive resist film (not shown) that covers the metal layer 60 ′ and the thick metal layer 60 ″, and exposing and developing the pattern to pattern it. The resist film may be either a positive type or a negative type, and the plating resist 605 may be formed using a material previously formed into a film shape, and the first layer post electrode 62A may be made of, for example, copper. By using a post formation technique such as electrolytic plating, a film having a diameter of about 200 μm is selectively formed.

次に、めっきレジスト６４を除去した後、図２（ｄ）に示すように、金属層６０′を除去するエッチングを施すことにより、素子電極４に電気的に接続した所定の第１層金属配線６０Ａとその第１層ランド６１Ａを形成する。   Next, after removing the plating resist 64, as shown in FIG. 2 (d), etching is performed to remove the metal layer 60 ', so that a predetermined first layer metal wiring electrically connected to the element electrode 4 is obtained. 60A and its first layer land 61A are formed.

エッチングの際には、エッチング液としてたとえば塩化鉄第二銅溶液を用いることにより、ともに銅で形成されている金属層６０′と厚膜金属層６０″との内、膜厚が薄い金属層６０′を先に除去することができる。第１層ランド６１Ａ上の第１層ポスト電極６２Ａにはエッチングの影響はほとんどない。   In the etching, for example, a cupric chloride solution is used as an etchant, so that the metal layer 60 having a thin film thickness among the metal layer 60 ′ and the thick film metal layer 60 ″, both of which are made of copper. The first layer post electrode 62A on the first layer land 61A has almost no influence of etching.

次に、図３（ａ）に示すように、第１層金属配線６０Ａ，第１層ランド６１Ａ，第１層ポスト電極６２Ａ，および絶縁樹脂層５を覆う樹脂材料を設け、加圧、加温処理を施して、第１層ポスト電極６２Ａの上面のみが露出する第１層封止樹脂７０１を形成する。樹脂材料には例えばエポキシ樹脂を用いる。第１層ポスト電極６２Ａの上面は、樹脂の感光性を利用し、フォトリソグラフィを用いて露出させる。   Next, as shown in FIG. 3A, a resin material covering the first layer metal wiring 60A, the first layer land 61A, the first layer post electrode 62A, and the insulating resin layer 5 is provided, and pressurization and heating are performed. Processing is performed to form a first layer sealing resin 701 in which only the upper surface of the first layer post electrode 62A is exposed. For example, an epoxy resin is used as the resin material. The upper surface of the first layer post electrode 62A is exposed using photolithography utilizing the photosensitivity of the resin.

以上の図２（ｂ）〜図３（ａ）の工程により、所定の素子電極４に電気的に接続した第１層金属配線６０Ａ，第１層ランド６１Ａ，第１層ポスト電極６２Ａと、第１層封止樹脂７０Ａとを有する第１の再配線層が形成される。   2B to 3A, the first layer metal wiring 60A, the first layer land 61A, the first layer post electrode 62A electrically connected to the predetermined element electrode 4, and the first layer A first rewiring layer having a one-layer sealing resin 70A is formed.

第１の再配線層が形成されたら、同様の工程を行なうことにより、図３（ｂ）に示すように、所定の第１層ポスト電極６２Ａに電気的に接続した第２層金属配線６０Ｂ，第２層ランド６１Ｂ，第２層ポスト電極６２Ｂと、第２層封止樹脂７０Ａとを有する第２の再配線層を形成する。   When the first redistribution layer is formed, by performing the same process, as shown in FIG. 3B, the second layer metal interconnection 60B electrically connected to the predetermined first layer post electrode 62A, A second redistribution layer having the second layer land 61B, the second layer post electrode 62B, and the second layer sealing resin 70A is formed.

最後に、第２層ポスト電極６２Ｂの上面に外部端子としてのはんだバンプ８を形成する。この際には、第２層ポスト電極６２Ｂの金属表面に酸化物等の不純物がある場合にははんだのぬれ性、接着性が落ちるため予め酸化防止処理を行なう。非金属である絶縁材料よりなる最上層封止樹脂７０Ｂへのはんだの接着性は低いため、はんだの表面張力とあいまって第２層ポスト電極６２Ｂの表面に球状のはんだバンプ８が形成され、最上層封止樹脂７０Ｂの表面上にははんだバンプは形成されない。   Finally, solder bumps 8 as external terminals are formed on the upper surface of the second layer post electrode 62B. At this time, if there is an impurity such as an oxide on the metal surface of the second layer post electrode 62B, the wettability and adhesiveness of the solder are deteriorated, so that an antioxidant treatment is performed in advance. Since the adhesiveness of the solder to the uppermost sealing resin 70B made of a non-metallic insulating material is low, spherical solder bumps 8 are formed on the surface of the second layer post electrode 62B together with the surface tension of the solder. Solder bumps are not formed on the surface of the upper sealing resin 70B.

以上、第１層ポスト電極６２Ａ，第２層ポスト電極６２Ｂを２層構造であるとして説明したが、第２の再配線層の上にさらに再配線層を形成して、３層以上の多層構造とすることも可能である。   The first layer post electrode 62A and the second layer post electrode 62B have been described as having a two-layer structure, but a rewiring layer is further formed on the second rewiring layer to form a multilayer structure of three or more layers. It is also possible.

形成する第ｎの再配線層（ｎは２以上の自然数）は、所定の第（ｎ−1）層ポスト電極に電気的に接続した第ｎ層金属配線，第ｎ層ランドと、前記第ｎ層ランドの各々の上に形成された第ｎ層ポスト電極と、前記第ｎ層ポスト電極の各々の上面が露出する開口を設けて第（ｎ−1）層封止樹脂上に形成された第ｎ層封止樹脂とを有することとなる。   The n-th redistribution layer to be formed (n is a natural number of 2 or more) includes an n-th layer metal wiring, an n-th layer land electrically connected to a predetermined (n−1) -th layer post electrode, and the n-th layer. An n-th layer post electrode formed on each of the layer lands and an opening exposing the upper surface of each of the n-th layer post electrodes are provided on the (n−1) -th layer sealing resin. n-layer sealing resin.

一組の第１層，・・・，第ｎ層のポスト電極は、上下方向に一直線に並ばない箇所が１箇所であってもよいし、複数箇所であってもよい。   The set of first layer,..., Nth layer post electrodes may have one or more locations that do not line up in a vertical direction.

本発明の半導体装置は、小型化、薄型化を実現しながら、応力による内部配線の電気的な断線を防止できると共に、パッケージ内部の再配線を、半導体集積回路および外部電極の配置を変更することなく容易に行うことが可能なので、特にウエハレベルＣＳＰの構造として有用である。   The semiconductor device of the present invention is capable of preventing electrical disconnection of internal wiring due to stress while realizing miniaturization and thinning, and rewiring inside the package, changing the arrangement of the semiconductor integrated circuit and the external electrode This is particularly useful as a structure of a wafer level CSP.

本発明の一実装形態における半導体装置の断面図Sectional drawing of the semiconductor device in one mounting form of this invention 図１の半導体装置を製造する前半工程を示す断面図Sectional drawing which shows the first half process of manufacturing the semiconductor device of FIG. 図１の半導体装置を製造する後半工程を示す断面図Sectional drawing which shows the latter half process of manufacturing the semiconductor device of FIG. 従来の半導体装置の断面図Sectional view of a conventional semiconductor device 図４の半導体装置におけるクラック発生を示す断面図Sectional drawing which shows the crack generation in the semiconductor device of FIG.

符号の説明Explanation of symbols

１ 半導体基板
２ 下層配線
３ パッシベーション膜
４ 素子電極
５ 絶縁樹脂層
８ はんだバンプ
６０ 金属配線
６０Ａ 第１層金属配線
６０Ｂ 第２層金属配線
６１ ランド
６１Ａ 第１層ランド
６１Ｂ 第２層ランド
６２ ポスト電極
６２Ａ 第１層ポスト電極
６２Ｂ 第２層ポスト電極
７０ 封止樹脂
７０Ａ 第１層封止樹脂
７０Ｂ 第２層封止樹脂 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Lower layer wiring 3 Passivation film 4 Element electrode 5 Insulating resin layer 8 Solder bump 60 Metal wiring 60A First layer metal wiring 60B Second layer metal wiring 61 Land 61A First layer land 61B Second layer land 62 Post electrode 62A First layer post electrode 62B Second layer post electrode 70 Sealing resin 70A First layer sealing resin 70B Second layer sealing resin

Claims (3)

半導体基板と、前記半導体基板の上に設けられた下層配線と、前記下層配線よりも上層に設けられた複数の導電体層と、前記複数の導電体層の各々の間および上に設けられた複数の非導電体層と、前記複数の導電体層を電気的に接続するように前記複数の非導電体層の各々に設けられたポスト電極とを備え、最上層のポスト電極は外部電極端子としての所望の位置に配置されており、最下層のポスト電極は配線幅の狭い前記下層配線の上方に位置していないことを特徴とする半導体装置。   Provided between and above each of the semiconductor substrate, a lower layer wiring provided on the semiconductor substrate, a plurality of conductor layers provided above the lower layer wiring, and the plurality of conductor layers A plurality of non-conductive layers; and a post electrode provided on each of the plurality of non-conductive layers so as to electrically connect the plurality of conductive layers. The uppermost post electrode is an external electrode terminal. A semiconductor device, wherein the lowermost post electrode is not located above the lower-layer wiring having a narrow wiring width. 互いに上下に隣接したポスト電極は接合面を一部共有していることを特徴とする請求項１記載の半導体装置。   2. A semiconductor device according to claim 1, wherein the post electrodes adjacent to each other share a part of the joint surface. 互いに上下に隣接したポスト電極は接合面を共有していないことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein post electrodes adjacent to each other do not share a joint surface.
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