JP4792716B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、ｐチャネル型絶縁ゲート電界効果トランジスタ(Metal Insu1ator Semiconductor Field Effect Transistor：MISFET)、または、nチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタを備え、各電界効果トランジスタのゲート電極を金属材料により形成した半導体装置ならびにその製造方法に関し、特に、各電界効果トランジスタのしきい値電圧を低減させてその高速化を図った半導体装置ならびにその製造方法に関する。 The present invention includes a p-channel insulated gate field effect transistor (MISFET) or an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor. The present invention relates to a semiconductor device in which a gate electrode is formed of a metal material and a manufacturing method thereof, and more particularly to a semiconductor device in which a threshold voltage of each field effect transistor is reduced to increase the speed and a manufacturing method thereof.
半導体装置の集積密度を向上させ、性能を向上させるために、半導体装置の構成要素であるMISFETの微細化が進んでいる。しかし、MISFETを微細化すると、短チャネル効果の影響が大きくなるため、その抑制が重要な課題となる。短チャネル効果を抑制する方法として、所謂スケーリング則に従った方法がいくつか提案されているが、その一つにゲート絶縁膜の薄膜化がある。この方法は、ゲート絶縁膜を薄くすることにより、ゲート絶縁膜への電圧の印加によるＳｉ基板中に形成される空乏層の制御を容易にし、短チャネル効果を抑制するものである。しかしながら、MISFETのゲート電極を不純物ドープされたポリシリコンにより形成する場合には、ゲート絶縁膜の薄膜化によって相対的にゲート電極にかかる電場が強くなると、ゲート電極中にも空乏層が形成される現象が発生する。 In order to improve the integration density of semiconductor devices and improve performance, miniaturization of MISFETs which are constituent elements of semiconductor devices is progressing. However, when the MISFET is miniaturized, the influence of the short channel effect becomes large, and its suppression becomes an important issue. Several methods according to the so-called scaling law have been proposed as a method for suppressing the short channel effect, and one of them is to make the gate insulating film thinner. This method makes it easy to control the depletion layer formed in the Si substrate by applying a voltage to the gate insulating film by reducing the thickness of the gate insulating film, and suppresses the short channel effect. However, when the gate electrode of the MISFET is formed of polysilicon doped with impurities, a depletion layer is also formed in the gate electrode when the electric field applied to the gate electrode becomes relatively strong due to the thinning of the gate insulating film. The phenomenon occurs.
この結果、ゲート絶縁膜が実質的に厚くなってしまう。そこで、このゲート電極空乏化の問題を解決するために、ゲート電極を金属材料により形成することが提案されている。金属材料により形成されたメタルゲート電極には、上記ゲート電極空乏化を抑制できることの他にも、ゲート電極抵抗の低減およびボロンの突き抜けの抑制を図れるという利点がある。このため、MIS半導体装置の開発初期には、Ａｌ、Ｗ、ＷＴｉ又はこれらの窒化物等からなるメタルゲート電極が使用されていた。しかしながら、メタルゲート電極には次のような問題点がある。例えば、A1は融点が約660℃と低いため、ソースおよびドレインの活性化等を目的として、温度が400℃以上となる熱処理を行うと、ゲート電極の断線および周辺領域へのA1原子の拡散等の問題が発生する。また、Ｗは酸化によりその特性が変化してしまうという問題点がある。更に、ＷおよびＷＴｉは、酸洗浄を行うと溶解してしまい耐洗浄性が低いという問題点がある。そこで、IV族遷移金属の窒化物や珪化物が、ｉ.化学的に安定かつ高い融点を有し、ii.電気伝導性が良好であり、iii.ＨｆＳｉＯ２などの有望なhigh-kゲート絶縁膜上で高い耐熱性を持つためメタルゲート材料として注目されている。しかしながら、これらの金属化合物の仕事関数はＳｉミッドギャップ付近であるためその仕事関数の制御が必要であり、窒素などの不純物注入による仕事関数制御が提案されている（例えば、非特許文献１参照）。非特許文献１によれば、ＴｉＮ膜をｎ型MISFETおよびｐ型MISFETのゲート電極として成膜した後に、ｎ型MISFETのゲート電極にのみに窒素をイオン注入してこのゲート電極の仕事関数を制御している。
しかし、上述した窒素をイオン注入するしきい値制御方法は制御幅が±0. 1 eV程度であるため、低しきい値電圧を実現することができず、その用途が低速用CMOSに制限されている。また絶縁膜中への窒素混入による信頼性劣化も懸念される。本発明はかかる問題点に鑑みてなされたものであって、しきい値電圧が低く、製造が容易で製造コストが低くて歩留りが高く、ゲート絶縁膜の信頼性が高い半導体装置およびその製造方法を提供することを目的とする。 However, the above-mentioned threshold control method for ion implantation of nitrogen has a control width of about ± 0.1 eV, so a low threshold voltage cannot be realized, and its application is limited to low-speed CMOS. ing. There is also concern about reliability deterioration due to nitrogen mixing in the insulating film. The present invention has been made in view of such problems, and a semiconductor device having a low threshold voltage, easy manufacturing, low manufacturing cost, high yield, and high gate insulating film reliability, and a manufacturing method thereof The purpose is to provide.
上記の目的を達成するため、本発明によれば、ｎチャネル型絶縁ゲート電界効果トランジスタとｐチャネル型絶縁ゲート電界効果トランジスタとを有し、それらのトランジスタのゲート電極が導電性材料層と、該導電性材料層とゲート絶縁膜との界面に形成された界面層とを有しており、それらのトランジスタの前記導電性材料層が主成分としてIV族遷移金属を含んでおり、ｎチャネル型絶縁ゲート電界効果トランジスタの前記界面層がIV族遷移金属と酸素とを含んでおり、かつ、ｐチャネル型絶縁ゲート電界効果トランジスタの前記界面層がIV族遷移金属と酸素と金属的シリコン（酸化数が０）とを含んでいることを特徴とする半導体装置、が提供される。
そして、好ましくは、前記ゲート絶縁膜は高比誘電率膜を有する。また、好ましくは、前記ｎチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜の前記界面層と接触する層が酸化ジルコニウム若しくは酸化ハフニウムにより形成、前記ｐチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜の前記界面層と接触する層がジルコニウムシリケート若しくはハフニウムシリケートにより形成されている。
In order to achieve the above object, according to the present invention, an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor are provided, and the gate electrode of these transistors is a conductive material layer, An interface layer formed at the interface between the conductive material layer and the gate insulating film, and the conductive material layer of those transistors contains a group IV transition metal as a main component, and an n-channel type insulation The interface layer of the gate field effect transistor includes a group IV transition metal and oxygen, and the interface layer of the p-channel insulated gate field effect transistor includes a group IV transition metal, oxygen, and metallic silicon (with an oxidation number of 0) is provided.
Preferably, the gate insulating film has a high dielectric constant film. Preferably, the layer in contact with the interface layer of the gate insulating film of the n-channel type insulated gate field effect transistor is formed of zirconium oxide or hafnium oxide, and the gate insulating film of the p-channel type insulated gate field effect transistor is The layer in contact with the interface layer is formed of zirconium silicate or hafnium silicate.
また、上記の目的を達成するため、本発明によれば、
（１）ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含まない高比誘電率絶縁膜からなるゲート絶縁膜を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含む高比誘電率絶縁膜からなるゲート絶縁膜をそれぞれ形成する工程と、
（２）少なくともゲート絶縁膜と接触する部分がIV族遷移金属を含んでいる導電性材料層を形成する工程と、
（３）前記導電性材料層をｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形状にパターニングする工程と、
（４）ｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのソース・ドレイン領域を形成する工程と、
を有する半導体装置の製造方法であって、ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素とが含まれる界面層を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素と金属的シリコン（酸化数が０）が含まれる界面層をそれぞれ形成する熱処理工程が含まれることを特徴とする半導体装置の製造方法、が提供される。
In order to achieve the above object, according to the present invention,
(1) The n channel type insulated gate field effect transistor forming region has a gate insulating film made of a high relative dielectric constant insulating film not containing silicon, and the p channel type insulated gate field effect transistor forming region has silicon on the outermost surface. Forming a gate insulating film comprising a high relative dielectric constant insulating film,
(2) forming a conductive material layer in which at least a portion in contact with the gate insulating film contains a group IV transition metal;
(3) patterning the conductive material layer into gate electrode shapes of an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor;
(4) forming source / drain regions of the n-channel insulated gate field effect transistor and the p-channel insulated gate field effect transistor;
And a p-channel interface layer containing a Group IV transition metal and oxygen between the conductive material layer and the gate insulating film in the n-channel insulated gate field effect transistor formation region. Includes a heat treatment step of forming an interface layer containing a group IV transition metal, oxygen, and metallic silicon (with an oxidation number of 0) between the conductive material layer and the gate insulating film in the type insulating gate field effect transistor formation region A method for manufacturing a semiconductor device is provided.
また、上記の目的を達成するため、本発明によれば、
（１′）ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域およびｐチャネル型絶縁ゲート電界効果トランジスタ形成領域にダミーゲートを形成する工程と、
（２′）ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域およびｐチャネル型絶縁ゲート電界効果トランジスタ形成領域にソース・ドレイン領域を形成する工程と、
（３′）前記ダミーゲートを埋め込む絶縁膜を成膜し前記ダミーゲートをエッチング除去してゲート電極形成領域に開口を有する層間絶縁膜を形成する工程と、
（４′）ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含まない高比誘電率絶縁膜からなるゲート絶縁膜を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含む高比誘電率絶縁膜からなるゲート絶縁膜をそれぞれ形成する工程と、
（５′）少なくともゲート絶縁膜と接触する部分がIV族遷移金属を含んでいる導電性材料層を形成する工程と、
（６′）前記導電性材料層をｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形状にパターニングする工程と、
を有する半導体装置の製造方法であって、ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素とが含まれる界面層を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素と金属的シリコン（酸化数が０）が含まれる界面層をそれぞれ形成する熱処理工程が含まれることを特徴とする半導体装置の製造方法、が提供される。
In order to achieve the above object, according to the present invention,
(1 ′) forming a dummy gate in the n-channel insulated gate field effect transistor forming region and the p-channel insulated gate field effect transistor forming region;
(2 ′) forming a source / drain region in the n-channel insulated gate field effect transistor forming region and the p-channel insulated gate field effect transistor forming region;
(3 ′) forming an insulating film for embedding the dummy gate, etching away the dummy gate, and forming an interlayer insulating film having an opening in a gate electrode formation region;
(4 ′) The p-channel insulated gate field effect transistor formation region has a gate insulating film made of a high dielectric constant insulating film that does not contain silicon, and the p-channel insulated gate field effect transistor formation region has a silicon outermost surface. Forming a gate insulating film comprising a high relative dielectric constant insulating film containing
(5 ′) forming a conductive material layer in which at least a portion in contact with the gate insulating film contains a group IV transition metal;
(6 ′) patterning the conductive material layer into gate electrode shapes of an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor;
And a p-channel interface layer containing a Group IV transition metal and oxygen between the conductive material layer and the gate insulating film in the n-channel insulated gate field effect transistor formation region. Includes a heat treatment step of forming an interface layer containing a group IV transition metal, oxygen, and metallic silicon (with an oxidation number of 0) between the conductive material layer and the gate insulating film in the type insulating gate field effect transistor formation region A method for manufacturing a semiconductor device is provided.
本発明によれば、pチャネル型絶縁ゲート電界効果トランジスタのIV族遷移金属を含むゲート電極導電性材料層とゲート絶縁膜との間に存在する界面層が、IV族遷移金属酸化物と金属的シリコン（酸化数が0）を含んでいる場合、ゲート電極の仕事関数は4.7〜5 eV程度となりしきい値を低くできるため、pチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。また、ｎチャネル型絶縁ゲート電界効果トランジスタのIV族遷移金属を含むゲート電極導電性材料層とゲート絶縁膜との間に存在する界面層がIV族遷移金属酸化物を含み金属的シリコンを含まない場合、ゲート電極の仕事関数は3.8〜4 .2eV程度となりしきい値を低くできるため、ｎチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。さらに、本発明の半導体装置の製造方法によれば、ゲート電極のゲート絶縁膜との間に生成される界面層を、IV族遷移金属を主成分とするｎ型MISFET用ゲート電極材料層およびｐ型MISFET用ゲート電極材料層とゲート絶縁膜との界面での自己整合的な界面反応によって形成している。その結果しきい値のばらつきを抑制し歩留りを向上させつつ、nおよびpチャネル型絶縁ゲート電界効果トランジスタのしきい値電圧を低くすることができる。そして、これらのメタルゲート電極においては、ゲート電極空乏化が起こらないため、ゲート長が0.1μm以下の半導体デバイスの高速化に適している。 According to the present invention, the interface layer existing between the gate electrode conductive material layer containing the group IV transition metal and the gate insulating film of the p-channel type insulated gate field effect transistor is metallized with the group IV transition metal oxide. When silicon (the oxidation number is 0) is included, the work function of the gate electrode is about 4.7 to 5 eV and the threshold value can be lowered, so that the p-channel insulated gate field effect transistor can be operated at high speed. . In addition, the interface layer existing between the gate electrode conductive material layer containing the group IV transition metal and the gate insulating film of the n-channel insulated gate field effect transistor contains the group IV transition metal oxide and does not contain metallic silicon. In this case, since the work function of the gate electrode is about 3.8 to 4.2 eV and the threshold value can be lowered, high-speed operation of the n-channel insulated gate field effect transistor can be realized. Furthermore, according to the method for manufacturing a semiconductor device of the present invention, the interface layer formed between the gate electrode and the gate insulating film is formed of an n-type MISFET gate electrode material layer mainly composed of a group IV transition metal and p. It is formed by a self-aligned interface reaction at the interface between the gate electrode material layer for the MISFET and the gate insulating film. As a result, the threshold voltage of the n- and p-channel insulated gate field effect transistors can be lowered while suppressing variations in threshold and improving the yield. Since these metal gate electrodes do not deplete the gate electrode, they are suitable for increasing the speed of a semiconductor device having a gate length of 0.1 μm or less.
本発明者等は、前述の課題を解決するために鋭意実験研究を重ね、IV族遷移金属を主成分として含む導電性の膜により形成されるゲート電極の実効的な仕事関数がゲート電極の導電性材料層とゲート絶縁膜との間に存在する界面層によって決定されていることを以下のような実験により見出し、これにより、ｎ型MISFETのゲート電極と、ｐ型MISFETのゲート電極とを作り分けることができることを確認した。
図１は実験で用いたＴｉＮ/Ｈｆシリケート積層構造である。図１に示すように、Ｓｉ基板５１上に、ＳｉＯ２層５２を約1.3ｎｍの膜厚に成長させた後、下地Ｈｆシリケート（ＨｆＳｉＯ２）層５３を約1.3ｎｍの膜厚に、表面Ｈｆシリケート層５４を約0.5ｎｍの膜厚に成長させ、その上にＴｉＮ電極５５を形成した。この実験ではＴｉＮ/Ｈｆシリケート積層構造界面での界面層の形成を制御するため、表面Ｈｆシリケート層５４のＳｉ組成を45％、0％と変化させ、TEM-EELS(Transmission Electron Microscopy-Electron Energy-Loss Spectroscopy:透過型電子顕微鏡−電子エネルギー損失分光法)により評価を行った。図２（ａ）、（ｂ）は、各々表面Ｈｆシリケート層がＨｆＳｉＯ２（Ｓｉ/(Ｓｉ+Ｈｆ)=45原子%(0.5ｎｍ)およびＨｆＯ２ (0.5nm)である試料のＴｉＮ/絶縁膜界面のＴｉ L-edge EELS測定結果を示すグラフである。図中には各ピークを分離した結果も掲載している。また比較のため、ＴｉＮ電極内部での測定結果も示した。測定に用いたプローブ径は1nmよりも十分小さく、空間分解能は1nm程度である。いずれの試料でもＴｉＮ電極内部では、L２およびL３ edgeのピークが観察される。一方、いずれの場合でも、ＴｉＮ/絶縁膜界面ではL２ edgeのピークがL２１とL２２に、L３ edgeのピークがL３１とL３２に***し低エネルギー側に肩が現われている。これはいずれの場合にもＴｉＮ/絶縁膜界面においてＴｉＯ2-x(0<x<2)が形成されていることを示す。
In order to solve the above-mentioned problems, the present inventors have conducted extensive experimental research, and the effective work function of a gate electrode formed by a conductive film containing a group IV transition metal as a main component is the conductivity of the gate electrode. It is found by the following experiment that it is determined by the interface layer existing between the conductive material layer and the gate insulating film, and thereby, the gate electrode of the n-type MISFET and the gate electrode of the p-type MISFET are formed. Confirmed that it can be divided.
FIG. 1 shows a TiN / Hf silicate laminated structure used in the experiment. As shown in FIG. 1, after a SiO 2 layer 52 is grown to a thickness of about 1.3 nm on a
図３（ａ）、（ｂ）は、各試料のＴｉＮ/絶縁膜界面のＳｉ L-edge EELS測定結果を示すグラフである。また、比較のため、絶縁膜内部での測定結果も示した。いずれの場合でも絶縁膜内部では、108 eV近傍から立ちあがる、酸化数が４のシリコン（Ｓｉ4+と記す）のピークが観察される。ところが界面のスペクトルは各試料で異なる。表面Ｈｆシリケート層がＨｆＳｉＯ２（Ｓｉ/(Ｓｉ+Ｈｆ)=45原子％ 0.5nm）である試料のＴｉＮ/絶縁膜界面のスペクトルでは、100 eV近傍から立ちあがる、金属的なシリコン（酸化数が0のシリコン、Ｓｉ0と記す）のピークが観察されるが、表面Ｈｆシリケート層がＨｆＯ2である試料では金属的なシリコンは観測されない。この結果は、表面層にＳｉが含まれるとＳｉＯ2はＴｉＯ2よりも酸化物として不安定なため、電極中のＴｉによる表面層の還元が起き、その結果金属的なシリコンが生成されていることを示す。よって、図２の結果と合わせて表面Ｈｆシリケート層がＨｆＳｉＯ２である試料の場合には、界面にＳｉ0を含む金属酸化物ＴｉＯ2-xが数原子層形成されることが分かる。一方、表面Ｈｆシリケート層がＨｆＯ２である試料の場合には、界面にＴｉＯ2-xが数原子層形成されることが分かる。 FIGS. 3A and 3B are graphs showing Si L-edge EELS measurement results at the TiN / insulating film interface of each sample. For comparison, measurement results inside the insulating film are also shown. In any case, a peak of silicon having an oxidation number of 4 (referred to as Si 4+ ) rising from around 108 eV is observed inside the insulating film. However, the spectrum of the interface is different for each sample. In the spectrum of the TiN / insulating film interface of the sample whose surface Hf silicate layer is HfSiO 2 (Si / (Si + Hf) = 45 atomic% 0.5 nm), metallic silicon (oxidation number is 0) rising from around 100 eV. silicon no peak Si 0 and denoted) is observed, the surface Hf silicate layer is not observed metallic silicon in the sample is HfO 2. As a result, when Si is contained in the surface layer, SiO 2 is more unstable as an oxide than TiO 2 , so that reduction of the surface layer by Ti in the electrode occurs, and as a result, metallic silicon is generated. It shows that. Therefore, it can be seen from the results of FIG. 2 that in the case of the sample whose surface Hf silicate layer is HfSiO 2 , several atomic layers of metal oxide TiO 2 -x containing Si 0 at the interface are formed. On the other hand, in the case of the sample whose surface Hf silicate layer is HfO 2 , it can be seen that several atomic layers of TiO 2 -x are formed at the interface.
図４は、ＴｉＮの仕事関数の表面Ｈｆシリケート組成依存性を示すグラフである。図４より表面層中の Ｓｉ濃度が0 （つまり表面層がＨｆＯ2）の場合、仕事関数は3.9 eVであるが、表面層にＳｉが含まれる場合Ｓｉ濃度によらずＴｉＮの仕事関数は約4.7 eVの一定値をとる。以上の結果より、ＴｉＮとＨｆシリケートとの間にＳｉ0を含む金属酸化物ＴｉＯ2-xが数原子層形成されていると、Ｓｉ0を含まないＴｉＯ2-xが形成されている場合に比べしきい値を約0.8 eV程度増加することが確認された。
他のIV族遷移金属でも同様な効果が得られる。
FIG. 4 is a graph showing the dependence of the work function of TiN on the surface Hf silicate composition. As shown in FIG. 4, when the Si concentration in the surface layer is 0 (that is, the surface layer is HfO 2 ), the work function is 3.9 eV. However, when the surface layer contains Si, the work function of TiN is approximately equal regardless of the Si concentration. 4.7 Takes a constant value of eV. These results, when the metal oxides TiO 2-x containing Si 0 between the TiN and the Hf silicate are formed several atomic layers, when the TiO 2-x containing no Si 0 is formed It was confirmed that the threshold value was increased by about 0.8 eV.
Similar effects can be obtained with other Group IV transition metals.
よって、ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極が、IV族遷移金属を主成分として含む導電性材料層と、ゲート絶縁膜との間に存在するIV族遷移金属と酸素より構成される界面層とからなる場合、ゲート電極の仕事関数は3.8〜4 .2eV程度となりしきい値を低くできる。このためｎチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。
また、pチャネル型絶縁ゲート電界効果トランジスタのゲート電極が、IV族遷移金属を主成分として含む導電性材料層と、ゲート絶縁膜との間に存在するIV族遷移金属と酸素および金属的シリコン（酸化数が0）から構成される界面層とからなる場合、ゲート電極の仕事関数は4.7〜5 eV程度となりしきい値を低くできる。このためpチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。
Therefore, the gate electrode of the n-channel insulated gate field effect transistor is an interface composed of a group IV transition metal and oxygen existing between the conductive material layer containing a group IV transition metal as a main component and the gate insulating film. In the case of a layer, the work function of the gate electrode is about 3.8 to 4.2 eV, and the threshold can be lowered. Therefore, high-speed operation of the n-channel insulated gate field effect transistor can be realized.
In addition, the gate electrode of the p-channel insulated gate field effect transistor has a group IV transition metal, oxygen, and metallic silicon existing between a conductive material layer containing a group IV transition metal as a main component and a gate insulating film ( In the case of an interface layer composed of an oxidation number of 0), the work function of the gate electrode is about 4.7 to 5 eV, and the threshold can be lowered. Therefore, high-speed operation of the p-channel insulated gate field effect transistor can be realized.
また、本発明者等は、特にゲート絶縁膜がジルコニウム若しくはハフニウムを含むと耐熱性が向上することを確認した。図５は、ＴｉＮ/ＨｆＳｉＯ２積層構造（Ｓｉ/(Ｈｆ+Ｓｉ)=13原子%）の仕事関数のアニール温度依存性を示すグラフである。アニール温度は10秒とした。図5より1000℃アニールによる仕事関数変化は、0.1 eV程度である。また、1000℃アニールによって絶縁破壊は起こらないことを確認した。セルフアラインプロセスで微細CMOSを作製する場合、ゲート形成後1000℃程度の熱処理が必要なことから、ゲート絶縁膜がジルコニウム若しくはハフニウムを含むことが好ましい。 Further, the present inventors have confirmed that the heat resistance is improved particularly when the gate insulating film contains zirconium or hafnium. FIG. 5 is a graph showing the annealing temperature dependence of the work function of the TiN / HfSiO 2 laminated structure (Si / (Hf + Si) = 13 atomic%). The annealing temperature was 10 seconds. From FIG. 5, the work function change by 1000 ° C. annealing is about 0.1 eV. It was also confirmed that dielectric breakdown did not occur by 1000 ° C annealing. In the case of manufacturing a fine CMOS by a self-alignment process, it is preferable that the gate insulating film contains zirconium or hafnium because heat treatment at about 1000 ° C. is necessary after forming the gate.
図６（ａ）は、本発明の参考例を示すｐ型MISFETの断面図である。本参考例のｐ型MISFETにおいては、シリコン基板１０１上に形成されたｎ型ウエル１０１ｂの素子分離領域１０２によって区画された領域上にゲート絶縁膜１０４を介してゲート電極１０５ｐが形成されており、ゲート電極１０５ｐの両側のシリコン基板表面領域内にソース・ドレイン領域となるp型不純物拡散層１０３が形成されている。ゲート絶縁膜１０４は、基板側界面層１０４ａ、高比誘電率絶縁膜１０４ｂから構成される。また、ゲート電極１０５ｐは、メタルゲートであって下層電極層１０５ａを有し、必須のものではないが上層電極層１０５ｂを有し、さらに下層電極層１０５ａとゲート絶縁膜１０４との界面に電極側界面層１０５ｃを有する。
基板側界面層１０４ａは、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層等からなり、不可避的に形成される自然酸化膜を含むものである。高比誘電率絶縁膜１０４ｂは、少なくとも最上層部分がＳｉを含む絶縁膜であることが望ましく、より好ましくはジルコニウムシリケート若しくはハフニウムシリケートである。高比誘電率絶縁膜１０４ｂの最上層部分がＳｉを含む絶縁膜であることが好ましいのは、界面反応によって電極側界面層を形成するとき、ｐ型MISFET形成領域に自己整合的にＳｉ0を含む層を形成することができるからである。高比誘電率絶縁膜１０４ｂは２層以上の積層膜であってもよく、その場合最上層以外の高比誘電率絶縁膜の材料は特に限定されないが、最下層の高比誘電率絶縁膜は、シリコン基板との界面特性を良好に保つことのできる材料であることが好ましい。
FIG. 6A is a cross-sectional view of a p-type MISFET showing a reference example of the present invention. In the p-type MISFET of this reference example, the
The substrate-
下層電極層１０５ａは、IV族遷移金属を含むものであって、好ましくはIV族遷移金属窒化物若しくはIV族遷移金属珪化物であり、一層好ましくはＴｉＮ、ＨｆＮである。ゲート電極が２層以上の導電層を含む場合、上層電極層１０５ｂには、下層電極層１０５ａより導電性の高い材料が選択される。また、特にソース・ドレイン領域を形成するための不純物の活性化工程の後にゲート電極を形成する場合には耐熱性の低い材料を選択することもできる。
電極側界面層１０４ｃは、IV族遷移金属と酸素とＳｉ0とを含む層である。ここで、IV族遷移金属と酸素とは、ＴｉＯ2-x(0<x<2)の態様で含まれている。この界面層は、高比誘電率絶縁膜１０４ｂの最上層部分と下層電極層１０５ａの最下層部分との熱処理による界面反応によって形成することもできる。その場合には高比誘電率絶縁膜１０４ｂの最上層部分がＳｉを含んでいる必要がある。すなわち、金属シリケート膜である必要がある。そして、この場合、p型MISFET形成領域のゲート電極に自己整合的にＳｉ0を含む界面層が形成される。
下層電極層１０５ａがIV族遷移金属を主成分として含み電極側界面層１０５ｃがＳｉ0を含むIV族遷移金属酸化物により構成されるとき、ゲート電極の仕事関数は4.7〜5 eV程度となりしきい値を低くできるため、pチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。
The
Electrode side interface layer 104c is a layer containing a Group IV transition metal and oxygen and Si 0. Here, the group IV transition metal and oxygen are contained in the form of TiO 2-x (0 <x <2). This interface layer can also be formed by an interface reaction by heat treatment between the uppermost layer portion of the high relative dielectric constant
When the
図６（ｂ）は、本発明の一実施の形態を示すｎ型MISFETとｐ型MISFETとを有する半導体装置の断面図である。本実施の形態のｐ型MISFETは先の参考例にて説明したｐ型MISFETと同等の構成を有するものであるので、以下の説明は主としてｎ型MISFETについて行うものとする。ｎ型MISFETにおいては、シリコン基板１０１上に形成されたｐ型ウエル１０１ａの素子分離領域１０２によって区画された領域上にゲート絶縁膜１０７を介してゲート電極１０５ｎが形成されており、ゲート電極１０５ｎの両側のシリコン基板表面領域内にソース・ドレイン領域となるｎ型不純物拡散層１０６が形成されている。ゲート絶縁膜１０７は、基板側界面層１０７ａと高比誘電率絶縁膜１０７ｂから構成される。また、ゲート電極１０５ｎは、メタルゲートであって下層電極層１０５ａを有し、必須のものではないが上層電極層１０５ｂを有し、さらに下層電極層１０５ａとゲート絶縁膜との界面に電極側界面層１０５ｄを有するものである。下層電極層１０５ａと上層電極層１０５ｂとは、ｐ型MISFETのものと同一の材料を用いて形成することができる。
基板側界面層１０７ａは、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層等からなり、不可避的に形成される自然酸化膜を含むものである。高比誘電率絶縁膜１０７ｂは、少なくとも最上層部分がＳｉを含まない絶縁膜であることが望ましく、より好ましくは酸化ジルコニウム若しくは酸化ハフニウムである。高比誘電率絶縁膜１０７ｂの最上層部分がＳｉを含まない絶縁膜であることが好ましいのは、下層電極層１０５ａとの界面反応によって界面層を形成するとき、ｎ型MISFET形成領域に自己整合的にＳｉ0を含まない酸化物層を形成することができるからである。高比誘電率絶縁膜１０７ｂは２層以上の積層膜であってもよく、その場合最上層以外の高比誘電率絶縁膜の材料は特に限定されないが、最下層の高比誘電率絶縁膜は、シリコン基板との界面特性を良好に保つことのできる材料であることが好ましい。
FIG. 6B is a cross-sectional view of a semiconductor device having an n-type MISFET and a p-type MISFET showing an embodiment of the present invention. Since the p-type MISFET of this embodiment has the same configuration as that of the p-type MISFET described in the previous reference example , the following description will mainly be made on the n-type MISFET. In the n-type MISFET, a
The substrate
電極側界面層１０５ｄは、IV族遷移金属と酸素とを含みＳｉ0を含まない層である。この界面層は、高比誘電率絶縁膜１０７ｂの最上層部分と下層電極層１０５ａの最下層部分との熱処理による界面反応によって形成することもできる。その場合には高比誘電率絶縁膜１０７ｂの最上層部分がＳｉを含まない膜である必要がある。すなわち、金属酸化物膜である必要がある。そして、この場合、ｎ型MISFET形成領域のゲート絶縁膜に自己整合的にＳｉ0を含まない界面層が形成される。
ｎ型MISFETのゲート電極の下層電極層１０５ａがIV族遷移金属を主成分として含む導電性膜であり、ゲート絶縁膜１０７との間に形成される電極側界面層がＳｉ0を含まないIV族遷移金属酸化物であるとき、ゲート電極の仕事関数は3.8〜4.2eV程度となりしきい値を低くできるため、ｎチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。
Electrode
以下、本発明の実施例について添付の図面を参照して具体的に説明する。
［第１の実施例］
図７は、本発明の第１の実施例の製造方法により形成された半導体装置の断面図である。図７に示すように、本実施例に係る半導体装置においては、シリコン基板1上にはｐ型ウエル１ａとｎ型ウエル１ｂとが設けられ、各ウエル１ａ、１ｂの表層部に素子分離領域２が選択的に形成されている。素子分離領域２にはＳｉＯ２等の絶縁膜が埋め込まれており、素子分離領域２間が、ｎ型MISFET形成領域１１およびｐ型MISFET形成領域１２となっている。素子分離領域２の深さは例えば100乃至500nmであり、素子分離領域2間の距離は例えば0.05乃至10μmである。シリコン基板1の表層部におけるｎ型MISFET形成領域１１およびｐ型MISFET形成領域１２には、夫々２個所の拡散領域８が形成されている。拡散領域８はシリコン基板１に不純物イオンを注入することにより形成された領域であり、素子分離領域２に隣接するように形成されている。拡散領域８の長さは例えば0.1乃至10μmであり、例えば0.2μmであり、深さは例えば50乃至500nmであり、例えば100nmであり、不純物濃度は例えば1019乃至1021 cm-3である。また、拡散領域8に隣接し素子分離領域２と共に拡散領域8を挟むように、エクステンション領域6が形成されている。エクステンション領域6もシリコン基板１が不純物をイオン注入されることにより形成された領域であるが、その不純物濃度は拡散領域８と同等か又は拡散領域８よりも低くなっている。エクステンション領域６の長さは例えば60nmであり、深さは例えば5乃至200nmであり、不純物濃度は例えば1019乃至1021 cm-3である。また、シリコン基板1上のｎ型MISFET形成領域１１およびｐ型MISFET形成領域１２には、夫々ゲート絶縁膜３ａおよびゲート絶縁膜３ｂが形成されている。ゲート絶縁膜３ａは例えば、ＨｆＯ2膜であり、ゲート絶縁膜３ｂは例えば、ＨｆＳｉＯ２/ＨｆＯ2積層膜である。ゲート絶縁膜３ａおよび３ｂ上には、メタルゲート電極４ａおよび４ｂが形成されている。メタルゲート電極４ａおよび４ｂの厚さは例えば20乃至200nmであり、例えば50乃至100nmである。メタルゲート電極４ａは、例えばＴｉＮ膜と、ゲート絶縁膜との界面に形成されたにゲート電極に含まれるIV族遷移金属（Ｔｉ）と酸素を含むがシリコンは含まない界面層（図示せず）とからなり、その仕事関数はｎ型MISFETのゲート電極材料に適した4.0〜4.2eVである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[First embodiment]
FIG. 7 is a cross-sectional view of a semiconductor device formed by the manufacturing method of the first embodiment of the present invention. As shown in FIG. 7, in the semiconductor device according to this embodiment, a p-
メタルゲート電極４ｂは、例えばＴｉＮと、ゲート絶縁膜との界面に形成されたにゲート電極に含まれるIV族遷移金属（Ｔｉ）と酸素および金属的シリコン（酸化数が0）からなる界面層（図示せず）とからなる。メタルゲート電極４ｂの仕事関数は、メタルゲート電極４ａの仕事関数よりも0.8eV程度高くなっており、例えば4.9eVであり、ｐ型MISFETのゲート電極材料に適している。更に、メタルゲート電極４ａおよび４ｂの周囲には、夫々側壁７が形成されている。側壁７は例えばシリコン窒化膜により形成されている。また、メタルゲート電極４ａおよび４ｂ並びに側壁７の周囲を埋めるように、ＳｉＯ２、BPSG、ＳｉＮ又は低誘電率膜からなる層間絶縁膜９が形成されている。メタルゲート電極４ａおよび４ｂの上面は、層間絶縁膜９の上面において露出している。このような構成により、ｎ型MISFET形成領域１１においては、シリコン基板１、１対の拡散領域８、１対のエクステンション領域６、ゲート絶縁膜３ａ、メタルゲート電極４ａおよび側壁７により、ｎ型MISFETが形成されている。拡散領域８はソースおよびドレイン領域となっており、両者の間がチャネル領域となっている。同様に、ｐ型MISFET形成領域１２においては、シリコン基板１、１対の拡散領域８、１対のエクステンション領域６、ゲート絶縁膜３ｂ、メタルゲート電極４ｂおよび側壁７により、ｐ型MISFETが形成されている。ｎ型MISFET形成領域１１において、メタルゲート電極４ａに電圧が印加されると、ゲート絶縁膜３ａを介してチャネル領域に電界が印加され、チャネル領域のキャリア濃度が変化する。これにより、ソース・ドレイン間を流れる電流が変化する。同様に、ｐ型MISFET形成領域１２において、メタルゲート電極４ｂに電圧が印加されると、ソース・ドレイン間を流れる電流が変化する。
The
次に、本発明のｎチャネル型絶縁ゲート電界効果トランジスタおよびpチャネル型絶縁ゲート電界効果トランジスタを備える半導体装置の製造方法の第１の実施例について説明する。図８(ａ)乃至図９(ｈ)は、本実施例の製造方法をその工程順に示す断面図である。 まず、図８(ａ)に示すように、シリコン基板1上にｐ型ウエル１ａとｎ型ウエル１ｂとを形成し、各ウエル１ａ、１ｂの表層部に絶縁膜を選択的に埋め込み、素子分離領域２を形成する。素子分離領域２は、例えばLOCOS法(Local Oxidation of Si1icon法:選択酸化法)又はSTI法(Shallow Trench Isolation法:シャロウトレンチ絶縁法)によって形成する。次に、図８(ｂ)に示すように、シリコン基板1上に、スパッタリング法又はCVD法(Chemical Vapor Deposition法:化学気相成長法)等の方法により、積層ゲート絶縁膜ＨｆＳｉＯ２/ＨｆＯ２膜３をおのおの0.5nm/3nm程度の厚さに成膜する。ＨｆＳｉＯ２膜の組成比は例えばＳｉ/(Ｓｉ+Ｈｆ)=10乃至50原子％である。そして、図８(ｃ)に示すように、ｐ型MISFET形成領域１２のゲート絶縁膜の表面をマスク５で覆い、ｎ型MISFET形成領域１１のゲート絶縁膜の表面のＨｆＳｉＯ２を除去し、図８(ｄ)に示すように、ｎおよびｐ型MISFET形成領域に、それぞれＨｆO２膜、ＨｆＳｉＯ２/ＨｆＯ２膜からなるゲート絶縁膜３ａ、３ｂを形成する。
Next, a first embodiment of a method for manufacturing a semiconductor device including an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor according to the present invention will be described. FIG. 8A to FIG. 9H are cross-sectional views showing the manufacturing method of this embodiment in the order of the steps. First, as shown in FIG. 8A, a p-
マスク除去後、図９(ｅ)に示すように、スパッタリング法又はCVD法等の方法により、ＴｉＮ膜４を成膜する。その膜厚は例えば20乃至200nmである。次に熱処理により、図９(ｆ)に示すように、ｎ型MISFET形成領域１１上のＴｉＮ膜４とゲート絶縁膜との界面にゲート電極材料に含まれるIV族遷移金属と酸素を含むがシリコンは含まない界面層（図示せず）が自己整合的に形成され、ＴｉＮ膜とこの界面層とからなるメタルゲート材料層４ａ'が形成される。メタルゲート材料層４ａ'の仕事関数はｎ型MISFETのゲート電極材料に適した4.0〜4.2eVとなっている。一方同時に、ｐ型MISFET形成領域１２上のＴｉＮ膜４とゲート絶縁膜との界面にゲート電極材料に含まれるIV族遷移金属と酸素および金属的シリコン（酸化数が0）からなる界面層（図示せず）が自己整合的に形成される結果、ＴｉＮ膜と、IV族遷移金属と酸素およびＳｉ０を含む界面層とからなるメタルゲート材料層４ｂ'が形成される。メタルゲート材料層４ｂ'の仕事関数は、メタルゲート材料層４ａ'の仕事関数よりも0.8eV程度高くなっており、例えば4.9eVであり、ｐ型MISFETのゲート電極材料に適している。次に、図９(ｇ)に示すように、ゲート材料層４ａ'および４ｂ'を所定のゲート電極形状にパターニングする。これにより、ｎ型MISFET形成領域１１およびｐ型MISFET形成領域１２にてパターニングされたＴｉＮ膜が各々、メタルゲート電極４ａおよび４ｂになる。次いで、ｎ型MISFET形成領域１１に対して、セルフアライン的にエクステンション領域6を形成するために、メタルゲート電極４ａをマスクとしてＡｓのイオン注入を行う。このとき、イオン注入量は例えば1×1014乃至1x1015 cm-2であり、例えば5x1014 cm-2であり、加速電圧は例えば2kVである。次に、ｐ型MISFET形成領域１２に対して、セルフアライン的にエクステンション領域６を形成するために、メタルゲート電極４ｂをマスクとしてＢＦ2のイオン注入を行う。このとき、イオン注入量は例えば1×1014乃至1x1015 cm-2であり、例えば5x1014 cm-2であり、加速電圧は例えば2.5kVである。次いで、図９(ｈ)に示すように、メタルゲート電極４ａおよび４ｂの周囲にシリコン窒化膜を堆積し、エッチバック法によってメタルゲート電極４ａおよび４ｂの側壁7を形成する。次に、ｎ型MISFET形成領域１１に対してセルフアライン的にＡｓ又はＰのイオン注入を行う。イオン注入量は例えば5x1014乃至2×1016 cm-2であり、例えば、Ａｓをイオン注入する場合は、イオン注入量は4x1015 cm-2であり、加速電圧は8kVであり、Ｐをイオン注入する場合は、イオン注入量は1x1015 cm-2であり、加速電圧は10kVである。また、ｐ型MISFET形成領域１２に対してセルフアライン的にＢのイオン注入を行う。このとき、イオン注入量は例えば5×1014乃至2x1016 cm-2であり、例えば3x1015 cm-2であり、加速電圧は2kVである。次に、不純物活性化のための急速加熱処理(RTA: Rapid Thermal Annea1ing)を施し、ソースおよびドレイン領域となる深い拡散領域８を形成すると共に、エクステンション領域6を形成する。急速加熱処理の温度は例えば900乃至1100℃であり、急速加熱処理の時問は例えば20秒以下である。次に、図７に示すように、メタルゲート電極４ａおよび４ｂ並びに側壁7の周囲を埋めるように、ＳｉＯ２、BPSG、ＳｉＮ又は低誘電率膜からなる層間絶縁膜９を堆積する。これにより、本実施例に係る半導体装置の製造工程が完了する。
After removing the mask, as shown in FIG. 9E, a
なお、メタルゲート電極４ａおよび４ｂを形成するＴｉＮ膜の膜厚が5nm以上であれば、ＴｉＮ膜上に他の金属膜を積層しても、メタルゲート電極４ａおよび４ｂの仕事関数は変化しない。従って、ＴｉＮ膜上により抵抗が低いゲート金属膜を積層して、メタルゲート電極４ａおよび４ｂの抵抗値を低減することができる。また、本実施例においては、ゲート電極を形成する材料としてＴｉＮを使用する例を示したが、ゲート電極はIV族遷移金属を主成分として含む他の導電性材料により形成してもよい。前述の如く、本実施例においては、ｎ型MISFET用およびｐ型MISFET用の２種類のメタルゲート材料層を、IV族遷移金属を主成分とする導電性材料層と、ゲート絶縁膜界面での自己整合的な界面反応によって生成される界面層とから形成している。その結果、しきい値のばらつきを抑制し歩留りを向上させつつ、ｎおよびpチャネル型絶縁ゲート電界効果トランジスタのしきい値電圧を低くすることができる。
If the thickness of the TiN film forming the
また、特にｎ型MISFET形成領域１１のゲート絶縁膜の表面層が酸化ジルコニウム若しくは酸化ハフニウムであり、且つｐ型MISFET形成領域１２における高比誘電率絶縁膜の最表面層がジルコニウムシリケート若しくはハフニウムシリケートである場合、ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極の仕事関数は3.8〜4.2eV程度となり、且つpチャネル型絶縁ゲート電界効果トランジスタのゲート電極の仕事関数は4.7〜5 eV程度となり両トランジスタのしきい値を低くできるため、ｎおよびｐチャネル型絶縁ゲート電界効果トランジスタの高速動作を実現させることができる。また、耐熱性も向上する。
上記実施例では、ゲート絶縁膜として、ＨｆＳｉＯ２/ＨｆＯ２膜を全面に形成し、ｎ型MISFET形成領域のＨｆＳｉＯ２膜を選択的に除去していたが、ＨｆＯ２/ＨｆＳｉＯ２膜を全面に形成し、ｐ型MISFET形成領域のＨｆＯ２膜を選択的に除去するようにしてもよい。あるいは、ＨｆＳｉＯ２膜またはＨｆＯ２膜を全面に形成し、ｎ型MISFET形成領域またはｐ型MISFET形成領域に、リフトオフ法等により、ＨｆＯ２膜またはＨｆＳｉＯ２膜を選択的に形成するようにしてもよい。また、上記実施例では、ゲート電極の界面層を形成するための熱処理をゲート電極の導電性材料層堆積の直後に行っていたが、この熱処理工程は導電性材料層をゲート電極形状にパターニングした後に行ってもよい。また、この熱処理工程を例えばイオン注入不純物活性化のための熱処理工程によって兼ねることもできる。
In particular, the surface layer of the gate insulating film in the n-type
In the above embodiment, as the gate insulating film, forming a HfSiO 2 / HfO 2 film on the entire surface, it had been selectively removed HfSiO 2 film of the n-type MISFET formation region, on the entire surface of the HfO 2 / HfSiO 2 film It is also possible to selectively remove the HfO 2 film in the p-type MISFET formation region. Alternatively, an HfSiO 2 film or an HfO 2 film is formed on the entire surface, and an HfO 2 film or an HfSiO 2 film is selectively formed in the n-type MISFET formation region or the p-type MISFET formation region by a lift-off method or the like. Good. In the above embodiment, the heat treatment for forming the interface layer of the gate electrode is performed immediately after the deposition of the conductive material layer of the gate electrode. In this heat treatment step, the conductive material layer is patterned into a gate electrode shape. It may be done later. In addition, this heat treatment step can be combined with, for example, a heat treatment step for activating ion-implanted impurities.
［第２の実施例］
次に、本発明のｎチャネル型絶縁ゲート電界効果トランジスタおよびpチャネル型絶縁ゲート電界効果トランジスタを備える半導体装置の製造方法の第２の実施例について説明する。図１０（ａ）乃至図１１（ｈ）は、本実施例の半導体装置の製造方法を工程順に示す断面図である。本実施例が前述の第1の実施例と異なる点は、あらかじめダミーゲート電極を作製し、ソースおよびドレインに注入した不純物の活性化が終了した後に、ダミーゲート電極を取り除き、メタルゲート電極を作製する点にある。この方法によれば、ゲート絶縁膜として耐熱性が比較的低い高比誘電率膜を使用することができる。また、ゲート電極の抵抗を低減するために裏打ちする導電性材料として、Ａｌ等の低融点金属を使用することも可能となる。まず、図１０(ａ)に示すように、前述の第１の実施例と同様に、シリコン基板1上にｐ型ウエル１ａとｎ型ウエル１ｂとを形成し、各ウエル１ａ、１ｂの表層部に素子分離領域２を選択的に形成する。続いて、後の工程において除去されるダミー絶縁膜１３として、膜厚が例えば2乃至6nm程度のシリコン酸化膜を形成する。次に、膜厚が例えば約150nmであるポリシリコン膜１４および膜厚が例えば約50nmであるシリコン窒化膜１５を形成し、ポリシリコン膜１４およびシリコン窒化膜１５からなる積層膜を形成する。次に、この積層膜を電極形状にパターニングし、後の工程において除去されるダミーゲート電極を形成する。次に、このダミーゲート電極をマスクとして、イオン注入技術によりソースおよびドレインの不純物拡散層の一部となるエクステンション領域６を形成する。そして、前述の第1の実施例と同様な条件により、不純物を活性化させるための熱処理を行う。次に、シリコン窒化膜をCVD技術により成膜し、このシリコン窒化膜の側面部以外をRIE技術により選択的に除去することにより、ダミーゲート電極の側方に、シリコン窒化膜からなり厚さが20乃至40nm程度である側壁７を形成する。次に、ダミーゲート電極および側壁７をマスクとして、イオン注入技術によりソースおよびドレインの高濃度不純物拡散層となる拡散領域８を形成する。そして、前述の第１の実施例と同様な条件により、不純物を活性化させるための熱処理を行う。次に、サリサイドプロセス技術により、ダミーゲート電極および側壁７をマスクとして、ソースおよびドレイン領域のみに膜厚が例えば約40nmのシリサイド膜(図示せず)を形成する。次に、例えばシリコン酸化膜をCVD法により堆積し、層間絶縁膜９を形成する。
[Second Embodiment]
Next, a description will be given of a second embodiment of a method for manufacturing a semiconductor device including an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor according to the present invention. FIG. 10A to FIG. 11H are cross-sectional views showing the manufacturing method of the semiconductor device of this embodiment in the order of steps. This embodiment is different from the first embodiment described above in that a dummy gate electrode is prepared in advance, and after the activation of impurities implanted into the source and drain is completed, the dummy gate electrode is removed and a metal gate electrode is manufactured. There is in point to do. According to this method, a high dielectric constant film having relatively low heat resistance can be used as the gate insulating film. In addition, a low melting point metal such as Al can be used as a conductive material to be lined in order to reduce the resistance of the gate electrode. First, as shown in FIG. 10A, a p-
次に、図１０(ｂ)に示すように、層間絶縁膜９の表面をCMP技術により平坦化することにより、ダミーゲート電極の表面、即ちシリコン窒化膜１５の表面を露出させる。次に、図１０(ｃ)に示すように、例えば燐酸を使用して、ダミーゲート電極上部のシリコン窒化膜１５を層間絶縁膜９に対して選択的に除去する。これにより、ポリシリコン膜１４が露出する。続いて、フッ素等のラジカルを使用するエッチング技術により、ポリシリコン膜１４を層間絶縁膜９および側壁７に対して選択的に除去する。次に、希フッ酸等のウエットエッチングによりシリコン酸化膜からなるダミー絶縁膜１３を除去し、溝１７を形成する。続いて、図１０(d)に示すように、ゲート絶縁膜１８ａおよび１８ｂ(図１１(ｇ)参照)を形成するための積層ゲート絶縁膜：ＨｆＯ２/ＨｆＳｉＯ２膜１８をスパッタリング法又はCVD法等の方法により、おのおの0.5nm/3nm程度の厚さに成膜する。ＨｆＳｉＯ２膜の組成比は例えばＳｉ/(Ｓｉ+Ｈｆ)=10乃至50原子％である。そして、ｎ型MISFET形成領域１１の積層ゲート絶縁膜の表面の上にマスクし、ｐ型MISFET形成領域１２の積層ゲート絶縁膜の表面のＨｆＯ２を除去し、図１１(ｅ)に示すように、ｎおよびｐ型MISFET形成領域のゲート絶縁膜１８ａおよび１８ｂを各々ＨｆＯ２/ＨｆＳｉＯ２膜およびＨｆＳｉＯ２膜とする。次に、図１１(ｆ)に示すように、ゲート絶縁膜上にCVD法又はスパッタリング法により、ＨｆＮ膜２０を成膜する。その膜厚は例えば20乃至200nmである。次に、熱処理により、図１１(ｇ)に示すように、ｎ型MISFET形成領域１１上のＨｆＮ膜とゲート絶縁膜との界面にゲート電極に含まれるIV族遷移金属と酸素を含むがシリコンは含まない界面層（図示せず）が自己整合的に形成され、ＨｆＮ膜と界面層（図示せず）とからなるメタルゲート材料層２０ａ'が形成される。ｎ型MISFET形成領域１１上のメタルゲート材料層２０ａ'の仕事関数はｎ型MISFETのゲート電極材料に適した4.0〜4.2eVとなっている。一方同時に、ｐ型MISFET形成領域１２上のＨｆＮ膜とゲート絶縁膜との界面にゲート電極に含まれるIV族遷移金属と酸素および金属的シリコン（酸化数が0）からなる界面層（図示せず）が自己整合的に形成され、ＨｆＮと界面層とからなるメタルゲート材料層２０ｂ'が形成される。ｐ型MISFET形成領域１２上に形成されたメタルゲート材料層２０ｂ'の仕事関数は、メタルゲート材料層２０ａ'の仕事関数よりも0.8eV程度高くなっており、例えば4.9eVであり、ｐ型MISFETのゲート電極材料に適している。
次に、図１１(ｈ)に示すように、CMPにより平坦化して、層間絶縁膜9上のメタルゲート材料層２０a'、２０b'およびゲート絶縁膜１８ａ、１８ｂを除去する。これにより、層間絶縁膜９が露出されると共に、ｎ型MISFET形成領域１１においては、溝１７内にゲート絶縁膜１８ａおよびゲート電極２０ａが形成され、ｐ型MISFET形成領域１２においては、ゲート絶縁膜１８ｂおよびゲート電極２０bが形成される。
Next, as shown in FIG. 10B, the surface of the
Next, as shown in FIG. 11H, planarization is performed by CMP to remove the metal gate material layers 20a ′ and 20b ′ and the
本実施例においては、ｎ型MISFET用およびｐ型MISFET用の２種類のメタルゲート材料層を、IV族遷移金属を主成分とする導電性材料と、ゲート絶縁膜との界面における自己整合的な界面反応によって生成される界面層とから形成している。その結果、しきい値のばらつきを抑制し歩留まりを向上させつつ、ｎおよびｐチャネル型絶縁ゲート電界効果トランジスタのしきい値電圧を低くすることができる。また、本実施例においては、ダミーゲート絶縁膜１３およびダミーゲート電極を形成し、これらをマスクとして不純物の注入を行い、この不純物を活性化させるための熱処理を行い、その後、ダミーゲート電極およびダミーゲート絶縁膜１３を除去して、ゲート絶縁膜１８ａおよび１８ｂ並びにゲート電極２０ａおよび２０ｂを形成している。これにより、ゲート絶縁膜１８ａおよび１８b並びにゲート電極２０ａおよび２０ｂが活性化熱処理に曝されることを防止できる。この結果、ゲート絶縁膜として耐熱性が比較的低い高比誘電率材料を使用することができる。また、ゲート電極を形成するための導電性材料層としてIV族遷移金属を主成分として含む層上に低耐熱性で低比抵抗の導電性材料層を裏打ち層として形成することができる。この場合、裏打ち層は、ゲート電極の界面層を形成するための熱処理工程の後に形成するようにしてもよい。なお、本実施例においては、ゲート電極を形成する材料としてＨｆＮを使用する例を示したが、ゲート電極はIV族遷移金属を主成分として含む他の導電性の膜により形成してもよい。また、界面層を形成するための熱処理は、層間絶縁膜９上のＨｆＮ膜２０を除去した後に行ってもよい。
In this embodiment, two types of metal gate material layers for n-type MISFET and p-type MISFET are self-aligned at the interface between the conductive material mainly composed of group IV transition metal and the gate insulating film. And an interface layer formed by an interface reaction. As a result, the threshold voltage of the n- and p-channel insulated gate field effect transistors can be lowered while suppressing variations in threshold values and improving the yield. Further, in this embodiment, the dummy
１、１０１ シリコン基板
１ａ、１０１ａ ｐ型ウエル
１ｂ、１０１ｂ ｎ型ウエル
２、１０２ 素子分離領域
３ ＨｆＳｉＯ２/ＨｆＯ２膜
３ａ、３ｂ、１８ａ、１８ｂ、１０４、１０７ ゲート絶縁膜
４ ＴｉＮ膜
４ａ、４ｂ、２０ａ、２０ｂ メタルゲート電極
４ａ'、４ｂ'、２０ａ'、２０ｂ' メタルゲート材料層
５ マスク
６ エクステンション領域
７ 側壁
８ 拡散領域
９ 層間絶縁膜
１１ ｎ型MISFET形成領域
１２ ｐ型MISFET形成領域
１３ ダミー絶縁膜
１４ ポリシリコン膜
１５ シリコン窒化膜
１７ 溝
１８ ＨｆＯ２/ＨｆＳｉＯ２膜
２０ ＨｆＮ膜
５１ Ｓｉ基板
５２ ＳｉＯ２層
５３ 下地Ｈｆシリケート層
５４ 表面Ｈｆシリケート層
５５ ＴｉＮ電極
１０３ ｐ型不純物拡散層
１０４ａ、１０７ａ 基板側界面層
１０４ｂ、１０７ｂ 高比誘電率絶縁膜
１０５ｎ、１０５ｐ ゲート電極
１０５ａ 下層電極層
１０５ｂ 上層電極層
１０５ｃ、１０５ｄ 電極側界面層
DESCRIPTION OF SYMBOLS 1,101
Claims (18)
（２）少なくともゲート絶縁膜と接触する部分がIV族遷移金属を含んでいる導電性材料層を形成する工程と、
（３）前記導電性材料層をｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形状にパターニングする工程と、
（４）ｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのソース・ドレイン領域を形成する工程と、
を有する半導体装置の製造方法であって、ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素とが含まれる界面層を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素と金属的シリコン（酸化数が０）が含まれる界面層をそれぞれ形成する熱処理工程が含まれることを特徴とする半導体装置の製造方法。 (1) The n channel type insulated gate field effect transistor forming region has a gate insulating film made of a high relative dielectric constant insulating film not containing silicon, and the p channel type insulated gate field effect transistor forming region has silicon on the outermost surface. Forming a gate insulating film comprising a high relative dielectric constant insulating film,
(2) forming a conductive material layer in which at least a portion in contact with the gate insulating film contains a group IV transition metal;
(3) patterning the conductive material layer into gate electrode shapes of an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor;
(4) forming source / drain regions of the n-channel insulated gate field effect transistor and the p-channel insulated gate field effect transistor;
And a p-channel interface layer containing a Group IV transition metal and oxygen between the conductive material layer and the gate insulating film in the n-channel insulated gate field effect transistor formation region. Includes a heat treatment step of forming an interface layer containing a group IV transition metal, oxygen, and metallic silicon (with an oxidation number of 0) between the conductive material layer and the gate insulating film in the type insulating gate field effect transistor formation region A method for manufacturing a semiconductor device.
（２′）ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域およびｐチャネル型絶縁ゲート電界効果トランジスタ形成領域にソース・ドレイン領域を形成する工程と、
（３′）前記ダミーゲートを埋め込む絶縁膜を成膜し前記ダミーゲートをエッチング除去してゲート電極形成領域に開口を有する層間絶縁膜を形成する工程と、
（４′）ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含まない高比誘電率絶縁膜からなるゲート絶縁膜を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域に最表面がシリコンを含む高比誘電率絶縁膜からなるゲート絶縁膜をそれぞれ形成する工程と、
（５′）少なくともゲート絶縁膜と接触する部分がIV族遷移金属を含んでいる導電性材料層を形成する工程と、
（６′）前記導電性材料層をｎチャネル型絶縁ゲート電界効果トランジスタおよびｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形状にパターニングする工程と、
を有する半導体装置の製造方法であって、ｎチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素とが含まれる界面層を、ｐチャネル型絶縁ゲート電界効果トランジスタ形成領域の導電性材料層とゲート絶縁膜との間にIV族遷移金属と酸素と金属的シリコン（酸化数が０）が含まれる界面層をそれぞれ形成する熱処理工程が含まれることを特徴とする半導体装置の製造方法。 (1 ′) forming a dummy gate in the n-channel insulated gate field effect transistor forming region and the p-channel insulated gate field effect transistor forming region;
(2 ′) forming a source / drain region in the n-channel insulated gate field effect transistor forming region and the p-channel insulated gate field effect transistor forming region;
(3 ′) forming an insulating film for embedding the dummy gate, etching away the dummy gate, and forming an interlayer insulating film having an opening in a gate electrode formation region;
(4 ') An n channel type insulated gate field effect transistor forming region is formed with a gate insulating film made of a high relative dielectric constant insulating film containing no silicon, and an p channel type insulated gate field effect transistor forming region is formed with an outermost surface of silicon. Forming a gate insulating film comprising a high relative dielectric constant insulating film containing
(5 ′) forming a conductive material layer in which at least a portion in contact with the gate insulating film contains a group IV transition metal;
(6 ′) patterning the conductive material layer into gate electrode shapes of an n-channel insulated gate field effect transistor and a p-channel insulated gate field effect transistor;
And a p-channel interface layer containing a Group IV transition metal and oxygen between the conductive material layer and the gate insulating film in the n-channel insulated gate field effect transistor formation region. Includes a heat treatment step of forming an interface layer containing a group IV transition metal, oxygen, and metallic silicon (with an oxidation number of 0) between the conductive material layer and the gate insulating film in the type insulating gate field effect transistor formation region A method for manufacturing a semiconductor device.
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