JP4791839B2 - Current mode control type DC-DC converter - Google Patents

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Description

本発明はＤＣ−ＤＣコンバータに係り、より詳細には電流モード制御方式のＤＣ−ＤＣコンバータに関する。   The present invention relates to a DC-DC converter, and more particularly to a current mode control type DC-DC converter.

電流モード制御方式のＤＣ−ＤＣコンバータは、ライン・レギュレーションに優れている、位相補償が簡単である、電流制御が容易に実現できる、並列に構成して大容量化するのに適しているなど、多くの利点があることから、近年頻繁に用いられるようになってきた。   The DC-DC converter of the current mode control system is excellent in line regulation, simple phase compensation, current control can be easily realized, suitable for parallel configuration and large capacity, etc. Due to its many advantages, it has been used frequently in recent years.

図１は、トランジスタ技術２００４年４月号２１３頁、タイトル「電流モードＤＣ−ＤＣコンバータの設計」の図２（非特許文献）であり、電流モード制御のＤＣ−ＤＣコンバータの基本回路として紹介されている回路図である。以下、図１を参照して回路の動作を説明する。   FIG. 1 is FIG. 2 (Non-Patent Document) of the title “Design of Current Mode DC-DC Converter” on page 213 of the April 2004 issue of Transistor Technology, which is introduced as a basic circuit of a current mode control DC-DC converter. FIG. The operation of the circuit will be described below with reference to FIG.

ＲＳタイプフリップフロップ回路（以下ＲＳ−ＦＦとする。）２１は、セット入力端子Ｓにクロック信号ＣＬＫが入力されると、このクロック信号ＣＬＫの立ち上がりでセットされる。そして、ＲＳ−ＦＦ２１がセットされると、ＲＳ−ＦＦ２１は出力端子Ｑより出力信号としてハイレベルの信号を出力する。この出力信号は、ドライバ回路１６を介してＮＭＯＳトランジスタを用いたスイッチング素子Ｍ１のゲートに印加される。そして、スイッチング素子Ｍ１はオンとなる。   When the clock signal CLK is input to the set input terminal S, the RS type flip-flop circuit (hereinafter referred to as RS-FF) 21 is set at the rising edge of the clock signal CLK. When the RS-FF 21 is set, the RS-FF 21 outputs a high level signal as an output signal from the output terminal Q. This output signal is applied to the gate of the switching element M1 using an NMOS transistor via the driver circuit 16. Then, the switching element M1 is turned on.

スイッチング素子Ｍ１がオンになると、インダクタＬ１に電流が流れるので、インダクタ電流ＩＬが増加する。それと同時に、直流の電源電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差に相当するエネルギーがインダクタＬ１に蓄積される。   When the switching element M1 is turned on, a current flows through the inductor L1, so that the inductor current IL increases. At the same time, energy corresponding to the potential difference between the DC power supply voltage Vin and the output voltage Vout is accumulated in the inductor L1.

ここで、ＰＷＭコンパレータ１１は、マルチ入力のコンパレータである。ＰＷＭコンパレータ１１の一方の反転入力端子には、インダクタ電流ＩＬに比例した電流が入力され、他方の反転入力端子には、スロープ補償回路１５の出力信号が入力される。ＰＷＭコンパレータ１１の非反転入力端子には、補償器からの出力信号が入力されている。そして、ＰＷＭコンパレータ１１の出力信号は、ＲＳ−ＦＦ２１のリセット入力端子に入力される。   Here, the PWM comparator 11 is a multi-input comparator. A current proportional to the inductor current IL is input to one inverting input terminal of the PWM comparator 11, and an output signal of the slope compensation circuit 15 is input to the other inverting input terminal. The output signal from the compensator is input to the non-inverting input terminal of the PWM comparator 11. Then, the output signal of the PWM comparator 11 is input to the reset input terminal of the RS-FF 21.

ＰＷＭコンパレータ１１では、インダクタ電流ＩＬに比例した電流が、補償器の出力信号とスロープ補償回路１５からの出力信号から決定される所定値に達すると、ＰＷＭコンパレータ１１の出力信号が反転し、ＲＳ−ＦＦ２１をリセットする。その結果、ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号はローレベルとなり、スイッチング素子Ｍ１をオフにする。   In the PWM comparator 11, when the current proportional to the inductor current IL reaches a predetermined value determined from the output signal of the compensator and the output signal from the slope compensation circuit 15, the output signal of the PWM comparator 11 is inverted, and RS− FF21 is reset. As a result, the output signal output from the output terminal Q of the RS-FF 21 becomes a low level, and the switching element M1 is turned off.

スイッチング素子Ｍ１がオフになると、インダクタＬ１に蓄積されたエネルギーが、整流ダイオードＤ１を介してＤＣ−ＤＣコンバータの出力端子に供給され、継続して出力電圧Ｖｏｕｔが出力される。   When the switching element M1 is turned off, the energy stored in the inductor L1 is supplied to the output terminal of the DC-DC converter via the rectifier diode D1, and the output voltage Vout is continuously output.

リセットされたＲＳ−ＦＦ２１は、セット入力端子に入力される次のクロック信号ＣＬＫにより再びセットされ、上述の動作を繰り返す。尚ここで、誤差増幅回路１０は、抵抗ＲＦＢ１と抵抗ＲＦＢ２で分圧された出力電圧Ｖｏｕｔと、基準電圧Ｖｒｅｆの差を増幅している。誤差増幅回路１０の出力信号は、補償器を介してＰＷＭコンパレータ１１の非反転入力端子に印加されている。また、スロープ補償回路１５は、ＰＷＭコンパレータ１１のオンデューティが５０％以上になった場合に発生するサブハーモニック発振を防止している。   The reset RS-FF 21 is set again by the next clock signal CLK input to the set input terminal, and the above-described operation is repeated. Here, the error amplifying circuit 10 amplifies the difference between the output voltage Vout divided by the resistors RFB1 and RFB2 and the reference voltage Vref. The output signal of the error amplifier circuit 10 is applied to the non-inverting input terminal of the PWM comparator 11 through a compensator. The slope compensation circuit 15 prevents subharmonic oscillation that occurs when the on-duty of the PWM comparator 11 is 50% or more.

電流モード制御方式のＤＣ−ＤＣコンバータは、過電流を防止するためＲＳ−ＦＦ２１がセットされてから短時間でリセット可能な状態にあることが好ましい。よって、電流モード制御方式のＤＣ−ＤＣコンバータでは、クロック信号ＣＬＫのデューティを小さくする必要がある。そのため、デューティが約５０％のクロック信号のエッジだけを抽出し、抽出された信号をＲＳ−ＦＦ２１をセットするためのクロック信号ＣＬＫとして利用する方式が採られている。   The current mode control type DC-DC converter is preferably in a state that can be reset in a short time after the RS-FF 21 is set in order to prevent overcurrent. Therefore, in the current mode control type DC-DC converter, it is necessary to reduce the duty of the clock signal CLK. Therefore, a method is employed in which only the edge of the clock signal having a duty of about 50% is extracted and the extracted signal is used as the clock signal CLK for setting the RS-FF 21.

このようなデューティが約５０％のクロック信号を生成するために、図２に示すようなコンデンサ充放電回路が良く用いられている。   In order to generate such a clock signal with a duty of about 50%, a capacitor charge / discharge circuit as shown in FIG. 2 is often used.

図２のクロック生成回路１２は、基準電圧Ｖｓ、抵抗Ｒ３１、Ｒ３２、Ｒ３３と、コンパレータ３１、３２、ノア回路３３、ナンド回路３５、インバータ回路３４、３６、３７、ＰＭＯＳトランジスタＭ３１、ＮＭＯＳトランジスタＭ３２、電流源Ｉ３１、Ｉ３２およびコンデンサＣ３１により構成されている。   2 includes a reference voltage Vs, resistors R31, R32, R33, comparators 31, 32, NOR circuit 33, NAND circuit 35, inverter circuits 34, 36, 37, PMOS transistor M31, NMOS transistor M32, It consists of current sources I31 and I32 and a capacitor C31.

基準電圧Ｖｓは、抵抗Ｒ３１、Ｒ３２、Ｒ３３で分圧されて、抵抗Ｒ３１と抵抗Ｒ３２の接続点から電圧Ａが、抵抗Ｒ３２と抵抗Ｒ３３の接続点から電圧Ｂが出力されている。   The reference voltage Vs is divided by the resistors R31, R32, and R33, and the voltage A is output from the connection point between the resistors R31 and R32, and the voltage B is output from the connection point between the resistors R32 and R33.

コンパレータ３１の反転入力端子には電圧Ａが接続されており、コンパレータ３２の反転入力端子には、電圧Ｂが接続されている。コンパレータ３１とコンパレータ３２の非反転入力端子は共通接続され、コンデンサＣ３１の一端Ｃに接続されている。ここで、コンデンサＣ３１の他端は接地されている。   The voltage A is connected to the inverting input terminal of the comparator 31, and the voltage B is connected to the inverting input terminal of the comparator 32. The non-inverting input terminals of the comparator 31 and the comparator 32 are connected in common and connected to one end C of the capacitor C31. Here, the other end of the capacitor C31 is grounded.

コンデンサＣ３１の一端Ｃは、ＰＭＯＳトランジスタＭ３１と電流源Ｉ３１を介して電源電圧Ｖｉｎに接続されている。さらに、コンデンサＣ３１の一端Ｃは、ＮＭＯＳトランジスタ３２と電流源Ｉ３２を介して接地されている。   One end C of the capacitor C31 is connected to the power supply voltage Vin via the PMOS transistor M31 and the current source I31. Furthermore, one end C of the capacitor C31 is grounded via the NMOS transistor 32 and the current source I32.

コンデンサＣの一端Ｃの電圧である電圧Ｃが電圧Ｂより低いとき、コンパレータ３１とコンパレータ３２の出力信号は、ともにローレベルとなる。すると、インバータ３４の出力信号はローレベルとなるので、ＰＭＯＳトランジスタＭ３１がオン、ＮＭＯＳトランジスタＭ３２がオフとなる。よって、コンデンサＣ３１は電流源Ｉ３１により充電され、コンデンサＣ３１の一端Ｃの電圧である電圧Ｃは上昇する。   When the voltage C, which is the voltage at one end C of the capacitor C, is lower than the voltage B, the output signals of the comparator 31 and the comparator 32 are both at a low level. Then, since the output signal of the inverter 34 becomes a low level, the PMOS transistor M31 is turned on and the NMOS transistor M32 is turned off. Therefore, the capacitor C31 is charged by the current source I31, and the voltage C, which is the voltage at one end C of the capacitor C31, increases.

電圧Ｃが上昇して電圧Ｂを超えると、コンパレータ３２の出力信号はハイレベルとなり、ナンド回路３５の一方の入力端子にはハイレベルの信号が入力される。ここで、コンパレータ３１の出力信号はローレベルのままであるから、ナンド回路３５の他方の入力端子にはローレベルが入力される。その結果、インバータ３４の出力信号はローレベルを維持し、コンデンサＣ３１は電流源Ｉ３１により充電され続ける。   When the voltage C rises and exceeds the voltage B, the output signal of the comparator 32 becomes high level, and a high level signal is input to one input terminal of the NAND circuit 35. Here, since the output signal of the comparator 31 remains at a low level, a low level is input to the other input terminal of the NAND circuit 35. As a result, the output signal of the inverter 34 is maintained at a low level, and the capacitor C31 is continuously charged by the current source I31.

電圧Ｃがさらに上昇して電圧Ａを超えると、コンパレータ３１とコンパレータ３２の出力信号は、ともにハイレベルとなる。すると、インバータ３４の出力信号はハイレベルになるので、ＰＭＯＳトランジスタＭ３１がオフ、ＮＰＯＳトランジスタＭ３２がオンとなる。よって、コンデンサ３１は電流源Ｉ３２で放電される。   When the voltage C further rises and exceeds the voltage A, both the output signals of the comparator 31 and the comparator 32 become high level. Then, since the output signal of the inverter 34 becomes high level, the PMOS transistor M31 is turned off and the NPOS transistor M32 is turned on. Therefore, the capacitor 31 is discharged by the current source I32.

コンデンサＣ３１の放電が始まると、電圧Ｃはすぐに電圧Ａ以下となる。そして、コンパレータ３１の出力信号はローレベルとなり、このローレベルの信号が、ノア回路３３に一方の入力端子に入力される。ここで、コンパレータ３２の出力信号はハイレベルのままであるから、ノア回路３３の他方の入力端子には、ハイレベルの信号が入力される。よって、インバータ回路３４からの出力信号はハイレベルを維持し、コンデンサＣ３１は電流源Ｉ３２によって放電され続ける。   When the discharge of the capacitor C31 starts, the voltage C immediately becomes equal to or lower than the voltage A. Then, the output signal of the comparator 31 becomes a low level, and this low level signal is inputted to one input terminal of the NOR circuit 33. Here, since the output signal of the comparator 32 remains at a high level, a high level signal is input to the other input terminal of the NOR circuit 33. Therefore, the output signal from the inverter circuit 34 is maintained at a high level, and the capacitor C31 is continuously discharged by the current source I32.

電圧Ｃがさらに低下して電圧Ｂよりも低くなると、コンパレータ３１とコンパレータ３２の出力信号は、ともにローレベルに戻る。よって、ＰＭＯＳトランジスタＭ３１がオン、ＮＭＯＳトランジスタＭ３２がオフとなり、コンデンサＣ３１は再び電流源Ｉ３１で充電される。   When the voltage C further decreases and becomes lower than the voltage B, the output signals of the comparator 31 and the comparator 32 both return to the low level. Therefore, the PMOS transistor M31 is turned on, the NMOS transistor M32 is turned off, and the capacitor C31 is charged again by the current source I31.

クロック生成回路１２は、このような動作を繰り返し行うことでクロック信号ＯＳＣＣＬＫを生成する。クロック信号ＯＳＣＣＬＫは、インバータ回路３４の出力信号をインバータ回路３７で反転して出力したものである。尚このクロック生成回路１２では、電流源Ｉ３１と電流源Ｉ３２の電流値を同じ値にすると、デューティ５０％のクロック信号ＯＳＣＣＬＫを得ることができる。   The clock generation circuit 12 generates the clock signal OSCCLK by repeating such an operation. The clock signal OSCCLK is obtained by inverting the output signal of the inverter circuit 34 by the inverter circuit 37 and outputting it. In the clock generation circuit 12, when the current values of the current source I31 and the current source I32 are set to the same value, the clock signal OSCCLK having a duty of 50% can be obtained.

クロック生成回路１２で生成されたクロック信号ＯＳＣＣＬＫはエッジ抽出回路４０へ入力される。エッジ抽出回路４０では、クロック信号ＯＳＣＣＬＫの立ち上がりエッジを抽出し、デューティの小さいクロック信号ＣＬＫを生成し、このクロック信号ＣＬＫを電流モード制御方式のＤＣ−ＤＣコンバータに供給している。
トランジスタ技術、２００４年４月号、２１３ページ、図２ The clock signal OSCCLK generated by the clock generation circuit 12 is input to the edge extraction circuit 40. The edge extraction circuit 40 extracts a rising edge of the clock signal OSCCLK, generates a clock signal CLK with a small duty, and supplies the clock signal CLK to a current mode control type DC-DC converter.
Transistor Technology, April 2004, page 213, Figure 2

しかしながら、ＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１のオン・オフが切換わる瞬間は、ＤＣ−ＤＣコンバータを構成する回路における電流変化が大きく、接地電位が変化する。このためスイッチング素子Ｍ１のオン・オフの切換え時において、図２に示す構成のクロック生成回路１２内のコンデンサＣ３１の一端の電圧である三角波（電圧Ｃ）に、図３に示すようなノイズが発生する。（図３参照）ここで、図３は、従来の電流モード制御法時のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。   However, at the moment when the switching element M1 in the DC-DC converter is switched on / off, a current change in the circuit constituting the DC-DC converter is large, and the ground potential changes. Therefore, when the switching element M1 is switched on / off, noise as shown in FIG. 3 is generated in the triangular wave (voltage C) that is the voltage at one end of the capacitor C31 in the clock generation circuit 12 having the configuration shown in FIG. To do. Here, FIG. 3 is a timing chart showing the operation of the DC-DC converter in the conventional current mode control method.

このノイズが、三角波（電圧Ｃ）の折り返し電圧である電圧Ａと電圧Ｂの付近、すなわち、クロック信号ＯＳＣＣＬＫのエッジ部分で発生した場合、このノイズの影響を受けてクロック信号ＯＳＣＣＬＫにジッタが生じる。   When this noise is generated in the vicinity of the voltage A and the voltage B, which are the folding voltages of the triangular wave (voltage C), that is, at the edge portion of the clock signal OSCCLK, jitter is generated in the clock signal OSCCLK under the influence of this noise.

ここで、スイッチング素子Ｍ１がオフからオンに切換わるとき、すなわち電圧Ｂの付近において発生するジッタについては、クロック信号ＣＬＫでＲＳ−ＦＦ２１をセットした後に発生するものである。この場合、ＲＳ−ＦＦ２１はＰＷＭコンパレータ１１の出力信号によりリセットされるまでセットされた状態を維持するため、ＲＳ−ＦＦ２１がセットされた後に発生するジッタによりＤＣ−ＤＣコンバータを構成する回路の動作が影響を受けることはない。   Here, when the switching element M1 is switched from off to on, that is, in the vicinity of the voltage B, jitter occurs after the RS-FF 21 is set by the clock signal CLK. In this case, since the RS-FF 21 maintains the set state until it is reset by the output signal of the PWM comparator 11, the operation of the circuits constituting the DC-DC converter is caused by jitter generated after the RS-FF 21 is set. It will not be affected.

しかし、スイッチング素子Ｍ１がオンからオフに切換わるとき、すなわち電圧Ａの付近においてジッタが発生すると、エッジ抽出回路４０がジッタ部分の立ち上がりエッジを抽出してしまう。すなわち、本来クロック信号ＯＳＣＣＬＫの立ち上がりエッジのみを抽出するエッジ抽出回路４０は、クロック信号ＯＳＣＣＬＫの立ち下り時に発生したジッタ部分の立ち上がりエッジを抽出してしまう。   However, when the switching element M1 switches from on to off, that is, when jitter occurs in the vicinity of the voltage A, the edge extraction circuit 40 extracts the rising edge of the jitter portion. In other words, the edge extraction circuit 40 that originally extracts only the rising edge of the clock signal OSCCLK extracts the rising edge of the jitter portion that occurs when the clock signal OSCCLK falls.

このためエッジ抽出回路４０は、図３の区間２に示すように、クロック信号ＯＳＣＣＬＫの立下がり時であり、本来クロック信号ＣＬＫが生成されない部分にクロック信号ＣＬＫを生成する。   Therefore, the edge extraction circuit 40 generates the clock signal CLK at a portion where the clock signal CLK is not originally generated when the clock signal OSCCLK falls as shown in the section 2 of FIG.

このように、スイッチング素子Ｍ１のオンからオフへの切換え時においては、ジッタの影響により、誤ったタイミングでクロック信号ＣＬＫが生成されてしまい、さらにはこの誤ったタイミングで生成されたクロック信号ＣＬＫによりスイッチングＭ１がドライブされ、出力電圧に変動を招くという問題点があった。   As described above, when the switching element M1 is switched from on to off, the clock signal CLK is generated at an incorrect timing due to the influence of jitter, and further, the clock signal CLK generated at the incorrect timing is used. There is a problem that the switching M1 is driven and the output voltage varies.

本発明は、このような問題点を鑑みて、これらを解決すべくなされたものであり、スイッチング素子がスイッチングノイズにより発生するジッタの影響により、誤ったタイミングでドライブされることを防止し、出力電圧変動の無い電流モード制御方式のＤＣ−ＤＣコンバータを提供することを目的としている。   The present invention has been made in view of such problems, and has been made to solve these problems. The switching element is prevented from being driven at an incorrect timing due to the influence of jitter generated by switching noise, and output. An object of the present invention is to provide a current mode control type DC-DC converter without voltage fluctuation.

上記目的を達成するために、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは次の如き構成を採用した。   In order to achieve the above object, the current mode control type DC-DC converter of the present invention employs the following configuration.

本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、クロック信号生成手段により生成されたクロック信号によりセットされ、ＰＷＭコンパレータの出力信号によりリセットされるフリップフロップ回路を備えた電流モード制御方式のＤＣ−ＤＣコンバータにおいて、前記ＰＷＭコンパレータの出力信号により、前記フリップフロップ回路をリセットしてから、所定時間、前記フリップフロップ回路がセットされるのを阻止する阻止手段を設けた構成とすることができる。   The current mode control type DC-DC converter of the present invention includes a flip-flop circuit that is set by the clock signal generated by the clock signal generation means and is reset by the output signal of the PWM comparator. The DC converter may be configured to include blocking means for preventing the flip-flop circuit from being set for a predetermined time after the flip-flop circuit is reset by the output signal of the PWM comparator.

これにより、前記フリップフロック回路がセットされるタイミングが制御され、さらには前記フリップフロップ回路のセット時における出力信号が出力されるタイミングを制御する。   Thereby, the timing when the flip-flop circuit is set is controlled, and further, the timing when the output signal is output when the flip-flop circuit is set is controlled.

また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記クロック信号生成手段は、クロック生成回路と、前記クロック生成回路により生成されるクロック信号のエッジを抽出するエッジ抽出回路とで構成され、前記クロック生成回路は、一端が接地されたコンデンサと、該コンデンサの充放電を行うスイッチング素子と、前記コンデンサの充電電圧に基づいて前記スイッチング素子のオン・オフを制御する制御手段を備え、前記エッジ抽出回路は、前記クロック生成回路により生成されたクロック信号の立ち上がりエッジ、または立ち下がりエッジを抽出する構成とすることができる。   In order to achieve the above object, the DC-DC converter of the current mode control system according to the present invention further includes a clock generation circuit, a clock generation circuit, and an edge of a clock signal generated by the clock generation circuit. The clock generation circuit includes a capacitor having one end grounded, a switching element that charges and discharges the capacitor, and on / off of the switching element based on a charging voltage of the capacitor. Control means for controlling off may be provided, and the edge extraction circuit may be configured to extract a rising edge or a falling edge of a clock signal generated by the clock generation circuit.

これにより、前記クロック生成回路で生成された前記クロック信号の立ち上がりエッジまたは立ち下りエッジを抽出し、デューティの小さいクロック信号を生成する。   As a result, the rising edge or the falling edge of the clock signal generated by the clock generation circuit is extracted, and a clock signal with a small duty is generated.

また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記エッジ抽出回路は、Ｄフリップフロップ回路を用いて構成され、前記Ｄフリップフロップ回路は、データ入力端子に電源電圧が印加され、クロック入力端子に前記クロック生成回路により生成される信号が印加され、出力端子に前記フリップフロップ回路のセット入力端子が接続され、リセット入力端子に前記フリップフロップ回路の出力端子を接続した構成とすることができる。   In order to achieve the above object, the DC-DC converter of the current mode control system according to the present invention is further configured such that the edge extraction circuit includes a D flip-flop circuit, and the D flip-flop circuit includes a data A power supply voltage is applied to an input terminal, a signal generated by the clock generation circuit is applied to a clock input terminal, a set input terminal of the flip-flop circuit is connected to an output terminal, and a reset input terminal of the flip-flop circuit is connected The output terminal can be connected.

これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされ、前記フリップフロップ回路の出力信号によりリセットされる。   Thus, the D flip-flop circuit is set by the clock signal generated by the clock generation circuit and reset by the output signal of the flip-flop circuit.

また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記阻止手段は、前記Ｄフリップフロップ回路のリセット入力端子と、前記フリップフロップ回路の出力端子の間に配設された遅延回路である構成とすることができる。   In order to achieve the above object, the current mode control type DC-DC converter according to the present invention is further configured such that the blocking means includes a reset input terminal of the D flip-flop circuit and an output terminal of the flip-flop circuit. A configuration in which the delay circuit is provided between them can be employed.

これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされてから、遅延回路により所定時間遅延されて、前記フリップフロップ回路の出力信号によりリセットされる。   Accordingly, the D flip-flop circuit is set by the clock signal generated by the clock generation circuit, then delayed by a predetermined time by the delay circuit, and reset by the output signal of the flip-flop circuit.

また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、該電流モード制御方式のＤＣ−ＤＣコンバータは、前記フリップフロップ回路と、該電流モード制御方式のＤＣ−ＤＣコンバータの出力端子との間に、前記フリップフロップ回路の出力信号により制御されるスイッチング素子を備え、前記遅延回路の遅延時間は、前記スイッチング素子のオン・オフ切換時に発生するジッタの継続時間よりも長い構成とすることができる。   In order to achieve the above object, the current mode control type DC-DC converter according to the present invention further includes the flip-flop circuit and the current mode control type DC-DC converter. A switching element controlled by the output signal of the flip-flop circuit is provided between the output terminal of the DC-DC converter, and the delay time of the delay circuit is a continuation of jitter generated when the switching element is switched on / off. It can be configured longer than time.

これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされてから、ジッタの継続時間より遅れて、前記フリップフロップ回路の出力信号によりリセットされる。   As a result, the D flip-flop circuit is reset by the output signal of the flip-flop circuit after being set by the clock signal generated by the clock generation circuit and later than the jitter duration.

本発明の電流モード制御方式のＤＣ−ＤＣコンバータによれば、スイッチング素子のオン・オフ切換えに伴うスイッチングノイズにより発生するジッタの影響により、誤ったタイミングでスイッチング素子がドライブされることを防止することができる。   According to the DC-DC converter of the current mode control system of the present invention, it is possible to prevent the switching element from being driven at an incorrect timing due to the influence of jitter generated by the switching noise accompanying switching of the switching element. Can do.

本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、阻止手段により、所定時間、フリップフロップ回路がセットされるのを阻止し、スイッチング素子のオン・オフの切換え時に発生するジッタにより前記スイッチング素子が誤ってスイッチングされるのを防止するものである。以下に図面を参照して本発明の実施例について詳細に説明する。   In the DC-DC converter of the current mode control system according to the present invention, the blocking means prevents the flip-flop circuit from being set for a predetermined time by the blocking means. It is intended to prevent erroneous switching. Embodiments of the present invention will be described below in detail with reference to the drawings.

図４は、本発明の実施例１を示す電流モード制御方式のＤＣ−ＤＣコンバータ１のブロック図である。なお、図４に示すＤＣ−ＤＣコンバータ１おいて、背景技術で説明した図１に示すＤＣ−ＤＣコンバータと同様の構成であるものは、図１と同様の符号を付与した。   FIG. 4 is a block diagram of a DC-DC converter 1 of a current mode control system showing Embodiment 1 of the present invention. In addition, in the DC-DC converter 1 shown in FIG. 4, what has the same configuration as that of the DC-DC converter shown in FIG.

本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１は、誤差増幅回路１０、ＰＷＭコンパレータ１１、クロック生成回路１２、Ｄタイプフリップフロップ回路１３（以下Ｄ−ＦＦ１３）、遅延回路１４、インバータ回路１９、ＲＳ−ＦＦ２１、ドライバ回路２６、電流検出回路２７、スロープ補償回路２８、ＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタを用いた同期整流素子Ｍ２０、ＰＭＯＳトランジスタを用いたスイッチング素子Ｍ３０、インダクタＬ１、コンデンサＣ１および出力電圧Ｖｏｕｔを分圧するための抵抗Ｒ２、抵抗Ｒ３から構成されている。   The current mode control type DC-DC converter 1 of the present invention includes an error amplification circuit 10, a PWM comparator 11, a clock generation circuit 12, a D-type flip-flop circuit 13 (hereinafter referred to as D-FF 13), a delay circuit 14, an inverter circuit 19, RS-FF 21, driver circuit 26, current detection circuit 27, slope compensation circuit 28, PMOS transistor M10, synchronous rectification element M20 using an NMOS transistor, switching element M30 using a PMOS transistor, inductor L1, capacitor C1, and output voltage Vout Is composed of a resistor R2 and a resistor R3.

ＤＣ−ＤＣコンバータ１において、ＲＳ−ＦＦ２１は、Ｄ−ＦＦ１３の出力信号によりセットされ、ＰＷＭコンパレータ１１の出力信号によりセットされる。ＤＣ−ＤＣコンバータ１では、このＲＳ−ＦＦ２１の出力信号でＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０のオン・オフを制御することにより、出力電圧Ｖｏｕｔを一定に保つ制御を行っている。   In the DC-DC converter 1, the RS-FF 21 is set by the output signal of the D-FF 13 and is set by the output signal of the PWM comparator 11. In the DC-DC converter 1, the output voltage Vout is kept constant by controlling on / off of the PMOS transistor M 10, the synchronous rectifier element M 20, and the switching element M 30 with the output signal of the RS-FF 21.

誤差増幅回路１０の反転入力端子には、基準電圧ｖｒｅｆが印加されている。そして、誤差増幅回路１０の非反転入力端子には、抵抗Ｒ２と抵抗Ｒ３によって分圧された出力電圧Ｖｏｕｔが印加されている。誤差増幅回路１０では、分圧された出力電圧Ｖｏｕｔと、基準電圧Ｖｒｅｆの差を増幅して出力する。   A reference voltage vref is applied to the inverting input terminal of the error amplifier circuit 10. The output voltage Vout divided by the resistors R2 and R3 is applied to the non-inverting input terminal of the error amplifier circuit 10. The error amplification circuit 10 amplifies and outputs the difference between the divided output voltage Vout and the reference voltage Vref.

ＰＷＭコンパレータ１１の反転入力端子には、誤差増幅回路１０の出力端子が接続され、誤差増幅回路１０の出力信号が印加される。ＰＷＭコンパレータ１１の非反転入力端子には、スロープ補償回路２８の出力端子が接続され、スロープ補償回路２８からの出力信号が印加される。ＰＷＭコンパレータ１１では、誤差増幅回路１０の出力信号と、スロープ補償回路２８の出力信号に基づいてＰＷＭ信号を生成している。   The output terminal of the error amplifier circuit 10 is connected to the inverting input terminal of the PWM comparator 11, and the output signal of the error amplifier circuit 10 is applied. The output terminal of the slope compensation circuit 28 is connected to the non-inverting input terminal of the PWM comparator 11, and the output signal from the slope compensation circuit 28 is applied. The PWM comparator 11 generates a PWM signal based on the output signal of the error amplifier circuit 10 and the output signal of the slope compensation circuit 28.

クロック生成回路１２は、背景技術の図２で説明した回路と同様のコンデンサ充放電回路が使用されており、クロック信号ＯＳＣＣＬＫが生成されている。クロック生成回路１２の出力端子は、Ｄ−ＦＦ１３のクロック入力端子Ｃに接続されており、このクロック入力端子Ｃにはクロック信号ＯＳＣＣＬＫが入力される。   As the clock generation circuit 12, a capacitor charge / discharge circuit similar to the circuit described in FIG. 2 of the background art is used, and the clock signal OSCCLK is generated. The output terminal of the clock generation circuit 12 is connected to the clock input terminal C of the D-FF 13, and the clock signal OSCCLK is input to this clock input terminal C.

Ｄ−ＦＦ１３のデータ入力端子Ｄには、電源電圧Ｖｉｎが印加されている。Ｄ−ＦＦ１３の出力端子Ｑは、ＲＳ−ＦＦ２１のセット入力端子Ｓに接続されている。そして、Ｄ−ＦＦ１３のリセット入力端子Ｒは、遅延回路１４の出力端子Ｄｏｕｔに接続されている。Ｄ−ＦＦ１３では、クロック生成回路１２で生成されたクロック信号ＯＳＣＣＫＬの立ち上がりエッジを抽出し、デューティの少ないクロック信号ＣＬＫを生成している。   A power supply voltage Vin is applied to the data input terminal D of the D-FF 13. The output terminal Q of the D-FF 13 is connected to the set input terminal S of the RS-FF 21. The reset input terminal R of the D-FF 13 is connected to the output terminal Dout of the delay circuit 14. The D-FF 13 extracts the rising edge of the clock signal OSCCKL generated by the clock generation circuit 12, and generates the clock signal CLK with a small duty.

遅延回路１４の入力端子Ｄｉｎは、インバータ回路１９の出力端子に接続されている。入力端子Ｄｉｎには、ＲＳ−ＦＦ２１の出力信号をインバータ回路１９により反転させた信号が入力される。遅延回路１４は、反転されたＲＳ−ＦＦ２１の出力信号を所定の時間遅延させて出力し、この出力信号をＤ−ＦＦ１３のリセット入力端子Ｒに入力する。   The input terminal Din of the delay circuit 14 is connected to the output terminal of the inverter circuit 19. A signal obtained by inverting the output signal of the RS-FF 21 by the inverter circuit 19 is input to the input terminal Din. The delay circuit 14 delays and outputs the inverted output signal of the RS-FF 21 for a predetermined time, and inputs this output signal to the reset input terminal R of the D-FF 13.

ＲＳ−ＦＦ２１は、ノア回路１７、ノア回路１８で構成されている。ＲＳ−ＦＦ２１は、Ｄ−ＦＦ１３の出力端子Ｑから出力されるクロック信号ＣＬＫによりセットされ、ＰＷＭコンパレータ１１の出力信号によりリセットされる。ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号は、ドライバ回路２６の入力端子Ｉに入力される。ＲＳ−ＦＦ２１の出力信号により、ＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０のオン・オフが制御される。   The RS-FF 21 includes a NOR circuit 17 and a NOR circuit 18. The RS-FF 21 is set by the clock signal CLK output from the output terminal Q of the D-FF 13 and is reset by the output signal of the PWM comparator 11. An output signal output from the output terminal Q of the RS-FF 21 is input to the input terminal I of the driver circuit 26. On / off of the PMOS transistor M10, the synchronous rectifier element M20, and the switching element M30 is controlled by the output signal of the RS-FF 21.

ドライバ回路２６は２つの出力端子を有する。ドライバ回路２６の一方の出力端子Ｐは、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０のゲートに接続されている。そして、ドライバ回路２６の他方の出力端子Ｎは、同期整流素子Ｍ２０のゲートに接続されている。ＲＳ−ＦＦ２１の出力信号は、ドライバ回路２６によりドライブされて、ＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０に入力される。   The driver circuit 26 has two output terminals. One output terminal P of the driver circuit 26 is connected to the gates of the PMOS transistor M10 and the switching element M30. The other output terminal N of the driver circuit 26 is connected to the gate of the synchronous rectifying element M20. The output signal of the RS-FF 21 is driven by the driver circuit 26 and input to the PMOS transistor M10, the synchronous rectifying element M20, and the switching element M30.

ＰＭＯＳトランジスタＭ１０のソースには、抵抗Ｒ１の一端に接続され、抵抗Ｒ１を介して電源電圧Ｖｉｎが印加されている。また、ＰＭＯＳトランジスタＭ１０のドレインは、スイッチング素子Ｍ３０のドレインと共通接続されており、インダクタＬ１の一端に接続されている。ここで、スイッチング素子Ｍ３０のソースには、電源電圧Ｖｉｎが印加されている。   The source of the PMOS transistor M10 is connected to one end of the resistor R1, and the power supply voltage Vin is applied via the resistor R1. The drain of the PMOS transistor M10 is commonly connected to the drain of the switching element M30, and is connected to one end of the inductor L1. Here, the power supply voltage Vin is applied to the source of the switching element M30.

同期整流素子２０のドレインも、インダクタＬ１の一端に接続されている。そして、同期整流素子２０のソースは接地されている。   The drain of the synchronous rectifier element 20 is also connected to one end of the inductor L1. The source of the synchronous rectifier element 20 is grounded.

インダクタＬ１の他端はＤＣ−ＤＣコンバータ１の出力端子Ｖｏに接続されており、コンデンサＣ１１はこの出力端子Ｖｏと接地間に接続されている。   The other end of the inductor L1 is connected to the output terminal Vo of the DC-DC converter 1, and the capacitor C11 is connected between the output terminal Vo and the ground.

電流検出回路２７は、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０で構成されている。電流検出回路２７では、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０の接続点より出力信号を出力する。ここで言う出力信号とは、抵抗Ｒ１の電圧降下分、すなわち電源電圧Ｖｉｎと前記接続点における電位との電位差である。電流検出回路２７からの出力信号は、スロープ補償回路２８の入力端子に入力される。   The current detection circuit 27 includes a resistor R1 and a PMOS transistor M10. The current detection circuit 27 outputs an output signal from a connection point between the resistor R1 and the PMOS transistor M10. The output signal referred to here is the voltage drop of the resistor R1, that is, the potential difference between the power supply voltage Vin and the potential at the connection point. The output signal from the current detection circuit 27 is input to the input terminal of the slope compensation circuit 28.

スロープ補償回路２８は、サブハーモニック発振を防止するためのものである。スロープ補償回路２８は、補償用の固定スロープ（鋸波）を生成する固定スロープ生成部を有し（図示せず）、電流検出回路２７の出力信号を、固定スロープ生成部により生成された固定スロープに重畳する補償を行っている。スロープ補償回路２８の出力端子は、ＰＷＭコンパレータ１１の非反転入力端子に接続されており、スロープ補償回路２８の出力信号は、ＰＷＭコンパレータ１１の非反転入力端子に印加される。   The slope compensation circuit 28 is for preventing subharmonic oscillation. The slope compensation circuit 28 has a fixed slope generation unit (not shown) that generates a fixed slope (sawtooth wave) for compensation, and outputs the output signal of the current detection circuit 27 as a fixed slope generated by the fixed slope generation unit. Compensation to be superimposed on. The output terminal of the slope compensation circuit 28 is connected to the non-inverting input terminal of the PWM comparator 11, and the output signal of the slope compensation circuit 28 is applied to the non-inverting input terminal of the PWM comparator 11.

次に、図５を参照して本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１の動作について説明する。図５は、電流モード制御方式のＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートである。   Next, the operation of the current mode control type DC-DC converter 1 of the present invention will be described with reference to FIG. FIG. 5 is a timing chart showing the operation of the current mode control type DC-DC converter 1.

クロック発生回路１２より生成されたクロック信号ＯＳＣＣＬＫがＤ−ＦＦ１３のクロック入力端子Ｃに印加され、Ｄ−ＦＦ１３の出力端子Ｑから出力される出力信号がハイレベルとなる。この信号はＲＳ−ＦＦ２１のセット入力端子Ｓに印加され、ＲＳ−ＦＦ２１をセットする。すると、ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号はハイレベルとなり、この信号がドライバ回路２６の入力端子Ｉに印加される。   The clock signal OSCCLK generated by the clock generation circuit 12 is applied to the clock input terminal C of the D-FF 13, and the output signal output from the output terminal Q of the D-FF 13 becomes high level. This signal is applied to the set input terminal S of the RS-FF 21, and the RS-FF 21 is set. Then, the output signal output from the output terminal Q of the RS-FF 21 becomes high level, and this signal is applied to the input terminal I of the driver circuit 26.

また、ＲＳ−ＦＦ２１の出力信号はインバータ回路１９により反転されて遅延回路１４の入力端子Ｄｉｎに印加される。インバータ回路１９により反転されたＲＳ−ＦＦ２１の出力信号は、遅延回路１４により所定の時間遅延されて、遅延回路１４の出力端子Ｄｏｕｔより出力される。この信号は、Ｄ−ＦＦ１３のリセット入力端子Ｒに印加される。すると、Ｄ−ＦＦ１３がリセットされ、Ｄ−ＦＦ１３の出力端子Ｑから出力される出力信号はローレベルとなる。そして、Ｄ−ＦＦ１３は、次のクロック信号ＯＳＣＣＬＫがＤ−ＦＦ１３のクロック入力端子Ｃに印加されるまで、その出力信号をローレベルに維持する。   The output signal of the RS-FF 21 is inverted by the inverter circuit 19 and applied to the input terminal Din of the delay circuit 14. The output signal of the RS-FF 21 inverted by the inverter circuit 19 is delayed by a predetermined time by the delay circuit 14 and output from the output terminal Dout of the delay circuit 14. This signal is applied to the reset input terminal R of the D-FF 13. Then, the D-FF 13 is reset, and the output signal output from the output terminal Q of the D-FF 13 becomes a low level. The D-FF 13 maintains the output signal at a low level until the next clock signal OSCCLK is applied to the clock input terminal C of the D-FF 13.

すなわち、Ｄ−ＦＦ１３は、遅延回路１４で遅延される所定時間のみハイレベルの出力信号を出力し、それ以外の時間は常にリセットされた状態であるから、ローレベルの出力信号を出力している。ここで、本実施例では、遅延回路１４により遅延される所定時間とは、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫの１周期の時間に比べて非常に短い時間とした。   That is, the D-FF 13 outputs a high-level output signal only for a predetermined time delayed by the delay circuit 14, and outputs a low-level output signal because it is always reset at other times. . Here, in the present embodiment, the predetermined time delayed by the delay circuit 14 is set to a very short time compared to the time of one cycle of the clock signal OSCCLK generated by the clock generation circuit 12.

これにより、Ｄ−ＦＦ１３では、クロック生成回路１２により生成されたクロック信号ＯＳＣＣＬＫの立ち上がりエッジを抽出し、デューティの少ないクロック信号ＣＬＫを出力している。尚、本実施例におけるＤ−ＦＦ１３は、リセット入力端子Ｒにローレベルの信号が印加されるとリセットされるものである。   Thereby, the D-FF 13 extracts the rising edge of the clock signal OSCCLK generated by the clock generation circuit 12 and outputs the clock signal CLK with a small duty. The D-FF 13 in this embodiment is reset when a low level signal is applied to the reset input terminal R.

Ｄ−ＦＦ１３より出力されるクロック信号ＣＬＫにより、ＲＳ−ＦＦ２１がセットされると、ドライバ回路２６の入力端子Ｉにはハイレベルの信号が印加される。そして、ドライバ回路２６の出力端子Ｐおよび出力端子Ｎからそれぞれローレベルの出力信号を出力する。すると、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンとなり、同期整流素子Ｍ２０はオフとなる。   When the RS-FF 21 is set by the clock signal CLK output from the D-FF 13, a high level signal is applied to the input terminal I of the driver circuit 26. Then, low level output signals are output from the output terminal P and the output terminal N of the driver circuit 26, respectively. Then, the PMOS transistor M10 and the switching element M30 are turned on, and the synchronous rectifier element M20 is turned off.

ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンになると、スイッチング素子Ｍ３０のドレイン電流が流れ、インダクタＬ１に流れるインダクタ電流が増加する。それと同時に、インダクタＬ１には、電源電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差に相当するエネルギーが蓄積される。   When the PMOS transistor M10 and the switching element M30 are turned on, the drain current of the switching element M30 flows and the inductor current flowing through the inductor L1 increases. At the same time, energy corresponding to the potential difference between the power supply voltage Vin and the output voltage Vout is accumulated in the inductor L1.

このとき、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０には、スイッチング素子Ｍ３０のドレイン電流に比例した電流が流れる。よって、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンとなり、スイッチング素子Ｍ３０のドレイン電流が増加すると、抵抗Ｒ１の電圧降下も増大する。   At this time, a current proportional to the drain current of the switching element M30 flows through the resistor R1 and the PMOS transistor M10. Therefore, when the PMOS transistor M10 and the switching element M30 are turned on and the drain current of the switching element M30 increases, the voltage drop of the resistor R1 also increases.

尚ここで、抵抗Ｒ１、ＰＭＯＳトランジスタＭ１０およびスイッチング素子Ｍ３０に流れる電流の比例電流値は、スイッチング素子Ｍ３０のオン抵抗と、ＰＭＯＳトランジスタＭ１０のオン抵抗と、抵抗Ｒ１の抵抗値の和で決定される。本実施例では、ＰＭＯＳトランジスタＭ１０のオン抵抗と抵抗Ｒ１の抵抗値の和を、スイッチング素子Ｍ３０のオン抵抗の約１００倍に設定した。   Here, the proportional current value of the current flowing through the resistor R1, the PMOS transistor M10, and the switching element M30 is determined by the sum of the ON resistance of the switching element M30, the ON resistance of the PMOS transistor M10, and the resistance value of the resistor R1. . In this embodiment, the sum of the on-resistance of the PMOS transistor M10 and the resistance value of the resistor R1 is set to about 100 times the on-resistance of the switching element M30.

この抵抗Ｒ１における電圧降下分は、スロープ補償回路２８に入力されており、抵抗Ｒ１における電圧降下分が増大すると、スロープ補償回路２８の出力信号が大きくなる。そして、スロープ補償回路２８の出力信号が、誤差増幅回路１０の出力信号より大きくなると、ＰＷＭコンパレータ１１の出力信号がハイレベルとなる。この信号はＲＳ−ＦＦ２１のリセット入力端子Ｒに印加され、ＲＳ−ＦＦ２１をリセットする。   The voltage drop in the resistor R1 is input to the slope compensation circuit 28. When the voltage drop in the resistor R1 increases, the output signal of the slope compensation circuit 28 increases. When the output signal of the slope compensation circuit 28 becomes larger than the output signal of the error amplifier circuit 10, the output signal of the PWM comparator 11 becomes high level. This signal is applied to the reset input terminal R of the RS-FF 21 to reset the RS-FF 21.

ＲＳ−ＦＦ２１は、リセットされると出力端子Ｑからローレベルの信号を出力する。すると、ドライバ回路２６の入力端子Ｉにはローレベルの信号が印加され、ドライバ回路２６の出力端子Ｐおよび出力端子Ｎからはハイレベルの信号が出力される。このドライバ回路２６からの出力信号により、ＰＭＯＳトランジスタＭ１０、スイッチング素子Ｍ３０はオフとなり、同期整流素子Ｍ２０はオンとなる。   When reset, the RS-FF 21 outputs a low level signal from the output terminal Q. Then, a low level signal is applied to the input terminal I of the driver circuit 26, and a high level signal is output from the output terminal P and the output terminal N of the driver circuit 26. By the output signal from the driver circuit 26, the PMOS transistor M10 and the switching element M30 are turned off, and the synchronous rectifier element M20 is turned on.

ＰＭＯＳトランジスタＭ１０、スイッチング素子Ｍ３０がオフになると、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０には電流が流れず、抵抗Ｒ１の電圧降下分は発生しない。よって、スロープ補償回路２８の出力信号の電位が低下し、ＰＷＭコンパレータ１１の非反転入力端子に印加される信号の電位も低下する。このとき、ＤＣ−ＤＣコンバータ１は、インダクタＬ１に蓄積されたエネルギーを出力端子Ｖｏより出力している。   When the PMOS transistor M10 and the switching element M30 are turned off, no current flows through the resistor R1 and the PMOS transistor M10, and no voltage drop occurs in the resistor R1. Therefore, the potential of the output signal of the slope compensation circuit 28 decreases, and the potential of the signal applied to the non-inverting input terminal of the PWM comparator 11 also decreases. At this time, the DC-DC converter 1 outputs the energy accumulated in the inductor L1 from the output terminal Vo.

スロープ補償回路２８の出力信号の電位が、誤差増幅回路１０の出力信号の電位よりも低くなると、ＰＷＭコンパレータ１１の出力信号は反転してローレベルに戻る。尚このとき、ＲＳ−ＦＦ２１の出力端子Ｑより出力される出力信号は、ＲＳ−ＦＦ２１のラッチ機能によりローレベルを維持する。   When the potential of the output signal of the slope compensation circuit 28 becomes lower than the potential of the output signal of the error amplifier circuit 10, the output signal of the PWM comparator 11 is inverted and returns to the low level. At this time, the output signal output from the output terminal Q of the RS-FF 21 is maintained at a low level by the latch function of the RS-FF 21.

リセットされたＲＳ−ＦＦ２１は、次のクロック信号ＣＬＫにより再びセットされ、上述の動作を繰り返す。このような制御により、ＤＣ−ＤＣコンバータ１では安定した出力電圧Ｖｏｕｔを出力している。   The reset RS-FF 21 is set again by the next clock signal CLK, and the above-described operation is repeated. With such control, the DC-DC converter 1 outputs a stable output voltage Vout.

次に、図５の区間１のａ時点およびｂ時点におけるＤＣ−ＤＣコンバータ１の動作について説明する。   Next, the operation of the DC-DC converter 1 at the time points a and b in the section 1 in FIG. 5 will be described.

ａ時点において、スイッチング素子Ｍ３０のオン・オフの切換えにより、クロック生成回路１２における三角波（電圧Ｃ）にノイズが発生する。このとき、ノイズの発生する時点は、前記三角波（電圧Ｃ）の折り返し電圧である電圧Ｂ付近であるため、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫにジッタが発生する。   At time point a, noise is generated in the triangular wave (voltage C) in the clock generation circuit 12 by switching the switching element M30 on and off. At this time, since the time when the noise is generated is near the voltage B which is the folding voltage of the triangular wave (voltage C), jitter occurs in the clock signal OSCCLK generated by the clock generation circuit 12.

しかしながら、Ｄ−ＦＦ１３では、クロック信号ＯＳＣＣＬＫの最初の立ち上がり部分がクロック入力端子Ｃへ入力された時点で、ハイレベルの出力信号を出力し、その後リセット入力端子Ｒへリセット信号が印加されるまでハイレベルの出力信号を維持する。   However, the D-FF 13 outputs a high-level output signal when the first rising portion of the clock signal OSCCLK is input to the clock input terminal C, and then remains high until the reset signal is applied to the reset input terminal R. Maintain level output signal.

このため、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＫＬにジッタが発生しても、Ｄ−ＦＦ１３の出力信号は変化せず、ジッタによる問題は起こらない。   For this reason, even if jitter occurs in the clock signal OSCCKL generated by the clock generation circuit 12, the output signal of the D-FF 13 does not change and a problem due to jitter does not occur.

ここで、Ｄ−ＦＦ１３においてハイレベルの出力信号が維持される時間とは、前述したように遅延回路１４の遅延時間と同じであり、本実施例では、この遅延時間はジッタの継続時間よりも長く設定されている。こうすることで、ジッタが継続している時間、Ｄ−ＦＦ１３の出力信号を一定に維持することができ、ＤＣ−ＤＣコンバータ１を構成する回路に対するジッタによる影響を無くすことができる。   Here, the time during which the high-level output signal is maintained in the D-FF 13 is the same as the delay time of the delay circuit 14 as described above. In this embodiment, this delay time is longer than the jitter duration. It is set long. By doing so, the output signal of the D-FF 13 can be kept constant during the time that the jitter continues, and the influence of the jitter on the circuits constituting the DC-DC converter 1 can be eliminated.

ｂ時点では、スイッチング素子Ｍ３０のオン・オフの切換えによりクロック生成回路１２における三角波（電圧Ｃ）にノイズが発生するが、ノイズの発生する時点が、三角波（電圧Ｃ）の折り返し電圧である電圧Ａと電圧Ｂの付近を外れている。このため、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＬＫにジッタは発生しない。   At the time point b, noise is generated in the triangular wave (voltage C) in the clock generation circuit 12 by switching on and off of the switching element M30, but the time point when the noise is generated is the voltage A that is a folding voltage of the triangular wave (voltage C). And out of the vicinity of voltage B. For this reason, jitter does not occur in the clock signal OSCCLK generated by the clock generation circuit 12.

次に、図５の区間２のｃ時点およびｄ時点における本発明のＤＣ−ＤＣコンバータ１の動作について説明する。   Next, the operation of the DC-DC converter 1 of the present invention at time c and time d in section 2 in FIG. 5 will be described.

区間２のｃ時点では、区間１においてリセットされたＤ−ＦＦ１３が、次のクロック信号ＯＳＣＣＬＫが印加されることにより再度セットされる。セットされた後の動作は、区間１のａ時点における動作と同様であるから、説明を省略する。   At time point c in section 2, the D-FF 13 reset in section 1 is set again by applying the next clock signal OSCCLK. Since the operation after the setting is the same as the operation at the time point a in the section 1, the description is omitted.

ｄ時点において、スイッチング素子Ｍ３０のオン・オフの切換えにより、クロック生成回路１２における三角波（電圧Ｃ）にノイズが発生する。このとき、ノイズの発生する時点は、前記三角波（電圧Ｃ）の折り返し電圧である電圧Ａ付近で発生するため、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫにジッタが発生する。   At time d, noise is generated in the triangular wave (voltage C) in the clock generation circuit 12 by switching the switching element M30 on and off. At this time, noise is generated near voltage A, which is a folding voltage of the triangular wave (voltage C), and therefore jitter occurs in the clock signal OSCCLK generated by the clock generation circuit 12.

しかしながら、Ｄ−ＦＦ１３のリセット入力端子Ｒにはリセット信号が印加されている。そのため、Ｄ-ＦＦ１３の出力信号は、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＬＫの次の立ち上がりのタイミングまでローレベルを維持している。   However, a reset signal is applied to the reset input terminal R of the D-FF 13. For this reason, the output signal of the D-FF 13 is maintained at the low level until the next rising timing of the clock signal OSCCLK generated by the clock generation circuit 12.

これにより、Ｄ−ＦＦ１３は、スイッチング素子Ｍ３０のスイッチング時に、クロック信号ＯＳＣＣＬＫに発生するジッタにより誤ったクロック信号ＣＬＫを生成することを防止することができる。   Thereby, the D-FF 13 can prevent an erroneous clock signal CLK from being generated due to jitter generated in the clock signal OSCCLK when the switching element M30 is switched.

また、遅延回路１４の遅延時間を、ジッタの継続時間よりも長くすることで、完全にジッタによる影響を除去することが可能となる。なお、ジッタの継続時間は、クロック信号ＣＬＫの１周期の時間に比べて数％と非常に短いので、本実施例において遅延回路を設けることによってＰＷＭ制御に制約を加えることはない。   Further, by making the delay time of the delay circuit 14 longer than the jitter duration, it is possible to completely eliminate the influence of the jitter. Note that the duration of jitter is very short at several percent compared to the time of one cycle of the clock signal CLK, and thus there is no restriction on PWM control by providing a delay circuit in this embodiment.

また、区間３のe時点の動作は、区間２のｃ時点における動作、ｆ時点の動作は、区間１の時点の動作とそれぞれ同様なので説明を省略する。   Further, the operation at the time point e in the section 3 is the same as the operation at the time point c in the section 2, and the operation at the time point f is the same as the operation at the time point in the section 1, and thus the description thereof is omitted.

なお、本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１に使用される遅延回路１４は、公知の遅延回路を用いることができる。図６に実施例１において使用可能な遅延回路の例を示す。   The delay circuit 14 used in the current mode control type DC-DC converter 1 of the present invention may be a known delay circuit. FIG. 6 shows an example of a delay circuit that can be used in the first embodiment.

遅延回路１４の入力端子Ｄｉｎと出力端子Ｄｏｕｔの間には、抵抗Ｒ５１が接続されている。そして、出力端子Ｄｏｕｔと接地間にはコンデンサＣ５１が接続されている。この回路では、抵抗Ｒ５１とコンデンサＣ５１による充放電時間により遅延時間が生成される。よって遅延時間は、抵抗Ｒ５１とコンデンサＣ５１の値を適切に選択することで任意の時間に設定することができる。   A resistor R51 is connected between the input terminal Din and the output terminal Dout of the delay circuit. A capacitor C51 is connected between the output terminal Dout and the ground. In this circuit, a delay time is generated by the charge / discharge time by the resistor R51 and the capacitor C51. Therefore, the delay time can be set to an arbitrary time by appropriately selecting the values of the resistor R51 and the capacitor C51.

以上に説明したように、本発明の電流モード制御方式のＤＣ−ＤＣコンバータによれば、スイッチング素子のオン・オフ切換え時に発生するジッタにより誤ってクロック信号が生成されることがない。そのため、スイッチングノイズによりスイッチング素子が誤ってスイッチングされることを防止することができる。これにより、ＤＣ−ＤＣコンバータの出力変動をなくすことができる。   As described above, according to the current-mode control type DC-DC converter of the present invention, a clock signal is not erroneously generated due to jitter generated when the switching element is switched on and off. Therefore, it is possible to prevent the switching element from being erroneously switched due to switching noise. Thereby, the output fluctuation of a DC-DC converter can be eliminated.

また、遅延回路の遅延時間を、ジッタの継続時間よりも長い時間に設定することで、ジッタの影響を完全に除去することができる。   In addition, by setting the delay time of the delay circuit to a time longer than the duration of jitter, the influence of jitter can be completely eliminated.

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。   As described above, the present invention has been described based on the respective embodiments, but the present invention is not limited to the requirements shown here, such as the shapes given in the above embodiments and combinations with other elements. With respect to these points, the present invention can be changed within a range that does not detract from the gist of the present invention, and can be appropriately determined according to the application form.

本発明のＤＣ−ＤＣコンバータは、電流モード制御方式のＤＣ−ＤＣコンバータに応用可能である。   The DC-DC converter of the present invention can be applied to a current mode control type DC-DC converter.

トランジスタ技術２００４年４月号２１３頁、タイトル「電流モードＤＣ−ＤＣコンバータの設計」の図２である。FIG. 2 of the April 2004 issue of transistor technology, page 213, titled “Design of Current Mode DC-DC Converter”. クロック生成回路の回路図の例である。It is an example of the circuit diagram of a clock generation circuit. 従来の電流モード制御法時のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the DC-DC converter at the time of the conventional current mode control method. 本発明の実施例１を示す電流モード制御方式のＤＣ−ＤＣコンバータ１のブロック図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a current mode control type DC-DC converter 1 showing Embodiment 1 of the present invention. 電流モード制御方式のＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートである。4 is a timing chart showing an operation of the current mode control type DC-DC converter 1. 実施例１において使用可能な遅延回路の回路図の例である。3 is an example of a circuit diagram of a delay circuit that can be used in Embodiment 1. FIG.

符号の説明Explanation of symbols

１ ＤＣ−ＤＣコンバータ
１０ 誤差増幅回路
１１ ＰＷＭコンパレータ
１２ クロック生成回路
１３ Ｄ−ＦＦ
１４ 遅延回路
１９、３７ インバータ回路
２１ ＲＳ−ＦＦ
２６ ドライバ回路
２７ 電流検出回路
２８ スロープ補償回路
３１、３２ コンパレータ
４０ エッジ抽出回路
Ｒ１、Ｒ２、Ｒ３、Ｒ３１、Ｒ３２、Ｒ３３ 抵抗
Ｃ１、Ｃ３１ コンデンサ
Ｌ１ インダクタ
Ｍ１０ ＰＭＯＳトランジスタ
Ｍ２０ 同期整流素子
Ｍ３０ スイッチング素子 DESCRIPTION OF SYMBOLS 1 DC-DC converter 10 Error amplifier circuit 11 PWM comparator 12 Clock generation circuit 13 D-FF
14 Delay circuit 19, 37 Inverter circuit 21 RS-FF
26 Driver circuit 27 Current detection circuit 28 Slope compensation circuit 31, 32 Comparator 40 Edge extraction circuit R1, R2, R3, R31, R32, R33 Resistor C1, C31 Capacitor L1 Inductor M10 PMOS transistor M20 Synchronous rectifier M30 Switching element

Claims (5)

クロック信号生成手段により生成されたクロック信号によりセットされ、ＰＷＭコンパレータの出力信号によりリセットされるフリップフロップ回路を備えた電流モード制御方式のＤＣ−ＤＣコンバータにおいて、
前記ＰＷＭコンパレータの出力信号により、前記フリップフロップ回路をリセットしてから、所定時間、前記フリップフロップ回路がセットされるのを阻止する阻止手段を設けたことを特徴とする電流モード制御方式のＤＣ-ＤＣコンバータ。 In a DC-DC converter of a current mode control system provided with a flip-flop circuit that is set by a clock signal generated by a clock signal generation means and reset by an output signal of a PWM comparator,
A DC-mode DC-mode current control system, characterized by comprising blocking means for preventing the flip-flop circuit from being set for a predetermined time after the flip-flop circuit is reset by an output signal of the PWM comparator. DC converter. 前記クロック信号生成手段は、クロック生成回路と、前記クロック生成回路により生成されるクロック信号のエッジを抽出するエッジ抽出回路とで構成され、
前記クロック生成回路は、一端が接地されたコンデンサと、該コンデンサの充放電を行うスイッチング素子と、前記コンデンサの充電電圧に基づいて前記スイッチング素子のオン・オフを制御する制御手段を備え、
前記エッジ抽出回路は、前記クロック生成回路により生成されたクロック信号の立ち上がりエッジ、または立ち下がりエッジを抽出することを特徴とする請求項１記載の電流モード制御方式のＤＣ−ＤＣコンバータ。 The clock signal generation means includes a clock generation circuit and an edge extraction circuit that extracts an edge of the clock signal generated by the clock generation circuit,
The clock generation circuit includes a capacitor having one end grounded, a switching element that charges and discharges the capacitor, and a control unit that controls on / off of the switching element based on a charging voltage of the capacitor,
2. The current mode control type DC-DC converter according to claim 1, wherein the edge extraction circuit extracts a rising edge or a falling edge of the clock signal generated by the clock generation circuit. 前記エッジ抽出回路は、Ｄフリップフロップ回路を用いて構成され、前記Ｄフリップフロップ回路は、
データ入力端子に直流の電源電圧が印加され、
クロック入力端子に前記クロック生成回路により生成される信号が印加され、
出力端子に前記フリップフロップ回路のセット入力端子が接続され、
リセット入力端子に前記フリップフロップ回路の出力端子を接続したことを特徴とする請求項２記載の電流モード制御方式のＤＣ−ＤＣコンバータ。 The edge extraction circuit is configured using a D flip-flop circuit, and the D flip-flop circuit is
A DC power supply voltage is applied to the data input terminal,
A signal generated by the clock generation circuit is applied to a clock input terminal,
A set input terminal of the flip-flop circuit is connected to the output terminal;
3. The current mode control type DC-DC converter according to claim 2, wherein an output terminal of the flip-flop circuit is connected to a reset input terminal. 前記阻止手段は、前記Ｄフリップフロップ回路のリセット入力と、前記フリップフロップ回路の出力端子の間に配設された遅延回路であることを特徴とする請求項３記載の電流モード制御方式のＤＣ−ＤＣコンバータ。   4. The DC-mode current mode control system according to claim 3, wherein the blocking means is a delay circuit disposed between a reset input of the D flip-flop circuit and an output terminal of the flip-flop circuit. DC converter. 該電流モード制御方式のＤＣ−ＤＣコンバータは、前記フリップフロップ回路と、該電流モード制御方式のＤＣ−ＤＣコンバータの出力端子との間に、前記フリップフロップ回路の出力信号により制御されるスイッチング素子を備え、
前記遅延回路の遅延時間は、前記スイッチング素子のオン・オフ切換時に発生するジッタの継続時間よりも長いことを特徴とする請求項４に記載の電流モード制御方式のＤＣ−ＤＣコンバータ。 The current mode control type DC-DC converter includes a switching element controlled by an output signal of the flip-flop circuit between the flip-flop circuit and an output terminal of the current mode control type DC-DC converter. Prepared,
5. The current mode control type DC-DC converter according to claim 4, wherein a delay time of the delay circuit is longer than a duration of jitter generated when the switching element is switched on and off.
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