JP4791172B2 - FFT operation circuit - Google Patents

Description

本発明は、データ通信や画像・音声信号のデジタル信号処理に用いられるＦＦＴ（Fast Fourier Transform：高速フーリエ変換）演算回路に関する。   The present invention relates to an FFT (Fast Fourier Transform) arithmetic circuit used for data communication and digital signal processing of image / audio signals.

ＦＦＴは、時間領域における一連の信号データに潜む周波数成分を抽出するのに用いられる手法であり、多数のデータを短時間で処理できるという優れた特徴を有する。また、ＦＦＴをハードウェアにより実現する際には、面積の小さい回路が必要とされる。
一方、携帯電話などの無線通信の規格において、様々なCellular方式や無線LAN方式が用いられている。一般の利用者としては、これらの規格の利点を利用して、効率的な無線通信を行えることを望んでいる。 FFT is a technique used to extract frequency components lurking in a series of signal data in the time domain, and has an excellent feature that a large number of data can be processed in a short time. Further, when the FFT is realized by hardware, a circuit having a small area is required.
On the other hand, various cellular systems and wireless LAN systems are used in wireless communication standards such as cellular phones. As a general user, it is hoped that efficient wireless communication can be performed using the advantages of these standards.

例えば、データ通信の分野においては、ＦＦＴのデータ長（ＦＦＴ長）が用途により異なり、一例として、無線ＬＡＮの規格の１つであるＩＥＥＥ８０２.１１ａにてデータ長６４であり、４Ｇ-Mobileの規格の候補の１つが１０２４である。
そのため、１つの携帯端末に複数の機能を持たせる場合、外部からの設定により、処理するデータ長に対応して上述した２つの演算を切り替え、１つのＦＦＴ回路で実現することが必要となってくる。すなわち、複数の規格を１つのハードウェアにより構成するＭｕｌｔｉ−Ｍｏｄｅ端末が最近用いられているが、複数のチップセットを用いているため、実装面積を無駄とし、ハードウェアが大型化してしまう欠点がある。したがって、１つのチップセットによって、複数の規格に対応するＦＦＴ演算回路が必要となる。 For example, in the field of data communication, the data length of FFT (FFT length) varies depending on the application. As an example, IEEE802.11a, which is one of the wireless LAN standards, has a data length of 64, which is a 4G-Mobile standard. One of the candidates is 1024.
Therefore, when one mobile terminal is provided with a plurality of functions, it is necessary to switch between the two operations described above corresponding to the data length to be processed by an external setting, and to realize it with one FFT circuit. come. That is, although a multi-mode terminal that configures a plurality of standards by a single piece of hardware has recently been used, since a plurality of chipsets are used, there is a disadvantage that the mounting area is wasted and the hardware becomes large. is there. Therefore, an FFT operation circuit corresponding to a plurality of standards is required by one chip set.

上述した課題に対して、特許文献１に記載されているＦＦＴ専用プロセッサは、ＦＦＴ演算を行う処理回路に、ＦＦＴ演算を行うＦＦＴ長として複数の値に対応させるため、複数の基数に対応した複数の演算回路が設けられており、ＦＦＴ演算の各ステージにおける基数に対応した演算回路を選択して使用する構成となっている。
特開平０８−０３００５８４号公報 In response to the above-described problem, the FFT dedicated processor described in Patent Document 1 causes a processing circuit that performs an FFT operation to correspond to a plurality of values as an FFT length that performs the FFT operation. The arithmetic circuit is provided, and the arithmetic circuit corresponding to the radix at each stage of the FFT operation is selected and used.
Japanese Patent Laid-Open No. 08-0300584

しかしながら、上記特許文献１に示すＦＦＴ専用プロセッサは、複数のＦＦＴ長の種類に対応させるため、基数に対応した複数の演算回路を設けているため、回路規模が大きくなり、消費電力が増大するという欠点がある。
本発明は、このような事情に鑑みてなされたもので、従来のように、基数に対応した複数の演算回路を設けず、複数のＦＦＴ長に対応することができ、回路数を削減し、消費電力を低下させることができるＦＦＴ演算回路を提供することを目的とする。 However, the FFT-dedicated processor shown in Patent Document 1 is provided with a plurality of arithmetic circuits corresponding to the radix in order to correspond to a plurality of types of FFT lengths, so that the circuit scale increases and the power consumption increases. There are drawbacks.
The present invention has been made in view of such circumstances, and unlike the prior art, it does not include a plurality of arithmetic circuits corresponding to a radix, can correspond to a plurality of FFT lengths, reduces the number of circuits, An object of the present invention is to provide an FFT operation circuit capable of reducing power consumption.

本発明のＦＦＴ演算回路は、複数の直列に接続されたバタフライ演算部（例えば、実施形態におけるバタフライ演算器１１〜１５）からなり、演算対象のＦＦＴ長を任意に選択して設定するＦＦＴ演算器であり、前記バタフライ演算部が、入力される信号を一旦格納する一時記憶部を備え、バタフライ演算において複素乗算及び複素加減算を行う順番に、順次信号を読み出す信号順変換部（例えば、実施形態における入力アドレス生成部２３，２５と、セレクタ２４，２８と記憶部２２から構成されている）と、ＦＦＴ長及びバタフライ演算部の段数に対応して、各信号に複素乗算する複素係数が記憶された複素係数記憶部（例えば、実施形態におけるＦＦＴ回転因子テーブル）と、読み出された前記信号毎に、前記複素係数記憶部から対応する複素係数を順次読み出して複素乗算する複素乗算部と、該複素乗算部から出力される、複素係数が複素乗算された信号に対し、順次複素加減算を行う複素加減算部とを有することを特徴とする。   The FFT operation circuit of the present invention includes a plurality of butterfly operation units connected in series (for example, butterfly operation units 11 to 15 in the embodiment), and an FFT operation unit that arbitrarily selects and sets the FFT length to be calculated. The butterfly operation unit includes a temporary storage unit that temporarily stores an input signal, and sequentially reads out signals in the order in which complex multiplication and complex addition / subtraction are performed in the butterfly operation (for example, in the embodiment) (Composed of input address generation units 23 and 25, selectors 24 and 28, and storage unit 22), and complex coefficients for complex multiplication of each signal corresponding to the FFT length and the number of stages of the butterfly operation unit are stored. Corresponding from the complex coefficient storage unit (for example, FFT twiddle factor table in the embodiment) and the read out signal for each signal A complex multiplication unit that sequentially reads out complex coefficients and performs complex multiplication; and a complex addition / subtraction unit that sequentially performs complex addition / subtraction on signals obtained by complex multiplication of the complex coefficients output from the complex multiplication unit. To do.

上述した構成により、本発明のＦＦＴ演算回路は、複数のバタフライ演算部が直列に接続されて形成されているため、ＦＦＴ長に応じたバタフライ演算の回数に対応したバタフライ演算部から出力を選択することにより、複数のＦＦＴ長の種類に対応した演算が行うことができる。   With the configuration described above, the FFT operation circuit of the present invention is formed by connecting a plurality of butterfly operation units in series, and therefore selects an output from the butterfly operation unit corresponding to the number of butterfly operations corresponding to the FFT length. Thus, an operation corresponding to a plurality of types of FFT lengths can be performed.

以上説明したように、発明によれば、従来のように、基数に対応した複数の演算回路を設けずに、複数のＦＦＴ長に対応したＦＦＴ演算を行うことができるため、従来例のように、基数に対応する複数の演算回路を設ける必要がなく、従来例に比較して回路規模を小さくすることができ、消費電力を削減することが可能となる効果が得られる。   As described above, according to the invention, it is possible to perform an FFT operation corresponding to a plurality of FFT lengths without providing a plurality of arithmetic circuits corresponding to a radix as in the prior art. There is no need to provide a plurality of arithmetic circuits corresponding to the radix, and the circuit scale can be reduced as compared with the conventional example, so that the effect of reducing power consumption can be obtained.

以下、本発明の一実施形態によるＦＦＴ演算回路を図面を参照して説明する。図１は同実施形態によるＦＦＴ演算回路１の構成例を示すブロック図である。
本実施形態においては、基数４を用いたバタフライ演算を例にとり説明するが、基数を２のｎ乗とした２，４，８，１６，…としても同様に回路を構成することができる。また、外部から入力されるＦＦＴ演算の対象としてのサンプル（チャンネル）数により、使用されるバタフライ演算器の数が変化する。ＦＦＴ演算回路１は、基数４にて、ＦＦＴ長が６４，２５６及び１０２４各々に対するＦＦＴ演算に対応する構成である。
すなわち、本実施形態のＦＦＴ演算回路１は、バタフライ演算器１１、１２，１３，１４及び１５各々がそれぞれの出力端子と次段の入力端子とを接続した直列接続となっている。また、本実施形態のＦＦＴ演算回路１は、ＦＦＴ長が６４，２５６及び１０２４に対応した構成のため、上記バタフライ演算器１３，１４及び１５のいずれかの出力を、ＦＦＴ長の情報により選択して、選択された演算結果をＦＦＴ演算結果として出力する構成となっている。 Hereinafter, an FFT operation circuit according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of an FFT operation circuit 1 according to the embodiment.
In the present embodiment, a butterfly operation using a radix 4 will be described as an example, but a circuit can be similarly configured even with 2, 4, 8, 16,. In addition, the number of butterfly calculators to be used varies depending on the number of samples (channels) as an FFT calculation target input from the outside. The FFT operation circuit 1 has a configuration corresponding to the FFT operation for radix 4 and FFT lengths of 64, 256, and 1024, respectively.
That is, in the FFT operation circuit 1 of the present embodiment, the butterfly operation units 11, 12, 13, 14, and 15 are connected in series with each output terminal connected to the input terminal of the next stage. In addition, since the FFT operation circuit 1 of the present embodiment has a configuration corresponding to FFT lengths of 64, 256, and 1024, the output of any of the butterfly calculators 13, 14, and 15 is selected based on the information of the FFT length. Thus, the selected calculation result is output as the FFT calculation result.

本実施形態において、例えば、ＦＦＴ長が６４（４^３）の場合、４の３乗のため３段目のバタフライ演算器１３からＦＦＴの演算結果が出力され、ＦＦＴ長が２５６（４^４）の場合、４の４乗のため４段目のバタフライ演算器１４からＦＦＴの演算結果が出力され、ＦＦＴ長が１０２４（４^５）の場合、４の５乗のため５段目のバタフライ演算器１５から演算結果が出力される。また、ＦＦＴ長が２５６の際、バタフライ演算器１３からは中間データとしてのバタフライ演算結果がバタフライ演算器１４に出力され、すなわち、ＦＦＴ長に必要なバタフライ演算器の前段までのバタフライ演算器からは、計算途中のＦＦＴ長と同数の中間データが出力される。 In the present embodiment, for example, when the FFT length is 64 (4 ³ ), the FFT calculation result is output from the third stage butterfly calculator 13 because of the cube of 4, and the FFT length is 256 (4 ⁴ ). In this case, because of the fourth power of 4, the FFT calculation result is output from the fourth stage butterfly calculator 14, and when the FFT length is 1024 (4 ⁵ ), the fifth stage butterfly calculator 15 is set to the fourth power of 4. The calculation result is output from. When the FFT length is 256, the butterfly calculator 13 outputs the butterfly calculation result as intermediate data to the butterfly calculator 14, that is, from the butterfly calculator up to the preceding stage of the butterfly calculator required for the FFT length. The same number of intermediate data as the FFT length being calculated is output.

バタフライ演算器（１１〜１５）各々は、後に詳細に述べるが、外部から入力されるＦＦＴ長を示すＦＦＴ長情報により、外部からまたは前段から入力される信号各々（入力信号）に複素乗算する複素係数のデータ（以下、係数データまたは係数とする）を変化させ、ＦＦＴ長に対応したバタフライ演算に必要な段の前段まで、上記中間データに対応したバタフライ演算を行い、ＦＦＴ長に対応したバタフライ演算に必要な段のバタフライ演算器から最終的な演算結果が出力されるように、動作が設定される。ここでの、信号とは、初段のバタフライ演算器１１に入力されるサンプル、または後段のバタフライ演算器１２〜１５に入力される前段からの中間データの双方を含むものとする。例えば、ＦＦＴ長が２５６の場合、バタフライ演算器１１〜１３までは、中間データ生成としての演算を行い、バタフライ演算器１４がバタフライ演算器１３から出力される中間データから最終的なＦＦＴ演算結果を出力信号として出力する。
セレクタ１６は、各バタフライ演算器からの出力が入力されており、上記ＦＦＴ長及びバタフライ演算器の段数（何番目のバタフライ演算器であるか）により、ＦＦＴ演算結果が出力される段のバタフライ演算器からの出力を選択して、出力信号として出力する。 As will be described in detail later, each of the butterfly calculators (11 to 15) is configured to perform complex multiplication on each signal (input signal) input from the outside or from the previous stage by FFT length information indicating the FFT length input from the outside. Change the coefficient data (hereinafter referred to as coefficient data or coefficient), perform the butterfly operation corresponding to the intermediate data up to the stage required for the butterfly operation corresponding to the FFT length, and perform the butterfly operation corresponding to the FFT length The operation is set so that the final operation result is output from the butterfly operation unit at the stage required for the operation. Here, the signal includes both a sample input to the butterfly calculator 11 at the first stage and intermediate data from the preceding stage input to the butterfly calculators 12 to 15 at the subsequent stage. For example, when the FFT length is 256, the butterfly calculators 11 to 13 perform calculation as intermediate data generation, and the butterfly calculator 14 obtains the final FFT calculation result from the intermediate data output from the butterfly calculator 13. Output as an output signal.
The selector 16 receives the output from each butterfly computing unit, and performs the butterfly computation of the stage where the FFT computation result is output according to the FFT length and the number of stages of the butterfly computing unit (how many butterfly computing units are). The output from the device is selected and output as an output signal.

次に、図２を参照して、図１に示すバタフライ演算器１１の説明を行う。図２は、本実施形態におけるＦＦＴ演算回路１を構成するバタフライ演算器を代表して、バタフライ演算器１１の構成例を説明する。他のバタフライ演算器１２，１３，１４及び１５各々の構成は、バタフライ演算器１１と同様のバタフライ演算を行う構成となっている。各演算器が異なる点は、次段に対して出力する中間データを演算する際、入力されるデータに対して複素乗算する係数が異なることと、この係数が複素乗算された結果を加減演算する信号（サンプルまたは中間データ）の組合せが異なることにある。
また、バタフライ演算器１４はＦＦＴ長が２５６個と１０２４個の場合のみ、バタフライ演算を行うため、ＦＦＴ長が６４の場合のバタフライ演算に対応する構成を必要とせず、バタフライ演算器１５はＦＦＴ長が１０２４個の場合のみ、バタフライ演算を行うため、ＦＦＴ長が６４及び２５６の場合のバタフライ演算に対応する構成を必要としない。このため、バタフライ演算器１４及び１５は、バタフライ演算器１１〜１３と同様の回路構成でも、また必要とする回路のみで構成しても、どちらでも良い。 Next, the butterfly calculator 11 shown in FIG. 1 will be described with reference to FIG. FIG. 2 illustrates a configuration example of the butterfly computing unit 11 on behalf of the butterfly computing unit constituting the FFT computing circuit 1 in the present embodiment. Each of the other butterfly calculators 12, 13, 14, and 15 is configured to perform the same butterfly calculation as the butterfly calculator 11. The difference between each arithmetic unit is that when calculating intermediate data to be output to the next stage, the coefficient for complex multiplication of the input data is different, and the result of complex multiplication of this coefficient is added or subtracted. The combination of signals (samples or intermediate data) is different.
Further, since the butterfly calculator 14 performs the butterfly calculation only when the FFT length is 256 and 1024, it does not require a configuration corresponding to the butterfly calculation when the FFT length is 64, and the butterfly calculator 15 has the FFT length. However, since the butterfly operation is performed only when the number is 1024, a configuration corresponding to the butterfly operation when the FFT length is 64 and 256 is not required. For this reason, the butterfly computing units 14 and 15 may be either the same circuit configuration as the butterfly computing units 11 to 13 or only a necessary circuit.

記憶部２２には、外部から時系列に入力される入力信号ｘ（k）、すなわち｛ｘ（0），ｘ（1），ｘ（2），…，ｘ（k-1），ｘ（k）｝の信号列が、セレクタ２４から出力される入力アドレス（下記に説明）に従い、対応する入力アドレス、例えば初段のバタフライ演算器１１においては連続したアドレスに順次書き込み、次段以降のバタフライ演算器１２〜１５においては前段の出力アドレスと同一のアドレスに入力される。
入力アドレス生成部２３は、記憶部２２に対して、信号を順次書き込むアドレスを生成する。このアドレス生成部２３は、ＦＦＴ長６４に対応する入力アドレスを生成する入力アドレス生成６４部２３Ａと，ＦＦＴ長２５６に対応する入力アドレスを生成する入力アドレス生成部２５６部２３Ｂと、ＦＦＴ長１０２４に対応する入力アドレスを生成する入力アドレス生成１０２４部２３Ｃとから構成されている。
セレクタ２４は、入力アドレス生成部２３より入力される入力アドレスから、入力されるＦＦＴ長情報に従い、ＦＦＴ長に対応する入力アドレスを選択し、入力アドレスとして、記憶部２２へ出力する。 In the storage unit 22, an input signal x (k) input from the outside in time series, that is, {x (0), x (1), x (2),..., X (k−1), x (k )} In accordance with the input address output from the selector 24 (described below), the corresponding input address, for example, the first stage butterfly calculator 11 sequentially writes to successive addresses, and the subsequent stage butterfly calculators. In 12 to 15, it is input to the same address as the output address of the previous stage.
The input address generation unit 23 generates addresses for sequentially writing signals to the storage unit 22. The address generator 23 includes an input address generator 64A for generating an input address corresponding to the FFT length 64, an input address generator 256B for generating an input address corresponding to the FFT length 256, and an FFT length 1024. The input address generation 1024 unit 23C generates a corresponding input address.
The selector 24 selects an input address corresponding to the FFT length from the input address input from the input address generation unit 23 according to the input FFT length information, and outputs the input address to the storage unit 22 as an input address.

上記記憶部２２は、読み出しと書き込みとが同一のタイミングで行える、例えばデュアルポートＲＡＭ（ランダムアクセスメモリ）で構成され、かつ記憶領域が２つに分割され、ダブルバッファ構造として入力信号ｘ（k）（すなわち入力される信号）を書き込むための記憶領域が第１及び第２の記憶領域として２つある。したがって、本実施形態において、記憶部２２は、１０２４のＦＦＴ長に対応した構成となっているため、２０４８個の信号に対応する容量を有している。   The storage unit 22 is configured by, for example, a dual port RAM (random access memory) in which reading and writing can be performed at the same timing, and the storage area is divided into two, and an input signal x (k) as a double buffer structure. There are two storage areas for writing (that is, an input signal) as first and second storage areas. Therefore, in the present embodiment, the storage unit 22 has a configuration corresponding to an FFT length of 1024, and thus has a capacity corresponding to 2048 signals.

また、記憶部２２は、例えば、図３に示すように、上述したアドレス数が２０４８のメモリ空間を有している。このメモリ空間におけるメモリマップとしては、ＦＦＴ長が６４の場合、使用するアドレス空間がアドレス数が６４のため、書き込み及び読み出しを交互に交代させるアドレス空間としてはアドレス数が１２８となる。記憶部２２においては、この１２８を示すアドレスの最上位ビットが「０」のアドレス空間（第１の記憶領域）と、最上位ビットが「１」のアドレス空間（第２の記憶領域）とで、ＦＦＴ長６４に対する２つのアドレス空間を構成することになる。   Further, for example, as shown in FIG. 3, the storage unit 22 has a memory space in which the number of addresses described above is 2048. As the memory map in this memory space, when the FFT length is 64, the address space to be used is 64, so the address space for alternating the writing and reading is 128. In the storage unit 22, an address space (first storage area) in which the most significant bit of the address indicating 128 is “0” and an address space (second storage area) in which the most significant bit is “1”. , Two address spaces for the FFT length 64 are formed.

また、同様に、記憶部２２において、このメモリ空間におけるメモリマップとしては、ＦＦＴ長が２５６の場合、使用するアドレス空間がアドレス数が２５６のため、書き込み及び読み出しを交互に交代させる（切り替える）アドレス空間としてはアドレス数が５１２となる。記憶部２２においては、この５１２を示すアドレスの最上位ビットが「０」のアドレス空間（第１の記憶領域）と、最上位ビットが「１」のアドレス空間（第２の記憶領域）とで、ＦＦＴ長２５６に対する２つのアドレス空間を構成することになる。   Similarly, in the memory unit 22, as the memory map in this memory space, when the FFT length is 256, the address space to be used is 256 addresses, so that the address for alternately switching (switching) writing and reading is used. The space has 512 addresses. In the storage unit 22, an address space (first storage area) in which the most significant bit of the address indicating 512 is “0” and an address space (second storage area) in which the most significant bit is “1”. , Two address spaces for the FFT length 256 are configured.

また、同様に、記憶部２２において、このメモリ空間におけるメモリマップとしては、ＦＦＴ長が１０２４の場合、使用するアドレス空間がアドレス数が１０２４のため、書き込み及び読み出しを交互に交代させるアドレス空間としてはアドレス数が２０４８となる。記憶部２２においては、この２０４８を示すアドレスの最上位ビットが「０」のアドレス空間（第１の記憶領域）と、最上位ビットが「１」のアドレス空間（第２の記憶領域）とで、ＦＦＴ長１０２４に対する２つのアドレス空間を構成することになる。
アドレス生成部２３は、入力するＦＦＴ長に対応した各入力アドレス生成部が、上述した記憶部２２のアドレス空間に対応する記憶部２２のアドレスを生成する。 Similarly, in the memory unit 22, in the memory map in this memory space, when the FFT length is 1024, the address space to be used is 1024 addresses. The number of addresses is 2048. In the storage unit 22, an address space (first storage area) in which the most significant bit of the address indicating 2048 is “0” and an address space (second storage area) in which the most significant bit is “1”. , Two address spaces for the FFT length 1024 are formed.
In the address generation unit 23, each input address generation unit corresponding to the input FFT length generates an address of the storage unit 22 corresponding to the address space of the storage unit 22 described above.

出力アドレス生成部２５は、複素複素乗算部２６が記憶部２２から、信号を順次読み出すアドレスを生成する。この出力アドレス生成部２５は、ＦＦＴ長６４に対応する出力アドレスを生成する出力アドレス生成６４部２５Ａと，ＦＦＴ長２５６に対応する出力アドレスを生成する出力アドレス生成部２５６部２５Ｂと、ＦＦＴ長１０２４に対応する出力アドレスを生成する出力アドレス生成１０２４部２５Ｃとから構成されている。
また、出力アドレス生成部２５は、上述したＦＦＴ長及び、各バタフライ演算器の上記段数により、読み出すための出力アドレスが異なるため、それぞれの場合に対応した出力アドレスを生成する。 The output address generation unit 25 generates addresses at which the complex complex multiplication unit 26 sequentially reads signals from the storage unit 22. The output address generation unit 25 includes an output address generation unit 64A that generates an output address corresponding to the FFT length 64, an output address generation unit 256B that generates an output address corresponding to the FFT length 256, and an FFT length 1024. Output address generation 1024 unit 25C for generating an output address corresponding to.
The output address generation unit 25 generates an output address corresponding to each case because the output address to be read differs depending on the FFT length and the number of stages of each butterfly calculator.

上記出力アドレス生成６４部２５Ａは、ＦＦＴ長が６４個の場合において、後述ように複素加減算部２７において、複素加減算部２７において実行される複素加減算を行う組み合わせの順に、信号のデータが記憶部２２から読み出されるように、記憶されている信号のデータを読み出す順に、対応するアドレスとして出力アドレスを順次生成する。すなわち、入力アドレス生成部２３，出力アドレス生成部２５及び記憶部２２は、信号順変換部を構成し、信号が入力された順番のアドレスに対し、後に複素加減算部２７にて加減演算を行う信号の組合せ（基数４なので組合せの信号または中間データは４個）が連続して複素複素乗算部２６に出力されるように読み出す出力アドレスに変換する。
また、同様に、出力アドレス生成２５６部２５Ｂ及び出力アドレス１０２４部２５Ｃ各々は、ＦＦＴ長が２５６個及び１０２４個それぞれの場合において、後述ように複素加減算部２７において、複素加減算部２７において実行される複素加減算を行う信号の組み合わせの順に、信号のデータが記憶部２２から読み出されるように、記憶されている信号のデータを読み出す順に、対応するアドレスとして出力アドレスを順次生成する。 When the FFT length is 64, the output address generation 64 unit 25A stores the signal data in the order of the combination in which the complex addition / subtraction unit 27 performs complex addition / subtraction in the complex addition / subtraction unit 27 as described later. In order to read out stored signal data, output addresses are sequentially generated as corresponding addresses. That is, the input address generation unit 23, the output address generation unit 25, and the storage unit 22 constitute a signal order conversion unit, and a signal that is added / subtracted later by the complex addition / subtraction unit 27 with respect to the addresses in the order in which the signals are input. Are converted into output addresses to be read out so that the combination signals or intermediate data are 4 in a radix 4 series are continuously output to the complex complex multiplier 26.
Similarly, the output address generation unit 256B and the output address 1024 unit 25C are executed in the complex addition / subtraction unit 27 in the complex addition / subtraction unit 27 as will be described later when the FFT length is 256 and 1024, respectively. The output addresses are sequentially generated as the corresponding addresses in the order of reading out the stored signal data so that the signal data is read from the storage unit 22 in the order of the combination of signals to be subjected to complex addition / subtraction.

例えば、基数４で、ＦＦＴ長が２５６の場合を例にとり説明すると、本実施形態における（ＦＦＴ演算のアルゴリズによって以下の式は異なる）基数４のバタフライ演算が、信号のデータとして、ｘ（k）が０≦k≦２５５の範囲で入力されてくる。
ＤＦＴ（離散フーリエ変換）として、
Ｘ（ｎ）＝Σｘ（k）Ｗ_Ｎ ^ｎｋ …（１）
とする（１／Ｎを省略）。
上述した式において、信号番号ｎと周波数を示すインデックスｋとは以下のように示される。
n＝６４n_３＋１６n_２＋４n_１＋n_０ ；（n_０，n_１，n_２，n_３＝０，１，２，３）
k＝６４k_３＋１６k_２＋４k_１＋k_０ ；（k_０，k_１，k_２，k_３＝０，１，２，３）…（２） For example, the case where the radix is 4 and the FFT length is 256 will be described as an example. The radix 4 butterfly operation in the present embodiment (the following equation is different depending on the algorithm of the FFT operation) is x (k) as signal data. Is input in the range of 0 ≦ k ≦ 255.
As DFT (Discrete Fourier Transform)
X (n) = Σx (k) W _N ^nk (1)
(1 / N is omitted).
In the above equation, the signal number n and the index k indicating the frequency are expressed as follows.
n = 64n ₃ + 16n ₂ + 4n ₁ + n ₀ ; (n ₀ , n ₁ , n ₂ , n ₃ = 0, ₁ , ₂ , 3)
k = 64 k ₃ +16 k ₂ +4 k ₁ + k ₀ ; (k ₀ , k ₁ , k ₂ , k ₃ = ₀ , ₁ , ₂ , 3) (2)

ＤＦＴは、
Ｘ（n_３，n_２，n_１，n_０）
＝ΣΣΣΣｘ（k_３，k_２，k_１，k_０）Ｗ_Ｎ ^{ｎ（６４ｋ３＋１６ｋ２＋４ｋ１＋ｋ０）} …（３）
と示される。このk_３，k_２，k_１，k_０の各々和において、第１段目のバタフライ演算器１１にてｋ_３についての和を求め、第２段目のバタフライ演算器１２にてｋ_２についての和を求め、第３段目のバタフライ演算器１３にてｋ_１についての和を求め、第４段目のバタフライ演算器１４にてｋ_０についての和を求めることとなる。
この場合には、上記（３）式が以下の（４）〜（７）を順番に、対応する各バタフライ演算器において演算することにより、バタフライ演算の最終結果であるＤＦＴとしてＸ（n_３，n_２，n_１，n_０）が求められる。 DFT
X (n ₃ , n ₂ , n ₁ , n ₀ )
= ΣΣΣΣx (k ₃ , k ₂ , k ₁ , k ₀ ) W _N ^{n (64} k ₃ +16 k ₂ +4 k ₁ ⁺ k ₀ ) (3)
It is indicated. For each sum of k ₃ , k ₂ , k ₁ , k ₀ , the first stage butterfly calculator 11 calculates the sum for k ₃ , and the second stage butterfly calculator 12 calculates k ₂ . It calculates the sum of, calculates the sum of k ₁ in the third stage of the butterfly operation device 13, so that the the sum of k ₀ in the fourth stage of the butterfly operation device 14.
In this case, the above equation (3) calculates the following (4) to (7) in order in each corresponding butterfly computing unit, and as a DFT that is the final result of the butterfly computation, X (n ₃ , n ₂ , n ₁ , n ₀ ) are obtained.

ｘ_１（n_０，k_２，k_１，k_０）＝Σｘ（k_３，k_２，k_１，k_０）Ｗ_４ ^ｎ０ｋ３ …（４）
ｘ_２（n_０，n_１，k_１，k_０）＝Σｘ_１（n_０，k_２，k_１，k_０）Ｗ_Ｎ ^{１６ｎ０ｋ２}Ｗ_４ ^ｎ１ｋ２ …（５）
ｘ_３（n_０，n_１，n_２，k_０）＝Σｘ_２（n_０，n_１，k_１，k_０）Ｗ_Ｎ ^{４（４ｎ１＋ｎ０）ｋ１}Ｗ_４ ^ｎ２ｋ１ …（６）
ｘ_４（n_０，n_１，n_２，n_３）＝Σｘ_３（n_０，n_１，n_２，k_０）Ｗ_Ｎ ^{（１６ｎ２＋４ｎ１＋ｎ０）ｋ０}Ｗ_４ ^ｎ３ｋ０…（７）
ここで、ｘ_４（n_０，n_１，n_２，n_３）がＸ（n_３，n_２，n_１，n_０）である。
（４）式が１段目のバタフライ演算器１１の出力であり、（５）式が２段目のバタフライ演算器１２の出力であり、（６）式が３段目のバタフライ演算器１３の出力であり、（７）式が４段目のバタフライ演算器１４の出力、すなわちＦＦＴ長２５６におけるＤＦＴである。また、上記ｘ_１，ｘ_２，ｘ_３が、ＤＦＴ演算における各バタフライ演算器での中間データとなる。 x ₁ (n ₀ , k ₂ , k ₁ , k ₀ ) = Σx (k ₃ , k ₂ , k ₁ , k ₀ ) W ₄ ^n0k3 (4)
x ₂ (n ₀ , n ₁ , k ₁ , k ₀ ) = Σx ₁ (n ₀ , k ₂ , k ₁ , k ₀ ) W _N ^16n0k2 W ₄ ^n1k2 (5)
x ₃ (n ₀ , n ₁ , n ₂ , k ₀ ) = Σx ₂ (n ₀ , n ₁ , k ₁ , k ₀ ) W _N ^{4 (4n1 + n0) k1} W ₄ ^n2k1 (6)
x ₄ (n ₀ , n ₁ , n ₂ , n ₃ ) = Σx ₃ (n ₀ , n ₁ , n ₂ , k ₀ ) W _N ^{(16n2 + 4n1 + n0) k0} W ₄ ^n3k0 (7)
Here, x ₄ (n ₀ , n ₁ , n ₂ , n ₃ ) is X (n ₃ , n ₂ , n ₁ , n ₀ ).
The expression (4) is the output of the first stage butterfly calculator 11, the expression (5) is the output of the second stage butterfly calculator 12, and the expression (6) is the output of the third stage butterfly calculator 13. Expression (7) is the output of the fourth stage butterfly computing unit 14, that is, the DFT in the FFT length 256. Further, the above x ₁ , x ₂ , x ₃ are intermediate data in each butterfly computing unit in the DFT computation.

この場合、バタフライ演算器１１は、（４）式における、入力される信号への係数「Ｗ_４ ^ｎ０ｋ３」の複素乗算、すなわち「＋１」，「−１」，「＋ｊ」または「−ｊ」の複素乗算については、複素加減算部２７において加算するか減算するかにより設定されているため、特に複素乗算の処理は行われない。複素加減算部２７においては、係数「Ｗ_４ ^ｎ０ｋ３」におけるｎ_０が０，１，２，３の４つの場合に対応した４つの減算または加算が行われ、４つの中間データが出力される。
同様に、バタフライ演算器１２は、（５）式における、入力される信号（中間データ）への係数「Ｗ_４ ^ｎ１ｋ２」の複素乗算、すなわち「＋１」，「−１」，「＋ｊ」または「−ｊ」の複素乗算については、複素加減算部２７において加算するか減算するかにより設定されているため、特に複素乗算の処理は行われない。複素加減算部２７においては、係数「Ｗ_４ ^ｎ１ｋ２」におけるｎ_１が０，１，２，３の４つの場合に対応した４つの減算または加算が行われ、４つの中間データが出力される。 In this case, the butterfly calculator 11 performs complex multiplication of the coefficient “W ₄ ^n0k3 ” on the input signal in Equation (4), that is, “+1”, “−1”, “+ j”, or “−j”. The complex multiplication is set depending on whether the addition or subtraction is performed in the complex addition / subtraction unit 27, and therefore, complex multiplication processing is not particularly performed. The complex addition / subtraction unit 27 ^performs four subtractions or additions corresponding to four cases where n ₀ is 0, 1, 2, or 3 in the coefficient “W ₄ ^n0k3 ”, and outputs four intermediate data.
Similarly, the butterfly calculator 12 performs complex multiplication of the coefficient “W ₄ ^n1k2 ” on the input signal (intermediate data) in Equation (5), that is, “+1”, “−1”, “+ j” or “ The complex multiplication of “−j” is set depending on whether the addition or subtraction is performed in the complex addition / subtraction unit 27, and thus the complex multiplication process is not particularly performed. In the complex addition / subtraction unit 27, four subtractions or additions corresponding to four cases where n ₁ in the coefficient “W ₄ ^n1k2 ” is 0, ₁ , 2, 3 are performed, and four intermediate data are output.

また、バタフライ演算器１３は、（６）式における、入力される信号（中間データ）への係数「Ｗ_４ ^ｎ２ｋ１」の複素乗算、すなわち「＋１」，「−１」，「＋ｊ」または「−ｊ」の複素乗算については、複素加減算部２７において加算するか減算するかにより設定されているため、特に複素乗算の処理は行われない。複素加減算部２７においては、係数「Ｗ_４ ^ｎ２ｋ１」におけるｎ_２が０，１，２，３の４つの場合に対応した４つの減算または加算が行われ、４つの中間データが出力される。
また、バタフライ演算器１２は、（７）式における、入力される信号（中間データ）への係数「Ｗ_４ ^ｎ３ｋ０」の複素乗算、すなわち「＋１」，「−１」，「＋ｊ」または「−ｊ」の複素乗算については、複素加減算部２７において加算するか減算するかにより設定されているため、特に複素乗算の処理は行われない。複素加減算部２７においては、係数「Ｗ_４ ^ｎ３ｋ０」におけるｎ_３が０，１，２，３の４つの場合に対応した４つの減算または加算が行われ、４つの中間データが出力される。 Further, the butterfly calculator 13 performs complex multiplication of the coefficient “W ₄ ^n2k1 ” on the input signal (intermediate data) in the equation (6), that is, “+1”, “−1”, “+ j” or “− The complex multiplication of “j” is set depending on whether the addition or subtraction is performed in the complex addition / subtraction unit 27, and thus no complex multiplication processing is particularly performed. The complex addition / subtraction unit 27 ^performs four subtractions or additions corresponding to four cases where n ₂ is 0, 1, ₂ , 3 in the coefficient “W ₄ ^n2k1 ”, and outputs four intermediate data.
Also, the butterfly calculator 12 performs complex multiplication of the coefficient “W ₄ ^n3k0 ” on the input signal (intermediate data) in the equation (7), that is, “+1”, “−1”, “+ j” or “− The complex multiplication of “j” is set depending on whether the addition or subtraction is performed in the complex addition / subtraction unit 27, and thus no complex multiplication processing is particularly performed. In the complex addition / subtraction unit 27, four subtractions or additions corresponding to the four cases where n ₃ in the coefficient “W ₄ ^n3k0 ” is 0, 1, 2, ₃ are performed, and four intermediate data are output.

バタフライ演算器１１に対しては、信号ｘ（k）が、すでに述べたようにｋ＝０〜２５５まで順番に入力され、記憶部２２の連続したアドレスに順に書き込まれる。このため、記憶部２２からの読み出しとして、以下のような出力アドレスが必要となる。
上記（４）式において、k_３についての和を求めているため、複素加減算部２７においては、信号ｘ（k_３，k_２，k_１，k_０）の組として、初めの組がｘ（k_３，０，０，０）となり、ｋ_３を０，１，２，３と変化させた信号ｘ（０），ｘ（６４），ｘ（１２８），ｘ（１９２）の４つを組として所定の複素加減算を行う。
次に、ｘ（k_３，０，０，１）として、ｋ_３を０，１，２，３と変化させた信号ｘ（k）が４つの信号の組の信号列として順次読み出される必要がある。
したがって、バタフライ演算器１１における出力アドレス生成２５６部２５Ｂは、記憶部２２から信号列を読み出す順番として、ｋの数値を表現した（２）式における４進数の最も高い桁（６４）、すなわちこのバタフライ演算器１１にて和をとる番号k_３の桁を基準とし、他の桁を固定し、基準とした桁を０，１，２，３と変化させて、順次出力アドレスを生成することとなる。 As described above, the signal x (k) is input to the butterfly computing unit 11 in order from k = 0 to 255, and is sequentially written to consecutive addresses in the storage unit 22. For this reason, the following output addresses are required for reading from the storage unit 22.
In the above equation (4), since the sum for k ₃ is obtained, the complex addition / subtraction unit 27 sets the first set as x (k ₃ , k ₂ , k ₁ , k ₀ ) as x ( k ₃ , 0, 0, 0), and the four signals x (0), x (64), x (128), x (192), in which k ₃ is changed to 0, 1, 2, ₃ are combined. A predetermined complex addition / subtraction is performed.
Next, as x (k ₃ , 0, 0, 1), the signal x (k) in which k 3 is changed to 0, 1, 2, ₃ needs to be sequentially read out as a signal sequence of a set of four signals. is there.
Therefore, the output address generation unit 256B in the butterfly computing unit 11 has the highest quaternary digit (64) in the expression (2) expressing the numerical value of k as the order of reading the signal sequence from the storage unit 22, that is, this butterfly. relative to the digit of the number k ₃ of the sum by calculator 11, to secure the other digits, with reference to digit is varied with 0, 1, 2, 3, and generating a sequentially outputs address .

以下、バラフライ演算部１２、１３，１４も同様に、以下の様に求められる。
同様に、（５）式において、k_２についての和を求めているため、複素加減算部２７（バタフライ演算器１２）においては、信号ｘ_１（n_０，k_２，k_１，k_０）の組として、初めの組がｘ_１（０，k_２，０，０）となり、ｋ_２を０，１，２，３と変化させた信号ｘ_１（０），ｘ_１（１６），ｘ_１（３２），ｘ_１（４８）の４つを組として所定の複素加減算を行う。
次に、ｘ_１（０，k_２，０，１）として、ｋ_２を０，１，２，３と変化させた信号ｘ（k）が４つの信号の組の信号列として、順次読み出される必要がある。
したがって、バタフライ演算器１２における出力アドレス生成２５６部２５Ｂは、記憶部２２から信号列を読み出す順番として、ｋの数値を表現した（２）式における４進数の２番目に高い桁（１６）、すなわちこのバタフライ演算器１２にて和をとる番号k_２を基準とし、他の桁を固定し、基準とした桁を０，１，２，３と変化させて順次出力アドレスを生成することとなる。 Hereinafter, the fly-fly calculation units 12, 13, and 14 are similarly obtained as follows.
Similarly, in equation (5), since the sum for k ₂ is obtained, in the complex addition / subtraction unit 27 (butterfly computing unit 12), the signal x ₁ (n ₀ , k ₂ , k ₁ , k ₀ ) As a set, the first set is x ₁ (0, k ₂ , 0, 0), and signals x ₁ (0), x ₁ (16), x _{1 in} which k ₂ is changed to 0, 1, ₂ , 3 (32), x ₁ (48) are used as a set, and predetermined complex addition / subtraction is performed.
Next, as x ₁ (0, k ₂ , 0, 1), the signal x (k) in which k 2 is changed to 0, 1, ₂ , 3 is sequentially read out as a signal sequence of a set of four signals. There is a need.
Therefore, the output address generation 256 unit 25B in the butterfly calculator 12 represents the second highest digit (16) of the quaternary number in the expression (2) expressing the numerical value of k as the order of reading the signal sequence from the storage unit 22, that is, the butterfly operation unit 12 with respect to the number k ₂ summing with, fixing the other digits, reference of digits to the generating sequentially output address by changing the 0,1,2,3.

また、（６）式において、k_１についての和を求めているため、複素加減算部２７（バタフライ演算器１３）では、信号ｘ_２（n_０，n_１，k_１，k_０）の組として、初めの組がｘ_２（０，０，k_１，０）となり、ｋ_１を０，１，２，３と変化させた信号ｘ_２（０），ｘ_２（４），ｘ_２（８），ｘ_２（１２）の４つを組として所定の複素加減算を行う。
このため、ｘ_２（０，０，k_１，１）として、ｋ_１を０，１，２，３と変化させた信号ｘ（k）が４つの信号の組の信号列として、順次読み出される必要がある。
したがって、バタフライ演算器１３における出力アドレス生成２５６部２５Ｂは、記憶部２２から信号列を読み出す順番として、ｋの数値を表現した（２）式における４進数の３番目に高い桁（４）、すなわちこのバタフライ演算器１３にて和をとる番号k_１を基準とし、他の桁を固定し、基準とした桁を０，１，２，３と変化させて順次出力アドレスを生成することとなる。 In addition, in equation (6), since the sum of k ₁ is obtained, the complex addition / subtraction unit 27 (butterfly computing unit 13) sets the signal x ₂ (n ₀ , n ₁ , k ₁ , k ₀ ) as a set. , The first set is x ₂ (0, 0, k ₁ , 0), and the signals x ₂ (0), x ₂ (4), x ₂ (8) with k ₁ changed to 0, ₁ , 2, 3 ), X ₂ (12) as a set, and a predetermined complex addition / subtraction is performed.
Therefore, as x ₂ (0, 0, k ₁ , 1), the signal x (k) in which k 1 is changed to 0, ₁ , 2, 3 is sequentially read out as a signal sequence of a set of four signals. There is a need.
Therefore, the output address generation 256 unit 25B in the butterfly calculator 13 represents the third highest digit (4) of the quaternary number in the expression (2) expressing the numerical value of k as the order of reading the signal sequence from the storage unit 22, that is, the butterfly operation unit 13 with respect to the number k ₁ summing at, to secure the other digits, reference of digits to the generating sequentially output address by changing the 0,1,2,3.

同様に、（７）式において、k_０についての和を求めているため、複素加減算部２７（バタフライ演算器１４）では、信号ｘ_３（n_０，n_１，n_２，k_０）の組として、初めの組がｘ_３（０，０，０，k_０）となり、ｋ_０を０，１，２，３と変化させた信号ｘ_３（０），ｘ_３（１），ｘ_３（２），ｘ_３（３）の４つを組として所定の複素加減算を行う。
次に、ｘ_３（０，０，１，k_０）として、ｋ_０を０，１，２，３と変化させた信号ｘ（k）が４つの信号の組を信号列として、順次読み出される必要がある。
したがって、バタフライ演算器１４における出力アドレス生成２５６部２５Ｂは、記憶部２２から信号列を読み出す順番として、ｋの数値を表現した（２）式における４進数の最も低い桁（１）、すなわちこのバタフライ演算器１３にて和をとる番号k_０を基準とし、他の桁を固定し、基準とした桁を０，１，２，３と変化させて順次出力アドレスを生成することとなる。 Similarly, in equation (7), since the sum for k ₀ is obtained, the complex addition / subtraction unit 27 (butterfly computing unit 14) sets a set of signals x ₃ (n ₀ , n ₁ , n ₂ , k ₀ ). as initially set is _x 3 (0,0,0, k _0), and the signal _x 3 to the _{k 0} is varied with _{0,1,2,3 (0), x 3 (} 1), x 3 ( 2), x ₃ (3) are used as a set, and a predetermined complex addition / subtraction is performed.
_{Then, x 3 (0,0,1, k 0} ) as the _{k 0} as the set of signal sequence of the signal x was varied with 0, 1, 2, 3 (k) four signals are sequentially read out There is a need.
Accordingly, the output address generation 256 unit 25B in the butterfly computing unit 14 has the lowest quaternary digit (1) in the expression (2) expressing the numerical value of k as the order of reading the signal sequence from the storage unit 22, that is, this butterfly. the number k ₀ summing at the calculator 13 as a reference, to secure the other digits, reference of digits to the generating sequentially output address by changing the 0,1,2,3.

すなわち、出力アドレス生成部２５の各ＦＦＴ長に対応したアドレス生成部は、対応する各バタフライ演算器における和を求める桁を基準とし、この基準となる桁以外の桁を順次変化させ、この変化させた値毎に、基準となる桁をｎ進数（基数に対応）で変化、例えば４進数であれば、０，１，２，３と変化させ、複素加減算部２７で用いる基数に対応する数の信号列に対する出力アドレスを生成する。
また、出力アドレス生成部２５の各アドレス生成部は、基準となる桁以外の桁の変化において、演算のアルゴリズムにより異なるが、例えば、より桁数の小さい桁から順に変化させることとする。 That is, the address generation unit corresponding to each FFT length of the output address generation unit 25 uses the digit for calculating the sum in each corresponding butterfly arithmetic unit as a reference, and sequentially changes the digits other than the reference digit to change the digit. For each value, the reference digit is changed in n-base (corresponding to the radix), for example, if it is quaternary, it is changed to 0, 1, 2, 3, and the number corresponding to the radix used in the complex addition / subtraction unit 27 An output address for the signal train is generated.
In addition, each address generation unit of the output address generation unit 25 changes, for example, in order from a digit with a smaller number of digits, although it varies depending on the arithmetic algorithm in changing the digits other than the reference digit.

上述したことから、各バタフライ演算器における出力アドレス部２５における出力アドレス生成６４部２５Ａは、ＦＦＴ長６４に対応しているため、（２）式の表現が以下の式のようになる。
n＝１６n_２＋４n_１＋n_０ ；（n_０，n_１，n_２＝０，１，２，３）
k＝１６k_２＋４k_１＋k_０ ；（k_０，k_１，k_２＝０，１，２，３） As described above, since the output address generation 64 unit 25A in the output address unit 25 in each butterfly computing unit corresponds to the FFT length 64, the expression of the expression (2) is as follows.
n = 16n ₂ + 4n ₁ + n ₀ ; (n ₀ , n ₁ , n ₂ = ₀ , ₁ , _2, 3)
k = 16 k ₂ +4 k ₁ + k ₀ ; (k ₀ , k ₁ , k ₂ = ₀ , ₁ , _2, 3)

同様に、各バタフライ演算器における出力アドレス部２５における出力アドレス生成１０２４部２５Ｃは、ＦＦＴ長１０２４に対応しているため、（２）式の表現が以下の式のようになる。
n＝２５６n_４＋６４n_３＋１６n_２＋４n_１＋n_０ ；（n_０，n_１，n_２，n_３，n_４＝０，１，２，３）
k＝２５６n_４＋６４k_３＋１６k_２＋４k_１＋k_０ ；（k_０，k_１，k_２，k_３，k_４＝０，１，２，３） Similarly, since the output address generation 1024 unit 25C in the output address unit 25 in each butterfly calculator corresponds to the FFT length 1024, the expression of the expression (2) is as follows.
n = 256 n ₄ +64 n ₃ +16 n ₂ +4 n ₁ + n ₀ ; (n ₀ , n ₁ , n ₂ , n ₃ , n ₄ = ₀ , ₁ , ₂ , 3)
k = 256 n ₄ +64 k ₃ +16 k ₂ +4 k ₁ + k ₀ ; (k ₀ , k ₁ , k ₂ , k ₃ , k ₄ = ₀ , ₁ , ₂ , 3)

上述したように、（２）式の表現が、ＦＦＴ長が異なると、読み出される信号のデータの組合せ（信号が入力されて記憶部２２に記憶された順番から、記憶部２２から複素複素乗算部２６に対して読み出す順番の変更）も異なってくるため、出力アドレスの生成は、ＦＦＴ長（すなわちＦＦＴ長情報）に対応して、各出力アドレス生成部（出力アドレス生成６４部２５Ａ，出力アドレス生成２５６部２５Ｂ，出力アドレス生成１０２４部２５Ｃ）により、基数とＦＦＴ長とから決まる読み出しアドレスの演算式により、順次出力アドレスの演算が行われる。   As described above, when the expression of the expression (2) has different FFT lengths, the data combination of the signals to be read (from the order in which the signals are input and stored in the storage unit 22 from the storage unit 22 to the complex complex multiplication unit) The output address is generated corresponding to the FFT length (that is, the FFT length information), so that each output address generation unit (output address generation 64 unit 25A, output address generation) is different. 256 unit 25B and output address generation 1024 unit 25C) sequentially calculate the output address by the read address calculation formula determined from the radix and the FFT length.

また、各バタフライ演算器において、（２）式における和をとる桁を最小桁とし、以降は（２）式の桁数の低い方から順に桁上がりをするカウンタを形成して、各出力アドレス生成回路２５を構成してもよい。
また、上記各出力アドレス部は、対応するＦＦＴ長に対応して、上述した組で信号のデータを読み出す出力アドレスが順番に記憶されたＲＯＭ（読み出し専用メモリ）から、時系列に順番にこのＲＯＭのアドレスをアクセスして、記憶された出力アドレスを読み出し、出力アドレスを生成する構成としてもよい。 Also, in each butterfly computing unit, a counter that increments in order from the lowest number of digits in equation (2) is formed by setting the summation digit in equation (2) as the minimum digit, and generating each output address The circuit 25 may be configured.
In addition, each of the output address sections corresponds to the corresponding FFT length, and the ROMs (read-only memories) in which the output addresses for reading out the signal data in the above-described pairs are stored in order from the ROM in this order. The address may be accessed, the stored output address is read, and the output address may be generated.

セレクタ２７は、入力されるＦＦＴ長に従い、ＦＦＴ長に対応する出力アドレスを選択し、出力アドレスとして、記憶部２２へ出力する。
複素複素乗算部２５は、記憶部２２から時系列に入力される信号のデータｘ（k）に対して、ＦＦＴ回転因子テーブル部２７（請求項における複素係数記憶部に対応）から読み出される係数、例えば、ＦＦＴ長が２５６の場合、バタフライ演算器１１においては「１」、バタフライ演算器１２においては「Ｗ_Ｎ ^{１６ｎ０ｋ２}」、バタフライ演算器１３においては「Ｗ_Ｎ ^{４（４ｎ１＋ｎ０）ｋ１}」、バタフライ演算器１４においてはＷ_Ｎ ^{（１６ｎ２＋４ｎ１＋ｎ０）ｋ０}を順次複素乗算して、複素乗算結果を出力する。
複素係数（または複素回転因子）としての上記各係数各々は、複素乗算する対象の信号毎（すなわち、ＦＦＴ長及びバタフライ演算器の段数に対応して）に異なるため、図４に示すように、ＦＦＴ回転因子テーブル部２７には、ＦＦＴ長及びバタフライ演算器の段数各々に対応したテーブルを設けておく。このテーブルはＲＯＭに予め記憶させるようにして形成しても良いし、ＲＡＭに演算を開始させる前に、外部から読み込んでおくように形成してもよい。 The selector 27 selects an output address corresponding to the FFT length according to the input FFT length, and outputs the output address to the storage unit 22 as an output address.
The complex complex multiplication unit 25 reads the coefficient x read out from the FFT twiddle factor table unit 27 (corresponding to the complex coefficient storage unit in the claims) for the signal data x (k) input in time series from the storage unit 22, For example, when the FFT length is 256, the butterfly calculator 11 is “1”, the butterfly calculator 12 is “W _N ^16n0k2 ”, the butterfly calculator 13 is “W _N ^{4 (4n1 + n0) k1} ”, the butterfly calculator In step 14, W _N ^{(16n2 + 4n1 + n0) k0} is sequentially ^subjected to complex multiplication, and a complex multiplication result is output.
Since each of the above coefficients as a complex coefficient (or complex twiddle factor) differs for each signal to be complex-multiplied (that is, corresponding to the FFT length and the number of stages of the butterfly calculator), as shown in FIG. The FFT twiddle factor table unit 27 is provided with tables corresponding to the FFT length and the number of stages of the butterfly calculator. This table may be formed so as to be stored in the ROM in advance, or may be formed so as to be read from the outside before the RAM starts the calculation.

ＦＦＴ回転因子テーブル部２７は、図４に示すように、ＦＦＴ長毎に対応した係数の記憶領域から構成されており、ＦＦＴ長が１０２４個の場合に使用する係数が記憶されている領域Ｄ６４と、ＦＦＴ長が２５６個の場合に使用する係数が記憶されている領域Ｄ２５６と、ＦＦＴ長が１０２４個の場合に使用する係数が記憶されている領域Ｄ１０２４とから構成されている。
アドレス生成部２８は、領域Ｄ６４に記憶されている係数を順番に読み出す因子アドレスを生成する因子アドレス生成６４部２８Ａと、領域Ｄ２５６に記憶されている係数を順番に読み出す因子アドレスを生成する因子アドレス生成２５６部２８Ｂと、領域Ｄ１０２４に記憶されている係数を順番に読み出す因子アドレスを生成する因子アドレス生成１０２４部２８Ｃとから構成されている。 As shown in FIG. 4, the FFT twiddle factor table unit 27 is composed of coefficient storage areas corresponding to each FFT length, and an area D64 storing coefficients used when the FFT length is 1024. , An area D256 that stores coefficients used when the FFT length is 256, and an area D1024 that stores coefficients used when the FFT length is 1024.
The address generation unit 28 generates a factor address for generating a factor address for sequentially reading the coefficients stored in the region D64, and a factor address for generating a factor address for sequentially reading the coefficients stored in the region D256. A generation 256 unit 28B and a factor address generation 1024 unit 28C for generating a factor address for sequentially reading out the coefficients stored in the region D1024.

アドレス生成部２８は、ＦＦＴ長に応じて記憶部２２から順次読み出される信号のデータに対して複素乗算する係数を、信号の読み出しに同期して読み出すため、ＦＦＴ回転因子テーブル２７から係数を読み出す因子アドレス順次生成する。
セレクタ２９は、入力されるＦＦＴ長情報により、因子アドレス生成６４部２８Ａ，因子アドレス生成２５６部２８Ｂ及び因子アドレス生成１０２４部２８Ｃ各々が生成して出力する因子アドレスのいずれかを選択し、選択した因子アドレスをＦＦＴ回転因子テーブル２７へ出力する。 The address generation unit 28 reads a coefficient from the FFT twiddle factor table 27 in order to read out a coefficient for performing complex multiplication on signal data sequentially read from the storage unit 22 in accordance with the FFT length in synchronization with the signal reading. Generate addresses sequentially.
The selector 29 selects one of the factor addresses generated and output by each of the factor address generation 64 part 28A, the factor address generation 256 part 28B, and the factor address generation 1024 part 28C according to the input FFT length information. The factor address is output to the FFT rotation factor table 27.

複素複素乗算部２６は、記憶部２２から時系列に入力される信号のデータ各々に対し、ＦＦＴ回転因子テーブル２７から順番に読み出される各係数を、順次複素乗算してシリアル／パラレル変換部３０へ出力する。
パラレル／シリアル変換部３０は、係数が複素乗算された、４つの信号のデータの組がシリアルに（直列に）、出力アドレス生成部２５から出力されるアドレスに従い、記憶部２２から読み出された順に、例えば、｛ｘ（０），ｘ（６４），ｘ（１２８），ｘ（１９２）｝、｛ｘ（１），ｘ（６５），ｘ（１２９），ｘ（１９３）｝、…の順に入力された時点で、一旦この組の信号のデータを記憶し、これら信号のデータをパラレルに（並列に）、複素加減算部２７へ出力する。 The complex complex multiplication unit 26 sequentially performs complex multiplication on each of the data of the signal input from the storage unit 22 in time series and sequentially reads out the coefficients from the FFT twiddle factor table 27 to the serial / parallel conversion unit 30. Output.
The parallel / serial conversion unit 30 reads out the data set of four signals obtained by complex multiplication of the coefficients serially (in series) from the storage unit 22 according to the address output from the output address generation unit 25. In order, for example, {x (0), x (64), x (128), x (192)}, {x (1), x (65), x (129), x (193)},. When the signals are sequentially input, the data of this set of signals is temporarily stored, and the data of these signals is output to the complex adder / subtractor 27 in parallel (in parallel).

また、複素加減算部２７は、各バタフライ演算器毎に、対応する上記（４）式から（７）式の加減演算を行い、得られた演算結果をパラレル／シリアル変換器３１へ並列に出力する。例えば、バタフライ演算器１１における複素加減算部２７は、入力される｛ｘ（０），ｘ（６４），ｘ（１２８），ｘ（１９２）｝の信号の組に対して所定の複素加減算を行い、演算結果として、中間データ｛ｘ_１（０），ｘ_１（６４），ｘ_１（１２８），ｘ_１（１９２）｝を並列に出力する。
パラレル／シリアル変換器３１は、並列に入力される演算結果｛ｘ_１（０），ｘ_１（６４），ｘ_１（１２８），ｘ_１（１９２）｝の並びを、パラレルからシリアルに変換して、ｘ_１（０），ｘ_１（６４），ｘ_１（１２８），ｘ_１（１９８）の順で出力する。 Further, the complex addition / subtraction unit 27 performs the addition / subtraction of the corresponding equations (4) to (7) for each butterfly calculator, and outputs the obtained calculation result to the parallel / serial converter 31 in parallel. . For example, the complex addition / subtraction unit 27 in the butterfly computing unit 11 performs predetermined complex addition / subtraction on the set of signals {x (0), x (64), x (128), x (192)} that are input. , Intermediate data {x ₁ (0), x ₁ (64), x ₁ (128), x ₁ (192)} are output in parallel as the operation result.
The parallel / serial converter 31 converts the sequence of operation results {x ₁ (0), x ₁ (64), x ₁ (128), x ₁ (192)} input in parallel from parallel to serial. X ₁ (0), x ₁ (64), x ₁ (128), x ₁ (198) in this order.

タイミング生成部３２は、記憶部２２に信号のデータが書き込まれるタイミング、入力アドレス生成部２３が入力アドレスを生成して出力するタイミング、出力アドレス生成部２５が出力アドレスを生成して出力するタイミング、セレクタ２４，２８，２９各々が選択処理を行うタイミング、複素複素乗算部２６が複素乗算するタイミング、シリアル／パラレル変換部３０がシリアル・パラレル変換処理を行うタイミング、複素加減算部２７が複素加減算を行うタイミング及び、パラレル／シリアル変換部２７が複素加減算部２７の出力をパラレル・シリアル変換を行うタイミング各々を制御する動作クロックを、上記各部に対して出力し、ＦＦＴ長情報の示すＦＦＴ長に応じて各部の動作を制御する。
すなわち、ＦＦＴ長が６４の場合、６４個のデータが入力される毎に、またＦＦＴ長が２５６の場合、２５６個のデータが入力される毎に、またＦＦＴ長が１０２４の場合、１０２４個のデータが入力される毎に、下記に説明するＦＦＴ演算を周期的に行う。
また、記憶部２２におけるダブルバッファとしての、第１及び第２の記憶領域は上記周期毎に、書き込みが行われる領域と、読み出しが行われる領域とに、セレクタ２４及びセレクタ２８それぞれにより順次切り替えて使用される。 The timing generation unit 32 is a timing at which signal data is written in the storage unit 22, a timing at which the input address generation unit 23 generates and outputs an input address, a timing at which the output address generation unit 25 generates and outputs an output address, Timing at which each of the selectors 24, 28, and 29 performs selection processing, timing at which the complex complex multiplication unit 26 performs complex multiplication, timing at which the serial / parallel conversion unit 30 performs serial / parallel conversion processing, and complex addition / subtraction unit 27 performs complex addition / subtraction The operation clock for controlling each timing and the timing at which the parallel / serial conversion unit 27 performs parallel / serial conversion on the output of the complex addition / subtraction unit 27 is output to each of the above units, and according to the FFT length indicated by the FFT length information. Control the operation of each part.
That is, when the FFT length is 64, every time 64 pieces of data are input, when the FFT length is 256, every time 256 pieces of data are inputted, and when the FFT length is 1024, there are 1024 pieces of data. Each time data is input, the FFT operation described below is performed periodically.
Further, the first and second storage areas as the double buffer in the storage unit 22 are sequentially switched between the area where writing is performed and the area where reading is performed by the selector 24 and the selector 28, respectively, in each cycle. used.

次に、図１及び図２を参照して、本願発明のＦＦＴ演算回路１の動作の説明を行う。ここで、入力されるＦＦＴ長が２５６である場合を説明する。
ＦＦＴ演算回路１には、入力信号ｘ（k），０≦ｋ≦２５５として、すなわち｛ｘ（0），ｘ（1），ｘ（2），ｘ（3），…，ｘ（254），ｘ（255）｝の信号列が入力される。また、ＦＦＴ演算回路１には、ＦＦＴ長が２５６であることを示すＦＦＴ長情報が入力される。 Next, the operation of the FFT operation circuit 1 of the present invention will be described with reference to FIGS. Here, a case where the input FFT length is 256 will be described.
The FFT operation circuit 1 has an input signal x (k), 0 ≦ k ≦ 255, that is, {x (0), x (1), x (2), x (3),..., X (254), x (255)} signal sequence is input. Further, FFT length information indicating that the FFT length is 256 is input to the FFT operation circuit 1.

上記信号列は、直列にバタフライ演算器１１へ入力される。バタフライ演算器１１において、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２４へ入力されているため、セレクタ２４は入力アドレス生成２５６部２３Ｂから入力される入力アドレスを記憶部２２に対し出力する。
そして、記憶部２２には、入力される上記入力アドレスに対応して、最上位ビットとして「０」を加えたアドレス（第１の記憶領域）に、順次、入力される信号列｛ｘ（0），ｘ（1），ｘ（2），ｘ（3），…，ｘ（254），ｘ（255）｝の信号を、記憶部２２の第１の記憶領域に対して連続した入力アドレスによって書き込む。 The signal sequence is input to the butterfly calculator 11 in series. In the butterfly calculator 11, since the FFT length information indicating that the FFT length is 256 is input to the selector 24, the selector 24 inputs the input address input from the input address generation 256 unit 23 </ b> B to the storage unit 22. Output.
Then, in the storage unit 22, a signal sequence {x (0 (0)) sequentially input to an address (first storage area) added with “0” as the most significant bit corresponding to the input address input. ), X (1), x (2), x (3),..., X (254), x (255)} by a continuous input address to the first storage area of the storage unit 22. Write.

ここで、入力アドレス生成２５６部２３Ｂは、０〜２５５番目までの信号列に対する入力アドレスの生成及び出力を終了すると、次のＦＦＴ演算の周期における０〜２５５番目までの信号列に対する入力アドレスの出力を開始する。
これにより、記憶部２２には、次に入力される信号列を、入力アドレスに対して、最上位ビットとして「１」を加えたアドレス（第２の記憶領域）に、順次、入力される信号列｛ｘ（0），ｘ（1），ｘ（2），ｘ（3），…，ｘ（254），ｘ（255）｝の信号の書き込み処理が開始される。 Here, when the input address generation 256 unit 23B finishes generating and outputting the input address for the 0 to 255th signal sequence, the input address output for the 0 to 255th signal sequence in the next FFT operation cycle is performed. To start.
As a result, signals that are input next to the storage unit 22 are sequentially input to an address (second storage area) obtained by adding “1” as the most significant bit to the input address. The signal writing process of the columns {x (0), x (1), x (2), x (3),..., X (254), x (255)} is started.

また、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２８へ入力されているため、セレクタ２８は出力アドレス生成２５６部２８Ｂから入力される出力アドレスを記憶部２２に対し順次出力、すなわち入力アドレスに対して読み出しの順番が変換された出力アドレスを順次出力する。
このとき、セレクタ２８は、出力アドレスの最上位ビットが、ＦＦＴ長に対応した２５６個の信号に対応する出力アドレスの出力を終了する毎に、出力アドレスの最上位ビットを「０」と「１」との間で順番に切り替えるように構成されている。このとき、出力アドレス生成２５６部２８Ｂが出力する出力アドレスに対し、最上位ビットとして「０」を加えたアドレスを、順次、記憶部２２に対して出力する。 Further, since the FFT length information indicating that the FFT length is 256 is input to the selector 28, the selector 28 sequentially outputs the output address input from the output address generation 256 unit 28B to the storage unit 22, that is, The output addresses in which the reading order is converted with respect to the input address are sequentially output.
At this time, the selector 28 sets the most significant bit of the output address to “0” and “1” every time output of the output address corresponding to 256 signals corresponding to the FFT length is completed. ”In order. At this time, an address obtained by adding “0” as the most significant bit to the output address output from the output address generation unit 256 B is sequentially output to the storage unit 22.

ここで、出力アドレス生成２５６部２８Ｂは、加減演算で行う演算処理に対応した信号の順番として、上記（４）式の演算が複素加減算部２７で行われるとした場合、セレクタ２８は、出力アドレス生成２５６部２８Ｂが出力する出力アドレスを順に時系列に出力する。この出力アドレスが入力されることにより、記憶部２２から｛ｘ（0），ｘ（64），ｘ（128），ｘ（192），ｘ（1），ｘ（65），ｘ（129），ｘ（193）…，ｘ（63），ｘ（127），ｘ（191），ｘ（255）｝の信号が順に読み出されて、複素演算部２６へ入力される。
このとき、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２９へ入力されているため、セレクタ２９は因子アドレス生成２５６部２９Ｂから入力される因子アドレスをＦＦＴ回転因子テーブル２７へ順次出力する。 Here, when the calculation of the above equation (4) is performed by the complex addition / subtraction unit 27 as the order of signals corresponding to the arithmetic processing performed by the addition / subtraction operation, the output address generation unit 256B selects the output address. The output addresses output by the generation 256 unit 28B are sequentially output in time series. By inputting this output address, {x (0), x (64), x (128), x (192), x (1), x (65), x (129), x (193)..., x (63), x (127), x (191), x (255)} are sequentially read out and input to the complex operation unit 26.
At this time, since the FFT length information indicating that the FFT length is 256 is input to the selector 29, the selector 29 sequentially outputs the factor addresses input from the factor address generation 256 unit 29B to the FFT twiddle factor table 27. To do.

これにより、ＦＦＴ回転因子テーブル２７は、｛ｘ（0），ｘ（64），ｘ（128），ｘ（192），ｘ（1），ｘ（65），ｘ（129），ｘ（193）…，ｘ（63），ｘ（127），ｘ（191），ｘ（255）｝の信号各々に複素乗算する２５６個の係数を順次、因子アドレス生成２５６部２８Ａの出力するアドレスに従って出力する。
しかしながら、（４）式から判るように、本実施形態の場合、バタフライ演算器１１においては、各信号に複素乗算する係数は整数「１」（複素数の実数部分のみ）である。しかしながら、演算アルゴリズムによっては、対応する係数が複素乗算されるため、対応した係数がＦＦＴ回転因子テーブルから読み出され、複素複素乗算部２６において対応する信号に複素乗算される。
したがって、複素演算部２６は、｛ｘ（0），ｘ（64），ｘ（128），ｘ（192），…，ｘ（63），ｘ（127），ｘ（191），ｘ（255）｝各々に、それぞれ係数「１」を複素乗算し、｛ｘ（0），ｘ（64），ｘ（128），ｘ（192），…，ｘ（63），ｘ（127），ｘ（191），ｘ（255）｝として、順次、シリアル／パラレル変換部３０へ出力する。 As a result, the FFT twiddle factor table 27 has {x (0), x (64), x (128), x (192), x (1), x (65), x (129), x (193). .., X (63), x (127), x (191), x (255)} are sequentially outputted in accordance with the addresses output by the factor address generation 256 unit 28A.
However, as can be seen from the equation (4), in the case of the present embodiment, in the butterfly computing unit 11, the coefficient for complex multiplication of each signal is an integer “1” (only the real part of the complex number). However, depending on the arithmetic algorithm, the corresponding coefficient is complex-multiplied, so the corresponding coefficient is read from the FFT twiddle factor table, and the complex signal is complex-multiplied by the complex-complex multiplier 26.
Therefore, the complex arithmetic unit 26 is configured to {x (0), x (64), x (128), x (192), ..., x (63), x (127), x (191), x (255). } Each is multiplied by a coefficient “1” and {x (0), x (64), x (128), x (192),..., X (63), x (127), x (191 ), X (255)} are sequentially output to the serial / parallel converter 30.

上記出力される演算結果に対して、シリアル／パラレル変換部３０は、入力される係数が複素乗算された信号が４個ずつの組、例えば｛ｘ（0），ｘ（64），ｘ（128），ｘ（192）｝が直列に入力された時点において、これらの信号を並列に並べ直して、複素加減算部２７へ出力する。
これにより、複素加減算部２７は、上記｛ｘ（0），ｘ（64），ｘ（128），ｘ（192）｝の各データを用い、上記（４）式における係数「Ｗ_４ ^ｎ０ｋ３」に対応した加減演算を行い、演算結果として｛ｘ_１（0），ｘ_１（64），ｘ_１（128），ｘ_１（192）｝を並列に出力する。 The serial / parallel conversion unit 30 applies a set of four signals obtained by complex multiplication of input coefficients to the output calculation result, for example, {x (0), x (64), x (128 ), X (192)} are input in series, these signals are rearranged in parallel and output to the complex adder / subtractor 27.
Thereby, the complex addition / subtraction unit 27 uses the data of {x (0), x (64), x (128), x (192)} to ^{obtain the} coefficient “W ₄ ^n0k3 ” in the equation (4). The corresponding addition / subtraction operation is performed, and {x ₁ (0), x ₁ (64), x ₁ (128), x ₁ (192)} are output in parallel as the operation result.

そして、パラレル／シリアル変換部３１は、これら複素加減算結果｛ｘ_１（0），ｘ_１（６４），ｘ_１（128），ｘ_１（192）｝を、ｘ_１（0）→ｘ_１（64）→ｘ_１（128）→ｘ_１（192）の順番にて直列に変換して、シリアル出力とする。そして、基数４で、かつＦＦＴ長が２５６個であるため、計算単位として６４つの組合せに分割されるため、上述した加減演算を６４回行い、４つの信号データの演算から求められた４つの中間データの組み合わせとして、６４組、すなわち２５６個の中間データを出力することで、ＦＦＴ演算の１つの周期（２５６個の信号に対するＦＦＴ処理）を終了する。 Then, the parallel / serial converter 31 converts these complex addition / subtraction results {x ₁ (0), x ₁ (64), x ₁ (128), x ₁ (192)} into x ₁ (0) → x ₁ ( 64) → x ₁ (128) → x ₁ (192) are converted into serial data in the order of serial output. Since the radix is 4 and the FFT length is 256, the calculation unit is divided into 64 combinations. Therefore, the above-described addition / subtraction operation is performed 64 times, and the four intermediate values obtained from the calculation of the four signal data. As a combination of data, 64 sets, that is, 256 intermediate data are output, thereby completing one cycle of the FFT operation (FFT processing for 256 signals).

このバタフライ演算器１１からのパラレル／シリアル変換されたシリアル出力は、次段のバタフライ演算器１２の入力信号となり、２５６個の信号に対するＦＦＴ演算における１段目のステージによる中間データである。
バタフライ演算器１１は、上述したバタフライ演算の処理を、記憶部２２のダブルバッファにおいて、第１及び第２の記憶領域のいずれか一方から信号のデータを読み出してバタフライ演算を行っている際、他方に新たな信号列を書き込んでいる。 The parallel / serial converted serial output from the butterfly calculator 11 becomes an input signal of the butterfly calculator 12 at the next stage, and is intermediate data by the first stage in the FFT calculation for 256 signals.
The butterfly computing unit 11 performs the above-described butterfly computation process when the double buffer of the storage unit 22 performs signal butterfly computation by reading signal data from one of the first and second storage areas. A new signal sequence is written in

次に、バタフライ演算器１２は、バタフライ演算器１１から入力される中間データ列｛ｘ_１（0），ｘ_１（1），ｘ_１（2），ｘ_１（3），…，ｘ_１（253），ｘ_１（254），ｘ_１（255）｝、すなわち中間データｘ_１（k）を、入力データとして入力する。ここで、入力アドレス生成２５６部２５Ｂは、前段の出力アドレスと同一の入力アドレスを出力する。入力される中間データは、この入力アドレスに従い、記憶部２２へ書き込まれる。そして入力後、バタフライ演算器１２は、バタフライ演算器１１と同様なバタフライ演算の処理を行う。以下の処理は、特に説明が無い限り、バタフライ演算器１２におけるバタフライ演算の処理について説明する。この中間データｘ_１（n_０，ｋ_２，k_１，k_０）において、中間データの番号ｋは、
ｋ＝６４ｎ_０＋１６ｋ_２＋４ｋ_１＋ｋ_０ ；（k_０，k_１，k_２，n_０＝０，１，２，３）
で決定される。 Next, the butterfly computing unit 12 receives the intermediate data string {x ₁ (0), x ₁ (1), x ₁ (2), x ₁ (3),..., X ₁ ( 253), x ₁ (254), x ₁ (255)}, that is, intermediate data x ₁ (k) is input as input data. Here, the input address generation 256 unit 25B outputs the same input address as the output address of the previous stage. The input intermediate data is written to the storage unit 22 in accordance with this input address. After the input, the butterfly calculator 12 performs the same butterfly calculation process as the butterfly calculator 11. The following processing will be described for butterfly computation in the butterfly computing unit 12 unless otherwise specified. In this intermediate data x ₁ (n ₀ , k ₂ , k ₁ , k ₀ ), the intermediate data number k is
k = 64 n ₀ +16 k ₂ +4 k ₁ + k ₀ ; (k ₀ , k ₁ , k ₂ , n ₀ = 0, ₁ , ₂ , 3)
Determined by

すなわち、バタフライ演算器１２においても、バタフライ演算器１１と同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２４へ入力されているため、セレクタ２４は入力アドレス生成２５６部２３Ｂから入力される入力アドレスを記憶部２２に対し出力する。これにより、記憶部２２には、上記入力アドレスに従い、バタフライ演算器１１から入力される中間データが、前段の出力アドレスと同一の値の入力アドレスに順番に書き込まれる（バタフライ演算器１１と同様に、記憶部２２は第１及び第２の記憶領域からなるダブルバッファ構成となっており、データの書き込み読み出しの処理も同様である）。   That is, in the butterfly calculator 12 as well as the butterfly calculator 11, since the FFT length information indicating that the FFT length is 256 is input to the selector 24, the selector 24 receives from the input address generation 256 unit 23 B. The input address that is input is output to the storage unit 22. As a result, the intermediate data input from the butterfly computing unit 11 is sequentially written in the storage unit 22 in accordance with the input address to the input address having the same value as the output address of the previous stage (similar to the butterfly computing unit 11). The storage unit 22 has a double buffer configuration including the first and second storage areas, and the data write / read process is the same).

バタフライ演算器１２において、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２５へ入力されているため、セレクタ２５は出力アドレス生成２５６部２５Ｂから入力される入力アドレスを記憶部２２に対し出力する。
同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２８へ入力されているため、セレクタ２８は因子アドレス生成２５６部２８Ｂから入力される因子アドレスをＦＦＴ回転因子テーブル２７に対し出力する。 In the butterfly calculator 12, the FFT length information indicating that the FFT length is 256 is input to the selector 25, so the selector 25 inputs the input address input from the output address generation 256 unit 25 B to the storage unit 22. Output.
Similarly, since FFT length information indicating that the FFT length is 256 is input to the selector 28, the selector 28 outputs the factor address input from the factor address generation 256 unit 28B to the FFT twiddle factor table 27. To do.

このとき、出力アドレス生成２５６部２５Ｂは、複素加減算部２７により、（５）式の演算が行われるため、すなわち１６の位の桁ｋ_２についての和を求めるため、ｋ_２以外のｎ０，ｋ１，ｋ０を固定し、ｘ_１（０，ｋ_２，０、０）としてｋ_２を０，１，２，３で変化させ、中間データｘ_１（0），ｘ_１（16），ｘ_１（32），ｘ_１（48）を読み出すアドレスを生成し、次にｘ_１（０，ｋ_２，０、１）としてｋ_２を０，１，２，３で変化させ、ｘ_１（１），ｘ_１（17），ｘ_１（33），ｘ_１（49）として、順次出力アドレスを生成する。
これにより、記憶部２２に書き込まれた中間データが、出力アドレス生成２５６部２５Ｂの出力する出力アドレスにより、読み出されて複素複素乗算部２６へ出力される。 At this time, the output address generation 256 parts 25B are by the complex addition and subtraction unit 27, (5) for calculating the expression is carried out, i.e., to determine the sum of the position of the digit _{k 2} of 16, except _{k 2} n0, k1 , to secure the _{k0, x 1 (0, k} 2, 0,0) k 2 is varied in 0,1,2,3 as the intermediate data _{x 1 (0), x 1} (16), x 1 ( 32), an address for reading x ₁ (48) is generated, and then k ₂ is changed by 0, 1, ₂ , 3 as x ₁ (0, k ₂ , 0, 1), and x ₁ (1), Output addresses are sequentially generated as x ₁ (17), x ₁ (33), and x ₁ (49).
Thus, the intermediate data written in the storage unit 22 is read out and output to the complex complex multiplication unit 26 by the output address output from the output address generation unit 256B.

すなわち、上記出力アドレス生成２５６部２５Ｂは、バタフライ演算器１１から入力される中間データｘ_１（ｋ）を、複素加減算部２７にて、係数「Ｗ_４ ^ｎ１ｋ２」に対応して複素加減算する際の、中間データの組となるように、記憶部２２（例えば、第１の記憶領域）に記憶されている入力順に対して並べ替える出力アドレスを生成して出力する。
同様に、ＦＦＴ回転因子テーブル２７は、因子アドレス生成２５６部２８Ｂから出力される因子アドレスに対応した回転因子である係数「Ｗ_Ｎ ^{１６ｎ０ｋ２}」を出力する。
ここで、バタフライ演算器１２のＦＦＴ回転因子テーブル２７は、各ＦＦＴ長毎に対応したテーブルを有している。これらのテーブルには、第２のステージであるバタフライ演算器１２において、記憶部２２から出力される中間データｘ_１（k）各々に複素乗算する係数が、ＦＦＴ長毎に記憶されている。 That is, the output address generation unit 256B performs complex addition / subtraction on the intermediate data x ₁ (k) input from the butterfly calculator 11 in the complex addition / subtraction unit 27 corresponding to the coefficient “W ₄ ^n1k2 ”. Then, an output address to be rearranged in the input order stored in the storage unit 22 (for example, the first storage area) is generated and output so as to be a set of intermediate data.
Similarly, the FFT twiddle factor table 27 outputs a coefficient “W _N ^16n0k2 ” which is a twiddle factor corresponding to the factor address output from the factor address generation 256 unit 28B.
Here, the FFT twiddle factor table 27 of the butterfly computing unit 12 has a table corresponding to each FFT length. In these tables, coefficients for complex multiplication of each intermediate data x ₁ (k) output from the storage unit 22 in the butterfly computing unit 12 as the second stage are stored for each FFT length.

次に、複素複素乗算部２６は、バタフライ演算器１１で説明したと同様に、記憶部２２から出力される中間データ各々に、ＦＦＴ回転因子テーブル２７から出力される係数を順次複素乗算して、シリアル／パラレル変換部３０へ出力する。
この後の、シリアル・パラレル変換部３０，複素加減算部２７及びパラレル／シリアル変換部３１における処理は、バタフライ演算器１１の場合と同様のため、説明を省略する。
そして、バタフライ演算器１２は、第２ステージのバタフライ演算の結果として、中間データ列ｘ_２（k），０≦ｋ≦２５６を出力する。 Next, as described in the butterfly calculator 11, the complex complex multiplier 26 sequentially multiplies each of the intermediate data output from the storage unit 22 by the coefficient output from the FFT twiddle factor table 27, and The data is output to the serial / parallel converter 30.
The subsequent processing in the serial / parallel converter 30, the complex adder / subtractor 27, and the parallel / serial converter 31 is the same as in the case of the butterfly computing unit 11, and a description thereof will be omitted.
Then, the butterfly calculator 12 outputs an intermediate data string x ₂ (k), 0 ≦ k ≦ 256 as a result of the second stage butterfly calculation.

次に、バタフライ演算器１３は、バタフライ演算器１２から入力される中間データ列｛ｘ_２（0），ｘ_２（1），ｘ_２（2），ｘ_２（3），…，ｘ_２（253），ｘ_２（254），ｘ_２（255）｝、すなわち中間データｘ_２（k）を、入力データとして入力する。ここで、入力アドレス生成２５６部２５Ｂは、前段の出力アドレスと同一の入力アドレスを出力する。入力される中間データは、この入力アドレスに従い、記憶部２２へ書き込まれる。そして入力後、バタフライ演算器１３は、バタフライ演算器１２と同様なバタフライ演算の処理を行う。以下の処理は、特に説明が無い限り、バタフライ演算器１３におけるバタフライ演算の処理について説明する。この中間データｘ_２（n_０，ｎ_１，k_１，k_０）において、中間データの番号ｋは、
ｋ＝６４ｎ_０＋１６ｎ_１＋４ｋ_１＋ｋ_０ ；（k_０，k_１，ｎ_１，n_０＝０，１，２，３）
で決定される。 Next, the butterfly calculator 13 receives the intermediate data string {x ₂ (0), x ₂ (1), x ₂ (2), x ₂ (3),..., X ₂ ( 253), x ₂ (254), x ₂ (255)}, that is, intermediate data x ₂ (k) is input as input data. Here, the input address generation 256 unit 25B outputs the same input address as the output address of the previous stage. The input intermediate data is written to the storage unit 22 in accordance with this input address. After the input, the butterfly calculator 13 performs the same butterfly calculation process as the butterfly calculator 12. The following processing will be described for butterfly computation in the butterfly computing unit 13 unless otherwise specified. In this intermediate data x ₂ (n ₀ , n ₁ , k ₁ , k ₀ ), the intermediate data number k is
_{k = 64n 0 + 16n 1 +} 4k 1 + k 0; (k 0, k 1, n 1, n 0 = 0,1,2,3)
Determined by

すなわち、バタフライ演算器１３においても、バタフライ演算器１１及び１２と同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２４へ入力されているため、セレクタ２４は入力アドレス生成２５６部２３Ｂから入力される入力アドレスを記憶部２２に対し出力する。これにより、記憶部２２には、上記入力アドレスに従い、バタフライ演算器１２から入力される中間データを、前段の出力アドレスと同様の値の入力アドレスに順番に書き込まれる（バタフライ演算器１１及び１２と同様に、記憶部２２は第１及び第２の記憶領域からなるダブルバッファ構成となっており、データの書き込み読み出しの処理も同様である）。   That is, in the butterfly calculator 13 as well as the butterfly calculators 11 and 12, since the FFT length information indicating that the FFT length is 256 is input to the selector 24, the selector 24 has 256 input address generation units. The input address input from 23B is output to the storage unit 22. Thereby, according to the input address, the intermediate data input from the butterfly calculator 12 is sequentially written in the storage unit 22 to the input address having the same value as the output address of the previous stage (the butterfly calculators 11 and 12 and Similarly, the storage unit 22 has a double buffer configuration including the first and second storage areas, and the data write / read process is the same).

バタフライ演算器１３において、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２５へ入力されているため、セレクタ２５は出力アドレス生成２５６部２５Ｂから入力される入力アドレスを記憶部２２に対し出力する。
同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２８へ入力されているため、セレクタ２８は因子アドレス生成２５６部２８Ｂから入力される因子アドレスをＦＦＴ回転因子テーブル２７に対し出力する。 In the butterfly calculator 13, FFT length information indicating that the FFT length is 256 is input to the selector 25, so the selector 25 inputs the input address input from the output address generation unit 256 B to the storage unit 22. Output.
Similarly, since FFT length information indicating that the FFT length is 256 is input to the selector 28, the selector 28 outputs the factor address input from the factor address generation 256 unit 28B to the FFT twiddle factor table 27. To do.

このとき、出力アドレス生成２５６部２５Ｂは、複素加減算部２７により、（６）式の演算が行われるため、すなわち４の位の桁ｋ_１についての和を求めるため、ｋ_１以外のｎ_０，ｎ_１，ｋ_０を固定し、ｘ_２（０，０，ｋ_１，０）としてｋ_１を０，１，２，３で変化させ、中間データｘ_２（0），ｘ_２（4），ｘ_２（8），ｘ_２（12）を読み出すアドレスを生成し、次にｘ_３（０，０，ｋ_１，１）としてｋ_１を０，１，２，３で変化させ、ｘ_２（１），ｘ_２（5），ｘ_２（9），ｘ_２（13）として、順次出力アドレスを生成する。
これにより、記憶部２２に書き込まれた中間データが、出力アドレス生成２５６部２５Ｂの出力する出力アドレスにより、読み出されて複素複素乗算部２６へ出力される。 At this time, the output address generation 256 parts 25B are by the complex addition and subtraction unit 27, (6) for the calculation of expression are performed, i.e. for obtaining the sum of the position of the digit _{k 1} of 4, _{k 1} other than _n 0, n ₁ , k ₀ are fixed, and k ₁ is changed by 0, ₁ , 2, 3 as x ₂ (0, 0, k ₁ , 0), and intermediate data x ₂ (0), x ₂ (4), An address for reading x ₂ (8), x ₂ (12) is generated, and then k ₁ is changed to 0, ₁ , 2, 3 as x ₃ (0, 0, k ₁ , 1), and x ₂ ( Output addresses are sequentially generated as 1), x ₂ (5), x ₂ (9), and x ₂ (13).
Thus, the intermediate data written in the storage unit 22 is read out and output to the complex complex multiplication unit 26 by the output address output from the output address generation unit 256B.

すなわち、上記出力アドレス生成２５６部２５Ｂは、バタフライ演算器１２から入力される中間データｘ_２（ｋ）を、複素加減算部２７にて、係数「Ｗ_４ ^ｎ２ｋ１」に対応して複素加減算する際の、中間データの組となるように、記憶部２２（例えば、第１の記憶領域）に記憶されている入力順に対して並べ替える出力アドレスを生成して出力する。
同様に、ＦＦＴ回転因子テーブル２７は、因子アドレス生成２５６部２８Ｂから出力される因子アドレスに対応した回転因子である係数「Ｗ_Ｎ ^{４（４ｎ１＋ｎ０）ｋ１}」を出力する。
ここで、バタフライ演算器１３のＦＦＴ回転因子テーブル２７は、各ＦＦＴ長毎に対応したテーブルを有している。これらのテーブルには、第３のステージであるバタフライ演算器１３において、記憶部２２から出力される中間データｘ_２（k）各々に複素乗算する係数が、ＦＦＴ長毎に記憶されている。 That is, the output address generation unit ^{256B performs the} complex addition / subtraction of the intermediate data x ₂ (k) input from the butterfly calculator 12 in the complex addition / subtraction unit 27 corresponding to the coefficient “W ₄ ^n2k1 ”. Then, an output address to be rearranged in the input order stored in the storage unit 22 (for example, the first storage area) is generated and output so as to be a set of intermediate data.
Similarly, the FFT twiddle factor table 27 outputs a coefficient “W _N ^{4 (4n1 + n0) k1} ” that is a twiddle factor corresponding to the factor address output from the factor address generation 256 unit 28B.
Here, the FFT twiddle factor table 27 of the butterfly calculator 13 has a table corresponding to each FFT length. In these tables, a coefficient for performing complex multiplication on each of the intermediate data x ₂ (k) output from the storage unit 22 in the butterfly calculator 13 as the third stage is stored for each FFT length.

次に、複素複素乗算部２６は、バタフライ演算器１２で説明したと同様に、記憶部２２から出力される中間データ各々に、ＦＦＴ回転因子テーブル２７から出力される係数を順次複素乗算して、シリアル／パラレル変換部３０へ出力する。
この後の、シリアル・パラレル変換部３０，複素加減算部２７及びパラレル／シリアル変換部３１における処理は、バタフライ演算器１１の場合と同様のため、説明を省略する。
そして、バタフライ演算器１３は、第３ステージのバタフライ演算の結果として、中間データ列ｘ_２（k），０≦ｋ≦２５６を出力する。
上述したように、バタフライ演算器１３も、バタフライ演算器１２と同様な処理により、第３ステージにおける中間データ列ｘ_３（k），０≦ｋ≦２５６を出力する。 Next, as described in the butterfly calculator 12, the complex complex multiplier 26 sequentially multiplies each of the intermediate data output from the storage unit 22 by the coefficient output from the FFT twiddle factor table 27, and The data is output to the serial / parallel converter 30.
The subsequent processing in the serial / parallel converter 30, the complex adder / subtractor 27, and the parallel / serial converter 31 is the same as in the case of the butterfly computing unit 11, and a description thereof will be omitted.
Then, the butterfly calculator 13 outputs an intermediate data string x ₂ (k), 0 ≦ k ≦ 256 as a result of the third stage butterfly calculation.
As described above, the butterfly calculator 13 also outputs the intermediate data string x ₃ (k), 0 ≦ k ≦ 256 in the third stage, by the same processing as the butterfly calculator 12.

次に、バタフライ演算器１４は、バタフライ演算器１３から入力される中間データ列｛ｘ_３（0），ｘ_３（1），ｘ_３（2），ｘ_３（3），…，ｘ_３（253），ｘ_３（254），ｘ_３（255）｝、すなわち中間データｘ_３（k）を、入力データとして入力する。ここで、入力アドレス生成２５６部２５Ｂは、前段の出力アドレスと同一の入力アドレスを出力する。入力される中間データは、この入力アドレスに従い、記憶部２２へ書き込まれる。そして入力後、バタフライ演算器１４は、バタフライ演算器１２及び１３と同様なバタフライ演算の処理を行う。以下の処理は、特に説明が無い限り、バタフライ演算器１４におけるバタフライ演算の処理について説明する。この中間データｘ_３（n_０，ｎ_１，ｎ_２，k_０）において、中間データの番号ｋは、
ｋ＝６４ｎ_０＋１６ｎ_１＋４ｎ_２＋ｋ_０ ；（k_０，ｎ_２，ｎ_１，n_０＝０，１，２，３）
で決定される。 Next, the butterfly calculator 14 receives the intermediate data string {x ₃ (0), x ₃ (1), x ₃ (2), x ₃ (3),..., X ₃ ( 253), x ₃ (254), x ₃ (255)}, that is, intermediate data x ₃ (k) is input as input data. Here, the input address generation 256 unit 25B outputs the same input address as the output address of the previous stage. The input intermediate data is written to the storage unit 22 in accordance with this input address. After the input, the butterfly calculator 14 performs the same butterfly calculation process as the butterfly calculators 12 and 13. The following processing will be described for butterfly computation in the butterfly computing unit 14 unless otherwise specified. In this intermediate data x ₃ (n ₀ , n ₁ , n ₂ , k ₀ ), the intermediate data number k is
k = 64n ₀ + 16n ₁ + 4n ₂ + k ₀ ; (k ₀ , n ₂ , n ₁ , n ₀ = 0, ₁ , ₂ , 3)
Determined by

すなわち、バタフライ演算器１４においても、バタフライ演算器１２及び１３と同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２４へ入力されているため、セレクタ２４は入力アドレス生成２５６部２３Ｂから入力される入力アドレスを記憶部２２に対し出力する。これにより、記憶部２２には、上記入力アドレスに従い、バタフライ演算器１３から入力される中間データが、前段の出力アドレスと同一の値の入力アドレスに順番に書き込まれる（バタフライ演算器１１及び１２と同様に、記憶部２２は第１及び第２の記憶領域からなるダブルバッファ構成となっており、データの書き込み読み出しの処理も同様である）。   That is, in the butterfly calculator 14 as well as the butterfly calculators 12 and 13, since the FFT length information indicating that the FFT length is 256 is input to the selector 24, the selector 24 has 256 input address generation units. The input address input from 23B is output to the storage unit 22. Thereby, in accordance with the input address, the intermediate data input from the butterfly calculator 13 is sequentially written in the storage unit 22 to the input address having the same value as the output address of the previous stage (the butterfly calculators 11 and 12 and Similarly, the storage unit 22 has a double buffer configuration including the first and second storage areas, and the data write / read process is the same).

バタフライ演算器１４において、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２５へ入力されているため、セレクタ２５は出力アドレス生成２５６部２５Ｂから入力される入力アドレスを記憶部２２に対し出力する。
同様に、ＦＦＴ長が２５６個であることを示すＦＦＴ長情報がセレクタ２８へ入力されているため、セレクタ２８は因子アドレス生成２５６部２８Ｂから入力される因子アドレスをＦＦＴ回転因子テーブル２７に対し出力する。 In the butterfly calculator 14, the FFT length information indicating that the FFT length is 256 is input to the selector 25, so that the selector 25 inputs the input address input from the output address generation unit 256 B to the storage unit 22. Output.
Similarly, since FFT length information indicating that the FFT length is 256 is input to the selector 28, the selector 28 outputs the factor address input from the factor address generation 256 unit 28B to the FFT twiddle factor table 27. To do.

このとき、出力アドレス生成２５６部２５Ｂは、複素加減算部２７により、（７）式の演算が行われるため、すなわち１の位の桁ｋ_０についての和を求めるため、ｋ_０以外のｎ_０，ｎ_１，ｎ_２を固定し、ｘ_３（０，０，０，ｋ_０）としてｋ_０を０，１，２，３で変化させ、中間データｘ_３（0），ｘ_３（1），ｘ_３（2），ｘ_３（3）を読み出すアドレスを生成し、次にｘ_３（０，０，１，ｋ_０）としてｋ_０を０，１，２，３で変化させ、ｘ_３（4），ｘ_３（5），ｘ_３（6），ｘ_３（7）として、順次出力アドレスを生成する。
これにより、記憶部２２に書き込まれた中間データが、出力アドレス生成２５６部２５Ｂの出力する出力アドレスにより、読み出されて複素複素乗算部２６へ出力される。 At this time, the output address generation 256 parts 25B are by the complex addition and subtraction unit 27, (7) for calculating the expression is carried out, i.e., to determine the sum of the position of the digit _{k 0} of 1, _n 0 except _{k 0,} n ₁ and n ₂ are fixed, and k ₀ is changed by ₀ , 1, 2, 3 as x ₃ (0, 0, 0, k ₀ ), and intermediate data x ₃ (0), x ₃ (1), An address for reading x ₃ (2) and x ₃ (3) is generated, and then k ₀ is changed to ₀ , 1, 2, 3 as x ₃ (0, 0, 1, k ₀ ), and x ₃ ( Output addresses are sequentially generated as 4), x ₃ (5), x ₃ (6), and x ₃ (7).
Thus, the intermediate data written in the storage unit 22 is read out and output to the complex complex multiplication unit 26 by the output address output from the output address generation unit 256B.

すなわち、上記出力アドレス生成２５６部２５Ｂは、バタフライ演算器１２から入力される中間データｘ_３（ｋ）を、複素加減算部２７にて、係数「Ｗ_４ ^ｎ３ｋ０」に対応して複素加減算する際の、中間データの組となるように、記憶部２２（例えば、第１の記憶領域）に記憶されている入力順に対して並べ替える出力アドレスを生成して出力する。
同様に、ＦＦＴ回転因子テーブル２７は、因子アドレス生成２５６部２８Ｂから出力される因子アドレスに対応した回転因子である係数「Ｗ_Ｎ ^{（１６ｎ２＋４ｎ１＋ｎ０）ｋ０}」を出力する。
ここで、バタフライ演算器１３のＦＦＴ回転因子テーブル２７は、各ＦＦＴ長毎に対応したテーブルを有している。これらのテーブルには、第４のステージであるバタフライ演算器１４において、記憶部２２から出力される中間データｘ_３（k）各々に複素乗算する係数が、ＦＦＴ長毎に記憶されている。 That is, the output address generation unit ^{256B performs} complex addition / subtraction on the intermediate data x ₃ (k) input from the butterfly calculator 12 in the complex addition / subtraction unit 27 corresponding to the coefficient “W ₄ ^n3k0 ”. Then, an output address to be rearranged in the input order stored in the storage unit 22 (for example, the first storage area) is generated and output so as to be a set of intermediate data.
Similarly, the FFT twiddle factor table 27 outputs a coefficient “W _N ^{(16n2 + 4n1 + n0) k0} ”, which is a twiddle factor corresponding to the factor address output from the factor address generation 256 unit 28B.
Here, the FFT twiddle factor table 27 of the butterfly calculator 13 has a table corresponding to each FFT length. In these tables, coefficients for complex multiplication of each intermediate data x ₃ (k) output from the storage unit 22 in the butterfly computing unit 14 as the fourth stage are stored for each FFT length.

次に、複素複素乗算部２６は、バタフライ演算器１３で説明したと同様に、記憶部２２から出力される中間データ各々に、ＦＦＴ回転因子テーブル２７から出力される係数を順次複素乗算して、シリアル／パラレル変換部３０へ出力する。
この後の、シリアル・パラレル変換部３０，複素加減算部２７及びパラレル／シリアル変換部３１における処理は、バタフライ演算器１３の場合と同様のため、説明を省略する。
そして、バタフライ演算器１２は、第４ステージのバタフライ演算の結果として、中間データ列ｘ_４（k），０≦ｋ≦２５６を出力する。
上述したように、バタフライ演算器１４も、バタフライ演算器１２と同様な処理により、第４ステージにおける中間データ列ｘ_４（k），０≦ｋ≦２５６を出力する。 Next, as described in the butterfly calculator 13, the complex complex multiplier 26 sequentially performs complex multiplication of the coefficients output from the FFT twiddle factor table 27 on each intermediate data output from the storage unit 22. The data is output to the serial / parallel converter 30.
The subsequent processing in the serial / parallel conversion unit 30, the complex addition / subtraction unit 27, and the parallel / serial conversion unit 31 is the same as in the case of the butterfly computing unit 13, and thus the description thereof is omitted.
Then, the butterfly calculator 12 outputs an intermediate data string x ₄ (k), 0 ≦ k ≦ 256 as a result of the fourth stage butterfly calculation.
As described above, the butterfly calculator 14 also outputs the intermediate data string x ₄ (k), 0 ≦ k ≦ 256 in the fourth stage, by the same processing as the butterfly calculator 12.

ここで、ＦＦＴ長情報がＦＦＴ長が２５６個であることを示しているため、セレクタ１６は、バタフライ演算器１４の中間データｘ_４，０≦ｋ≦２５６を選択して、ＦＦＴ演算結果であるＸ（ｎ），０≦ｎ≦２５６として出力する。
したがって、バタフライ演算器１４は、ＦＦＴ長が２５６個である場合に、入力信号である信号列｛ｘ（0），ｘ（1），ｘ（2），ｘ（3），…，ｘ（254），ｘ（255）｝のＦＦＴ演算結果である出力信号｛Ｘ（0），Ｘ（1），Ｘ（2），Ｘ（3），…，Ｘ（254），Ｘ（255）｝を出力し、ＦＦＴ演算回路１のＦＦＴ演算結果とする。 Here, since the FFT length information indicates that the FFT length is 256, the selector 16 selects the intermediate data x ₄ , 0 ≦ k ≦ 256 of the butterfly calculator 14 and is the FFT operation result. Output as X (n), 0 ≦ n ≦ 256.
Therefore, when the FFT length is 256, the butterfly computing unit 14 is a signal sequence {x (0), x (1), x (2), x (3),. ), X (255)} output signals {X (0), X (1), X (2), X (3),..., X (254), X (255)} that are the FFT operation results The FFT calculation result of the FFT calculation circuit 1 is used.

上述したように、バタフライ演算器１１，１２，１３，１４及び１５各々は、ＦＦＴ長が６４，２５６及び１０２４個の場合それぞれにおいて、入力信号である信号または中間データに対して、係数の複素乗算及び、係数が複素乗算された信号（サンプルまたは中間データ）の加減演算に対応して、記憶部２２からの信号（中間データ）の読み出し順の変更処理と、ＦＦＴ回転因子テーブル２７に記憶された係数の数値とが異なっているが、基本的に同様な処理を行っている。   As described above, the butterfly calculators 11, 12, 13, 14, and 15 each perform complex multiplication of a coefficient on a signal that is an input signal or intermediate data when the FFT length is 64, 256, and 1024, respectively. In addition, in response to the addition / subtraction operation of the signal (sample or intermediate data) obtained by complex multiplication of the coefficients, the process of changing the reading order of the signal (intermediate data) from the storage unit 22 and the FFT twiddle factor table 27 are stored. Although the numerical values of the coefficients are different, basically the same processing is performed.

また、バタフライ演算器１１，１２，１３，１４及び１５は、入力される信号、または前段からの中間データのバタフライ演算を行うため、各々の構成違いとして以下の点にある。
バタフライ演算器１１，１２及び１３は、信号及び中間データに対するバタフライ演算を行う必要があるため、ＦＦＴ長が６４、２５６及び１０２４個の場合に対応して、入力アドレス生成部２３に入力アドレス生成６４部２３Ａ，入力アドレス生成２５６部２３Ｂ及び入力アドレス生成１０２４部２３Ｃが設けられ、出力アドレス生成部２５に出力アドレス生成６４部２５Ａ，出力アドレス生成２５６部２５Ｂ，出力アドレス生成１０２４部２５Ｃ、また因子アドレス生成部２８に因子アドレス生成６４部２８Ａ，因子アドレス生成２５６部２５Ｂ，因子アドレス生成１０２４部２５Ｃが設けられ、ＦＦＴ回転因子テーブル２７にＦＦＴ長６４、２５６，１０２４それぞれの場合の係数が記憶されている。また、バタフライ演算器１１，１２及び１３のセレクタ２４、２８及び２９は、上述した構成に対応して、ＦＦＴ長がＦＦＴ長６４、２５６，１０２４の場合に対応して切り替えられる。 The butterfly calculators 11, 12, 13, 14, and 15 perform the butterfly calculation of the input signal or the intermediate data from the previous stage.
Since the butterfly calculators 11, 12, and 13 need to perform a butterfly operation on the signal and the intermediate data, the input address generator 64 receives the input address generator 64 corresponding to the cases where the FFT length is 64, 256, and 1024. 23A, input address generation 256 unit 23B, and input address generation 1024 unit 23C are provided. The output address generation unit 25 includes output address generation 64 unit 25A, output address generation 256 unit 25B, output address generation 1024 unit 25C, and factor address. The generation unit 28 is provided with a factor address generation unit 64A, a factor address generation unit 256B, and a factor address generation unit 1024 unit 25C, and the FFT twiddle factor table 27 stores coefficients for the FFT lengths 64, 256, and 1024, respectively. Yes. In addition, the selectors 24, 28, and 29 of the butterfly calculators 11, 12, and 13 are switched corresponding to the cases where the FFT length is the FFT length 64, 256, and 1024 corresponding to the above-described configuration.

しかしながら、バタフライ演算器１４は、ＦＦＴ長が６４の場合においてバタフライ演算を行う必要がないため、ＦＦＴ長が２５６及び１０２４個の場合に対応して、入力アドレス生成部２３に入力アドレス生成２５６部２３Ｂ及び入力アドレス生成１０２４部２３Ｃが設けられ、出力アドレス生成部２５に出力アドレス生成２５６部２５Ｂ，出力アドレス生成１０２４部２５Ｃ、また因子アドレス生成部２８に因子アドレス生成２５６部２５Ｂ，因子アドレス生成１０２４部２５Ｃが設けられ、ＦＦＴ回転因子テーブル２７にＦＦＴ長２５６，１０２４それぞれの場合の係数が記憶されている。また、バタフライ演算器１４のセレクタ２４、２８及び２９は、上述した構成に対応して、ＦＦＴ長がＦＦＴ長２５６，１０２４の場合に対応して切り替えられる。   However, since the butterfly computing unit 14 does not need to perform the butterfly computation when the FFT length is 64, the input address generation unit 256B and the input address generation unit 256B correspond to the cases where the FFT length is 256 and 1024. The output address generation unit 25 includes an output address generation unit 256B and an output address generation unit 1024C, and the factor address generation unit 28 includes a factor address generation unit 256B and a factor address generation unit 1024. 25C is provided, and the coefficients for the FFT lengths 256 and 1024 are stored in the FFT twiddle factor table 27, respectively. Further, the selectors 24, 28, and 29 of the butterfly computing unit 14 are switched corresponding to the cases where the FFT lengths are the FFT lengths 256 and 1024 corresponding to the above-described configuration.

同様に、バタフライ演算器１５は、ＦＦＴ長が１０２４の場合においてのみ、バタフライ演算を行うため、ＦＦＴ長が１０２４個の場合に対応して、入力アドレス生成部２３に入力アドレス生成１０２４部２３Ｃが設けられ、出力アドレス生成部２５に出力アドレス生成１０２４部２５Ｃ、また因子アドレス生成部２８に因子アドレス生成１０２４部２５Ｃが設けられ、ＦＦＴ回転因子テーブル２７に信号１０２４の係数が記憶されている。また、バタフライ演算器１４には、ＦＦＴ長が１０２４個の場合のみの入力アドレス，出力アドレス及び因子アドレス、そして、中間データに複素乗算する係数しか必要とされないため、セレクタが設けられていない。   Similarly, the butterfly calculator 15 performs the butterfly calculation only when the FFT length is 1024. Therefore, the input address generation unit 23 is provided with an input address generation 1024 unit 23C corresponding to the case where the FFT length is 1024. The output address generation unit 25 is provided with an output address generation unit 1024 unit 25C, the factor address generation unit 28 is provided with a factor address generation unit 1024 unit 25C, and the FFT twiddle factor table 27 stores the coefficient of the signal 1024. The butterfly computing unit 14 is not provided with a selector because only an input address, an output address, a factor address, and a coefficient for complex multiplication of intermediate data are required only when the FFT length is 1024.

ここで、バタフライ演算器１４及び１５も、バタフライ演算器セルとして、バタフライ演算器１１〜１３と同様な回路構成とし、必要な部分のみ使用するように構成してもよい。
また、バタフライ演算器１４及び１５は、ＦＦＴ長情報がＦＦＴ長６４を示している場合に動作を停止し、バタフライ演算器１５は、ＦＦＴ長情報がＦＦＴ長２５６を示している場合に動作を停止するように構成してもよい。 Here, the butterfly computing units 14 and 15 may also be configured as a butterfly computing unit cell having the same circuit configuration as the butterfly computing units 11 to 13 and using only necessary portions.
The butterfly calculators 14 and 15 stop operating when the FFT length information indicates the FFT length 64, and the butterfly calculator 15 stops operating when the FFT length information indicates the FFT length 256. You may comprise.

また、信号順変換部としての、入力アドレス生成部２３，出力アドレス生成部２５及び記憶部２２において、上述した構成では、記憶部２２の連続したアドレスに、入力された順番に、記憶部２１が順次信号を書き込んでいた。そして、ＦＦＴ長に対応して、出力アドレス生成部２５が、複素乗算する順番に記憶部２２から信号を読み出す出力アドレスを生成するようにした。
しかしながら、信号順変換部として、記憶部２２に書き込む入力アドレスを、信号が複素乗算される順番に連続して記憶部２２に記憶されるアドレスとして生成し、その入力アドレスに対応して、入力する信号を順次記憶部２２に書き込むようにしてもよい。これにより、上述した実施形態と同様に、入力される信号順を各演算を行う順番に変換することができる。これにより、出力アドレス生成部２５は記憶部２２の連続したアドレスを生成し、順次、記憶部２２から信号を読み出すこととなる。 Moreover, in the input address generation unit 23, the output address generation unit 25, and the storage unit 22 as the signal order conversion unit, in the above-described configuration, the storage unit 21 is arranged in the input order in consecutive addresses of the storage unit 22. The signal was written sequentially. Then, in correspondence with the FFT length, the output address generation unit 25 generates output addresses for reading signals from the storage unit 22 in the order of complex multiplication.
However, as a signal order conversion unit, an input address to be written in the storage unit 22 is generated as an address stored in the storage unit 22 successively in the order in which the signal is complex-multiplied, and input corresponding to the input address. You may make it write a signal in the memory | storage part 22 sequentially. Thereby, similarly to the above-described embodiment, the input signal order can be converted into the order in which each calculation is performed. As a result, the output address generation unit 25 generates continuous addresses in the storage unit 22 and sequentially reads signals from the storage unit 22.

また、上述した本実施形態のＦＦＴ演算回路は、各バタフライ演算器における回転因子のテーブルにおける係数と、加減演算の式とを変更することにより、逆ＦＦＴ演算回路として用いることが可能である。   Further, the above-described FFT operation circuit of this embodiment can be used as an inverse FFT operation circuit by changing the coefficient in the table of twiddle factors in each butterfly operation unit and the equation for addition / subtraction operation.

本発明の一実施形態によるＦＦＴ演算回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the FFT operation circuit by one Embodiment of this invention. 図１におけるバタフライ演算器１１（または、１２、１３，１４，１５）の構成例を示すブロック図である。It is a block diagram which shows the structural example of the butterfly computing unit 11 (or 12, 13, 14, 15) in FIG. 図２における記憶部２２のメモリ空間を説明する概念図である。It is a conceptual diagram explaining the memory space of the memory | storage part 22 in FIG. 図２におけるＦＦＴ回転因子テーブルの構成を説明する概念図である。It is a conceptual diagram explaining the structure of the FFT twiddle factor table in FIG.

符号の説明Explanation of symbols

１…ＦＦＴ演算回路
１１，１２，１３，１４，１５…バタフライ演算器
１６，２４，２８，２９…セレクタ
２２…記憶部
２３…入力アドレス生成部
２３Ａ…入力アドレス生成６３部
２３Ｂ…入力アドレス生成２５６部
２３Ｃ…入力アドレス生成１０２４部
２５…出力アドレス生成部
２５Ａ…出力アドレス生成６３部
２５Ｂ…出力アドレス生成２５６部
２５Ｃ…出力アドレス生成１０２４部
２６…複素複素乗算部
２７…複素加減算部
２８…因子アドレス生成部
２８Ａ…因子アドレス生成６３部
２８Ｂ…因子アドレス生成２５６部
２８Ｃ…因子アドレス生成１０２４部
３０…シリアル／パラレル変換部
３１…パラレル／シリアル変換部
３２…タイミング生成部
DESCRIPTION OF SYMBOLS 1 ... FFT operation circuit 11, 12, 13, 14, 15 ... Butterfly calculator 16, 24, 28, 29 ... Selector 22 ... Memory | storage part 23 ... Input address generation part 23A ... Input address generation 63 part 23B ... Input address generation 256 Unit 23C ... input address generation 1024 unit 25 ... output address generation unit 25A ... output address generation 63 unit 25B ... output address generation 256 unit 25C ... output address generation 1024 unit 26 ... complex complex multiplication unit 27 ... complex addition / subtraction unit 28 ... factor address Generation unit 28A ... factor address generation 63 unit 28B ... factor address generation 256 unit 28C ... factor address generation 1024 unit 30 ... serial / parallel conversion unit 31 ... parallel / serial conversion unit 32 ... timing generation unit

Claims (4)

複数の直列に接続されたバタフライ演算部からなり、演算対象のＦＦＴ長を任意に選択して設定するＦＦＴ演算回路であり、
前記バタフライ演算部が、
入力される信号を一旦格納する一時記憶部を備え、バタフライ演算において複素乗算及び複素加減算を行う順番に、順次信号を読み出す信号順変換部と、
ＦＦＴ長及びバタフライ演算部の段数に対応して、各信号に複素乗算する複素係数が記憶された複素係数記憶部と、
読み出された前記信号毎に、前記複素係数記憶部から対応する複素係数を順次読み出して複素乗算する複素乗算部と、
該複素乗算部から出力される、複素係数が複素乗算された信号に対し、順次複素加減算を行う複素加減算部と
を有し、
前記バタフライ演算部の間はシリアルで信号が転送され、前記複素乗算部から出力されるシリアル信号はシリアル／パラレル変換部でパラレル信号に変換されて前記複素加減算部に入力され、前記複素加減算部から出力されるパラレル信号はパラレル／シリアル変換部でシリアル信号に変換されて、次段のバタフライ演算部に入力されることを特徴とするＦＦＴ演算回路。 An FFT operation circuit comprising a plurality of butterfly operation units connected in series, arbitrarily selecting and setting the FFT length to be calculated,
The butterfly computing unit is
A signal storage unit that temporarily stores an input signal, a signal forward conversion unit that sequentially reads out signals in order of performing complex multiplication and complex addition / subtraction in butterfly computation;
Corresponding to the FFT length and the number of stages of the butterfly operation unit, a complex coefficient storage unit that stores complex coefficients for complex multiplication of each signal,
For each of the read signals, a complex multiplication unit that sequentially reads out corresponding complex coefficients from the complex coefficient storage unit and performs complex multiplication,
Output from the complex-multiplication unit, on signals complex coefficients are complex-multiplied, possess a complex addition and subtraction unit for performing sequential complex addition and subtraction,
A serial signal is transferred between the butterfly operation units, and a serial signal output from the complex multiplication unit is converted into a parallel signal by a serial / parallel conversion unit and input to the complex addition / subtraction unit. The output parallel signal is converted into a serial signal by a parallel / serial conversion unit and input to a butterfly calculation unit at the next stage . ＦＦＴ長により、前記複数のバタフライ演算部のいずれの演算結果をＦＦＴ演算結果として出力するかを選択するセレクタを有することを特徴とする請求項１記載のＦＦＴ演算回路   2. The FFT operation circuit according to claim 1, further comprising a selector that selects which operation result of the plurality of butterfly operation units is output as an FFT operation result according to an FFT length. 前記信号順変換部が、
入力される前記信号を順次前記一時記憶部に書き込む入力アドレスを生成する入力アドレス生成部と、
ＦＦＴ長に対応して、複素乗算部が読み出した前記複素係数を複素乗算する順番に読み出す出力アドレスを生成する出力アドレス生成部と、
該出力アドレスに対応して、前記一時記憶部から信号を順次読み出す読出回路と
を有することを特徴とする請求項１または請求項２に記載のＦＦＴ演算回路。 The signal forward conversion unit,
An input address generation unit for generating an input address for sequentially writing the input signals to the temporary storage unit;
An output address generation unit that generates an output address that is read in the order of complex multiplication of the complex coefficients read by the complex multiplication unit, corresponding to the FFT length;
The FFT operation circuit according to claim 1, further comprising: a readout circuit that sequentially reads out signals from the temporary storage unit corresponding to the output address. 前記信号順変換部がＦＦＴ長に対応した複数の入力アドレス生成部と複数の出力アドレス生成部を有し、選択されたＦＦＴ長に対応した入力アドレス生成部及び出力アドレス生成部を選択し、入力アドレス及び出力アドレスを生成することを特徴とする請求項３に記載のＦＦＴ演算回路。   The signal order conversion unit has a plurality of input address generation units and a plurality of output address generation units corresponding to the FFT length, selects an input address generation unit and an output address generation unit corresponding to the selected FFT length, and inputs 4. The FFT operation circuit according to claim 3, wherein an address and an output address are generated.

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