JP4783618B2

JP4783618B2 - Data transmission / reception circuit

Info

Publication number: JP4783618B2
Application number: JP2005328313A
Authority: JP
Inventors: 義則下迫田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-11-14
Filing date: 2005-11-14
Publication date: 2011-09-28
Anticipated expiration: 2025-11-14
Also published as: JP2007135122A

Description

本発明は、送信と受信間のデータの同期を必要とせず、クロック再生回路で受信クロックを再生する高速シリアルデータ通信(代表例S-ATA（シリアルATA）,USBなど)の技術に係り、特にPC、携帯電話、デジタル家電などのデータ通信に有効な機能を有するデータ送受信回路に関する。 The present invention relates to a technique for high-speed serial data communication (representative examples: S-ATA (serial ATA), USB, etc.) that does not require synchronization of data between transmission and reception and regenerates a reception clock by a clock recovery circuit, and in particular. The present invention relates to a data transmission / reception circuit having a function effective for data communication such as a PC, a mobile phone, and a digital home appliance.

２つの装置間でデータを送受信する際の位相調整に関する従来技術として、例えば、特開平８−１５４０８８号公報「位相調整回路」（特許文献１）、特開２００５−２０１７２号公報「通信装置」（特許文献２）に開示されたものがある。 For example, Japanese Patent Application Laid-Open No. 8-154088, “Phase Adjustment Circuit” (Patent Document 1), Japanese Patent Application Laid-Open No. 2005-20172, “Communication Device” (prior art) relating to phase adjustment when transmitting and receiving data between two devices. There exists what was disclosed by patent document 2).

上記特許文献１に開示されたものは、マスタ装置およびスレーブ装置から構成された通信装置におけるデータ伝送を、データ信号の装置内伝送遅延時間を大きくすることなく、クロック位相およびフレーム位相を同期させて行うことのできる位相調整回路に関するもので、具体的には、マスタ装置内の送受信部で生成されたフレーム信号と受信フレーム生成部で生成されてスレーブ装置から折り返し返送されてきたフレーム信号の位相差を検出し、その検出結果により該位相差をなくすように受信フレーム生成部の出力の位相を調整するようにしたものである。 What is disclosed in Patent Document 1 described above is that data transmission in a communication device configured by a master device and a slave device is performed by synchronizing the clock phase and the frame phase without increasing the in-device transmission delay time of the data signal. Specifically, the phase difference between the frame signal generated by the transmission / reception unit in the master device and the frame signal generated by the reception frame generation unit and returned from the slave device. , And the phase of the output of the reception frame generation unit is adjusted so as to eliminate the phase difference based on the detection result.

また、上記特許文献２に開示されたものは、送信側の基準クロックと送信側の基準クロックとの間に周波数のずれが存在しても確実に通信できるようにした通信装置に関するもので、具体的には、相手側装置の送信クロックに同期して送られてくるビット列からなる伝送データを受信するデータ受信手段と、伝送データに同期した受信クロックを生成しデータ受信手段に供給する受信クロック生成手段とを備えた通信装置において、受信クロック生成手段は、伝送データの信号レベル変化点に対応して、伝送データと受信クロックとの位相ずれを検出する位相ずれ検出手段と、位相ずれが検出された場合に受信クロックの位相を補正する位相補正手段と、位相ずれが連続して検出されたことにより、相手側装置の送信クロックと受信クロックとの間に周波数ずれが存在することを検出する周波数ずれ検出手段と、周波数ずれが検出された場合に受信クロックの周波数を補正する周波数補正手段とを備えて構成されていることを特徴とするものである。 Further, the one disclosed in Patent Document 2 relates to a communication device that can reliably communicate even if there is a frequency difference between the reference clock on the transmission side and the reference clock on the transmission side. Specifically, data receiving means for receiving transmission data composed of bit strings sent in synchronization with the transmission clock of the counterpart device, and reception clock generation for generating reception clocks synchronized with the transmission data and supplying them to the data receiving means In the communication device, the reception clock generation means detects the phase deviation between the transmission data and the reception clock in correspondence with the signal level change point of the transmission data, and the phase deviation is detected. Phase correction means for correcting the phase of the reception clock in the case of transmission, and the transmission clock and reception clock of the counterpart device by detecting the phase shift continuously Characterized by comprising frequency deviation detecting means for detecting the presence of a frequency deviation between them, and frequency correcting means for correcting the frequency of the reception clock when a frequency deviation is detected. It is.

特開平８−１５４０８８号公報「位相調整回路」Japanese Patent Laid-Open No. 8-154088 “Phase Adjustment Circuit” 特開２００５−２０１７２号公報「通信装置」Japanese Patent Laying-Open No. 2005-20172 “Communication Device”

上記特許文献１，２に開示されたものは、要するに送受信間のクロック位相を合わせることでデータ送受信を安定させるものであるが、このようにした場合、データの送受信クロックの位相が一致してＬＳＩ内部の最大消費電流値のピークが大きくなり、その結果ＬＳＩ内部の電源電圧値を低下させないために電源の最大電流容量を大きくしたり、ＬＳＩ電源端子数を増やたりしてＬＳＩへの最大電流容量を大きくする必要があり、その結果、ノイズの発生、不要電波輻射の発生などの問題点がある。 The ones disclosed in Patent Documents 1 and 2 basically stabilize data transmission / reception by matching the clock phases between transmission and reception. In this case, the phases of the data transmission / reception clocks coincide and the LSI The peak of the internal maximum current consumption value becomes large. As a result, the maximum current capacity of the power supply is increased in order not to decrease the power supply voltage value inside the LSI, or the maximum current to the LSI is increased by increasing the number of LSI power supply terminals. It is necessary to increase the capacity, and as a result, there are problems such as generation of noise and generation of unnecessary radio wave radiation.

そこで本発明の目的は、上記問題点を解消し、高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供することである。 Accordingly, an object of the present invention is to provide a data transmission / reception circuit capable of solving the above-described problems, reducing the maximum current consumption (peak current consumption) in a high-speed data communication circuit, and suppressing noise and unnecessary radio wave radiation. Is to provide.

本発明は、上記目的を達成するために、次の如き構成を採用した。以下、請求項毎の構成を述べる。 In order to achieve the above object, the present invention employs the following configuration. Hereinafter, the structure for each claim will be described.

ａ）請求項１記載の発明は、受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、受信データと受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、送信部は、送信用基準クロックを入力して送信クロックを出力するＰＬＬ（Phase-Locked Loop）と、該ＰＬＬからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、位相調整部は、クロック再生回路からの受信クロックとＰＬＬからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、位相制御トリガ発生回路からの位相制御トリガにより位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴としている。 a) The invention according to claim 1 is a data transmission / reception circuit including a reception unit, a transmission unit, and a phase adjustment unit for performing data transmission / reception in the physical layer of high-speed serial communication, and the reception unit inputs a reception signal The clock recovery circuit outputs the reception data and the reception clock, and the reception signal processing unit that inputs the reception data and the reception clock and outputs the reception data to the internal interface. The transmission unit inputs the reference clock for transmission. A phase-locked loop (PLL) that outputs a transmission clock and a delay circuit that delays the transmission clock from the PLL based on a delay setting value from a delay control circuit described later and outputs a transmission clock after phase adjustment; A transmission clock after the phase adjustment from the delay circuit and a transmission signal processing circuit for inputting transmission data from the internal interface and outputting a transmission signal, The phase adjustment unit is configured to input a reception clock from the clock recovery circuit and a transmission clock from the PLL, compare the phases thereof and output a phase difference, a phase control trigger generation circuit that generates a phase control trigger, The delay control circuit outputs the delay setting value from the phase difference from the phase comparator by the phase control trigger from the phase control trigger generation circuit, and is consumed by shifting the phase of the reception clock and the transmission clock after phase adjustment. It is characterized by suppressing the peak of the current value.

ｂ）請求項２記載の発明は、請求項１記載のデータ送受信回路において、位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴としている。 b) The data transmission / reception circuit according to claim 1 is the data transmission / reception circuit according to claim 1, wherein the phase control trigger generation circuit generates the phase control trigger only when communication is established, and the phase adjustment is performed by the delay circuit. It is characterized in that the phase is shifted corresponding to the phase that changes every time.

ｃ）請求項３記載の発明は、請求項１記載のデータ送受信回路において、位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。 c) The invention according to claim 3 is the data transmission / reception circuit according to claim 1, wherein a timer is provided in the phase control trigger generation circuit, the phase control trigger is generated by the timer every predetermined period, and the phase is adjusted by the delay circuit. This is characterized in that the phases of the reception clock and the phase-adjusted transmission clock are shifted in response to the deviation caused by the accumulation of phase deviations due to minute differences in the frequencies of the transmission clock and the reception clock.

ｄ）請求項４記載の発明は、請求項１記載のデータ送受信回路において、位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。 d) In the data transmission / reception circuit according to claim 1, the data transmission / reception circuit according to claim 1 includes a counter that counts the reception clock for each predetermined period counted by the transmission clock in the phase adjustment unit, and a reference value of the count value When the accumulated value of the difference exceeds a predetermined threshold, a phase control trigger is generated and the phase adjustment is performed by the delay circuit, so that the difference between the frequency of the transmission clock and the reception clock is small. The phase difference between the reception clock and the phase-adjusted transmission clock is shifted in response to the deviation caused by the accumulated phase deviation due to.

ｅ）請求項５記載の発明は、請求項１記載のデータ送受信回路において、さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように位相調整を行って動作させ、該動作中に消費電流値が予め決められた所定の閾値を越えた場合に位相制御トリガを発生し遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴としている。 e) The invention according to claim 5 is the data transmission / reception circuit according to claim 1, further comprising a consumption current detection circuit for detecting a consumption current of the data transmission / reception circuit, and a consumption current value detected by the consumption current detection circuit. By adjusting the phase so that the current consumption becomes smaller, and generating a phase control trigger when the current consumption exceeds a predetermined threshold value during the operation and adjusting the delay by the delay circuit. The phase adjustment is performed again each time the current exceeds a predetermined threshold value.

本発明は、上記構成を採用することにより、最大消費電流(消費電流のピーク)の低減を図ることが可能なデータ送受信回路を実現できる。以下、各請求項毎の効果を述べる。 By adopting the above configuration, the present invention can realize a data transmission / reception circuit capable of reducing the maximum current consumption (peak of current consumption). The effects of each claim will be described below.

ａ）請求項１のデータ送受信回路においては、送信信号処理回路を動作させるための送信クロックと受信信号処理回路を動作させるための受信クロックの位相差の調整を行う（ずらすこと）により消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 a) In the data transmission / reception circuit according to claim 1, the current consumption is reduced by adjusting (shifting) the phase difference between the transmission clock for operating the transmission signal processing circuit and the reception clock for operating the reception signal processing circuit. Peak value can be lowered. Thereby, noise and unnecessary radio wave radiation can also be suppressed.

ｂ）請求項２のデータ送受信回路においては、通信確立毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 b) In the data transmission / reception circuit according to claim 2, the peak value of the consumption current can be lowered according to the phase relationship that changes every communication period by performing the setting of shifting the phase every time communication is established. Thereby, noise and unnecessary radio wave radiation can also be suppressed.

ｃ）請求項３のデータ送受信回路においては、一定期間毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 c) In the data transmission / reception circuit according to the third aspect, the peak value of the consumption current can be lowered in accordance with the phase relationship that changes every communication period by setting the phase to be shifted every certain period. Thereby, noise and unnecessary radio wave radiation can also be suppressed.

ｄ）請求項４のデータ送受信回路においては、一定期間毎に受信クロックと送信クロックをカウントして位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 d) In the data transmission / reception circuit according to claim 4, by setting the reception clock and the transmission clock at regular intervals to shift the phase, the peak value of the consumption current is set according to the phase relationship that changes at each communication period. Can be lowered. Thereby, noise and unnecessary radio wave radiation can also be suppressed.

ｅ）請求項５のデータ送受信回路においては、消費電流値が最小または極小になるように位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 e) In the data transmission / reception circuit according to claim 5, the peak value of the consumption current is lowered according to the phase relationship that changes every communication period by setting the phase to be shifted so that the consumption current value is minimized or minimized. Can do. Thereby, noise and unnecessary radio wave radiation can also be suppressed.

次に、本発明に係るデータ送受信回路の実施例を、図面を用いて詳細に説明する。 Next, embodiments of the data transmitting / receiving circuit according to the present invention will be described in detail with reference to the drawings.

＜実施例１＞
図１−Ａは、本発明の基本構成である実施例１を説明するための構成図である。 <Example 1>
FIG. 1A is a configuration diagram for explaining a first embodiment which is a basic configuration of the present invention.

同図において、受信部１０では受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１４と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えばＣＰＵバスなど）に出力する。 In the figure, a reception unit 10 generates a reception clock rxclock 14 and reception data (Data) 13 from a reception signal A 1 by a reception clock regeneration circuit 11, and the reception data 13 is processed by a reception signal processing unit (reception signal processing circuit) 12. The received data B1 is output to an internal interface (for example, a CPU bus).

図１−Ｂ（ａ）は、クロック再生回路１１の一つの具体的な構成例を示したものであるが、必ずしも図示の回路に限るものではなく周知の他の回路構成を採用してもよいことはいうまでもない。 FIG. 1-B (a) shows one specific configuration example of the clock recovery circuit 11, but it is not necessarily limited to the illustrated circuit, and other known circuit configurations may be adopted. Needless to say.

同図において、１１１は位相比較器（ＰＤ）、１１２および１１６はチャージポンプ（ＣＰ）、１１３はローパスフィルタ（ＬＰＦ）、１１４は電圧制御発振器（ＶＣＯ）、１１５は位相周波数比較器（ＰＦＤ）（機能的には周波数比較器）、１１７は差動増幅器、１１８は基準クロック（Ｆｒ）、１１９はＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）であり、１３および１４は図１−Ａにおける受信データ（Ｄａｔａ）１３および受信クロックrxclock１４に相当している。 In the figure, 111 is a phase comparator (PD), 112 and 116 are charge pumps (CP), 113 is a low pass filter (LPF), 114 is a voltage controlled oscillator (VCO), and 115 is a phase frequency comparator (PFD) ( (Functionally a frequency comparator), 117 is a differential amplifier, 118 is a reference clock (Fr), 119 is a PD / PFD switching signal (PDEN), 13 and 14 are received data (Data) in FIG. 13 and the reception clock rxclock14.

ＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）１１９は外部からの制御信号（図１−Ａでは省略）であり、通常は位相周波数比較器（ＰＦＤ）１１５を選択することによって、図１−Ｂ（ａ）の回路の基準クロックＦｒ１１８に係るＰＬＬ機能を有する回路部分を動作させて所定のクロックを生成しているが、受信信号Ａ１が来た場合には、位相比較器（ＰＤ）１１１を選択することにより、受信信号Ａ１に基づく受信クロックrxclock１４を生成させる構成である。 The PD / PFD switching signal (PDEN) 119 is an external control signal (not shown in FIG. 1-A). Normally, by selecting the phase frequency comparator (PFD) 115, the PD / PFD switching signal (PDEN) 119 in FIG. A predetermined clock is generated by operating a circuit portion having a PLL function related to the reference clock Fr118 of the circuit, but when the received signal A1 comes, by selecting the phase comparator (PD) 111, In this configuration, a reception clock rxclock 14 based on the reception signal A1 is generated.

図１−Ｂ（ｂ）は、受信信号Ａ１と再生クロック（受信クロックrxclock１４）のタイムチャートの１例を示す図であり、受信データを確実に取れるように、データの隣り合う変化点の中心に立上りが来るようなクロックを作成することを示している。 FIG. 1-B (b) is a diagram showing an example of a time chart of the reception signal A1 and the reproduction clock (reception clock rxclock 14), and at the center of adjacent change points of data so that the reception data can be reliably obtained. It shows creating a clock that will rise.

図１−Ａの送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。 1A, the transmission clock txclock 25 generated by the PLL (Phase-Locked Loop) 22 based on the transmission reference clock 21 is set to a delay corresponding to the delay setting value 36 from the delay control circuit 33. A phase-adjusted transmission clock Txclock 26 is generated using the delay circuit 23, and a transmission signal processing unit (based on the phase-adjusted transmission clock Txclock 26 and transmission data B2 input from an internal interface (such as a CPU bus)) A transmission signal processing circuit) 24 generates and outputs a transmission signal A2.

SATA（シリアルATA）などに代表される高速シリアル通信では、受信クロックrxclock１４と送信クロックtxclock２５は非同期である方式なのでそれぞれに位相はあっていないが、位相が同じ又は近くにあるときには消費電流のピークが大きくなり得る可能性がある。 In high-speed serial communication typified by SATA (serial ATA), the reception clock rxclock 14 and the transmission clock txclock 25 are asynchronous, so there is no phase between them. However, when the phases are the same or close, there is a peak in current consumption. There is a possibility of becoming large.

図２（イ）は、送信クロックtxclock（ａ）と受信クロックrxclock（ｂ）（遅延無しの場合）の位相が同じ場合の消費電流（ｃ）を示す図であり、消費電流のピークが大きくなる様子を示している。 FIG. 2A is a diagram showing the current consumption (c) when the phases of the transmission clock txclock (a) and the reception clock rxclock (b) (when there is no delay) are the same, and the peak of the current consumption increases. It shows a state.

そこで本実施例では、消費電流のピークを小さくするために、位相比較器３１で受信クロックrxclock１４と送信クロックtxclock２５の位相差３４を検出し遅延制御回路３３へ出力し、遅延制御回路３３でその位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclock２６が常に９０度の位相がずれるように遅延設定値３６を決定して遅延回路２３へ出力するようにする。 Therefore, in this embodiment, in order to reduce the peak of current consumption, the phase comparator 31 detects the phase difference 34 between the reception clock rxclock 14 and the transmission clock txclock 25 and outputs it to the delay control circuit 33. Based on the phase difference 34, the delay setting value 36 is determined and outputted to the delay circuit 23 so that the reception clock rxclock and the phase-adjusted transmission clock Txclock 26 are always 90 degrees out of phase.

遅延回路２３では、送信クロックtxclockの位相を遅延設定値３６に基づいて遅延し、位相調整後の送信クロックTxclock２６を生成して送信信号処理回路２４に出力する。このように受信クロックrxclockと位相調整後の送信クロックTxclock の位相をずらすことにより消費電流のピークを抑えることができる。 The delay circuit 23 delays the phase of the transmission clock txclock based on the delay setting value 36, generates a phase-adjusted transmission clock Txclock 26, and outputs it to the transmission signal processing circuit 24. Thus, the peak of current consumption can be suppressed by shifting the phase of the reception clock rxclock and the phase of the transmission clock Txclock after phase adjustment.

図２（ロ）は、位相調整後の送信クロックTxclock（ｄ）と受信クロックrxclock（ｅ）の位相が９０度ずれている場合の消費電流（ｆ）を示す図であり、消費電流のピークが低く抑えられる様子を示している。 FIG. 2 (b) is a diagram showing the current consumption (f) when the phase of the transmission clock Txclock (d) and the reception clock rxclock (e) after phase adjustment are shifted by 90 degrees. It shows how it can be kept low.

本実施例では、位相調整後の送信クロックTxclock（ｄ）と受信クロックrxclock（ｅ）の位相差を９０度に設定した場合を示した場合を示したが、本発明においてはこの位相差を別の設定値にしてもかまわない。 In the present embodiment, the case where the phase difference between the transmission clock Txclock (d) after the phase adjustment and the reception clock rxclock (e) is set to 90 degrees is shown. However, in the present invention, this phase difference is different. The set value may be used.

次に、位相を所定の設定値だけずらすための構成（図１の位相調整部３０）をより詳細に説明する。 Next, a configuration for shifting the phase by a predetermined set value (phase adjusting unit 30 in FIG. 1) will be described in more detail.

位相調整部３０における位相制御トリガ発生回路３２は、遅延制御回路３３に位相制御トリガ３５を出力する。位相比較器３１では受信クロックrxclock１４と送信クロックtxclock２５の位相差３４を検出し遅延制御回路３３へ出力する。 The phase control trigger generation circuit 32 in the phase adjustment unit 30 outputs the phase control trigger 35 to the delay control circuit 33. The phase comparator 31 detects the phase difference 34 between the reception clock rxclock 14 and the transmission clock txclock 25 and outputs it to the delay control circuit 33.

遅延制御回路３３は、位相制御トリガ発生回路３２からの位相制御トリガ３５が入力されたタイミングで、位相差３４を元に受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が所定の値（ここでは９０度）の位相がずれるように遅延設定値３６を決定して送信部２０の遅延回路２３へ出力する。遅延回路２３では、遅延設定値３６に基づいて送信クロック２５を遅延し、位相調整後の送信クロックTxclock２６を生成する。この構成により、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相を所定の遅延設定値３６に対応する値だけずらすことができる。その結果、受信信号回路１２と送信信号処理回路２４の動作クロックがずらすことができ、消費電流のピーク値を低減することが可能となる。また、それによりノイズや不要電波輻射も抑えることができる。 In the delay control circuit 33, at the timing when the phase control trigger 35 is input from the phase control trigger generation circuit 32, the reception clock rxclock 14 and the phase-adjusted transmission clock Txclock 26 based on the phase difference 34 are set to predetermined values (here, 90). The delay setting value 36 is determined so as to be shifted in phase, and output to the delay circuit 23 of the transmission unit 20. The delay circuit 23 delays the transmission clock 25 based on the delay setting value 36 and generates a transmission clock Txclock 26 after phase adjustment. With this configuration, the phase of the reception clock rxclock 14 and the phase-adjusted transmission clock Txclock 26 can be shifted by a value corresponding to a predetermined delay setting value 36. As a result, the operation clocks of the reception signal circuit 12 and the transmission signal processing circuit 24 can be shifted, and the peak value of current consumption can be reduced. Moreover, noise and unnecessary radio wave radiation can also be suppressed thereby.

＜実施例２＞
図３は本実施例の構成図であり、図７は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図３において、前記実施例１と同じ構成には同じ参照符号を付してある。 <Example 2>
FIG. 3 is a configuration diagram of the present embodiment, and FIG. 7 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 3, the same components as those in the first embodiment are denoted by the same reference numerals.

図３に示すように、受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力するとともに、通信確立信号３７を位相調整部３０の位相制御トリガ発生回路３２に出力する。 As shown in FIG. 3, in the reception unit 10, a reception clock recovery circuit 11 generates a reception clock rxclock 13 and reception data (Data) 13 from the reception signal A 1, and the reception data 13 is received as a reception signal processing unit (reception signal processing circuit). ) 12 and outputs the received data B1 to the internal interface (for example, CPU bus) and the communication establishment signal 37 to the phase control trigger generation circuit 32 of the phase adjustment unit 30.

図３の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。 In the transmission unit 20 of FIG. 3, the transmission clock txclock 25 generated by the PLL (Phase-Locked Loop) 22 based on the transmission reference clock 21 is delayed by a delay corresponding to the delay setting value 36 from the delay control circuit 33. The circuit 23 is used to generate a transmission clock Txclock 26 after phase adjustment, and a transmission signal processing unit (transmission signal) based on the transmission clock Txclock 26 after phase adjustment and transmission data B2 input from an internal interface (for example, a CPU bus). (Processing circuit) 24 generates and outputs a transmission signal A2.

位相調整部３０における位相制御トリガ発生回路３２は、受信信号処理回路１２により出力された通信確立信号３７から通信確立を検出した場合（図７のステップＳ１０１）、位相制御トリガ３５を発生して遅延制御回路３３に出力する（同ステップＳ１０２）。 When the phase control trigger generation circuit 32 in the phase adjustment unit 30 detects communication establishment from the communication establishment signal 37 output from the reception signal processing circuit 12 (step S101 in FIG. 7), the phase control trigger generation circuit 32 generates a phase control trigger 35 and delays it. The data is output to the control circuit 33 (step S102).

位相比較器３１では、受信クロックrxclockと送信クロックtxclockの位相差３４を検出して遅延制御回路３３へ出力し（同ステップＳ１０３）、遅延制御回路３３では位相制御トリガ３５が入力されたタイミングでその位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclockの位相が所定の値（本例では９０度）ずれるように遅延設定値３６を設定して（同ステップＳ１０４）送信部２０の遅延回路２３へ出力する。その後、通信が終了したら該通信を切断する（同ステップＳ１０５）。 The phase comparator 31 detects the phase difference 34 between the reception clock rxclock and the transmission clock txclock and outputs it to the delay control circuit 33 (step S103). The delay control circuit 33 receives the phase control trigger 35 at the timing when the phase control trigger 35 is input. Based on the phase difference 34, the delay setting value 36 is set so that the phase of the reception clock rxclock and the phase-adjusted transmission clock Txclock are shifted by a predetermined value (90 degrees in this example) (step S104 in the same). Output to the delay circuit 23. Thereafter, when the communication ends, the communication is disconnected (step S105).

この構成によって、受信クロックrxclock１４と位相調整後の送信クロックTxclockの位相が９０度ずれるように送信クロックtxclock２５に遅延が挿入されるので（位相差＋遅延＝９０度）、消費電流のピークを抑えることが可能となる。通信切断後、再度通信確立した時も同様に位相調整を行うことで、常に通信確立時の位相にあわせた調整が可能である。 With this configuration, a delay is inserted in the transmission clock txclock 25 so that the phase of the reception clock rxclock 14 and the phase-adjusted transmission clock Txclock is shifted by 90 degrees (phase difference + delay = 90 degrees), so that the peak of current consumption is suppressed. Is possible. By performing phase adjustment in the same manner when communication is established again after communication disconnection, it is possible to always make adjustments in accordance with the phase at the time of communication establishment.

図６（イ）は、本実施例のタイムチャートを示す図であり、通信確立時に常に位相が調整されるため、受信クロックrxclock１４と位相調整後の送信クロックTxclockの位相のずれをほぼ一定（この場合は９０度）に保つことができる。 FIG. 6A is a diagram illustrating a time chart of the present embodiment. Since the phase is always adjusted when communication is established, the phase shift between the reception clock rxclock 14 and the transmission clock Txclock after the phase adjustment is substantially constant (this) In the case of 90 degrees).

本実施例では受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相差を９０度に設定するとしたが、本発明ではこの位相差を別の設定値にしてもかまわない。 In the present embodiment, the phase difference between the reception clock rxclock 14 and the phase-adjusted transmission clock Txclock 26 is set to 90 degrees. However, in the present invention, this phase difference may be set to another set value.

＜実施例３＞
図４は本実施例の構成図であり、図９は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図４において、前述の実施例と同じ構成には同じ参照符号を付してある。 <Example 3>
FIG. 4 is a configuration diagram of the present embodiment, and FIG. 9 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 4, the same components as those in the above-described embodiment are denoted by the same reference numerals.

図４に示すように、受信部１０では、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１１と受信データ（Data）１３を生成し、その受信データ（Data）１３を受信信号処理部（受信信号処理回路）１２で処理した後、受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力する。 As shown in FIG. 4, in the reception unit 10, the reception clock recovery circuit 11 generates a reception clock rxclock 11 and reception data (Data) 13 from the reception signal A1, and the reception data (Data) 13 is received by the reception signal processing unit (reception). After being processed by the signal processing circuit 12, the data is output as reception data B 1 to an internal interface (for example, CPU bus).

図４の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。 In the transmission unit 20 of FIG. 4, the transmission clock txclock 25 generated by the PLL (Phase-Locked Loop) 22 based on the transmission reference clock 21 is delayed by the delay corresponding to the delay setting value 36 from the delay control circuit 33. The circuit 23 is used to generate a transmission clock Txclock 26 after phase adjustment, and a transmission signal processing unit (transmission signal) based on the transmission clock Txclock 26 after phase adjustment and transmission data B2 input from an internal interface (for example, a CPU bus). (Processing circuit) 24 generates and outputs a transmission signal A2.

図４の位相制御トリガ発生回路３２では、通信が確立したら（図９のステップＳ２０１）、その内部にあるタイマー３２１をスタートさせ（同ステップＳ２０２）、該タイマー３２１を用いて一定期間毎に遅延制御回路３３に位相制御トリガ３５を出力する（同ステップＳ２０３）。位相比較器３１では受信クロックrxclockと送信クロックtxclockの位相差３４を検出し（同ステップＳ２０４）、遅延制御回路３３へ出力する。 When the communication is established (step S201 in FIG. 9), the phase control trigger generation circuit 32 in FIG. 4 starts a timer 321 in the communication (step S202), and uses the timer 321 to perform delay control at regular intervals. The phase control trigger 35 is output to the circuit 33 (step S203). The phase comparator 31 detects the phase difference 34 between the reception clock rxclock and the transmission clock txclock (step S204) and outputs it to the delay control circuit 33.

図４の遅延制御回路３３は、位相制御トリガ３５が入力されたタイミング（一定期間毎の周期）で、その位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclockが常に９０度の位相がずれるように遅延設定値３６を決定して、送信部２の遅延回路２３へ出力する（同ステップＳ２０５）。再度タイマー３２１で一定期間をカウントし（同ステップＳ２０６）、ステップＳ２０３に戻る。図９において、ステップＳ２０１、Ｓ２０３〜Ｓ２０５は、図７のステップＳ１０１、Ｓ１０２〜Ｓ１０４と同じ処理であるので説明を省略する。 The delay control circuit 33 in FIG. 4 always has a reception clock rxclock and a phase-adjusted transmission clock Txclock of 90 degrees based on the phase difference 34 at the timing when the phase control trigger 35 is input (period for every fixed period). The delay set value 36 is determined so as to shift the phase, and is output to the delay circuit 23 of the transmitter 2 (step S205). The timer 321 again counts a certain period (step S206), and the process returns to step S203. In FIG. 9, steps S201 and S203 to S205 are the same as steps S101 and S102 to S104 in FIG.

本実施例によれば、受信クロックrxclockと位相調整後の送信クロックTxclockが９０度の位相がずれるように送信クロックtxclockに遅延を挿入することにより消費電流のピークを抑えることができるだけでなく、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能となる。 According to the present embodiment, not only can the peak of current consumption be suppressed by inserting a delay in the transmission clock txclock so that the phase of the reception clock rxclock and the transmission clock Txclock after phase adjustment are 90 degrees out of phase, but also transmission It is possible to cope with a shift caused by accumulation of phase shifts due to minute differences in the frequency of the clock and the reception clock.

図６（ロ）は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に常に位相が調整されるため、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相のずれをほぼ一定（この場合は９０度）に保つことができる。 FIG. 6B is a diagram illustrating a time chart of the present embodiment. Since the phase is always adjusted every fixed period after the communication is established, the phase shift between the reception clock rxclock 14 and the transmission clock Txclock 26 after the phase adjustment. Can be kept substantially constant (in this case, 90 degrees).

本実施例では位相差を９０度に設定するとしたが、本発明では位相差を別の設定値にしてもかまわない。 In this embodiment, the phase difference is set to 90 degrees, but in the present invention, the phase difference may be set to another set value.

＜実施例４＞
図５は本実施例の構成図であり、図１０は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図５において、前述の実施例と同じ構成には同じ参照符号を付してある。 <Example 4>
FIG. 5 is a configuration diagram of the present embodiment, and FIG. 10 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 5, the same components as those in the above-described embodiment are denoted by the same reference numerals.

図５に示すように、受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力する。 As shown in FIG. 5, in the reception unit 10, a reception clock recovery circuit 11 generates a reception clock rxclock 13 and reception data (Data) 13 from the reception signal A 1, and the reception data 13 is received as a reception signal processing unit (reception signal processing circuit). ) And processed as 12 and output as received data B1 to an internal interface (for example, CPU bus).

図５の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。 In the transmission unit 20 of FIG. 5, the transmission clock txclock 25 generated by the PLL (Phase-Locked Loop) 22 based on the transmission reference clock 21 is delayed by a delay corresponding to the delay setting value 36 from the delay control circuit 33. The circuit 23 is used to generate a transmission clock Txclock 26 after phase adjustment, and a transmission signal processing unit (transmission signal) based on the transmission clock Txclock 26 after phase adjustment and transmission data B2 input from an internal interface (for example, a CPU bus). (Processing circuit) 24 generates and outputs a transmission signal A2.

図５の位相制御トリガ発生回路３２は、内部に受信クロックをカウントする受信クロックカウンタ３２２と送信クロックをカウントする送信クロックカウンタ３２３を有しており、通信が確立したら受信クロックカウンタ３２２と送信クロックカウンタ３２３のカウントを開始する（ステップＳ３０２）。 The phase control trigger generation circuit 32 in FIG. 5 has a reception clock counter 322 that counts the reception clock and a transmission clock counter 323 that counts the transmission clock. When the communication is established, the reception clock counter 322 and the transmission clock counter 323 starts counting (step S302).

次に、送信クロックカウンタ３２３のカウント値によるタイマーで計測される一定期間毎の受信クロックカウンタ３２２のカウント値と所定の基準値との差異（誤差、ずれ）を求め（ステップＳ３０６）、それを累積する（ステップＳ３０７）。 Next, a difference (error, deviation) between the count value of the reception clock counter 322 and a predetermined reference value for each fixed period measured by the timer based on the count value of the transmission clock counter 323 is obtained (step S306) and accumulated. (Step S307).

その累積した誤差（累積誤差）が予め設定されている閾値３２５を超えた場合に（ステップＳ３０８：Ｙ）、再びステップＳ３０３に戻って遅延制御回路３３に位相制御トリガ３５を出力する（ステップＳ３０３）。図１０において、ステップＳ３０１、Ｓ３０３〜Ｓ３０５は、図７のステップＳ１０１、Ｓ１０２〜Ｓ１０４、図９のステップＳ２０１、Ｓ２０３〜Ｓ２０５と同じ処理であるので説明を省略する。 When the accumulated error (accumulated error) exceeds a preset threshold value 325 (step S308: Y), the process returns to step S303 and the phase control trigger 35 is output to the delay control circuit 33 (step S303). . 10, steps S301 and S303 to S305 are the same processes as steps S101 and S102 to S104 in FIG. 7 and steps S201 and S203 to S205 in FIG.

図５の位相比較器３１では、位相差３４を検出し遅延制御回路３３へ出力し、位相制御トリガ３５が入力されたタイミングで、遅延制御回路３３ではその位相差３４を元に受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が常に９０度の位相がずれるような遅延設定値３６を決定して遅延回路２３へ出力する。 5 detects and outputs the phase difference 34 to the delay control circuit 33. At the timing when the phase control trigger 35 is input, the delay control circuit 33 determines the received clock rxclock 14 based on the phase difference 34. The delay setting value 36 is determined so that the phase of the transmission clock Txclock 26 after phase adjustment is always 90 degrees out of phase, and is output to the delay circuit 23.

受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が９０度の位相がずれるように送信クロックtxclockに遅延を挿入し、消費電流のピークを抑える。 A delay is inserted in the transmission clock txclock so that the reception clock rxclock 14 and the phase-adjusted transmission clock Txclock 26 are out of phase by 90 degrees, thereby suppressing the peak of current consumption.

本実施例では、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能であり、累積誤差が閾値より大きくなった時（本当に必要になった時）のみ位相調整をするので実施例３に対して位相調整部３０の消費電流も抑えることができる。 In the present embodiment, it is possible to cope with a shift caused by a phase shift due to a minute difference in frequency between the reception clock rxclock 14 and the transmission clock Txclock 26 after the phase adjustment, and the accumulated error becomes larger than the threshold value. Since the phase adjustment is performed only when it is necessary (when it is really necessary), the current consumption of the phase adjustment unit 30 can be suppressed as compared with the third embodiment.

図６（ハ）は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に周波数（一定期間におけるクロックのカウント数）の誤差を測定し、その累積誤差が閾値（図の例では１５）を越えたら位相調整を行うようにして、実施例３より位相調整部３０の消費電流を抑えながら、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相のずれをほぼ一定（この場合は９０度）に保つようにしたものである。 FIG. 6C is a diagram illustrating a time chart of the present embodiment. After communication is established, an error of frequency (clock count in a certain period) is measured every certain period, and the accumulated error is a threshold value (FIG. 6). In this example, the phase adjustment is performed when exceeding 15), and the phase shift between the reception clock rxclock 14 and the transmission clock Txclock 26 after the phase adjustment is substantially constant while suppressing the current consumption of the phase adjustment unit 30 from the third embodiment ( In this case, the angle is kept at 90 degrees.

本実施例でも位相差を９０度に設定する場合の例を説明したが、本発明では位相差を別の設定値にしてもかまわない。 In this embodiment, the example in which the phase difference is set to 90 degrees has been described. However, in the present invention, the phase difference may be set to another set value.

＜実施例５＞
図８は本実施例の構成図であり、図１１は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図８において、前述の実施例と同じ構成には同じ参照符号を付してある。 <Example 5>
FIG. 8 is a configuration diagram of the present embodiment, and FIG. 11 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 8, the same components as those in the above-described embodiment are denoted by the same reference numerals.

図８の受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバスなど）に出力する。 8, a reception clock recovery circuit 11 generates a reception clock rxclock 13 and reception data (Data) 13 from the reception signal A1, and the reception data processing unit (reception signal processing circuit) 12 processes the reception data 13. The received data B1 is output to an internal interface (for example, a CPU bus).

図８の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。 In the transmission unit 20 of FIG. 8, the transmission clock txclock 25 generated by the PLL (Phase-Locked Loop) 22 based on the transmission reference clock 21 is delayed by a delay corresponding to the delay setting value 36 from the delay control circuit 33. The circuit 23 is used to generate a transmission clock Txclock 26 after phase adjustment, and a transmission signal processing unit (transmission signal) based on the transmission clock Txclock 26 after phase adjustment and transmission data B2 input from an internal interface (for example, a CPU bus). (Processing circuit) 24 generates and outputs a transmission signal A2.

図８の位相調整部３０は、通信が確立したら（図１１のステップＳ４０１）、位相制御トリガを発生させ（同ステップＳ４０２）、例えば、一定の間隔で遅延設定値を順次変えていき、各遅延設定値毎の消費電流を消費電流検出回路３８で検出することによって、あるいは、二分探索法などの周知の方法を用いることによって消費電流ができるだけ小さく（最小または極小）なる位相の遅延設定値３６を決定し、その決定された遅延設定値３６によってデータ送受信回路を動作させる（ステップＳ４０３）。 When communication is established (step S401 in FIG. 11), the phase adjustment unit 30 in FIG. 8 generates a phase control trigger (step S402 in the same). For example, the delay setting value is sequentially changed at regular intervals, By detecting the current consumption for each set value by the current consumption detection circuit 38 or by using a known method such as a binary search method, the phase delay setting value 36 that makes the current consumption as small as possible (minimum or minimum) is obtained. The data transmission / reception circuit is operated according to the determined delay setting value 36 (step S403).

データ送受信回路の動作中に消費電流検出回路３８で消費電流の検出を行い（ステップＳ４０４）、検出した消費電流が予め決められた値（閾値）以下の場合は（ステップＳ４０５：Ｎ）、ステップＳ４０４に戻りデータ送受信動作を継続する。 During the operation of the data transmission / reception circuit, the consumption current detection circuit 38 detects the consumption current (step S404). If the detected consumption current is equal to or less than a predetermined value (threshold) (step S405: N), step S404 is performed. Return to, and continue data transmission / reception.

検出した消費電流が予め決められた値（閾値）より大きい場合は（ステップＳ４０５：Ｙ）、ステップＳ４０２、Ｓ４０３に戻り再度消費電流ができるだけ小さく（最小または極小）なる位相を求めるべく遅延設定値３６を再度調整し直す（ステップＳ４０３）。 If the detected current consumption is larger than a predetermined value (threshold value) (step S405: Y), the delay set value 36 is set to return to steps S402 and S403 and obtain the phase where the current consumption is as small as possible (minimum or minimum). Are adjusted again (step S403).

本発明の基本構成である実施例１を説明するための構成図である。It is a block diagram for demonstrating Example 1 which is the basic composition of this invention. 本発明に係るクロック再生回路の構成例を示す図である。It is a figure which shows the structural example of the clock reproduction circuit which concerns on this invention. 本発明の効果を説明するためのタイムチャートである。It is a time chart for demonstrating the effect of this invention. 本発明の実施例２の構成図である。It is a block diagram of Example 2 of this invention. 本発明の実施例３の構成図である。It is a block diagram of Example 3 of the present invention. 本発明の実施例４の構成図である。It is a block diagram of Example 4 of this invention. 本発明の各実施例におけるタイムチャートを示す図である。It is a figure which shows the time chart in each Example of this invention. 本発明の実施例２に係る位相調整のフローチャートを示す図である。It is a figure which shows the flowchart of the phase adjustment which concerns on Example 2 of this invention. 本発明の実施例５の構成図である。It is a block diagram of Example 5 of this invention. 本発明の実施例３に係る位相調整のフローチャートを示す図である。It is a figure which shows the flowchart of the phase adjustment which concerns on Example 3 of this invention. 本発明の実施例４に係る位相調整のフローチャートを示す図である。It is a figure which shows the flowchart of the phase adjustment which concerns on Example 4 of this invention. 本発明の実施例５に係る位相調整のフローチャートを示す図である。It is a figure which shows the flowchart of the phase adjustment which concerns on Example 5 of this invention.

符号の説明Explanation of symbols

１０：受信部
１１：クロック再生回路
１１１：位相比較器（ＰＤ）
１１２，１１６：チャージポンプ（ＣＰ）
１１３：ローパスフィルタ（ＬＰＦ）
１１４：電圧制御発振器（ＶＣＯ）
１１５：位相周波数比較器（ＰＦＤ）
１１７：差動増幅器
１１８：基準クロック（Ｆｒ）
１１９：ＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）
１２：受信信号処理回路
１３：受信データ（Data）
１４：受信クロック（rxclock）
２０：送信部
２１：送信用基準クロック
２２：ＰＬＬ（Phase-Locked Loop）
２３：遅延回路
２４：送信信号処理回路
２５：送信クロック（txclock）
２６：位相調整後の送信クロック（Txclock）
３０：位相調整部
３１：位相比較器
３２：位相制御トリガ発生回路
３２１：タイマ
３２２：受信クロックカウンタ
３２３：送信クロックカウンタ
３２４：累積誤差
３２５：閾値
３２６：比較器
３３：遅延制御回路
３４：位相差
３５：位相制御トリガ
３６：遅延設定値
３７：通信確立信号
３８：消費電流検出回路
Ａ１：受信信号
Ａ２：送信信号
Ｂ１：受信データ
Ｂ２：送信データ 10: Receiver 11: Clock recovery circuit 111: Phase comparator (PD)
112, 116: Charge pump (CP)
113: Low pass filter (LPF)
114: Voltage controlled oscillator (VCO)
115: Phase frequency comparator (PFD)
117: Differential amplifier 118: Reference clock (Fr)
119: PD / PFD switching signal (PDEN)
12: Received signal processing circuit 13: Received data (Data)
14: Receive clock (rxclock)
20: Transmitter 21: Reference clock for transmission 22: PLL (Phase-Locked Loop)
23: Delay circuit 24: Transmission signal processing circuit 25: Transmission clock (txclock)
26: Transmission clock after phase adjustment (Txclock)
30: Phase adjustment unit 31: Phase comparator 32: Phase control trigger generation circuit 321: Timer 322: Reception clock counter 323: Transmission clock counter 324: Cumulative error 325: Threshold 326: Comparator 33: Delay control circuit 34: Phase difference 35: Phase control trigger 36: Delay setting value 37: Communication establishment signal 38: Current consumption detection circuit A1: Reception signal A2: Transmission signal B1: Reception data B2: Transmission data

Claims

受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、
前記受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、前記受信データと前記受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、
前記送信部は、送信用基準クロックを入力して送信クロックを出力するＰＬＬ（Phase-Locked Loop）と、該ＰＬＬからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、
前記位相調整部は、前記クロック再生回路からの受信クロックと前記ＰＬＬからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、前記位相制御トリガ発生回路からの位相制御トリガにより前記位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、
受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴とするデータ送受信回路。 A data transmission / reception circuit comprising a reception unit, a transmission unit, and a phase adjustment unit for performing data transmission / reception in the physical layer of high-speed serial communication,
The reception unit includes a clock recovery circuit that inputs a reception signal and outputs reception data and a reception clock, and a reception signal processing unit that inputs the reception data and the reception clock and outputs the reception data to an internal interface. ,
The transmitting unit receives a reference clock for transmission and outputs a transmission clock, and a phase adjustment by delaying the transmission clock from the PLL based on a delay setting value from a delay control circuit to be described later A delay circuit that outputs a later transmission clock, and a transmission signal processing circuit that outputs a transmission signal by inputting the transmission clock after phase adjustment from the delay circuit and transmission data from the internal interface,
The phase adjustment unit receives a reception clock from the clock recovery circuit and a transmission clock from the PLL, compares the phases thereof, outputs a phase difference, and a phase control trigger that generates a phase control trigger And a delay control circuit that outputs a delay setting value from a phase difference from the phase comparator by a phase control trigger from the phase control trigger generation circuit,
A data transmission / reception circuit characterized by suppressing a peak of a consumption current value by shifting a phase of a reception clock and a transmission clock after phase adjustment.

請求項１記載のデータ送受信回路において、
前記位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
The phase control trigger generation circuit generates the phase control trigger only when communication is established and adjusts the phase by the delay circuit, thereby shifting the phase corresponding to the phase that changes every communication period. Data transmission / reception circuit.

請求項１記載のデータ送受信回路において、
前記位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
A phase control trigger generation circuit is provided with a timer, and the phase control trigger is generated at regular intervals by the timer, and the phase is adjusted by the delay circuit, so that the phase due to a slight difference in frequency between the transmission clock and the reception clock is obtained. A data transmission / reception circuit characterized in that the phase of a reception clock and a phase-adjusted transmission clock are shifted in response to a shift caused by the accumulated shift.

請求項１記載のデータ送受信回路において、
前記位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
The phase adjustment unit is provided with a counter that counts the reception clock at regular intervals counted by the transmission clock, accumulates the difference from the reference value of the count value, and the accumulated value of the difference exceeds a predetermined threshold value In this case, the phase control trigger is generated and the phase adjustment is performed by the delay circuit, so that the phase shift due to the minute difference between the frequency of the transmission clock and the reception clock is accumulated, and the reception is also coped with. A data transmission / reception circuit characterized by shifting a phase of a clock and a transmission clock after phase adjustment.

請求項１記載のデータ送受信回路において、
さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように前記位相調整を行って動作させ、該動作中に前記消費電流値が予め決められた所定の閾値を越えた場合に前記位相制御トリガを発生し前記遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
Further, a current consumption detection circuit for detecting current consumption of the data transmission / reception circuit is provided, the phase adjustment is performed so that the current consumption value detected by the current consumption detection circuit is reduced, and the current consumption is detected during the operation. When the current value exceeds a predetermined threshold value, the phase control trigger is generated and the delay circuit performs delay adjustment, so that the phase adjustment is repeated every time the current consumption exceeds the predetermined threshold value. Characteristic data transmission / reception circuit.