JP4783618B2 - Data transmission / reception circuit - Google Patents
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Description
本発明は、送信と受信間のデータの同期を必要とせず、クロック再生回路で受信クロックを再生する高速シリアルデータ通信(代表例S-ATA(シリアルATA),USBなど)の技術に係り、特にPC、携帯電話、デジタル家電などのデータ通信に有効な機能を有するデータ送受信回路に関する。 The present invention relates to a technique for high-speed serial data communication (representative examples: S-ATA (serial ATA), USB, etc.) that does not require synchronization of data between transmission and reception and regenerates a reception clock by a clock recovery circuit, and in particular. The present invention relates to a data transmission / reception circuit having a function effective for data communication such as a PC, a mobile phone, and a digital home appliance.
2つの装置間でデータを送受信する際の位相調整に関する従来技術として、例えば、特開平8−154088号公報「位相調整回路」(特許文献1)、特開2005−20172号公報「通信装置」(特許文献2)に開示されたものがある。 For example, Japanese Patent Application Laid-Open No. 8-154088, “Phase Adjustment Circuit” (Patent Document 1), Japanese Patent Application Laid-Open No. 2005-20172, “Communication Device” (prior art) relating to phase adjustment when transmitting and receiving data between two devices. There exists what was disclosed by patent document 2).
上記特許文献1に開示されたものは、マスタ装置およびスレーブ装置から構成された通信装置におけるデータ伝送を、データ信号の装置内伝送遅延時間を大きくすることなく、クロック位相およびフレーム位相を同期させて行うことのできる位相調整回路に関するもので、具体的には、マスタ装置内の送受信部で生成されたフレーム信号と受信フレーム生成部で生成されてスレーブ装置から折り返し返送されてきたフレーム信号の位相差を検出し、その検出結果により該位相差をなくすように受信フレーム生成部の出力の位相を調整するようにしたものである。
What is disclosed in
また、上記特許文献2に開示されたものは、送信側の基準クロックと送信側の基準クロックとの間に周波数のずれが存在しても確実に通信できるようにした通信装置に関するもので、具体的には、相手側装置の送信クロックに同期して送られてくるビット列からなる伝送データを受信するデータ受信手段と、伝送データに同期した受信クロックを生成しデータ受信手段に供給する受信クロック生成手段とを備えた通信装置において、受信クロック生成手段は、伝送データの信号レベル変化点に対応して、伝送データと受信クロックとの位相ずれを検出する位相ずれ検出手段と、位相ずれが検出された場合に受信クロックの位相を補正する位相補正手段と、位相ずれが連続して検出されたことにより、相手側装置の送信クロックと受信クロックとの間に周波数ずれが存在することを検出する周波数ずれ検出手段と、周波数ずれが検出された場合に受信クロックの周波数を補正する周波数補正手段とを備えて構成されていることを特徴とするものである。
Further, the one disclosed in
上記特許文献1,2に開示されたものは、要するに送受信間のクロック位相を合わせることでデータ送受信を安定させるものであるが、このようにした場合、データの送受信クロックの位相が一致してLSI内部の最大消費電流値のピークが大きくなり、その結果LSI内部の電源電圧値を低下させないために電源の最大電流容量を大きくしたり、LSI電源端子数を増やたりしてLSIへの最大電流容量を大きくする必要があり、その結果、ノイズの発生、不要電波輻射の発生などの問題点がある。
The ones disclosed in
そこで本発明の目的は、上記問題点を解消し、高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供することである。 Accordingly, an object of the present invention is to provide a data transmission / reception circuit capable of solving the above-described problems, reducing the maximum current consumption (peak current consumption) in a high-speed data communication circuit, and suppressing noise and unnecessary radio wave radiation. Is to provide.
本発明は、上記目的を達成するために、次の如き構成を採用した。以下、請求項毎の構成を述べる。 In order to achieve the above object, the present invention employs the following configuration. Hereinafter, the structure for each claim will be described.
a)請求項1記載の発明は、受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、受信データと受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、送信部は、送信用基準クロックを入力して送信クロックを出力するPLL(Phase-Locked Loop)と、該PLLからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、位相調整部は、クロック再生回路からの受信クロックとPLLからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、位相制御トリガ発生回路からの位相制御トリガにより位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴としている。
a) The invention according to
b)請求項2記載の発明は、請求項1記載のデータ送受信回路において、位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴としている。
b) The data transmission / reception circuit according to
c)請求項3記載の発明は、請求項1記載のデータ送受信回路において、位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。
c) The invention according to claim 3 is the data transmission / reception circuit according to
d)請求項4記載の発明は、請求項1記載のデータ送受信回路において、位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。
d) In the data transmission / reception circuit according to
e)請求項5記載の発明は、請求項1記載のデータ送受信回路において、さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように位相調整を行って動作させ、該動作中に消費電流値が予め決められた所定の閾値を越えた場合に位相制御トリガを発生し遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴としている。
e) The invention according to
本発明は、上記構成を採用することにより、最大消費電流(消費電流のピーク)の低減を図ることが可能なデータ送受信回路を実現できる。以下、各請求項毎の効果を述べる。 By adopting the above configuration, the present invention can realize a data transmission / reception circuit capable of reducing the maximum current consumption (peak of current consumption). The effects of each claim will be described below.
a)請求項1のデータ送受信回路においては、送信信号処理回路を動作させるための送信クロックと受信信号処理回路を動作させるための受信クロックの位相差の調整を行う(ずらすこと)により消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
a) In the data transmission / reception circuit according to
b)請求項2のデータ送受信回路においては、通信確立毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
b) In the data transmission / reception circuit according to
c)請求項3のデータ送受信回路においては、一定期間毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 c) In the data transmission / reception circuit according to the third aspect, the peak value of the consumption current can be lowered in accordance with the phase relationship that changes every communication period by setting the phase to be shifted every certain period. Thereby, noise and unnecessary radio wave radiation can also be suppressed.
d)請求項4のデータ送受信回路においては、一定期間毎に受信クロックと送信クロックをカウントして位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。 d) In the data transmission / reception circuit according to claim 4, by setting the reception clock and the transmission clock at regular intervals to shift the phase, the peak value of the consumption current is set according to the phase relationship that changes at each communication period. Can be lowered. Thereby, noise and unnecessary radio wave radiation can also be suppressed.
e)請求項5のデータ送受信回路においては、消費電流値が最小または極小になるように位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
e) In the data transmission / reception circuit according to
次に、本発明に係るデータ送受信回路の実施例を、図面を用いて詳細に説明する。 Next, embodiments of the data transmitting / receiving circuit according to the present invention will be described in detail with reference to the drawings.
<実施例1>
図1−Aは、本発明の基本構成である実施例1を説明するための構成図である。
<Example 1>
FIG. 1A is a configuration diagram for explaining a first embodiment which is a basic configuration of the present invention.
同図において、受信部10では受信信号A1から受信クロック再生回路11で受信クロックrxclock14と受信データ(Data)13を生成し、その受信データ13を受信信号処理部(受信信号処理回路)12で処理し受信データB1として内部インタフェース(例えばCPUバスなど)に出力する。
In the figure, a
図1−B(a)は、クロック再生回路11の一つの具体的な構成例を示したものであるが、必ずしも図示の回路に限るものではなく周知の他の回路構成を採用してもよいことはいうまでもない。
FIG. 1-B (a) shows one specific configuration example of the
同図において、111は位相比較器(PD)、112および116はチャージポンプ(CP)、113はローパスフィルタ(LPF)、114は電圧制御発振器(VCO)、115は位相周波数比較器(PFD)(機能的には周波数比較器)、117は差動増幅器、118は基準クロック(Fr)、119はPD/PFD切り替え信号(PDEN)であり、13および14は図1−Aにおける受信データ(Data)13および受信クロックrxclock14に相当している。 In the figure, 111 is a phase comparator (PD), 112 and 116 are charge pumps (CP), 113 is a low pass filter (LPF), 114 is a voltage controlled oscillator (VCO), and 115 is a phase frequency comparator (PFD) ( (Functionally a frequency comparator), 117 is a differential amplifier, 118 is a reference clock (Fr), 119 is a PD / PFD switching signal (PDEN), 13 and 14 are received data (Data) in FIG. 13 and the reception clock rxclock14.
PD/PFD切り替え信号(PDEN)119は外部からの制御信号(図1−Aでは省略)であり、通常は位相周波数比較器(PFD)115を選択することによって、図1−B(a)の回路の基準クロックFr118に係るPLL機能を有する回路部分を動作させて所定のクロックを生成しているが、受信信号A1が来た場合には、位相比較器(PD)111を選択することにより、受信信号A1に基づく受信クロックrxclock14を生成させる構成である。
The PD / PFD switching signal (PDEN) 119 is an external control signal (not shown in FIG. 1-A). Normally, by selecting the phase frequency comparator (PFD) 115, the PD / PFD switching signal (PDEN) 119 in FIG. A predetermined clock is generated by operating a circuit portion having a PLL function related to the reference clock Fr118 of the circuit, but when the received signal A1 comes, by selecting the phase comparator (PD) 111, In this configuration, a
図1−B(b)は、受信信号A1と再生クロック(受信クロックrxclock14)のタイムチャートの1例を示す図であり、受信データを確実に取れるように、データの隣り合う変化点の中心に立上りが来るようなクロックを作成することを示している。 FIG. 1-B (b) is a diagram showing an example of a time chart of the reception signal A1 and the reproduction clock (reception clock rxclock 14), and at the center of adjacent change points of data so that the reception data can be reliably obtained. It shows creating a clock that will rise.
図1−Aの送信部20では、送信用基準クロック21を元にPLL(Phase-Locked Loop)22で生成された送信クロックtxclock25を、遅延制御回路33からの遅延設定値36に対応する遅延を行う遅延回路23を用いて位相調整後の送信クロックTxclock26を生成し、該位相調整後の送信クロックTxclock26と内部インタフェース(例えばCPUバスなど)から入力された送信データB2を元に送信信号処理部(送信信号処理回路)24において送信信号A2を生成し、出力する。
1A, the
SATA(シリアルATA)などに代表される高速シリアル通信では、受信クロックrxclock14と送信クロックtxclock25は非同期である方式なのでそれぞれに位相はあっていないが、位相が同じ又は近くにあるときには消費電流のピークが大きくなり得る可能性がある。
In high-speed serial communication typified by SATA (serial ATA), the
図2(イ)は、送信クロックtxclock(a)と受信クロックrxclock(b)(遅延無しの場合)の位相が同じ場合の消費電流(c)を示す図であり、消費電流のピークが大きくなる様子を示している。 FIG. 2A is a diagram showing the current consumption (c) when the phases of the transmission clock txclock (a) and the reception clock rxclock (b) (when there is no delay) are the same, and the peak of the current consumption increases. It shows a state.
そこで本実施例では、消費電流のピークを小さくするために、位相比較器31で受信クロックrxclock14と送信クロックtxclock25の位相差34を検出し遅延制御回路33へ出力し、遅延制御回路33でその位相差34を元に受信クロックrxclockと位相調整後の送信クロックTxclock26が常に90度の位相がずれるように遅延設定値36を決定して遅延回路23へ出力するようにする。
Therefore, in this embodiment, in order to reduce the peak of current consumption, the
遅延回路23では、送信クロックtxclockの位相を遅延設定値36に基づいて遅延し、位相調整後の送信クロックTxclock26を生成して送信信号処理回路24に出力する。このように受信クロックrxclockと位相調整後の送信クロックTxclock の位相をずらすことにより消費電流のピークを抑えることができる。
The
図2(ロ)は、位相調整後の送信クロックTxclock(d)と受信クロックrxclock(e)の位相が90度ずれている場合の消費電流(f)を示す図であり、消費電流のピークが低く抑えられる様子を示している。 FIG. 2 (b) is a diagram showing the current consumption (f) when the phase of the transmission clock Txclock (d) and the reception clock rxclock (e) after phase adjustment are shifted by 90 degrees. It shows how it can be kept low.
本実施例では、位相調整後の送信クロックTxclock(d)と受信クロックrxclock(e)の位相差を90度に設定した場合を示した場合を示したが、本発明においてはこの位相差を別の設定値にしてもかまわない。 In the present embodiment, the case where the phase difference between the transmission clock Txclock (d) after the phase adjustment and the reception clock rxclock (e) is set to 90 degrees is shown. However, in the present invention, this phase difference is different. The set value may be used.
次に、位相を所定の設定値だけずらすための構成(図1の位相調整部30)をより詳細に説明する。
Next, a configuration for shifting the phase by a predetermined set value (
位相調整部30における位相制御トリガ発生回路32は、遅延制御回路33に位相制御トリガ35を出力する。位相比較器31では受信クロックrxclock14と送信クロックtxclock25の位相差34を検出し遅延制御回路33へ出力する。
The phase control
遅延制御回路33は、位相制御トリガ発生回路32からの位相制御トリガ35が入力されたタイミングで、位相差34を元に受信クロックrxclock14と位相調整後の送信クロックTxclock26が所定の値(ここでは90度)の位相がずれるように遅延設定値36を決定して送信部20の遅延回路23へ出力する。遅延回路23では、遅延設定値36に基づいて送信クロック25を遅延し、位相調整後の送信クロックTxclock26を生成する。この構成により、受信クロックrxclock14と位相調整後の送信クロックTxclock26の位相を所定の遅延設定値36に対応する値だけずらすことができる。その結果、受信信号回路12と送信信号処理回路24の動作クロックがずらすことができ、消費電流のピーク値を低減することが可能となる。また、それによりノイズや不要電波輻射も抑えることができる。
In the
<実施例2>
図3は本実施例の構成図であり、図7は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図3において、前記実施例1と同じ構成には同じ参照符号を付してある。
<Example 2>
FIG. 3 is a configuration diagram of the present embodiment, and FIG. 7 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 3, the same components as those in the first embodiment are denoted by the same reference numerals.
図3に示すように、受信部10において、受信信号A1から受信クロック再生回路11で受信クロックrxclock13と受信データ(Data)13を生成し、その受信データ13を受信信号処理部(受信信号処理回路)12で処理し受信データB1として内部インタフェース(例えば、CPUバス)に出力するとともに、通信確立信号37を位相調整部30の位相制御トリガ発生回路32に出力する。
As shown in FIG. 3, in the
図3の送信部20では、送信用基準クロック21を元にPLL(Phase-Locked Loop)22で生成された送信クロックtxclock25を、遅延制御回路33からの遅延設定値36に対応する遅延を行う遅延回路23を用いて位相調整後の送信クロックTxclock26を生成し、該位相調整後の送信クロックTxclock26と内部インタフェース(例えばCPUバスなど)から入力された送信データB2を元に送信信号処理部(送信信号処理回路)24において送信信号A2を生成し、出力する。
In the
位相調整部30における位相制御トリガ発生回路32は、受信信号処理回路12により出力された通信確立信号37から通信確立を検出した場合(図7のステップS101)、位相制御トリガ35を発生して遅延制御回路33に出力する(同ステップS102)。
When the phase control
位相比較器31では、受信クロックrxclockと送信クロックtxclockの位相差34を検出して遅延制御回路33へ出力し(同ステップS103)、遅延制御回路33では位相制御トリガ35が入力されたタイミングでその位相差34を元に受信クロックrxclockと位相調整後の送信クロックTxclockの位相が所定の値(本例では90度)ずれるように遅延設定値36を設定して(同ステップS104)送信部20の遅延回路23へ出力する。その後、通信が終了したら該通信を切断する(同ステップS105)。
The
この構成によって、受信クロックrxclock14と位相調整後の送信クロックTxclockの位相が90度ずれるように送信クロックtxclock25に遅延が挿入されるので(位相差+遅延=90度)、消費電流のピークを抑えることが可能となる。通信切断後、再度通信確立した時も同様に位相調整を行うことで、常に通信確立時の位相にあわせた調整が可能である。
With this configuration, a delay is inserted in the
図6(イ)は、本実施例のタイムチャートを示す図であり、通信確立時に常に位相が調整されるため、受信クロックrxclock14と位相調整後の送信クロックTxclockの位相のずれをほぼ一定(この場合は90度)に保つことができる。
FIG. 6A is a diagram illustrating a time chart of the present embodiment. Since the phase is always adjusted when communication is established, the phase shift between the
本実施例では受信クロックrxclock14と位相調整後の送信クロックTxclock26の位相差を90度に設定するとしたが、本発明ではこの位相差を別の設定値にしてもかまわない。
In the present embodiment, the phase difference between the
<実施例3>
図4は本実施例の構成図であり、図9は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図4において、前述の実施例と同じ構成には同じ参照符号を付してある。
<Example 3>
FIG. 4 is a configuration diagram of the present embodiment, and FIG. 9 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 4, the same components as those in the above-described embodiment are denoted by the same reference numerals.
図4に示すように、受信部10では、受信信号A1から受信クロック再生回路11で受信クロックrxclock11と受信データ(Data)13を生成し、その受信データ(Data)13を受信信号処理部(受信信号処理回路)12で処理した後、受信データB1として内部インタフェース(例えば、CPUバス)に出力する。
As shown in FIG. 4, in the
図4の送信部20では、送信用基準クロック21を元にPLL(Phase-Locked Loop)22で生成された送信クロックtxclock25を、遅延制御回路33からの遅延設定値36に対応する遅延を行う遅延回路23を用いて位相調整後の送信クロックTxclock26を生成し、該位相調整後の送信クロックTxclock26と内部インタフェース(例えばCPUバスなど)から入力された送信データB2を元に送信信号処理部(送信信号処理回路)24において送信信号A2を生成し、出力する。
In the
図4の位相制御トリガ発生回路32では、通信が確立したら(図9のステップS201)、その内部にあるタイマー321をスタートさせ(同ステップS202)、該タイマー321を用いて一定期間毎に遅延制御回路33に位相制御トリガ35を出力する(同ステップS203)。位相比較器31では受信クロックrxclockと送信クロックtxclockの位相差34を検出し(同ステップS204)、遅延制御回路33へ出力する。
When the communication is established (step S201 in FIG. 9), the phase control
図4の遅延制御回路33は、位相制御トリガ35が入力されたタイミング(一定期間毎の周期)で、その位相差34を元に受信クロックrxclockと位相調整後の送信クロックTxclockが常に90度の位相がずれるように遅延設定値36を決定して、送信部2の遅延回路23へ出力する(同ステップS205)。再度タイマー321で一定期間をカウントし(同ステップS206)、ステップS203に戻る。図9において、ステップS201、S203〜S205は、図7のステップS101、S102〜S104と同じ処理であるので説明を省略する。
The
本実施例によれば、受信クロックrxclockと位相調整後の送信クロックTxclockが90度の位相がずれるように送信クロックtxclockに遅延を挿入することにより消費電流のピークを抑えることができるだけでなく、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能となる。 According to the present embodiment, not only can the peak of current consumption be suppressed by inserting a delay in the transmission clock txclock so that the phase of the reception clock rxclock and the transmission clock Txclock after phase adjustment are 90 degrees out of phase, but also transmission It is possible to cope with a shift caused by accumulation of phase shifts due to minute differences in the frequency of the clock and the reception clock.
図6(ロ)は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に常に位相が調整されるため、受信クロックrxclock14と位相調整後の送信クロックTxclock26の位相のずれをほぼ一定(この場合は90度)に保つことができる。
FIG. 6B is a diagram illustrating a time chart of the present embodiment. Since the phase is always adjusted every fixed period after the communication is established, the phase shift between the
本実施例では位相差を90度に設定するとしたが、本発明では位相差を別の設定値にしてもかまわない。 In this embodiment, the phase difference is set to 90 degrees, but in the present invention, the phase difference may be set to another set value.
<実施例4>
図5は本実施例の構成図であり、図10は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図5において、前述の実施例と同じ構成には同じ参照符号を付してある。
<Example 4>
FIG. 5 is a configuration diagram of the present embodiment, and FIG. 10 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 5, the same components as those in the above-described embodiment are denoted by the same reference numerals.
図5に示すように、受信部10において、受信信号A1から受信クロック再生回路11で受信クロックrxclock13と受信データ(Data)13を生成し、その受信データ13を受信信号処理部(受信信号処理回路)12で処理し受信データB1として内部インタフェース(例えば、CPUバス)に出力する。
As shown in FIG. 5, in the
図5の送信部20では、送信用基準クロック21を元にPLL(Phase-Locked Loop)22で生成された送信クロックtxclock25を、遅延制御回路33からの遅延設定値36に対応する遅延を行う遅延回路23を用いて位相調整後の送信クロックTxclock26を生成し、該位相調整後の送信クロックTxclock26と内部インタフェース(例えばCPUバスなど)から入力された送信データB2を元に送信信号処理部(送信信号処理回路)24において送信信号A2を生成し、出力する。
In the
図5の位相制御トリガ発生回路32は、内部に受信クロックをカウントする受信クロックカウンタ322と送信クロックをカウントする送信クロックカウンタ323を有しており、通信が確立したら受信クロックカウンタ322と送信クロックカウンタ323のカウントを開始する(ステップS302)。
The phase control
次に、送信クロックカウンタ323のカウント値によるタイマーで計測される一定期間毎の受信クロックカウンタ322のカウント値と所定の基準値との差異(誤差、ずれ)を求め(ステップS306)、それを累積する(ステップS307)。
Next, a difference (error, deviation) between the count value of the
その累積した誤差(累積誤差)が予め設定されている閾値325を超えた場合に(ステップS308:Y)、再びステップS303に戻って遅延制御回路33に位相制御トリガ35を出力する(ステップS303)。図10において、ステップS301、S303〜S305は、図7のステップS101、S102〜S104、図9のステップS201、S203〜S205と同じ処理であるので説明を省略する。 When the accumulated error (accumulated error) exceeds a preset threshold value 325 (step S308: Y), the process returns to step S303 and the phase control trigger 35 is output to the delay control circuit 33 (step S303). . 10, steps S301 and S303 to S305 are the same processes as steps S101 and S102 to S104 in FIG. 7 and steps S201 and S203 to S205 in FIG.
図5の位相比較器31では、位相差34を検出し遅延制御回路33へ出力し、位相制御トリガ35が入力されたタイミングで、遅延制御回路33ではその位相差34を元に受信クロックrxclock14と位相調整後の送信クロックTxclock26が常に90度の位相がずれるような遅延設定値36を決定して遅延回路23へ出力する。
5 detects and outputs the
受信クロックrxclock14と位相調整後の送信クロックTxclock26が90度の位相がずれるように送信クロックtxclockに遅延を挿入し、消費電流のピークを抑える。
A delay is inserted in the transmission clock txclock so that the
本実施例では、受信クロックrxclock14と位相調整後の送信クロックTxclock26の周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能であり、累積誤差が閾値より大きくなった時(本当に必要になった時)のみ位相調整をするので実施例3に対して位相調整部30の消費電流も抑えることができる。
In the present embodiment, it is possible to cope with a shift caused by a phase shift due to a minute difference in frequency between the
図6(ハ)は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に周波数(一定期間におけるクロックのカウント数)の誤差を測定し、その累積誤差が閾値(図の例では15)を越えたら位相調整を行うようにして、実施例3より位相調整部30の消費電流を抑えながら、受信クロックrxclock14と位相調整後の送信クロックTxclock26の位相のずれをほぼ一定(この場合は90度)に保つようにしたものである。
FIG. 6C is a diagram illustrating a time chart of the present embodiment. After communication is established, an error of frequency (clock count in a certain period) is measured every certain period, and the accumulated error is a threshold value (FIG. 6). In this example, the phase adjustment is performed when exceeding 15), and the phase shift between the
本実施例でも位相差を90度に設定する場合の例を説明したが、本発明では位相差を別の設定値にしてもかまわない。 In this embodiment, the example in which the phase difference is set to 90 degrees has been described. However, in the present invention, the phase difference may be set to another set value.
<実施例5>
図8は本実施例の構成図であり、図11は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図8において、前述の実施例と同じ構成には同じ参照符号を付してある。
<Example 5>
FIG. 8 is a configuration diagram of the present embodiment, and FIG. 11 is a diagram illustrating a flowchart of phase adjustment performed by the phase adjustment unit of the present embodiment. In FIG. 8, the same components as those in the above-described embodiment are denoted by the same reference numerals.
図8の受信部10において、受信信号A1から受信クロック再生回路11で受信クロックrxclock13と受信データ(Data)13を生成し、その受信データ13を受信信号処理部(受信信号処理回路)12で処理し受信データB1として内部インタフェース(例えば、CPUバスなど)に出力する。
8, a reception
図8の送信部20では、送信用基準クロック21を元にPLL(Phase-Locked Loop)22で生成された送信クロックtxclock25を、遅延制御回路33からの遅延設定値36に対応する遅延を行う遅延回路23を用いて位相調整後の送信クロックTxclock26を生成し、該位相調整後の送信クロックTxclock26と内部インタフェース(例えばCPUバスなど)から入力された送信データB2を元に送信信号処理部(送信信号処理回路)24において送信信号A2を生成し、出力する。
In the
図8の位相調整部30は、通信が確立したら(図11のステップS401)、位相制御トリガを発生させ(同ステップS402)、例えば、一定の間隔で遅延設定値を順次変えていき、各遅延設定値毎の消費電流を消費電流検出回路38で検出することによって、あるいは、二分探索法などの周知の方法を用いることによって消費電流ができるだけ小さく(最小または極小)なる位相の遅延設定値36を決定し、その決定された遅延設定値36によってデータ送受信回路を動作させる(ステップS403)。
When communication is established (step S401 in FIG. 11), the
データ送受信回路の動作中に消費電流検出回路38で消費電流の検出を行い(ステップS404)、検出した消費電流が予め決められた値(閾値)以下の場合は(ステップS405:N)、ステップS404に戻りデータ送受信動作を継続する。
During the operation of the data transmission / reception circuit, the consumption
検出した消費電流が予め決められた値(閾値)より大きい場合は(ステップS405:Y)、ステップS402、S403に戻り再度消費電流ができるだけ小さく(最小または極小)なる位相を求めるべく遅延設定値36を再度調整し直す(ステップS403)。 If the detected current consumption is larger than a predetermined value (threshold value) (step S405: Y), the delay set value 36 is set to return to steps S402 and S403 and obtain the phase where the current consumption is as small as possible (minimum or minimum). Are adjusted again (step S403).
10:受信部
11:クロック再生回路
111:位相比較器(PD)
112,116:チャージポンプ(CP)
113:ローパスフィルタ(LPF)
114:電圧制御発振器(VCO)
115:位相周波数比較器(PFD)
117:差動増幅器
118:基準クロック(Fr)
119:PD/PFD切り替え信号(PDEN)
12:受信信号処理回路
13:受信データ(Data)
14:受信クロック(rxclock)
20:送信部
21:送信用基準クロック
22:PLL(Phase-Locked Loop)
23:遅延回路
24:送信信号処理回路
25:送信クロック(txclock)
26:位相調整後の送信クロック(Txclock)
30:位相調整部
31:位相比較器
32:位相制御トリガ発生回路
321:タイマ
322:受信クロックカウンタ
323:送信クロックカウンタ
324:累積誤差
325:閾値
326:比較器
33:遅延制御回路
34:位相差
35:位相制御トリガ
36:遅延設定値
37:通信確立信号
38:消費電流検出回路
A1:受信信号
A2:送信信号
B1:受信データ
B2:送信データ
10: Receiver 11: Clock recovery circuit 111: Phase comparator (PD)
112, 116: Charge pump (CP)
113: Low pass filter (LPF)
114: Voltage controlled oscillator (VCO)
115: Phase frequency comparator (PFD)
117: Differential amplifier 118: Reference clock (Fr)
119: PD / PFD switching signal (PDEN)
12: Received signal processing circuit 13: Received data (Data)
14: Receive clock (rxclock)
20: Transmitter 21: Reference clock for transmission 22: PLL (Phase-Locked Loop)
23: Delay circuit 24: Transmission signal processing circuit 25: Transmission clock (txclock)
26: Transmission clock after phase adjustment (Txclock)
30: Phase adjustment unit 31: Phase comparator 32: Phase control trigger generation circuit 321: Timer 322: Reception clock counter 323: Transmission clock counter 324: Cumulative error 325: Threshold 326: Comparator 33: Delay control circuit 34: Phase difference 35: Phase control trigger 36: Delay setting value 37: Communication establishment signal 38: Current consumption detection circuit A1: Reception signal A2: Transmission signal B1: Reception data B2: Transmission data
Claims (5)
前記受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、前記受信データと前記受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、
前記送信部は、送信用基準クロックを入力して送信クロックを出力するPLL(Phase-Locked Loop)と、該PLLからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、
前記位相調整部は、前記クロック再生回路からの受信クロックと前記PLLからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、前記位相制御トリガ発生回路からの位相制御トリガにより前記位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、
受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴とするデータ送受信回路。 A data transmission / reception circuit comprising a reception unit, a transmission unit, and a phase adjustment unit for performing data transmission / reception in the physical layer of high-speed serial communication,
The reception unit includes a clock recovery circuit that inputs a reception signal and outputs reception data and a reception clock, and a reception signal processing unit that inputs the reception data and the reception clock and outputs the reception data to an internal interface. ,
The transmitting unit receives a reference clock for transmission and outputs a transmission clock, and a phase adjustment by delaying the transmission clock from the PLL based on a delay setting value from a delay control circuit to be described later A delay circuit that outputs a later transmission clock, and a transmission signal processing circuit that outputs a transmission signal by inputting the transmission clock after phase adjustment from the delay circuit and transmission data from the internal interface,
The phase adjustment unit receives a reception clock from the clock recovery circuit and a transmission clock from the PLL, compares the phases thereof, outputs a phase difference, and a phase control trigger that generates a phase control trigger And a delay control circuit that outputs a delay setting value from a phase difference from the phase comparator by a phase control trigger from the phase control trigger generation circuit,
A data transmission / reception circuit characterized by suppressing a peak of a consumption current value by shifting a phase of a reception clock and a transmission clock after phase adjustment.
前記位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
The phase control trigger generation circuit generates the phase control trigger only when communication is established and adjusts the phase by the delay circuit, thereby shifting the phase corresponding to the phase that changes every communication period. Data transmission / reception circuit.
前記位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
A phase control trigger generation circuit is provided with a timer, and the phase control trigger is generated at regular intervals by the timer, and the phase is adjusted by the delay circuit, so that the phase due to a slight difference in frequency between the transmission clock and the reception clock is obtained. A data transmission / reception circuit characterized in that the phase of a reception clock and a phase-adjusted transmission clock are shifted in response to a shift caused by the accumulated shift.
前記位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
The phase adjustment unit is provided with a counter that counts the reception clock at regular intervals counted by the transmission clock, accumulates the difference from the reference value of the count value, and the accumulated value of the difference exceeds a predetermined threshold value In this case, the phase control trigger is generated and the phase adjustment is performed by the delay circuit, so that the phase shift due to the minute difference between the frequency of the transmission clock and the reception clock is accumulated, and the reception is also coped with. A data transmission / reception circuit characterized by shifting a phase of a clock and a transmission clock after phase adjustment.
さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように前記位相調整を行って動作させ、該動作中に前記消費電流値が予め決められた所定の閾値を越えた場合に前記位相制御トリガを発生し前記遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴とするデータ送受信回路。 The data transmission / reception circuit according to claim 1,
Further, a current consumption detection circuit for detecting current consumption of the data transmission / reception circuit is provided, the phase adjustment is performed so that the current consumption value detected by the current consumption detection circuit is reduced, and the current consumption is detected during the operation. When the current value exceeds a predetermined threshold value, the phase control trigger is generated and the delay circuit performs delay adjustment, so that the phase adjustment is repeated every time the current consumption exceeds the predetermined threshold value. Characteristic data transmission / reception circuit.
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