JP4778444B2 - 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 - Google Patents

半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 Download PDF

Info

Publication number
JP4778444B2
JP4778444B2 JP2006547877A JP2006547877A JP4778444B2 JP 4778444 B2 JP4778444 B2 JP 4778444B2 JP 2006547877 A JP2006547877 A JP 2006547877A JP 2006547877 A JP2006547877 A JP 2006547877A JP 4778444 B2 JP4778444 B2 JP 4778444B2
Authority
JP
Japan
Prior art keywords
barrier metal
metal layer
layer
wiring board
elastic modulus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006547877A
Other languages
English (en)
Other versions
JPWO2006057360A1 (ja
Inventor
禎道 曽川
隆雄 山崎
信明 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Renesas Electronics Corp
Original Assignee
NEC Corp
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Renesas Electronics Corp filed Critical NEC Corp
Priority to JP2006547877A priority Critical patent/JP4778444B2/ja
Publication of JPWO2006057360A1 publication Critical patent/JPWO2006057360A1/ja
Application granted granted Critical
Publication of JP4778444B2 publication Critical patent/JP4778444B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0212—Resin particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半田バンプにより配線基板に接続される半導体装置及びその製造方法、半田バンプにより半導体装置が接続される配線基板及びその製造方法、これらの半導体装置及び配線基板のうち少なくとも一方を備えた半導体パッケージ並びにこの半導体パッケージを備えた電子機器に関する。
電子機器の高性能化に伴い、半導体装置の高密度化に対する要求が高まっている。近時、この要求に対応すべく、半導体チップをキャリア基板等の配線基板に実装する際に、フリップチップ接続（以下、ＦＣＢ（Flip Chip Bonding）ともいう）が行われている。フリップチップ接続とは、半導体チップの能動面に複数の半田バンプをマトリクス状に配置し、この能動面を配線基板に向け、半田バンプを介して半導体チップを配線基板に接続する接続方法である。ＦＣＢによれば、半導体装置の多ピン化、小型化及び信号伝送の高速化が可能であるため、高機能デバイスをはじめ種々のデバイスに使用され始めている。
一般に、半田バンプによりＦＣＢを行う場合には、半導体チップ及び配線基板中に半田が拡散することを防止すると共に、パッドに対する半田バンプの濡れ性を改善するために、半田の拡散防止性及び濡れ性が優れたバリアメタルを、パッドの表面、即ち、半田バンプが接触する面に設けている。
一方、ＦＣＢを用いた半導体装置においては、配線基板として広く使用されている有機樹脂基板又はセラミックス基板等の熱膨張係数と、主としてシリコンからなる半導体チップの熱膨張係数との差が大きい。このため、半導体チップを配線基板に実装した後にヒートサイクルが印加されると、熱膨張差に起因する熱応力が半田バンプに印加され、半田バンプ中にクラックが発生してしまう。この現象は、半田バンプの微小化に伴いますます大きな問題となっている。
また、ＦＣＢに限らず、高密度実装を必要としているモバイル機器においては、ＣＳＰ（チップサイズパッケージ）と呼ばれる接続方法、即ち、半田バンプを介して半導体チップを実装基板に接続する方法が広く用いられている。しかし、このＣＳＰにより組み立てられた半導体パッケージにおいても、熱応力及び落下時の衝撃により、半田バンプによる接続部分にクラックが発生し、これが接続不良を引き起こす原因となっている。特に、落下時には短時間に大きな力が半田バンプの根元に加わるため、半田バンプとバリアメタルとの間の接合界面において破壊が起りやすい。この現象も、半田バンプの小型化による接合界面積の減少に伴い、大きな問題となっている。
そこで、従来より、熱応力又は落下時の衝撃による半田バンプの破壊を防止し、半導体パッケージの接続信頼性を確保するために、半田バンプに印加される応力を緩和する技術がいくつか提案されている。特許文献１（特開２０００−２２８４５５号公報）及び特許文献２（特開平１１−２５４１８５号公報）には、半田バンプに弾性体を混入させることにより、半田バンプの柔軟性を改善し、応力を緩和する技術が開示されている。
図２１は、特許文献１に開示された半導体パッケージの接続部分を示す断面図である。図２１に示すように、特許文献１に記載の半導体パッケージにおいては、その上面に半導体チップ（図示せず）が実装されたテープ１０１の下面に形成された金属パッド１０２と、配線基板１０３の上面に形成された金属パッド１０４との間に、接続部分毎に１個の半田ボール１０５が設けられている。半田ボール１０５においては、耐熱性シリコンゴムからなり直径が２００乃至８００μｍである球体１０６が設けられており、この球体１０６の全表面上に、Ａｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｎｉ等からなり厚さが１乃至５μｍの密着金属殻１０７が設けられており、密着金属殻１０７の全外表面上に、半田からなり厚さが５乃至２０μｍの半田金属殻１０８が設けられている。そして、金属パッド１０２と半田ボール１０５との間及び金属パッド１０４と半田ボール１０５との間には、半田ペースト１０９が設けられており、半田ペースト１０９内には、極小直径の樹脂ボール１１０が多数分散されている。特許文献１には、これにより、テープ１０１と配線基板１０２との間の接続部分に印加される応力を、耐熱シリコンゴムからなる球体１０６が変形することによって吸収し、半田ボール１０５にクラックが入ったり破壊されたりすることを防止できると記載されている。
また、図２２は、特許文献２に開示されたフレックス接合材を示す断面図である。図２２に示すように、特許文献２には、直径が０．０５乃至１．５ｍｍである球状の半田１１１の内部に、直径が３乃至３０μｍの耐熱性樹脂粉末１１２を含有させたフレックス接合材１１３が開示されている。特許文献２には、回路基板に電子部品を接続する際に、従来の半田ボールの替わりにフレックス接合材１１３を使用することにより、耐熱性樹脂粉末１１２の弾性により、回路基板と電子部品との間に発生する熱応力を吸収できると記載されている。
また、特許文献３（特開平１１−５４６７２号公報）及び特許文献４（特開２００４−５１７５５号公報）には、半導体チップと半田バンプとの間の電流経路に導電性樹脂材を挿入することにより、半田バンプに印加される応力を緩和する技術が開示されている。
図２３は、特許文献３に開示された電子部品を示す断面図である。図２３に示すように、特許文献３には、半田バンプが接続される端子を導電性樹脂により形成する技術が開示されている。即ち、電子部品１２１においては、サブ基板１２２が設けられており、サブ基板１２２の上面上には電極１２３が形成されている。そして、この電極１２３に、バンプ１２４を介してフリップチップ１２５が接続されており、バンプ１２４はバンド１２６により封止されている。また、サブ基板１２２における電極１２３の直下域の一部にはスルーホール１２７が形成されており、スルーホール１２７の内部には導電性樹脂層１２８が設けられている。導電性樹脂層１２８の下面上には金属めっき層１２９が設けられており、金属めっき層１２９には半田バンプ１３０が接続されている。半田バンプ１３０はサブ基板１２２を主基板（図示せず）に実装するためのものである。特許文献３には、電極１２３と半田バンプ１３０との間に導電性樹脂層１２８を介在させることにより、サブ基板１２２を主基板に実装した後にヒートサイクルを受けた場合に、サブ基板１２２と主基板との間に生じる熱応力による変位を導電性樹脂層１２８の弾性変形により吸収することができるので、半田バンプ１３０の破断を防止することができると記載されている。
また、図２４は、特許文献４に開示された導電バンプを示す断面図である。図２４に示すように、特許文献４においては、電子部品１３１の電極１３２上に設ける導電バンプ１３３において、ゴム状弾性樹脂１３４からなる母相中に、導電フィラー１３５を含有させる技術が開示されている。これにより、導電バンプ１３３に弾性を持たせ、熱応力を吸収することができる。また、特許文献４には、導電フィラー１３５としてウイスカーの表面を金属層で被覆したものを使用することにより、導電フィラー１３５のアスペクト比を高め、導電フィラー１３５同士が接触しやすくなるため、導電バンプ１３３の導電性を確保しつつ、導電フィラー１３５の含有率を低減し、導電バンプ１３３の弾力性をより向上させることができると記載されている。
更に、特許文献５（特開２００２−１１８１９９号公報）及び特許文献６（特開２００３−１２４３８９号公報）には、半導体チップ上にポストを立設し、このポストの上面上に半田バンプを設けることにより、半田バンプに印加される応力を緩和する技術が開示されている。
図２５は、特許文献５に開示された半導体装置を示す断面図である。図２５に示すように、特許文献５においては、半導体チップ１４１と半田バンプ１４２との間にポスト１４３を設け、各ポスト１４３の中間部分にＡｕ、Ｐｄ等の低ヤングの金属又は異方性導電材料からなる応力緩衝材１４４を挿入する技術が開示されている。なお、ポスト１４３は半導体チップ１４１の表面上に形成された電極パッド１４５に接続されており、ポスト１４３の周囲は封止樹脂１４６により封止されている。この半導体装置においては、ポスト１４３を設けることにより、半田バンプ１４２に印加される熱応力を緩和することができる。また、特許文献５には、ポスト１４３に応力緩衝材１４４を設けることにより、ポスト１４３に加わる応力をより効果的に緩和できると記載されている。
また、図２６は、特許文献６に開示された半導体パッケージを示す断面図である。図２６に示すように、特許文献６においては、Ｓｉウエハ１５１上に絶縁層１５２を設け、この絶縁層１５２上に樹脂製突部１５３を設け、この樹脂製突部１５３を覆いＳｉウエハ１５１の表面に形成されたＡｌパッド１５４に接続されるように導電層１５５を設ける技術が開示されている。そして、樹脂製突部１５３とそれを覆う導電層１５５によりポスト１５６が形成され、ポスト１５６の上面に半田バンプ１５７が接続されている。また、ポスト１５６の周囲には封止樹脂層１５８が設けられており、封止樹脂層１５８の上面におけるポスト１５６を囲む部分には溝１５９が形成されている。この半導体パッケージにおいては、Ｓｉウエハ１５１と半田バンプ１５７との間にポスト１５６を設けることにより、半田バンプ１５７に印加される応力を緩和することができる。また、特許文献６には、ポスト１５６の内部に樹脂製突部１５３を設けることにより、樹脂製突部１５３の変形によりポスト１５６にかかる応力をより効果的に吸収することができ、更に、封止樹脂層１５８に溝１５９を形成することにより、封止樹脂層１５８がポスト１５６の変形を拘束することを防止できるため、ポスト１５６にかかる応力をより一層効果的に吸収できると記載されている。
特開２０００−２２８４５５号公報（図３） 特開平１１−２５４１８５号公報（図１） 特開平１１−５４６７２号公報（図１） 特開２００４−５１７５５号公報（図７） 特開２００２−１１８１９９号公報（図１） 特開２００３−１２４３８９号公報（図１）
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献１及び２に記載されている技術、即ち、半田バンプに弾性体を混入させることにより、半田バンプの柔軟性を改善し、応力を緩和する技術においては、他の金属部に比べて強度が低く破壊されやすい半田バンプの強度が更に低下するため、半田バンプが却って破壊されやすくなってしまう。また、半田からなる母相中に樹脂材を均一に分散させるためには、予め樹脂材の表面に半田に対して濡れ性が良い金属層を形成しておかなくてはならず、コストが高くなってしまう。
また、特許文献３及び４に記載の技術、即ち、半導体チップと半田バンプとの間の電流経路に導電性樹脂材を挿入することにより、応力を緩和する技術においては、以下に示す問題点がある。導電性樹脂材においては、絶縁性樹脂からなる母相中に金属微粒子を分散させることにより、導電性を得ている。しかし、この導電性樹脂材中においては、金属微粒子同士の点接触により導電性を確保しているだけなので、電気抵抗値がかなり大きくなってしまう。このため、電流経路に導電性樹脂材を挿入した半導体パッケージは、液晶デバイスのように、電気抵抗値が大きくても使用可能なデバイスに用途が限定されてしまう。これは、導電性接着剤についても同様である。
更に、特許文献５及び６に記載の技術、即ち、半導体チップ上にポストを立設し、このポストの上面に半田バンプを接続することにより、半田バンプに印加される応力を緩和する技術においては、以下に示す問題点がある。即ち、半導体チップ上にポストを立設させると、ポストの分だけ半導体パッケージが厚くなってしまう。また、ポストの形成に時間がかかるため、半導体パッケージの生産性が低下してしまう。更に、特許文献５に示すように、ポストの中間部に応力緩衝材を介在させる場合は、応力緩衝材を金属により形成すると応力緩和機能が乏しくなり、応力緩衝材を異方性導電膜により形成すると導電性が低くなる。
本発明はかかる問題点に鑑みてなされたものであって、半田バンプの強度を低下させることがなく、コストが低く、電気抵抗値を増大させることがなく、半導体パッケージの厚さを増大させることがなく、半田バンプに印加される応力を吸収することができる半導体装置及びその製造方法、配線基板及びその製造方法、これらの半導体装置及び配線基板のうち少なくとも一方を備えた半導体パッケージ、並びにこの半導体パッケージを備えた電子機器を提供することを目的とする。
本発明に係る半導体装置は、表面に端子パッドが設けられた半導体チップと、前記端子パッド上に設けられたバリアメタル層と、を有し、前記バリアメタル層が、導電性材料からなる母相と、この母相中に分散され前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子と、を有することを特徴とする。
本発明においては、前記半導体装置を、半田バンプを介して配線基板に接続したときに、印加される応力に応じて低弾性率粒子が変形することにより、前記応力を吸収することができる。
また、本発明に係る半導体装置は、前記端子パッドと前記バリアメタル層との間に設けられ導電性材料からなる密着強化層を有することが好ましい。これにより、端子パッドとバリアメタル層との間の密着性を向上させることができる。また、この密着強化層が前記母相を形成する導電性材料と同じ材料により形成されていることが好ましい。これにより、密着強化層とバリアメタル層との間の密着性が良好になる。
更に、本発明に係る半導体装置は、前記バリアメタル層上に設けられ導電性材料からなる脱離防止層を有することが好ましい。これにより、低弾性率粒子がバリアメタル層から脱落することを防止できる。
更にまた、前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメタル層の膜厚方向において連続的に変化しており、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率が、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くなっていることが好ましい。これにより、端子パッドとバリアメタル層との間の密着性を向上させることができると共に、低弾性率粒子がバリアメタル層から脱落することを防止でき、且つ、バリアメタル層内に界面が存在しないため、界面に応力が集中することがない。
本発明に係る配線基板は、表面に端子パッドが設けられた配線基板本体と、前記端子パッド上に設けられたバリアメタル層と、を有し、前記バリアメタル層が、導電性材料からなる母相と、この母相中に分散され前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子と、を有することを特徴とする。
本発明においては、前記配線基板に、半田バンプを介して半導体装置を接続したときに、印加される応力に応じて低弾性率粒子が変形することにより、前記応力を吸収することができる。
本発明に係る半導体パッケージは、配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置が、前述の本発明に係る半導体装置であることを特徴とする。
本発明に係る他の半導体パッケージは、配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記配線基板が、前述の本発明に係る配線基板であることを特徴とする。
本発明に係る更に他の半導体パッケージは、配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置が、前述の本発明に係る半導体装置であり、前記配線基板が、前述の本発明に係る配線基板であることを特徴とする。
また、前記バリアメタル層と前記半田バンプとの間に、前記母相を形成する導電性材料と前記半田バンプを形成する半田とが合金化して形成された金属間化合物層が形成されており、前記金属間化合物層中にも前記低弾性率粒子が分散されていることが好ましい。これにより、応力が印加された場合に、金属間化合物層がクラックにより破壊されることを防止することができる。
本発明に係る電子機器は、前記半導体パッケージを有することを特徴とする。また、この電子機器は、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インターポーザー又はモジュールであってもよい。
本発明に係る半導体装置の製造方法は、半導体ウエハの表面に形成された端子パッドに、低弾性率粒子を含有しためっき液によりめっきを施すことにより、導電性材料からなる母相中に前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子が分散されたバリアメタル層を形成する工程と、前記半導体ウエハをダイシングして複数の半導体チップに切り分ける工程と、を有することを特徴とする。
また、前記バリアメタル層を形成する工程において、１つのめっき浴中に前記半導体ウエハを浸漬し、前記バリアメタル層の堆積中に前記めっき浴の温度、ｐＨ又は撹拌条件を変化させることにより、前記バリアメタル層における前記低弾性率粒子の含有率を前記バリアメタル層の膜厚方向において連続的に変化させ、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くすることができる。これにより、端子パッドとバリアメタル層との間の密着性を向上させることができると共に、低弾性率粒子がバリアメタル層から脱落することを防止でき、且つ、バリアメタル層内に界面が存在しないため、界面に応力が集中することがないバリアメタル層を形成することができる。
更に、前記バリアメタル層を形成する工程は、前記めっき浴の温度を第１の温度として前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第１の温度からこの第１の温度よりも高い第２の温度に変化させて前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第２の温度からこの第２の温度よりも低い第３の温度に変化させて前記バリアメタル層の堆積を行う工程と、を有していてもよい。
本発明に係る配線基板の製造方法は、配線基板本体の表面に形成された端子パッドに、低弾性率粒子を含有しためっき液によりめっきを施すことにより、導電性材料からなる母相中に前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子が分散されたバリアメタル層を形成する工程を有することを特徴とする。
本発明によれば、バリアメタル層内に低弾性率粒子を分散させることにより、半導体装置に応力が印加されたときにはこの低弾性率粒子が変形するため、半田バンプの強度を低下させることがなく、コストが低く、電気抵抗値を増大させることがなく、半導体パッケージの厚さを増大させることがなく、半田バンプに印加される応力を吸収することができる半導体装置を得ることができる。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 本発明の第５の実施形態に係る半導体装置を示す断面図である。 脱離防止層が設けられていない半導体装置を示す一部拡大断面図である。 本実施形態に係る半導体装置を示す一部拡大断面図である。 本発明の第７の実施形態に係る半導体装置を示す断面図である。 本発明の第８の実施形態に係る半導体装置を示す断面図である。 本発明の第１０の実施形態に係る配線基板を示す断面図である。 本発明の第１２の実施形態に係る配線基板を示す断面図である。 本発明の第１３の実施形態に係る配線基板を示す断面図である。 本発明の第１４の実施形態に係る配線基板を示す断面図である。 本発明の第１５の実施形態に係る配線基板を示す断面図である。 本発明の第１６の実施形態に係る半導体パッケージを示す断面図である。 本発明の第１７の実施形態に係る半導体パッケージを示す断面図である。 本発明の第１８の実施形態に係る半導体パッケージを示す断面図である。 本発明の第１９の実施形態に係る半導体パッケージを示す断面図である。 本発明の第２０の実施形態に係る半導体パッケージを示す断面図である。 本発明の第２１の実施形態に係る半導体パッケージを示す断面図である。 本発明の第２２の実施形態に係る半導体パッケージを示す断面図である。 本発明の第２３の実施形態に係る半導体パッケージを示す断面図である。 特許文献１に開示された半導体パッケージの接続部分を示す断面図である。 特許文献２に開示されたフレックス接合材を示す断面図である。 特許文献３に開示された電子部品を示す断面図である。 特許文献４に開示された導電バンプを示す断面図である。 特許文献５に開示された半導体装置を示す断面図である。 特許文献６に開示された半導体パッケージを示す断面図である。
符号の説明
１、１１、１３、１５、１６；半導体装置
２；ＬＳＩチップ
２ａ；能動面
３；端子パッド
４；パッシベーション膜
４ａ；開口部
５；複合バリアメタル層
６；金属母相
７；低弾性率粒子
１２；密着強化層
１４；脱離防止層
１７；複合バリアメタル層
１８、２０；低弾性率粒子プア層
１９；低弾性率粒子リッチ層
２１、２６、２７、２８、２９；配線基板
２２；配線基板本体
２２ａ；搭載面
２３；端子パッド
２４；ソルダーレジスト
２４ａ；開口部
３１、３６、３８、３９、４０、４１、４２、４３；半導体パッケージ
３２；配線基板
３３；バリアメタル層
３４；半田バンプ
３７；金属間化合物層
４４；コアボール
４５；半田層
４６；半田ボール
４７；半田ペースト
１０１；テープ
１０２；金属パッド
１０３；配線基板
１０４；金属パッド
１０５；半田ボール
１０６；球体
１０７；密着金属殻
１０８；半田金属殻
１０９；半田ペースト
１１０；樹脂ボール
１１１；半田
１１２；耐熱性樹脂粉末
１１３；フレックス接合材
１２１；電子部品
１２２；サブ基板
１２３；電極
１２４；バンプ
１２５；フリップチップ
１２６；バンド
１２７；スルーホール
１２８；導電性樹脂層
１２９；金属めっき層
１３０；半田バンプ
１３１；電子部品
１３２；電極
１３３；導電バンプ
１３４；ゴム状弾性樹脂
１３５；導電フィラー
１４１；半導体チップ
１４２；半田バンプ
１４３；ポスト
１４４；応力緩衝材
１４５；電極パッド
１４６；封止樹脂
１５１；Ｓｉウエハ
１５２；絶縁層
１５３；樹脂製突部
１５４；Ａｌパッド
１５５；導電層
１５６；ポスト
１５７；半田バンプ
１５８；封止樹脂層
１５９；溝
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る半導体装置を示す断面図である。図１に示すように、本実施形態に係る半導体装置１においては、半導体チップとしてのＬＳＩ（Large Scale Integrated circuit：大規模集積回路）チップ２が設けられている。ＬＳＩチップ２はシリコンチップの表面にＬＳＩが形成されたものであり、その能動面２ａには例えばアルミニウム（Ａｌ）からなる端子パッド３が形成されている。また、ＬＳＩチップ２の能動面２ａ上にはパッシベーション膜４が設けられており、パッシベーション膜４における端子パッド３の直上域には、開口部４ａが形成されている。
端子パッド３上、即ち開口部４ａ内には、複合バリアメタル層５が設けられている。複合バリアメタル層５においては、例えばＮｉＰからなる金属母相６中に、例えばシリコーン樹脂からなる複数の低弾性率粒子７が分散されている。低弾性率粒子７の形状は例えば球状である。そして、低弾性率粒子７の弾性率は、金属母相６の弾性率よりも低くなっている。複合バリアメタル層５の膜厚は例えば１乃至１０μｍであり、例えば３μｍである。低弾性率粒子７の直径は例えば０．０１乃至５μｍであって複合バリアメタル層５の膜厚よりも小さい値であり、例えば１μｍである。低弾性率粒子７の直径は複合バリアメタル層５の膜厚の数分の１程度であることが好ましい。
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。本実施形態に係る半導体装置１は、複合バリアメタル層５上に半田バンプ（図示せず）が搭載され、この半田バンプを介して配線基板（図示せず）に実装され、半導体パッケージを構成するものである。即ち、配線基板はＬＳＩチップ２の能動面２ａ側に配置される。ＬＳＩチップ２の端子パッド３は、複合バリアメタル層５、半田バンプを介して、配線基板の端子パッドに接続される。
そして、この半導体パッケージがヒートサイクルを受けると、ＬＳＩチップ２と配線基板との間の熱膨張係数の差により、ＬＳＩチップ２と配線基板との間に熱応力が発生する。このとき、複合バリアメタル層５内の低弾性率粒子７が変形することにより、複合バリアメタル層５全体が変形し、熱応力を吸収する。
次に、本実施形態の効果について説明する。本実施形態に係る半導体装置１においては、半導体装置１が実装される配線基板との間で熱応力が発生したときに、複合バリアメタル層５が変形してこの熱応力を吸収することにより、半田バンプが破壊されることを防止できる。また、複合バリアメタル層５が設けられていることにより、半田バンプの溶融時に、半田が端子パッド３内に拡散することを防止でき、半田がＬＳＩチップ２内に拡散することを防止できる。一方、複合バリアメタル層５の金属母相６が、電気抵抗率が低いＮｉＰにより形成されているため、複合バリアメタル層５を設けることにより端子パッド３と半田バンプとの間の電気抵抗値が増大することを抑制できる。更に、本実施形態においては、半田バンプに比べて強度が高いバリアメタル層にシリコーン樹脂からなる低弾性率粒子を分散させているため、半田バンプの強度を低下させずに、印加される応力を緩和することができる。更にまた、本実施形態によれば、従来のバリアメタル層の替わりに複合バリアメタル層を設けているため、半導体装置の厚さが増大することがない。
なお、本実施形態においては、複合バリアメタル層５の金属母相６をＮｉＰにより形成する例を示したが、本発明はこれに限定されず、他の金属又は合金により形成してもよい。但し、金属母相６の材料は導電率が高い材料であることが好ましく、例えば、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｐｄからなる群から選択された１種の金属又は１種以上の金属を含む合金であることが好ましい。これにより、複合バリアメタル層５に、ＬＳＩチップ２に対する半田拡散防止機能の他に、従来の導電性樹脂及び導電性接着剤においては得られなかった高い導電性を付与することができる。
また、本実施形態においては、低弾性率粒子７の材料としてシリコーン樹脂を使用する例を示したが、本発明はこれに限定されず、フッ素樹脂、アクリル樹脂、ニトリル樹脂、ウレタン樹脂等を使用してもよく、これらの樹脂を混合させて使用してもよく、複数種類の樹脂からなる粒子を混合させて使用してもよい。また、低弾性率粒子７の形状を球状とする例を示したが、本発明はこれに限定されず、針状、扁平状、立方体形状等の球状以外の形状であってもよい。但し、製造が簡便であり、どの方向からの応力に対しても変形能力が高いことから、低弾性率粒子７の形状は球状とすることが最も望ましい。低弾性率粒子７のサイズ、即ち、低弾性率粒子７の形状が球状である場合はその直径、球状以外の形状である場合はその長径は、複合バリアメタル層５の厚さよりも小さいことが好ましい。これは、低弾性率粒子７のサイズが複合バリアメタル層５の膜厚よりも小さいと、複合バリアメタル層５に取り込まれやすくなるためである。但し、低弾性率粒子７のサイズが小さすぎると低弾性率粒子７の製造が困難になるため、現実的には０．０１乃至５μｍ程度が好適である。
更に、複合バリアメタル層５中における低弾性率粒子７の含有率は、応力緩和効果を発現させるために電気抵抗率が大きくなりすぎない範囲において高いことが望ましい。また、低弾性率粒子７が島状に分散し金属母層６がスポンジ状の構造になると、複合バリアメタル層５が外力に対してより変形しやすくなるため、低弾性率粒子７は金属母層６中に均一に分散されていることが望ましい。
更にまた、端子パッド３の材料はＡｌに限定されず、例えば銅（Ｃｕ）であってもよい。また、ＬＳＩチップ２の基材はＳｉに限定されず、他の半導体材料であってもよい。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。図１に示すように、先ず、シリコンウエハの表面にＬＳＩ（図示せず）を形成し、その能動面にＡｌからなる端子パッド３を形成する。次に、このシリコンウエハの能動面上にパッシベーション膜４を形成する。そして、パッシベーション膜４における端子パッド３の直上域に開口部４ａを形成し、端子パッド３を露出させる。次に、ジンケート処理を施し、端子パッド３の表面を亜鉛（Ｚｎ）で被覆する。次に、このシリコンウエハを、シリコーン樹脂を含有させ界面活性剤を添加した無電解ＮｉＰめっき液中に浸漬する。これにより、パッシベーション膜４の開口部４ａ内、即ち端子パッド３上にＮｉＰ層が堆積するが、このときＮｉＰ層内にシリコーン樹脂が取り込まれ、ＮｉＰからなる金属母相６とシリコーン樹脂からなる低弾性率粒子７とが複合共析する。これにより、複合バリアメタル層５が形成される。
このとき、無電解ＮｉＰめっき液中のシリコーン樹脂の含有率を調整したり、析出速度を調整したり、界面活性剤の種類を選択したりすることにより、複合バリアメタル層５中の低弾性率粒子７の含有率を制御することができる。また、複合バリアメタル層５の膜厚は、めっき処理時間、めっき処理温度等を調整することにより、任意の膜厚に制御することができる。本実施形態においては、複合バリアメタル層５の膜厚は例えば１乃至１０μｍ、例えば３μｍとする。
次に、シリコンウエハをダイシングすることにより、ＬＳＩチップ２が作製される。これにより、半導体装置１が製造される。
本実施形態においては、上述の方法により、従来の低弾性率粒子を含有していないバリアメタルを形成する場合と比較して工程数を増やすことなく、複合バリアメタル層５を形成することができる。これにより、低コストで生産性よく複合バリアメタル層５を形成することができる。
なお、端子パッド３の材料がＡｌではなくＣｕ等である場合は、ジンケート処理の替わりに、例えばＰｄ触媒処理を施した後、無電解ＮｉＰめっきを行えばよい。このように、無電解ＮｉＰめっきの前処理だけを変えれば、端子パッド３がＣｕからなる場合も、Ａｌからなる場合と同じように、複合バリアメタル層を形成することが可能である。
また、複合バリアメタル層５の母層金属６の材料はＮｉＰに限定されず、Ｃｕ、Ｐｄ、Ｃｏ、Ｆｅ等の金属又はその合金であってもよい。更に、端子パッド３上に導通層としてのシード層を形成し、フォトリソグラフィープロセスによりめっきを施す領域を選択すれば、無電解めっきの替わりに電解めっきにより複合バリアメタル層を形成することができる。電解めっきにより複合バリアメタル層を形成する場合も、低弾性率粒子をめっき浴中に分散させておくことで、低弾性率粒子と金属母相中とを共析させることが可能である。この場合、析出させる金属母層の材料は、電気めっきが可能な金属であり半田拡散防止特性を持つ材料であれば、どのような金属又は合金であっても構わない。
更にまた、複合バリアメタル層５の表面に、無電解Ａｕめっきにより膜厚が０．０５乃至０．３μｍ程度のＡｕ層を形成してもよい。これにより、複合バリアメタル層５の酸化を防止し、半田の濡れ性を改善することができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図２は、本実施形態に係る半導体装置を示す断面図である。図２に示すように、本実施形態に係る半導体装置１１においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、端子パッド３と複合バリアメタル層５との間に密着強化層１２が設けられている点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
密着強化層１２は、端子パッド３及び複合バリアメタル層５の双方に対して密着性が良い材料により形成されている。即ち、密着強化層１２の材料は、端子パッド３の材料によっても異なるが、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｐｄ、Ｔｉ、Ｃｒ、Ｗ等の金属、又はこれらの金属を主体とした合金等が好適である。又は、複合バリアメタル層５との間の密着性を向上させるためには、複合バリアメタル層５の金属母相６を形成する材料と同一な材料、即ちＮｉＰであってもよい。上述の如く、密着強化層１２は端子パッド３と複合バリアメタル層５との間の密着性を向上させるために設けるものであるため、膜厚はそれほど必要ではなく、例えば０．１μｍ以上であればよく、例えば０．５μｍである。
本実施形態においては、前述の第１の実施形態と比較して、密着強化層１２を設けることにより、端子パッド３と複合バリアメタル層５との間の密着性をより向上させることができる。通常の用途では、前述の第１の実施形態のように、端子パッド３上に複合バリアメタル層５を形成するだけで、端子パッド３と複合バリアメタル層５との間の密着性は十分に確保される。しかし、チップサイズが大きく、熱応力が大きくなるようなデバイスに使用する場合、及び落下衝撃が加わる可能性があるデバイスに使用する場合等には、密着強化層１２を設け、端子パッド３と複合バリアメタル層５との間の密着性をより向上させることが、接続信頼性を向上させるために有効である。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本実施形態は、前述の第３の実施形態に係る半導体装置の製造方法の実施形態である。図２に示すように、本実施形態においては、ジンケート処理の後に、シリコンウエハを、低弾性率粒子を含まない無電解ＮｉＰめっき浴に浸漬し、ＮｉＰ層を例えば０．１μｍ以上、例えば０．５μｍの厚さに形成することにより、密着強化層１２を形成する。この密着強化層１２の厚さは、めっき時間及びめっき温度等の条件により任意に制御することができる。その後、前述の第２の実施形態と同様な方法により、複合バリアメタル層５を形成する。本実施形態における上記以外の構成及び効果は、前述の第２の実施形態と同様である。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図３は、本実施形態に係る半導体装置を示す断面図であり、図４は、脱離防止層が設けられていない半導体装置を示す一部拡大断面図であり、図５は、本実施形態に係る半導体装置を示す一部拡大断面図である。図３に示すように、本実施形態に係る半導体装置１３においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、複合バリアメタル層５の表面上に、低弾性率粒子７の脱落を防止する脱離防止層１４が設けられている点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
脱離防止層１４は、低弾性率粒子７を含まない導電層からなり、例えば、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｐｄ、Ｔｉ、Ｃｒ、Ｗからなる群から選択された１種の金属又は１種以上の金属を含む合金により形成されており、例えば、複合バリアメタル層５の金属母相６と同じ材料、即ち、ＮｉＰにより形成されている。脱離防止層１４の膜厚は低弾性率粒子７のサイズより厚いことが好ましく、例えば低弾性率粒子７のサイズが２μｍである場合は、脱離防止層１４の膜厚は２μｍより厚いことが好ましい。
次に、上述の如く構成された本実施形態の効果について説明する。図４に示すように、複合バリアメタル層５上に脱離防止層１４（図３参照）が設けられていない場合は、金属母相６に完全に埋め込まれておらず、複合バリアメタル層５の表面に露出している低弾性率粒子７が存在する。このような露出している低弾性率粒子７は、シリコンウエハの運搬中等に脱落し、シリコンウエハの表面を汚染してしまう場合がある。これに対して、図５に示すように、複合バリアメタル層５上に脱離防止層１４を設けることにより、低弾性率粒子７を金属母相６及び脱離防止層１４により埋め込むことができ、低弾性率粒子７の脱落を防止することができる。
また、脱離防止層１４の膜厚を低弾性率粒子７のサイズより厚くすることにより、全ての低弾性率粒子７を覆うことができ、低弾性率粒子７の脱離を完全に防止することができる。但し、低弾性率粒子７を完全に覆っていなくても、低弾性率粒子７が半分以上埋まっていれば脱離しにくくなるため、例えば、低弾性率粒子７の直径が２μｍである場合には、脱離防止層１４の膜厚を１μｍ以上とすれば、一定の効果が得られる。一方、脱離防止層１４が必要以上に厚いと、生産性が低下するため、現実的には、脱離防止層１４の膜厚は例えば１乃至５μｍ程度が好適である。
更に、複合バリアメタル層５自体は、従来の導電性樹脂及び異方性導電膜等とは異なり、基本的に半田接合性が優れているが、脱離防止層１４を設けることにより、半田接合性をより一層向上させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。本実施形態は、前述の第５の実施形態に係る半導体装置の製造方法の実施形態である。図３に示すように、本実施形態においては、複合バリアメタル層５を形成した後に、シリコンウエハを、低弾性率粒子を含まない無電解ＮｉＰめっき浴に浸漬させ、ＮｉＰ層を例えば２μｍの厚さに形成することにより、ＮｉＰからなる脱離防止層１４を形成する。この脱離防止層１４の厚さはめっき時間及びめっき温度等の条件により、任意に制御することができる。本実施形態における上記以外の構成及び効果は、前述の第２の実施形態と同様である。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。図６は、本実施形態に係る半導体装置を示す断面図である。図６に示すように、本実施形態は、前述の第３の実施形態と第５の実施形態とを組み合わせた実施形態である。即ち、本実施形態に係る半導体装置１５においては、端子パッド３と複合バリアメタル層５との間に密着強化層１２が設けられており、複合バリアメタル層５上に脱離防止層１４が設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。また、本実施形態に係る半導体装置１５の製造方法は、前述の第４及び第６の実施形態を組み合わせた方法である。即ち、３つの無電解ＮｉＰめっき浴にシリコンウエハを順次浸漬することにより、密着強化層１２、複合バリアメタル層５及び脱離防止層１４を順次形成する。
本実施形態によれば、密着強化層１２を設けることにより、端子パッド３と複合バリアメタル層５との間の密着性を向上させることができる。また、脱離防止層１４を設けることにより、低弾性率粒子７の脱落を防止することができる。
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。図７は、本実施形態に係る半導体装置を示す断面図である。図７に示すように、本実施形態に係る半導体装置１６の構成は、前述の第７の実施形態に係る半導体装置１５の構成と類似しているが、密着強化層１２と複合バリアメタル層５との界面、及び複合バリアメタル層５と脱離防止層１４との界面が明瞭になっていない点が異なっている。即ち、本実施形態においては、前述の第７の実施形態における密着強化層１２、複合バリアメタル層５及び脱離防止層１４からなる積層膜の替わりに、複合バリアメタル層１７が設けられており、この複合バリアメタル層１７においては、端子パッド３側から順に、低弾性率粒子プア層１８、低弾性率粒子リッチ層１９、低弾性率粒子プア層２０が積層されている。但し、各層間に明確な境界は存在しない。そして、低弾性率粒子７の含有率が、低弾性率粒子プア層１８内では低く、低弾性率粒子プア層１８から低弾性率粒子リッチ層１９に向かうにつれて増加し、低弾性率粒子リッチ層１９において略一定の最大値となり、低弾性率粒子リッチ層１９から低弾性率粒子プア層２０に向かうにつれて減少し、低弾性率粒子プア層２０内にでは再び低くなっている。即ち、複合バリアメタル層１７における低弾性率粒子７の含有率は複合バリアメタル層１７の膜厚方向に沿って連続的に変化しており、複合バリアメタル層１７の下層部（低弾性率粒子プア層１８）及び上層部（低弾性率粒子プア層２０）における低弾性率粒子７の含有率は、前記下層部と上層部との間の中間部（低弾性率粒子リッチ層１９）における低弾性率粒子７の含有率よりも低くなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、複合バリアメタル層１７内において低弾性率粒子７の含有率が連続的に変化しており、複合バリアメタル層１７内に明確な界面が形成されていないため、前述の第７の実施形態のように、密着強化層１２、複合バリアメタル層５及び脱離防止層１４の相互間に界面が形成されている場合と比較して、印加された応力が界面に集中して界面を剥離させることを防止することができる。これにより、半導体装置の接続信頼性をより一層向上させることができる。
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。本実施形態は、前述の第８の実施形態に係る半導体装置の製造方法の実施形態である。図７に示すように、端子パッド３の表面にジンケート処理を施した後、シリコンウエハを、シリコーン樹脂を含有させ界面活性剤を添加した無電解ＮｉＰめっき液中に浸漬する。このとき、前述の第７の実施形態においては、３つの無電解ＮｉＰめっき浴にシリコンウエハを順次浸漬し、密着強化層１２、複合バリアメタル層５及び脱離防止層１４を順次形成するが、本実施形態においては１つの無電解ＮｉＰめっき浴にシリコンウエハを浸漬し、複合バリアメタル層１７の成膜中に成膜条件を変化させることにより、１つの無電解ＮｉＰめっき浴中において、低弾性率粒子プア層１８、低弾性率粒子リッチ層１９及び低弾性率粒子プア層２０がこの順に積層された複合バリアメタル層１７を形成する。
無電解めっきの場合、複合バリアメタル層１７中の低弾性率粒子７の含有率は、ＮｉＰめっき液の温度、ｐＨ又は撹拌条件等の条件を調節することによって、変化させることが可能である。これは、低弾性率粒子７の金属母相６（ＮｉＰ）中への取り込み量は、ＮｉＰの析出速度に依存するためであり、ＮｉＰの析出速度は、浴温又はｐＨを変化させることにより容易に制御できるからである。
図７に示すように、密着強化層としての低弾性率粒子プア層１８を形成する段階では、浴温を例えば８０度前後と低めに設定し、膜中に取り込まれる低弾性率粒子７の量を減らす。次に、低弾性率粒子リッチ層１９を形成する段階では、浴温を上昇させて例えば９０度とし、析出速度を向上させて低弾性率粒子７の取り込み量を増加させる。次に、脱離防止層としての低弾性率粒子プア層２０を形成する段階では、再び浴温を８０度前後にまで下降させて析出速度を低下させる。これにより、低弾性率粒子７の含有率が連続的に変化した複合バリアメタル層１７を形成することができる。なお、前述の浴温は一例であり、実際には、めっき浴中の低弾性率粒子の量及び界面活性剤の種類によって低弾性率粒子の含有率の温度依存性は変化するので、その都度条件を設定する必要がある。
なお、本実施形態においては、複合バリアメタル層１７中の低弾性率粒子７の含有率を３段階に変化させ、前述の第７の実施形態に示す（密着強化層１２／複合バリアメタル層５／脱離防止層１４）の３層膜に相当する膜を形成する例を示したが、本発明はこれに限定されず、複合バリアメタル層１７中の低弾性率粒子７の含有率を２段階に変化させ、（密着強化層／複合バリアメタル層）の２層膜、又は（複合バリアメタル層／脱離防止層）の２層膜に相当する膜を形成してもよい。この膜の形成方法は、上述の３層膜の形成方法を応用すればよい。
（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。図８は、本実施形態に係る配線基板を示す断面図である。本実施形態は配線基板に複合バリアメタル層を形成した実施形態である。図８に示すように、本実施形態に係る配線基板２１においては、例えば樹脂からなる配線基板本体２２が設けられており、この配線基板本体２２における半導体装置の搭載面２２ａに、例えばＡｌからなる端子パッド２３が形成されている。また、配線基板本体２２の搭載面２２ａ上には、ソルダーレジスト２４が設けられており、ソルダーレジスト２４における端子パッド２３の直上域には、開口部２４ａが形成されている。端子パッド２３上、即ち開口部２４ａ内には、複合バリアメタル層５が設けられている。複合バリアメタル層５の構成は、前述の第１の実施形態における複合バリアメタル層５と同じである。
次に、上述の如く構成された本実施形態に係る配線基板の動作について説明する。本実施形態に係る配線基板２１は、複合バリアメタル層５上に半田バンプ（図示せず）が搭載され、この半田バンプを介して半導体装置が実装され、半導体パッケージを構成するものである。即ち、半導体装置は配線基板本体２２の搭載面２２ａ側に配置される。配線基板本体２２の端子パッド２３は、複合バリアメタル層５、半田バンプを介して、半導体装置の端子パッドに接続される。
そして、この半導体パッケージがヒートサイクルを受けると、配線基板２１と半導体装置との間の熱膨張係数の差により、配線基板２１と半導体装置との間に熱応力が発生する。このとき、複合バリアメタル層５内の低弾性率粒子７が変形することにより、複合バリアメタル層５全体が変形し、熱応力を吸収する。
次に、本実施形態の効果について説明する。本実施形態に係る配線基板２１においては、配線基板２１に実装する半導体装置との間で熱応力が発生したときに、複合バリアメタル層５が変形してこの熱応力を吸収することにより、半田バンプが破壊されることを防止できる。また、複合バリアメタル層５が設けられていることにより、半田バンプの溶融時に、半田が端子パッド２３内に拡散することを防止でき、半田が配線基板本体２２内に拡散することを防止できる。一方、複合バリアメタル層５の金属母相６が、電気抵抗率が低いＮｉＰにより形成されているため、複合バリアメタル層５を設けることにより端子パッド２３と半田バンプとの間の電気抵抗値が増大することを抑制できる。
（第１１の実施形態）
次に、本発明の第１１の実施形態について説明する。本実施形態は、前述の第１０の実施形態に係る配線基板の製造方法の実施形態である。図８に示すように、先ず、例えば樹脂からなる配線基板本体２２を用意し、必要な配線等を形成した後、その半導体装置搭載面２２ａに、Ａｌからなる端子パッド２３を形成する。次に、この配線基板本体２２の搭載面２２ａ上にソルダーレジスト２４を形成する。そして、ソルダーレジスト２４における端子パッド２３の直上域に開口部２４ａを形成し、端子パッド２３を露出させる。
次に、端子パッド２３の表面にジンケート処理を施し、その後、無電解ＮｉＰめっきを施すことにより、複合バリアメタル層５を形成する。複合バリアメタル層５の形成方法は、前述の第２の実施形態と同様である。これにより、配線基板２２が製造される。
本実施形態においては、上述の方法により、従来の低弾性率粒子を含有していないバリアメタル層を形成する場合と比較して、工程数を増やすことなく、複合バリアメタル層５を形成することができる。これにより、低コストで生産性よく複合バリアメタル層５を形成することができる。
（第１２の実施形態）
次に、本発明の第１２の実施形態について説明する。図９は、本実施形態に係る配線基板を示す断面図である。図９に示すように、本実施形態に係る配線基板２６は、前述の第１０の実施形態に係る配線基板２１（図８参照）と比較して、端子パッド２３と複合バリアメタル層５との間に密着強化層１２が設けられている点が異なっている。密着強化層１２の構成は、前述の第３の実施形態における密着強化層１２（図２参照）と同様である。本実施形態における上記以外の構成は、前述の第１０の実施形態と同様である。また、本実施形態に係る配線基板２６の製造方法は、前述の第１１の実施形態に示す配線基板の製造方法に対して、前述の第４の実施形態に示す密着強化層１２の形成方法を付加したものである。本実施形態の効果は、前述の第１０の実施形態の効果に、前述の第３の実施形態の効果を付加したものである。
（第１３の実施形態）
次に、本発明の第１３の実施形態について説明する。図１０は、本実施形態に係る配線基板を示す断面図である。図１０に示すように、本実施形態に係る配線基板２７は、前述の第１０の実施形態に係る配線基板２１（図８参照）と比較して、複合バリアメタル層５上に脱離防止層１４が設けられている点が異なっている。脱離防止層１４の構成は、前述の第５の実施形態における脱離防止層１４（図３参照）と同様である。本実施形態における上記以外の構成は、前述の第１０の実施形態と同様である。また、本実施形態に係る配線基板２７の製造方法は、前述の第１１の実施形態に示す配線基板の製造方法に対して、前述の第６の実施形態に示す脱離防止層１４の形成方法を付加したものである。本実施形態の効果は、前述の第１０の実施形態の効果に、前述の第５の実施形態の効果を付加したものである。
（第１４の実施形態）
次に、本発明の第１４の実施形態について説明する。図１１は、本実施形態に係る配線基板を示す断面図である。図１１に示すように、本実施形態に係る配線基板２８は、前述の第１０の実施形態に係る配線基板２１（図８参照）と比較して、端子パッド２３と複合バリアメタル層５との間に密着強化層１２が設けられており、複合バリアメタル層５上に脱離防止層１４が設けられている点が異なっている。密着強化層１２の構成は、前述の第３の実施形態における密着強化層１２（図２参照）と同様であり、脱離防止層１４の構成は、前述の第５の実施形態における脱離防止層１４（図３参照）と同様である。本実施形態における上記以外の構成は、前述の第１０の実施形態と同様である。また、本実施形態に係る配線基板２８の製造方法は、前述の第１１の実施形態に示す配線基板の製造方法に対して、前述の第４の実施形態に示す密着強化層１２の形成方法及び前述の第６の実施形態に示す脱離防止層１４の形成方法を付加したものである。本実施形態の効果は、前述の第１０の実施形態の効果に、前述の第３及び第５の実施形態の効果を付加したものである。
（第１５の実施形態）
次に、本発明の第１５の実施形態について説明する。図１２は、本実施形態に係る配線基板を示す断面図である。図１２に示すように、本実施形態に係る配線基板２９は、前述の第１４の実施形態に係る配線基板２８（図１１参照）と比較して、密着強化層１２、複合バリアメタル層５及び脱離防止層１４からなる積層膜の替わりに、複合バリアメタル層１７が設けられている点が異なっている。複合バリアメタル層１７の構成は、前述の第８の実施形態における複合バリアメタル層１７（図７参照）と同様である。本実施形態における上記以外の構成は、前述の第１０の実施形態と同様である。また、本実施形態に係る配線基板２９の製造方法は、前述の第１１の実施形態に示す配線基板の製造方法において、密着強化層１２、複合バリアメタル層５及び脱離防止層１４からなる積層膜を形成する替わりに、前述の第９の実施形態に示す方法によって、複合バリアメタル層１７を形成するものである。本実施形態の効果は、前述の第１０の実施形態の効果に、前述の第８の実施形態の効果を付加したものである。
（第１６の実施形態）
次に、本発明の第１６の実施形態について説明する。図１３は、本実施形態に係る半導体パッケージを示す断面図である。図１３に示すように、本実施形態に係る半導体パッケージ３１においては、前述の第１の実施形態に係る半導体装置１が設けられており、この半導体装置１が、配線基板３２に実装されている。なお、半導体装置１の構成は、前述の第１の実施形態において説明したとおりである。
一方、配線基板３２は従来の配線基板である。即ち、配線基板３２においては、例えば樹脂からなる配線基板本体２２が設けられており、その表面に、例えばＡｌからなる端子パッド２３が形成されている。また、配線基板本体２２の搭載面２２ａ上にソルダーレジスト２４が設けられており、ソルダーレジスト２４における端子パッド２３の直上域には開口部２４ａが形成されている。また、開口部２４ａ内、即ち端子パッド２３上には、ＮｉＰからなるバリアメタル層３３が設けられている。
そして、配線基板３２のバリアメタル層３３上には半田バンプ３４が設けられており、バリアメタル層３３は、半田バンプ３４を介して、半導体装置１の複合バリアメタル層５に接続されている。半田バンプ３４は例えば共晶ＳｎＰｂにより形成されているが、高温ＳｎＰｂにより形成されていてもよく、又はＳｎＡｇ系、ＳｎＺｎ系、ＳｎＡｇＣｕ系若しくはＳｎＣｕ系等の鉛フリーハンダにより形成されていてもよい。
なお、半導体装置１の製造方法は、前述の第２の実施形態に係る製造方法と同じである。また、半田バンプ３４による配線基板３２のバリアメタル層３３と半導体装置１の複合バリアメタル層５との間の接続は、公知の半田接続プロセスを用いて行うことができる。本実施形態における動作及び効果は、前述の第１の実施形態と同様である。
（第１７の実施形態）
次に、本発明の第１７の実施形態について説明する。図１４は、本実施形態に係る半導体パッケージを示す断面図である。図１４に示すように、本実施形態に係る半導体パッケージ３６は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、複合バリアメタル層５の表面に金属間化合物層３７が形成されており、この金属間化合物層３７内にも低弾性率粒子７が含有されている点が異なっている。金属間化合物層３７は、複合バリアメタル層５の金属母相６を形成するＮｉＰと、半田バンプ３４を形成する半田とが合金化して形成されたものである。
複合バリアメタル層５上において半田バンプ３４を溶融させたときに、複合バリアメタル層５の金属母相６と半田バンプ３４の半田との間で合金化反応が起こり、金属間化合物層３７が形成されると、落下等により衝撃が加わったときに、この金属間化合物層３７においてクラックが発生しやすくなり、断線の原因となる。しかしながら、金属間化合物層３７内に低弾性率粒子７が分散されていると、衝撃が加わったときに金属間化合物層３７をクラックが一気に貫通することを防ぐことができ、断線を防止し、半導体パッケージの信頼性を高めることが可能である。この効果は、低弾性率粒子７を衝撃吸収能力が優れたシリコーン樹脂により形成した場合に最も大きいが、低弾性率粒子７をフッ素樹脂、アクリル樹脂、ニトリル樹脂又はウレタン樹脂等の樹脂により形成した場合にも得られる。
本実施形態に係る半導体パッケージ３６の製造方法は、前述の第１６の実施形態に係る半導体パッケージの製造方法において、低弾性率粒子７が金属間化合物３７内に多く含有されるように、低弾性率粒子７のサイズを大きくして、金属間化合物３７内に取り込まれる低弾性率粒子７の粒子数は同じでも金属間化合物３７に占める低弾性率粒子７の体積率を高くしたり、無電解ＮｉＰめっき液中の低弾性率粒子７の含有率を高くして、金属間化合物３７内に取り込まれる低弾性率粒子７の粒子数を増加させたりすればよい。また、脱離防止層１４を省略したり、その厚さを薄くしたりすることによっても実現できる。
（第１８の実施形態）
次に、本発明の第１８の実施形態について説明する。図１５は、本実施形態に係る半導体パッケージを示す断面図である。図１５に示すように、本実施形態に係る半導体パッケージ３８は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、半導体装置として前述の第３の実施形態に係る半導体装置１１（図２参照）、即ち、端子パッド３と複合バリアメタル層５との間に密着強化層１２が設けられた半導体装置を設けている点が異なっている。本実施形態における上記以外の構成は、前述の第１６の実施形態と同様である。また、本実施形態に係る半導体パッケージ３８は、前述の第１６の実施形態の製造方法に対して、前述の第４の実施形態における密着強化層１２の形成工程を付加することにより製造することができる。本実施形態における効果は、前述の第３の実施形態と同様である。
（第１９の実施形態）
次に、本発明の第１９の実施形態について説明する。図１６は、本実施形態に係る半導体パッケージを示す断面図である。図１６に示すように、本実施形態に係る半導体パッケージ３９は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、半導体装置として前述の第５の実施形態に係る半導体装置１３（図３参照）、即ち、複合バリアメタル層５上に脱離防止層１４が設けられた半導体装置を設けている点が異なっている。本実施形態における上記以外の構成は、前述の第１６の実施形態と同様である。また、本実施形態に係る半導体パッケージ３９は、前述の第１６の実施形態の製造方法に対して、前述の第６の実施形態における脱離防止層１４の形成工程を付加することにより製造することができる。本実施形態における効果は、前述の第５の実施形態と同様である。
（第２０の実施形態）
次に、本発明の第２０の実施形態について説明する。図１７は、本実施形態に係る半導体パッケージを示す断面図である。図１７に示すように、本実施形態に係る半導体パッケージ４０は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、半導体装置として前述の第７の実施形態に係る半導体装置１５（図６参照）、即ち、端子パッド３と複合バリアメタル層５との間に密着強化層１２が設けられ、複合バリアメタル層５上に脱離防止層１４が設けられた半導体装置を設けている点が異なっている。本実施形態における上記以外の構成は、前述の第１６の実施形態と同様である。また、本実施形態に係る半導体パッケージ４０は、前述の第１６の実施形態の製造方法に対して、前述の第４の実施形態における密着強化層１２の形成工程、及び前述の第６の実施形態における脱離防止層１４の形成工程を付加することにより製造することができる。本実施形態における効果は、前述の第７の実施形態と同様である。
（第２１の実施形態）
次に、本発明の第２１の実施形態について説明する。図１８は、本実施形態に係る半導体パッケージを示す断面図である。図１８に示すように、本実施形態に係る半導体パッケージ４１は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、半導体装置として前述の第８の実施形態に係る半導体装置１６（図７参照）、即ち、密着強化層１２、複合バリアメタル層５及び脱離防止層１４の替わりに、低弾性率粒子７の含有率を膜厚方向において連続的に異ならせた複合バリアメタル層１７を備えた半導体装置を設けている点が異なっている。本実施形態における上記以外の構成は、前述の第１６の実施形態と同様である。また、本実施形態に係る半導体パッケージ４１は、前述の第１６の実施形態の製造方法に対して、密着強化層１２、複合バリアメタル層５及び脱離防止層１４の形成工程の替わりに、前述の第９の実施形態における複合バリアメタル層１７の形成工程を実施することにより製造することができる。本実施形態における効果は、前述の第８の実施形態と同様である。
（第２２の実施形態）
次に、本発明の第２２の実施形態について説明する。図１９は、本実施形態に係る半導体パッケージを示す断面図である。図１９に示すように、本実施形態に係る半導体パッケージ４２は、前述の第１６の実施形態に係る半導体パッケージ３１と比較して、半導体装置として前述の第７の実施形態に係る半導体装置１５（図６参照）、即ち、端子パッド３と複合バリアメタル層５との間に密着強化層１２が設けられ、複合バリアメタル層５上に脱離防止層１４が設けられた半導体装置を設け、配線基板として前述の第１４の実施形態に係る配線基板２８（図１１参照）、即ち、端子パッド２３と複合バリアメタル層５との間に密着強化層１２が設けられ、複合バリアメタル層５上に脱離防止層１４が設けられた配線基板が設けられている点が異なっている。本実施形態における上記以外の構成は、前述の第１６の実施形態と同様である。
本発明の半導体パッケージにおいては、半田バンプ３４を介して接続される半導体装置及び配線基板のうち、少なくとも一方の端子パッド上に複合バリアメタル層５が設けられていれば応力を緩和する効果が得られるが、本実施形態のように、半導体装置及び配線基板の双方の端子パッド上に複合バリアメタル層５を設けることにより、より大きな応力緩和効果及び衝撃吸収効果を得ることができる。
なお、本発明に係る半導体パッケージは、前述の第１６乃至第２１の実施形態において示したものに限定されず、前述の第１、３、５、７、８の実施形態に係る各半導体装置と、前述の第１０、１２乃至１５の実施形態に係る各配線基板とを、任意に組み合わせることができる。また、前述の第１０、１２乃至１５の実施形態に係る各配線基板に、従来の半導体装置を実装したものであってもよい。更に、半導体装置同士又は配線基板同士を接続する組み合わせであってもよい。
（第２３の実施形態）
次に、本発明の第２３の実施形態について説明する。図２０は、本実施形態に係る半導体パッケージを示す断面図である。図２０に示すように、本実施形態に係る半導体パッケージ４３は、前述の第２２の実施形態に係る半導体パッケージ４２と比較して、半田バンプ３４内に、樹脂製のコアボール４４の表面を半田層４５で被覆した半田ボール４６が設けられており、半田バンプ３４を形成する半田ペースト４７内にも、低弾性率粒子７が分散されている点が異なっている。本実施形態における上記以外の構成は、前述の第２２の実施形態と同様である。
本実施形態においては、半田バンプ３４内に樹脂製のコアボール４４及び低弾性率粒子７が設けられていることにより、半田バンプ３４自体の強度は低下するものの、複合バリアメタル層５内の低弾性率粒子７並びに半田バンプ３４内のコアボール４４及び低弾性率粒子７が変形することにより、熱応力及び落下衝撃等に伴う変位をより効果的に吸収することができる。従って、半田バンプ３４が比較的大きく、半田バンプ３４自体の強度がある程度確保できている場合には、本実施形態を適用することにより、半導体パッケージの接続信頼性をより一層向上させることができる。
（第２４の実施形態）
次に、本発明の第２４の実施形態について説明する。本実施形態に係る電子機器は、前述の第１、３、５、７、８の実施形態に係る半導体装置、前述の第１０、１２乃至１５の実施形態に係る配線基板、及び前述の第１６乃至２３の実施形態に係る半導体パッケージのうち、いずれかを備えた電子機器である。本実施形態に係る電子機器は、例えば、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インターポーザー又はモジュールである。本実施形態によれば、熱応力緩和性及び耐落下衝撃性が優れ信頼性が高い電子機器を得ることができる。
本発明は、携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インターポーザー、モジュール等の電子機器に好適に利用することができる。特に、落下の可能性が高い携帯用の電子機器に好適に利用することができる。

Claims (31)

  1. 表面に端子パッドが設けられた半導体チップと、前記端子パッド上に設けられたバリアメタル層と、を有し、前記バリアメタル層が、導電性材料からなる母相と、この母相中に分散され前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子と、を有することを特徴とする半導体装置。
  2. 前記端子パッドと前記バリアメタル層との間に設けられ導電性材料からなる密着強化層を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記密着強化層が前記母相を形成する導電性材料と同じ材料により形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記バリアメタル層上に設けられ導電性材料からなる脱離防止層を有することを特徴とする請求項１に記載の半導体装置。
  5. 前記脱離防止層が前記母相を形成する導電性材料と同じ材料により形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメタル層の膜厚方向において連続的に変化しており、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率が、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くなっていることを特徴とする請求項１に記載の半導体装置。
  7. 前記母相を形成する導電性材料が、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｐｄからなる群から選択された１種の金属又は１種以上の金属を含む合金であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記母相を形成する導電性材料がＮｉＰであることを特徴とする請求項７に記載の半導体装置。
  9. 前記低弾性率粒子が、シリコーン樹脂、フッ素樹脂、アクリル樹脂、ニトリル樹脂及びウレタン樹脂からなる群から選択された１種又は２種以上の樹脂により形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 表面に端子パッドが設けられた配線基板本体と、前記端子パッド上に設けられたバリアメタル層と、を有し、前記バリアメタル層が、導電性材料からなる母相と、この母相中に分散され前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子と、を有することを特徴とする配線基板。
  11. 前記端子パッドと前記バリアメタル層との間に設けられ導電性材料からなる密着強化層を有することを特徴とする請求項１０に記載の配線基板。
  12. 前記密着強化層が前記母相を形成する導電性材料と同じ材料により形成されていることを特徴とする請求項１１に記載の配線基板。
  13. 前記バリアメタル層上に設けられ導電性材料からなる脱離防止層を有することを特徴とする請求項１０に記載の配線基板。
  14. 前記脱離防止層が前記母相を形成する導電性材料と同じ材料により形成されていることを特徴とする請求項１３に記載の配線基板。
  15. 前記バリアメタル層における前記低弾性率粒子の含有率が前記バリアメタル層の膜厚方向において連続的に変化しており、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率が、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くなっていることを特徴とする請求項１０に記載の配線基板。
  16. 前記母相を形成する導電性材料が、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｐｄからなる群から選択された１種の金属又は１種以上の金属を含む合金であることを特徴とする請求項１０乃至１５のいずれか１項に記載の配線基板。
  17. 前記母相を形成する導電性材料がＮｉＰであることを特徴とする請求項１６に記載の配線基板。
  18. 前記低弾性率粒子が、シリコーン樹脂、フッ素樹脂、アクリル樹脂、ニトリル樹脂及びウレタン樹脂からなる群から選択された１種又は２種以上の樹脂により形成されていることを特徴とする請求項１０乃至１７のいずれか１項に記載の配線基板。
  19. 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置が、請求項１乃至９のいずれか１項に記載の半導体装置であることを特徴とする半導体パッケージ。
  20. 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記配線基板が、請求項１０乃至１８のいずれか１項に記載の配線基板であることを特徴とする半導体パッケージ。
  21. 配線基板と、この配線基板に実装された半導体装置と、前記半導体装置の端子パッドを前記配線基板の端子パッドに接続する半田バンプと、を有し、前記半導体装置が、請求項１乃至９のいずれか１項に記載の半導体装置であり、前記配線基板が、請求項１０乃至１８のいずれか１項に記載の配線基板であることを特徴とする半導体パッケージ。
  22. 前記バリアメタル層と前記半田バンプとの間に、前記母相を形成する導電性材料と前記半田バンプを形成する半田とが合金化して形成された金属間化合物層が形成されており、前記金属間化合物層中にも前記低弾性率粒子が分散されていることを特徴とする請求項１９乃至２１のいずれか１項に記載の半導体パッケージ。
  23. 前記半田バンプ中に配置された樹脂部材を有することを特徴とする請求項１９乃至２２のいずれか１項に記載の半導体パッケージ。
  24. 請求項１９乃至２３のいずれか１項に記載の半導体パッケージを有することを特徴とする電子機器。
  25. 携帯電話、ノートパソコン、デスクトップパソコン、液晶デバイス、インターポーザー又はモジュールであることを特徴とする請求項２４に記載の電子機器。
  26. 半導体ウエハの表面に形成された端子パッドに、低弾性率粒子を含有しためっき液によりめっきを施すことにより、導電性材料からなる母相中に前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子が分散されたバリアメタル層を形成する工程と、前記半導体ウエハをダイシングして複数の半導体チップに切り分ける工程と、を有することを特徴とする半導体装置の製造方法。
  27. 前記バリアメタル層を形成する工程において、１つのめっき浴中に前記半導体ウエハを浸漬し、前記バリアメタル層の堆積中に前記めっき浴の温度、ｐＨ又は撹拌条件を変化させることにより、前記バリアメタル層における前記低弾性率粒子の含有率を前記バリアメタル層の膜厚方向において連続的に変化させ、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くすることを特徴とする請求項２６に記載の半導体装置の製造方法。
  28. 前記バリアメタル層を形成する工程が、前記めっき浴の温度を第１の温度として前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第１の温度からこの第１の温度よりも高い第２の温度に変化させて前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第２の温度からこの第２の温度よりも低い第３の温度に変化させて前記バリアメタル層の堆積を行う工程と、を有することを特徴とする請求項２７に記載の半導体装置の製造方法。
  29. 配線基板本体の表面に形成された端子パッドに、低弾性率粒子を含有しためっき液によりめっきを施すことにより、導電性材料からなる母相中に前記母相よりも弾性率が低い材料からなる複数の低弾性率粒子が分散されたバリアメタル層を形成する工程を有することを特徴とする配線基板の製造方法。
  30. 前記バリアメタル層を形成する工程において、１つのめっき浴中に前記配線基板本体を浸漬し、前記バリアメタル層の堆積中に前記めっき浴の温度、ｐＨ又は撹拌条件を変化させることにより、前記バリアメタル層における前記低弾性率粒子の含有率を前記バリアメタル層の膜厚方向において連続的に変化させ、前記バリアメタル層の下層部及び上層部における前記低弾性率粒子の含有率を、前記下層部と前記上層部との間の中間部における前記低弾性率粒子の含有率よりも低くすることを特徴とする請求項２９に記載の配線基板の製造方法。
  31. 前記バリアメタル層を形成する工程が、前記めっき浴の温度を第１の温度として前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第１の温度からこの第１の温度よりも高い第２の温度に変化させて前記バリアメタル層の堆積を行う工程と、前記めっき浴の温度を前記第２の温度からこの第２の温度よりも低い第３の温度に変化させて前記バリアメタル層の堆積を行う工程と、を有することを特徴とする請求項３０に記載の配線基板の製造方法。
JP2006547877A 2004-11-25 2005-11-25 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器 Expired - Fee Related JP4778444B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006547877A JP4778444B2 (ja) 2004-11-25 2005-11-25 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004341002 2004-11-25
JP2004341002 2004-11-25
PCT/JP2005/021729 WO2006057360A1 (ja) 2004-11-25 2005-11-25 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器
JP2006547877A JP4778444B2 (ja) 2004-11-25 2005-11-25 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器

Publications (2)

Publication Number Publication Date
JPWO2006057360A1 JPWO2006057360A1 (ja) 2008-06-05
JP4778444B2 true JP4778444B2 (ja) 2011-09-21

Family

ID=36498093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006547877A Expired - Fee Related JP4778444B2 (ja) 2004-11-25 2005-11-25 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器

Country Status (4)

Country Link
US (2) US20080001288A1 (ja)
JP (1) JP4778444B2 (ja)
CN (1) CN100468674C (ja)
WO (1) WO2006057360A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005044510B4 (de) * 2005-09-16 2011-03-17 Infineon Technologies Ag Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode
EP2071619A1 (en) * 2006-10-05 2009-06-17 NEC Corporation Semiconductor package and method for producing semiconductor package
GB2444775B (en) * 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
WO2009096216A1 (ja) * 2008-01-30 2009-08-06 Nec Corporation 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
KR101009067B1 (ko) * 2008-10-20 2011-01-18 삼성전기주식회사 솔더 범프를 갖는 반도체 패키지 및 그 제조방법
DE102009022660B3 (de) * 2009-05-26 2010-09-16 Semikron Elektronik Gmbh & Co. Kg Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung
US8561626B2 (en) 2010-04-20 2013-10-22 Masco Corporation Of Indiana Capacitive sensing system and method for operating a faucet
US9620469B2 (en) 2013-11-18 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming post-passivation interconnect structure
DE102011004171A1 (de) * 2011-02-15 2012-08-16 Brose Fahrzeugteile GmbH & Co. Kommanditgesellschaft, Würzburg Temperierelement und Verfahren zur Befestigung eines Elektrobauteils an dem Temperierelement
US20130043573A1 (en) * 2011-08-15 2013-02-21 Advanced Analogic Technologies (Hong Kong) Limited Solder Bump Bonding In Semiconductor Package Using Solder Balls Having High-Temperature Cores
TWI484610B (zh) * 2012-07-09 2015-05-11 矽品精密工業股份有限公司 半導體結構之製法與導電凸塊
TWI621132B (zh) * 2015-12-10 2018-04-11 南茂科技股份有限公司 凸塊結構與其製作方法
CN107644930B (zh) * 2016-07-20 2019-12-27 深圳市瑞丰光电子股份有限公司 Led支架及具有其的led器件、led灯具
KR20180093464A (ko) * 2017-02-13 2018-08-22 삼성전기주식회사 공통 모드 필터
CN109788643A (zh) * 2017-11-10 2019-05-21 泰连公司 铝基可焊接的触头
US10790362B2 (en) * 2017-11-30 2020-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
EP3729496A4 (en) * 2017-12-19 2021-11-03 INTEL Corporation BARRIER MATERIALS BETWEEN BOSSES AND PELLETS
CN109830485B (zh) * 2019-02-27 2020-10-30 武汉天马微电子有限公司 一种显示面板、其制备方法及显示装置
JP7197933B2 (ja) * 2021-05-27 2022-12-28 石原ケミカル株式会社 アンダーバリアメタルとソルダー層とを含む構造体
JP2023048283A (ja) * 2021-09-28 2023-04-07 Tdk株式会社 金属端子付き電子部品

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
US3718962A (en) * 1970-09-28 1973-03-06 Gen Electric High temperature metallic diffusion coating
US4182781A (en) * 1977-09-21 1980-01-08 Texas Instruments Incorporated Low cost method for forming elevated metal bumps on integrated circuit bodies employing an aluminum/palladium metallization base for electroless plating
EP0308971B1 (en) * 1987-09-24 1993-11-24 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
US4897669A (en) * 1988-10-14 1990-01-30 Fuji Xerox Co., Ltd. Thermal transfer recording media
DE68912932T2 (de) * 1989-05-12 1994-08-11 Ibm Deutschland Glas-Keramik-Gegenstand und Verfahren zu dessen Herstellung.
US5158657A (en) * 1990-03-22 1992-10-27 Canon Kabushiki Kaisha Circuit substrate and process for its production
JP2959215B2 (ja) * 1991-08-08 1999-10-06 松下電器産業株式会社 電子部品およびその実装方法
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
US6028364A (en) * 1994-09-20 2000-02-22 Hitachi, Ltd. Semiconductor device having a stress relieving mechanism
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5925930A (en) * 1996-05-21 1999-07-20 Micron Technology, Inc. IC contacts with palladium layer and flexible conductive epoxy bumps
JPH10173006A (ja) * 1996-12-09 1998-06-26 Hitachi Ltd 半導体装置および半導体装置の製造方法
US6372624B1 (en) * 1997-08-04 2002-04-16 Micron Technology, Inc. Method for fabricating solder bumps by wave soldering
JP3976915B2 (ja) * 1998-02-09 2007-09-19 シャープ株式会社 二次元画像検出器およびその製造方法
JP3539195B2 (ja) * 1998-03-25 2004-07-07 株式会社村田製作所 導電ペーストおよびそれを用いたセラミック基板の製造方法
KR100352865B1 (ko) * 1998-04-07 2002-09-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조방법
JP3204451B2 (ja) * 1999-01-26 2001-09-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 接合材料及びバンプ
JP3505433B2 (ja) * 1999-05-21 2004-03-08 三洋電機株式会社 半導体装置
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
JP2001319992A (ja) * 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
US6426282B1 (en) * 2000-05-04 2002-07-30 Applied Materials, Inc. Method of forming solder bumps on a semiconductor wafer
TWI248384B (en) * 2000-06-12 2006-02-01 Hitachi Ltd Electronic device
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
JP3400440B2 (ja) * 2001-09-18 2003-04-28 沖電気工業株式会社 半導体装置及びその製造方法
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
JP2003338516A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
JP2005116931A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 電気的接合用端子及びその製造方法、半導体装置及びその実装方法
TWI239574B (en) * 2004-03-18 2005-09-11 Ind Tech Res Inst The method of conductive particles dispersing
JP4050732B2 (ja) * 2004-08-30 2008-02-20 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2006057360A1 (ja) 2008-06-05
US20110304029A1 (en) 2011-12-15
CN100468674C (zh) 2009-03-11
WO2006057360A1 (ja) 2006-06-01
CN101076884A (zh) 2007-11-21
US20080001288A1 (en) 2008-01-03

Similar Documents

Publication Publication Date Title
JP4778444B2 (ja) 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器
US8952271B2 (en) Circuit board, semiconductor device, and method of manufacturing semiconductor device
KR100414383B1 (ko) 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법
US7939939B1 (en) Stable gold bump solder connections
US8101514B2 (en) Semiconductor device having elastic solder bump to prevent disconnection
US7078822B2 (en) Microelectronic device interconnects
US20070152331A1 (en) Tin-bismuth (Sn-Bi) family alloy solder and semiconductor device using the same
JP5208500B2 (ja) 組込方法及びこの方法により製造されたアセンブリ
US20070023910A1 (en) Dual BGA alloy structure for improved board-level reliability performance
KR20030090481A (ko) 비도전성 접착제로 ｉｃ 칩을 기판에 본딩하는 방법과형성된 조립물
JP3700598B2 (ja) 半導体チップ及び半導体装置、回路基板並びに電子機器
US6891274B2 (en) Under-bump-metallurgy layer for improving adhesion
US20040183195A1 (en) [under bump metallurgy layer]
JP2008098285A (ja) 半導体装置
TWI223883B (en) Under bump metallurgy structure
US20070117265A1 (en) Semiconductor Device with Improved Stud Bump
KR101009192B1 (ko) 반도체 장치의 범프 구조물 및 그 제조방법
US20040256737A1 (en) [flip-chip package substrate and flip-chip bonding process thereof]
Isozaki et al. Development of low cost, highly reliable CSP using gold-gold interconnection technology
EP4270475A1 (en) Semiconductor package having a thick logic die
JP2001156207A (ja) バンプ接合体及び電子部品
KR20070053555A (ko) 배리어층이 형성된 플립 칩 실장 구조
KR101565551B1 (ko) 플립칩 실장체 및 상기 플립칩 실장 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080609

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110701

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees