JP4774613B2 - Nonvolatile semiconductor memory device and program method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるバーチャルグランド型メモリセルアレイを有し、たとえば、メモリセル行を複数に分割し、分割によりアクセス可能となったメモリセル行の一部に対し複数ビットを並列に書き込み可能な不揮発性半導体記憶装置と、そのプログラム方法とに関する。
【０００２】
【従来の技術】
いわゆるバーチャルグランド(Vertual Ground:ＶＧ）型メモリセルアレイ構造では、たとえば、ｐ型半導体基板または半導体基板の主面に形成されたｐウエルなどの表面部に、素子間を電気的に絶縁する誘電体分離層を形成せずに、単に、ビット線方向に長いｎ⁺ 不純物領域（ソース・ドレイン不純物領域）がワード線方向に所定間隔をおいて並行ストライプ状に繰り返し形成されている。
ソース・ドレイン不純物領域間のｐウエル表面部上に、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜を介してゲート電極が積層されている。このため、ｐウエル表面部は、メモリトランジスタのチャネル形成領域として機能する。
【０００３】
ＦＧ（フローティングゲート）型の場合、最下層のゲート絶縁膜上に電荷蓄積手段として導電膜からなるフローティングゲートが形成され、その上にＯＮＯ(Oxide-Nitride-Oxide) 膜などのゲート間絶縁膜を介してコントロールゲートが形成されている。コントロールゲートは、通常、ワード線方向のメモリトランジスタ間で共通に設けられたワード線を兼用する。
【０００４】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型の場合、チャネル形成領域上に、ＯＮＯ膜を介在させてゲート電極が形成されている。この場合、ＯＮＯ膜内の窒化膜と酸化膜との界面付近および窒化膜中に離散するキャリアトラップが電荷蓄積手段として機能する。
このようなチャネルに対向した面内および膜厚方向に離散化された電荷蓄積手段を用いる他のデバイスとしては、ＭＮＯＳ型、ナノ結晶型などが存在する。
なお、ゲート電極をワード線と兼用させる場合と、孤立パターンにて形成したゲート電極を、ワード線として形成された上層メタル配線で接続する場合とがある。
【０００５】
上記した何れのタイプにおいても、上記ソース・ドレイン不純物領域がビット線、または上層の主ビット線に連なる副ビット線として機能する。また、ワード線が、通常、ソース・ドレイン不純物領域と直交して並行ストライプ状に配置されている。
このように構成されたＶＧ型メモリセルアレイでは、誘電体分離層が不要でソース・ドレイン不純物領域がワード線方向の２セルで共通となっているため、メモリセル面積が小さいという利点がある。
【０００６】
【発明が解決しようとする課題】
ＶＧ型メモリセルアレイでは、あるワード線に接続された一つのメモリトランジスタを書き込みまたは読み出す際に、当該動作対象のメモリトランジスタのチャネル形成領域に隣接する２本のソース・ドレイン不純物領域間に、所定の読み出しドレイン電圧または書き込みドレイン電圧を印加する。
【０００７】
ところが、これらソース・ドレイン不純物領域は、ワード線方向に隣接する２つの非選択メモリトランジスタとそれぞれ共有されているため、その印加電圧が当該非選択メモリトランジスタの外側に位置する他の２つのソース・ドレイン不純物領域の電圧を規制する。
すなわち、選択メモリトランジスタとワード線を共有して隣接した２つの非選択メモリトランジスタを動作させないためには、両外側に位置する２つのソース・ドレイン不純物領域それぞれに、隣り合うソース・ドレインと同程度の電圧を印加する必要が生じる。このことは更に外側の、また更に外側のソース・ドレイン不純物領域にも当てはまる。
このようにして、一つのメモリトランジスタのソース・ドレイン不純物領域の電圧を規定すると、その影響が同じワード線に連なる他のソース・ドレイン不純物領域に外側に向かって次々に波及し、最後はメモリセルアレイ端のメモリトランジスタにまで至る。
【０００８】
以上の電圧設定上の不利益により、従来のメモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタの１つを任意に選択するランダムアクセスは可能であるが、複数のメモリトランジスタを同時にアクセスするシリアルアクセスはできない。
また、たとえアクセスができたとしても、これはたまたま電圧設定上の制約に適合した場合のみで、このような条件付きのアクセスは実用に耐えない。したがって、従来のメモリセルアレイでは、１本のワード線に接続された複数のメモリトランジスタを任意に、かつ独立に動作させることができない。
その結果、従来のメモリセルアレイを用いた不揮発性メモリ装置では、ワード線一括、あるいはそれに近い高速動作ができず、ビットコストが小さいため大容量用途に適合できても、高速動作が要求される用途に使えないという不利益がある。
【０００９】
本発明の目的は、いわゆるＶＧ型メモリセルアレイの１つのメモリセル行に対し、その行内の複数のメモリセルへの並列書き込みを可能とし、かつ、当該メモリセル行のプログラムを完結する過程で、アクセス対象を同一行内で順次変えながら連続的に複数回の並列書き込みを行う場合よりもトータルのプログラム時間が短縮された不揮発性半導体記憶装置およびそのプログラム方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係る不揮発性半導体記憶装置は、列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、上記メモリセルアレイを動作させるための周辺回路とを有し、上記メモリセルアレイの各メモリバンクが、連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、から構成され、上記各メモリセルが、チャネル形成領域と、上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、コントロールゲートと、行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、を有し、上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有され、上記周辺回路が、上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する制御回路を含む。
【００１１】
上記制御回路は、上記第２のステージにおいて、書き込みを行い、書き込み後のデータを読み出して検証する。
あるいは、上記プログラム動作が、上記第１および第２のステージに加え、第２のステージによる書き込み後のデータを読み出して検証する第３のステージを含む。
あるいは、上記制御回路は、一つの上記プログラム動作内で、上記第１のステージの後に、上記第２および第３のステージを検証結果が書き込み十分となるまで複数回繰り返す。
【００１２】
上記書き込みデータを行単位で保持するデータ保持回路が上記周辺回路内で上記サブアレイごとに配置され、上記制御回路がデータ保持回路を制御し、少なくとも２つのサブアレイに対し異なるタイミングで上記第１のステージを実行する。
また、書き込み後のデータを読み出して検証するステージを上記プログラム動作に含み、書き込み時に上記書き込みデータを保持し、上記検証時に読み出しデータを保持するデータ保持回路と、上記読み出しデータを所定の閾値と比較し、比較結果が書き込み十分となったときに、データ保持回路の保持電圧を、より大きな振幅の電圧に変化させる検証回路とが上記周辺回路内で上記サブアレイごとに配置されている。
【００１３】
メモリセルアレイの具体的構成に関し、好適に、上記コントロールゲートが、上記メモリトランジスタのゲートを兼ね、かつ、同一列内のメモリセル間で共有されている。
また、好適に、行方向に縦続接続された複数の上記メモリトランジスタの各チャネル形成領域間に配置され、チャネル形成領域と逆導電型の半導体不純物領域からなるビット線と、同一行内の各メモリセル内において、メモリトランジスタと一方のビット線との間でチャネル形成領域の一部に対し単層の誘電体膜を介して容量結合したワード線と、上記各メモリセル内に形成され、ワード線が容量結合した上記チャネル形成領域の一部でチャネルを制御するセレクトトランジスタとをさらに有している。この場合、さらに好適に、チャネル形成領域を共有した２つのメモリトランジスタが１メモリセル内に形成され、当該２つのメモリトランジスタ間に、上記２つのメモリトランジスタとチャネル形成領域を共有した上記セレクトトランジスタが形成されている。
【００１４】
前記した目的を達成するために、本発明の第２の観点に係る不揮発性半導体記憶装置のプログラム方法は、列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、上記メモリセルアレイを動作させるための周辺回路とを有し、上記メモリセルアレイの各メモリバンクが、連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、から構成され、上記各メモリセルが、チャネル形成領域と、上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、コントロールゲートと、行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、を有し、上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有されている、不揮発性半導体記憶装置のプログラム方法であって、上記方法が以下の諸ステップ、すなわち、上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する、各ステップを含む。
【００１５】
本発明によれば、メモリセルアレイ内の各サブアレイにおいて、たとえばチャネルがオンできない電圧を所定数おきのコントロールゲートに印加することにより、一行を複数に電気的に分割する。この分割により、一つのメモリセルにおいて設定したバイアス電圧の影響が分割箇所で遮断され、それより外側の他のメモリセルに影響しなくなる。この結果として、たとえば行方向に数ビットおきに点在する複数のメモリセルに対し同時アクセスが可能となる。そして、このアクセス箇所に書き込むべきビットが同時にデータロードされ、このビット単位に対し、連続して書き込みとベリファイが行われる。このとき、サブアレイ間で見ると、プログラム動作を構成するデータロードなどのステージを単位としてプログラム動作の実行タイミングがシフトしている。
【００１６】
【発明の実施の形態】
図１は、本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【００１７】
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、入出力回路４、制御回路５およびチャージ回路６を有する。
なお、この図には、電源回路およびアドレスバッファ等は省略している。
また、図中の入出力回路４は、カラム選択回路ＣＳ、センスアンプＳＡ、書き込み回路ＷＲ、カラムラッチ回路ＣＬＨ、入出力バッファＩ／ＯＢＵＦ等、書き込み，消去および読み出しに必要なビット線側の回路全てを含む。
【００１８】
ロウデコーダ２は、アドレス信号ＡＤＲを受けて、それに応じてメモリセルアレイ１内に配列された複数のワード線ＷＬの何れかまたは全部を選択し、選択したワード線ＷＬを、読み出し、書き込みまたは消去に応じた電圧に変化させて活性化する。
【００１９】
カラムデコーダ３は、アドレス信号ＡＤＲを受けて、それに応じて入出力回路４内のカラム選択回路ＣＳを制御し、メモリセルアレイ１内に配列された複数のビット線ＢＬを、たとえば所定本数おきに選択する。
【００２０】
カラム選択回路ＣＳは、読み出し時に、選択されたビット線の全てをセンスアンプＳＡに接続し、書き込み時に、選択されたビット線の全てを書き込み回路ＷＲに接続する。
【００２１】
読み出し時には、メモリセル内の記憶データが、選択されたビット線ＢＬからカラム選択回路ＣＳを経てセンスアンプＳＡにより検出され、検出結果は、カラムラッチ回路ＣＬＨを経て入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積される。
これは、後述するように、本実施形態で一括して読み出されるデータが所定ビットおきに離散的であるからである。複数回の読み出しを経て１行の記憶データが全て揃ったら、たとえば所定のワード単位で、読み出しデータＤ_out として外部のデータバス等に出力される。
あるいは、離散的に読み出されたデータは、バッファリングしないで、そのまま１ワードの記憶データとして扱い、外部のデータバス等へ出力してもよい。
【００２２】
また、書き込み時には、外部からの入力データＤ_inを入出力バッファＩ／ＯＢＵＦに一旦蓄積しておいて、必要に応じてカラムラッチ回路ＣＬＨにロードした後、カラム選択回路ＣＳにより離散的に選択された複数のビット線ＢＬを単位として、複数回の書き込み動作により、１行のデータをビット線電圧からメモリトランジスタのしきい値電圧に変換しながら、メモリセル内に書き込む。
あるいは、外部からの入力データＤ_inが離散的に書き込む１ワードの記憶データとして送られてくる場合、入力データをバッファリングしないで、順次、メモリセルアレイ内に書き込んでもよい。
【００２３】
本発明の実施形態に係るメモリセルアレイ１は、複数のサブアレイ（以下、バンクという）に分割されている。たとえば図２に示すように、１ぺージが５１２Ｂｙｔｅの規模の２つのバンク、すなわち第１のバンクＢＫ１と第２のバンクＢＫ２とを有する。バンクＢＫ１に対しカラムラッチ回路ＣＬＨ１が接続され、バンクＢＫ２にカラムラッチ回路ＣＬＨ２が接続されている。また、各バンクは、詳細は後述するが、ビット線方向の共通線として、コントロールゲート線ＣＬがビット線ＢＬと対で設けられている。コントロールゲート線ＣＬは、ビット線ＢＬ１本に対し１本である場合と、ビット線ＢＬ１本に対し２本存在する場合とがある。
なお、バンクの個数は２個に限定されず、４個，８個など任意に決めることができる。バンク間の制御の詳細は後述する。
【００２４】
これらコントロールゲート線ＣＬは、制御回路５に接続されている。
制御回路５は、カラムデコーダ３でデコードされた制御信号を受けて、予め決められた規則にしたがって、１ワード線に接続されたメモリセル行を電気的に分割し、また分割箇所を変更する。具体的に、分割箇所とすべきコントロールゲート線ＣＬの電圧を初期電圧から遮断電圧に切り替え、分割箇所を解除するときは、逆に遮断電圧から初期電圧に切り替える。
また、制御回路５は、書き込み許可信号ＷＥなどの各種許可信号を受けて動作モードを切り換えたり、クロックＣＬＫを基に動作タイミングを制御する。また、所望の動作に応じて入出力回路４、あるいはロウデコーダ２の出力電圧等を制御する。
【００２５】
チャージ回路６は、ビット線ＢＬに接続されている。チャージ回路６は、カラムデコーダ３からのディスチャージ信号ＤＩＳまたはプリチャージ信号ＰＲＥを受けて、所定のビット線を充放電する。
【００２６】
以下、各バンク内のメモリセルアレイ構成例について図３〜図８に関連付けて説明し、その後、本実施形態に係るプログラム動作について詳述する。
【００２７】
本実施形態に係るバンクを構成する１つのメモリセルは、電荷蓄積層ＣＡＭを有する２つのメモリトランジスタＭＴ１，ＭＴ２の間に、セレクトトランジスタＳＴを配置した構成を有している。構造的には、１メモリセルのソースとドレイン間の中央部にセレクトゲート（ワード線ＷＬ）を配置し、その両側にコントロールゲートＣＧへの印加電圧に応じて電荷蓄積量が制御される電荷蓄積層ＣＡＭを配置している。
本実施形態に係るバンクは、各メモリセルＭＣｉｊのセレクトトランジスタＳＴのセレクトゲートがワード線ＷＬに接続され、ソース、ドレインの両方がビット線ＢＬに接続され、電荷蓄積層を制御するコントロールゲート線ＣＬがビット線ＢＬと平行に配置されたアレイ構造を有する。
【００２８】
本実施形態においては、１つの電荷蓄積層ＣＡＭの記憶データを１ビットと仮定する。本実施形態に係るメモリセルでは、セレクトゲート１つが２つのビットに相対しているため、ビット当たりのメモリセルサイズが小さい。
なお、コントロールゲートＣＧとワード線ＷＬはポリシリコン等により形成され、ビット線ＢＬはｎ⁺ 不純物拡散層により形成される。
【００２９】
本実施形態に係るバンクに関し、コントロールゲートをワード線方向に隣接するメモリセルのそれと分離するか共有するかで２種類のセルアレイ構造、具体的には、コントロールゲート分離型とコントロールゲート共有型の２つのセルアレイ構造が存在する。
【００３０】
図３から図５に、コントロールゲート分離型バンクを示す。
図３はコントロールゲート分離型バンクを示す等価回路図、図４はコントロールゲート分離型バンクのワード線方向（行方向）の概略的な断面図、図５はコントロールゲート分離型バンクの一部の平面図である。
【００３１】
コントロールゲート分離型バンク１Ａは、ｉ×ｊ個のメモリセルＭＣ１１，Ｍ１２…，ＭＣ２１，ＭＣ２２，…，Ｍｉｊがマトリックス状に配列されている。なお、図３においては、図面の簡単化のため、２行４列（２×４）の８個のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４のみを示している。
【００３２】
各メモリセルＭＣ１１〜ＭＣ２４は、上述したように、電荷蓄積層ＣＡＭを有する２つのメモリトランジスタ、すなわち第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２とを有する。第１および第２メモリトランジスタ間に、セレクトトランジスタＳＴがチャネル形成領域を共有するように配置されている。
１行目に配列されたメモリセルＭＣ１１〜ＭＣ１４のセレクトトランジスタＳＴのゲートがワード線ＷＬ１に共通に接続され、２行目に配列されたメモリセルＭＣ２１〜ＭＣ２４のセレクトトランジスタのゲートがワード線ＷＬ２に共通に接続されている。実際には、セレクトトランジスタＳＴのゲートは、図４に示すように、ワード線ＷＬにより構成される。
【００３３】
第１列に配置されたメモリセルＭＣ１１とＭＣ２１の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ１に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ１に接続されている。
同様に、第２列に配置されたメモリセルＭＣ１２とＭＣ２２の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ２に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ２に接続されている。第３列に配置されたメモリセルＭＣ１３とＭＣ２３の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ３に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ３に接続されている。第４列に配置されたメモリセルＭＣ１４とＭＣ２４の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ４に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ４に接続されている。
【００３４】
各メモリセルのソースが、行方向の一方側に隣り合う他のメモリセルのドレインに接続され、各メモリセルのドレインが行方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通化されたソースとドレインは、ビット線方向（列方向）で他のソースとドレインの接続箇所を結ぶライン状のソース・ドレイン不純物領域（ｎ⁺ 不純物拡散層）により構成されている。このようにして形成されたソース・ドレイン不純物領域は、図５に示すように、バンク全体では平行ストライプ状のパターンとなる。
本実施形態では、これらのソース・ドレイン不純物領域を、そのままビット線ＢＬ１，ＢＬ２，ＢＬ３，…として用いている。
ただし、各ソース・ドレイン不純物領域の上層にメタル配線層からなるビット線ＢＬ１，ＢＬ２，ＢＬ３，…を設けてもよい。この場合、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、対応する下層のソース・ドレイン不純物領域と適宜コンタクトを取りながら列方向に配線される。
【００３５】
図６から図８に、コントロールゲート共有型バンクを示す。
図６はコントロールゲート共有型バンクを示す等価回路図、図７はコントロールゲート共有型バンクの行方向の概略的な断面図、そして図８はコントロールゲート共有型バンクの一部の平面図である。
【００３６】
図６に示すコントロールゲート共有型バンク１Ｂは、図３のコントロールゲート分離型バンク１Ａと同様に、たとえば、ｉ×ｊ個のメモリトランジスタＭＣ１１，Ｍ１２…，ＭＣ２１，ＭＣ２２，…，Ｍｉｊがマトリックス状に配列されている。なお、図６においては、図面の簡単化のため、２行４列（２×４）の８個のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４のみを示している。
【００３７】
このコントロールゲート共有型バンク１Ｂが、コントロールゲート分離型バンク１Ａと異なる点は、各メモリセルの第１メモリトランジスタＭＴ１が、隣接するメモリセルの第２メモリトランジスタＭＴ２とコントロールゲートＣＧを共有しており、２列のメモリセル境界で隣り合う第１および第２メモリトランジスタＭＴ１，ＭＴ２が共通のコントロールゲート線ＣＬに接続されていることにある。
【００３８】
具体的には、第１列に配置されたメモリセルＭＣ１１とＭＣ２１の第１メモリトランジスタＭＴ１のコントロールゲートが、図面で左隣の図示しないメモリセルＭＣ１０，ＭＣ２０の第２メモリトランジスタＭＴ２のコントロールゲートとともにコントロールゲート線ＣＬ０に接続されている。
同様に、メモリセルＭＣ１１とＭＣ２１の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１２，ＭＣ２２の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ１に接続されている。メモリセルＭＣ１２とＭＣ２２の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１３，ＭＣ２３の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ２に接続されている。メモリセルＭＣ１３とＭＣ２３の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１４，ＭＣ２４の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ３に接続されている。メモリセルＭＣ１４とＭＣ２４の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣の図示しないメモリセルＭＣ１５，ＭＣ２５の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ４に接続されている。
【００３９】
その他の構造は、上述したコントロールゲート分離型バンクと略同様であることから、ここではその詳細な説明は省略する。
【００４０】
電荷蓄積層ＣＡＭに関しては、コントロールゲート分離型の場合はフローティングゲート（ＦＧ）、または、離散したトラップが形成された窒化膜を含む誘電体膜であり、コントロールゲート共有型の場合は離散したトラップが形成された窒化膜を含む誘電体膜である。
メモリトランジスタＭＴ１，ＭＴ２のそれぞれにおいて、コントロールゲートとｐウエルとの間に、ＭＯＮＯＳ型の場合、酸化膜と窒化膜との界面を含むように積層された複数の誘電体膜が形成されている。
ＦＧ型あるいはナノ結晶型の場合、少なくもコントロールゲート直下の部分に複数の誘電体膜が形成され、その膜間に単一膜状の、あるいは無数の微細径粒に分散された導電物質が埋め込まれている。当該導電物質、あるいは、上記酸化膜と窒化膜との界面および窒化膜中のキャリアトラップは、メモリトランジスタの電荷蓄積手段として機能する。
【００４１】
メモリトランジスタは、この電荷蓄積手段の電荷蓄積量に応じてしきい値電圧Ｖthが変化する。
チャネルホットエレクトロン（ＣＨＥ）注入を用いて書き込みを行う場合、この電荷蓄積量は、たとえば、書き込み時にオンとなったチャネルに加わる横方向電界によって変化し、横方向電界はビット線電圧に応じて決まる。すなわち、ビット線の電圧設定の有無としてメモリセルに伝達された書き込みデータは、書き込み時にしきい値電圧Ｖthの差に変換されて、メモリセル内に記憶される。
読み出しの際は、両ビット線間に所定の読み出しドレイン電圧を印加した状態で、記憶データの論理に応じてメモリトランジスタがオンまたはオフする電圧を、コントロールゲート線を介してメモリトランジスタのゲートに印加する。これにより、メモリトランジスタがオンする場合のみ、チャネルを介して両ビット線間に電流が流れ、ビット線電圧が変化する。このビット線電圧変化の有無をセンスアンプＳＡ等で検出して読み出す。すなわち、読み出しの場合は、書き込みの場合と逆に、記憶データが、メモリトランジスタのしきい値電圧Ｖthの差からビット線電圧差に変換されることで、外部に伝達可能となる。
【００４２】
なお、電荷蓄積層ＣＡＭとしては、ＭＯＮＯＳ（あるいはＭＮＯＳ）型のものを用いることは望ましい。その理由は以下の通りである。
【００４３】
ＭＯＮＯＳ型不揮発性半導体メモリトランジスタでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中、または、窒化膜と、その上に形成されたトップ酸化膜との界面のキャリアトラップが空間的に（すなわち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、最下層のボトム誘電体膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【００４４】
このボトム誘電体膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、ボトム誘電体膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるボトム誘電体膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【００４５】
本実施形態のメモリセルでは、書き込み速度の向上を目的として、ＣＨＥをソース側から注入するソースサイド注入型ＭＯＮＯＳ（またはＮＭＯＳ）トランジスタが実現されている。
【００４６】
このソースサイドＣＨＥ注入の原理を、図９に模擬的に示す。
書き込み時に、メモリトランジスタのソース側に配置されたセレクトゲートＳＧに相対的に低い電圧、コントロールゲートＣＧに相対的に高い電圧を与える。このとき、セレクトゲートＳＧと電荷蓄積層ＣＡＭとの境界にあるチャネル形成領域表面に高い横方向電界が発生する。その結果、図中矢印で示すように、エネルギー的に励起された電荷（チャネルホットエレクトロン）が電荷蓄積層ＣＡＭにソース側から注入される。その注入効率は、高電界をドレイン側で発生させて、電荷を電荷蓄積層ＣＡＭにドレイン側から注入する通常のＣＨＥ注入方式より高く、よって書き込み時間の低減が可能である。
【００４７】
なお、このソースサイドＣＨＥ注入は、電荷蓄積層がフローティングゲートであるＦＧ型、窒化膜を含むＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタの両方に適用可能である。
【００４８】
ＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタは、ＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積層のソース側とドレイン側に独立に２値情報を書き込むことが可能である。この場合、たとえばソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込む。
読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって、書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことができる。
したがって、前述したコントロール共有型の場合には、ＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタが好適である。
【００４９】
図１０は、ＭＯＮＯＳ型メモリトランジスタの具体的な構造例を示す断面図である。
このメモリトランジスタは、ｐウエルＷのチャネル形成領域中央部上に形成されワード線ＷＬに接続されたセレクトトランジスタのゲート電極ＧＴと、ゲート電極ＧＴと絶縁分離され、チャネル方向両側に設けられた第１メモリトランジスタのコントロールゲートＣＧＬと、第２メモリトランジスタのコントロールゲートＣＧＲを有する。コントロールゲートＣＧＬ，ＣＧＲと、ビット線ＢＬまたはチャネル形成領域端部との間に、ゲート誘電体膜１０ａ，１０ｂが形成されている。
【００５０】
ゲート誘電体膜１０ａは、ボトム誘電体膜１１ａ，窒化膜１２ａ，トップ誘電体膜１３ａを含んでいる。同様に、ゲート誘電体膜１０ｂは、ボトム誘電体膜１１ｂ，窒化膜１２ｂ，トップ誘電体膜１３ｂを含んでいる。
ゲート電極ＧＴは、ソース側とドレイン側で空間的に分離された２つのコントロールゲートＣＧＬ，ＣＧＲとゲート絶縁膜１０ａ，１０ｂとの積層パターンの間に、単層の誘電体膜１４を介して埋め込まれている。このゲート電極ＧＴは、図示しないワード線ＷＬをなす上層配線層に接続され、ワード線方向のメモリセル間で共通に接続されている。
【００５１】
このようにして、チャネル形成領域中央部に、ワード線に接続されＭＯＳ構造を有したセレクトトランジスタＳＴが形成されている。また、斜めイオン注入で形成したポケット領域ＰＣＴおよび拡散層（ビット線ＢＬ）の上部では、電荷蓄積手段を含むＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロールゲートＣＧＬ，ＣＧＲが配置されている。
このゲートＧＴとコントロールゲートＣＧＬ，ＣＧＲとの組合せは、基本的にスプリットゲート構造のソースサイド注入タイプのメモリセルと同一である。セレクトトランジスタは、書き込み時にソースサイド注入を効率よく行うために用いられる。また、消去時には電荷蓄積手段が過剰消去された場合でも、メモリトランジスタの消去状態でのしきい値電圧Ｖthを一定に保持する役割を果たす。このため、このセレクトトランジスタのしきい値電圧は、たとえば０．５Ｖと１Ｖとの間に設定される。
【００５２】
なお、ボトム誘電体膜１１ａ，１１ｂとして、通常の熱酸化法により形成された酸化珪素膜、その酸化珪素膜を窒化して形成された酸化窒化珪素膜を用いる。また、ＦＮトンネリング特性を示す誘電体膜、たとえばＦＮ窒化珪素膜、ＦＮ酸化窒化珪素膜、あるいはこれらと他の膜との多層膜等のいずれかをボトム誘電体膜として用いることができる。ＦＮトンネリング特性を示す誘電体膜を用いた場合、ソースサイド注入における、伝導帯側のエネルギー障壁が通常の酸化珪素膜の場合の３．２ｅＶより低減され、ホットエレクトロンの注入効率がさらに改善される。
【００５３】
図１１は、入出力回路の一部およびチャージ回路の具体的構成を含む回路図である。図１１には、上述したカラム選択回路ＣＳ，カラムラッチ回路ＣＬＨおよびセンスアンプＳ／Ａを含み、一つのプログラムが完結するページ単位でデータの書き込みおよび読み出しを制御するページバッファを示す。
【００５４】
一つのビット線に接続されたページバッファの各ユニットは、２個のインバータＩＮＶ１，ＩＮＶ２と、６個のＭＯＳトランジスタＭ０〜Ｍ５を有している。インバータＩＮＶ１，ＩＮＶ２は互いの入力と出力が接続されており、カラムラッチ回路ＣＬＨを構成する。その一方のノードＬＡＴが、ｎＭＯＳトランジスタＭ０を介してビット線に接続されている。ｎＭＯＳトランジスタＭ０のゲートは、書き込み許可信号ＷＥに基づいて活性化される制御信号ＰＧＭによって、全ユニットで同時に制御される。
【００５５】
カラムラッチ回路のノードＬＡＴはｎＭＯＳトランジスタＭ３を介してデータ線Ｉ／Ｏに接続され、カラムラッチ回路の他のノードはｎＭＯＳトランジスタＭ４を介してデータ補線Ｉ／Ｏ＿に接続されている。２つのｎＭＯＳトランジスタＭ３，Ｍ４のゲートは、カラム選択信号ＣＳＬによって制御される。
また、このカラムラッチ回路の他のノードに、ソースが接地されたｎＭＯＳトランジスタＭ５のドレインが接続されている。ｎＭＯＳトランジスタＭ５のゲートは、リセット信号ＲＳＴによって制御される。
【００５６】
さらに、電源電圧Ｖ_CCの供給線とカラムラッチ回路の他のノードとの間に、２つのｐＭＯＳトランジスタＭ１，Ｍ２が縦続接続されている。
ｐＭＯＳトランジスタＭ１のソースが電源電圧Ｖ_CCの供給線に接続され、そのドレインがｐＭＯＳトランジスタＭ２のソースに接続され、そのゲートがビット線ＢＬに接続されている。ｐＭＯＳトランジスタＭ１は、ビット線ＢＬの電圧が、そのしきい値電圧を越えたときにオンし、ビット線ＢＬの電圧が、そのしきい値電圧以下のときはオフ状態を維持する。
ｐＭＯＳトランジスタＭ２のドレインが、カラムラッチ回路の他のノードに接続されている。ｐＭＯＳトランジスタＭ２のゲートは、制御信号ＳＥＮＳＥによって、全ユニットで同時に制御される。ｐＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタＭ１のオン／オフに応じて、カラムラッチ回路の他のノードを電源電圧Ｖ_CCにプルアップするときのタイミング制御を行う。
【００５７】
このような構成のページバッファのユニットは、ビット線ごとに設けられている。
【００５８】
ディスチャージ回路は、ビット線放電を制御するｎＭＯＳトランジスタＤＭをビット線の数だけ有する。各ｎＭＯＳトランジスタＤＭのドレインが対応するビット線ＢＬに接続され、そのソースが接地線に接続されている。全てのｎＭＯＳトランジスタＤＭのゲートは、ディスチャージ信号ＤＩＳにより同時に制御される。
【００５９】
プリチャージ回路は、ビット線充電を制御するｎＭＯＳトランジスタＰＭ０〜ＰＭ２を有する。ｎＭＯＳトランジスタＰＭ０〜ＰＭ２のドレインは電源電圧Ｖ_CCの供給線に接続され、そのソースが対応するビット線に接続されている。ｎＭＯＳトランジスタＰＭ０〜ＰＭ２のそれぞれが、図１１の例では、３本ごとのビット線に接続されている。同じ符号のｎＭＯＳトランジスタが同一のプリチャージ信号によって制御される。すなわち、周期的に配置された複数のｎＭＯＳトランジスタＰＭ０のゲートは、プリチャージ信号ＰＲＥ０によって同時に制御される。同様にして、複数のｎＭＯＳトランジスタＰＭ１のゲートがプリチャージ信号ＰＲＥ１によって同時に制御され、複数のｎＭＯＳトランジスタＰＭ２のゲートがプリチャージ信号ＰＲＥ２によって同時に制御される。
このように同時に制御されるｎＭＯＳトランジスタの周期は、バンクのワード分割の周期に対応して決められる。この図１１の例では、メモリセルアレイ１内にコントロールゲート共有型バンクを有しており、そのワード分割後の最小単位がワード線方向での３個ごとのセル（６ビットごと）の集合となる。この構成に対応して、３本ごとにビット線を同時にプリチャージするようにプリチャージ回路が構成されている。
【００６０】
次に、図面に関連付けてコントロールゲート共有型バンクに対するプログラム動作について説明する。図１２は、コントロールゲート共有型メモリセルアレイに対するプログラム条件を示す図である。
以下、図１２において、コントロールゲート共有型バンクの第１，第４列のメモリセルＭＣ１１，ＭＣ１４の第２メモリトランジスタに同時に書き込みおよびベリファイを行う場合を説明する。
【００６１】
コントロールゲート共有型に関しその電荷蓄積層を窒化膜を含むＭＯＮＯＳ型とした場合、書き込み対象のメモリセルＭＣ１１，ＭＣ１４のソース側に接続されたビット線ＢＬ０，ＢＬ３に０Ｖ、ドレイン側に接続されたビット線ＢＬ１，ＢＬ４に５Ｖまたは０Ｖ、セレクトトランジスタＳＴのゲートに接続されたワード線ＷＬ１に低い電圧の０．８Ｖ、書き込み対象である第２メモリトランジスタＭＴ２のコントロールゲートに接続されたコントロールゲート線ＣＬ１，ＣＬ４に高い電圧の６Ｖを加える。
メモリセルＭＣ１１，ＭＣ１４内の選択されない左側ビット部（第１メモリトランジスタＭＴ１）に対しては、その部分の記憶データの種類にかかわらず所望のチャネル電流が流れるような伝達の役割を持たすため、第１メモリトランジスタＭＴ１のコントロールゲートに接続されたコントロールゲート線ＣＬ０，ＣＬ３に適切な電圧Ｖpassを加える。
これらのバイアス条件により、選択ビットであるメモリセルＭＣ１１，ＭＣ１４の第２メモリトランジスタＭＴ２にプログラムが行われる。
【００６２】
一方、書き込み対象のメモリセルＭＣ１１，ＭＣ１４間に位置する他のメモリセルＭＣ１２，Ｍ１３は、誤書き込みを避けるため、メモリセルＭＣ１２の第２メモリトランジスタＭＴ２とメモリセルＭＣ１３の第１メモリトランジスタに共通に接続されたコントロールゲート線ＣＬ２の電圧を０Ｖとし、チャネル電流を阻止する。これによって、当該２つのメモリセルＭＣ１２，ＭＣ１３は非選択となる。以上のコントロールゲート線ＣＬ１，ＣＬ２，…に印加する電圧は、制御回路５により選択的に供給される。
また、非選択のワード線ＷＬ２に対しては０Ｖを加え、チャネル電流を阻止している。
結局、このコントロールゲート共有型バンク１Ｂでは、選択されたワード線ＷＬ１に関し、６ビット毎のプログラムが可能となる。
【００６３】
１回のプログラム動作は、実際には、データロード，書き込みおよびベリファイの３ステップを経て完結する。以下、周辺回路の制御も含めた、より詳しいプログラム制御を、図１１，図１３の図面に関連付けて説明する。
図１３（Ａ）〜（Ｋ）は、プログラム動作時の各種信号線の電圧変化を示すタイミングチャートである。これらの図では、コントロールゲート線ＣＬ１に制御されるメモリセルＭ１１の第２メモリトランジスタＭＴ２にハイレベルのデータ“０”を記憶する場合を例示する。
【００６４】
初期状態では、バンクに接続された全てのビット線ＢＬ０，ＢＬ１，…および全てのワード線ＷＬ１，ＷＬ２，…を０Ｖで保持している。また、図１１の各種制御線に関しては、ｐＭＯＳトランジスタＭ２をオフさせるため制御信号ＳＥＮＳＥがハイレベルで維持されている以外は、全ての制御信号がローレベルで維持されている。
【００６５】
データロードのステップでは、カラム選択信号ＣＳＬ１をハイレベルにすると、カラムスイッチを構成するｎＭＯＳトランジスタＭ３，Ｍ４がオンする。これにより、データ線Ｉ／Ｏのハイレベルの書き込みデータ“０”がラッチ回路のノードＬＡＴ１に伝達され、データ補線Ｉ／Ｏ＿のローレベルのデータがラッチ回路の他のノードに伝達される。このようにして、データ線のデータがページバッファ内に入力されラッチ回路で保持される。
【００６６】
つぎに、書き込みのステップにおいて、プログラム信号ＰＧＭをローレベルからハイレベルに立ち上げ、ｎＭＯＳトランジスタＭ０をオンさせ、ハイレベルの書き込みデータ“０”を、選択されたビット線ＢＬ１にカラムラッチ回路から伝達する。その後、選択されたワード線ＷＬ１に０．８Ｖのセレクトゲートパルスを印加し、同時に、選択されたコントロールゲート線ＣＬ１に６Ｖの書き込みパルスを印加する。また、選択されたコントロールゲート線ＣＬ１の左隣の他のコントロールゲート線ＣＬ０にチャネルがオンする程度の電圧Ｖpassを印加する。
【００６７】
選択されたメモリセルにおいて、書き込みデータ“０”によってハイレベルとなったビット線ＢＬ１の電圧５Ｖがドレイン電圧となり、ビット線ＢＬ０の電圧０Ｖがソース電圧、コントロールゲート線ＣＬ１の印加電圧６Ｖがゲート電圧となる。これらに加え、選択されたワード線ＷＬ１の印加電圧０．８Ｖおよび隣りのコントロールゲート線ＣＬ０の印加電圧Ｖpassによって、メモリセルＭＣ１１内にチャネルが形成される。このチャネル内にソース（ビット線ＢＬ０）から供給された電子がソースとドレイン間の電界によって加速される。このとき、選択されたワード線ＷＬ１に印加されたセレクトゲート電圧０．８Ｖは、セレクトトランジスタＳＴと第２メモリトランジスタＭＴ２との境界付近で、チャネル内を走行する電子がエネルギー的に十分に励起される値に定められている。このため、チャネル内の電子が第２メモリトランジスタＭＴ２のソース端に至る直前でホットエレクトロンとなる確率が高くなる。このようにして生成されたホットエレクトロンの一部が、第２メモリトランジスタＭＴ２内の電荷蓄積層ＣＡＭにソース側から効率よく注入される。その結果、メモリトランジスタＭＣ１１の第２メモリトランジスタＭＴのしきい値電圧Ｖｔｈが、低い消去状態から、より高い状態に変化する。
【００６８】
続くベリファイのステップでは、まず、ディスチャージパルスＤＩＳを印加して、ｎＭＯＳトランジスタＤＭをオンさせ、全てのビット線ＢＬ０，ＢＬ１，…を放電する。放電後の全てのビット線は再びフローティング状態となる。
つぎに、プリチャージ信号ＰＲＥ０を立ち上げて、読み出し対象のビットが記憶されたメモリセルＭＣ１１に接続した左側のビット線ＢＬ０を電源電圧Ｖ_CCに充電する。
その後、読み出し対象セルＭ１１に接続されたワード線ＷＬ１およびコントロールゲート線ＣＬ１を、それぞれ所定の電圧に立ち上げる。また、読み出し対象セルＭＣ１１に接続された他のコントロールゲート線ＣＬ０に、チャネルが十分オンする電圧Ｖｏｎを印加する。これにより、読み出し対象セルＭＣ１１がオンし、０Ｖでフローティング状態であったビット線ＢＬ１が、コントロールゲート線ＣＬ１の印加電圧ＶcgR から、読み出し対象ビットの第２メモリトランジスタＭＴ２のしきい値電圧Ｖthを引いた電圧に充電される。
【００６９】
このビット線ＢＬ１の充電電圧は、ページバッファ内のｐＭＯＳトランジスタＭ１のゲートに伝達され、このゲート電圧でｐＭＯＳトランジスタＭ１がオン可能か否かが検知される。具体的には、ワード線ＷＬ１およびコントロールゲート線ＣＬ１を立ち下げた後、読み出し電圧の検出信号ＳＥＮＳＥをハイレベルからローレベルに変化させる。
【００７０】
このとき、ビット線ＢＬ１に読み出された電圧ＶBL1 が次の式（１）を満たすときは、ｐＭＯＳトランジスタＭ１がオンする。
【数１】
ＶBL1 ＝ＶcgR −Ｖth＜Ｖ_CC−｜Ｖth(M1)｜…（１）
ここで、（ＶcgR −Ｖth）は、前記したように、コントロールゲート線ＣＬ１の印加電圧ＶcgR から第２メモリトランジスタＭＴ２のしきい値電圧Ｖthを引いた、ビット線ＢＬ１の充電電圧である。また、Ｖ_CCは電源電圧、Ｖth(M1)はｐＭＯＳトランジスタＭ１のしきい値電圧である。
ｐＭＯＳトランジスタＭ１がオンすると、ビット線ＢＬ１に対応したカラムラッチ回路において、ノードＬＡＴ１と反対側の他のノードが電源電圧Ｖ_CCにプルアップされ、ノードＬＡＴ１がハイレベルから接地電位０Ｖに引き下げられる。
これにより、書き込みが十分であることが検出される。
【００７１】
一方、ビット線ＢＬ１に読み出された電圧ＶBL1 が次の式（２）を満たすときは、ｐＭＯＳトランジスタＭ１がオフのままとなる。
【数２】
ＶBL1 ＝ＶcgR −Ｖth＞Ｖ_CC−｜Ｖth(M1)｜…（２）
この場合、ｐＭＯＳトランジスタＭ１がオンしないので、ノードＬＡＴ１はハイレベルのままとなる。したがって、この場合、書き込みが未だ十分でないことが検出される。
【００７２】
以上に述べてきたデータロード，書き込みおよびベリファイのステップからなるプログラム動作は、３セル毎、すなわちＭＣ１１，ＭＣ１４，…の第２メモリトランジスタＭＴ２に対して並列に実行される。このとき、ハイレベルのデータ“０”を書き込まないセルに対しては、データロード時にカラムラッチ回路の書き込み側のノードＬＡＴがローレベルとなるため、この時点で、上記した“書き込み十分”と等価であると見なされる。
また、データロード，書き込みおよびベリファイのステップからなるプログラム動作は、並列に書き込むセルに対応した全てのカラムラッチ回路のノードＬＡＴにローレベルが揃うまで繰り返される。
【００７３】
なお、詳細は省略するが、この回路構成で第１メモリトランジスタＭＴ１側にプログラム動作を行う場合、ページバッファ内のカラムスイッチおよびカラムラッチ回路は、一つ下位側のものを用いる。つまり、メモリセルＭ１１の第１メモリトランジスタＭＴ１に書き込むべきデータは、カラム選択信号ＣＳＬ０によって制御されるカラムスイッチからノードＬＡＴ０に入力され、ビット線ＢＬ０を介してメモリセルＭＣ１１内に書き込まれる。また、ベリファイ読み出しにおいても、ビット線ＢＬ０側を０Ｖのフローティング状態とすることで、ノードＬＡＴ０を有したカラムラッチ回路に読み出される。
【００７４】
図１４は、コントロールゲート分離型メモリセルアレイに対するプログラム条件を示す図である。なお、ここではメモリセルＭＣ１１，ＭＣ１３の右側の第２メモリトランジスタＭＴ２に対してプログラムを行う場合を例に説明する。
【００７５】
コントロールゲート分離型に関しその電荷蓄積層をフローティングゲートＦＧとした場合、書き込み対象のメモリセルＭＣ１１，ＭＣ１３のソース側に接続されたビット線ＢＬ０，ＢＬ２に０Ｖ、ドレイン側に接続されたビット線ＢＬ１，ＢＬ３に５Ｖまたは０Ｖ、セレクトトランジスタＳＴのゲートに接続されたワード線ＷＬ１に低い電圧の１．５Ｖ、書き込み対象である第２メモリトランジスタＭＴ２のコントロールゲートが接続されたコントロールゲート線ＣＬＲ１，ＣＬＲ３に高い電圧の１２Ｖを加える。
メモリセルＭＣ１１，ＭＣ１３内の選択されない左側ビット部（第１メモリトランジスタＭＴ１）に対しては、その部分の記憶データの種類にかかわらず所望のチャネル電流が流れるような伝達の役割を持たすため、第１メモリトランジスタＭＴ１のコントロールゲートに接続されたコントロールゲート線ＣＬＬ１，ＣＬＬ３に適切な電圧Ｖpassを加える。
これらのバイアス条件により、書き込み対象のメモリセルＭＣ１１，ＭＣ１３の第２メモリトランジスタＭＴ２にプログラムが行われる。
【００７６】
一方、書き込み対象のメモリセルＭＣ１１，ＭＣ１３間に位置する他のメモリセルＭＣ１２，ＭＣ１４は、誤書き込みを避けるため、第１メモリトランジスタＭＴ１のコントロールゲートが接続されたコントロールゲート線ＣＬＬ２，ＣＬＬ４、および第２メモリトランジスタＭＴ２のコントロールゲートが接続されたコントロールゲート線ＣＬＲ２，ＣＬＲ４の電圧を０Ｖとし、チャネル電流を阻止する。これによって、当該２つのメモリセルＭＣ１２，ＭＣ１４は非選択となる。以上のコントロールゲート線ＣＬＬ、ＣＬＲに印加する電圧は、制御回路５により選択的に供給される。
また、非選択のワード線ＷＬ２に対しては０Ｖを加え、チャネル電流を阻止している。
結局、このコントロールゲート分離型バンク１Ａでは、選択されたワード線ＷＬ１に関し、４ビット毎のプログラムが可能となる。
【００７７】
このコントロールゲート分離型バンク１Ａにおいて、データロード，書き込みおよびベリファイからなる１つのプログラム動作が、図１３とほぼ同様な制御により遂行される。
【００７８】
ここで、ワード線単位のビットをページとし、そのページサイズを５１２Ｂｙｔｅと仮定する。上述した２種類のバンク１Ａ，１Ｂでは、ワード線方向に４ビット毎または６ビット毎のプログラムが可能であった。以下、説明を分かりやすくするため、ページ内で８ビット毎にプログラムを行うものと仮定する。よって、１ワード内で同時にプログラムするビット数は６４Ｂｙｔｅ（＝５１２Ｂｙｔｅ÷８）である。
以後、この６４Ｂｙｔｅのプログラム全体をプログラム命令という。プログラム命令は、図１５に示すように、データロードに引き続き、書き込みとベリファイの組合せを何回か繰り返したものとなる。前述したように、データロードは、プログラムデータをビット線に接続されたカラムラッチ回路にロードするステップであり、書き込みは、ワード線，コントロールゲート線およびビット線を書き込み時の電圧に変化させることで書き込みパルスを書き込み対象のビットに印加するステップであり、ベリファイは、書き込み対象のビットに関しメモリトランジスタのしきい値電圧が所望の値に達したか否かを検証する読み出しステップである。プログラム命令内の書き込みステップとベリファイステップの繰り返し回数は、同時プログラムするバイト数およびしきい値電圧のバラツキなどに依存し変動するものであるが、ここでは簡略化のため、以後、２回に統一する。
【００７９】
上記した仮定の下、本発明のようにメモリセルアレイを複数のバンクに分割していない従来の不揮発性メモリ装置に関し、１ページあたりのプログラム時間を計算する。この従来の不揮発性メモリ装置においては、ワード線方向に８ビット毎にある６４Ｂｙｔｅに対しデータロード，書き込み，ベリファイ，書き込み，ベリファイからなるプログラム命令を実行する。続いて、その隣にある６４Ｂｙｔｅに対し同様なプログラム命令を実行する。この６４Ｂｙｔｅに対する同時に行うプログラム命令を順次８回繰り返すことで１ページ（５１２Ｂｙｔｅ）のプログラムが完了する。
【００８０】
図１６は、この従来の不揮発性メモリ装置のプログラム手順を図解したものである。この図で、データロードは“Ｌ”で表記し、その時間を４μｓと仮定する。書き込みは“Ｗ”で表記し、その時間を１０μｓと仮定する。ベリファイは“Ｖ”で表記し、その時間を１０μｓと仮定する。結局、１ページのプログラム時間は、３５２μｓ（＝（４μｓ＋１０μｓ＋１０μｓ＋１０μｓ＋１０μｓ）×８）となる。
この場合のプログラム速度は１．４５ＭＢｙｔｅ／ｓ（＝５１２Ｂｙｔｅ／３５２μｓ）と換算される。このプログラム速度は、最低で２〜３ＭＢｙｔｅ／ｓが必要なメモリカード用途の要求速度を満たしていない。
【００８１】
以下に、この従来の不揮発性メモリ装置のプログラム速度を比較基準とした場合、より高速なプログラムが可能な本発明の不揮発性メモリ装置におけるプログラム動作手順の実施形態を幾つか説明する。
本発明の不揮発性メモリ装置では、メモリセルアレイを複数のバンクに分割し、バンク間でプログラム命令の実行を時間をシフトしながら実行する。ここで、そのシフトの単位として“ステージ”という概念を導入する。ステージは、データロード，書き込み或いはベリファイといった各動作ステップを単独で、または複数組み合わせたものである。
【００８２】
第１のプログラム動作
第１のプログラム動作においては、データロードを第１のステージ、書き込みとベリファイの繰り返し２回を第２のステージとし、この第１および第２ステージにより１プログラム命令を構成する。
【００８３】
ここでは、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でページ２をプログラムすることとする。その場合のプログラム手順の概念図を図１７に示す。
最初にバンクＢＫ１のページ１内で８ビット毎に点在するビットの集合（以後、第１の６４Ｂｙｔｅという、図では「６４Ｂｙｔｅ▲１▼」と表記）に対しプログラム命令を実行する。このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２のページ２内の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。
その後、バンクＢＫ２内の第１の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ１の第１の６４Ｂｙｔｅの最後のベリファイＶが終了するのと同時に開始する。また、このとき同時に、バンクＢＫ１の上記第１の６４Ｂｙｔｅから１ビットずれたビットの集合（以後、第２の６４Ｂｙｔｅという、図では「６４Ｂｙｔｅ▲２▼」と表記）のデータロードＬを開始する。
その後、バンクＢＫ１内の第２の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ２の第１の６４Ｂｙｔｅの最後のベリファイＶが終了するのと同時に開始する。また、このとき同時に、バンクＢＫ２内の第２の６４Ｂｙｔｅに対しデータロードを開始する。
【００８４】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００８５】
このプログラム動作の合計時間は６４４μｓと計算され、１ページあたりのプログラム時間に換算すると３２２μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると３０μｓ短縮された。
【００８６】
第２のプログラム動作
第２のプログラム動作においては、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ１つのステージとし、第１〜第５のステージにより１プログラム命令を構成する。
【００８７】
ここでは、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でページ２をプログラムすることとする。その場合のプログラム手順の概念図を図１８に示す。
最初にバンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令を実行する。
このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令を開始する。さらに１ステージ（１０μｓ）の経過後に、バンクＢＫ２内の第１の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ１の第１の６４Ｂｙｔｅの最初のベリファイＶと同時に開始する。
【００８８】
その後、バンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令が終了したら、カラムラッチ回路が初めて開放される。したがって、そのプログラム命令の終了と同時に、バンクＢＫ１の第２の６４Ｂｙｔｅのデータロードを開始する。
その後、バンクＢＫ１の第２の６４Ｂｙｔｅの第２ステージ（書き込みＷ）の開始、あるいは、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了のどちらか遅い方に同期して、バンクＢＫ２の第２の６４ＢｙｔｅのデータロードＬを開始する。図ではプログラム命令内の書き込みとベリファイの繰り返し回数を２回に統一し、バンクＢＫ１の第２の６４Ｂｙｔｅの第２ステージ（書き込みＷ）の開始と、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了は同じである。ところが、実際には、この繰り返し回数は１回の場合もあり、また３回、あるいは４回以上の場合もある。したがって、ここで遅い方に同期してバンクＢＫ２の第２の６４ＢｙｔｅのデータロードＬを開始させないと、以後、規則的な動作が出来なくなる。上記した遅い方に同期させるという制御は、この規則的な動作を保証するためである。
【００８９】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００９０】
このプログラム動作の合計時間は４１０μｓと計算され、１ページあたりのプログラム時間に換算すると２０５μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると１４７μｓ短縮された。
【００９１】
第３のプログラム動作
第３のプログラム動作は、第２のプログラム動作の変形であり、ここでも、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ１つのステージとする。
【００９２】
第１および第２のプログラム動作と同様に、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でベージ２をプログラムすることとする。その場合のプログラム手順の概念図を図１９に示す。
【００９３】
上述した第１および第２のプログラム動作では、データロード時間が４μｓと書き込みまたはベリファイの時間１０μｓより短かった。ところが、書き込みまたはベリファイの時間が短縮され、データロード時間より短くなると、上述した第１および第２のプログラム動作において、繰り返し回数が多い書き込みやベリファイに待機時間ができてしまい、全体のプログラム時間短縮に不利となる。
【００９４】
このような理由から、第３のプログラム動作では、最初に３０μｓの時間をかけて１ページ分のデータロードを行う。ただし、２ビット／セル記憶の場合にページ一括のデータロードを行うには、たとえば図１１に示す回路構成では、ページバッファがもう一つ必要となる。
ここでは、プログラム命令が２種類ある。プログラム命令１は、第１の６４Ｂｙｔｅに適用されるもので、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第１〜第５のステージにより１プログラム命令を構成する。プログラム命令２は、第２〜第８の６４Ｂｙｔｅに適用されるもので、書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第６〜第９のステージにより１プログラム命令を構成する。
【００９５】
まず、最初の３０μｓ時間において、バンクＢＫ１のページ１（５１２Ｂｙｔｅ）のデータロードを一括して行う。続いて次の３０μｓの時間において、バンクＢＫ２のページ２（５１２Ｂｙｔｅ）のデータロードを一括して行う。
バンクＢＫ２のデータロード終了時点から、バンクＢＫ１の第２〜第５ステージ（書き込みＷとベリファイＶの２回の繰り返し）の実行を開始する。また、その途中の第２ステージの終了時点に同期して、バンクＢＫ２の第２〜第５ステージ（書き込みＷとベリファイＶの２回の繰り返し）の実行を開始する。
その後、バンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令１が終了したら、カラムラッチ回路が初めて開放される。したがって、そのプログラム命令１の終了と同時に、バンクＢＫ１の第２の６４Ｂｙｔｅの書き込みを開始する。
【００９６】
その後、バンクＢＫ１の第２の６４Ｂｙｔｅの第７ステージ（ベリファイＶ）の開始、あるいは、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令１の終了のどちらか遅い方に同期して、バンクＢＫ２の第２の６４Ｂｙｔｅの書き込みＷを開始する。図ではプログラム命令内の書き込みとベリファイの繰り返し回数を２回に統一し、バンクＢＫ１の第２の６４Ｂｙｔｅの第７ステージ（ベリファイＶ）の開始と、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了は同じである。ところが、実際には、この繰り返し回数は１回の場合もあり、また３回、あるいは４回以上の場合もある。したがって、ここで遅い方に同期してバンクＢＫ２の第２の６４Ｂｙｔｅの書き込みＷを開始させないと、以後、規則的な動作が出来なくなる。上記した遅い方に同期させるという制御は、この規則的な動作を保証するためである。
【００９７】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００９８】
このプログラム動作の合計時間は３９０μｓと計算され、１ページあたりのプログラム時間に換算すると１９５μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると１５７μｓ短縮された。
【００９９】
第４のプログラム動作
第４のプログラム動作は、図２０に示すように、メモリセルアレイを８個のバンクに分割し、それぞれのバンクにロウデコーダおよびカラムラッチ回路を設けた不揮発性メモリ装置に適用される。
データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第１〜第５のステージにより１プログラム命令を構成する。
【０１００】
図２１に、第１の６４Ｂｙｔｅに対するプログラム動作の概念図を示す。他の第２〜第８の６４Ｂｙｔｅの各プログラム動作は、それぞれが、この図２１と同じとなるので図示は省略した。
【０１０１】
最初にバンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令を実行する。このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令を開始する。
同様に、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ３の第１の６４Ｂｙｔｅのプログラム命令を開始する。
このような単純に１ステージずつずらしてプログラム命令を行う制御は、８個のバンクそれぞれがカラムラッチ回路を有しているのでカラムラッチ回路の開放を待つ必要がないことに起因して可能となった。
【０１０２】
同様な動作を、第３〜第８のバンクにおける第１の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１〜ページ８の第１の６４Ｂｙｔｅの合計である５１２Ｂｙｔｅのプログラム命令の実行が終了する。
以上の動作を、残りの第２〜第８の６４Ｂｙｔｅに対しても順次繰り返すことで、８バンク合計４０９６Ｂｙｔｅのプログラム動作が完了する。
【０１０３】
このプログラム動作の１ページ分に相当する５１２Ｂｙｔｅあたりのプログラム時間は１２０μｓと計算される。この１ページあたりのプログラム時間は、図１６と比較すると２３２μｓ短縮された。
【０１０４】
なお、この第４のプログラム動作は８バンク構成のメモリセルアレイで説明したが、図２１の場合、１つの６４Ｂｙｔｅに対しプログラム命令の実行が終了するのに必要な時間が５０μｓで、次に同じバンクでプログラム動作が開始するのが、その後、７０μｓ（＝１２０μ−５０μｓ）が経過したときである。したがって、カラムラッチ回路の空き時間が７０μｓと長い。
そこで、たとえば半分の４バンク構成とすることができる。この場合でも、カラムラッチ回路が待機するようなことはなく（カラムラッチ回路の空き時間：３０μｓ）、１ページ当たりのプログラム時間は上記した８バンク構成の場合と同じ１２０μｓとなる。
【０１０５】
第５のプログラム動作
本発明におけるプログラム命令は、データロードと書き込みのステップを含めばよく、ベリファイは必ずしも必要でない。メモリトランジスタの構造等により１回の書き込みで所望のしきい値電圧が得られ、高い書き込み精度が保証される場合である。
第５のプログラム動作では、このベリファイを省略している。したがって、データロード，書き込みをそれぞれ一つのステージとし、プログラム命令を、この２つの第１および第２ステージで構成する。
【０１０６】
ここでは、図２２に示すように、メモリセルアレイを４つのバンクに分けている。各バンクに、カラムラッチ回路とロウデコーダを備える。また、各バンクのページサイズが上述した他のプログラム動作におけるページサイズの２倍、すなわち１０２４Ｂｙｔｅ（＝５１２Ｂｙｔｅ×２）に設定されている。同時に書き込みされるバイト数が１２８Ｂｙｔｅと他のプログラム動作の２倍となるので、データロード時間も２倍の８μｓとなる。
【０１０７】
図２３に、第１の１２８Ｂｙｔｅに対するプログラム動作の概念図を示す。他の第２〜第８の１２８Ｂｙｔｅの各プログラム動作は、それぞれが、この図２３と同じとなるので図示は省略した。
【０１０８】
最初にバンクＢＫ１の第１の１２８Ｂｙｔｅに対し、データロードＬ（８μｓ）と書き込みＷ（１０μｓ）とからなるプログラム命令を実行する。このプログラム命令の書き込みＷの開始と同時に、バンクＢＫ２の第１の１２８Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の１２８Ｂｙｔｅのプログラム命令を開始する。
同様に、バンクＢＫ２の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ３の第１の１２８Ｂｙｔｅのプログラム命令を開始する。また、バンクＢＫ３の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ４の第１の１２８Ｂｙｔｅのプログラム命令を開始する。
このような単純に１ステージずつずらしてプログラム命令を行う制御は、４個のバンクそれぞれがカラムラッチ回路を有しているのでカラムラッチ回路の開放を待つ必要がないことに起因して可能となった。
【０１０９】
これにより、ページ１〜ページ４の第１の１２８Ｂｙｔｅの合計である５１２Ｂｙｔｅのプログラム命令の実行が終了する。
以上の動作を、残りの第２〜第８の１２８Ｂｙｔｅに対しても順次繰り返すことで、４バンク合計８１９２Ｂｙｔｅのプログラム動作が完了する。
【０１１０】
このプログラム動作の１ページ分に相当する５１２Ｂｙｔｅあたりのプログラム時間は４８μｓと計算される。一方、図１６において、１プログラム命令をデータロードと書き込みの２ステージ構成とすると、その１ページ分のプログラム時間は１１２μｓとなる。したがって、この図１６のようにプログラム命令を順次行う場合と比較すると、第５のプログラム動作によって１ページあたりのプログラム時間が６４μｓ短縮された。
【０１１１】
【発明の効果】
本発明によれば、メモリセルアレイを構成する各サブアレイごとに、同一行内で電気的に分割したサブアレイの一部に対し並列プログラムができる。したがって、一行のプログラムを完結するのに分割数に応じた数回のプログラム動作ですむ。このとき、サブアレイ間でプログラム動作の実行タイミングがシフトしているので、総プログラム時間が短縮された。
以上より、いわゆるバーチャルグランド型のメモリセルアレイのプログラム時間が大幅に短縮された。
【図面の簡単な説明】
【図１】実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図２】実施形態に係る不揮発性メモリ装置のバンク構成の第１の例を示すブロック図である。
【図３】実施形態に係るコントロールゲート分離型バンクの等価回路図である。
【図４】実施形態に係るコントロールゲート分離型バンクのワード線方向（行方向）の概略的な断面図である。
【図５】実施形態に係るコントロールゲート分離型バンクの一部の平面図である。
【図６】実施形態に係るコントロールゲート共有型バンクの等価回路図である。
【図７】実施形態に係るコントロールゲート共有型バンクの行方向の概略的な断面図である。
【図８】実施形態に係るコントロールゲート共有型バンクの一部の平面図である。
【図９】実施形態に係るメモリセルが動作可能なソースサイド注入について説明するための図である。
【図１０】実施形態に係るＭＯＮＯＳ型メモリトランジスタの具体的な構造例を示す断面図である。
【図１１】実施形態に係る不揮発性メモリ装置について、入出力回路の一部およびチャージ回路の具体的構成を含む回路図である。
【図１２】実施形態に係るコントロールゲート共有型メモリセルアレイに対するプログラム条件を示す図である。
【図１３】（Ａ）〜（Ｋ）は、実施形態に係るコントロールゲート共有型メモリセルアレイに対するプログラム動作時の各種信号線の電圧変化を示すタイミングチャートである。
【図１４】実施形態に係るコントロールゲート分離型メモリセルアレイに対するプログラム条件を示す図である。
【図１５】１つのプログラム命令を図解した説明図である。
【図１６】本発明の比較対象として用いた、従来の不揮発性メモリ装置のプログラム手順を図解した説明図である。
【図１７】実施形態に係る第１のプログラム動作の手順を示す概念図である。
【図１８】実施形態に係る第２のプログラム動作の手順を示す概念図である。
【図１９】実施形態に係る第３のプログラム動作の手順を示す概念図である。
【図２０】実施形態に係るメモリセルアレイの第２のバンク構成例を示すブロック図である。
【図２１】実施形態に係る第４のプログラム動作の手順を示す概念図である。
【図２２】実施形態に係るメモリセルアレイの第３のバンク構成例を示すブロック図である。
【図２３】実施形態に係る第５のプログラム動作の手順を示す概念図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、５…制御回路、６…チャージ回路、１０ａ，１０ｂ…ゲート誘電体膜、１１ａ，１１ｂ…ボトム誘電体膜、１２ａ，１２ｂ…窒化膜、１３ａ，１３ｂ…トップ誘電体膜、１４…単層の誘電体膜、ＣＳ…カラム選択回路、ＳＡ…センスアンプ、ＷＲ…書き込み回路、ＣＬＨ…カラムラッチ回路、Ｉ／ＯＢＵＦ…入出力バッファ、ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４…メモリセル、ＭＴ１…第１メモリトランジスタ、ＭＴ２…第２メモリトランジスタ、ＳＴ…セレクトトランジスタ、ＷＬ，ＷＬ１，ＷＬ２…ワード線、ＢＬ０〜ＢＬ４…ビット線、ＣＬＬ１〜ＣＬＬ４，ＣＬＲ１〜ＣＬＲ４，ＣＬ１〜ＣＬ４…コントロールゲート線、ＣＡＭ…電荷蓄積層、ＩＮＶ１，ＩＮＶ２…インバータ、Ｍ１〜Ｍ５，ＤＭ，ＰＭ０〜ＰＭ２…ＭＯＳトランジスタ。[0001]
BACKGROUND OF THE INVENTION
The present invention has a so-called virtual ground type memory cell array, for example, a nonvolatile memory in which a memory cell row is divided into a plurality of bits and a plurality of bits can be written in parallel to a part of the memory cell rows that can be accessed by the division The present invention relates to a semiconductor memory device and a programming method thereof.
[0002]
[Prior art]
In a so-called virtual ground (VG) type memory cell array structure, for example, a dielectric isolation that electrically insulates elements between a p-type semiconductor substrate or a surface portion such as a p-well formed on the main surface of the semiconductor substrate. Without forming a layer, simply n long in the bit line direction⁺ Impurity regions (source / drain impurity regions) are repeatedly formed in parallel stripes at predetermined intervals in the word line direction.
On the surface of the p-well between the source / drain impurity regions, a gate electrode is stacked via a plurality of insulating films including charge storage means in or between the films. For this reason, the p-well surface portion functions as a channel formation region of the memory transistor.
[0003]
In the case of the FG (floating gate) type, a floating gate made of a conductive film is formed as a charge storage means on the lowermost gate insulating film, and an inter-gate insulating film such as an ONO (Oxide-Nitride-Oxide) film is formed thereon. A control gate is formed therethrough. The control gate usually also serves as a word line provided in common between the memory transistors in the word line direction.
[0004]
On the other hand, in the case of a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type, a gate electrode is formed on a channel formation region with an ONO film interposed. In this case, carrier traps scattered in the vicinity of the interface between the nitride film and the oxide film in the ONO film and in the nitride film function as charge storage means.
Other devices using such charge storage means discretized in the in-plane and film thickness direction facing the channel include MNOS type and nanocrystal type.
In some cases, the gate electrode is also used as a word line, and the gate electrode formed in an isolated pattern is connected by an upper layer metal wiring formed as a word line.
[0005]
In any of the types described above, the source / drain impurity regions function as a bit line or a sub-bit line connected to the upper main bit line. The word lines are usually arranged in parallel stripes orthogonal to the source / drain impurity regions.
The VG type memory cell array configured as described above has an advantage that the memory cell area is small because the dielectric isolation layer is unnecessary and the source / drain impurity regions are common to the two cells in the word line direction.
[0006]
[Problems to be solved by the invention]
In the VG type memory cell array, when one memory transistor connected to a certain word line is written or read, there is a predetermined source / drain impurity region between two source / drain impurity regions adjacent to the channel formation region of the memory transistor to be operated. A read drain voltage or a write drain voltage is applied.
[0007]
However, since these source / drain impurity regions are shared by two non-selected memory transistors adjacent in the word line direction, the other two source / drain regions whose applied voltages are located outside the non-selected memory transistor are applied. The voltage of the drain impurity region is regulated.
That is, in order not to operate two adjacent non-selected memory transistors sharing a word line with the selected memory transistor, each of the two source / drain impurity regions located on both outer sides has the same level as the adjacent source / drain. It is necessary to apply a voltage of. This also applies to the outer and further outer source / drain impurity regions.
When the voltage of the source / drain impurity region of one memory transistor is defined in this way, the influence of the memory transistor is continuously spread outwardly to other source / drain impurity regions connected to the same word line, and finally the memory cell array. It reaches to the memory transistor at the end.
[0008]
Due to the above disadvantages in voltage setting, the conventional memory cell array allows random access to arbitrarily select one of a plurality of memory transistors connected to one word line, but accesses a plurality of memory transistors simultaneously. Serial access is not possible.
Moreover, even if access is possible, this happens only when it meets the restrictions on the voltage setting, and such conditional access is not practical. Therefore, in the conventional memory cell array, a plurality of memory transistors connected to one word line cannot be operated arbitrarily and independently.
As a result, a nonvolatile memory device using a conventional memory cell array cannot operate at the same time as a word line or high speed operation, and can be adapted to a large capacity application because of low bit cost. There is a disadvantage that it cannot be used.
[0009]
An object of the present invention is to enable parallel writing to a plurality of memory cells in a row of a so-called VG type memory cell array and to complete the program of the memory cell row. It is an object of the present invention to provide a non-volatile semiconductor memory device and a method for programming the same, in which the total program time is shortened as compared with a case where parallel writing is continuously performed a plurality of times while sequentially changing the target in the same row.
[0010]
[Means for Solving the Problems]
  In order to achieve the above object, a nonvolatile semiconductor memory device according to the first aspect of the present invention provides:A plurality of memory banks each having a plurality of memory columns arranged in the column direction are arranged in the row direction.A memory cell array;the aboveA peripheral circuit for operating the memory cell array, and the memory cell arrayEach memory bankBut,A first subarray that is a set of cell columns that are discretely positioned in the row direction across the other three consecutive cell columns, and adjacent to one side in the row direction of each cell column that constitutes the first subarray A second sub-array that is a set of cell columns; and a third sub-array that is a set of two cell columns adjacent to each other between the cell columns that constitute the first sub-array and the cell columns that constitute the second sub-array. Configured,Each of the memory cells share a channel formation region and the channel formation region, and the first memory transistor, the select transistor, the second memory transistor, and the control gate, which are cascade-connected in the row direction, are adjacent to each other in the row direction. A bit line in the column direction for applying a voltage to a connection point of a memory transistor pair composed of the first memory transistor and the second memory transistor adjacent to each other between two memory cells, and the select transistor forms the channel Connected to the word line capacitively coupled to the region through a single-layer dielectric film,the aboveWith the first memory transistorthe aboveThe second memory transistor is laminated on one end or the other end of the channel formation region with the select transistor interposed therebetween, and a laminated dielectric film including carrier traps therein as a discrete charge storage unit, Each of the control gates is wired in the column direction through the two stacked dielectric films of the memory transistor pair.As a control gate line, Shared by the memory transistor pair, and the peripheral circuit isElectrically between the two adjacent cell rows of the third sub-array;Separation voltage for separationIs applied periodically to the other control gate lines adjacent to one side in the row direction with respect to each control gate line to which the isolation voltage is applied., Pass voltage to conduct the memory transistorApply,For each remaining control gate line,Write voltage for writing data to the memory transistorMarkIn addition,One of the first and second memory transistors included in each memory cell connected to one word line in each cell column constituting the first and second subarrays.When simultaneously writing data, a first stage for extracting data of a predetermined bit unit to be written from input data and loading it to a predetermined location, and the data loaded in the first stage, One of the first and second memory transistors of each of the selected memory cellsThe second stage to write to,Program operations includingA plurality of memory banks included in the memory cell arrayA control circuit is included that is executed while the stage is shifted in units.
[0011]
The control circuit performs writing in the second stage, and reads and verifies data after writing.
Alternatively, the program operation includes, in addition to the first and second stages, a third stage that reads and verifies data after writing by the second stage.
Alternatively, the control circuit repeats the second and third stages a plurality of times after the first stage until the verification result is sufficiently written within one program operation.
[0012]
A data holding circuit for holding the write data in units of rows is arranged for each of the subarrays in the peripheral circuit, and the control circuit controls the data holding circuit, and the first stage at different timings for at least two subarrays. Execute.
In addition, the program operation includes a stage for reading and verifying the data after writing. The data holding circuit holds the write data at the time of writing and holds the read data at the time of verification, and compares the read data with a predetermined threshold value. A verification circuit that changes the holding voltage of the data holding circuit to a voltage having a larger amplitude when the comparison result is sufficient for writing is arranged for each subarray in the peripheral circuit.
[0013]
Regarding a specific configuration of the memory cell array, the control gate preferably serves as the gate of the memory transistor and is shared between memory cells in the same column.
Preferably, a bit line formed between the channel formation regions of the plurality of memory transistors connected in cascade in the row direction and including a semiconductor impurity region having a conductivity type opposite to that of the channel formation region, and each memory cell in the same row A word line capacitively coupled to a part of a channel formation region between the memory transistor and one bit line via a single-layer dielectric film, and the word line formed in each of the memory cells. And a select transistor for controlling the channel in a part of the channel formation region which is capacitively coupled. In this case, more preferably, two memory transistors sharing the channel formation region are formed in one memory cell, and the select transistor sharing the channel formation region with the two memory transistors is between the two memory transistors. Is formed.
[0014]
  In order to achieve the above object, a non-volatile semiconductor memory device programming method according to the second aspect of the present invention includes:A plurality of memory banks each having a plurality of memory columns arranged in the column direction are arranged in the row direction.A memory cell array;the aboveA peripheral circuit for operating the memory cell array, and the memory cell arrayEach memory bankBut,A first subarray that is a set of cell columns that are discretely positioned in the row direction across the other three consecutive cell columns, and adjacent to one side in the row direction of each cell column that constitutes the first subarray A second sub-array that is a set of cell columns; and a third sub-array that is a set of two cell columns adjacent to each other between the cell columns that constitute the first sub-array and the cell columns that constitute the second sub-array. Configured,Each of the memory cells share a channel formation region and the channel formation region, and the first memory transistor, the select transistor, the second memory transistor, and the control gate, which are cascade-connected in the row direction, are adjacent to each other in the row direction. A bit line in the column direction for applying a voltage to a connection point of a memory transistor pair composed of the first memory transistor and the second memory transistor adjacent to each other between two memory cells, and the select transistor forms the channel Connected to the word line capacitively coupled to the region through a single-layer dielectric film,the aboveWith the first memory transistorthe aboveThe second memory transistor is laminated on one end or the other end of the channel formation region with the select transistor interposed therebetween, and a laminated dielectric film including carrier traps therein as a discrete charge storage unit, Each of the control gates is wired in the column direction through the two stacked dielectric films of the memory transistor pair.As a control gate lineA method for programming a nonvolatile semiconductor memory device shared by the memory transistor pair, the method comprising the following steps:Electrically between the two adjacent cell rows of the third sub-array;Separation voltage for separationIs applied periodically to the other control gate lines adjacent to one side in the row direction with respect to each control gate line to which the isolation voltage is applied., Pass voltage to conduct the memory transistorApply,For each remaining control gate line,Write voltage for writing data to the memory transistorMarkIn addition,One of the first and second memory transistors included in each memory cell connected to one word line in each cell column constituting the first and second subarrays.When simultaneously writing data, a first stage for extracting data of a predetermined bit unit to be written from input data and loading it to a predetermined location, and the data loaded in the first stage, One of the first and second memory transistors of each of the selected memory cellsThe second stage to write to,Program operations includingA plurality of memory banks included in the memory cell arrayEach step is executed while the stage is shifted in units.
[0015]
According to the present invention, in each subarray in the memory cell array, for example, a row is electrically divided into a plurality of lines by applying a voltage at which the channel cannot be turned on to every predetermined number of control gates. By this division, the influence of the bias voltage set in one memory cell is cut off at the division location, and other memory cells outside it are not affected. As a result, a plurality of memory cells scattered every several bits in the row direction, for example, can be accessed simultaneously. Then, the bits to be written to the access location are simultaneously loaded with data, and writing and verifying are continuously performed on this bit unit. At this time, when viewed between the sub-arrays, the execution timing of the program operation is shifted in units of stages such as data load constituting the program operation.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing a main configuration of a nonvolatile memory device according to an embodiment of the present invention.
[0017]
The nonvolatile memory device includes a memory cell array 1, a row decoder 2, a column decoder 3, an input / output circuit 4, a control circuit 5, and a charge circuit 6.
In this figure, the power supply circuit, the address buffer, and the like are omitted.
The input / output circuit 4 in the figure includes a column selection circuit CS, a sense amplifier SA, a write circuit WR, a column latch circuit CLH, an input / output buffer I / OBUF, and the like on the bit line side necessary for writing, erasing and reading. Includes everything.
[0018]
In response to the address signal ADR, the row decoder 2 selects any or all of the plurality of word lines WL arranged in the memory cell array 1 and reads, writes, or erases the selected word line WL. It is activated by changing the voltage accordingly.
[0019]
The column decoder 3 receives the address signal ADR and controls the column selection circuit CS in the input / output circuit 4 accordingly, and selects a plurality of bit lines BL arranged in the memory cell array 1, for example, every predetermined number. To do.
[0020]
The column selection circuit CS connects all of the selected bit lines to the sense amplifier SA at the time of reading, and connects all of the selected bit lines to the write circuit WR at the time of writing.
[0021]
At the time of reading, the storage data in the memory cell is detected by the sense amplifier SA from the selected bit line BL via the column selection circuit CS, and the detection result is passed through the column latch circuit CLH and the predetermined address of the input / output buffer I / OBUF. Once accumulated.
This is because, as will be described later, data read in a batch in the present embodiment is discrete every predetermined bit. When all of the data stored in one row is obtained after a plurality of readings, for example, the read data D in predetermined word units._out Is output to an external data bus or the like.
Alternatively, discretely read data may be handled as it is as one word of storage data without being buffered and output to an external data bus or the like.
[0022]
Also, when writing, input data D from the outside_inIs temporarily stored in the input / output buffer I / OBUF, loaded into the column latch circuit CLH as necessary, and then a plurality of times with a plurality of bit lines BL discretely selected by the column selection circuit CS as a unit. In the write operation, data in one row is written into the memory cell while converting the bit line voltage into the threshold voltage of the memory transistor.
Alternatively, external input data D_inMay be sequentially written in the memory cell array without buffering the input data.
[0023]
A memory cell array 1 according to an embodiment of the present invention is divided into a plurality of subarrays (hereinafter referred to as banks). For example, as shown in FIG. 2, one page has two banks having a size of 512 bytes, that is, a first bank BK1 and a second bank BK2. A column latch circuit CLH1 is connected to the bank BK1, and a column latch circuit CLH2 is connected to the bank BK2. As will be described in detail later in each bank, a control gate line CL is provided as a pair with the bit line BL as a common line in the bit line direction. There are cases where there is one control gate line CL for one bit line BL and cases where there are two control gate lines CL for one bit line BL.
Note that the number of banks is not limited to two, and can be arbitrarily determined such as four or eight. Details of control between banks will be described later.
[0024]
These control gate lines CL are connected to the control circuit 5.
The control circuit 5 receives the control signal decoded by the column decoder 3 and electrically divides the memory cell row connected to one word line according to a predetermined rule, and changes the division location. Specifically, the voltage of the control gate line CL to be divided is switched from the initial voltage to the cut-off voltage, and when the divided portion is released, the cut-off voltage is switched to the initial voltage.
Further, the control circuit 5 receives various permission signals such as the write permission signal WE, switches the operation mode, and controls the operation timing based on the clock CLK. Further, the output voltage of the input / output circuit 4 or the row decoder 2 is controlled according to a desired operation.
[0025]
The charge circuit 6 is connected to the bit line BL. The charge circuit 6 receives the discharge signal DIS or the precharge signal PRE from the column decoder 3 and charges / discharges a predetermined bit line.
[0026]
Hereinafter, a configuration example of the memory cell array in each bank will be described with reference to FIGS. 3 to 8, and then a program operation according to the present embodiment will be described in detail.
[0027]
One memory cell constituting the bank according to the present embodiment has a configuration in which a select transistor ST is disposed between two memory transistors MT1 and MT2 having a charge storage layer CAM. Structurally, a select gate (word line WL) is arranged at the center between the source and drain of one memory cell, and charge accumulation is controlled on the both sides according to the voltage applied to the control gate CG. A layer CAM is disposed.
In the bank according to this embodiment, the select gate of the select transistor ST of each memory cell MCij is connected to the word line WL, both the source and drain are connected to the bit line BL, and the control gate line CL that controls the charge storage layer is controlled. Has an array structure arranged parallel to the bit lines BL.
[0028]
In this embodiment, it is assumed that data stored in one charge storage layer CAM is 1 bit. In the memory cell according to the present embodiment, since one select gate is opposed to two bits, the memory cell size per bit is small.
The control gate CG and the word line WL are made of polysilicon or the like, and the bit line BL is n⁺ An impurity diffusion layer is formed.
[0029]
With respect to the bank according to the present embodiment, there are two types of cell array structures depending on whether the control gate is separated from or shared with that of memory cells adjacent in the word line direction, specifically, the control gate separation type and the control gate sharing type 2 There are two cell array structures.
[0030]
3 to 5 show a control gate separation type bank.
3 is an equivalent circuit diagram showing the control gate isolation type bank, FIG. 4 is a schematic cross-sectional view of the control gate isolation type bank in the word line direction (row direction), and FIG. 5 is a partial plan view of the control gate isolation type bank. FIG.
[0031]
In the control gate separation type bank 1A, i × j memory cells MC11, M12,..., MC21, MC22,. In FIG. 3, only two memory cells MC11, MC12, MC13, MC14, MC21, MC22, MC23, and MC24 in 2 rows and 4 columns (2 × 4) are shown for simplification of the drawing.
[0032]
As described above, each of the memory cells MC11 to MC24 includes two memory transistors having the charge storage layer CAM, that is, the first memory transistor MT1 and the second memory transistor MT2. A select transistor ST is arranged between the first and second memory transistors so as to share a channel formation region.
The gates of the select transistors ST of the memory cells MC11 to MC14 arranged in the first row are commonly connected to the word line WL1, and the gates of the select transistors of the memory cells MC21 to MC24 arranged in the second row to the word line WL2. Commonly connected. Actually, the gate of the select transistor ST is constituted by a word line WL as shown in FIG.
[0033]
The control gates of the first memory transistors MT1 of the memory cells MC11 and MC21 arranged in the first column are connected to a common control gate line CLL1, and the control gate of the second memory transistor MT2 is connected to a common control gate line CLR1. ing.
Similarly, the control gates of the first memory transistors MT1 of the memory cells MC12 and MC22 arranged in the second column are connected to the common control gate line CLL2, and the control gate of the second memory transistor MT2 is the common control gate line CLR2. It is connected to the. The control gates of the first memory transistors MT1 of the memory cells MC13 and MC23 arranged in the third column are connected to a common control gate line CLL3, and the control gates of the second memory transistor MT2 are connected to a common control gate line CLR3. ing. The control gates of the first memory transistors MT1 of the memory cells MC14 and MC24 arranged in the fourth column are connected to a common control gate line CLL4, and the control gates of the second memory transistor MT2 are connected to a common control gate line CLR4. ing.
[0034]
The source of each memory cell is connected to the drain of another memory cell adjacent to one side in the row direction, and the drain of each memory cell is connected to the source of another memory transistor adjacent to the other side in the row direction . The common source and drain are line-like source / drain impurity regions (n that connect other source and drain connection portions in the bit line direction (column direction).⁺ An impurity diffusion layer). As shown in FIG. 5, the source / drain impurity regions formed in this way have a parallel stripe pattern throughout the bank.
In the present embodiment, these source / drain impurity regions are used as they are as the bit lines BL1, BL2, BL3,.
However, bit lines BL1, BL2, BL3,... Made of a metal wiring layer may be provided above each source / drain impurity region. In this case, each of the bit lines BL1, BL2, BL3,... Is wired in the column direction with appropriate contact with the corresponding underlying source / drain impurity regions.
[0035]
6 to 8 show the control gate shared bank.
6 is an equivalent circuit diagram showing the control gate shared bank, FIG. 7 is a schematic sectional view of the control gate shared bank in the row direction, and FIG. 8 is a plan view of a part of the control gate shared bank.
[0036]
The control gate sharing type bank 1B shown in FIG. 6 has, for example, i × j memory transistors MC11, M12..., MC21, MC22,. It is arranged. In FIG. 6, only eight memory cells MC11, MC12, MC13, MC14, MC21, MC22, MC23, and MC24 in 2 rows and 4 columns (2 × 4) are shown for the sake of simplicity.
[0037]
This control gate shared bank 1B is different from the control gate separated bank 1A in that the first memory transistor MT1 of each memory cell shares the control gate CG with the second memory transistor MT2 of the adjacent memory cell. The first and second memory transistors MT1 and MT2 which are adjacent to each other at the memory cell boundary of two columns are connected to a common control gate line CL.
[0038]
Specifically, the control gates of the first memory transistors MT1 of the memory cells MC11 and MC21 arranged in the first column together with the control gates of the second memory transistors MT2 of the memory cells MC10 and MC20 (not shown) on the left side in the drawing. It is connected to the control gate line CL0.
Similarly, the control gates of the second memory transistors MT2 of the memory cells MC11 and MC21 are connected to the control gate line CL1 together with the control gates of the first memory transistors MT1 of the right adjacent memory cells MC12 and MC22 in the drawing. The control gates of the second memory transistors MT2 of the memory cells MC12 and MC22 are connected to the control gate line CL2 together with the control gates of the first memory transistors MT1 of the right adjacent memory cells MC13 and MC23 in the drawing. The control gates of the second memory transistors MT2 of the memory cells MC13 and MC23 are connected to the control gate line CL3 together with the control gates of the first memory transistors MT1 of the memory cells MC14 and MC24 on the right side in the drawing. The control gates of the second memory transistors MT2 of the memory cells MC14 and MC24 are connected to the control gate line CL4 together with the control gates of the first memory transistors MT1 of the memory cells MC15 and MC25 (not shown) on the right side in the drawing.
[0039]
Since the other structure is substantially the same as that of the above-described control gate separation type bank, detailed description thereof is omitted here.
[0040]
The charge storage layer CAM is a floating gate (FG) in the case of the control gate separation type or a dielectric film including a nitride film in which discrete traps are formed, and the discrete trap in the case of the control gate shared type. A dielectric film including a formed nitride film.
In each of the memory transistors MT1 and MT2, in the case of the MONOS type, a plurality of dielectric films stacked so as to include an interface between an oxide film and a nitride film are formed between the control gate and the p-well.
In the case of the FG type or nanocrystal type, a plurality of dielectric films are formed at least immediately below the control gate, and a conductive material dispersed in a single film form or innumerable fine particles is embedded between the films. It is. The conductive material, or the interface between the oxide film and the nitride film and the carrier trap in the nitride film function as charge storage means of the memory transistor.
[0041]
The threshold voltage Vth of the memory transistor changes according to the amount of charge stored in the charge storage means.
When writing is performed using channel hot electron (CHE) injection, this amount of charge accumulation varies depending on, for example, a lateral electric field applied to a channel that is turned on during writing, and the lateral electric field is determined according to the bit line voltage. . That is, the write data transmitted to the memory cell as the presence / absence of the voltage setting of the bit line is converted into a difference in threshold voltage Vth at the time of writing and stored in the memory cell.
When reading, with a predetermined read drain voltage applied between both bit lines, a voltage that turns the memory transistor on or off according to the logic of the stored data is applied to the gate of the memory transistor via the control gate line. To do. Thereby, only when the memory transistor is turned on, a current flows between both bit lines through the channel, and the bit line voltage changes. The presence or absence of this bit line voltage change is detected and read by a sense amplifier SA or the like. That is, in the case of reading, contrary to the case of writing, the stored data can be transmitted to the outside by being converted from the difference between the threshold voltages Vth of the memory transistors to the bit line voltage difference.
[0042]
As the charge storage layer CAM, it is desirable to use a MONOS (or MNOS) type. The reason is as follows.
[0043]
In a MONOS type nonvolatile semiconductor memory transistor, a nitride film [Six Ny (0 <x <1, 0 <y <1)], which is mainly responsible for charge retention, is formed in or on a nitride film. Carrier traps at the interface with the formed top oxide film are spatially dispersed (that is, in the plane direction and the film thickness direction) and spread. For this reason, the charge retention characteristics depend on the energy and spatial distribution of charges trapped in carrier traps in the Six Ny film, in addition to the bottom dielectric film thickness of the bottom layer.
[0044]
When a leak current path is locally generated in the bottom dielectric film, in the FG type, a large amount of charge leaks through the leak path, and the charge retention characteristics are likely to deteriorate. On the other hand, in the MONOS type, since the charge storage means is spatially discretized, the local charge around the leak path only leaks locally through the leak path, and the charge retention characteristics of the entire memory element are degraded. Hard to do.
For this reason, in the MONOS type, the problem of a decrease in charge retention characteristics due to the thin bottom dielectric film is not as serious as in the FG type. Therefore, the MONOS type is superior to the FG type in the scaling property of the bottom dielectric film in the fine memory transistor having a very short gate length.
Further, when charges are locally injected into the distribution plane of the carrier trap that is discretized in a plane, the charges are held without diffusing in the plane and in the film thickness direction as in the FG type.
[0045]
In the memory cell of this embodiment, a source side injection type MONOS (or NMOS) transistor that injects CHE from the source side is realized for the purpose of improving the writing speed.
[0046]
The principle of this source side CHE injection is schematically shown in FIG.
At the time of writing, a relatively low voltage is applied to the select gate SG disposed on the source side of the memory transistor, and a relatively high voltage is applied to the control gate CG. At this time, a high lateral electric field is generated on the surface of the channel formation region at the boundary between the select gate SG and the charge storage layer CAM. As a result, as indicated by the arrows in the figure, energetically excited charges (channel hot electrons) are injected into the charge storage layer CAM from the source side. The injection efficiency is higher than that of a normal CHE injection method in which a high electric field is generated on the drain side and charges are injected into the charge storage layer CAM from the drain side, so that the writing time can be reduced.
[0047]
This source side CHE injection can be applied to both the FG type in which the charge storage layer is a floating gate and the MONOS (MNOS) type memory transistor including a nitride film.
[0048]
MONOS (MNOS) memory transistors can write binary information independently on the source and drain sides of the charge storage layer, focusing on the fact that charges can be injected into some of the discrete traps by the CHE injection method. It is. In this case, for example, 2-bit information is written by CHE injection by switching the voltage application direction between the source and the drain.
When reading, the so-called “reverse read” method in which a predetermined voltage is applied between the source and the drain in the opposite direction to the time of writing can reliably read 2-bit information even when the writing time is short and the amount of accumulated charge is small.
Therefore, in the case of the control shared type described above, a MONOS (MNOS) type memory transistor is suitable.
[0049]
FIG. 10 is a cross-sectional view showing a specific structural example of a MONOS type memory transistor.
This memory transistor is formed on the central portion of the channel formation region of the p-well W and is connected to the word line WL. The gate electrode GT is isolated from the gate electrode GT, and the first is provided on both sides in the channel direction. A control gate CGL of the memory transistor and a control gate CGR of the second memory transistor are included. Gate dielectric films 10a and 10b are formed between the control gates CGL and CGR and the bit line BL or the end of the channel formation region.
[0050]
The gate dielectric film 10a includes a bottom dielectric film 11a, a nitride film 12a, and a top dielectric film 13a. Similarly, the gate dielectric film 10b includes a bottom dielectric film 11b, a nitride film 12b, and a top dielectric film 13b.
The gate electrode GT is embedded via a single-layer dielectric film 14 between the stacked patterns of the two control gates CGL and CGR and the gate insulating films 10a and 10b that are spatially separated on the source side and the drain side. It is. The gate electrode GT is connected to an upper wiring layer that forms a word line WL (not shown), and is commonly connected between memory cells in the word line direction.
[0051]
In this manner, a select transistor ST having a MOS structure connected to the word line is formed at the center of the channel formation region. Control gates CGL and CGR are disposed above the pocket region PCT and the diffusion layer (bit line BL) formed by oblique ion implantation via ONO film type gate insulating films 10a and 10b including charge storage means. Yes.
The combination of the gate GT and the control gates CGL and CGR is basically the same as that of the source side injection type memory cell having the split gate structure. The select transistor is used to efficiently perform source side injection at the time of writing. Further, at the time of erasing, even if the charge storage means is over-erased, it plays a role of keeping the threshold voltage Vth in the erased state of the memory transistor constant. Therefore, the threshold voltage of this select transistor is set, for example, between 0.5V and 1V.
[0052]
As the bottom dielectric films 11a and 11b, a silicon oxide film formed by a normal thermal oxidation method and a silicon oxynitride film formed by nitriding the silicon oxide film are used. In addition, a dielectric film exhibiting FN tunneling characteristics, such as an FN silicon nitride film, an FN silicon oxynitride film, or a multilayer film of these with another film, can be used as the bottom dielectric film. When a dielectric film exhibiting FN tunneling characteristics is used, the energy barrier on the conduction band side in the source side injection is reduced from 3.2 eV in the case of a normal silicon oxide film, and the injection efficiency of hot electrons is further improved. .
[0053]
FIG. 11 is a circuit diagram including a part of the input / output circuit and a specific configuration of the charge circuit. FIG. 11 shows a page buffer that includes the above-described column selection circuit CS, column latch circuit CLH, and sense amplifier S / A, and controls data writing and reading in units of pages that complete one program.
[0054]
Each unit of the page buffer connected to one bit line has two inverters INV1 and INV2 and six MOS transistors M0 to M5. The inverters INV1 and INV2 have their inputs and outputs connected to each other, and constitute a column latch circuit CLH. One node LAT is connected to the bit line via the nMOS transistor M0. The gate of the nMOS transistor M0 is simultaneously controlled in all units by a control signal PGM that is activated based on the write permission signal WE.
[0055]
The node LAT of the column latch circuit is connected to the data line I / O through the nMOS transistor M3, and the other node of the column latch circuit is connected to the data complement line I / O_ through the nMOS transistor M4. The gates of the two nMOS transistors M3 and M4 are controlled by a column selection signal CSL.
The drain of the nMOS transistor M5 whose source is grounded is connected to the other node of the column latch circuit. The gate of the nMOS transistor M5 is controlled by a reset signal RST.
[0056]
Furthermore, the power supply voltage V_CCTwo pMOS transistors M1 and M2 are connected in cascade between the supply line and the other node of the column latch circuit.
The source of the pMOS transistor M1 is the power supply voltage V_CCThe drain is connected to the source of the pMOS transistor M2, and the gate is connected to the bit line BL. The pMOS transistor M1 is turned on when the voltage of the bit line BL exceeds the threshold voltage, and is kept off when the voltage of the bit line BL is lower than the threshold voltage.
The drain of the pMOS transistor M2 is connected to the other node of the column latch circuit. The gate of the pMOS transistor M2 is simultaneously controlled in all units by a control signal SENSE. The pMOS transistor M2 controls the other node of the column latch circuit according to the on / off state of the pMOS transistor M1._CCTiming control when pulling up to.
[0057]
A page buffer unit having such a configuration is provided for each bit line.
[0058]
The discharge circuit has nMOS transistors DM for controlling the bit line discharge as many as the number of bit lines. The drain of each nMOS transistor DM is connected to the corresponding bit line BL, and its source is connected to the ground line. The gates of all nMOS transistors DM are simultaneously controlled by a discharge signal DIS.
[0059]
The precharge circuit includes nMOS transistors PM0 to PM2 that control bit line charging. The drains of the nMOS transistors PM0 to PM2 are the power supply voltage V_CCThe source is connected to the corresponding bit line. Each of the nMOS transistors PM0 to PM2 is connected to every three bit lines in the example of FIG. The nMOS transistors having the same sign are controlled by the same precharge signal. That is, the gates of the plurality of periodically arranged nMOS transistors PM0 are simultaneously controlled by the precharge signal PRE0. Similarly, the gates of the plurality of nMOS transistors PM1 are simultaneously controlled by the precharge signal PRE1, and the gates of the plurality of nMOS transistors PM2 are simultaneously controlled by the precharge signal PRE2.
The period of the nMOS transistors controlled simultaneously in this way is determined corresponding to the period of the word division of the bank. In the example of FIG. 11, the memory cell array 1 has a control gate shared bank, and the minimum unit after the word division is a set of every three cells (every 6 bits) in the word line direction. . Corresponding to this configuration, the precharge circuit is configured to precharge the bit lines for every three lines.
[0060]
Next, the program operation for the control gate shared bank will be described with reference to the drawings. FIG. 12 is a diagram showing program conditions for the control gate shared memory cell array.
Hereinafter, referring to FIG. 12, a case will be described in which writing and verifying are simultaneously performed on the second memory transistors of the memory cells MC11 and MC14 in the first and fourth columns of the control gate shared bank.
[0061]
When the charge storage layer of the control gate shared type is a MONOS type including a nitride film, 0V is applied to the bit lines BL0 and BL3 connected to the source side of the memory cells MC11 and MC14 to be written, and the bit is connected to the drain side. The lines BL1 and BL4 are 5V or 0V, the word line WL1 connected to the gate of the select transistor ST is a low voltage of 0.8V, and the control gate line CL1 is connected to the control gate of the second memory transistor MT2 to be written. A high voltage of 6V is applied to CL4.
The left bit portion (first memory transistor MT1) not selected in the memory cells MC11 and MC14 has a role of transmission such that a desired channel current flows regardless of the type of stored data in that portion. An appropriate voltage Vpass is applied to the control gate lines CL0 and CL3 connected to the control gate of one memory transistor MT1.
Under these bias conditions, the second memory transistor MT2 of the memory cells MC11 and MC14, which are selected bits, is programmed.
[0062]
On the other hand, the other memory cells MC12 and M13 located between the memory cells MC11 and MC14 to be written are shared by the second memory transistor MT2 of the memory cell MC12 and the first memory transistor of the memory cell MC13 in order to avoid erroneous writing. The voltage of the connected control gate line CL2 is set to 0V to block the channel current. As a result, the two memory cells MC12 and MC13 are not selected. The voltages applied to the control gate lines CL1, CL2,... Are selectively supplied by the control circuit 5.
Further, 0 V is applied to the unselected word line WL2 to block the channel current.
Eventually, in this control gate shared bank 1B, it is possible to program every 6 bits for the selected word line WL1.
[0063]
One program operation is actually completed through three steps of data loading, writing and verifying. Hereinafter, more detailed program control including control of peripheral circuits will be described with reference to the drawings of FIGS.
FIGS. 13A to 13K are timing charts showing voltage changes of various signal lines during the program operation. In these drawings, a case where high level data “0” is stored in the second memory transistor MT2 of the memory cell M11 controlled by the control gate line CL1 is illustrated.
[0064]
In the initial state, all the bit lines BL0, BL1,... And all the word lines WL1, WL2,. Further, regarding the various control lines in FIG. 11, all the control signals are maintained at a low level except that the control signal SENSE is maintained at a high level in order to turn off the pMOS transistor M2.
[0065]
In the data loading step, when the column selection signal CSL1 is set to the high level, the nMOS transistors M3 and M4 constituting the column switch are turned on. As a result, high level write data “0” of the data line I / O is transmitted to the node LAT1 of the latch circuit, and low level data of the data supplement line I / O_ is transmitted to the other node of the latch circuit. In this way, data on the data line is input into the page buffer and held in the latch circuit.
[0066]
Next, in the write step, the program signal PGM is raised from the low level to the high level, the nMOS transistor M0 is turned on, and the high level write data “0” is transmitted from the column latch circuit to the selected bit line BL1. To do. Thereafter, a select gate pulse of 0.8V is applied to the selected word line WL1, and simultaneously, a 6V write pulse is applied to the selected control gate line CL1. In addition, a voltage Vpass is applied to the other control gate line CL0 adjacent to the left of the selected control gate line CL1 so that the channel is turned on.
[0067]
In the selected memory cell, the voltage 5V of the bit line BL1 that has become high level by the write data “0” becomes the drain voltage, the voltage 0V of the bit line BL0 is the source voltage, and the applied voltage 6V of the control gate line CL1 is the gate voltage. It becomes. In addition to these, a channel is formed in the memory cell MC11 by the applied voltage 0.8V of the selected word line WL1 and the applied voltage Vpass of the adjacent control gate line CL0. Electrons supplied from the source (bit line BL0) in this channel are accelerated by the electric field between the source and drain. At this time, the select gate voltage 0.8 V applied to the selected word line WL1 is sufficiently excited in terms of energy for electrons traveling in the channel near the boundary between the select transistor ST and the second memory transistor MT2. The value is determined. This increases the probability that electrons in the channel become hot electrons immediately before reaching the source end of the second memory transistor MT2. Part of the hot electrons generated in this way is efficiently injected from the source side into the charge storage layer CAM in the second memory transistor MT2. As a result, the threshold voltage Vth of the second memory transistor MT of the memory transistor MC11 changes from a low erase state to a higher state.
[0068]
In the subsequent verify step, first, a discharge pulse DIS is applied to turn on the nMOS transistor DM, and all the bit lines BL0, BL1,. All the bit lines after discharging become floating again.
Next, the precharge signal PRE0 is raised and the left bit line BL0 connected to the memory cell MC11 in which the bit to be read is stored is connected to the power supply voltage V_CCTo charge.
Thereafter, the word line WL1 and the control gate line CL1 connected to the read target cell M11 are raised to predetermined voltages, respectively. In addition, a voltage Von that sufficiently turns on the channel is applied to another control gate line CL0 connected to the read target cell MC11. As a result, the read target cell MC11 is turned on, and the bit line BL1, which is in a floating state at 0V, subtracts the threshold voltage Vth of the second memory transistor MT2 of the read target bit from the applied voltage VcgR of the control gate line CL1. The battery is charged to the correct voltage.
[0069]
The charging voltage of the bit line BL1 is transmitted to the gate of the pMOS transistor M1 in the page buffer, and it is detected whether or not the pMOS transistor M1 can be turned on by this gate voltage. Specifically, after the word line WL1 and the control gate line CL1 are lowered, the read voltage detection signal SENSE is changed from the high level to the low level.
[0070]
At this time, when the voltage VBL1 read to the bit line BL1 satisfies the following equation (1), the pMOS transistor M1 is turned on.
[Expression 1]
VBL1 = VcgR -Vth <V_CC− | Vth (M1) | (1)
Here, (VcgR−Vth) is a charging voltage of the bit line BL1 obtained by subtracting the threshold voltage Vth of the second memory transistor MT2 from the applied voltage VcgR of the control gate line CL1, as described above. Also, V_CCIs a power supply voltage, and Vth (M1) is a threshold voltage of the pMOS transistor M1.
When the pMOS transistor M1 is turned on, in the column latch circuit corresponding to the bit line BL1, the other node opposite to the node LAT1 is connected to the power supply voltage V_CCThe node LAT1 is pulled down from the high level to the ground potential 0V.
Thereby, it is detected that writing is sufficient.
[0071]
On the other hand, when the voltage VBL1 read to the bit line BL1 satisfies the following equation (2), the pMOS transistor M1 remains off.
[Expression 2]
VBL1 = VcgR -Vth> V_CC− | Vth (M1) | (2)
In this case, since the pMOS transistor M1 is not turned on, the node LAT1 remains at the high level. Therefore, in this case, it is detected that writing is not yet sufficient.
[0072]
The program operation composed of the data load, write and verify steps described above is executed in parallel with respect to the second memory transistor MT2 of every three cells, that is, MC11, MC14,. At this time, for a cell to which high level data “0” is not written, the node LAT on the write side of the column latch circuit becomes low level when data is loaded. Is considered.
The program operation including the data load, write, and verify steps is repeated until the low levels are aligned at the nodes LAT of all the column latch circuits corresponding to the cells to be written in parallel.
[0073]
Although details are omitted, when a program operation is performed on the first memory transistor MT1 side in this circuit configuration, the column switch and the column latch circuit in the page buffer are one on the lower side. That is, data to be written to the first memory transistor MT1 of the memory cell M11 is input from the column switch controlled by the column selection signal CSL0 to the node LAT0 and written into the memory cell MC11 via the bit line BL0. Also in the verify read, the bit line BL0 side is brought into a floating state of 0V, so that the data is read to the column latch circuit having the node LAT0.
[0074]
FIG. 14 is a diagram showing program conditions for the control gate separation type memory cell array. Here, a case where programming is performed on the second memory transistor MT2 on the right side of the memory cells MC11 and MC13 will be described as an example.
[0075]
When the charge storage layer of the control gate isolation type is a floating gate FG, 0 V is applied to the bit lines BL0 and BL2 connected to the source side of the memory cells MC11 and MC13 to be written, and the bit lines BL1 and 1 connected to the drain side. BL3 is 5V or 0V, the word line WL1 connected to the gate of the select transistor ST is a low voltage of 1.5V, and the control gate lines CLR1 and CLR3 to which the control gate of the second memory transistor MT2 to be written is connected are high. Apply 12V of voltage.
Since the left bit portion (first memory transistor MT1) not selected in the memory cells MC11 and MC13 has a role of transmission such that a desired channel current flows regardless of the type of stored data in the portion, An appropriate voltage Vpass is applied to the control gate lines CLL1, CLL3 connected to the control gate of one memory transistor MT1.
Under these bias conditions, the second memory transistor MT2 of the memory cells MC11 and MC13 to be written is programmed.
[0076]
On the other hand, the other memory cells MC12 and MC14 located between the memory cells MC11 and MC13 to be written are connected to the control gate lines CLL2 and CLL4 to which the control gate of the first memory transistor MT1 is connected, The voltage of the control gate lines CLR2 and CLR4 to which the control gate of the two memory transistor MT2 is connected is set to 0 V to block the channel current. As a result, the two memory cells MC12 and MC14 are not selected. The voltage applied to the control gate lines CLL and CLR is selectively supplied by the control circuit 5.
Further, 0 V is applied to the unselected word line WL2 to block the channel current.
Eventually, in this control gate separation type bank 1A, it is possible to program every 4 bits with respect to the selected word line WL1.
[0077]
In this control gate separation type bank 1A, one program operation consisting of data loading, writing and verifying is carried out by substantially the same control as in FIG.
[0078]
Here, it is assumed that a bit in a word line unit is a page and the page size is 512 bytes. In the above-described two types of banks 1A and 1B, it is possible to program every 4 bits or every 6 bits in the word line direction. Hereinafter, for the sake of easy understanding, it is assumed that programming is performed every 8 bits in a page. Therefore, the number of bits programmed simultaneously in one word is 64 bytes (= 512 bytes ÷ 8).
Hereinafter, the entire 64-byte program is referred to as a program instruction. As shown in FIG. 15, the program instruction is a combination of data write and verify several times following the data load. As described above, data loading is a step of loading program data into a column latch circuit connected to a bit line, and writing is performed by changing the word line, control gate line, and bit line to voltages at the time of writing. This is a step of applying a write pulse to a bit to be written, and verify is a read step for verifying whether or not the threshold voltage of the memory transistor has reached a desired value for the bit to be written. The number of repetitions of the write step and the verify step in the program instruction varies depending on the number of bytes to be programmed at the same time and variations in the threshold voltage. To do.
[0079]
Under the above assumption, a program time per page is calculated for a conventional nonvolatile memory device in which the memory cell array is not divided into a plurality of banks as in the present invention. In this conventional nonvolatile memory device, a program command including data load, write, verify, write, and verify is executed for 64 bytes every 8 bits in the word line direction. Subsequently, a similar program instruction is executed for the 64 bytes next to it. One page (512 bytes) of the program is completed by sequentially repeating the program command for 64 bytes simultaneously 8 times.
[0080]
FIG. 16 illustrates the program procedure of this conventional nonvolatile memory device. In this figure, the data load is represented by “L”, and the time is assumed to be 4 μs. Writing is expressed as “W”, and the time is assumed to be 10 μs. The verification is expressed by “V”, and the time is assumed to be 10 μs. Eventually, the programming time for one page is 352 μs (= (4 μs + 10 μs + 10 μs + 10 μs + 10 μs) × 8).
The program speed in this case is converted to 1.45 MByte / s (= 512 Byte / 352 μs). This program speed does not satisfy the required speed for memory card applications requiring a minimum of 2 to 3 MByte / s.
[0081]
Several embodiments of the program operation procedure in the nonvolatile memory device of the present invention capable of higher-speed programming when the program speed of the conventional nonvolatile memory device is used as a comparison reference will be described below.
In the nonvolatile memory device of the present invention, the memory cell array is divided into a plurality of banks, and execution of program instructions is executed while shifting the time between the banks. Here, the concept of “stage” is introduced as a unit of the shift. The stage is a single or a combination of a plurality of operation steps such as data loading, writing or verifying.
[0082]
First program operation
In the first program operation, the data loading is the first stage, and the repetition of writing and verifying twice is the second stage, and one program instruction is constituted by the first and second stages.
[0083]
Here, page 1 is programmed in bank BK1 in FIG. 2, and page 2 is programmed in bank BK2 in parallel therewith. A conceptual diagram of the program procedure in that case is shown in FIG.
First, a program instruction is executed on a set of bits scattered every 8 bits in page 1 of bank BK1 (hereinafter referred to as the first 64 bytes, shown as “64 bytes 1” in the figure). Simultaneously with the start of the first write W of this program instruction, data load L is started for the first 64 bytes in page 2 of bank BK2.
Thereafter, the first write W of the first 64 bytes in the bank BK2 is started simultaneously with the end of the last verify V of the first 64 bytes of the bank BK1. At the same time, data loading L of a set of bits shifted by 1 bit from the first 64 bytes of the bank BK1 (hereinafter referred to as second 64 bytes, shown as “64 bytes (2)” in the figure) is started.
Thereafter, the first write W of the second 64 bytes in the bank BK1 is started simultaneously with the end of the last verify V of the first 64 bytes of the bank BK2. At the same time, data loading is started for the second 64 bytes in the bank BK2.
[0084]
Similar operations are repeated for the third to eighth 64 bytes. As a result, the execution of the program instruction for all the bits of page 1 (512 bytes) and all the bits of page 2 (512 bytes) is completed.
[0085]
The total time of this program operation is calculated as 644 μs, and when converted to the program time per page, it is 322 μs. The programming time per page was shortened by 30 μs as compared with FIG.
[0086]
Second program operation
In the second program operation, data loading, writing, verifying, writing, and verifying are each set as one stage, and one program instruction is constituted by the first to fifth stages.
[0087]
Here, page 1 is programmed in bank BK1 in FIG. 2, and page 2 is programmed in bank BK2 in parallel therewith. A conceptual diagram of the program procedure in that case is shown in FIG.
First, a program instruction is executed for the first 64 bytes of the bank BK1.
Simultaneously with the start of the first write W of this program instruction, the data load L is started for the first 64 bytes of the bank BK2. That is, the first 64-byte program instruction in the bank BK1 is shifted by one stage (10 μs) after the first 64-byte program instruction in the bank BK1, and the first 64-byte program instruction in the bank BK2 is started. Further, after the elapse of one stage (10 μs), the first write W of the first 64 bytes in the bank BK2 is started simultaneously with the first verify V of the first 64 bytes of the bank BK1.
[0088]
Thereafter, when the program instruction for the first 64 bytes of the bank BK1 is completed, the column latch circuit is opened for the first time. Therefore, simultaneously with the end of the program instruction, data loading of the second 64 bytes of the bank BK1 is started.
Thereafter, the second stage of the bank BK2 is synchronized with the start of the second stage (write W) of the second 64 bytes of the bank BK1 or the end of the program instruction of the first 64 bytes of the bank BK2, whichever is later. Data load L of 64 bytes is started. In the figure, the number of repetitions of writing and verifying in the program instruction is unified to two, the start of the second stage (write W) of the second 64 bytes in the bank BK1, and the end of the first 64 bytes of the program instruction in the bank BK2. Are the same. In practice, however, the number of repetitions may be one, or may be three or four or more. Therefore, unless the second 64-byte data load L of the bank BK2 is started in synchronization with the later one, regular operation cannot be performed thereafter. The above-described control of synchronizing with the slower one is for assuring this regular operation.
[0089]
Similar operations are repeated for the third to eighth 64 bytes. As a result, the execution of the program instruction for all the bits of page 1 (512 bytes) and all the bits of page 2 (512 bytes) is completed.
[0090]
The total time for this program operation is calculated to be 410 μs, which is 205 μs when converted to the program time per page. The program time per page was shortened by 147 μs as compared with FIG.
[0091]
Third program operation
The third program operation is a modification of the second program operation, and again, data loading, writing, verifying, writing, and verifying are set as one stage.
[0092]
Similarly to the first and second program operations, page 1 is programmed in bank BK1 in FIG. 2, and page 2 is programmed in bank BK2 in parallel therewith. A conceptual diagram of the program procedure in that case is shown in FIG.
[0093]
In the first and second program operations described above, the data load time is 4 μs, which is shorter than the write or verify time 10 μs. However, if the write or verify time is shortened and becomes shorter than the data load time, in the first and second program operations described above, a wait time is required for the write and verify with a large number of repetitions, reducing the overall program time. Disadvantageous.
[0094]
For this reason, in the third program operation, data for one page is first loaded over 30 μs. However, in order to perform page batch data loading in the case of 2-bit / cell storage, for example, in the circuit configuration shown in FIG. 11, another page buffer is required.
Here, there are two types of program instructions. The program instruction 1 is applied to the first 64 bytes, and data loading, writing, verifying, writing, and verifying are set as one stage, and one program instruction is constituted by these first to fifth stages. Program instruction 2 is applied to the second to eighth 64 bytes. Write, verify, write, and verify are each in one stage, and one program instruction is constituted by these sixth to ninth stages.
[0095]
First, in the first 30 μs time, data loading of page 1 (512 bytes) of the bank BK1 is performed at once. Subsequently, in the next 30 μs, page 2 (512 bytes) of the bank BK2 is loaded in a lump.
Execution of the second to fifth stages (two repetitions of writing W and verifying V) of the bank BK1 is started from the end of data loading of the bank BK2. In addition, the execution of the second to fifth stages (two repetitions of writing W and verifying V) of the bank BK2 is started in synchronization with the end point of the second stage in the middle.
Thereafter, when the program instruction 1 is completed for the first 64 bytes of the bank BK1, the column latch circuit is opened for the first time. Therefore, the writing of the second 64 bytes of the bank BK1 is started simultaneously with the end of the program instruction 1.
[0096]
Thereafter, in synchronization with the start of the seventh stage (verify V) of the second 64 bytes of the bank BK1, or the end of the program instruction 1 of the first 64 bytes of the bank BK2, whichever is later, the second of the bank BK2 The 64 bytes of W are started. In the figure, the number of repetitions of writing and verifying in the program instruction is unified to 2 times, the start of the 7th stage (verify V) of the second 64 bytes of the bank BK1, and the end of the program instruction of the first 64 bytes of the bank BK2. Are the same. In practice, however, the number of repetitions may be one, or may be three or four or more. Therefore, if the second 64-byte write W of the bank BK2 is not started in synchronization with the later one, the regular operation cannot be performed thereafter. The above-described control of synchronizing with the slower one is for assuring this regular operation.
[0097]
Similar operations are repeated for the third to eighth 64 bytes. As a result, the execution of the program instruction for all the bits of page 1 (512 bytes) and all the bits of page 2 (512 bytes) is completed.
[0098]
The total time of this program operation is calculated to be 390 μs, which is 195 μs when converted to the program time per page. The programming time per page was shortened by 157 μs as compared with FIG.
[0099]
Fourth program operation
As shown in FIG. 20, the fourth program operation is applied to a nonvolatile memory device in which a memory cell array is divided into eight banks and a row decoder and a column latch circuit are provided in each bank.
Data loading, writing, verifying, writing, and verifying are each set as one stage, and one program instruction is constituted by these first to fifth stages.
[0100]
FIG. 21 shows a conceptual diagram of the program operation for the first 64 bytes. The other second to eighth 64-byte program operations are the same as those in FIG.
[0101]
First, a program instruction is executed for the first 64 bytes of the bank BK1. Simultaneously with the start of the first write W of this program instruction, the data load L is started for the first 64 bytes of the bank BK2. That is, the first 64-byte program instruction in the bank BK1 is shifted by one stage (10 μs) after the first 64-byte program instruction in the bank BK1, and the first 64-byte program instruction in the bank BK2 is started.
Similarly, the first 64 bytes program instruction of the bank BK2 is shifted after one stage (10 μs) with respect to the first 64 bytes program instruction of the bank BK2, and the first 64 bytes program instruction of the bank BK3 is started.
Such control of simply executing the program instruction by shifting one stage at a time is possible because each of the eight banks has a column latch circuit, so there is no need to wait for the column latch circuit to be released. It was.
[0102]
A similar operation is repeatedly performed on the first 64 bytes in the third to eighth banks. As a result, the execution of the program instruction of 512 bytes, which is the sum of the first 64 bytes of page 1 to page 8, is completed.
By repeating the above operations sequentially for the remaining second to eighth 64 bytes, the program operation for a total of 4096 bytes in 8 banks is completed.
[0103]
The program time per 512 bytes corresponding to one page of this program operation is calculated as 120 μs. The program time per page was shortened by 232 μs as compared with FIG.
[0104]
Although the fourth program operation has been described with a memory cell array having an 8-bank configuration, in the case of FIG. 21, the time required to complete the execution of the program instruction for one 64 bytes is 50 μs, and then the same bank. Then, the program operation starts when 70 μs (= 120 μ−50 μs) has passed. Therefore, the empty time of the column latch circuit is as long as 70 μs.
Therefore, for example, a half 4-bank configuration can be adopted. Even in this case, the column latch circuit does not stand by (empty time of the column latch circuit: 30 μs), and the program time per page is 120 μs, which is the same as in the case of the 8-bank configuration described above.
[0105]
Fifth program operation
The program instructions in the present invention need only include data loading and writing steps, and verification is not always necessary. This is a case where a desired threshold voltage can be obtained by one writing due to the structure of the memory transistor and the like, and high writing accuracy is guaranteed.
In the fifth program operation, this verification is omitted. Therefore, data loading and writing are each in one stage, and a program instruction is composed of these two first and second stages.
[0106]
Here, as shown in FIG. 22, the memory cell array is divided into four banks. Each bank includes a column latch circuit and a row decoder. The page size of each bank is set to twice the page size in the other program operations described above, that is, 1024 bytes (= 512 bytes × 2). Since the number of bytes written simultaneously is 128 bytes, which is twice that of other program operations, the data load time is also doubled to 8 μs.
[0107]
FIG. 23 shows a conceptual diagram of the program operation for the first 128 bytes. The other program operations of the second to eighth 128 bytes are the same as those in FIG.
[0108]
First, a program instruction including a data load L (8 μs) and a write W (10 μs) is executed for the first 128 bytes of the bank BK1. Simultaneously with the start of the program instruction write W, the data load L is started for the first 128 bytes of the bank BK2. In other words, the first 128-byte program instruction in the bank BK1 is shifted one stage (10 μs) after the first 128-byte program instruction in the bank BK1, and the first 128-byte program instruction in the bank BK2 is started.
Similarly, the first 128-byte program instruction in the bank BK2 is shifted after one stage (10 μs) with respect to the first 128-byte program instruction in the bank BK2, and the first 128-byte program instruction in the bank BK3 is started. Further, the first 128-byte program instruction in the bank BK3 is shifted after one stage (10 μs) with respect to the first 128-byte program instruction in the bank BK3, and the first 128-byte program instruction in the bank BK4 is started.
Such control that simply shifts the program instruction one stage at a time is possible because each of the four banks has a column latch circuit, so there is no need to wait for the column latch circuit to be released. It was.
[0109]
As a result, the execution of the program instruction of 512 bytes, which is the sum of the first 128 bytes of page 1 to page 4, is completed.
The above operation is sequentially repeated for the remaining second to eighth 128 bytes to complete the program operation of a total of 8192 bytes for four banks.
[0110]
The program time per 512 bytes corresponding to one page of this program operation is calculated as 48 μs. On the other hand, in FIG. 16, if one program instruction has a two-stage configuration of data load and write, the program time for one page is 112 μs. Therefore, as compared with the case where the program instructions are sequentially executed as shown in FIG. 16, the program time per page is reduced by 64 μs by the fifth program operation.
[0111]
【The invention's effect】
According to the present invention, a parallel program can be performed on a part of subarrays that are electrically divided in the same row for each subarray constituting the memory cell array. Therefore, a program operation of several times according to the number of divisions is required to complete a one-line program. At this time, since the execution timing of the program operation is shifted between the subarrays, the total program time is shortened.
From the above, the programming time of the so-called virtual ground type memory cell array has been greatly shortened.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a nonvolatile memory device according to an embodiment.
FIG. 2 is a block diagram showing a first example of a bank configuration of the nonvolatile memory device according to the embodiment.
FIG. 3 is an equivalent circuit diagram of the control gate separation type bank according to the embodiment.
FIG. 4 is a schematic cross-sectional view in the word line direction (row direction) of the control gate isolation type bank according to the embodiment.
FIG. 5 is a plan view of a part of the control gate separation type bank according to the embodiment;
FIG. 6 is an equivalent circuit diagram of the shared control gate bank according to the embodiment.
FIG. 7 is a schematic cross-sectional view in the row direction of the shared control gate bank according to the embodiment.
FIG. 8 is a plan view of a part of the shared control gate bank according to the embodiment.
FIG. 9 is a diagram for explaining source-side implantation in which the memory cell according to the embodiment can operate.
FIG. 10 is a cross-sectional view showing a specific structural example of a MONOS type memory transistor according to an embodiment.
FIG. 11 is a circuit diagram including a specific configuration of a part of an input / output circuit and a charge circuit in the nonvolatile memory device according to the embodiment.
FIG. 12 is a diagram showing program conditions for the control gate shared memory cell array according to the embodiment;
FIGS. 13A to 13K are timing charts showing voltage changes of various signal lines during a program operation for the control gate shared memory cell array according to the embodiment;
FIG. 14 is a diagram showing a program condition for the control gate isolation type memory cell array according to the embodiment.
FIG. 15 is an explanatory diagram illustrating one program instruction.
FIG. 16 is an explanatory diagram illustrating a program procedure of a conventional nonvolatile memory device used as a comparison target of the present invention.
FIG. 17 is a conceptual diagram showing a procedure of a first program operation according to the embodiment.
FIG. 18 is a conceptual diagram illustrating a procedure of a second program operation according to the embodiment.
FIG. 19 is a conceptual diagram illustrating a procedure of a third program operation according to the embodiment.
FIG. 20 is a block diagram showing a second bank configuration example of the memory cell array according to the embodiment.
FIG. 21 is a conceptual diagram showing a fourth program operation procedure according to the embodiment;
FIG. 22 is a block diagram showing a third bank configuration example of the memory cell array according to the embodiment.
FIG. 23 is a conceptual diagram showing a fifth program operation procedure according to the embodiment;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Row decoder, 3 ... Column decoder, 4 ... Input / output circuit, 5 ... Control circuit, 6 ... Charge circuit, 10a, 10b ... Gate dielectric film, 11a, 11b ... Bottom dielectric film, 12a , 12b ... nitride film, 13a, 13b ... top dielectric film, 14 ... single layer dielectric film, CS ... column selection circuit, SA ... sense amplifier, WR ... write circuit, CLH ... column latch circuit, I / OBUF ... Input / output buffers, MC11 to MC14, MC21 to MC24 ... memory cells, MT1 ... first memory transistors, MT2 ... second memory transistors, ST ... select transistors, WL, WL1, WL2 ... word lines, BL0 to BL4 ... bit lines, CLL1 to CLL4, CLR1 to CLR4, CL1 to CL4 ... control gate line, CAM ... charge storage layer INV1, INV2 ... inverter, M1~M5, DM, PM0~PM2 ... MOS transistor.

Claims (10)

列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、
上記メモリセルアレイを動作させるための周辺回路と
を有し、
上記メモリセルアレイの各メモリバンクが、
連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、
上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、
上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、
から構成され、
上記各メモリセルが、
チャネル形成領域と、
上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、
コントロールゲートと、
行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、
を有し、
上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、
上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、
上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有され、
上記周辺回路が、
上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、
第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、
を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する制御回路を含む
不揮発性半導体記憶装置。 A memory cell array having a plurality of memory banks in which a plurality of cell columns each including a plurality of memory cells arranged in the column direction are arranged in the row direction ;
And a peripheral circuit for operating the memory cell array,
Each memory bank of the memory cell array is
A first subarray that is a set of cell columns that are discretely positioned in the row direction across the other three consecutive cell columns;
A second subarray which is a set of cell columns adjacent to one side in the row direction of each cell column constituting the first subarray;
A third sub-array that is a set of two cell columns adjacent to each other between the cell column constituting the first sub-array and the cell column constituting the second sub-array;
Consisting of
Each of the above memory cells
A channel forming region;
A first memory transistor, a select transistor, and a second memory transistor that share the channel formation region and are cascade-connected in a row direction;
A control gate,
A bit line in the column direction for applying a voltage to a connection point of a pair of memory transistors composed of the first memory transistor and the second memory transistor adjacent to each other between two memory cells adjacent in the row direction;
Have
The select transistor is connected to a word line capacitively coupled to the channel formation region via a single-layer dielectric film,
Said first memory transistor and the second memory transistor, across the select transistors are stacked on one on the end or the other end of the channel forming region, a carrier trapped inside a discretized charge storing means Each having a laminated dielectric film comprising:
The control gate is shared by the memory transistor pair as a control gate line wired in the column direction through the two stacked dielectric films of the memory transistor pair,
The peripheral circuit is
An isolation voltage for electrically isolating the two adjacent cell columns of the third sub-array is periodically applied within the row direction arrangement of the control gate lines, and the isolation voltage is applied. A write voltage is applied to each control gate line adjacent to one side in the row direction with respect to the control gate line to apply a pass voltage for conducting the memory transistor, and data is written to the memory transistor in each remaining control gate line. by indicia pressure to voltage, the first and in each cell row constituting the second sub-array, the first having one of the memory cell selected the connected to the word line, the second memory transistor when writing data simultaneously to the other hand, the load in place by extracting data of predetermined bits to be written from the input data And of the stage,
A second stage for writing the data loaded in the first stage to one of the first and second memory transistors of each of the selected memory cells ;
A non-volatile semiconductor memory device including a control circuit that executes a program operation including a state in which a stage is shifted in units of a plurality of memory banks included in the memory cell array . 書き込み後のデータを読み出して検証する動作を上記プログラム動作に含み、
書き込み時に上記書き込みデータを保持し、上記検証時に読み出しデータを保持するデータ保持回路と、
上記読み出しデータを所定の閾値と比較し、比較結果が書き込み十分となったときに、データ保持回路の保持電圧を、より大きな振幅の電圧に変化させる検証回路と
が上記周辺回路内で上記メモリバンクごとに配置された
請求項１記載の不揮発性半導体記憶装置。The program operation includes an operation of reading and verifying data after writing,
A data holding circuit for holding the write data at the time of writing and holding the read data at the time of the verification;
A verification circuit that compares the read data with a predetermined threshold and changes the holding voltage of the data holding circuit to a voltage having a larger amplitude when the comparison result is sufficient for writing is provided in the memory bank within the peripheral circuit. The non-volatile semiconductor memory device according to claim 1, wherein the non-volatile semiconductor memory device is arranged for each. 上記制御回路は、上記第２のステージにおいて、書き込みを行い、書き込み後のデータを読み出して検証する
請求項２記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 2, wherein the control circuit performs writing in the second stage, and reads and verifies data after writing. 上記プログラム動作が、上記第１および第２のステージに加え、第２のステージによる書き込み後のデータを読み出して検証する第３のステージを含む
請求項２記載の不揮発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 2, wherein the program operation includes, in addition to the first and second stages, a third stage that reads and verifies data after writing by the second stage. 上記制御回路は、一つの上記プログラム動作内で、上記第１のステージの後に、上記第２および第３のステージを検証結果が書き込み十分となるまで複数回繰り返す
請求項４記載の不揮発性半導体記憶装置。5. The nonvolatile semiconductor memory according to claim 4, wherein the control circuit repeats the second and third stages a plurality of times after the first stage until a verification result is sufficiently written within one program operation. 6. apparatus. 上記書き込みデータを行単位で保持するデータ保持回路が上記周辺回路内で上記メモリバンクごとに配置され、
上記制御回路がデータ保持回路を制御し、少なくとも２つのメモリバンクに対し異なるタイミングで上記第１のステージを実行する
請求項４記載の不揮発性半導体記憶装置。A data holding circuit for holding the write data in units of rows is arranged for each memory bank in the peripheral circuit,
The nonvolatile semiconductor memory device according to claim 4, wherein the control circuit controls the data holding circuit and executes the first stage at different timings for at least two memory banks . 上記制御回路は、
第１のメモリバンクにおけるｎ番目の所定ビット単位で上記第１のステージを実行し、
当該所定単位ビットに対し上記第２のステージを開始すると同時に、異なる第２のメモリバンクのｎ番目の所定ビット単位に対し上記第１のステージを開始する
請求項６に記載の不揮発性半導体記憶装置。The control circuit is
Performing the first stage in units of the nth predetermined bit in the first memory bank ;
The nonvolatile semiconductor memory device according to claim 6, wherein the second stage is started for the predetermined unit bit, and at the same time, the first stage is started for the nth predetermined bit unit of a different second memory bank. . 上記制御回路は、
上記第１のメモリバンクの（ｎ＋１）番目の所定ビット単位に対する上記第１のステージを、第１のメモリバンクの上記ｎ番目の所定ビット単位における上記第２のステージの終了と同時に開始し、
上記第１のメモリバンク内で（ｎ＋１）番目の所定単位ビットに対し上記第２のステージを開始すると同時に、上記第２のメモリバンクの（ｎ＋１）番目の所定ビット単位に対し上記第１のステージを開始し、
当該第１および第２のメモリバンクにおいて、（ｎ＋１）番目の２つの所定ビット単位に対する動作と同じ動作を繰り返す
請求項７に記載の不揮発性半導体記憶装置。The control circuit is
Of the first memory bank a (n + 1) -th of the first stage for a given bit unit, completion of the second stage and beginning at the same time in the n-th predetermined bits of the first memory bank,
The second stage is started for the (n + 1) th predetermined unit bit in the first memory bank , and at the same time, the first stage is set for the (n + 1) th predetermined bit unit of the second memory bank. Start
The nonvolatile semiconductor memory device according to claim 7, wherein the same operation as that for the (n + 1) th two predetermined bit units is repeated in the first and second memory banks . 上記制御回路は、
第１のメモリバンクの１行分のデータに対する上記第１のステージと、他の第２のメモリバンクの１行分のデータに対する上記第１のステージとを連続して行い、
当該２つの第１のステージ終了後に第１のメモリバンクにおける最初の上記所定ビット単位に対し上記第２のステージを開始し、
当該第１のメモリバンクにおける第２ステージの最初の書き込み後に、第２のメモリバンクにおける最初の所定ビット単位に対し上記第２のステージを開始し、
上記第１および第２のメモリバンク内で、１回の書き込み分だけずれた上記２つの第２のステージと同じ動作を繰り返す
請求項６に記載の不揮発性半導体記憶装置。The control circuit is
The first stage for the data for one row in the first memory bank and the first stage for the data for one row in another second memory bank are continuously performed,
Starting the second stage for the first predetermined bit unit in the first memory bank after the end of the two first stages;
After the first writing of the second stage in the first memory bank, and start the second stage for the first predetermined bit unit in the second memory bank,
The nonvolatile semiconductor memory device according to claim 6, wherein the same operation as that of the two second stages shifted by one writing is repeated in the first and second memory banks . 列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、
上記メモリセルアレイを動作させるための周辺回路と
を有し、
上記メモリセルアレイの各メモリバンクが、
連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、
上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、
上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、
から構成され、
上記各メモリセルが、
チャネル形成領域と、
上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、
コントロールゲートと、
行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、
を有し、
上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、
上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、
上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有されている、
不揮発性半導体記憶装置のプログラム方法であって、
上記方法が以下の諸ステップ、すなわち、
上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、
第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、
を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する、各ステップを含む
不揮発性半導体記憶装置のプログラム方法。 A memory cell array having a plurality of memory banks in which a plurality of cell columns each including a plurality of memory cells arranged in the column direction are arranged in the row direction ;
And a peripheral circuit for operating the memory cell array,
Each memory bank of the memory cell array is
A first subarray that is a set of cell columns that are discretely positioned in the row direction across the other three consecutive cell columns;
A second subarray which is a set of cell columns adjacent to one side in the row direction of each cell column constituting the first subarray;
A third sub-array that is a set of two cell columns adjacent to each other between the cell column constituting the first sub-array and the cell column constituting the second sub-array;
Consisting of
Each of the above memory cells
A channel forming region;
A first memory transistor, a select transistor, and a second memory transistor that share the channel formation region and are cascade-connected in a row direction;
A control gate,
A bit line in the column direction for applying a voltage to a connection point of a pair of memory transistors composed of the first memory transistor and the second memory transistor adjacent to each other between two memory cells adjacent in the row direction;
Have
The select transistor is connected to a word line capacitively coupled to the channel formation region via a single-layer dielectric film,
Said first memory transistor and the second memory transistor, across the select transistors are stacked on one on the end or the other end of the channel forming region, a carrier trapped inside a discretized charge storing means Each having a laminated dielectric film comprising:
The control gate is shared by the memory transistor pair as a control gate line wired in the column direction through the two stacked dielectric films of the memory transistor pair.
A non-volatile semiconductor memory device programming method comprising:
The above method comprises the following steps:
An isolation voltage for electrically isolating the two adjacent cell columns of the third sub-array is periodically applied within the row direction arrangement of the control gate lines, and the isolation voltage is applied. A write voltage is applied to each control gate line adjacent to one side in the row direction with respect to the control gate line to apply a pass voltage for conducting the memory transistor, and data is written to the memory transistor in each remaining control gate line. by indicia pressure to voltage, the first and in each cell row constituting the second sub-array, the first having one of the memory cell selected the connected to the word line, the second memory transistor when writing data simultaneously to the other hand, the load in place by extracting data of predetermined bits to be written from the input data And of the stage,
A second stage for writing the data loaded in the first stage to one of the first and second memory transistors of each of the selected memory cells ;
A program method for a non-volatile semiconductor memory device, including each step of executing a program operation including a step with a stage shifted between a plurality of memory banks of the memory cell array .

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