JP4773746B2 - Booster circuit - Google Patents

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Description

本発明は、半導体集積回路装置に使用されるチャージポンプ型の昇圧回路に関する。   The present invention relates to a charge pump type booster circuit used in a semiconductor integrated circuit device.

フラッシュＥＥＲＰＯＭに代表される不揮発性半導体記憶装置の多くは、データの書き込み・消去を実行する際に電源電圧より高い電圧を必要とする。高電圧を得る方法として、外部より高電圧を供給する手法とチップ内部で昇圧電圧を発生させて高電圧を得る方法がある。近年では、不揮発性半導体記憶装置の単一電源化により、後者のチップ内部で昇圧電圧を発生させる手法が主流となっている。昇圧電圧を発生させるための昇圧回路としては、キャパシタを並列に接続して順次昇圧していくディクソンタイプのチャージポンプ回路が知られている。ディクソンタイプのチャージポンプ回路については、下記の非特許文献１に、詳細な解説がある。   Many nonvolatile semiconductor memory devices represented by the flash EERPOM require a voltage higher than the power supply voltage when data writing / erasing is executed. As a method for obtaining a high voltage, there are a method for supplying a high voltage from the outside and a method for obtaining a high voltage by generating a boosted voltage inside the chip. In recent years, a method of generating a boosted voltage inside the latter chip by using a single power source for a nonvolatile semiconductor memory device has become mainstream. As a booster circuit for generating a boosted voltage, a Dixon type charge pump circuit in which capacitors are connected in parallel and boosted sequentially is known. The Dixon type charge pump circuit is described in detail in Non-Patent Document 1 below.

図２に、ディクソンタイプの一般的なチャージポンプ回路を示す。図２に示すように、チャージポンプ回路２００は、４つのＮ型ＭＯＳＦＥＴ１０〜１３と３つのキャパシタＣ２，Ｃ４，Ｃ６からなる３段階の昇圧構成を有するチャージポンプ回路である。具体的には、Ｎ型ＭＯＳＦＥＴ１０のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがキャパシタＣ２に接続してノードＮ１を形成している。Ｎ型ＭＯＳＦＥＴ１０とキャパシタＣ２からなる構成を１ユニットとし、チャージポンプ回路の１段目ポンプセルを構成している。   FIG. 2 shows a general charge pump circuit of the Dickson type. As shown in FIG. 2, the charge pump circuit 200 is a charge pump circuit having a three-stage boosting configuration including four N-type MOSFETs 10 to 13 and three capacitors C2, C4, and C6. Specifically, the drain and gate of the N-type MOSFET 10 are connected to the power supply voltage Vcc, and the source of the N-type MOSFET 10 is connected to the capacitor C2 to form the node N1. A configuration including the N-type MOSFET 10 and the capacitor C2 is set as one unit, and the first-stage pump cell of the charge pump circuit is configured.

２段目ポンプセルは、Ｎ型ＭＯＳＦＥＴ１１のゲートとドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがキャパシタＣ４に接続してノードＮ２を形成して構成される。３段目ポンプセルについても同様に、Ｎ型ＭＯＳＦＥＴ１２のゲートとドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがキャパシタＣ６に接続してノードＮ３を形成して構成される。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１０〜１３は夫々、ゲートとドレインが接続された構成であることから、逆流防止用のダイオード機能を有し、ドレイン側からソース側への一方向のみ電流を流す。   The second-stage pump cell is configured by forming the node N2 by connecting the gate and drain of the N-type MOSFET 11 to the node N1 of the first-stage pump cell and connecting the source of the N-type MOSFET 11 to the capacitor C4. Similarly, the third-stage pump cell is configured by forming the node N3 by connecting the gate and drain of the N-type MOSFET 12 to the node N2 of the second-stage pump cell and connecting the source of the N-type MOSFET 12 to the capacitor C6. The gate and drain of the N-type MOSFET 13 are connected to the node N3 of the third-stage pump cell. Since each of the N-type MOSFETs 10 to 13 has a configuration in which the gate and the drain are connected to each other, the N-type MOSFETs 10 to 13 have a diode function for preventing a backflow and flow a current only in one direction from the drain side to the source side.

更に、キャパシタＣ２、Ｃ６には、クロック信号ＣＬＫ２が入力信号として接続されており、キャパシタＣ４には、クロック信号ＣＬＫ４が接続されている。図３に、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４の各タイミング波形を示す。   Furthermore, a clock signal CLK2 is connected as an input signal to the capacitors C2 and C6, and a clock signal CLK4 is connected to the capacitor C4. FIG. 3 shows timing waveforms of the clock signal CLK2 and the clock signal CLK4.

クロック信号ＣＬＫ２，ＣＬＫ４は電源電圧Ｖｃｃを振幅としており、クロック信号ＣＬＫ２とクロック信号ＣＬＫ４との出力タイミングは、クロック信号ＣＬＫ２が電源電圧Ｖｃｃのとき、クロック信号ＣＬＫ４は０Ｖで、クロック信号ＣＬＫ２が０Ｖのとき、クロック信号ＣＬＫ４は電源電圧Ｖｃｃとなるように、お互いに逆相関係のクロック信号となっている。   The clock signals CLK2 and CLK4 have the power supply voltage Vcc as the amplitude, and the output timing of the clock signal CLK2 and the clock signal CLK4 is when the clock signal CLK2 is the power supply voltage Vcc, the clock signal CLK4 is 0V and the clock signal CLK2 is 0V. When the clock signal CLK4 becomes the power supply voltage Vcc, the clock signals are in opposite phase relation to each other.

チャージポンプ回路２００の理想状態での動作を説明する。先ず、クロック信号ＣＬＫ２が０Ｖの時、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１０の閾値電圧Ｖｔｈ分だけ低い電圧（Ｖｃｃ−Ｖｔｈ）が、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に充電される。次に、クロック信号ＣＬＫ２が０Ｖから電源電圧Ｖｃｃに上昇することにより、ノードＮ１の電圧がＶｃｃ分だけ昇圧され、（２Ｖｃｃ―Ｖｔｈ）となる。ノードＮ１の電圧は、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ転送される。このとき、ノードＮ２の電圧は、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧Ｖｔｈだけの電圧降下により、（２Ｖｃｃ―２Ｖｔｈ）となる。クロック信号ＣＬＫ４が０Ｖから電源電圧Ｖｃｃに上昇すると、ノードＮ２の電圧は、Ｖｃｃ分だけ昇圧され、（３Ｖｃｃ―２Ｖｔｈ）となる。ノードＮ３についても同様に変化し、最終的には、出力電圧Ｖｏｕｔは、（４Ｖｃｃ―４Ｖｔｈ）となる。   The operation of the charge pump circuit 200 in an ideal state will be described. First, when the clock signal CLK2 is 0 V, a voltage (Vcc−Vth) lower than the power supply voltage Vcc by the threshold voltage Vth of the N-type MOSFET 10 is charged to the node N1 via the N-type MOSFET 10. Next, when the clock signal CLK2 rises from 0V to the power supply voltage Vcc, the voltage of the node N1 is boosted by Vcc and becomes (2Vcc-Vth). The voltage at the node N1 is transferred to the node N2 via the N-type MOSFET 11. At this time, the voltage of the node N2 becomes (2Vcc−2Vth) due to the voltage drop of the threshold voltage Vth of the N-type MOSFET 11. When clock signal CLK4 rises from 0V to power supply voltage Vcc, the voltage at node N2 is boosted by Vcc to (3Vcc-2Vth). The node N3 changes in the same manner, and finally the output voltage Vout becomes (4Vcc-4Vth).

Ｎ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈは、約０．６Ｖであることから、閾値電圧による出力電圧の低下（電圧損失）は、２．４Ｖにもなる。例えば１．８Ｖの電源電圧を考えたときには、閾値電圧を無視した時にチャージポンプ回路が発生し得る電圧は、７．２Ｖ（４Ｖｃｃ）であるが、実際には、閾値電圧により２．４Ｖを失うため、閾値電圧による出力電圧の低下分は３３％にも及ぶ。   Since the threshold voltage Vth of the N-type MOSFET is about 0.6V, the output voltage drop (voltage loss) due to the threshold voltage is 2.4V. For example, when a power supply voltage of 1.8 V is considered, the voltage that can be generated by the charge pump circuit when the threshold voltage is ignored is 7.2 V (4 Vcc), but actually 2.4 V is lost due to the threshold voltage. For this reason, the decrease in the output voltage due to the threshold voltage reaches 33%.

この問題を解決するために、Ｎ型ＭＯＳＦＥＴの閾値電圧分の電圧損失を抑えたチャージポンプ回路が知られている。図４に、当該チャージポンプ回路の一構成例を示す。   In order to solve this problem, a charge pump circuit is known in which the voltage loss corresponding to the threshold voltage of the N-type MOSFET is suppressed. FIG. 4 shows a configuration example of the charge pump circuit.

図４に示すように、当該チャージポンプ回路４００は、図２に示すチャージポンプ回路２００の１段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１７とキャパシタＣ１を、２段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１８とキャパシタＣ３を、３段目のポンプセルに対して、Ｎ型ＭＯＳＦＥＴ１９とキャパシタＣ５を、夫々追加した構成となっている。   As shown in FIG. 4, the charge pump circuit 400 includes an N-type MOSFET 17 and a capacitor C1 for the first pump cell of the charge pump circuit 200 shown in FIG. In this configuration, an N-type MOSFET 19 and a capacitor C3 are added to the third-stage pump cell, respectively, and an N-type MOSFET 19 and a capacitor C5 are added.

１段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１０のドレインとＮ型ＭＯＳＦＥＴ１７の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１に接続しノードＮ４を形成している。   In the first-stage pump cell, the drain of the N-type MOSFET 10 and each drain of the N-type MOSFET 17 are connected to the power supply voltage Vcc, and the source of the N-type MOSFET 10 is connected to the gate of the N-type MOSFET 17 and the capacitor C2 to form a node N1. The source of the N-type MOSFET 17 is connected to the gate of the N-type MOSFET 10 and the capacitor C1 to form a node N4.

２段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮ型ＭＯＳＦＥＴ１８の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３に接続しノードＮ５を形成している。   In the second-stage pump cell, the drain of the N-type MOSFET 11 and each drain of the N-type MOSFET 18 are connected to the node N1 of the first-stage pump cell, and the source of the N-type MOSFET 11 is connected to the gate of the N-type MOSFET 18 and the capacitor C4. And the source of the N-type MOSFET 18 is connected to the gate of the N-type MOSFET 11 and the capacitor C3 to form a node N5.

３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２のドレインとＮ型ＭＯＳＦＥＴ１９の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５に接続しノードＮ６を形成している。Ｎ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。   In the third-stage pump cell, the drain of the N-type MOSFET 12 and each drain of the N-type MOSFET 19 are connected to the node N2 of the second-stage pump cell, and the source of the N-type MOSFET 12 is connected to the gate of the N-type MOSFET 19 and the capacitor C6. The source of the N-type MOSFET 19 is connected to the gate of the N-type MOSFET 12 and the capacitor C5 to form a node N6. The gate and drain of the N-type MOSFET 13 are connected to the node N3 of the third-stage pump cell.

このようにポンプセルの繰り返し構成により昇圧回路は構成されており、必要とする出力電圧に応じたポンプセル段数を決定し、最終段のポンプセルの出力には、逆流防止用のダイオードとしてドレインとゲートを接続したＮ型ＭＯＳＦＥＴを接続する。   In this way, the booster circuit is configured by the repeated configuration of the pump cell, the number of pump cell stages is determined according to the required output voltage, and the drain and gate are connected as a backflow prevention diode to the output of the final pump cell The N-type MOSFET is connected.

次に、図４に示す構成のチャージポンプ回路における昇圧電圧を得る動作について説明する。図５に、クロック発生回路５００より生成されたクロック信号ＣＬＫ１〜４のタイミング波形を示す。先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。   Next, an operation for obtaining a boosted voltage in the charge pump circuit having the configuration shown in FIG. 4 will be described. FIG. 5 shows timing waveforms of the clock signals CLK1 to CLK4 generated by the clock generation circuit 500. First, the N-type MOSFET 11 is turned off by lowering the clock signal CLK3. Next, by raising the clock signal CLK4, the gate voltage of the N-type MOSFET 18 is boosted, and charges are supplied to the gate of the N-type MOSFET 11. Next, the N-type MOSFET 17 is turned off by lowering the clock signal CLK2, and the gate voltage of the N-type MOSFET 10 is boosted to (Vcc + Vth) or more by raising the clock signal CLK1, via the N-type MOSFET 10. The power supply voltage Vcc is supplied to the node N1. Further, the N-type MOSFET 10 is turned off by lowering the clock signal CLK1, and the node N1 is boosted by raising the clock signal CLK2.

その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、最終段のポンプセルにおいて所望の電圧を得ることが可能である。理想状態おいては、１段目ポンプセルでノードＮ１の電圧をＮ型ＭＯＳＦＥＴの閾値電圧分の電圧降下を伴わずに、電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）へ昇圧する。更に、２段目ポンプセルでノードＮ２の電圧を電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）、３段目ポンプセルでノードＮ３の電圧を電源電圧Ｖｃｃの４倍の（４Ｖｃｃ）へと順に昇圧させていく。   Thereafter, the clock signal CLK4 is lowered and the clock signal CLK3 is raised, so that the boosted voltage at the node N1 is transmitted to the next node N2 without a voltage drop due to the threshold voltage. By repeating the above operation, it is possible to obtain a desired voltage in the pump cell at the final stage. In an ideal state, the voltage of the node N1 is boosted to a voltage (2 Vcc) twice the power supply voltage Vcc without causing a voltage drop corresponding to the threshold voltage of the N-type MOSFET in the first-stage pump cell. Further, in the second stage pump cell, the voltage of the node N2 is increased to 3 times the power supply voltage Vcc (3 Vcc), and in the third stage pump cell, the voltage of the node N3 is increased to 4 times the power supply voltage Vcc (4 Vcc) in order. Go.

以上の説明において、Ｎ型ＭＯＳＦＥＴの閾値電圧は、約０．６Ｖ程度で一定であることを前提にしたが、実際のＮ型ＭＯＳＦＥＴの閾値電圧は、ソースと基板間の電圧（基板バイアス）によって変動する。これは、基板バイアスが増大すると基板の空乏層が広がりイオン化したドナーが増大し、同一のチャネル電荷を誘起するのに余分なゲート電界が必要となるため、ゲート閾値電圧が増大する現象であり、基板バイアス効果として周知である。   In the above description, it is assumed that the threshold voltage of the N-type MOSFET is constant at about 0.6 V, but the actual threshold voltage of the N-type MOSFET depends on the voltage between the source and the substrate (substrate bias). fluctuate. This is a phenomenon that the gate threshold voltage increases because the depletion layer of the substrate spreads and ionized donors increase and an extra gate electric field is required to induce the same channel charge as the substrate bias increases. This is known as the substrate bias effect.

図６に、基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係をグラフで表示する。尚、閾値電圧は、ゲート酸化膜厚やシリコン基板濃度等によっても変化するため、図６に示す関係はその一例である。図６において、横軸は基板バイアスＶｂｓの１／２乗であり、縦軸は閾値電圧Ｖｔｈである。図６より、基板バイアスＶｂｓの増加に伴って、閾値電圧Ｖｔｈの上昇することが分かる。   FIG. 6 is a graph showing the relationship between the substrate bias and the threshold voltage of the N-type MOSFET. Note that the threshold voltage varies depending on the gate oxide film thickness, the silicon substrate concentration, and the like, and the relationship shown in FIG. 6 is an example. In FIG. 6, the horizontal axis is the 1/2 power of the substrate bias Vbs, and the vertical axis is the threshold voltage Vth. FIG. 6 shows that the threshold voltage Vth increases as the substrate bias Vbs increases.

ところで、不揮発性半導体記憶装置の動作において、１０Ｖ前後の昇圧電圧を利用する場合がある。チャージポンプ回路が１０Ｖの電圧を出力する場合を考えると、基板バイアス効果によるＮ型ＭＯＳＦＥＴの閾値電圧変動は、図６より２Ｖ以上となることが分かる。   By the way, in the operation of the nonvolatile semiconductor memory device, a boosted voltage of about 10 V may be used. Considering the case where the charge pump circuit outputs a voltage of 10 V, it can be seen from FIG. 6 that the threshold voltage fluctuation of the N-type MOSFET due to the substrate bias effect is 2 V or more.

基板バイアス効果の影響を低減するために、３重ウェル構造を有するチャージポンプ回路が、下記の特許文献１において提案されている。当該チャージポンプ回路７００を図７に示す。ここで、図４で示すチャージポンプ回路４００との違いは、Ｎ型ＭＯＳＦＥＴ１０〜１３，１７〜１９を夫々３重ウェル構造のＮ型ＭＯＳＦＥＴに変更している点である。３重ウェル構造を有したＮ型ＭＯＳＦＥＴのＰウェルとＮウェルは、ともに同じＮ型ＭＯＳＦＥＴのドレインに接続されているため、ドレインに接続されるノードが昇圧された場合、ＰウェルとＮウェルの電圧も同時に昇圧され、Ｐウェルとソース間の基板バイアス電圧が緩和される構造となっている。   In order to reduce the influence of the substrate bias effect, a charge pump circuit having a triple well structure is proposed in Patent Document 1 below. The charge pump circuit 700 is shown in FIG. Here, the difference from the charge pump circuit 400 shown in FIG. 4 is that each of the N-type MOSFETs 10 to 13 and 17 to 19 is changed to an N-type MOSFET having a triple well structure. Since the P well and the N well of the N-type MOSFET having the triple well structure are both connected to the drain of the same N-type MOSFET, when the node connected to the drain is boosted, the P well and the N well The voltage is also boosted simultaneously, and the substrate bias voltage between the P well and the source is relaxed.

特開平１１−２８３３９２号公報Japanese Patent Laid-Open No. 11-283392 Ｊｉｅｈ−Ｔｓｏｒｎｇ，“ＭＯＳ Ｃｈａｒｇｅ Ｐｕｍｐｓ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ” ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３３，ＮＯ．４，ｐｐ．５９２−５９７，１９９８年４月Jieh-Tsorg, “MOS Charge Pumps for Low-Voltage Operation” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 33, NO. 4, pp. 592-597, April 1998

しかしながら、図７に示す３重ウェル構造を有するチャージポンプ回路では、Ｎ型ＭＯＳＦＥＴのドレイン、Ｐウェル及びＮウェルが同一ノードに接続されているために、昇圧されにくい可能性がある。当該可能性につき図８を参照して説明する。図８では、説明の簡単のために、Ｎ型ＭＯＳＦＥＴ１１を例に、３重ウェル構造のＮ型ＭＯＳＦＥＴ８００の素子断面構造を示している。３重ウェル構造は、Ｎ＋拡散領域２１，２２、Ｐウェル２３、Ｎウェル２４、Ｐ基板２５からなるが、Ｂ０で示すＰＮＰバイポーラトランジスタや、Ｂ１で示すＮＰＮバイポーラトランジスタといった寄生素子が、同一基板上に副次的に形成される。 However, in the charge pump circuit having a triple well structure shown in FIG. 7, the drain, the P well, and the N well of the N-type MOSFET are connected to the same node, which may make it difficult to boost the voltage. The possibility will be described with reference to FIG. In FIG. 8, for simplicity of explanation, the element cross-sectional structure of an N-type MOSFET 800 having a triple well structure is shown by taking the N-type MOSFET 11 as an example. The triple well structure includes N + diffusion regions 21 and 22, a P well 23, an N well 24, and a P substrate 25. However, parasitic elements such as a PNP bipolar transistor indicated by B0 and an NPN bipolar transistor indicated by B1 are formed on the same substrate. Secondary formed on top.

ドレイン（Ｎ＋拡散領域）２２、Ｐウェル２３、Ｎウェル２４は、夫々同一ノードＮ１に接続されているが、実際には、Ｐウェル２３、Ｎウェル２４は、Ｎ＋拡散領域に比べて面積（体積）が大きく寄生抵抗が発生する。例えば、Ｐウェルの寄生抵抗が、Ｎウェルの寄生抵抗より大きい場合、ノードＮ１はキャパシタにより昇圧され、Ｖｃｃ〜２Ｖｃｃの間で電圧変化を繰り返しているが、ノードＮ１の電圧が２ＶｃｃからＶｃｃに下がる時に、Ｐウェルの寄生抵抗の影響により当該電圧低下がＰウェル全体に伝達するのが遅延し、Ｎウェルの電圧が先に低下する。このときに、（Ｐウェル電圧＞Ｎウェル電圧）のＰＮ順方向バイアスとなり、更に高い昇圧電圧で電圧変化しているノードＮ２と接続しているソース（Ｎ＋拡散領域）２１との間で、ＮＰＮバイポーラアクションが生じ、寄生ＮＰＮバイポーラトランジスタＢ１がオンして、ノードＮ２が前段のノードＮ１と導通する。これにより昇圧されたノードＮ２の電圧が低下するという問題があった。 The drain (N + diffusion region) 22, the P well 23, and the N well 24 are connected to the same node N 1, but actually, the P well 23 and the N well 24 have an area larger than that of the N + diffusion region. (Volume) is large and parasitic resistance is generated. For example, when the parasitic resistance of the P well is larger than the parasitic resistance of the N well, the node N1 is boosted by the capacitor, and the voltage change is repeated between Vcc and 2Vcc, but the voltage at the node N1 drops from 2Vcc to Vcc. Sometimes, due to the influence of the parasitic resistance of the P well, the voltage drop is delayed from being transmitted to the entire P well, and the voltage of the N well is lowered first. At this time, it becomes a PN forward bias of (P well voltage> N well voltage), and between the source (N + diffusion region) 21 connected to the node N2 where the voltage is changed at a higher boost voltage, An NPN bipolar action occurs, the parasitic NPN bipolar transistor B1 is turned on, and the node N2 is brought into conduction with the preceding node N1. As a result, there has been a problem that the voltage of the boosted node N2 is lowered.

本発明は上記の問題点に鑑みてなされたものであり、その目的は、基板バイアス効果を低減し、３重ウェル構造におけるＰＮ順方向バイアスによる昇圧電圧の電圧損失を回避可能な高効率の昇圧回路を提供する点にある。   The present invention has been made in view of the above problems, and an object of the present invention is to increase the efficiency of boosting that can reduce the substrate bias effect and avoid the voltage loss of the boosted voltage due to the PN forward bias in the triple well structure. The point is to provide a circuit.

上記目的を達成するための本発明に係る昇圧回路は、ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。   In order to achieve the above object, a booster circuit according to the present invention includes a first N-type MOSFET for supplying current from the drain side to the source side, and a boost capacitor driven by a clock signal connected to the source side of the first N-type MOSFET. And a pump cell comprising at least a plurality of stages in which the source of the first N-type MOSFET is connected to the drain of the first N-type MOSFET in the next stage, and input to the drain of the first N-type MOSFET of the pump cell in the first stage The first N-type MOSFETs of the pump cells in the second and subsequent stages are separately formed in P wells whose drains and sources are independent from each other. In addition, the independent P-well is separately formed in an independent N-well. The N-well of the first N-type MOSFET of the pump cell at the second stage and later is connected to the drain of the first N-type MOSFET, and the first N-type MOSFET of the pump cell at the second stage and later. The P-well is connected to the drain of the first N-type MOSFET in the previous stage through a second N-type MOSFET having a gate and a drain connected to each other.

上記特徴によれば、前段のポンプセルの昇圧された電圧が、第２Ｎ型ＭＯＳＦＥＴの閾値電圧分だけ電圧降下して第１Ｎ型ＭＯＳＦＥＴのＰウェルに供給されるため、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第１Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、高効率な昇圧動作が可能な昇圧回路が実現できる。   According to the above feature, the boosted voltage of the pump cell in the previous stage is dropped by the threshold voltage of the second N-type MOSFET and supplied to the P-well of the first N-type MOSFET. Since the forward bias can be avoided between the P well and the N well of the first N-type MOSFET having a triple well structure, a boosting circuit capable of a highly efficient boosting operation can be realized.

本発明に係る昇圧回路は、更に、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする。   In the booster circuit according to the present invention, the source of the first N-type MOSFET of the pump cell at the final stage is connected to the drain of a third N-type MOSFET in which a gate and a drain are connected, and the third N-type MOSFET is independent. A triple well structure is formed in the P well and the independent P well is formed in the independent N well, and the N well of the third N type MOSFET is a drain of the third N type MOSFET. And the P-well of the third N-type MOSFET is connected to the drain of the first N-type MOSFET of the pump cell at the final stage via a fourth N-type MOSFET having a gate and a drain connected to each other. And

上記特徴によれば、最終段の前記ポンプセルの昇圧電圧を、逆流防止機能を有する第３Ｎ型ＭＯＳＦＥＴを介して出力する際に、第３Ｎ型ＭＯＳＦＥＴの基板バイアス効果を抑制できるとともに、３重ウェル構造の第３Ｎ型ＭＯＳＦＥＴのＰウェルとＮウェル間で順方向バイアスとなることが回避できるため、第３Ｎ型ＭＯＳＦＥＴに起因する出力電圧の電圧損失を回避できる。   According to the above feature, when the boosted voltage of the pump cell at the final stage is output via the third N-type MOSFET having a backflow prevention function, the substrate bias effect of the third N-type MOSFET can be suppressed and the triple well structure is provided. Since it is possible to avoid a forward bias between the P well and the N well of the third N-type MOSFET, voltage loss of the output voltage due to the third N-type MOSFET can be avoided.

本発明に係る昇圧回路は、更に、前記第２Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、前記第４Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であること、或いは、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが独立したＮウェルを備えない素子構造であることを特徴とする。   The booster circuit according to the present invention may further have an element structure in which the second N-type MOSFET does not have an independent N-well, the element structure in which the fourth N-type MOSFET does not have an independent N-well, or The first N-type MOSFET of the pump cell in the first stage has an element structure that does not include an independent N well.

上記特徴により、基板バイアス効果の少ないＮ型ＭＯＳＦＥＴの素子構造を簡略化することで、昇圧回路全体の構成を簡素化でき、回路面積の削減が可能となる。   With the above characteristics, by simplifying the element structure of the N-type MOSFET having a small substrate bias effect, the configuration of the entire booster circuit can be simplified, and the circuit area can be reduced.

本発明に係る昇圧回路は、更に、前記ポンプセルが、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする。   In the booster circuit according to the present invention, the pump cell has a drain connected to the drain of the first N-type MOSFET, a source connected to the gate of the first N-type MOSFET, and a gate connected to the source of the first N-type MOSFET. A fifth N-type MOSFET to be connected and a second boost capacitor connected to the gate of the first N-type MOSFET and driven by a clock signal different from the boost capacitor are provided separately. .

上記特徴により、第１Ｎ型ＭＯＳＦＥＴの基板バイアス効果が更に抑制でき、高効率な昇圧動作が可能な昇圧回路が実現できる。   With the above characteristics, the substrate bias effect of the first N-type MOSFET can be further suppressed, and a booster circuit capable of highly efficient boosting operation can be realized.

本発明に係る不揮発性半導体記憶装置は、メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有し、上記何れかの特徴の本発明に係る昇圧回路を備えることを特徴とする。   A non-volatile semiconductor memory device according to the present invention requires a negative voltage to rewrite information of a memory cell, and has a circuit including an N-type MOSFET having a triple well structure for transmitting the negative voltage, A booster circuit according to the present invention having any one of the characteristics is provided.

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。   Furthermore, in the nonvolatile semiconductor memory device according to the present invention, the memory cell includes a gate electrode formed on a semiconductor layer via a gate insulating film, a channel region disposed under the gate electrode, and the channel region. A diffusion region having a conductivity type opposite to that of the channel region, and a memory function body having a function of holding charges formed on at least one side of the gate electrode.

以上説明したように、本発明によれば、基板バイアス効果の影響を低減し、３重ウェル構造のＮ型ＭＯＳＦＥＴの使用に伴うＰＮ順方向バイアスによる電圧損失をなくすことで、従来のチャージポンプ型の昇圧回路と比べて、より高い電圧を効率的に発生させることが可能となる。   As described above, according to the present invention, the influence of the substrate bias effect is reduced, and the voltage loss due to the PN forward bias associated with the use of the N-type MOSFET having the triple well structure is eliminated. It is possible to efficiently generate a higher voltage compared to the booster circuit.

更に、より高電圧を効率的に発生させることにより、従来の昇圧回路に比べてポンプセルの構成段数を減少させることが可能となるため、回路面積の削減に繋がり、コストダウンを実現できる。また、ポンプセルの段数を減らすことは駆動するキャパシタの数が低減されるので、キャパシタの駆動に必要であったクロック信号の充放電電流の低減でき、昇圧回路の消費電流の低減が可能となる。   Furthermore, by efficiently generating a higher voltage, the number of pump cell components can be reduced as compared with a conventional booster circuit, leading to a reduction in circuit area and cost reduction. Further, reducing the number of stages of pump cells reduces the number of capacitors to be driven, so that the charge / discharge current of the clock signal required for driving the capacitors can be reduced, and the current consumption of the booster circuit can be reduced.

以下、本発明に係る昇圧回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。尚、本発明回路の説明に使用する図面において、従来の昇圧回路と共通或いは対応する構成要素には共通の符号を付して説明する。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a booster circuit according to the present invention (hereinafter simply referred to as “the present invention circuit”) will be described below with reference to the drawings. In the drawings used for the description of the circuit of the present invention, the same or corresponding components as those in the conventional booster circuit are denoted by the same reference numerals.

図１に、本発明回路１００の一実施形態における回路構成を示す。本発明回路１００は、図４に示す従来のチャージポンプ型の昇圧回路と同様に、３段のポンプセルと出力段の逆流防止用のＮ型ＭＯＳＦＥＴ１３（第３Ｎ型ＭＯＳＦＥＴに相当）を備えた構成となっている。尚、ポンプセルの段数は、３段に限定されるものではなく、入力電圧と出力電圧の関係で適宜変更可能である。   FIG. 1 shows a circuit configuration in an embodiment of the circuit 100 of the present invention. The circuit 100 according to the present invention includes a three-stage pump cell and an N-type MOSFET 13 for preventing backflow at the output stage (corresponding to a third N-type MOSFET), as in the conventional charge pump type booster circuit shown in FIG. It has become. The number of pump cells is not limited to three, but can be changed as appropriate depending on the relationship between the input voltage and the output voltage.

図１に示すように、本発明回路１００の１段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１０（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１７（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１０のソースがＮ型ＭＯＳＦＥＴ１７のゲートとキャパシタＣ２の一方端に接続してノードＮ１を形成し、Ｎ型ＭＯＳＦＥＴ１７のソースが、Ｎ型ＭＯＳＦＥＴ１０のゲート及びキャパシタＣ１の一方端に接続しノードＮ４を形成している。２段目ポンプセルにおいて、Ｎ型ＭＯＳＦＥＴ１１（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１８（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが１段目ポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１１のソースがＮ型ＭＯＳＦＥＴ１８のゲートとキャパシタＣ４の一方端に接続してノードＮ２を形成し、Ｎ型ＭＯＳＦＥＴ１８のソースが、Ｎ型ＭＯＳＦＥＴ１１のゲート及びキャパシタＣ３の一方端に接続しノードＮ５を形成している。３段目ポンプセルでは、Ｎ型ＭＯＳＦＥＴ１２（第１Ｎ型ＭＯＳＦＥＴに相当）のドレインとＮ型ＭＯＳＦＥＴ１９（第５Ｎ型ＭＯＳＦＥＴに相当）の各ドレインが２段目ポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１２のソースがＮ型ＭＯＳＦＥＴ１９のゲートとキャパシタＣ６の一方端に接続してノードＮ３を形成し、Ｎ型ＭＯＳＦＥＴ１９のソースが、Ｎ型ＭＯＳＦＥＴ１２のゲート及びキャパシタＣ５の一方端に接続しノードＮ６を形成している。更に、出力段のＮ型ＭＯＳＦＥＴ１３のゲートとドレインは、３段目ポンプセルのノードＮ３に接続している。Ｎ型ＭＯＳＦＥＴ１３のソースは出力端子Ｖｏｕｔに接続している。以上の３段のポンプセルと出力段のＮ型ＭＯＳＦＥＴ１３の接続関係は、図４に示す従来のチャージポンプ型の昇圧回路と同じである。   As shown in FIG. 1, in the first stage pump cell of the circuit 100 of the present invention, the drain of the N-type MOSFET 10 (corresponding to the first N-type MOSFET) and each drain of the N-type MOSFET 17 (corresponding to the fifth N-type MOSFET) are connected to the power supply voltage Vcc. And the source of the N-type MOSFET 10 is connected to the gate of the N-type MOSFET 17 and one end of the capacitor C2 to form a node N1, and the source of the N-type MOSFET 17 is connected to the gate of the N-type MOSFET 10 and one end of the capacitor C1. Connected to form a node N4. In the second-stage pump cell, the drain of the N-type MOSFET 11 (corresponding to the first N-type MOSFET) and each drain of the N-type MOSFET 18 (corresponding to the fifth N-type MOSFET) are connected to the node N1 of the first-stage pump cell. The source is connected to the gate of the N-type MOSFET 18 and one end of the capacitor C4 to form a node N2, and the source of the N-type MOSFET 18 is connected to the gate of the N-type MOSFET 11 and one end of the capacitor C3 to form a node N5. Yes. In the third-stage pump cell, the drain of the N-type MOSFET 12 (corresponding to the first N-type MOSFET) and each drain of the N-type MOSFET 19 (corresponding to the fifth N-type MOSFET) are connected to the node N2 of the second-stage pump cell. A source is connected to the gate of the N-type MOSFET 19 and one end of the capacitor C6 to form a node N3, and a source of the N-type MOSFET 19 is connected to the gate of the N-type MOSFET 12 and one end of the capacitor C5 to form a node N6. Yes. Further, the gate and drain of the N-type MOSFET 13 at the output stage are connected to the node N3 of the third-stage pump cell. The source of the N-type MOSFET 13 is connected to the output terminal Vout. The connection relationship between the above-described three-stage pump cells and the output-stage N-type MOSFET 13 is the same as that of the conventional charge pump type booster circuit shown in FIG.

本実施形態では、２段目と３段目のポンプセルのＮ型ＭＯＳＦＥＴ１１，１２と出力段のＮ型ＭＯＳＦＥＴ１３が、３重ウェル構造のＮ型ＭＯＳＦＥＴであることを特徴とする。つまり、Ｎ型ＭＯＳＦＥＴ１１〜１３のソース及びドレインのＮ＋拡散領域は、夫々独立したＰウェル内に形成され、更に、その独立したＰウェルが独立したＮウェル内に形成された構造となっている。３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｎウェルは、夫々のドレインと各別に接続している。 The present embodiment is characterized in that the N-type MOSFETs 11 and 12 of the second-stage and third-stage pump cells and the N-type MOSFET 13 of the output stage are triple-well N-type MOSFETs. That is, the source and drain N + diffusion regions of the N-type MOSFETs 11 to 13 are formed in independent P-wells, and the independent P-wells are formed in independent N-wells. . The N wells of the N-type MOSFETs 11 to 13 having a triple well structure are connected to the respective drains.

更に、本実施形態では、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３のＰウェルに各別に所定の電圧を供給するためのＮ型ＭＯＳＦＥＴ１４，１５（第２Ｎ型ＭＯＳＦＥＴに相当）及びＮ型ＭＯＳＦＥＴ１６（第４Ｎ型ＭＯＳＦＥＴに相当）を備えることを特徴とする。Ｎ型ＭＯＳＦＥＴ１４〜１６は、夫々ドレインとゲートが接続し、ドレイン側からソース側に電流供給するダイオードとして機能する。Ｎ型ＭＯＳＦＥＴ１４のドレインとゲートが電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ１４のソースがノードＮ７を介してＮ型ＭＯＳＦＥＴ１１のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１５のドレインとゲートが１段目のポンプセルのノードＮ１に接続し、Ｎ型ＭＯＳＦＥＴ１５のソースがノードＮ８を介してＮ型ＭＯＳＦＥＴ１２のＰウェルに接続している。Ｎ型ＭＯＳＦＥＴ１６のドレインとゲートが２段目のポンプセルのノードＮ２に接続し、Ｎ型ＭＯＳＦＥＴ１６のソースがノードＮ９を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに接続している。本実施形態では、ダイオード接続したＮ型ＭＯＳＦＥＴ１４〜１６を介して、前段からの電圧がＮ型ＭＯＳＦＥＴの閾値電圧分低下して、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに供給されることが重要で、これにより、Ｎ型ＭＯＳＦＥＴ１１〜１３の各ＰウェルとＮウェル間で一時的にもＰＮ順方向バイアス状態となるのを回避できる。   Furthermore, in the present embodiment, N-type MOSFETs 14 and 15 (corresponding to the second N-type MOSFET) and N-type MOSFET 16 (the first N-type MOSFET) for supplying a predetermined voltage to the P-wells of the N-type MOSFETs 11 to 13 having a triple well structure, respectively. Equivalent to 4N-type MOSFET). The N-type MOSFETs 14 to 16 each have a drain and a gate connected to each other and function as a diode that supplies current from the drain side to the source side. The drain and gate of the N-type MOSFET 14 are connected to the power supply voltage Vcc, and the source of the N-type MOSFET 14 is connected to the P-well of the N-type MOSFET 11 via the node N7. The drain and gate of the N-type MOSFET 15 are connected to the node N1 of the first-stage pump cell, and the source of the N-type MOSFET 15 is connected to the P well of the N-type MOSFET 12 via the node N8. The drain and gate of the N-type MOSFET 16 are connected to the node N2 of the second-stage pump cell, and the source of the N-type MOSFET 16 is connected to the P-well of the N-type MOSFET 13 via the node N9. In the present embodiment, the voltage from the previous stage is reduced by the threshold voltage of the N-type MOSFET via the diode-connected N-type MOSFETs 14 to 16 and supplied to the P wells of the N-type MOSFETs 11 to 13 having the triple well structure. This makes it possible to avoid a PN forward bias state temporarily between the P wells and the N wells of the N-type MOSFETs 11 to 13.

尚、１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０に関しては、３重ウェル構造である必要はなく、回路面積削減の観点より、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。また、同様の理由から、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９についても、独立したＰウェルとＮウェルを各別に備えた３重ウェル構造のＮ型ＭＯＳＦＥＴである必要はなく、Ｐ基板とＮ＋拡散からなる通常のＮ型ＭＯＳＦＥＴである方が望ましい。或いは、Ｎ型ＭＯＳＦＥＴ１１〜１３以外の１段目のポンプセルのＮ型ＭＯＳＦＥＴ１０、Ｎ型ＭＯＳＦＥＴ１４〜１６、及び、各段のポンプセルのＮ型ＭＯＳＦＥＴ１７〜１９を３重ウェル構造のＮ型ＭＯＳＦＥＴとした場合において、各Ｎ型ＭＯＳＦＥＴ１０，１４〜１９のＰウェル及びＮウェルを共通にすることでも回路面積削減が図れる。 Note that the N-type MOSFET 10 of the first-stage pump cell does not need to have a triple well structure, and is preferably a normal N-type MOSFET composed of a P substrate and N + diffusion from the viewpoint of circuit area reduction. For the same reason, the N-type MOSFETs 14 to 16 and the N-type MOSFETs 17 to 19 of the pump cells at each stage are also N-type MOSFETs having a triple well structure including independent P wells and N wells. There is no need, and a normal N-type MOSFET composed of a P substrate and N + diffusion is desirable. Alternatively, in the case where the N-type MOSFET 10 and N-type MOSFETs 14 to 16 of the first-stage pump cell other than the N-type MOSFETs 11 to 13 and the N-type MOSFETs 17 to 19 of the pump cells of the respective stages are formed as N-type MOSFETs of a triple well structure The circuit area can also be reduced by making the P well and N well of the N-type MOSFETs 10 and 14 to 19 common.

次に、本実施形態における３重ウェル構造を有するＮ型ＭＯＳＦＥＴ９００について、Ｎ型ＭＯＳＦＥＴ１１を例に、図９の素子断面図を参照して説明する。Ｐ基板２５上にＮウェル２４が形成され、Ｎウェル２４内にＰウェル２３が形成されており、更に、Ｐウェル２３内にドレイン及びソースとなるＮ＋拡散領域２１，２２が形成されている。Ｎ型ＭＯＳＦＥＴ１１のドレインであるＮ＋拡散領域２２とＮウェル２４はノードＮ１を介して接続され、Ｎ型ＭＯＳＦＥＴ１１のソースであるＮ＋拡散領域２１はノードＮ２に接続される。また、Ｎ型ＭＯＳＦＥＴ１１のゲートはキャパシタＣ３にノードＮ５を介して結線され、Ｐウェル２３はノードＮ７に接続される。ソースとなるＮ＋拡散領域２１とＰウェル２３間の電位差が、Ｎ型ＭＯＳＦＥＴ１１に対する基板バイアスとなる。つまり、Ｐウェル２３をグランドレベル（０Ｖ）に接地した時が最大の基板バイアスとなり、Ｎ型ＭＯＳＦＥＴ１１の閾値電圧が上がってしまう。 Next, an N-type MOSFET 900 having a triple well structure according to this embodiment will be described with reference to the element cross-sectional view of FIG. 9 taking the N-type MOSFET 11 as an example. An N well 24 is formed on a P substrate 25, a P well 23 is formed in the N well 24, and N + diffusion regions 21 and 22 that serve as a drain and a source are formed in the P well 23. . The N + diffusion region 22 that is the drain of the N-type MOSFET 11 and the N well 24 are connected via the node N1, and the N + diffusion region 21 that is the source of the N-type MOSFET 11 is connected to the node N2. The gate of the N-type MOSFET 11 is connected to the capacitor C3 via the node N5, and the P well 23 is connected to the node N7. A potential difference between the N + diffusion region 21 serving as the source and the P well 23 becomes a substrate bias for the N-type MOSFET 11. That is, when the P-well 23 is grounded to the ground level (0 V), the maximum substrate bias occurs, and the threshold voltage of the N-type MOSFET 11 increases.

次に、図１に示す構成の本発明回路１００において、入力電圧である電源電圧Ｖｃｃから昇圧電圧Ｖｏｕｔを得る動作について説明する。本発明回路１００では、図４に示す従来のチャージポンプ型の昇圧回路と同様に、クロック発生回路５００で生成される４種類のクロック信号ＣＬＫ１〜４（図５参照）を使用する。ここで、クロック信号ＣＬＫ１は、１段目と３段目のポンプセルのキャパシタＣ１，Ｃ５の他方端に入力し、クロック信号ＣＬＫ２は、１段目と３段目のポンプセルのキャパシタＣ２，Ｃ６の他方端に入力し、クロック信号ＣＬＫ３は、２段目のポンプセルのキャパシタＣ３の他方端に入力し、クロック信号ＣＬＫ４は、２段目のポンプセルのキャパシタＣ４の他方端に入力する。   Next, the operation of obtaining the boosted voltage Vout from the power supply voltage Vcc that is the input voltage in the circuit 100 of the present invention having the configuration shown in FIG. 1 will be described. In the circuit 100 of the present invention, four types of clock signals CLK1 to CLK4 (see FIG. 5) generated by the clock generation circuit 500 are used as in the conventional charge pump type booster circuit shown in FIG. Here, the clock signal CLK1 is input to the other ends of the capacitors C1 and C5 of the first and third pump cells, and the clock signal CLK2 is the other of the capacitors C2 and C6 of the first and third pump cells. The clock signal CLK3 is input to the other end of the capacitor C3 of the second-stage pump cell, and the clock signal CLK4 is input to the other end of the capacitor C4 of the second-stage pump cell.

先ず、クロック信号ＣＬＫ３を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にする。次に、クロック信号ＣＬＫ４を立ち上げることにより、Ｎ型ＭＯＳＦＥＴ１８のゲート電圧を昇圧し、Ｎ型ＭＯＳＦＥＴ１１のゲートに電荷を供給する。次に、クロック信号ＣＬＫ２を下げることにより、Ｎ型ＭＯＳＦＥＴ１７をオフ状態にし、クロック信号ＣＬＫ１を立ち上げることで、Ｎ型ＭＯＳＦＥＴ１０のゲート電圧を（Ｖｃｃ＋Ｖｔｈ）以上に昇圧し、Ｎ型ＭＯＳＦＥＴ１０を介してノードＮ１に電源電圧Ｖｃｃを供給する。更に、クロック信号ＣＬＫ１を立ち下げることにより、Ｎ型ＭＯＳＦＥＴ１０をオフ状態にし、クロック信号ＣＬＫ２を立ち上げることで、ノードＮ１を昇圧する。その後、クロック信号ＣＬＫ４を立ち下げ、クロック信号ＣＬＫ３を立ち上げることで、ノードＮ１の昇圧電圧が、次段のノードＮ２へ閾値電圧による電圧降下なしに伝達される。以上の動作が繰り返されることにより、ポンプセル毎に理想状態で電源電圧Ｖｃｃ分の昇圧動作が行われる。   First, the N-type MOSFET 11 is turned off by lowering the clock signal CLK3. Next, by raising the clock signal CLK4, the gate voltage of the N-type MOSFET 18 is boosted, and charges are supplied to the gate of the N-type MOSFET 11. Next, the N-type MOSFET 17 is turned off by lowering the clock signal CLK2, and the gate voltage of the N-type MOSFET 10 is raised to (Vcc + Vth) or more by raising the clock signal CLK1, and the node is connected via the N-type MOSFET 10 to the node. The power supply voltage Vcc is supplied to N1. Further, the N-type MOSFET 10 is turned off by lowering the clock signal CLK1, and the node N1 is boosted by raising the clock signal CLK2. Thereafter, the clock signal CLK4 is lowered and the clock signal CLK3 is raised, so that the boosted voltage at the node N1 is transmitted to the next node N2 without a voltage drop due to the threshold voltage. By repeating the above operation, a boosting operation corresponding to the power supply voltage Vcc is performed in an ideal state for each pump cell.

ここで、理想状態で電源電圧Ｖｃｃの２倍の電圧（２Ｖｃｃ）まで昇圧されたノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１１を介してノードＮ２へ伝達するが、このとき、Ｎ型ＭＯＳＦＥＴ１１に掛かる基板バイアスの影響を受ける。本実施形態では、Ｎ型ＭＯＳＦＥＴ１１のＰウェルの電圧を、Ｎ型ＭＯＳＦＥＴ１４を介して電源電圧Ｖｃｃから供給することにより、Ｐウェル・ソース間の基板バイアスを緩和させる。具体的には、Ｎ型ＭＯＳＦＥＴ１４は、ゲートとドレインが接続されたことにより、ダイオードの機能を発揮することから、電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴ１４の閾値電圧分低下した電圧である（Ｖｃｃ−Ｖｔｈ）がノードＮ７に供給される。これにより、Ｎ型ＭＯＳＦＥＴ１１の基板バイアスが（Ｖｃｃ＋Ｖｔｈ）以下となるため、基板バイアス効果による閾値電圧の上昇を低減できる。同様に、ノードＮ３には、理想状態で電源電圧Ｖｃｃの３倍の電圧（３Ｖｃｃ）まで昇圧されたノードＮ２の電圧が伝達され、このときのＮ型ＭＯＳＦＥＴ１２も基板バイアスの影響を受けるが、本実施形態では、Ｎ型ＭＯＳＦＥＴ１２のＰウェルの電圧の電圧に、ノードＮ２より前段の昇圧電圧であるノードＮ１の電圧を、Ｎ型ＭＯＳＦＥＴ１５を介して供給することにより、Ｎ型ＭＯＳＦＥＴ１２の基板バイアスを（Ｖｃｃ＋Ｖｔｈ）以下にすることで基板バイアス効果を緩和させる。また、本発明回路１００の最終段に配置され、逆流防止用のダイオードとして機能するＮ型ＭＯＳＦＥＴ１３についても、ノードＮ３より前段の昇圧電圧であるノードＮ２を、Ｎ型ＭＯＳＦＥＴ１６を介してＮ型ＭＯＳＦＥＴ１３のＰウェルに供給することにより、Ｎ型ＭＯＳＦＥＴ１３の基板バイアスを緩和させる。   Here, in the ideal state, the voltage of the node N1 boosted to a voltage (2Vcc) that is twice the power supply voltage Vcc is transmitted to the node N2 via the N-type MOSFET 11. At this time, the substrate bias applied to the N-type MOSFET 11 is transmitted. Affected by. In the present embodiment, the substrate bias between the P well and the source is relaxed by supplying the voltage of the P well of the N type MOSFET 11 from the power supply voltage Vcc via the N type MOSFET 14. Specifically, since the N-type MOSFET 14 functions as a diode by connecting the gate and the drain, the voltage is reduced by the threshold voltage of the N-type MOSFET 14 from the power supply voltage Vcc (Vcc−Vth). Is supplied to the node N7. Thereby, since the substrate bias of the N-type MOSFET 11 becomes (Vcc + Vth) or less, an increase in the threshold voltage due to the substrate bias effect can be reduced. Similarly, the voltage at node N2 boosted to a voltage (3Vcc) that is three times the power supply voltage Vcc in the ideal state is transmitted to node N3, and the N-type MOSFET 12 at this time is also affected by the substrate bias. In the embodiment, the voltage of the node N1, which is a boost voltage before the node N2, is supplied to the voltage of the P-well voltage of the N-type MOSFET 12 via the N-type MOSFET 15 to thereby increase the substrate bias of the N-type MOSFET 12 ( Vcc + Vth) or less reduces the substrate bias effect. Further, for the N-type MOSFET 13 which is arranged at the final stage of the circuit 100 of the present invention and functions as a backflow preventing diode, the node N2 which is a boost voltage before the node N3 is connected to the N-type MOSFET 13 via the N-type MOSFET 16. By supplying to the P-well, the substrate bias of the N-type MOSFET 13 is relaxed.

本実施形態において、３重ウェル構造のＮ型ＭＯＳＦＥＴ１１〜１３の各Ｐウェルに、Ｎ型ＭＯＳＦＥＴ１４〜１６を介して前段の昇圧電圧を供給する理由は、Ｎ＋拡散領域とＰウェル間の電圧がＰＮ順方向バイアスになることを防止するためである。Ｎ型ＭＯＳＦＥＴ１１を例に説明すると、Ｎ型ＭＯＳＦＥＴ１１のドレインとＮウェルに接続されるノード１の電圧振幅は、Ｖｃｃ〜２Ｖｃｃである。Ｐウェル電圧の設定としては、ＰＮ順方向バイアスにならないために、Ｎウェルの電圧より低い電圧である必要がある。Ｎウェルの電圧振幅もＶｃｃ〜２Ｖｃｃであるのに対し、Ｐウェルの電圧は上記で説明したように（Ｖｃｃ−Ｖｔｈ）であることから、ＰウェルやＮウェルの寄生抵抗の有無に拘わらず常にＰウェルとＮウェル間を逆バイアス状態とする条件を満たすことが可能となる。仮にＰウェルをドレインと接続した場合には、図７に示す３重ウェル構造を有するチャージポンプ回路の説明で述べたように、Ｐウェルの寄生抵抗によりＰＮ順方向バイアスになり昇圧されない可能性がある。また、Ｎ型ＭＯＳＦＥＴ１１のドレインからダイオードを介してＰウェルに電圧供給した場合、つまり、Ｎ型ＭＯＳＦＥＴ１４のゲートとドレインをノードＮ１に接続した場合には、Ｐウェルの電圧は、（２Ｖｃｃ−Ｖｔｈ）となりＮウェル電圧より高くなる可能性があり問題である。当該理由は、他の３重ウェル構造のＮ型ＭＯＳＦＥＴ１２，１３についても同様である。 In the present embodiment, the reason why the boost voltage of the previous stage is supplied to each P well of the N type MOSFETs 11 to 13 having the triple well structure via the N type MOSFETs 14 to 16 is that the voltage between the N + diffusion region and the P well is This is to prevent a PN forward bias. Taking the N-type MOSFET 11 as an example, the voltage amplitude of the node 1 connected to the drain of the N-type MOSFET 11 and the N-well is Vcc to 2 Vcc. The P-well voltage must be set lower than the N-well voltage in order to avoid PN forward bias. While the voltage amplitude of the N well is also Vcc to 2 Vcc, the voltage of the P well is (Vcc−Vth) as described above. Therefore, the voltage amplitude is always constant regardless of the parasitic resistance of the P well or the N well. It becomes possible to satisfy the condition for the reverse bias state between the P well and the N well. If the P well is connected to the drain, as described in the description of the charge pump circuit having the triple well structure shown in FIG. 7, there is a possibility that the P well is biased by the parasitic resistance of the P well and the voltage is not boosted. is there. When voltage is supplied from the drain of the N-type MOSFET 11 to the P-well via the diode, that is, when the gate and drain of the N-type MOSFET 14 are connected to the node N1, the voltage of the P-well is (2Vcc-Vth) This may be higher than the N-well voltage, which is a problem. The reason is the same for the other N-type MOSFETs 12 and 13 having a triple well structure.

Ｎ型ＭＯＳＦＥＴ１２，１３に関しては、前段のポンプセルからの昇圧電圧に限らず、前々段のポンプセルからの昇圧電圧または電源電圧をＰウェルへ供給することも可能であるが、基板バイアスが大きくなるため基板バイアス効果の影響を低減する効果は低下する。   Regarding the N-type MOSFETs 12 and 13, not only the boosted voltage from the preceding pump cell but also the boosted voltage or power supply voltage from the preceding pump cell can be supplied to the P-well, but the substrate bias increases. The effect of reducing the influence of the substrate bias effect is reduced.

図１０に、本発明回路の昇圧動作における過渡特性と、図４に示す従来のチャージポンプ型の昇圧回路の昇圧動作における過渡特性を、比較して表示する。図１０に示す過渡特性は、両回路を同じ条件で回路シミュレーション（過渡解析）した結果を示している。図１０より、本発明回路の方が、到達できる最大の昇圧電圧、及び、同じ昇圧電圧に至る昇圧時間の何れも改善されていることが明らかであり、昇圧効率が向上していることが分かる。また、上記説明の通り、３重ウェル構造においてＰＮ順方向バイアスの発生が巧みに回避されており高効率での昇圧が可能となる。   FIG. 10 shows a comparison between the transient characteristic in the boosting operation of the circuit of the present invention and the transient characteristic in the boosting operation of the conventional charge pump type booster circuit shown in FIG. The transient characteristics shown in FIG. 10 show the results of circuit simulation (transient analysis) under the same conditions for both circuits. From FIG. 10, it is clear that the circuit of the present invention is improved in both the maximum boost voltage that can be reached and the boost time to reach the same boost voltage, and the boost efficiency is improved. . Further, as described above, the generation of PN forward bias is skillfully avoided in the triple well structure, so that boosting with high efficiency is possible.

本発明回路では、Ｎ型ＭＯＳＦＥＴ、特に、昇圧電圧をドレイン側からソース側に伝達するＮ型ＭＯＳＦＥＴ１１〜１３に３重ウェル構造のＮ型ＭＯＳＦＥＴを使用することから、３重ウェル構造のプロセス開発が必要となる。しかしながら、不揮発性半導体記憶装置の中には、メモリセルの消去動作等に負電圧を必要とするものもあり、負電圧を効率よく伝達するために３重ウェル構造を採用している。例えば、当該不揮発性半導体記憶装置として、サイドウォールメモリがある。サイドウォールメモリは、図１１に示すように、半導体層３０上にゲート絶縁膜３１を介して形成されたゲート電極３２と、ゲート電極３２下に配置されたチャネル領域３３と、チャネル領域３３の両側に配置され、チャネル領域３３と逆導電型を有する拡散領域３４，３５と、ゲート電極３２の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体３６，３７からなるメモリセル３８を備えた不揮発性半導体記憶装置である。サイドウォールメモリは、そのメモリ機能体のデータ消去時に負電圧を必要とし、負電圧を効率よく伝えるために３重ウェル構造を有するＮ型ＭＯＳＦＥＴを採用している。従って、本発明回路をサイドウォールメモリに搭載するには、新たに３重ウェル構造のプロセル開発をする必要もなく都合がよい。   In the circuit of the present invention, since the N-type MOSFETs, in particular, the N-type MOSFETs 11 to 13 that transmit the boosted voltage from the drain side to the source side are used as the triple-well structure N-type MOSFETs, the process development of the triple well structure is achieved. Necessary. However, some nonvolatile semiconductor memory devices require a negative voltage for memory cell erasing operation or the like, and adopt a triple well structure in order to efficiently transmit the negative voltage. For example, there is a side wall memory as the nonvolatile semiconductor memory device. As shown in FIG. 11, the side wall memory includes a gate electrode 32 formed on a semiconductor layer 30 via a gate insulating film 31, a channel region 33 disposed under the gate electrode 32, and both sides of the channel region 33. The memory cell 38 is composed of diffusion regions 34 and 35 having a conductivity type opposite to that of the channel region 33, and memory function bodies 36 and 37 having a function of holding charges formed on both sides or one side of the gate electrode 32. A nonvolatile semiconductor memory device. The sidewall memory requires a negative voltage when erasing data of the memory function body, and adopts an N-type MOSFET having a triple well structure in order to efficiently transmit the negative voltage. Therefore, in order to mount the circuit of the present invention on the side wall memory, it is not necessary to newly develop a process cell having a triple well structure.

本発明に係る昇圧回路は、半導体集積回路装置に使用可能であり、半導体集積回路装置内で使用される高電圧の生成に使用する。特に、３重ウェルを使用する半導体記憶装置に搭載可能である。   The booster circuit according to the present invention can be used in a semiconductor integrated circuit device, and is used to generate a high voltage used in the semiconductor integrated circuit device. In particular, it can be mounted on a semiconductor memory device using a triple well.

本発明に係る昇圧回路の一実施の形態の回路構成を示す回路図1 is a circuit diagram showing a circuit configuration of an embodiment of a booster circuit according to the present invention. 従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図Circuit diagram showing a circuit configuration example of a conventional general charge pump type booster circuit 図２に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図Waveform diagram showing an input clock waveform used in the conventional booster circuit shown in FIG. 従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図Circuit diagram showing a circuit configuration example of a conventional general charge pump type booster circuit 図４に示す従来の昇圧回路に用いられる入力クロック波形を示す波形図Waveform diagram showing an input clock waveform used in the conventional booster circuit shown in FIG. 基板バイアスとＮ型ＭＯＳＦＥＴの閾値電圧の関係の一例を示す図The figure which shows an example of the relationship between a substrate bias and the threshold voltage of N-type MOSFET 従来の一般的なチャージポンプ型の昇圧回路の回路構成例を示す回路図Circuit diagram showing a circuit configuration example of a conventional general charge pump type booster circuit 図７に示す従来の昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造及び寄生バイポーラトランジスタを示す素子断面図Cross-sectional structure of an N-type MOSFET having a triple well structure used in the conventional booster circuit shown in FIG. 本発明に係る昇圧回路に使用される３重ウェル構造を有するＮ型ＭＯＳＦＥＴの断面構造と結線状態を示す素子断面図Element sectional view showing a sectional structure and a connection state of an N-type MOSFET having a triple well structure used in a booster circuit according to the present invention 本発明に係る昇圧回路の昇圧動作における過渡特性と、図４に示す従来の昇圧回路の昇圧動作における過渡特性を、比較して表示する特性図FIG. 4 is a characteristic diagram for comparing and displaying the transient characteristic in the boosting operation of the booster circuit according to the present invention and the transient characteristic in the boosting operation of the conventional booster circuit shown in FIG. サイドウォールメモリのメモリセル構造を示す素子断面図Device sectional view showing memory cell structure of sidewall memory

符号の説明Explanation of symbols

１０〜１２： Ｎ型ＭＯＳＦＥＴ（第１Ｎ型ＭＯＳＦＥＴに相当）
１３： Ｎ型ＭＯＳＦＥＴ（第３Ｎ型ＭＯＳＦＥＴに相当）
１４，１５： Ｎ型ＭＯＳＦＥＴ（第２Ｎ型ＭＯＳＦＥＴに相当）
１６： Ｎ型ＭＯＳＦＥＴ（第４Ｎ型ＭＯＳＦＥＴに相当）
１７〜１９： Ｎ型ＭＯＳＦＥＴ（第５Ｎ型ＭＯＳＦＥＴに相当）
２１： Ｎ＋拡散領域（ソース）
２２： Ｎ＋拡散領域（ドレイン）
２３： Ｐウェル
２４： Ｎウェル
２５： Ｐ基板
３０： 半導体層
３１： ゲート絶縁膜
３２： ゲート電極
３３： チャネル領域
３４，３５： 拡散領域
３６，３７： メモリ機能体
３８： サイドウォールメモリのメモリセル
１００： 本発明に係る昇圧回路
２００： 従来のチャージポンプ型の昇圧回路
４００： 従来のチャージポンプ型の昇圧回路
５００： クロック発生回路
７００： 従来のチャージポンプ型の昇圧回路
８００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
９００： ３重ウェル構造のＮ型ＭＯＳＦＥＴ
Ｂ０〜Ｂ２： 寄生バイポーラトランジスタ
Ｃ１〜Ｃ６： キャパシタ
ＣＬＫ１〜ＣＬＫ４： クロック信号
Ｎ１〜Ｎ９： ノード
Ｖｃｃ： 電源電圧
Ｖｏｕｔ： 出力電圧（出力端子） 10-12: N-type MOSFET (corresponding to the first N-type MOSFET)
13: N-type MOSFET (corresponding to third N-type MOSFET)
14, 15: N-type MOSFET (corresponding to the second N-type MOSFET)
16: N-type MOSFET (equivalent to the fourth N-type MOSFET)
17 to 19: N-type MOSFET (corresponding to fifth N-type MOSFET)
21: N + diffusion region (source)
22: N + diffusion region (drain)
23: P well 24: N well 25: P substrate 30: Semiconductor layer 31: Gate insulating film 32: Gate electrode 33: Channel region 34, 35: Diffusion region 36, 37: Memory functional unit 38: Memory cell of side wall memory DESCRIPTION OF SYMBOLS 100: Booster circuit according to the present invention 200: Conventional charge pump type booster circuit 400: Conventional charge pump type booster circuit 500: Clock generation circuit 700: Conventional charge pump type booster circuit 800: Triple well structure N-type MOSFET
900: N-type MOSFET with triple well structure
B0 to B2: Parasitic bipolar transistors C1 to C6: Capacitors CLK1 to CLK4: Clock signals N1 to N9: Node Vcc: Power supply voltage Vout: Output voltage (output terminal)

Claims (8)

ドレイン側からソース側に電流供給する第１Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのソース側に接続するクロック信号により駆動される昇圧用キャパシタと、を少なくとも備えてなるポンプセルを、前記第１Ｎ型ＭＯＳＦＥＴのソースを次段の前記第１Ｎ型ＭＯＳＦＥＴのドレインに接続して複数段備え、初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインに入力した正電圧を、前記複数段のポンプセルにより昇圧して出力する昇圧回路であって、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴが、ドレイン及びソースが独立したＰウェル内に各別に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に各別に形成される３重ウェル構造のＮ型ＭＯＳＦＥＴであり、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第１Ｎ型ＭＯＳＦＥＴのドレインと各別に接続し、
２段目以降の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第２Ｎ型ＭＯＳＦＥＴを各別に介して、前段の前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする昇圧回路。 A pump cell comprising at least a first N-type MOSFET for supplying current from the drain side to the source side, and a boosting capacitor driven by a clock signal connected to the source side of the first N-type MOSFET, the first N-type MOSFET Are connected to the drain of the first N-type MOSFET in the next stage, and a plurality of stages are provided, and the positive voltage input to the drain of the first N-type MOSFET of the pump cell in the first stage is boosted and output by the pump cells in the plurality of stages. A booster circuit that
The first N-type MOSFETs of the pump cells in the second and subsequent stages are separately formed in P wells having independent drains and sources, and the independent P wells are individually formed in independent N wells 3 N-type MOSFET with a double well structure,
The N well of the first N-type MOSFET of the pump cell in the second and subsequent stages is separately connected to the drain of the first N-type MOSFET,
The P-well of the first N-type MOSFET of the pump cell in the second and subsequent stages is connected to the drain of the first N-type MOSFET in the previous stage through a second N-type MOSFET having a gate and a drain connected to each other. A booster circuit. 前記第２Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１に記載の昇圧回路。   2. The booster circuit according to claim 1, wherein the second N-type MOSFET has an element structure that does not include an independent N-well. 最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのソースが、ゲートとドレインが接続した第３Ｎ型ＭＯＳＦＥＴのドレインに接続し、
前記第３Ｎ型ＭＯＳＦＥＴが、独立したＰウェル内に形成されるとともに、前記独立したＰウェルが独立したＮウェル内に形成される３重ウェル構造を有し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｎウェルが、前記第３Ｎ型ＭＯＳＦＥＴのドレインと接続し、
前記第３Ｎ型ＭＯＳＦＥＴの前記Ｐウェルが、ゲートとドレインが接続した第４Ｎ型ＭＯＳＦＥＴを介して、最終段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続していることを特徴とする請求項１または２に記載の昇圧回路。 The source of the first N-type MOSFET of the pump cell in the final stage is connected to the drain of a third N-type MOSFET in which the gate and the drain are connected,
The third N-type MOSFET is formed in an independent P-well, and the independent P-well has a triple well structure formed in an independent N-well;
The N well of the third N-type MOSFET is connected to the drain of the third N-type MOSFET;
The P-well of the third N-type MOSFET is connected to the drain of the first N-type MOSFET of the pump cell at the final stage through a fourth N-type MOSFET having a gate and a drain connected to each other. 3. The booster circuit according to 1 or 2. 前記第４Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項３に記載の昇圧回路。   4. The booster circuit according to claim 3, wherein the fourth N-type MOSFET has an element structure that does not include an independent N-well. 初段の前記ポンプセルの前記第１Ｎ型ＭＯＳＦＥＴは、独立したＮウェルを備えない素子構造であることを特徴とする請求項１〜４の何れか１項に記載の昇圧回路。   5. The booster circuit according to claim 1, wherein the first N-type MOSFET of the pump cell at the first stage has an element structure that does not include an independent N-well. 前記ポンプセルは、ドレインが前記第１Ｎ型ＭＯＳＦＥＴのドレインと接続し、ソースが前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、ゲートが前記第１Ｎ型ＭＯＳＦＥＴのソースと接続する第５Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴのゲートと接続し、前記昇圧用キャパシタとは別のクロック信号により駆動される第２の昇圧用キャパシタと、を各別に備えることを特徴とする請求項１〜５の何れか１項に記載の昇圧回路。   A fifth N-type MOSFET having a drain connected to a drain of the first N-type MOSFET, a source connected to a gate of the first N-type MOSFET, and a gate connected to a source of the first N-type MOSFET; 6. The device according to claim 1, further comprising a second boosting capacitor connected to the gate of the 1N-type MOSFET and driven by a clock signal different from the boosting capacitor. The booster circuit described in 1. メモリセルの情報を書き換えるために負電圧を必要とし、前記負電圧を伝達するために３重ウェル構造のＮ型ＭＯＳＦＥＴを備えた回路を有する不揮発性半導体記憶装置であって、
請求項１〜６の何れか１項に記載の昇圧回路を備えることを特徴とする不揮発性半導体記憶装置。 A non-volatile semiconductor memory device that requires a negative voltage to rewrite information of a memory cell and has a circuit including an N-type MOSFET having a triple well structure for transmitting the negative voltage,
A non-volatile semiconductor memory device comprising the booster circuit according to claim 1. 前記メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の少なくとも一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。   The memory cell includes a gate electrode formed on a semiconductor layer via a gate insulating film, a channel region disposed under the gate electrode, and disposed on both sides of the channel region, and having a conductivity type opposite to that of the channel region. The nonvolatile semiconductor memory device according to claim 7, comprising: a diffusion region including a memory function body having a function of holding charges formed on at least one side of the gate electrode.
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