JP4772565B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4772565B2
JP4772565B2 JP2006101386A JP2006101386A JP4772565B2 JP 4772565 B2 JP4772565 B2 JP 4772565B2 JP 2006101386 A JP2006101386 A JP 2006101386A JP 2006101386 A JP2006101386 A JP 2006101386A JP 4772565 B2 JP4772565 B2 JP 4772565B2
Authority
JP
Japan
Prior art keywords
plane
alignment mark
semiconductor device
substrate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006101386A
Other languages
Japanese (ja)
Other versions
JP2007280978A (en
Inventor
陽一郎 樽井
直毅 油谷
寛 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006101386A priority Critical patent/JP4772565B2/en
Publication of JP2007280978A publication Critical patent/JP2007280978A/en
Application granted granted Critical
Publication of JP4772565B2 publication Critical patent/JP4772565B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

本発明は、半導体装置の製造方法に係る発明であって、特に、ＳｉＣを基板に用いる半導体装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using SiC as a substrate.

従来、ＳｉＣを基板に用いて半導体装置を製造する場合、基板表面に形成した段差を、イオン注入や電極形成などの各工程で用いる転写マスクに対するアライメントマークとして使用していた。基板表面に形成した段差をアライメントマークとして使用するのは、ＳｉＣを基板に用いた製造工程において、例えばイオン注入後の活性化アニール処理として約１５００℃以上の高温の熱処理工程を行う必要があるため、金属膜や絶縁膜などのアライメントマークを用いることができないためである。   Conventionally, when manufacturing a semiconductor device using SiC as a substrate, a step formed on the surface of the substrate has been used as an alignment mark for a transfer mask used in each step such as ion implantation or electrode formation. The reason why the step formed on the surface of the substrate is used as an alignment mark is that a high-temperature heat treatment step of about 1500 ° C. or higher is required as an activation annealing treatment after ion implantation, for example, in a manufacturing process using SiC for the substrate. This is because an alignment mark such as a metal film or an insulating film cannot be used.

また、ＳｉＣを基板に用いて半導体装置を製造する場合、基板に高品質のエピタキシャル成長を行わせるために、（０００１）面に対して＜１１−２０＞方向にオフカットされたＳｉＣを基板に用いる。そのため、ＳｉＣを基板に用いた場合、（０００１）面から数度オフカットされた面に半導体装置が形成されることになる。また、重ね合わせの際に使用するアライメントマークも、同様に（０００１）面から数度オフカットされた面に形成される。   Further, when a semiconductor device is manufactured using SiC as a substrate, SiC that is off-cut in the <11-20> direction with respect to the (0001) plane is used for the substrate in order to perform high-quality epitaxial growth on the substrate. . Therefore, when SiC is used for the substrate, the semiconductor device is formed on a surface that is several times off-cut from the (0001) surface. Similarly, the alignment mark used for superposition is also formed on a surface that is several times off-cut from the (0001) plane.

従来のアライメントマークは、基板の（０００１）面から数度オフカットされた面に段差をつけることにより形成される。しかし、このアライメントマークは、半導体装置の製造工程中にある高温の熱処理工程で形状が変化し、この変化によりオフ方向の上流側とオフ方向の下流側とで非対称な形状となる。これは、（０００１）面（段差のテラス面）と（０００１）面に垂直な面（段差の側面）とで形状の変化に異方性が存在するのが原因であることが知られている。なお、アライメントマークの形状を段差とすることについては、具体的には特許文献１等に記載されている。   A conventional alignment mark is formed by providing a step on a surface that is several times off-cut from the (0001) surface of the substrate. However, the shape of the alignment mark changes during a high-temperature heat treatment process in the manufacturing process of the semiconductor device, and this change causes an asymmetric shape between the upstream side in the off direction and the downstream side in the off direction. This is known to be due to the presence of anisotropy in the shape change between the (0001) plane (stepped terrace surface) and the plane perpendicular to the (0001) plane (step side surface). . In addition, about making the shape of an alignment mark into a level | step difference, it describes in patent document 1 grade | etc., Specifically.

特開２００５−１９８９８号公報Japanese Patent Laid-Open No. 2005-1998

上述したように、（０００１）面からオフカットされたＳｉＣの基板を用いた半導体装置では、製造工程で重ね合わせを行う時に用いるアライメントマークに、オフカットされた基板表面にエッチングなどにより形成された段差を利用していた。アライメントマークは、半導体装置の製造工程において転写マスクとの重ね合わせに使用される。つまり、各工程では、アライメントマークを認識することで位置情報を得て、転写マスクの位置合わせを行い各工程で形成されるパターン間の重ね合わせを調整している。   As described above, in a semiconductor device using an SiC substrate that is off-cut from the (0001) plane, the alignment mark used for overlaying in the manufacturing process is formed on the surface of the off-cut substrate by etching or the like. I used a step. The alignment mark is used for overlaying with a transfer mask in the manufacturing process of the semiconductor device. That is, in each process, position information is obtained by recognizing the alignment mark, the transfer mask is aligned, and the overlay between the patterns formed in each process is adjusted.

しかし、製造工程中の活性化アニール処理やエピタキシャル成長などの高温の熱処理工程で、当該アライメントマークの形状が非対称に変形することがある。アライメントマークが非対称に変形した場合、アライメントマークから得られる位置情報も変わることになるため、高温の熱処理工程の前後で重ね合わせの精度が悪くなり、製造する半導体装置の特性に影響を与える。また、重ね合わせ精度が悪くなることで、製造する半導体装置の微細化が困難になる。   However, the shape of the alignment mark may be deformed asymmetrically during a high-temperature heat treatment process such as activation annealing or epitaxial growth during the manufacturing process. When the alignment mark is deformed asymmetrically, the position information obtained from the alignment mark also changes, so that the overlay accuracy is deteriorated before and after the high-temperature heat treatment process, which affects the characteristics of the semiconductor device to be manufactured. Further, since the overlay accuracy is deteriorated, it is difficult to miniaturize the semiconductor device to be manufactured.

そこで、本発明は、上記のような問題点を解決するためになされたものであり、ＳｉＣを基板に用いた半導体装置において、製造工程の重ね合わせに用いるアライメントマークが、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程で非対称に変形することを防止できる半導体装置の製造方法を提供することを目的とする。   Therefore, the present invention has been made to solve the above-described problems. In a semiconductor device using SiC as a substrate, an alignment mark used for overlaying manufacturing processes is activated during the manufacturing process. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing asymmetric deformation during a heat treatment process such as annealing or epitaxial growth.

本発明に係る解決手段は、｛０００１｝面からオフカットされたＳｉＣを基板に用いた半導体装置を製造する方法であって、前記基板に｛０００１｝面を形成し該面に、アライメントマークを形成する工程と、前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える。
The solution according to the present invention is a method of manufacturing a semiconductor device using SiC cut off from the {0001} plane as a substrate, wherein the {0001} plane is formed on the substrate , and an alignment mark is formed on the surface. And forming a predetermined pattern on the substrate by aligning the transfer mask and the substrate based on the alignment mark.

本発明に記載の半導体装置の製造方法は、｛０００１｝面にアライメントマークを形成するので、半導体装置の製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程により、アライメントマークが非対称に変形することを防止でき、熱処理工程前後であってもアライメントマークに基づいて形成したパターン間の重ね合わせを精度よく行える効果がある。   In the method for manufacturing a semiconductor device according to the present invention, the alignment mark is formed on the {0001} plane. Therefore, the alignment mark is deformed asymmetrically by a heat treatment process such as activation annealing or epitaxial growth during the manufacturing process of the semiconductor device. This has the effect of accurately superimposing the patterns formed based on the alignment marks even before and after the heat treatment step.

（実施の形態１）
図１に、本実施の形態に係る半導体装置の製造方法を説明するための図を示す。本実施の形態では、図１に示すように、ＳｉＣ基板１の（０００１）面に、凹部のアライメントマーク２を形成している。 (Embodiment 1)
FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to the present embodiment. In the present embodiment, as shown in FIG. 1, concave alignment marks 2 are formed on the (0001) plane of SiC substrate 1.

アライメントマーク２の製造方法は、ＳｉＣ基板１の（０００１）面をＲＩＥ（Reactive Ion Etching）などの異方性エッチングで選択的にエッチングすることにより凹部を形成する。図１に示すＳｉＣ基板１の横縞は｛０００１｝面を表し、ＳｉＣ基板１の表面が（０００１）面となっている。また、ＳｉＣ基板１の表面に対し垂直な方向が＜０００１＞方向となっている。   The manufacturing method of the alignment mark 2 forms a recessed part by selectively etching the (0001) plane of the SiC substrate 1 by anisotropic etching such as RIE (Reactive Ion Etching). The horizontal stripe of the SiC substrate 1 shown in FIG. 1 represents a {0001} plane, and the surface of the SiC substrate 1 is a (0001) plane. The direction perpendicular to the surface of SiC substrate 1 is the <0001> direction.

図１に示すアライメントマーク２を有するＳｉＣ基板１に対し、エピタキシャル成長やエッチングの処理を行った場合を図２（ａ）（ｂ）に示す。図２（ａ）ではＳｉＣ基板１に対しエピタキシャル成長を行っているので、アライメントマーク２の内側にＳｉＣエピタキシャル成長領域３が形成され、アライメントマーク２の形状は変形する。   FIGS. 2A and 2B show a case where the SiC substrate 1 having the alignment mark 2 shown in FIG. 1 is subjected to epitaxial growth or etching. In FIG. 2A, since the SiC substrate 1 is epitaxially grown, the SiC epitaxial growth region 3 is formed inside the alignment mark 2 and the shape of the alignment mark 2 is deformed.

しかし、アライメントマーク２が（０００１）面に形成されているので、図２（ａ）のアライメントマーク２は対称に変形することになる。同様に、図２（ｂ）ではＳｉＣ基板１に対しエッチングを行っているので、アライメントマーク２の外側にＳｉＣエッチング領域４が形成され、アライメントマーク２の形状は対称に変形する。   However, since the alignment mark 2 is formed on the (0001) plane, the alignment mark 2 in FIG. 2A is deformed symmetrically. Similarly, in FIG. 2B, since the SiC substrate 1 is etched, a SiC etching region 4 is formed outside the alignment mark 2, and the shape of the alignment mark 2 is deformed symmetrically.

よって、図１に示すアライメントマーク２は、ＳｉＣ基板１の（０００１）面に形成されているので、半導体装置の製造工程中にある活性化アニール処理やエピタキシャル成長などの熱処理工程を行っても、アライメントマーク２は対称に変形することになる。   Therefore, since the alignment mark 2 shown in FIG. 1 is formed on the (0001) plane of the SiC substrate 1, the alignment mark 2 can be obtained even if a heat treatment step such as activation annealing or epitaxial growth in the manufacturing process of the semiconductor device is performed. The mark 2 is deformed symmetrically.

このように、（０００１）面に形成されたアライメントマーク２は、熱処理工程で対称に変形するため、アライメントマーク２の重心位置などは変化しないため、得られる位置情報も変化しない。   Thus, since the alignment mark 2 formed on the (0001) plane is deformed symmetrically in the heat treatment process, the position of the center of gravity of the alignment mark 2 and the like does not change, and thus the obtained position information does not change.

従って、本実施の形態に係る半導体装置の製造方法は、図１に示す（０００１）面に形成されたアライメントマーク２を用いて転写マスク（図示せず）との位置合わせを行い、ＳｉＣ基板１上に配線パターンやイオン注入パターン等の所定のパターン（図示せず）を形成するので、熱処理工程の前後であってもアライメントマーク２に基づいて形成したパターン間の重ね合わせを精度よく行える効果を有する。   Therefore, the manufacturing method of the semiconductor device according to the present embodiment performs alignment with a transfer mask (not shown) using the alignment mark 2 formed on the (0001) plane shown in FIG. Since a predetermined pattern (not shown) such as a wiring pattern or an ion implantation pattern is formed thereon, it is possible to accurately overlay the patterns formed based on the alignment mark 2 even before and after the heat treatment step. Have.

なお、図１に示したアライメントマーク２では、（０００１）面に凹部を形成し段差を設けたが、本発明ではこれに限られず、（０００１）面に凸部を形成し段差を設けても良い。なお、本実施の形態では、（０００１）面にアライメントマーク２を形成すると記載したが、本発明はこれに限られず｛０００１｝面にアライメントマーク２を形成すればよい。   In the alignment mark 2 shown in FIG. 1, a recess is formed on the (0001) plane and a step is provided. However, the present invention is not limited to this, and a projection may be formed on the (0001) plane and provided with a step. good. In the present embodiment, it is described that the alignment mark 2 is formed on the (0001) plane. However, the present invention is not limited to this, and the alignment mark 2 may be formed on the {0001} plane.

（実施の形態２）
実施の形態１では、図１に示すようにＳｉＣ基板１の表面が（０００１）面であり、当該表面に半導体装置を形成することになる。しかし、ＳｉＣを基板に用いて半導体装置を製造する場合、基板に高品質のエピタキシャル成長を行わせるためには、（０００１）面に対して＜１１−２０＞方向にオフカットされた面を基板表面に用いるのが良いことが知られている。そのため、（０００１）面に対して＜１１−２０＞方向にオフカットされた面にアライメントマークが設けられるとともに半導体装置が形成されことになる。 (Embodiment 2)
In the first embodiment, as shown in FIG. 1, the surface of SiC substrate 1 is the (0001) plane, and a semiconductor device is formed on the surface. However, when manufacturing a semiconductor device using SiC as a substrate, in order to perform high-quality epitaxial growth on the substrate, a surface that is off-cut in the <11-20> direction with respect to the (0001) plane is used as the substrate surface. It is known to be good for use. Therefore, an alignment mark is provided on a surface that is off-cut in the <11-20> direction with respect to the (0001) plane, and a semiconductor device is formed.

次に、（０００１）面に対して＜１１−２０＞方向にオフカットされた面に凹部を設け、エピタキシャル成長やエッチング処理を行った場合について説明する。図３（ａ）（ｂ）は、＜１１−２０＞方向にオフカットされたＳｉＣ基板１の表面に凹部５を設け、エピタキシャル成長を行った場合の例である。なお、図３（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。また、＜１１−２０＞方向は水平方向に対し数度傾き、ＳｉＣ基板１の表面の垂直方向に対し数度傾いた方向が＜０００１＞方向となっている。   Next, a case where a recess is provided on a surface cut off in the <11-20> direction with respect to the (0001) plane and epitaxial growth or etching treatment is performed will be described. FIGS. 3A and 3B show an example in which the recess 5 is provided on the surface of the SiC substrate 1 that is off-cut in the <11-20> direction and epitaxial growth is performed. In addition, the horizontal stripe of the SiC substrate 1 shown to Fig.3 (a) (b) represents the {0001} surface. Further, the <11-20> direction is inclined several degrees with respect to the horizontal direction, and the direction inclined several degrees with respect to the vertical direction of the surface of the SiC substrate 1 is the <0001> direction.

図３（ａ）に示す凹部５に対してエピタキシャル成長を行うと、（０００１）面（凹部５により形成された段差のテラス面）は成長せず、（０００１）面に垂直な面（凹部５により形成された段差の側面）のみ成長するステップフロー成長となる。ステップフロー成長したＳｉＣ基板１の段差部分の形状を図３（ｂ）に示す。図３（ｂ）では、エピタキシャル成長により形成されたＳｉＣエピタキシャル成長領域３が、ステップフロー成長のためオフ方向（＜１１−２０＞方向）の下流側にファセット面が形成される。   When epitaxial growth is performed on the recess 5 shown in FIG. 3A, the (0001) plane (the terrace surface of the step formed by the recess 5) does not grow, and the plane perpendicular to the (0001) plane (by the recess 5). Step flow growth in which only the side of the formed step) is grown. The shape of the stepped portion of the SiC substrate 1 grown by step flow is shown in FIG. In FIG. 3B, the SiC epitaxial growth region 3 formed by epitaxial growth has a facet surface formed on the downstream side in the off direction (<11-20> direction) due to step flow growth.

実際のエピタキシャル成長では、（０００１）面への成長も存在する場合があるので、図３（ｂ）に示した段差部分の形状とは異なると考えられる。しかし、実際のエピタキシャル成長においても、（０００１）面と（０００１）面に垂直な面との成長速度が異なるため、オフ方向の上流側と下流側とで形状変化が図３（ｂ）のように異なる。なお、ファセット面は、（０００１）面となる。   In actual epitaxial growth, there may be growth on the (0001) plane, which is considered to be different from the shape of the stepped portion shown in FIG. However, even in actual epitaxial growth, the growth rate differs between the (0001) plane and the plane perpendicular to the (0001) plane, so the shape change between the upstream side and the downstream side in the off direction is as shown in FIG. Different. The facet plane is a (0001) plane.

一方、図４（ａ）（ｂ）は、＜１１−２０＞方向にオフカットされたＳｉＣ基板１の表面に凹部５を設け、エッチング処理を行った場合の例である。なお、図４（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。また、＜１１−２０＞方向は水平方向に対し数度傾き、ＳｉＣ基板１の表面の垂直方向に対し数度傾いた方向が＜０００１＞方向となっている。   On the other hand, FIGS. 4 (a) and 4 (b) are examples in the case where the recess 5 is provided on the surface of the SiC substrate 1 which is cut off in the <11-20> direction and etching is performed. Note that the horizontal stripes of SiC substrate 1 shown in FIGS. 4A and 4B represent the {0001} plane. Further, the <11-20> direction is inclined several degrees with respect to the horizontal direction, and the direction inclined several degrees with respect to the vertical direction of the surface of the SiC substrate 1 is the <0001> direction.

図４（ａ）に示す凹部５に対してエッチング処理を行うと、（０００１）面（凹部５により形成された段差のテラス面）はエッチングされず、（０００１）面に垂直な面（凹部５により形成された段差の側面）のみエッチングされる。図４（ａ）に示す凹部５をエッチングした後の形状を図４（ｂ）に示す。図４（ｂ）では、エッチング処理により取り除かれるＳｉＣエッチング領域４が、ステップ方向にエッチングされるためオフ方向（＜１１−２０＞方向）の下流側にファセット面が形成される。   When the etching process is performed on the recess 5 shown in FIG. 4A, the (0001) plane (the terrace surface of the step formed by the recess 5) is not etched, and the plane perpendicular to the (0001) plane (the recess 5). Only the side surface of the step formed by the etching is etched. The shape after etching the recess 5 shown in FIG. 4A is shown in FIG. In FIG. 4B, the SiC etching region 4 removed by the etching process is etched in the step direction, so that a facet surface is formed on the downstream side in the off direction (<11-20> direction).

実際のエッチング処理では、（０００１）面へのエッチングも存在する場合があるので、図４（ｂ）に示した段差部分の形状とは異なると考えられる。しかし、実際のエッチング処理においても、（０００１）面と（０００１）面に垂直な面とのエッチング速度が異なるため、オフ方向の上流側と下流側とで形状変化が図４（ｂ）のように異なる。なお、ファセット面は、（０００１）面となる。   In the actual etching process, there may be etching on the (0001) plane, which is considered to be different from the shape of the stepped portion shown in FIG. However, even in the actual etching process, since the etching rates of the (0001) plane and the plane perpendicular to the (0001) plane are different, the shape change between the upstream side and the downstream side in the off direction is as shown in FIG. Different. The facet plane is a (0001) plane.

また、実際に行われているＳｉＣを基板に用いた半導体装置の製造工程では、活性化アニール処理やエピタキシャル成長などの熱処理工程において、図３（ａ）（ｂ）に示したエピタキシャル成長や図４（ａ）（ｂ）に示したエッチング処理とが同時に起こっていると考えられる。そのため、実際の熱処理工程後における凹部の形状は、図３（ｂ）や図４（ｂ）に示した凹部５の形状と異なっている。   Further, in the manufacturing process of a semiconductor device using SiC as a substrate that is actually performed, the epitaxial growth shown in FIGS. 3A and 3B or FIG. ) It is considered that the etching process shown in FIG. Therefore, the shape of the concave portion after the actual heat treatment step is different from the shape of the concave portion 5 shown in FIG. 3B or 4B.

つまり、ＳｉＣを基板に用いた場合、（０００１）面と（０００１）面に垂直な面との間にエピタキシャル成長やエッチング処理の異方性が存在するため、凹部や凸部の形状変化はオフ方向の上流側と下流側とで異なる。そのため、ＳｉＣを用いた基板の（０００１）面に対して＜１１−２０＞方向にオフカットされた面に、凹部や凸部を形成して段差をアライメントマークとして採用する場合、凹部や凸部が熱処理工程後に非対称に変形するので各工程で形成されるパターン間の重ね合わせ精度が低下する。   In other words, when SiC is used for the substrate, there is anisotropy of epitaxial growth and etching treatment between the (0001) plane and a plane perpendicular to the (0001) plane, so that the shape change of the recesses and projections is off-direction. The upstream side and the downstream side are different. Therefore, when a recess or projection is formed on the surface cut off in the <11-20> direction with respect to the (0001) plane of the substrate using SiC, and the step is used as an alignment mark, the recess or projection However, since it deforms asymmetrically after the heat treatment step, the overlay accuracy between the patterns formed in each step is lowered.

そこで、本実施の形態に係る半導体装置の製造方法では、以下に説明する方法で基板にアライメントマークを形成し、当該アライメントマークを用いて各工程で転写マスクとの位置合わせを行っている。   Therefore, in the semiconductor device manufacturing method according to the present embodiment, an alignment mark is formed on the substrate by the method described below, and alignment with the transfer mask is performed in each step using the alignment mark.

図５（ａ）（ｂ）に、本実施の形態におけるアライメントマークの形成方法を説明するための図を示す。ＳｉＣを基板に用いた半導体装置を製造する場合、通常、（０００１）面に対して所定の方向にオフカットされた面を表面とするＳｉＣ基板を用いる。これは、上述したように高品質のエピタキシャル成長を行うためである。なお、図５（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。   5A and 5B are views for explaining a method for forming alignment marks in the present embodiment. When manufacturing a semiconductor device using SiC as a substrate, an SiC substrate having a surface that is off-cut in a predetermined direction with respect to the (0001) plane is usually used. This is because high quality epitaxial growth is performed as described above. The horizontal stripes of SiC substrate 1 shown in FIGS. 5A and 5B represent the {0001} plane.

まず、本実施の形態では、（０００１）面に対して所定の方向にオフカットされたＳｉＣの基板表面にＲＩＥなどによりエッチング処理を行い、図３（ａ）に示した凹部５を形成する。形成した凹部５に対して、エピタキシャル成長を行い図３（ｂ）に示したファセット面を形成する。このファセット面は（０００１）面となる。   First, in the present embodiment, an etching process is performed by RIE or the like on the SiC substrate surface that is off-cut in a predetermined direction with respect to the (0001) plane to form the recess 5 shown in FIG. Epitaxial growth is performed on the formed recess 5 to form a facet surface shown in FIG. This facet plane is a (0001) plane.

例えば、（０００１）面に対して＜１１−２０＞方向（水平方向に対し８度）オフカットされたＳｉＣの基板表面に厚さ１０ミクロンのエピタキシャル成長を行った場合、幅約７０ミクロンのファセット面の（０００１）面が形成される。   For example, when epitaxial growth with a thickness of 10 microns is performed on a SiC substrate surface that is cut off in the <11-20> direction (8 degrees with respect to the horizontal direction) with respect to the (0001) plane, a facet surface with a width of about 70 microns (0001) plane is formed.

本実施の形態では、このファセット面の（０００１）面に、ＲＩＥなどを用いて選択的にエッチング処理を行い凹部を形成し、アライメントマークを形成する。図５（ａ）では、図３（ｂ）に示すようなファセット面の（０００１）面が形成されたＳｉＣ基板１に、写真製版技術を用いて、アライメントマークを形成する位置以外にエッチングマスク６を成膜する。そして、図５（ａ）に示すように、ＳｉＣ基板１の（０００１）面に対してＲＩＥ等の異方性エッチングを行う。   In the present embodiment, an etching process is selectively performed using RIE or the like on the (0001) surface of the facet surface to form a recess, and an alignment mark is formed. In FIG. 5A, an etching mask 6 other than the position where the alignment mark is formed on the SiC substrate 1 on which the (0001) surface of the facet surface as shown in FIG. Is deposited. Then, as shown in FIG. 5A, anisotropic etching such as RIE is performed on the (0001) plane of the SiC substrate 1.

異方性エッチング後に、エッチングマスク６を取り除くと、ファセット面の（０００１）面にアライメントマーク７が形成される（図５（ｂ））。このアライメントマーク７は、（０００１）面に垂直に形成されているため、実施の形態１の場合と同様、半導体装置の製造工程中にある活性化アニール処理やエピタキシャル成長などの熱処理工程を行ってもアライメントマーク７は対称に変形する。   When the etching mask 6 is removed after the anisotropic etching, the alignment mark 7 is formed on the (0001) plane of the facet plane (FIG. 5B). Since this alignment mark 7 is formed perpendicular to the (0001) plane, as in the case of the first embodiment, even if a heat treatment step such as activation annealing or epitaxial growth during the manufacturing process of the semiconductor device is performed. The alignment mark 7 is deformed symmetrically.

このように（０００１）面に対して所定の方向にオフカットされたＳｉＣの基板に（０００１）面を形成し、当該（０００１）面にアライメントマーク７を設けることで、当該アライメントマーク７は、熱処理工程において対称に変形する。そのため、アライメントマーク７から得られる位置情報（例えば、重心位置）は変化しない。従って、熱処理工程前後であっても本実施の形態のアライメントマーク７に基づいて転写マスク（図示せず）との位置合わせを行うことで、ＳｉＣの基板上に形成したパターン（図示せず）間の重ね合わせを精度よく行える効果を有する。   Thus, by forming the (0001) plane on the SiC substrate that is off-cut in a predetermined direction with respect to the (0001) plane and providing the alignment mark 7 on the (0001) plane, the alignment mark 7 is It deforms symmetrically in the heat treatment process. Therefore, the position information (for example, the center of gravity position) obtained from the alignment mark 7 does not change. Therefore, even before and after the heat treatment step, the alignment between the pattern (not shown) formed on the SiC substrate is performed by aligning with the transfer mask (not shown) based on the alignment mark 7 of the present embodiment. Has the effect of accurately superimposing.

また、エピタキシャル成長により形成されたファセット面の（０００１）面にアライメントマーク７を形成する場合、図５（ａ）のようにファセット面の（０００１）面に対して垂直に異方性エッチングを行い、アライメントマーク７を形成する。このようにアライメントマーク７を形成した場合、アライメントマーク７の凹部の側面が対称な形状となる。そのため、アライメントマーク７の対称性が向上し、位置情報の検出がより容易になり、ＳｉＣの基板上に形成したパターン間の重ね合わせ精度を向上させることができる。   Further, when forming the alignment mark 7 on the (0001) plane of the facet surface formed by epitaxial growth, anisotropic etching is performed perpendicularly to the (0001) plane of the facet plane as shown in FIG. An alignment mark 7 is formed. When the alignment mark 7 is formed in this way, the side surface of the concave portion of the alignment mark 7 has a symmetrical shape. Therefore, the symmetry of the alignment mark 7 is improved, position information can be detected more easily, and the overlay accuracy between patterns formed on the SiC substrate can be improved.

なお、図５（ａ）では、ＳｉＣ基板１に凹部５を形成し、エピタキシャル成長を行うことでファセット面を形成する例であったが、本発明はこれに限られず、ＳｉＣ基板１に凸部を形成し、エピタキシャル成長を行っても同様にファセット面を形成することができる。また、本発明では、ＳｉＣ基板１に形成した凹部５や凸部に対し、図４（ｂ）に示すようなエッチング処理を行うことでファセット面を形成することもできる。   5A shows an example in which the concave portion 5 is formed in the SiC substrate 1 and the facet surface is formed by performing epitaxial growth. However, the present invention is not limited to this, and the convex portion is provided in the SiC substrate 1. Even if it is formed and epitaxially grown, the facet plane can be formed in the same manner. In the present invention, the facets can also be formed by performing an etching process as shown in FIG. 4B on the recesses 5 and the protrusions formed on the SiC substrate 1.

本実施の形態に係る半導体装置の製造方法では、上述の方法でアライメントマーク７を形成し、当該アライメントマーク７を用いて転写マスクとの位置合わせを行い、ＳｉＣ基板１上に配線パターンやイオン注入パターン等の所定のパターンを形成する工程を行うので、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程でアライメントマーク７が非対称に変形することを防止でき、アライメントマーク７に基づいて形成したパターン間の重ね合わせ精度が高い。なお、本実施の形態では、（０００１）面にアライメントマーク７を形成すると記載したが、本発明はこれに限られず｛０００１｝面にアライメントマーク７を形成すればよい。   In the method of manufacturing a semiconductor device according to the present embodiment, alignment mark 7 is formed by the above-described method, alignment with the transfer mask is performed using alignment mark 7, and a wiring pattern or ion implantation is performed on SiC substrate 1. Since a process for forming a predetermined pattern such as a pattern is performed, the alignment mark 7 can be prevented from being deformed asymmetrically during a heat treatment process such as activation annealing or epitaxial growth during the manufacturing process. High overlay accuracy between patterns. In this embodiment, it is described that the alignment mark 7 is formed on the (0001) plane, but the present invention is not limited to this, and the alignment mark 7 may be formed on the {0001} plane.

本発明の実施の形態１に係るＳｉＣ基板の断面図である。It is sectional drawing of the SiC substrate which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係るＳｉＣ基板のアライメントマークの形状変形を説明するための断面図である。It is sectional drawing for demonstrating the shape deformation of the alignment mark of the SiC substrate which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係るＳｉＣ基板の凹部の形状変形を説明するための断面図である。It is sectional drawing for demonstrating shape deformation of the recessed part of the SiC substrate which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係るＳｉＣ基板の凹部の形状変形を説明するための断面図である。It is sectional drawing for demonstrating shape deformation of the recessed part of the SiC substrate which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係るＳｉＣ基板のアライメントマークの形成を説明するための断面図である。It is sectional drawing for demonstrating formation of the alignment mark of the SiC substrate which concerns on Embodiment 2 of this invention.

符号の説明Explanation of symbols

１ ＳｉＣ基板、２，７ アライメントマーク、３ ＳｉＣエピタキシャル成長領域、４ ＳｉＣエッチング領域、５ 凹部、６ エッチングマスク。
1 SiC substrate, 2, 7 alignment mark, 3 SiC epitaxial growth region, 4 SiC etching region, 5 recess, 6 etching mask.

Claims (4)

｛０００１｝面からオフカットされたＳｉＣを基板に用いた半導体装置を製造する方法であって、
前記基板に｛０００１｝面を形成し該面に、アライメントマークを形成する工程と、
前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える半導体装置の製造方法。 A method of manufacturing a semiconductor device using SiC cut off from a {0001} plane as a substrate,
The said surface to form a {0001} plane on the substrate, a step of forming an alignment mark,
A method of manufacturing a semiconductor device, comprising: aligning a transfer mask and the substrate based on the alignment mark and forming a predetermined pattern on the substrate. 請求項１に記載の半導体装置の製造方法であって、
前記アライメントマークを形成する工程は、
前記基板の表面に凹部又は凸部を形成した後にエピタキシャル成長を行い、ファセット面の｛０００１｝面を形成する工程と、
前記ファセット面の｛０００１｝面に、前記アライメントマークを形成する工程とを備える半導体装置の製造方法。 A manufacturing how the semiconductor device according to claim 1,
The step of forming the alignment mark includes:
Performing epitaxial growth after forming recesses or protrusions on the surface of the substrate, and forming {0001} faces of facets;
The {0001} plane of the facet, the method of manufacturing a semiconductor device and forming said alignment mark. 請求項１に記載の半導体装置の製造方法であって、
前記アライメントマークを形成する工程は、
前記基板の表面に凹部又は凸部を形成した後にエッチングを行い、ファセット面の｛０００１｝面を形成する工程と、
前記ファセット面の｛０００１｝面に、前記アライメントマークを形成する工程とを備える半導体装置の製造方法。 A manufacturing how the semiconductor device according to claim 1,
The step of forming the alignment mark includes:
Etching after forming a concave or convex portion on the surface of the substrate, forming a {0001} surface of the facet surface;
The {0001} plane of the facet, the semiconductor device manufacturing method and forming the alignment mark. 請求項２乃至請求項３のいずれか１つに記載の半導体装置の製造方法であって、
前記アライメントマークは、前記｛０００１｝面の垂直方向に、異方性エッチングを用いて形成されることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 2 to 3,
The method of manufacturing a semiconductor device, wherein the alignment mark is formed by using anisotropic etching in a direction perpendicular to the {0001} plane.
JP2006101386A 2006-04-03 2006-04-03 Manufacturing method of semiconductor device Expired - Fee Related JP4772565B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006101386A JP4772565B2 (en) 2006-04-03 2006-04-03 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006101386A JP4772565B2 (en) 2006-04-03 2006-04-03 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2007280978A JP2007280978A (en) 2007-10-25
JP4772565B2 true JP4772565B2 (en) 2011-09-14

Family

ID=38682162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006101386A Expired - Fee Related JP4772565B2 (en) 2006-04-03 2006-04-03 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4772565B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009139140A1 (en) 2008-05-13 2009-11-19 パナソニック株式会社 Semiconductor element
JP5240164B2 (en) * 2009-11-09 2013-07-17 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP2013065650A (en) * 2011-09-16 2013-04-11 Mitsubishi Electric Corp Silicon carbide semiconductor device manufacturing method
JP5776610B2 (en) * 2012-04-03 2015-09-09 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP2015032611A (en) * 2013-07-31 2015-02-16 住友電気工業株式会社 Method of manufacturing silicon carbide semiconductor device
JP6331634B2 (en) * 2014-04-17 2018-05-30 住友電気工業株式会社 Method for manufacturing silicon carbide semiconductor device
WO2016038833A1 (en) * 2014-09-08 2016-03-17 パナソニックＩｐマネジメント株式会社 Semiconductor device and method for manufacturing same
CN105047547A (en) * 2015-07-08 2015-11-11 泰科天润半导体科技（北京）有限公司 Alignment mark for silicon carbide device and preparation method thereof
WO2019039173A1 (en) * 2017-08-21 2019-02-28 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device and method for manufacturing semiconductor device
JP6950396B2 (en) * 2017-09-19 2021-10-13 株式会社デンソー Silicon Carbide Semiconductor Substrate and Method for Manufacturing Silicon Carbide Semiconductor Device Using It
JP6975912B2 (en) * 2017-10-04 2021-12-01 パナソニックＩｐマネジメント株式会社 Semiconductor devices and their manufacturing methods
JP7110796B2 (en) 2018-07-30 2022-08-02 株式会社デンソー Semiconductor device manufacturing method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161618A (en) * 1993-12-08 1995-06-23 Nikon Corp Alignment mark and photo-mask having alignment mark
JP3716071B2 (en) * 1997-05-29 2005-11-16 財団法人電力中央研究所 Surface treatment method of SiC single crystal
EP1222685B1 (en) * 1999-10-14 2010-02-17 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of group iii-nitride layers
JP2003095797A (en) * 2001-09-26 2003-04-03 Toshiba Corp Method of producing single crystal material and method of manufacturing electronic device
JP4218235B2 (en) * 2001-11-05 2009-02-04 株式会社デンソー Semiconductor device manufacturing method and epitaxial film thickness measuring method
JP4100680B2 (en) * 2003-05-07 2008-06-11 富士電機デバイステクノロジー株式会社 Silicon carbide semiconductor device and manufacturing method thereof
JP2005019898A (en) * 2003-06-27 2005-01-20 Denso Corp Semiconductor substrate and its manufacturing method

Also Published As

Publication number Publication date
JP2007280978A (en) 2007-10-25

Similar Documents

Publication Publication Date Title
JP4772565B2 (en) Manufacturing method of semiconductor device
JP5240164B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6107453B2 (en) Method for manufacturing silicon carbide semiconductor device
JP4531713B2 (en) Alignment mark and method for forming the same, semiconductor device and method for manufacturing the same
JP4848937B2 (en) Manufacturing method of semiconductor device
JP6950396B2 (en) Silicon Carbide Semiconductor Substrate and Method for Manufacturing Silicon Carbide Semiconductor Device Using It
JP2013065650A (en) Silicon carbide semiconductor device manufacturing method
CN110741470A (en) Fluid assembly substrate and method of manufacture
US10903076B2 (en) Material selective regrowth structure and method
JP2007142795A (en) Method of manufacturing piezoelectric vibration chip, and method of forming alignment marker
JP5720042B2 (en) SiC substrate dry etching method
JP5846239B2 (en) Semiconductor optical device manufacturing method
JP5891695B2 (en) Method for fabricating a quantum cascade laser
KR101357271B1 (en) Patterned substrate for epitaxially growing semiconductor material, and method for patterning a substrate
KR100695434B1 (en) Method for forming micro pattern of semiconductor device
JP5082593B2 (en) Semiconductor optical device manufacturing method
JPH05343319A (en) Manufacture of semiconductor device
WO2019059102A1 (en) Method for producing semiconductor device using silicon carbide semiconductor substrate
JP2007095790A (en) Mask aligning method
KR101890520B1 (en) Methode for manufacturing gallium nitride substrate using core-shell nanoparticle
JP2007534168A (en) Reorganization between levels after the epitaxy step on the substrate surface
US20230230931A1 (en) Method and system for fabricating regrown fiducials for semiconductor devices
JP2861416B2 (en) Method of manufacturing inkjet head
US8759179B2 (en) Method of forming gate pattern and semiconductor device
JP2005033192A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081209

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110622

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140701

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees