JP4765598B2 - 半導体装置の製造方法 - Google Patents
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Description
NMOSとPMOSの境界では、合わせマージンを確保するため、第1応力膜62と第2応力膜64がストッパ膜63を介して積層されており、例えばゲート電極60の上層において第1応力膜62、ストッパ膜63及び第2応力膜64が積層している。
即ち、NMOSとPMOSを被覆して全面に第1応力膜62を形成し、さらにストッパ膜63を積層する。
次に、フォトリソグラフィ工程によりPMOS領域を開口するレジスト膜をパターン形成し、RIE(反応性イオンエッチング)などのエッチングを施してPMOS領域のストッパ膜63及び第1応力膜62を除去する。
次に、NMOSとPMOSを被覆して全面に第2応力膜64を形成する。
次に、フォトリソグラフィ工程によりNMOS領域を開口するレジスト膜をパターン形成し、RIEなどのエッチングを施してNMOS領域の第2応力膜64を除去し、さらにストッパ膜63を除去する。
但し、メモリ領域MAにおいて、NMOSとPMOSで共通の応力膜として第1応力膜62、ストッパ膜63、第2応力膜64が積層して形成されていることが異なる。
さらに、能力向上のために引っ張りまたは圧縮の応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。
また、第1従来例同様に、応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。
次に、第1トランジスタの上層及び第1トランジスタ及び第2トランジスタの境界部分における第1ゲート電極の上層に第1応力膜を形成し、さらに、第2トランジスタの上層及び第1トランジスタ及び第2トランジスタの境界部分における第1ゲート電極上の第1応力膜の上層に第2応力膜を形成する。
次に、第1応力膜と第2応力膜の上層に絶縁膜を形成する。
次に、絶縁膜、第1応力膜及び第2応力膜を貫通して、第1トランジスタ及び第2トランジスタのソース・ドレインに達するコンタクトホールを開口する。さらに別の工程において、絶縁膜、第1応力膜及び第2応力膜を貫通して、第1トランジスタ及び第2トランジスタの境界部分における第1ゲート電極に達するコンタクトホールを開口する。
図1(a)は、本実施形態に係る半導体装置の平面図であり、図1(b)は図1(a)中のX−X’における模式断面図である。
図面上、左からロジック領域(LA)とメモリ領域(MA)に分けており、それぞれの領域にNMOSとPMOSが形成されている構成である。
上記の第1ゲート電極20の両側部におけるPウェル12の表層部にN型ソース・ドレイン16が形成され、一方、ゲート電極20の両側部におけるNウェル13の表層部にP型ソース・ドレイン17が形成され、NMOS(第1トランジスタ)とPMOS(第2トランジスタ)がそれぞれ構成されている。
上記の第2ゲート電極21の両側部におけるPウェル14の表層部にN型ソース・ドレイン18が形成され、一方、第2ゲート電極21の両側部におけるNウェル15の表層部にP型ソース・ドレイン19が形成され、NMOSとPMOS(メモリ領域MAにおいてはNMOSとPMOSを合わせて第3トランジスタと称する)がそれぞれ構成されている。
一方、メモリ領域MAにおいては、NMOSとPMOSで共通の応力膜として第1応力膜22のみが形成されている。
上記の層間絶縁膜25、第1応力膜22及び第2応力膜24を貫通して、NMOSのソース・ドレイン16に達するコンタクトホールC16、PMOSのソース・ドレイン17に達するコンタクトホールC17、メモリ領域MAのNMOSのソース・ドレイン18に達するコンタクトホールC18、NMOSのソース・ドレイン19に達するコンタクトホールC19、ロジック領域LAのNMOS及びPMOSの第1ゲート電極20に達するコンタクトホールC20、メモリ領域MAのNMOS及びPMOSの第2ゲート電極21に達するコンタクトホールC21が開口されている。
さらに、上記の各コンタクトホール(C16,C17,C18,C19,C20,C21)内に埋め込まれて、コンタクトプラグを含む上層配線(P16,P17,P18,P19,P20,P21)が形成されている。
まず、図2(a)に示す構造に至る工程について説明する。
例えば、LOCOS法あるいはSTI法などにより半導体基板10の活性領域を区分するように素子分離絶縁膜11を形成し、イオン注入などによりロジック領域LAにはNMOS用のPウェル12とPMOS用のNウェル13を形成し、メモリ領域MAにはNMOS用のPウェル14とPMOS用のNウェル15を形成する。
一方、メモリ領域MAにおいても同様に、Pウェル14とNウェル15上にゲート絶縁膜を形成し、その上層に第2ゲート電極21を形成する。
また、第1ゲート電極20の両側部におけるNウェル13の表層部にP型ソース・ドレイン17を形成してPMOSを構成する。
また、第2ゲート電極21の両側部におけるNウェル15の表層部にP型ソース・ドレイン19を形成してPMOSを構成する。
以上のようにして、ロジック領域LAのNMOS(第1トランジスタ)の上層及びNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20の上層に第1応力膜22を形成する。
以上のようにして、ロジック領域LAのPMOS(第2トランジスタ)の上層及びNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20上の第1応力膜22及びストッパ膜23の上層に第2応力膜24を形成する。
以上で、図2(a)に示す構成となる。
まず、図2(b)に示すように、スピンコート法などによりフォトレジスト膜26を成膜し、フォトリソグラフィ工程により、NMOSのソース・ドレイン16に達するコンタクトホールC16、PMOSのソース・ドレイン17に達するコンタクトホールC17、メモリ領域MAのNMOSのソース・ドレイン18に達するコンタクトホールC18、NMOSのソース・ドレイン19に達するコンタクトホールC19、メモリ領域MAのNMOS及びPMOSの第2ゲート電極21に達するコンタクトホールC21を開口するパターンを形成して、これをマスクとしてRIE(反応性イオンエッチング)などの異方性エッチングを施すことにより、層間絶縁膜25、第1応力膜22及び第2応力膜24を貫通して、上記のコンタクトホール(C16,C17,C18,C19,C21)を開口する。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)のソース・ドレインに達するコンタクトホール(C16,C17)を開口する工程と、NMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20に達するコンタクトホールC20を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
従って、上記のロジック領域のNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)のソース・ドレインに達するコンタクトホール(C16,C17)を開口する工程と同時に開口することができる。
本実施形態は、第1実施形態に係る半導体装置の製造方法において、図2(b)に示すコンタクトホール(C16,C17,C18,C19,C21)の開口工程をさらに2回の開口工程に分けて行うものである。
上記以外の工程は、実質的に第1実施形態と同様に行うことができる。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のNMOS(第1トランジスタ)のソース・ドレインに達するコンタクトホールC16を開口する工程と、PMOS(第2トランジスタ)のソース・ドレインに達するコンタクトホールC17を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。
従って、上記のロジック領域のNMOS(第1トランジスタ)のソース・ドレインに達するコンタクトホールC16を開口する工程と同時に開口することができる。
図5は、本実施形態に係る半導体装置の模式断面図である。
図面上、左からロジック領域(LA)とメモリ領域(MA)に分けており、それぞれの領域にNMOSとPMOSが形成されている構成である。
まず、図6(a)に示す構造に至る工程について説明する。
第1実施形態の半導体装置の製造方法と同様にして、例えば、LOCOS法あるいはSTI法などにより半導体基板10の活性領域を区分するように素子分離絶縁膜11を形成し、さらにPウェル12、Nウェル13、Pウェル14及びNウェル15を形成する。
次に、ロジック領域LAにおいてゲート絶縁膜を介して第1ゲート電極20を形成し、メモリ領域MAにおいてもゲート絶縁膜を介して第2ゲート電極21を形成する。
また、メモリ領域MAにおいても同様に、N型ソース・ドレイン18を形成してNMOSを構成し、P型ソース・ドレイン19を形成してPMOSを構成する。
上記のようにして、半導体基板10のロジック領域LAに、共通の第1ゲート電極20を有するNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)を形成し、一方で、半導体基板10のメモリ領域MAに、共通の第2ゲート電極21を有するNMOSとPMOS(第3トランジスタ)を形成する。
以上で、図6(a)に示す構成となる。
まず、図6(b)に示すように、スピンコート法などによりフォトレジスト膜30を成膜し、フォトリソグラフィ工程により、NMOSのソース・ドレイン16に達するコンタクトホールC16と、PMOSのソース・ドレイン17に達するコンタクトホールC17を開口するパターンを形成して、これをマスクとしてRIE(反応性イオンエッチング)などの異方性エッチングを施すことにより、層間絶縁膜25、第1応力膜22及び第2応力膜24を貫通して、上記のコンタクトホール(C16,C17)を開口する。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)のソース・ドレインに達するコンタクトホール(C16,C17)を開口する工程と、NMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20に達するコンタクトホールC20を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
従って、上記のNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20に達するコンタクトホールC20を開口する工程と同時に開口することができる。
本実施形態は、第3実施形態に係る半導体装置の製造方法において、図6(b)に示すコンタクトホール(C16,C17)の開口工程をさらに2回の開口工程に分けて行うものである。
上記以外の工程は、実質的に第3実施形態と同様に行うことができる。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のNMOS(第1トランジスタ)のソース・ドレインに達するコンタクトホールC16を開口する工程と、PMOS(第2トランジスタ)のソース・ドレインに達するコンタクトホールC17を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。
従って、上記のNMOS(第1トランジスタ)及びPMOS(第2トランジスタ)の境界部分における第1ゲート電極20に達するコンタクトホールC20を開口する工程と同時に開口することができる。
また、単層の応力膜が形成された部分において余計なダメージを回避できるため、特にメモリの保持特性が上げられる。
MOSFETの能力をさらにあげる目的で応力膜の厚膜化や応力強度の強化を行った場合にも、加工マージンを狭めることがなく、最適化がしやすい構造である。
メモリ領域のコンタクトホールは集積度向上のために特別に小さいデザインとする場合が多いが、その場合にもプロセスとして適合しやすい。
例えば、各NMOS及びPMOSのソース・ドレインの表層及びゲート電極の表層に、Tiなどの高融点金属のシリサイド層が形成されていてもよい。これらは、各NMOS及びPMOSを形成した後、ソース・ドレインの表層及びゲート電極の表層を自己整合的にシリサイド化する、いわゆるサリサイドプロセスなどで形成することができる。
ロジック領域とメモリ領域をともに有する半導体装置について説明しているが、ロジック領域のみ、あるいはメモリ領域のみの半導体装置にも適用できる。
メモリ領域については本実施形態ではコンタクトホール開口工程を複数に分けていないが、NMOSとPMOSで応力膜などを変えて形成する場合に応力膜の層数や膜質に応じて複数の工程に分けて行ってもよい。特に、メモリ領域のみを有する半導体装置に本発明を適用する場合には、応力膜の層数や膜質に応じて複数の工程に分けて行うものとする。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (8)
- 半導体基板に、共通の第1ゲート電極を有する、第1導電型の第1トランジスタと、前記第1導電型と異なる第2導電型の第2トランジスタとを形成する、トランジスタ形成工程と、
前記第1トランジスタの上層と、前記第1ゲート電極において前記第1トランジスタと前記第2トランジスタとの間に位置する部分の上層とに、第1応力膜を形成する、第1応力膜形成工程と、
前記第2トランジスタの上層と、前記第1ゲート電極において前記第1トランジスタと前記第2トランジスタとの間に位置する部分の前記第1応力膜の上層とに、第2応力膜を形成する、第2応力膜形成工程と、
前記第1応力膜と前記第2応力膜とを介して、前記第1トランジスタと前記第2トランジスタとを被覆するように、絶縁膜を形成する、絶縁膜形成工程と、
前記絶縁膜と前記第1応力膜とを貫通して前記第1トランジスタのソース・ドレインに達する第1のコンタクトホールを形成し、前記絶縁膜と前記第2応力膜とを貫通して前記第2トランジスタのソース・ドレインに達する第2のコンタクトホールを形成する、第1コンタクトホール形成工程と、
前記第1コンタクトホール形成工程の実施とは別に、前記絶縁膜と前記第1応力膜と前記第2応力膜とを貫通して、前記第1ゲート電極において前記第1トランジスタと前記第2トランジスタとの間に位置する部分に達する第3のコンタクトホールを形成する、第2コンタクトホール形成工程と
を有する、
半導体装置の製造方法。 - 前記トランジスタ形成工程では、前記半導体基板において前記第1トランジスタと前記第2トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第2ゲート電極を有する第3トランジスタを形成し、
前記第1応力膜形成工程では、前記第3トランジスタの上層にも前記第1応力膜を形成し、
前記絶縁膜形成工程では、前記第3トランジスタ上の前記第1応力膜の上層にも前記絶縁膜を形成し、
前記第1コンタクトホール形成工程では、前記第1のコンタクトホールと、前記第2のコンタクトホールとの形成と同時に、前記第3トランジスタのソース・ドレインに達する第4のコンタクトホールと、前記第3トランジスタの前記第2ゲート電極に達する第5のコンタクトホールとのそれぞれを形成する、
請求項1に記載の半導体装置の製造方法。 - 前記第1コンタクトホール形成工程では、前記第1のコンタクトホールと、前記第2のコンタクトホールとのそれぞれを別の工程で形成する、
請求項1に記載の半導体装置の製造方法。 - 前記トランジスタ形成工程では、前記半導体基板において前記第1トランジスタと前記第2トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第2ゲート電極を有する第3トランジスタを形成し、
前記第1応力膜形成工程では、前記第3トランジスタの上層にも前記第1応力膜を形成し、
前記絶縁膜形成工程では、前記第3トランジスタ上の前記第1応力膜の上層にも前記絶縁膜を形成し、
前記第1コンタクトホール形成工程では、前記第1のコンタクトホールの形成と同時に、前記第3トランジスタのソース・ドレインに達する第4のコンタクトホールと、前記第3トランジスタの前記第2ゲート電極に達する第5のコンタクトホールとのそれぞれを形成する、
請求項3に記載の半導体装置の製造方法。 - 前記トランジスタ形成工程では、前記半導体基板において前記第1トランジスタと前記第2トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第2ゲート電極を有する第3トランジスタを形成し、
前記第1応力膜形成工程では、前記第3トランジスタの上層にも前記第1応力膜を形成し、
前記第2応力膜形成工程では、前記第3トランジスタ上の前記第1応力膜の上層にも前記第2応力膜を形成し、
前記絶縁膜形成工程では、前記第3トランジスタ上の前記第2応力膜の上層にも前記絶縁膜を形成し、
前記第2コンタクトホール形成工程では、前記第3のコンタクトホールの形成と同時に、前記第3トランジスタのソース・ドレインに達する第4のコンタクトホールと、前記第3トランジスタの前記第2ゲート電極に達する第5のコンタクトホールとのそれぞれを形成する、
請求項1に記載の半導体装置の製造方法。 - 前記トランジスタ形成工程では、前記半導体基板において前記第1トランジスタと前記第2トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第2ゲート電極を有する第3トランジスタを形成し、
前記第1応力膜形成工程では、前記第3トランジスタの上層にも前記第1応力膜を形成し、
前記第2応力膜形成工程では、前記第3トランジスタ上の前記第1応力膜の上層にも前記第2応力膜を形成し、
前記絶縁膜形成工程では、前記第3トランジスタ上の前記第2応力膜の上層にも前記絶縁膜を形成し、
前記第2コンタクトホール形成工程では、、前記第3のコンタクトホールの形成と同時に、前記第3トランジスタのソース・ドレインに達する第4のコンタクトホールと、前記第3トランジスタの前記第2ゲート電極に達する第5のコンタクトホールとのそれぞれを形成する、
請求項3に記載の半導体装置の製造方法。 - 前記トランジスタ形成工程では、前記第1トランジスタとしてNチャネルMOSFETを形成し、前記第2トランジスタとしてPチャネルMOSFETを形成し、
前記第1応力膜形成工程においては、前記第1トランジスタに引っ張り応力を付与するように、前記第1応力膜を形成し、
前記第2応力膜形成工程においては、前記第2トランジスタに圧縮応力を付与するように、前記第2応力膜を形成する、
請求項1から6のいずれかに記載の半導体装置の製造方法。 - 前記第1応力膜形成工程と、前記第2応力膜形成工程との間に、エッチングストッパ膜を形成する工程をさらに有する、
請求項1から7のいずれかに記載の半導体装置の製造方法。
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