JP4763242B2 - Solid-state imaging device and manufacturing method thereof - Google Patents
Solid-state imaging device and manufacturing method thereof Download PDFInfo
- Publication number
- JP4763242B2 JP4763242B2 JP2004029700A JP2004029700A JP4763242B2 JP 4763242 B2 JP4763242 B2 JP 4763242B2 JP 2004029700 A JP2004029700 A JP 2004029700A JP 2004029700 A JP2004029700 A JP 2004029700A JP 4763242 B2 JP4763242 B2 JP 4763242B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- photodiode
- type
- impurity region
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は。画像撮像のために受光量に応じて電圧を出力する固体撮像素子およびその製造方法に関し、特に、ＣＭＯＳ型イメージセンサに適用して好適なものである。 The present invention. The present invention relates to a solid-state imaging device that outputs a voltage in accordance with the amount of received light for imaging and a manufacturing method thereof, and is particularly suitable for application to a CMOS image sensor.
固体撮像素子は、デジタルビデオカメラ、デジタルスチルカメラ、カメラ付携帯電話、監視用カメラ、車載カメラ等様々な分野で使用されており、電荷結合素子（以下、ＣＣＤと称す）がよく知られている。また、ＣＣＤとは異なる構造を持つ固体撮像素子として、ＣＭＯＳイメージセンサ、特に、非特許文献１に開示されているように、Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型（又は画素内増幅型センサ。以下ＡＰＳと称す）ＣＭＯＳイメージセンサが知られている。
Solid-state imaging devices are used in various fields such as digital video cameras, digital still cameras, mobile phones with cameras, surveillance cameras, and in-vehicle cameras. Charge-coupled devices (hereinafter referred to as CCDs) are well known. . Further, as a solid-state imaging device having a structure different from that of a CCD, as disclosed in Non-Patent
ＣＭＯＳイメージセンサは、信号処理に用いるＣＭＯＳと同一プロセスで作成できるため、周辺回路との混載が容易で、供給電源が１種類で済み、消費電力が低く、高速応答が可能であり、ＣＣＤ特有のスミアという偽画像が発生しないという長所がある。一方、ＣＣＤに比べて画質が劣ると考えられてきたため、現在までの所、デジタルビデオカメラやデジタルスチルカメラのように画質が重視される用途においては、ＣＣＤの後塵を拝することが多い。 Since a CMOS image sensor can be created in the same process as a CMOS used for signal processing, it can be easily mixed with peripheral circuits, only one type of power supply is required, low power consumption, and high-speed response is possible. There is an advantage that a false image called smear does not occur. On the other hand, since it has been considered that the image quality is inferior to that of a CCD, so far, in applications where the image quality is important, such as a digital video camera or a digital still camera, the back of the CCD is often used.
ＣＭＯＳイメージセンサの用途を拡げるためには、その画質を改善することが最重要課題の１つである。そのためには、様々な特性を改善する必要があるが、中でも暗電流と呼ばれる光が当たっていない時に発生する電流を抑制することが特に重要と考えられる。
ＣＭＯＳイメージセンサの動作は、通常初期化（リセット）時に逆バイアスを印加することによって電荷をフォトダイオードに蓄積させる。次いで、ＭＯＳ型リセット素子をＯＦＦ状態にすることにより、フォトダイオードを電源から切り離す。そして、光が当たることにより発生する電流によって、フォトダイオードに蓄積された電荷を減少させ、相関検出回路等を用いることで、初期化時と露光時間後の保持電荷の差を検出する。
In order to expand the application of CMOS image sensors, improving the image quality is one of the most important issues. For that purpose, it is necessary to improve various characteristics, but it is considered to be particularly important to suppress a current that is generated when light called a dark current is not being irradiated.
In the operation of the CMOS image sensor, a charge is accumulated in the photodiode by applying a reverse bias during normal initialization (reset). Next, the photodiode is disconnected from the power supply by turning off the MOS type reset element. Then, the charge accumulated in the photodiode is reduced by a current generated by the exposure to light, and a correlation detection circuit or the like is used to detect the difference between the retained charge at the time of initialization and after the exposure time.
ここで、暗電流が大きい場合、明るい光が入射しない状態でも、フォトダイオードに蓄積された電荷が減少するので、露光時間を長くとると、画像の黒い部分に白っぽいムラや傷ができる。また、画素毎に暗電流特性がばらつくことで固定ノイズが増加し、また暗電流がランダムに変動する成分はランダムノイズの一部となり、画質を劣化させる要因となる。 Here, when the dark current is large, the charge accumulated in the photodiode is reduced even when bright light is not incident. Therefore, if the exposure time is increased, whitish unevenness and scratches can be formed on the black portion of the image. In addition, since the dark current characteristic varies from pixel to pixel, the fixed noise increases, and the component in which the dark current fluctuates randomly becomes part of the random noise, which causes deterioration in image quality.
従来から、ＣＭＯＳイメージセンサの暗電流を減らすために、フォトダイオード部に着目して構造を工夫する試みは色々なされてきた。例えば、特許文献１には、暗電流の主要な発生源の１つであるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）端から距離Ｌだけ隔ててアクティブ領域に空乏層を形成する方法が開示されている。また、特許文献２には、表面をフォトダイオードのｎ型とは反対の導電型のｐ＋層で覆い、空乏層をできるだけ基板内部に配置する方法が開示されている。また、非特許文献２には、ストレスを発生させる製造工程の条件を工夫する方法が開示されている。また、非特許文献３には、異方性ドライエッチングの基板表面へのダメージを軽減する法が開示されている。これらの対策は、程度の差はあるが、それぞれ暗電流を減らす上で効果的であった。
しかしながら、上記の対策は、光電流を発生するフォトダイオードに着目したものであり、フォトダイオードに接する素子、例えばリセット素子に着目して暗電流対策を施すことは行われていなかった。
そこで、本発明の目的は、フォトダイオード及びフォトダイオードに近接する素子における暗電流発生箇所と発生量をできるだけ定量的に把握した上で、今まで明確に対策の施されていなかったフォトダイオード近接素子由来の暗電流の抑制を行い、既存ＣＭＯＳプロセスへの変更が少ないシンプルで現実的な対策で暗電流を減少させることが可能な固体撮像素子およびその製造方法を提供することである。
However, the above countermeasure is focused on a photodiode that generates a photocurrent, and no dark current countermeasure has been taken by focusing on an element in contact with the photodiode, for example, a reset element.
Accordingly, an object of the present invention is to know the location and amount of dark current generation in a photodiode and an element adjacent to the photodiode as quantitatively as possible, and to the photodiode proximity element that has not been clearly treated until now. It is to provide a solid-state imaging device capable of reducing the dark current with a simple and practical measure that suppresses the dark current derived from the source, and has few changes to the existing CMOS process, and a manufacturing method thereof.
上述した課題を解決するために、請求項１記載の固体撮像素子によれば、光検知のためのフォトダイオードと、該フォトダイオードを初期化するために電荷を供給するリセット用素子と、前記フォトダイオードの電位を検出するための素子と、画素の選択をするための素子と、半導体基板を選択的に酸化させて形成した素子分離領域と、を画素内に有する固体撮像素子において、前記リセット用素子が非対称型構造のＭＯＳトランジスタ（金属酸化膜半導体素子）であり、前記露光制御用素子と前記リセット用素子とに挟まれた第１の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第１の導電型の不純物領域で、前記高濃度不純物領域端と素子分離領域端を含むように覆う構成を備え、前記高濃度不純物領域を覆う前記低濃度の不純物領域の前記リセット用素子側の端部は、前記高濃度不純物領域の端部を越えて前記リセット用素子のゲート下側に入り込んだ位置であって、且つ、暗電流が最小となる前記リセット用素子の前記高濃度不純物領域側のゲート端近傍の位置にあることを特徴とする。
In order to solve the above-described problem, according to the solid-state imaging device according to
また、請求項２記載の固体撮像素子によれば、請求項１の固体撮像素子において、該半導体基板がシリコンであることを特徴とする。
また、請求項３記載の固体撮像素子によれば、請求項１の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする。
According to a solid-state image pickup device according to claim 2, in the solid-state image pickup device according to
The solid-state imaging device according to claim 3 is characterized in that, in the solid-state imaging device according to
また、請求項４記載の固体撮像素子によれば、光検知のためのフォトダイオードと、該フォトダイオードを初期化するために電荷を供給するリセット用素子と、前記フォトダイオードの電位を検出するための素子と、画素の選択をするための素子と、露光を制御するための素子と、半導体基板を選択的に酸化させて形成した素子分離領域と、を画素内に有する固体撮像素子において、前記リセット用素子が非対称型構造のＭＯＳトランジスタ（金属酸化膜半導体素子）であり、前記露光制御用素子と前記リセット用素子とに挟まれた第１の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第１の導電型の不純物領域で、前記高濃度不純物領域端と素子分離領域端を含むように覆う構成を備え、前記高濃度不純物領域を覆う前記低濃度の不純物領域の前記リセット用素子側の端部は、前記高濃度不純物領域の端部を越えて前記リセット用素子のゲート下側に入り込んだ位置であって、且つ、暗電流が最小となる前記リセット用素子の前記高濃度不純物領域側のゲート端近傍の位置にあることを特徴とする。 According to the solid-state imaging device of claim 4, the photodiode for detecting light, the resetting device for supplying a charge for initializing the photodiode, and the potential of the photodiode are detected. In the solid-state imaging device, the pixel includes: an element for selecting a pixel; an element for controlling exposure; and an element isolation region formed by selectively oxidizing a semiconductor substrate. The reset element is a MOS transistor (metal oxide film semiconductor element) having an asymmetric structure , and the high-concentration impurity region of the first conductivity type sandwiched between the exposure control element and the reset element is the high-concentration impurity region. The first conductive type impurity region having a lower concentration than the impurity region is configured to cover the high concentration impurity region end and the element isolation region end so as to cover the high concentration impurity region. End of the reset element side of the impurity regions of the concentration is a position that has entered the gate lower side of the high concentration impurity regions end the reset element beyond the, and, a dark current is minimized The reset element is located near the gate end on the high-concentration impurity region side.
また、請求項５記載の固体撮像素子によれば、請求項４の固体撮像素子において、該半導体基板がシリコンであることを特徴とする。
また、請求項６記載の固体撮像素子によれば、請求項４の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする。
The solid-state imaging device according to claim 5 is characterized in that in the solid-state imaging device according to claim 4 , the semiconductor substrate is silicon.
According to the solid-state imaging device of claim 6, the element forming the impurity region for covering the edge of the high-concentration impurity region is phosphorus in the solid-state imaging device of claim 4 .
また、請求項７記載の固体撮像素子の製造方法によれば、第１導電型の半導体基板に当該半導体基板を選択的に酸化させて素子分離領域を形成する工程と、該半導体基板に第２導電型の不純物を導入して感光部を形成する工程と、該半導体基板に第１導電型の不純物を導入して該感光部を初期化するための素子であるＭＯＳトランジスタ（金属酸化膜半導体素子）のウェルを形成する工程と、該半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に前記初期化素子のゲート電極を形成する工程と、第２導電型の前記初期化素子の拡散層を形成する工程と、前記初期化素子の感光部側の拡散層と前記素子分離領域端を覆う領域に、第２導電型で該拡散層より低いドーズ量のイオン注入を行う工程と、を含み、前記イオン注入を行う工程でイオン注入を行う前記領域は、前記初期化素子のゲート直下には入り込まず、その端部は、前記初期化素子のゲート端よりも僅かに外側の位置であって且つ暗電流が最小となる当該ゲート端近傍の位置にあることを特徴とする。 According to the method of manufacturing a solid-state imaging device according to claim 7, the step of selectively oxidizing the semiconductor substrate on the first conductivity type semiconductor substrate to form an element isolation region, and the second step A step of forming a photosensitive portion by introducing a conductivity type impurity; and a MOS transistor (metal oxide semiconductor device) which is an element for introducing a first conductivity type impurity into the semiconductor substrate to initialize the photosensitive portion. ), A step of forming an insulating film on the semiconductor substrate, a step of forming a gate electrode of the initialization element on the insulating film, and a step of forming the initialization element of the second conductivity type. A step of forming a diffusion layer, a step of ion implantation of a second conductivity type with a dose lower than the diffusion layer into a region covering the diffusion layer on the photosensitive portion side of the initialization element and the end of the element isolation region; In the ion implantation step. The region for injection, does not enter the gate immediately below the initialization element, its end, the gate and the dark current a slightly outer position than the gate terminal of the initialization element is minimized It is in the position near the end.
また、請求項８記載の固体撮像素子の製造方法によれば、請求項７の固体撮像素子の製造方法において、第１導電型の半導体基板に第２導電型の不純物を導入して感光部を形成する工程と、初期化素子の感光部側の拡散層と素子分離領域端を覆う領域の第２導電型イオン注入を同一工程で行うことを特徴とする。 According to a method for manufacturing a solid-state image pickup device according to claim 8, in the method for manufacturing a solid-state image pickup device according to claim 7 , the second conductive type impurity is introduced into the first conductive type semiconductor substrate to form the photosensitive portion. The step of forming and the second conductivity type ion implantation of the region covering the diffusion layer on the photosensitive portion side of the initialization element and the end of the element isolation region are performed in the same step.
以上説明したように、本発明によれば、主要な暗電流の発生箇所の１つと考えられるリセットＭＯＳのようなフォトダイオードに接する素子の拡散層端に関して、拡散層端及び素子分離領域端近傍領域で急峻な電界勾配を持つ空乏層を形成しないようにする対策を施すことにより、ＣＭＯＳイメージセンサの暗電流を削減し、その画質を改善することができる。また、本発明の製造方法では、従来のＣＭＯＳプロセスの一部の工程を変更又は追加するだけで作成することが可能である。 As described above, according to the present invention, with respect to the diffusion layer end of the element in contact with the photodiode such as the reset MOS, which is considered as one of the main dark current generation locations, the diffusion layer end and the element isolation region end vicinity region By taking measures to prevent the formation of a depletion layer having a steep electric field gradient, the dark current of the CMOS image sensor can be reduced and the image quality can be improved. In addition, the manufacturing method of the present invention can be created by changing or adding a part of the conventional CMOS process.
以下、３トランジスタ型のＣＭＯＳイメージセンサをシリコン基板上に形成する場合を例にとって、本発明の実施形態を説明する。なお、本発明はこの構造に限られるものではなく、他のピクセル構造においても、フォトダイオードに近接して電荷を保持する機能を持つＭＯＳ型素子の高濃度拡散層の空乏層が表面に露出している部分の暗電流を抑制するために適用することが可能である。 Hereinafter, an embodiment of the present invention will be described by taking a case where a 3-transistor CMOS image sensor is formed on a silicon substrate as an example. The present invention is not limited to this structure. In other pixel structures, the depletion layer of the high-concentration diffusion layer of the MOS type element having a function of holding charges in the vicinity of the photodiode is exposed on the surface. The present invention can be applied to suppress dark current in a portion where the current is present.
図１は、ＡＰＳ型ＣＭＯＳイメージセンサのピクセル部の一例を示す回路図である。
図１において、ＡＰＳ型ＣＭＯＳイメージセンサには、光検出用フォトダイオード１１、フォトダイオード１１を初期化するためのＭＯＳ型リセット素子１２、フォトダイオード１１の電荷及び電位を出力電圧に変換するためのソースフォロワー素子１３および画素（ピクセル）選択用素子１４が設けられている。
FIG. 1 is a circuit diagram showing an example of a pixel portion of an APS type CMOS image sensor.
In FIG. 1, an APS type CMOS image sensor includes a
図２は、ＡＰＳ型ＣＭＯＳイメージセンサのピクセルレイアウトの一例を示す平面図、図３は、図２のラインＡに沿ったＭＯＳ型リセット素子の断面構造の一例を示す図、図４は、図２のラインＢに沿ったフォトダイオードとＭＯＳ型リセット素子の断面構造の一例を示す図である。なお、図４では、図２のコンタクト１８の構造は省略してある。
図２〜４において、Ｐ型シリコン基板３１上には、フィールド領域１６で囲まれたアクティブ領域１５が形成されている。ここで、フィールド領域１６には、ＬＯＣＯＳ法にて形成された素子分離領域３３が形成され、アクティブ領域１５にはコンタクト１８が形成されている。
2 is a plan view showing an example of a pixel layout of the APS type CMOS image sensor, FIG. 3 is a view showing an example of a cross-sectional structure of the MOS type reset element along the line A in FIG. 2, and FIG. It is a figure which shows an example of the cross-section of a photodiode and MOS type | mold reset element along line B of FIG. In FIG. 4, the structure of the
2 to 4, an
そして、図１の光検出用フォトダイオード１１に対応して、フォトダイオード用ｎ型領域４１がＰ型シリコン基板３１上に形成されている。また、ＭＯＳ型リセット素子１２、ソースフォロワー素子１３および画素選択用素子１４にそれぞれ対応して、アクティブ領域１５に跨るように配置されたゲート電極４２ａ〜４２ｃが形成されている。なお、ゲート電極４２ａ〜４２ｃは、例えば、ゲート酸化膜４４を介してＰ型シリコン基板３１上に配置されたポリシリコンゲートで構成することができる。
A photodiode n-
ここで、Ｐ型シリコン基板３１には、フォトダイオード用ｎ型領域４１と所定間隔だけ隔ててＰウェル領域３２が形成されている。そして、ゲート電極４２ａの両側には、ＭＯＳ型リセット素子１２のソース部およびドレイン部にそれぞれ対応するｎ＋拡散層３４、４３がそれぞれ形成され、ｎ＋拡散層３４はフォトダイオード用ｎ型領域４１上に延伸されている。そして、フォトダイオード用ｎ型領域４１上に延伸されたｎ＋拡散層３４は、メタル配線１９を介してゲート電極４２ｂに接続されている。
Here, a P-
なお、フォトダイオード用ｎ型領域４１には、ドーパント不純物のドーズ量とイオン注入の加速エネルギーが最適化されたｎ型領域を使用することができる。あるいは、プロセス工程数を少なくするために、ＰＭＯＳ形成用のＮウェルを用いることも可能である。そして、フォトダイオード用ｎ型領域４１とＰ型シリコン基板３１との間にできる空乏層で発生する光電流を、入射光強度の検出に利用することができる。
また、図２のレイアウトはマスクの設計の際に使用されるものなので、実際の固体撮像素子を上から眺めた場合は、フォトダイオード用ｎ型領域４１端は素子分離領域の下に隠れている。
The n-
Further, since the layout of FIG. 2 is used when designing a mask, when an actual solid-state imaging device is viewed from above, the end of the n-
図５および図６は、暗電流の発生箇所を推定するために用いたピクセルレイアウト例（フォトダイオード用ｎ型領域４１のあるパターン）を示す平面図、図７は、図６パターンの場合の図２のラインＢに対応するフォトダイオード１１とＭＯＳ型リセット素子１２の断面構造の一例を示す図である。
図５の系列は、フォトダイオード用ｎ型領域４１ａ〜４１ｃがＮウェルで構成され、フォトダイオード用ｎ型領域４１ａ〜４１ｃの面積と周囲長を小さいものから大きいものへと変化させている。
FIG. 5 and FIG. 6 are plan views showing pixel layout examples (patterns with n-
In the series of FIG. 5, the n-
また、図６の系列では、図２のフォトダイオード用ｎ型領域４１に対応したＮウェルがなく、図７に示すように、Ｐウェル３２がフォトダイオード１１の領域まで延伸されている。また、フォトダイオード１１の領域まで延伸されたＰウェル３２上で、高濃度のｎ＋拡散層３４ａ〜３４ｃが大きく拡張され、Ｐウェル３２とｎ＋拡散層３４ａ〜３４ｃとの間の空乏層を用いて光電変換をするフォトダイオード構造になっている。これらのピクセルについても、ｎ＋拡散層３４ａ〜３４ｃの周囲長と面積を小さいものから大きいものへ変化させている。
図５および図６の各ピクセル構造のフォトダイオード１１及びＭＯＳ型リセット素子１２の拡散層（ソース）部の面積及び周囲長と各ピクセル毎の暗電流の測定結果を表１に示す。
In the series of FIG. 6, there is no N well corresponding to the n-
Table 1 shows the measurement results of the area and peripheral length of the diffusion layer (source) portion of the
また、図５のフォトダイオード用ｎ型領域４１ａ〜４１ｃとＰ型シリコン基板３１で空乏層が形成された時のフォトダイオード用ｎ型領域４１ａ〜４１ｂの面積と暗電流の関係を図８、周囲長と暗電流の関係を図９に示す。また、図６のｎ＋拡散層３４ａ〜３４ｃとＰウェル３２で空乏層が形成された時のｎ＋拡散層３４ａ〜３４ｃの面積と暗電流の関係を図１０、周囲長と暗電流の関係を図１１に示す。
8 shows the relationship between the area of the photodiode n-
図８〜図１１において、フォトダイオード用ｎ型領域４１ａ〜４１ｃまたはｎ＋拡散層３４ａ〜３４ｃの面積および周囲長にほぼ比例して、ピクセルの暗電流が増加していることが判る。以上の測定結果を元に、ピクセル内の各空乏層の暗電流の発生率を推定する。
まず、図６のｎ＋拡散層３４ａ〜３４ｃとＰウェル３２で空乏層が形成されたフォトダイオード（以下、拡散層型フォトダイオードと称す。）に関して、以下のモデル式を仮定した。
8 to 11, it can be seen that the dark current of the pixel increases almost in proportion to the area and the peripheral length of the photodiode n-
First, the following model formula was assumed for the photodiode in which a depletion layer was formed by the n + diffusion layers 34a to 34c and the P well 32 in FIG. 6 (hereinafter referred to as a diffusion layer type photodiode).
Ｉdark＝ＩPDn+bulk＋ＩPDn+surf＋Ｉoffset ・・・（１）
ＩPDn+bulk＝Ｇn+bulk×ＡｒｅａPDn+×Ｄn+bottom
＋Ｇn+bulk×ＰｅｒｉPDn+×Ｗn+side×Ｄn+side・・・（２）
ＩPDn+surf＝Ｇn+surf×ＰｅｒｉPDn+×Ｗn+surf ・・・（３）
Ｉoffset≒Ｉrstsrc＝Ｉrstsrcbulk＋Ｉrstsrcsurf ・・・（４）
Ｉrstsrcbulk＝Ｇn+bulk×Ａｒｅａrstsrc×Ｄn+bottom
＋Ｇn+bulk×Ｐｅｒｉrstsrc×Ｗn+side×Ｄn+side・（５）
Ｉrstsrcsurf＝Ｇn+surf×Ｐｅｒｉrstsrc×Ｗn+surf ・・・（６）
I dark = I PDn + bulk + I PDn + surf + I offset (1)
I PDn + bulk = Gn + bulk × Area PDn + × Dn + bottom
+ G n + bulk × Peri PDn + × W n + side × D n + side (2)
I PDn + surf = G n + surf × Peri PDn + × W n + surf (3)
I offset ≒ I rstsrc = I rstsrcbulk + I rstsrcsurf (4)
I rstsrcbulk = G n + bulk × Area rstsrc × D n + bottom
+ G n + bulk × Peri rstsrc × W n + side × D n + side (5)
I rstsrcsurf = G n + surf × Peri rstsrc × W n + surf (6)
ここで、（１）式のＩdarkはピクセル全体で発生している暗電流、ＩPDn+bulkは拡散層型フォトダイオードのＰ型シリコン基板３１内部の空乏層で発生する暗電流、ＩPDn+surfは拡散層型フォトダイオードの周囲の空乏層表面（Ｓｉ／ＳｉＯ２界面）で発生する暗電流、Ｉoffsetは拡散層型フォトダイオード以外の領域で発生する暗電流である。ＩrstsrcはＭＯＳ型リセット素子１２のソース領域の空乏層で発生する暗電流を表す。Ｉoffsetに影響を与える因子としては、他にも拡散層型フォトダイオードのコンタクト周辺で発生する暗電流やＭＯＳ型リセット素子１２のチャンネルリーク電流等色々な要因があるが、ＭＯＳ型リセット素子１２のソース領域の空乏層の暗電流に比べて小さいと想定されるので、この解析においては無視することにした。
Here, I dark in the equation (1) is dark current generated in the entire pixel, I PDn + bulk is dark current generated in the depletion layer inside the P-
Ｇn+bulkはｎ＋拡散層３４ａ〜３４ｃのＰ型シリコン基板３１内部の空乏層で発生する単位体積当りの暗電流発生率、Ｇn+surfはｎ＋拡散層３４ａ〜３４ｃのＳｉとＳｉＯ2界面の空乏層で発生する単位面積当りの暗電流発生率である。これらの値は、ｎ＋拡散層３４ａ〜３４ｃの濃度、Ｐウェル領域３２の濃度およびアニール等のプロセス条件によって変化する。
G n + bulk is the dark current generation rate per unit volume generated in the depletion layer inside the P-
ＡｒｅａPDn+とＰｅｒｉPDn+はそれぞれ拡散層型フォトダイオードの面積と周囲長で、図１２（ａ）の太点線で囲まれた面積と長さに対応するので、試作で使用したマスクから測った。ＡｒｅａrstsrcとＰｅｒｉrstsrcはＭＯＳ型リセット素子１２のソース領域の面積と周囲長を表し、図１２（ｂ）の太点線に挟まれた領域の面積と長さに対応する。ただし、この周囲長は、（５）式および（６）式に代入する際に、拡散層型フォトダイオードとＭＯＳ型リセット素子１２の互いの境界長は除いて解析する方が適切と考えられる。また、Ｐｅｒｉrstsrcはさらに、ＭＯＳ型リセット素子１２のゲート端部を除くことが適切である。なお、表１の周囲長（Ｐｅｒｉｍｅｔｅｒ）には、これらの補正後の値を記入している。
Area PDn + and Peri PDn + are respectively the area and perimeter of the diffusion layer type photodiode, and correspond to the area and length surrounded by the thick dotted line in FIG. 12A, and were measured from the mask used in the prototype. Area rstsrc and Peri rstsrc represent the area and perimeter of the source region of the MOS reset
Ｄn+bottomはｎ＋拡散層の底の空乏層幅を表す。Ｗn+sideとＤn+sideはｎ＋拡散層３４ａ〜３４ｃの横方向の空乏層幅とその深さであり、Ｗn+surfはｎ＋拡散層３４ａ〜３４ｃの表面部分の空乏層幅である。ここで、空乏層の幅及び深さを推定するために、測定サンプル作成に用いたプロセスフローとレイアウトに基づき、プロセスシミュレーションでＣＭＯＳイメージセンサのピクセル構造を作成した。次に、デバイスシミュレーションを用いてそのポテンシャル分布及び電子、ホールの分布から空乏層幅を推定した。 D n + bottom represents the depletion layer width at the bottom of the n + diffusion layer. W n + side and D n + side are the depletion layer width and depth in the lateral direction of the n + diffusion layers 34a to 34c, and W n + surf is the depletion layer width of the surface portion of the n + diffusion layers 34a to 34c. . Here, in order to estimate the width and depth of the depletion layer, the pixel structure of the CMOS image sensor was created by process simulation based on the process flow and layout used for creating the measurement sample. Next, the width of the depletion layer was estimated from the potential distribution and the electron and hole distribution using device simulation.
図１３は、デバイスシミュレーションで得られたｎ＋拡散層−ｐウェル型ピクセルのポテンシャル分布と空乏層幅の関係を示す図である。なお、図１３の実線の等高線は等ポテンシャル面を表す。また、Ｐ型シリコン基板３１内の点線は空乏層と中性領域の境界を表す。
図１３において、上記で定義した空乏層幅や深さＤn+bottom、Ｗn+side、Ｄn+side、Ｗn+surfが図示されている。だだし、側面の空乏層の形状は単純な図形では表現できないが、モデル式を簡単化するために長方形近似にしたので、面積がほぼ等しくなる様にＤn+sideとＷn+sideの値は選んだ。
FIG. 13 is a diagram showing the relationship between the potential distribution of the n + diffusion layer-p well type pixel and the depletion layer width obtained by device simulation. Note that the solid contour lines in FIG. 13 represent the equipotential surface. A dotted line in the P-
In FIG. 13, the depletion layer width and depth D n + bottom , W n + side , D n + side , and W n + surf defined above are shown. However, the shape of the depletion layer on the side cannot be expressed by a simple figure, but since the model formula is simplified to a rectangle approximation, the values of D n + side and W n + side are set so that the areas are almost equal. Chose.
このピクセル構造の場合には、ＭＯＳ型リセット素子１２のソース領域と拡散層型フォトダイオードの領域がほぼ同じ構造なので、バルクと表面の暗電流発生率及び空乏層幅が共通になる。このため、モデル式の結果と測定結果をフィッティングさせることにより、暗電流発生率を推定することができる。このようにして得られたパラメータＧn+bulk、Ｇn+surfの値を表２に示す。
In the case of this pixel structure, since the source region of the MOS type reset
次に図５のフォトダイオード用ｎ型領域４１ａ〜４１ｃに対応したＮウェルとＰ型シリコン基板３１の空乏層を用いたフォトダイオード（以下、Ｎウェル型フォトダイオードと称す。）に関して、図６の拡散型フォトダイオードの場合と同様に、以下のモデル式を仮定した。
Ｉdark＝ＩPDnwbulk＋ＩPDnwsurf＋Ｉoffset ・・・（７）
ＩPDnwbulk＝Ｇnwbulk×ＡｒｅａPDnw×Ｄnwbottom
＋Ｇnwbulk×ＰｅｒｉPDnw×Ｗnwside×Ｄnwside・・・（８）
ＩPDnwsurf＝Ｇnwsurf×ＰｅｒｉPDnw×Ｗnwsurf ・・・（９）
Ｉoffset≒Ｉrstsrc ・・・（１０）
Next, a photodiode using an N well corresponding to the photodiode n-
I dark = I PDnwbulk + I PDnwsurf + I offset (7)
I PDnwbulk = G nwbulk × Area PDnw × D nwbottom
+ G nwbulk × Peri PDnw × W nwside × D nwside (8)
I PDnwsurf = G nwsurf × Peri PDnw × W nwsurf (9)
I offset ≒ I rstsrc (10)
ここで、Ｉdarkはピクセル全体の暗電流、ＩPDnwbulkはＮウェル型フォトダイオードのＰ型シリコン基板３１内部の空乏層で発生する暗電流、ＩPDnwsurfはフォトダイオード用ｎ型領域４１ａ〜４１ｃの周囲の空乏層表面で発生する暗電流である。このＩoffsetは拡散層型フォトダイオードが形成されたピクセルのＩoffsetとは異なる値となるが、暗電流発生率Ｇn+bulkとＧn+surfは共通と考えられる。これらの値は既に求められているので、ＭＯＳ型リセット素子１２の周囲長と面積から容易に計算することができる。
Here, I dark is the dark current of the entire pixel, I PDnwbulk is the dark current generated in the depletion layer inside the P-
ＧnwbulkはＮウェル型フォトダイオードのＰ型シリコン基板３１内部の空乏層で発生する単位体積当りの暗電流発生率、ＧnwsurfはＮウェル型フォトダイオードの表面（ＳｉとＳｉＯ２の界面）空乏層で発生する単位面積当りの暗電流発生率である。これらの値はＮウェル濃度、Ｐ基板濃度、アニール等のプロセス条件によって変化する。
G nwbulk is the dark current generation rate per unit volume generated in the depletion layer inside the P-
ＡｒｅａPDnwとＰｅｒｉPDnwはそれぞれＮウェル型フォトダイオードの面積と周囲長であり、図１４（ａ）に太点線で表されている領域に対応し、前と同様に試作で使用したマスクから求めた。Ｄnwbottomはフォトダイオード用ｎ型領域４１ａ〜４１ｃの底の空乏層幅、ＷnwsideとＤnwsideはフォトダイオード用ｎ型領域４１ａ〜４１ｃの横方向の空乏層幅とその深さ、Ｗnwsurfはフォトダイオード用ｎ型領域４１ａ〜４１ｃの表面部分の空乏層幅である。空乏層の幅及び深さは、拡散層型フォトダイオードの時と同様に、プロセス及びデバイスシミュレーションから推定した。
Area PDnw and Peri PDnw are the area and perimeter of the N-well photodiode, respectively, corresponding to the area represented by the thick dotted line in FIG. 14 (a), and obtained from the mask used in the prototype as before. . D nwbottom is the depletion layer width at the bottom of the n-
図１５は、デバイスシミュレーションで得られたＮウェル−Ｐ基板型ピクセルのポテンシャル分布と空乏層幅の関係を示す図である。
図１５において、側面の空乏層の形状はやはり単純な図形では表現できないが、長方形近似で誤差が大きくならないようにするため、面積がほぼ等しくなるようにＤnwsideとＷnwsideの値を選んだ。これらの値を用いてモデル式と測定結果のフィッティングを行い、測定値を満足する暗電流発生率パラメータを得た。得られたパラメータＧnwbulk、Ｇnwsurfの値を表２に示す。
以上の方法でモデル式のパラメータが全て得られたことにより、各成分ごとの暗電流の発生率を推定することができる。
FIG. 15 is a diagram showing the relationship between the potential distribution and the depletion layer width of the N well-P substrate type pixel obtained by device simulation.
In FIG. 15, the shape of the side depletion layer cannot be represented by a simple figure, but the values of D nwside and W nwside are selected so that the areas are almost equal in order to prevent the error from being increased by rectangular approximation. Using these values, the model equation and the measurement result were fitted to obtain a dark current generation rate parameter satisfying the measurement value. Table 2 shows the values of the parameters G nwbulk and G nwsurf obtained.
By obtaining all the parameters of the model formula by the above method, the dark current generation rate for each component can be estimated.
図１６は、ピクセル種類毎の暗電流発生箇所の解析結果を示す図である。
図１６において、バルク領域よりも表面（ＳｉとＳｉＯ２界面）の空乏層の方が、暗電流の発生率が大きいことが判る。また、ｎ＋拡散層３４ａ〜３４ｃの空乏層の方が、フォトダイオード用ｎ型領域４１ａ〜４１ｃとＰ型シリコン基板３１の間の空乏層より暗電流の発生率が大きいことが理解できる。図２のｎ＋拡散層３４よりもフォトダイオード用ｎ型領域４１の方が周囲長も面積も大きいので、通常フォトダイオード１１の暗電流対策が重要視される。フォトダイオード１１の暗電流対策も勿論重要であるが、ＭＯＳ型リセット素子１２の拡散層３４端は、暗電流発生率が極めて大きく、周囲長が短くても影響は大きいので、ＭＯＳ型リセット素子１２の暗電流対策を施すことが暗電流削減にとって効果的であると考えられる。
FIG. 16 is a diagram illustrating an analysis result of a dark current generation location for each pixel type.
In FIG. 16, it can be seen that the depletion layer on the surface (Si-SiO2 interface) has a higher dark current generation rate than the bulk region. In addition, it can be understood that the depletion layer of the n + diffusion layers 34 a to 34 c has a higher dark current generation rate than the depletion layer between the photodiode n-
拡散層３４端表面の暗電流発生率が大きい理由として、以下の原因が推定できる。
先ず第１に、素子分離領域３３を形成する際に、ＬＯＣＯＳのような素子分離構造の端部はストレスが発生し易く欠陥密度が大きくなる。ｎ＋拡散層３４の空乏層は、イオン注入エネルギーが比較的低いために、ＬＯＣＯＳ端のような素子分離領域３３の端部近傍に形成される。ここで欠陥とは、シリコン基板とシリコン酸化膜界面のダングリングボンド、シリコン原子の空孔、格子間原子、又は意図しない不純物原子の混入、転位等の色々な結晶構造や配列上の誤りが考えられる。これらの欠陥は、シリコンのバンドギャップ間のエネルギー準位にその不純物準位を形成し、ショックレイ・リード・ホール型の電子・ホール対生成を媒介する。
The reason why the dark current generation rate on the end surface of the
First, when the
第２に、ｎ＋拡散層３４とＰウェル３２で形成される接合は、フォトダイオード用ｎ型領域４１とＰ型シリコン基板３１で形成される接合と比較して不純物濃度勾配が急峻となる。このため、ｎ＋拡散層３４とＰウェル３２で形成される接合では、バンドギャップ間の不純物準位等を介してのトンネリング現象が発生しやすく、価電子帯の電子が伝導帯に抜けることにより、電子・ホール対を生成する。他にも、ｎ＋拡散層３４が高濃度であることに起因して、アニールにより充分活性化しきれなかった原子やクラスターが残り、欠陥の増加を引き起こし易いことも挙げられる。
Second, the junction formed by the n +
以上の原因により、拡散層型フォトダイオードの周囲とＭＯＳ型リセット素子１２のソース領域端は、無視できない暗電流発生源であることが理解できる。フォトダイオード１に関しては、拡散層型フォトダイオードを採用しなければ問題ないが、ＭＯＳ型リセット素子１２のようにフォトダイオード１１に直接繋がっているにも拘わらず、暗電流の発生源となる構造は暗電流対策の上で課題の１つであることが認識できた。そこで、フォトダイオード１１に直接繋がるＭＯＳ型リセット素子１２を通常のＭＯＳトランジスタとして設計することを止めて、特殊構造に変更することを考えた。
For the above reasons, it can be understood that the periphery of the diffusion layer type photodiode and the end of the source region of the MOS type reset
図１７は、本発明の拡散層端カバー構造を含むピクセルレイアウトの一例を示す平面図、図１８は、本発明の拡散層端カバー構造の図１７のラインＡに沿った断面構造の一例を示す図、図１９は、本発明の拡散層端カバー構造の図１７のラインＢに沿った断面構造の一例を示す図である。
図１７〜図１９において、ＭＯＳ型リセット素子１２´は非対称型構造をとり、ｎ＋拡散層３４と素子分離領域端を広く覆うように配置された拡散層カバー領域１７１がＰ型シリコン基板３１に形成されている。ここで、拡散層カバー領域１７１の不純物濃度はｎ＋拡散層３４より低く設定することが好ましい。これにより、ｐｎ接合による空乏層のできる位置をｎ＋拡散層３４及び素子分離領域３３端から離すことが可能となるとともに、ｐｎ接合の不純物濃度勾配を緩くして電界勾配を緩和することが可能となり、暗電流の発生を抑制することができる。なお、ＭＯＳ型リセット素子１２´がｎ型ＭＯＳトランジスタの場合、例えば、リンのような不純物をゲート電極４２ａに平行な方向にｎ＋拡散層３４全体と素子分離領域３３端を覆うように広くイオン注入して拡散させて、拡散層カバー領域１７１を形成することができる。
17 is a plan view showing an example of a pixel layout including the diffusion layer end cover structure of the present invention, and FIG. 18 shows an example of a cross-sectional structure taken along line A in FIG. 17 of the diffusion layer end cover structure of the present invention. FIG. 19 is a diagram showing an example of a cross-sectional structure taken along line B in FIG. 17 of the diffusion layer end cover structure of the present invention.
17 to 19, the MOS type reset
ただし、拡散層カバー領域１７１が設けられたＭＯＳ型リセット素子１２´はソース領域が深くなり、ゲート電極４２ａ直下のチャンネルパンチスルーを起す原因となる。一方、チャンネルパンチスルーを防ぐために、ゲート電極４２ａを広げたり、チャンネル不純物濃度を増やしたりすると、電流駆動力が低下する。このため、ｎ＋拡散層３４を覆うように拡散層カバー領域１７１を配置する方法では、ソース／ドレイン領域をできるだけ浅く形成して、ゲート電極４２ａのチャンネル支配力を強化する方向に考える通常のＭＯＳ設計指針に反することになる。
However, the MOS-
しかし、ＭＯＳ型リセット素子１２´は、外部からの制御信号に応じて、ＯＮの場合にフォトダイオード１１に電荷を供給する役割と、ＯＦＦの場合にリーク電流が発生しないように電荷を遮断する役割を果たせば良い。また、フォトダイオード１１の容量からみて、電流駆動力はそれ程必要ない。また、ＭＯＳ型リセット素子１２´は通常動作では常にドレイン側に高電圧が印加される。従って、ＭＯＳ型リセット素子１２´は、ソース領域を深くしても、拡散層カバー領域１７１が設けられた構造による短所は余り大きな問題にならず、暗電流の発生を抑えることのできる長所が生かす方が、価値があると考えられる。
However, the MOS-
図２０は、デバイスシミュレーションで得られたゲート電極４２ａと拡散層カバー領域１７１との間の距離が０．２μの場合のポテンシャル分布を示す図である。
図２０において、ポテンシャル分布は、ＭＯＳ型リセット素子１２´のソース側が深くチャンネル方向にせり出した分布をしているので、拡散層カバー領域１７１を形成するためのマスク端の位置を調整することが重要である。ＭＯＳ型リセット素子１２´のゲート長に比べてマスクがチャンネル側に寄り過ぎると、パンチスルーにより、ＭＯＳ型リセット素子１２´が動作しなくなるので、ゲート電極４２ａと拡散層カバー領域１７１との間の距離を慎重に最適化することが必要となる。
FIG. 20 is a diagram showing a potential distribution when the distance between the
In FIG. 20, since the potential distribution is a distribution in which the source side of the MOS type reset
以上説明したように、上述した実施形態では、ＣＭＯＳイメージセンサの暗電流の発生源を解析することにより、その中で少なからぬ暗電流発生源であるフォトダイオード１１に接する素子のトランジスタ拡散層の表面空乏層からの暗電流を防ぐためのＭＯＳ構造について、ＮＭＯＳ型のＭＯＳ型リセット素子１２´とフォトダイオード用ｎ型領域４１を例に挙げて説明した。
As described above, in the above-described embodiment, by analyzing the generation source of the dark current of the CMOS image sensor, the surface of the transistor diffusion layer of the element in contact with the
ただし、本発明は上記構造に対してのみ有効という訳ではなく、ＭＯＳ型リセット素子１２´以外のＭＯＳトランジスタがフォトダイオード１１に接する構造、あるいはｎ型とｐ型を反転させたピクセル構造などに適用するようにしてもよい。また、ｎ＋拡散層３４端をカバーするためのｎ型ドーパントとしてはリンが一番好ましいが、砒素等を用いるようにしてもよい。
However, the present invention is not effective only for the above structure, and is applied to a structure in which a MOS transistor other than the MOS type reset element 12 'is in contact with the
また、上記説明の中のピクセル内の複数の素子の機能を１素子が兼ねる場合でも、ピクセル内に別の機能素子が含まれる場合でもよい。また、基板がシリコン以外でも、シリコンゲルマニウム基板又はシリコン基板上のシリコンゲルマニウムエピタキシャル層、又はシリコンカーバイド基板、又はシリコン基板上のシリコンカーバイドエピタキシャル層でもよく、電荷を一定期間保持する領域にＭＯＳトランジスタの拡散層がある場合にも、同様に対処することが可能である。 In addition, even when one element serves as a function of a plurality of elements in the pixel in the above description, another functional element may be included in the pixel. In addition, the substrate may be a silicon germanium substrate, a silicon germanium epitaxial layer on a silicon substrate, a silicon carbide substrate, or a silicon carbide epitaxial layer on a silicon substrate. If there is a layer, it is possible to deal with it similarly.
本発明の実施例１として、ＣＭＯＳトランジスタのＮウェルと、フォトダイオード１１用のｎ型ウェルと、ＭＯＳ型リセット素子１２´の拡散層端を覆うｎ型拡散層カバー領域１７１とをそれぞれ別々に形成する場合を説明する。
図２１は、本発明の実施例１の製造工程を示すフローチャートである。
図２１において、実線で囲まれた工程は、標準ＣＭＯＳプロセス、点線で囲まれた工程はＣＭＯＳイメージセンサ用プロセス、１点鎖線で囲われたプロセスは実施例１で追加されたプロセスである。
As Example 1 of the present invention, an N well of a CMOS transistor, an n type well for the
FIG. 21 is a flowchart showing the manufacturing process of the first embodiment of the present invention.
In FIG. 21, a process surrounded by a solid line is a standard CMOS process, a process surrounded by a dotted line is a process for a CMOS image sensor, and a process surrounded by a chain line is a process added in the first embodiment.
この製造工程には、素子分離領域形成工程（Ｐ１）、Ｐウェル形成工程（Ｐ２）、Ｎウェル形成工程（Ｐ３）、フォトダイオード用Ｎウェル形成工程（Ｐ４）、拡散層端型カバー領域形成工程（Ｐ５）、ゲート酸化工程（Ｐ６）、ポリシリコンゲート形成工程（Ｐ７）、ＬＤＤ用イオン注入／サイドウォール形成工程（Ｐ８）、ソース／ドレイン拡散層形成工程（Ｐ９）、シリサイド層形成工程（Ｐ１０）、層間絶縁層およびコンタクト形成工程（Ｐ１１）および配線工程（Ｐ１２）が設けられている。 The manufacturing process includes an element isolation region forming step (P1), a P well forming step (P2), an N well forming step (P3), a photodiode N well forming step (P4), and a diffusion layer end type cover region forming step. (P5), gate oxidation step (P6), polysilicon gate formation step (P7), LDD ion implantation / sidewall formation step (P8), source / drain diffusion layer formation step (P9), silicide layer formation step (P10) ), An interlayer insulating layer and contact formation step (P11), and a wiring step (P12).
図２２〜図３３は、本発明の実施例１の製造工程を示す断面図である。
図２２において、Ｐ型シリコン基板３１の熱酸化を行うことにより、ストレス緩和用シリコン酸化膜２２２をＰ型シリコン基板３１上に形成する。そして、ＣＶＤなどの方法により、Ｐ型シリコン基板３１上の全面にシリコン窒化膜２２１を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜２２１をパターニングすることにより、フィールド領域１６上のシリコン窒化膜２２１を除去する。そして、シリコン窒化膜２２１をマスクとして、Ｐ型シリコン基板３１の選択酸化を行うことにより、素子分離領域３３をＰ型シリコン基板３１に形成するとともに、フィールド領域１６で囲まれたアクティブ領域１５を形成する（図２１のＰ１）。そして、素子分離領域３３がＰ型シリコン基板３１に形成されると、シリコン窒化膜２２１およびストレス緩和用シリコン酸化膜２２２をＰ型シリコン基板３１から除去する。さらに、イオン注入用スクリーン酸化膜２３１をＰ型シリコン基板３１上に形成する。
22 to 33 are cross-sectional views illustrating manufacturing steps of Example 1 of the present invention.
In FIG. 22, the stress-reducing
次に、図２３に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード部を覆うフォトレジスト２３２ａをＰ型シリコン基板３１上に形成する。そして、フォトレジスト２３２ａをマスクとして、Ｐウェル形成のためのＢ（ボロン）イオン注入２３３をＰ型シリコン基板３１に行うことにより、Ｐウェル領域３２を形成する（図２１のＰ２）。
Next, as shown in FIG. 23, a
次に、図２４に示すように、ＰなどのＮ型不純物のイオン注入２４１をＰ型シリコン基板３１に行うことにより、ＣＭＯＳトランジスタ用のＮウェルを形成する（図２１のＰ３）。なお、ＣＭＯＳトランジスタ用のＮウェルを形成する場合、ＡＰＳ型ＣＭＯＳイメージセンサのピクセル全体がフォトレジスト２３２ｂで保護されるので、ＣＭＯＳトランジスタ形成用のＮ型不純物がピクセルに注入されることはない。そして、ＣＭＯＳトランジスタ用のＮウェルがＰ型シリコン基板３１に形成されると、フォトレジスト２３２ｂをＰ型シリコン基板３１から除去する。
Next, as shown in FIG. 24, an N well for a CMOS transistor is formed by performing
次に、図２５に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード部が露出されるようにパターニングされたフォトレジスト２３２ｃをＰ型シリコン基板３１上に形成する。そして、フォトレジスト２３２ｃをマスクとして、ＰなどのＮ型不純物のイオン注入２５１をＰ型シリコン基板３１に行うことにより、イメージセンサ用のフォトダイオード用ｎ型領域４１を形成する（図２１のＰ４）。そして、フォトダイオード用ｎ型領域４１がＰ型シリコン基板３１に形成されると、フォトレジスト２３２ｃをＰ型シリコン基板３１から除去する。
Next, as shown in FIG. 25, a
次に、図２６に示すように、フォトリソグラフィー技術を用いることにより、ＭＯＳ型リセット素子１２´の拡散層３４の端部が露出されるようにパターニングされたフォトレジスト２３２ｄをＰ型シリコン基板３１上に形成する。そして、フォトレジスト２３２ｄをマスクとして、ＰなどのＮ型不純物のイオン注入２６１をＰ型シリコン基板３１に行うことにより、拡散層カバー領域１７１を形成する（図２１のＰ５）。そして、拡散層カバー領域１７１がＰ型シリコン基板３１に形成されると、フォトレジスト２３２ｄをＰ型シリコン基板３１から除去する。
Next, as shown in FIG. 26, a
この時、素子分離領域３３から拡散層カバー領域１７１のマスク端までの距離は、リソグラフィー精度にも依存するが、０．３〜０．４μ以上あればよい。また、図１７に示すＭＯＳ型リセット素子１２´のゲート電極４２ａの端部とマスク端の距離Ｘは、プロセス終了時にゲート電極４２ａの端部まで拡散層カバー領域１７１が拡散して、拡散層３４の端部が充分覆われるような条件にすることが望ましい。この場合、ドーパント種、その濃度及びアニールによる拡散距離に依存するが、例えばリンの場合は、ゲート端とマスク端の距離を０．１〜０．３μ付近とすることが好ましい。
At this time, the distance from the
次に、図２７に示すように、スクリーン酸化膜２３１一旦除去した後、Ｐ型シリコン基板３１表面の熱酸化を行うことにより、Ｐ型シリコン基板３１表面にゲート酸化膜４４を形成する（図２１のＰ６）。
次に、図２８に示すように、ＣＶＤなどの方法によりポリシリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いてポリシリコン層をパターニングすることにより、ゲート電極４２ａをＰ型シリコン基板３１上に形成する（図２１のＰ７）。
Next, as shown in FIG. 27, after removing the
Next, as shown in FIG. 28, a polysilicon layer is stacked by a method such as CVD, and the polysilicon layer is patterned using a photolithography technique and an etching technique, whereby the
次に、図２９に示すように、素子分離領域３３およびゲート電極４２ａをマスクとして、Ｐ型シリコン基板３１内にＰなどのＮ型不純物のイオン注入２９１を行うことにより、ゲート電極４２ａの両側にＬＤＤ領域３０２を形成する。
さらに、ＣＶＤなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜をゲート電極４２ａが形成されたＰ型シリコン基板３１上に積層し、この絶縁膜の異方性エッチングを行うことにより、ゲート電極４２ａの側壁にサイドウォール２９２を形成する（図２１のＰ８）。
次に、図３０に示すように、素子分離領域３３、ゲート電極４２ａおよびサイドウォール２９２をマスクとして、高ドーズ量のＡｓ（砒素）のイオン注入３０１をＰ型シリコン基板３１内に行うことにより、サイドウォール２９２の両側に高濃度不純物拡散層３４、４３をそれぞれ形成する（図２１のＰ９）。
Next, as shown in FIG. 29,
Further, an insulating film such as a silicon oxide film or a silicon nitride film is stacked on the P-
Next, as shown in FIG. 30, a high dose As (arsenic)
次に、図３１に示すように、フォトリソグラフィー技術を用いることにより、高濃度不純物拡散層３４を覆うフォトレジスト２３２ｅをＰ型シリコン基板３１上に形成する。そして、スパッタなどの方法により、フォトレジスト２３２ｅが形成されたＰ型シリコン基板３１上にＴｉを成膜する。そして、Ｔｉが成膜されたＰ型シリコン基板３の熱処理を行うことにより、ゲート電極４２ａおよび高濃度不純物拡散層４３のシリコンをＴｉと反応させ、ゲート電極４２ａおよび高濃度不純物拡散層４３上に金属シリサイド３１１を形成する。そして、ゲート電極４２ａおよび高濃度不純物拡散層４３上に金属シリサイド３１１が形成されると、未反応のＴｉをＰ型シリコン基板３１から除去する（図２１のＰ１０）。
Next, as shown in FIG. 31, a
これにより、ＭＯＳ型リセット素子１２´のドレインとゲート上に金属シリサイド３１１を形成することが可能となるとともに、ＭＯＳ型リセット素子１２´のソースには、金属シリサイド３１１が形成されないようにすることができる。そして、ゲート電極４２ａおよび高濃度不純物拡散層４３上に金属シリサイド３１１が形成されると、フォトレジスト２３２ｅをＰ型シリコン基板３１から除去する。
As a result, the
次に、図３２に示すように、ＣＶＤなどの方法により、Ｐ型シリコン基板３１上に層間絶縁膜３２１を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜３２１をパターニングすることにより、高濃度不純物拡散層４３上の金属シリサイド３１１を露出させるコンタクトホール３２２を層間絶縁膜３２１に形成する（図２１のＰ１１）。
Next, as shown in FIG. 32, an
次に、図３３に示すように、スパッタなどの方法により、コンタクトホール３２２が形成された層間絶縁膜３２１にメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いてメタル層をパターニングすることにより、コンタクト３３１を介して高濃度不純物拡散層４３上の金属シリサイド３１１に接続されたメタル配線３３２を形成する（図２１のＰ１２）。
Next, as shown in FIG. 33, a metal layer is formed on the
実施例１では、フォトダイオード用ｎ型領域４１とＭＯＳ型リセット素子１２´に設けられた拡散層カバー領域１７１とを別々に形成する方法について説明したが、拡散層カバー領域１７１の不純物濃度と深さについてはかなり許容範囲が広い。このため、工程数を減らすために、フォトダイオード用ｎ型領域４１とＭＯＳ型リセット素子１２´のｎ型カバー領域１７１を同時に形成することも可能である。
In the first embodiment, the method of separately forming the photodiode n-
フォトダイオード１１用に最適化されたＰウェル領域３２のために、ＭＯＳ型リセット素子１２´のリーク電流が増加する場合には、拡散層カバー領域１７１の位置（例えば、図１７のＸ）を調整することができる。あるいはＭＯＳ型リセット素子１２´のゲート長を広げて、リーク電流を目標レベル以下になるように調整することも可能である。ＭＯＳ型リセット素子１２´のゲート長を広げたくない場合には、工程数は増加するが、ＭＯＳ型リセット素子１２´のチャンネルに追加の不純物イオン注入を行うようにしてもよい。
ＭＯＳ型リセット素子１２のゲート端と拡散層カバー領域１７１との間の距離（図１７のＸ）を変えて試作した場合の暗電流の変化率を表３に示す。
When the leakage current of the MOS reset
Table 3 shows the change rate of the dark current when the prototype is manufactured by changing the distance (X in FIG. 17) between the gate end of the MOS type reset
ここで、ＭＯＳ型リセット素子１２のゲート端と拡散層カバー領域１７１との間の距離（図１７のＸ）を０．７０μから０．１５μまで近づけていくと暗電流は順調に減少していくが、それ以上ＭＯＳ型リセット素子１２´のゲート端に拡散層カバー領域１７１を近づけると却って暗電流が増加することが判る。特に、拡散層カバー領域１７１が０．１５μだけゲート電極４２ｃ内まで入り込んだ場合は、光応答が無くなりイメージセンサとして動作しなくなった。従って、拡散層カバー領域１７１を最適な距離に持ってくることが、暗電流を抑制して且つ正常な動作をさせる上で重要であることが理解できる。
Here, as the distance between the gate end of the MOS type reset
実施例２では、フォトダイオード用ｎ型領域４１とＭＯＳ型リセット素子１２´の拡散層カバー領域１７１は同一工程で形成するようにしたが、周辺回路素子のＰＭＯＳトランジスタのＮウェルの形成工程とは別工程で形成した。ＣＭＯＳイメージセンサプロセスをできるだけ標準ＣＭＯＳプロセス互換とするとともに、工程数をより一層減らす場合には、ＰＭＯＳ領域のＮウェルを形成するためのイオン注入工程（図２４のイオン注入２４１）にて、フォトダイオード用ｎ型領域４１とＭＯＳ型リセット素子１２´の拡散層カバー領域１７１を形成することも可能である。
In the second embodiment, the photodiode n-
実施例１から３は、ＭＯＳ型リセット素子１２´がフォトダイオード１１に接するピクセルに関するものであったが、露光制御用素子がフォトダイオード１１に接する場合についても、本発明は同様に効果があると考えられる。
図３４は、本発明の実施例４の場合の拡散層カバー領域３４３を含むピクセルレイアウトの一例を示す平面図である。
Examples 1 to 3 relate to a pixel in which the MOS type reset
FIG. 34 is a plan view showing an example of a pixel layout including the diffusion
図３４において、Ｐ型シリコン基板上には、光検出用フォトダイオード１１、フォトダイオード１１を初期化するためのＭＯＳ型リセット素子１２、フォトダイオード１１の電荷及び電位を出力電圧に変換するためのソースフォロワー素子１３および画素選択用素子１４が設けられている。ここで、フォトダイオードはシリコン酸化膜界面に露出して形成しても、又、表面を異なる導電型の層で覆い、基板内部に空乏層を埋め込んで形成しても構わない。また、光検出用フォトダイオード１１とＭＯＳ型リセット素子１２との間には露光制御用素子３４１が設けられ、露光制御用素子３４１にはゲート電極４２ｄが設けられている。
34, on a P-type silicon substrate, a
また、ＭＯＳ型リセット素子１２のゲート電極４２ａと露光制御用素子３４１のゲート電極４２ｄとの間には、浮遊拡散領域（ＦＤ）３４２が設けられ、浮遊拡散領域３４２は、メタル配線１９´を介してソースフォロワー素子１３のゲート電極４２ｂに接続されている。また、ＭＯＳ型リセット素子１２のゲート電極４２ａと露光制御用素子３４１のゲート電極４２ｄとの間には、浮遊拡散領域３４２が覆われるように配置された拡散層カバー領域３４３がＰ型シリコン基板に形成されている。
Further, a floating diffusion region (FD) 342 is provided between the
そして、露光制御用素子３４１が、フォトダイオード１１に蓄積した電荷を露光制御用素子３４１とＭＯＳ型リセット素子１２の間の浮遊拡散領域３４２に転送する。そして、浮遊拡散領域３４２の電位をソースフォロワー素子１３で読み出すことにより、フォトダイオード１１に入射した光を検出することができる。ここで、浮遊拡散領域３４２の幅は長くは設計されず、又浮遊拡散領域３４２に電荷が保持される時間は短いので、浮遊拡散領域３４２で発生する暗電流は通常はそれ程問題にはならない。
Then, the
しかし、動く被写体を撮像する場合には、露光のタイミングがずれると、被写体が変形して撮像される。この問題を解決する１つの手段として、露光制御用素子３４１を全画素同時にＯＮにして浮遊拡散領域３４２に電荷を転送しておき、順次読み出す方法がある。この場合、後の順番で読み出されるピクセルには、浮遊拡散領域３４２への迷光に起因する光電流と浮遊拡散領域３４２の暗電流によるオフセットが加算され、画質に悪影響を与える。このため、迷光を防ぐための遮光構造は当然必須であるが、浮遊拡散領域３４２に拡散層カバー領域３４３を設けることにより、浮遊拡散領域３４２の暗電流の発生をさらに抑制することができる。
However, when a moving subject is imaged, the subject is deformed and imaged when the exposure timing is shifted. As one means for solving this problem, there is a method in which the
ここで、浮遊拡散領域３４２に拡散層カバー領域３４３を設けると、露光制御用素子３４１が深いドレイン部を持つことになるので、実施例２で記述したマスク位置の調整、及びＭＯＳ型露光制御素子３４１のゲート長調整、及びチャンネル不純物イオン注入調整を組み合わせて、リーク電流の低減と暗電流の低減及び電荷転送残り削減の最適化を行うことが好ましい。
Here, if the diffusion
１１ フォトダイオード
１２、１２´ ＭＯＳ型リセット素子
１３ ソースフォロワー素子
１４ 選択素子
１５ アクティブ領域
１６ フィールド領域
１８ コンタクト
１９ メタル配線
３１ Ｐ型シリコン基板
３２ Ｐウェル領域
３３ 素子分離領域（ＬＯＣＯＳ）
３４ ｎ＋拡散層（ＭＯＳ型リセット素子ソース部）
４１ フォトダイオード用ｎ型領域
４２ａ〜４２ｃ ゲート電極
４３ ｎ＋拡散層（ＭＯＳ型リセット素子ドレイン部）
４４ ゲート酸化膜
１７１ 拡散層カバー領域
２２１ シリコン窒化膜
２２２ ストレス緩和用シリコン酸化膜
２３１ イオン注入用スクリーン酸化膜
２３２ フォトレジスト
２３３ Ｐウェル用Ｂ（ボロン）イオン注入
２４１ Ｎウェル用Ｐ（リン）イオン注入
２５１ フォトダイオード用ＮウェルＰ（リン）イオン注入
２６１ 拡散層端ｎ型カバー構造用Ｐ（リン）イオン注入
２９１ ＬＤＤ用Ｐ（リン）イオン注入
２９２ サイドウォール
３０１ 拡散層形成用Ａｓ（砒素）イオン注入
３０２ 低濃度ドレイン拡張部（ＬＤＤ）
３１１ シリサイド
３２１ 層間絶縁膜
３２２ コンタクトホール
３３１ コンタクト部
３３２ メタル配線層
３４１ 露光制御素子
３４２ 浮遊拡散領域（ＦＤ）
３４３ 露光制御用素子とＭＯＳ型リセット素子の間の高濃度不純物端を覆うカバー領域
DESCRIPTION OF
34 n + diffusion layer (MOS type reset element source part)
41 n-
44
343 Cover region covering high-concentration impurity edge between exposure control element and MOS type reset element
Claims (8)
前記リセット用素子が非対称型構造のＭＯＳトランジスタ（金属酸化膜半導体素子）であり、
前記リセット用素子のフォトダイオード側の第１の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第１の導電型の不純物領域で、前記高濃度不純物領域端と前記素子分離領域端とを含むように覆う構成を備え、
前記高濃度不純物領域を覆う前記低濃度の不純物領域の前記リセット用素子側の端部は、前記高濃度不純物領域の端部を越えて前記リセット用素子のゲート下側に入り込んだ位置であって、且つ、暗電流が最小となる前記リセット用素子の前記高濃度不純物領域側のゲート端近傍の位置にあることを特徴とする固体撮像素子。 A photodiode for detecting light, a resetting element for supplying a charge to initialize the photodiode, an element for detecting the potential of the photodiode, and an element for selecting a pixel; In a solid-state imaging device having an element isolation region formed by selectively oxidizing a semiconductor substrate in a pixel,
The reset element is an asymmetric MOS transistor (metal oxide semiconductor element),
The high-concentration impurity region of the first conductivity type on the photodiode side of the resetting element is an impurity region of the first conductivity type having a lower concentration than the high-concentration impurity region, and the element isolation from the end of the high-concentration impurity region. Comprising a region covering the region end,
The end of the low-concentration impurity region covering the high-concentration impurity region on the resetting element side is a position where the end of the high-concentration impurity region passes under the gate of the resetting element. The solid-state imaging device is located near the gate end on the high-concentration impurity region side of the resetting device that minimizes dark current.
前記リセット用素子が非対称型構造のＭＯＳトランジスタ（金属酸化膜半導体素子）であり、
前記露光制御用素子と前記リセット用素子とに挟まれた第１の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第１の導電型の不純物領域で、前記高濃度不純物領域端と素子分離領域端を含むように覆う構成を備え、
前記高濃度不純物領域を覆う前記低濃度の不純物領域の前記リセット用素子側の端部は、前記高濃度不純物領域の端部を越えて前記リセット用素子のゲート下側に入り込んだ位置であって、且つ、暗電流が最小となる前記リセット用素子の前記高濃度不純物領域側のゲート端近傍の位置にあることを特徴とする固体撮像素子。 A photodiode for detecting light, a resetting element for supplying a charge to initialize the photodiode, an element for detecting the potential of the photodiode, and an element for selecting a pixel; In a solid-state imaging device having an element for controlling exposure and an element isolation region formed by selectively oxidizing a semiconductor substrate in a pixel,
The reset element is an asymmetric MOS transistor (metal oxide semiconductor element),
A high-concentration impurity region of the first conductivity type sandwiched between the exposure control element and the resetting element is replaced with the first-concentration impurity region having a lower concentration than the high-concentration impurity region. It has a structure covering so as to include the region end and the element isolation region end,
The end of the low-concentration impurity region covering the high-concentration impurity region on the resetting element side is a position where the end of the high-concentration impurity region passes under the gate of the resetting element. The solid-state imaging device is located near the gate end on the high-concentration impurity region side of the resetting device that minimizes dark current.
該半導体基板に第２導電型の不純物を導入して感光部を形成する工程と、
該半導体基板に第１導電型の不純物を導入して該感光部を初期化するための素子であるＭＯＳトランジスタ（金属酸化膜半導体素子）のウェルを形成する工程と、
該半導体基板上に絶縁膜を形成する工程と、
該絶縁膜上に前記初期化素子のゲート電極を形成する工程と、
第２導電型の前記初期化素子の拡散層を形成する工程と、
前記初期化素子の感光部側の拡散層と前記素子分離領域端を覆う領域に、第２導電型で該拡散層より低いドーズ量のイオン注入を行う工程と、を含み、
前記イオン注入を行う工程でイオン注入を行う前記領域は、前記初期化素子のゲート直下には入り込まず、その端部は、前記初期化素子のゲート端よりも僅かに外側の位置であって且つ暗電流が最小となる当該ゲート端近傍の位置にあることを特徴とする固体撮像素子の製造方法。 Forming a device isolation region by selectively oxidizing the semiconductor substrate on the first conductivity type semiconductor substrate;
Introducing a second conductivity type impurity into the semiconductor substrate to form a photosensitive portion;
Forming a well of an MOS transistor (metal oxide semiconductor element) which is an element for initializing the photosensitive portion by introducing a first conductivity type impurity into the semiconductor substrate;
Forming an insulating film on the semiconductor substrate;
Forming a gate electrode of the initialization element on the insulating film;
Forming a diffusion layer of the initialization element of the second conductivity type;
Performing ion implantation of a dose amount lower than that of the diffusion layer in the second conductivity type into a region covering the diffusion layer on the photosensitive portion side of the initialization element and the end of the element isolation region,
The region where ion implantation is performed in the step of performing ion implantation does not enter directly under the gate of the initialization element, and its end is located slightly outside the gate end of the initialization element and A method for manufacturing a solid-state imaging device, wherein the solid-state imaging device is located near the gate end where the dark current is minimized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004029700A JP4763242B2 (en) | 2004-02-05 | 2004-02-05 | Solid-state imaging device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004029700A JP4763242B2 (en) | 2004-02-05 | 2004-02-05 | Solid-state imaging device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005223146A JP2005223146A (en) | 2005-08-18 |
| JP4763242B2 true JP4763242B2 (en) | 2011-08-31 |
Family
ID=34998533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004029700A Expired - Fee Related JP4763242B2 (en) | 2004-02-05 | 2004-02-05 | Solid-state imaging device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4763242B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4656515B2 (en) * | 2005-10-20 | 2011-03-23 | 日本ビクター株式会社 | In-vehicle camera and vehicle control device |
| JP5175030B2 (en) | 2005-12-19 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | Solid-state imaging device |
| JP4745147B2 (en) * | 2006-06-22 | 2011-08-10 | 富士フイルム株式会社 | Imaging device |
| JP2011228748A (en) * | 2011-08-04 | 2011-11-10 | Renesas Electronics Corp | Solid-state imaging device |
| JP6159184B2 (en) | 2013-07-25 | 2017-07-05 | キヤノン株式会社 | Photoelectric conversion device and imaging system |
| JP6161454B2 (en) * | 2013-07-25 | 2017-07-12 | キヤノン株式会社 | Photoelectric conversion device, manufacturing method thereof, and camera |
| JP7249552B2 (en) | 2017-11-30 | 2023-03-31 | パナソニックＩｐマネジメント株式会社 | Imaging device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186533A (en) * | 1997-12-18 | 1999-07-09 | Seiko Instruments Inc | Image sensor |
| US6350663B1 (en) * | 2000-03-03 | 2002-02-26 | Agilent Technologies, Inc. | Method for reducing leakage currents of active area diodes and source/drain diffusions |
| JP2003264278A (en) * | 2002-03-12 | 2003-09-19 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
| JP2004014861A (en) * | 2002-06-07 | 2004-01-15 | Renesas Technology Corp | Semiconductor device and method for manufacturing the semiconductor device |
-
2004
- 2004-02-05 JP JP2004029700A patent/JP4763242B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005223146A (en) | 2005-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3584196B2 (en) | Light receiving element and photoelectric conversion device having the same | |
| JP5442100B2 (en) | Method for manufacturing photoelectric conversion device | |
| US20100109060A1 (en) | Image sensor with backside photodiode implant | |
| JP6406585B2 (en) | Imaging device | |
| US20170373104A1 (en) | Solid-state imaging device and method for fabricating same | |
| WO2014002361A1 (en) | Solid-state image pick-up device and method for producing same | |
| US20100314667A1 (en) | Cmos pixel with dual-element transfer gate | |
| JP2006294871A (en) | Solid-state imaging apparatus | |
| JP2008041726A (en) | Photoelectric conversion device and manufacturing method thereof, and imaging system | |
| US7713808B2 (en) | CMOS image sensor and method for fabricating the same | |
| JP2009283649A (en) | Solid-state imaging apparatus, and manufacturing method thereof | |
| US20050253214A1 (en) | Solid-state imaging device | |
| JP2005072236A (en) | Semiconductor device and method for manufacturing same | |
| US7611940B2 (en) | CMOS image sensor and manufacturing method thereof | |
| US6656760B2 (en) | Solid state imaging sensor in a submicron technology and method of manufacturing and use of a solid state imaging sensor | |
| JP5458135B2 (en) | Manufacturing method of solid-state imaging device | |
| TWI536553B (en) | Solid-state imaging device and method for manufacturing solid-state imaging device | |
| JP4763242B2 (en) | Solid-state imaging device and manufacturing method thereof | |
| JP2004312039A (en) | Photoelectric conversion device | |
| US20090166687A1 (en) | Image Sensor and Method for Manufacturing the Same | |
| JP2016076679A (en) | Image sensor with deep well structure and method of manufacturing the same | |
| JP5495524B2 (en) | Photoelectric conversion device | |
| CN100576511C (en) | The manufacture method of cmos image sensor | |
| JP2005347740A (en) | Photoelectric converter and imaging system | |
| US7687306B2 (en) | CMOS image sensor and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100317 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110502 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110512 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110607 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110609 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |