JP4761942B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に係わり、特に炭化珪素（ＳｉＣ）をその材料とした電力制御用のＭＯＳＦＥＴ等の高耐圧半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a high voltage semiconductor device such as a power control MOSFET using silicon carbide (SiC) as its material.

次世代のパワー半導体デバイス材料としてＳｉＣが期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。   SiC is expected as a next-generation power semiconductor device material. Compared to Si, SiC has excellent physical properties such as a band gap of 3 times, a breakdown electric field strength of about 10 times, and a thermal conductivity of about 3 times. Possible power semiconductor devices can be realized.

かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、ｐウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET （以下ＤＩＭＯＳＦＥＴと称する。）が知られている（非特許文献１参照）。ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。   There are various high voltage semiconductor devices using such SiC characteristics. For example, a Double Implantation MOSFET (hereinafter referred to as DIMOSFET) in which a p-well and a source region are formed by ion implantation is known (Non-Patent Document 1). reference). DIMOSFET is easy to manufacture because it uses a planar process that can form channels with high accuracy by ion implantation, and because it uses voltage control for gate drive, it can reduce the power of the drive circuit and is an excellent device suitable for parallel operation. It is.

然しながら、ＤＩＭＯＳＦＥＴには、以下のような問題点が存在する。通常ＳｉＣ-ＤＩＭＯＳＦＥＴのｎ型ソース領域は、低抵抗化が容易な燐を高ドーズでイオン注入し、その後１６００℃前後の活性化熱処理を施すことにより形成される。この際質量数３１と比較的重い燐を高ドーズ条件でイオン注入して、さらに１６００℃前後という高温な熱処理を用いるためＳｉＣ表面の被イオン注入領域は損傷が激しい。その結果前記注入領域からＳｉの優先的な昇華現象が起きてしまう。そのためソース領域上は１０ｎｍ以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはＣＶＤ法等により、ソース領域上とｐ型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまう。   However, the DIMOSFET has the following problems. Usually, the n-type source region of the SiC-DIMOSFET is formed by ion implantation of phosphorus, which is easy to reduce the resistance, at a high dose, and then an activation heat treatment at around 1600 ° C. At this time, relatively heavy phosphorus having a mass number of 31 and relatively heavy phosphorus are ion-implanted under a high dose condition, and a high-temperature heat treatment of about 1600 ° C. is used. As a result, a preferential sublimation phenomenon of Si occurs from the implantation region. Therefore, surface roughness of 10 nm or more occurs on the source region, and then the source region is formed when the gate insulating film is formed so as to straddle the source region and the p-type base region by thermal oxidation or CVD. The upper surface roughness is directly reflected on the gate insulating film on the source region. As a result, the electrical long-term reliability of the gate insulating film is significantly impaired.

上記問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET（ＤＥＭＯＳＦＥＴ）が報告されている（非特許文献２参照）。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
R.Kosugi et al.，Materials Science Forum Vols.457-460, pp.1397-1400 (2004) S.Harada et al., IEEE Electron Device Lett. 25, pp.292-294 (2004) In order to solve the above problem, a double epitaxial MOSFET (DEMOSFET) in which a p-type base region (well) is formed only by an epitaxial growth film has been reported (see Non-Patent Document 2). However, the above method uses epitaxial growth which requires a long time for the manufacturing process.
R. Kosugi et al., Materials Science Forum Vols. 457-460, pp.1397-1400 (2004) S. Harada et al., IEEE Electron Device Lett. 25, pp.292-294 (2004)

以上述べたように、従来のＤＩＭＯＳＦＥＴには、燐のイオン注入後の高温な熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまうという問題が存在した。   As described above, in the conventional DIMOSFET, surface roughness occurs on the source region due to high-temperature heat treatment after phosphorus ion implantation, and then the surface roughness on the source region occurs when a gate insulating film is formed. However, there is a problem that the electrical long-term reliability of the gate insulating film is remarkably deteriorated as it is reflected in the gate insulating film on the source region as it is.

上記問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したＤＥＭＯＳＦＥＴが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。   In order to solve the above problem, a DEMOSFET in which a p-type base region (well) is formed only by an epitaxial growth film has been reported, but this method utilizes epitaxial growth that requires a long manufacturing process.

本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、ＳｉＣ本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の長期信頼性も大幅に向上させることが可能な高耐圧半導体装置を提供することを目的とする。   The present invention has been made in view of the above-described problems, and can shorten the process time. By utilizing the original physical properties of SiC, it has excellent performance with ultra-low on-resistance, and long-term reliability of the gate insulating film. An object of the present invention is to provide a high voltage semiconductor device capable of greatly improving the performance.

上記課題を解決するために、本発明の半導体装置の第１は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、前記炭化珪素基板の前記第２の主面に形成された第２の電極とを具備し、前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする。 In order to solve the above problems, a first semiconductor device of the present invention includes a silicon carbide substrate having first and second main surfaces, and a first provided on the first main surface of the silicon carbide substrate. Conductive type silicon carbide layer, second conductive type first silicon carbide region provided on the surface of the silicon carbide layer, provided on the surface in the first silicon carbide region, and nitrogen was added A first conductivity type second silicon carbide region including a first sub-region and a second sub-region provided on the surface so as to be in contact therewith and doped with phosphorus; the silicon carbide layer; A gate insulating film provided across the first silicon carbide region and the first sub-region of the second silicon carbide region; a gate electrode formed on the gate insulating film; and the second Formed on the second sub-region and the first silicon carbide region of the silicon carbide region And the electrode, and a second electrode formed on the second main surface of the silicon carbide substrate, the second silicon carbide region, the lower surface of the first sub-region and the first formed between silicon carbide region, characterized in that it have a third sub-region.

上記課題を解決するために、本発明の半導体装置の第２は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、炭化珪素基板の前記第２の主面に設けられた第２の電極とを具備し、前記第１の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第１のサブエリアと、第１のサブエリアに接する、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする。 In order to solve the above problems, a second semiconductor device of the present invention includes a silicon carbide substrate having first and second main surfaces, and a first provided on the first main surface of the silicon carbide substrate. A conductive type silicon carbide layer; a second conductive type first silicon carbide region provided on the silicon carbide layer; and a first silicon carbide region provided on the first silicon carbide region and doped with nitrogen A first conductivity type second silicon carbide region including a sub-region and a second sub-region which is formed in contact with the first sub-region and to which phosphorus is added; and from the first sub-region, A gate insulating film provided inside the trench that penetrates the first silicon carbide region and reaches the silicon carbide layer; a gate electrode provided inside the trench through the gate insulating film; A first electrode provided on the region and the first silicon carbide region, and silicon carbide And a second electrode provided on the second major surface of the plate, the first silicon carbide region provided so as to be exposed on the side wall of the trench, first sub boron is added An area and a second subarea to which aluminum is added are in contact with the first subarea .

上記課題を解決するために、本発明の半導体装置の第３は、炭化珪素基板と、前記炭化珪素基板の上面に設けられた第２導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域内の上面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、前記炭化珪素基板の前記上面に、前記第１の炭化珪素領域に隣接して設けられた第１導電型の第３の炭化珪素領域と、前記第３の炭化珪素領域の上面に、前記第１の炭化珪素領域と離隔して設けられた、前記第３の炭化珪素領域より不純物濃度が高い第１導電型の第４の炭化珪素領域と、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域、前記第３の炭化珪素領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、前記第４の炭化珪素領域の上面に形成された第２の電極とを具備し、前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする。 In order to solve the above problems, a third semiconductor device of the present invention includes a silicon carbide substrate, a first conductivity type first silicon carbide region provided on an upper surface of the silicon carbide substrate, and the first A first conductivity type including a first sub-region to which nitrogen is added and a second sub-region to which phosphorus is added and is provided on the upper surface so as to be in contact with the first sub-region provided on the upper surface in the silicon carbide region A second silicon carbide region, a first conductivity type third silicon carbide region provided adjacent to the first silicon carbide region on the upper surface of the silicon carbide substrate, and the third carbonization. A first conductivity type fourth silicon carbide region having an impurity concentration higher than that of the third silicon carbide region, provided on the upper surface of the silicon region and spaced apart from the first silicon carbide region; A silicon carbide region, the first sub-region of the second silicon carbide region, and the third carbonization. A gate insulating film provided so as to straddle the element region; a gate electrode formed on the gate insulating film; the second sub-region of the second silicon carbide region; and the first silicon carbide region And a second electrode formed on the upper surface of the fourth silicon carbide region, and the second silicon carbide region includes a lower surface of the first sub-region and the second electrode. characterized by chromatic said first formed between the silicon carbide region, the third sub-region.

本発明によれば、ソース領域上のゲート絶縁膜の表面荒れを抑制することができるため、純粋にＳｉＣの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。   According to the present invention, since the surface roughness of the gate insulating film on the source region can be suppressed, it is possible to obtain a high breakdown voltage semiconductor device having an excellent performance of ultra-low on-resistance that purely utilizes the physical properties of SiC. In addition, the reliability of the gate insulating film can be greatly improved.

以下、図面を参照しつつ本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤＩＭＯＳＦＥＴの構成を示す断面図である。図１において、不純物濃度５×１０18ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型不純物を含む六方晶ＳｉＣ基板（ｎ＋基板）１０１上にｎ型不純物濃度５×１０15ｃｍ-3〜２×１０16ｃｍ-3程度を含み、厚さが５〜１０μｍ程度であるＳｉＣ層（ｎ−層）１０２が形成されている。ＳｉＣ層１０２の一部表面にはｐ型不純物濃度が１×１０17ｃｍ-3〜５×１０17ｃｍ-3程度であり、ＳｉＣ層１０２表面から深さ０．６μｍまでの領域に存在する第１の炭化珪素領域１０３（ｐ型ウェル）が形成されている。このｐ型ウェルは、ｐ型ベース領域１０３となる。なお、ｐ型ベース領域１０３は、ベースサブエリア１０３Ｂと１０３Ｃを併せたものの総称である。 (First embodiment)
FIG. 1 is a cross-sectional view showing a configuration of a DIMOSFET according to the first embodiment of the present invention. In FIG. 1, an n-type impurity concentration of 5 × 10 15 cm − is formed on a hexagonal SiC substrate (n + substrate) 101 containing an n-type impurity having an impurity concentration of about 5 × 10 18 cm −3 to 1 × 10 19 cm −3. An SiC layer (n − layer) 102 including about 3 to 2 × 10 16 cm −3 and having a thickness of about 5 to 10 μm is formed. The p-type impurity concentration is approximately 1 × 10 17 cm −3 to 5 × 10 17 cm −3 on a part of the surface of the SiC layer 102, and is present in a region from the surface of the SiC layer 102 to a depth of 0.6 μm. One silicon carbide region 103 (p-type well) is formed. This p-type well becomes the p-type base region 103. Note that the p-type base region 103 is a general term for a combination of the base sub-areas 103B and 103C.

そしてこのｐ型ベース領域１０３内部には第２の炭化珪素領域としてｎ型ソース領域１０４（１０４Ａ，１０４Ｂ，１０４Ｃ）が形成されている。より詳細には、ｎ型不純物として窒素（Ｎ）が１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度含まれた第１のソースサブ領域１０４ＡがＳｉＣ層１０２表面から深さ０．１５μｍまでの領域に存在している。この第１のソースサブ領域１０４Ａ下部にはｎ型不純物として燐（Ｐ）が１×１０20ｃｍ-3程度含まれた第３の（第２は後述）ソースサブ領域１０４Ｂが第１のソースサブ領域１０４Ａの底部から深さ０．１５μｍまでの領域に存在している。図８は図１のＡ−Ａ線に沿った断面における深さ方向のｎ型不純物分布を示したものである。 In the p-type base region 103, an n-type source region 104 (104A, 104B, 104C) is formed as a second silicon carbide region. More specifically, the first source subregion 104A containing about 1 × 10 18 cm −3 to 1 × 10 20 cm −3 of nitrogen (N) as an n-type impurity has a depth of 0. 0 from the surface of the SiC layer 102. It exists in a region up to 15 μm. A third (second will be described later) source subregion 104B containing about 1 × 10 20 cm −3 of phosphorus (P) as an n-type impurity is formed under the first source subregion 104A. It exists in the region from the bottom of the region 104A to a depth of 0.15 μm. FIG. 8 shows the n-type impurity distribution in the depth direction in the cross section taken along the line AA of FIG.

第１のソースサブ領域１０４Ａ側部にはｎ型不純物として燐（Ｐ）が１×１０20ｃｍ-3程度含まれた第２のサブ領域１０４ＣがＳｉＣ層１０２表面から深さ０．３μｍまでの領域に存在している。これら第１のサブ領域１０４Ａ、第２のサブ領域１０４Ｃ、及び第３のサブ領域１０４Ｂを合わせて、ＭＯＳＦＥＴのソース領域１０４が構成される。この第２のサブ領域１０４Ｃ表面とベースサブエリア１０３Ｃ上にはＮｉからなるソース電極１０８が形成されている。 On the side of the first source sub-region 104A, a second sub-region 104C containing about 1 × 10 20 cm −3 of phosphorus (P) as an n-type impurity is formed from the surface of the SiC layer 102 to a depth of 0.3 μm. Exists in the area. The source region 104 of the MOSFET is configured by combining the first sub-region 104A, the second sub-region 104C, and the third sub-region 104B. A source electrode 108 made of Ni is formed on the surface of the second sub-region 104C and the base sub-area 103C.

第１のソースサブ領域１０４Ａ、ベースサブエリア１０３Ｂを含むＳｉＣ層１０２の表面には、これらに跨るようにして８０ｎｍ程度のゲート絶縁膜１０５が形成されている。このゲート絶縁膜１０５上にはポリシリコンからなるゲート電極１０６が形成されている。   On the surface of the SiC layer 102 including the first source sub-region 104A and the base sub-area 103B, a gate insulating film 105 of about 80 nm is formed so as to straddle them. A gate electrode 106 made of polysilicon is formed on the gate insulating film 105.

以上、第１の実施形態の半導体装置によれば、ゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域１０４Ａとゲート絶縁膜１０５の界面において第１のソースサブ領域１０４Ａの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス（Ｒｍｓ）１０ｎｍ以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。   As described above, according to the semiconductor device of the first embodiment, nitrogen (N) having a low mass number is added as an n-type impurity to the first source subregion 104A that is in direct contact with the gate insulating film 105, so that the temperature is 1600 ° C. It is possible to suppress the surface of the first source sub-region 104A from becoming rough at the interface between the first source sub-region 104A and the gate insulating film 105 due to the high-temperature treatment before and after. The surface roughness is 10 nm or less in average roughness (Rms), so that a flat and dense gate insulating film can be realized as a whole, and the reliability of the gate insulating film can be greatly improved.

具体的には、従来のようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、図９に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良素子が混在する。それに対し、本発明の質量数の軽い窒素で形成されている場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍに分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。   Specifically, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a large mass number as in the conventional case, as shown in FIG. Defective elements distributed at 3 MV / cm are mixed. On the other hand, in the case of being formed of nitrogen having a light mass number according to the present invention, the occurrence of the above defective elements is suppressed, the implantation damage is greatly reduced, and the histogram of the gate breakdown voltage is 8 to 11 MV / cm. It is possible to obtain a very excellent reliability of the gate insulating film.

次に、上記半導体装置の製造方法について、図２〜７を用いて説明する。まず、図２に示すように、ｎ型不純物として窒素を不純物濃度１×１０19ｃｍ-3含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗のＳｉＣ基板１０１上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を不純物濃度５×１０15ｃｍ-3、厚さ１０μｍを有する高抵抗のＳｉＣ層１０２を順次形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にＳｉＣ層１０２の表面にシリコン酸化膜（不図示）を形成する。 Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 2, epitaxial growth is performed on a low-resistance SiC substrate 101 containing nitrogen as an n-type impurity at an impurity concentration of 1 × 10 19 cm −3 , a thickness of 300 μm, and having a hexagonal crystal lattice. A high resistance SiC layer 102 having an impurity concentration of 5 × 10 15 cm −3 and a thickness of 10 μm is sequentially formed as an n-type impurity by the method. However, although nitrogen (N) is used as the n-type impurity here, another impurity such as phosphorus (P) may be used. Nitrogen and phosphorus may be used at the same time. Next, a silicon oxide film (not shown) is formed on the surface of the SiC layer 102.

次に、シリコン酸化膜（不図示）の表面にレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりシリコン酸化膜をエッチングする。   Next, a resist (not shown) is spin-coated on the surface of a silicon oxide film (not shown), and the resist is patterned by a photolithography technique. Using the patterned resist as an etching mask, the silicon oxide film is etched by anisotropic etching such as RIE.

これにより、後出のイオン注入工程のイオン注入マスク（不図示）が形成される。このイオン注入マスクを介して、ＳｉＣ層１０２に対して２７Ａｌ＋の選択イオン注入を行う。２７Ａｌ＋は、基板温度Ｔsub＝室温〜５００℃、ここでは室温で、加速エネルギーＥacc＝３５０ｋｅＶ、総ドーズ量Φ＝１×１０１４ｃｍ−２の条件で注入する。この結果、図３に示すように、表面から深さ０．６μｍの領域に、ｐ型不純物を含んだベース領域１０３が形成される。 As a result, an ion implantation mask (not shown) for an ion implantation process described later is formed. Via this ion implantation mask, selective ion implantation of 27 Al + is performed on the SiC layer 102. 27 Al + is implanted under the conditions of the substrate temperature Tsub = room temperature to 500 ° C., here, room temperature, acceleration energy Eacc = 350 keV, and total dose Φ = 1 × 10 14 cm −2 . As a result, as shown in FIG. 3, a base region 103 containing a p-type impurity is formed in a region having a depth of 0.6 μm from the surface.

次に図４に示すように、ベース領域１０３内にイオン注入により選択的にソース領域１０４を形成する。具体的には、ゲート絶縁膜形成予定領域と重なるソース領域の深い部分（第３のソースサブ領域１０４Ｂ）には燐（Ｐ）を基板温度５００℃程度に加熱した状態で、加速エネルギー１５０〜２５０ｋｅＶ、総ドーズ１．７×１０１５ｃｍ−２の条件でイオン注入する。ついで、浅い部分（第１のソースサブ領域１０４Ａ）には窒素（Ｎ）を、加速エネルギー１０〜７０ｋｅＶ、総ドーズ１．２×１０１５ｃｍ−２の条件でイオン注入する。この時、図１のＡ−Ａ線に沿った方向の不純物濃度分布は、前述のように、図８のようになる。 Next, as shown in FIG. 4, a source region 104 is selectively formed in the base region 103 by ion implantation. Specifically, in the deep part of the source region (third source sub-region 104B) that overlaps with the region where the gate insulating film is to be formed, phosphorus (P) is heated to a substrate temperature of about 500 ° C., and the acceleration energy is 150 to 250 keV. Then, ion implantation is performed under the condition of a total dose of 1.7 × 10 15 cm −2 . Next, nitrogen (N) is ion-implanted into the shallow portion (first source subregion 104A) under the conditions of an acceleration energy of 10 to 70 keV and a total dose of 1.2 × 10 15 cm −2 . At this time, the impurity concentration distribution in the direction along the line AA in FIG. 1 is as shown in FIG. 8 as described above.

ソース領域１０４における、第１のソースサブ領域１０４Ａ、第３のソースサブ領域１０４Ｂ以外の領域には燐を基板温度５００℃程度の下で加速エネルギー１０〜２５０ｋｅＶ、総ドーズ５×１０１５ｃｍ−２の条件で、各々選択的に多段イオン注入し、表面から深さ約０．３μｍの領域に不純物濃度１×１０２０ｃｍ−３の第２のソースサブ領域１０４Ｃを形成する。ｐ型ベース領域１０３表面にはＡｌを選択イオン注入し、高濃度のベースサブエリア１０３Ｃを形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。 In regions other than the first source subregion 104A and the third source subregion 104B in the source region 104, phosphorus is accelerated at a substrate temperature of about 500 ° C., and the acceleration energy is 10 to 250 keV, and the total dose is 5 × 10 15 cm −2. The second source sub-region 104C having an impurity concentration of 1 × 10 20 cm −3 is formed in a region having a depth of about 0.3 μm from the surface under the above conditions. Al is selectively ion-implanted into the surface of the p-type base region 103 to form a high-concentration base subarea 103C. Thereafter, the implanted impurities are activated by heat treatment at about 1600 ° C.

次に、図５に示すように、ＳｉＣ層１０２、ベース領域１０３及びソース領域１０４中の第１のソースサブ領域１０４Ａに跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０５を選択的に形成する。このときゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにはｎ型不純物として質量数の軽い窒素（Ｎ）が添加されており、これにより高温処理に伴う表面荒れが抑制されるため、第１のソースサブ領域１０４Ａ上には平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜１０５の長期信頼性を大幅に向上させることが可能となるのである。   Next, as shown in FIG. 5, the gate insulating film 105 is selectively formed by a thermal oxidation method, a CVD method, or the like so as to straddle the SiC layer 102, the base region 103, and the first source subregion 104A in the source region 104. Form. At this time, light nitrogen (N) having a low mass number is added as an n-type impurity to the first source subregion 104A that is in direct contact with the gate insulating film 105, and thereby surface roughness due to high-temperature treatment is suppressed. A flat and dense gate insulating film 105 can be formed over the first source sub-region 104A, and the long-term reliability of the gate insulating film 105 can be greatly improved.

そして図６に示すように、ゲート絶縁膜１０５上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１０６を形成する。その後ゲート電極１０６上に表面酸化およびＣＶＤ法によりシリコン酸化膜１１０を形成する。   Then, as shown in FIG. 6, a polysilicon layer is formed on the gate insulating film 105 by the CVD method, and the polysilicon layer is patterned by lithography and RIE, thereby forming the gate electrode 106. Thereafter, a silicon oxide film 110 is formed on the gate electrode 106 by surface oxidation and CVD.

次に、ＳｉＣ基板１０１表面全体をレジストでカバーして（不図示）、ＳｉＣ基板１０１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。次いで、図７に示すように、ＳｉＣ基板１０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０７を形成する。その後、ソース領域１０４上に、リフトオフ法による蒸着によりＮｉ膜のソース電極１０８を選択的に形成する。最後に９５０℃で５分程度シンター処理し、ソース電極１０８とドレイン電極１０７のオーミック接触を良好なものにする。以上により、第１の実施形態のＤＩＭＯＳＦＥＴが完成する。   Next, the entire surface of the SiC substrate 101 is covered with a resist (not shown), and a thin oxide film existing on the back surface of the SiC substrate 101 is etched with diluted hydrofluoric acid (HF) or buffered HF. Next, as shown in FIG. 7, a Ni film is deposited on the back surface of the SiC substrate 101 to a thickness of about 1 μm to form the drain electrode 107. Thereafter, a Ni film source electrode 108 is selectively formed on the source region 104 by vapor deposition by a lift-off method. Finally, sintering is performed at 950 ° C. for about 5 minutes to improve the ohmic contact between the source electrode 108 and the drain electrode 107. Thus, the DIMOSFET of the first embodiment is completed.

以上のように製造したＤＩＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。具体的には、図９に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良品が発生する。それに対し、本発明の質量数の軽い窒素で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍのみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。   In the DIMOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film, thereby the source region accompanying high-temperature processing at around 1600 ° C. The upper surface roughness is suppressed, and a flat and dense gate insulating film can be realized on the region, and the reliability of the gate insulating film can be greatly improved. Specifically, as shown in FIG. 9, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a high mass number, the histogram of the gate withstand voltage is distributed from 0 to 3 MV / cm due to the influence of implantation damage. Defective product is generated. On the other hand, in the case of being formed of nitrogen having a light mass number according to the present invention, the implantation damage is greatly reduced and the occurrence of the defective product is suppressed. As a result, the histogram of the gate breakdown voltage is only 8 to 11 MV / cm. It becomes possible to obtain a very excellent gate insulating film reliability.

次に、第１の実施形態の変形例について述べる。図１０は、第１の変形例で、ｐ型ベース領域１０３のゲート絶縁膜１０５に接するベースサブエリア１０３Ａは、硼素（Ｂ）をイオン注入して形成したものである。ベース領域１０３のうちサブエリア１０３Ｂ，１０３Ｃには、前述のようにＡｌがイオン注入されるが、サブエリア１０３ＡにＡｌよりも質量数の小さいＢを注入することにより、ベース領域１０３とゲート絶縁膜１０５の界面の表面荒れも少なくすることができる。ソース領域１０４は、第１の実施形態と全く同じであるから、第１の実施形態の効果に加えて、ベース領域の表面荒れを少なくする効果を奏することができる。また、サブエリア１０３Ａ（Ｂ）の濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。   Next, a modification of the first embodiment will be described. FIG. 10 shows a first modification in which the base subarea 103A in contact with the gate insulating film 105 in the p-type base region 103 is formed by ion implantation of boron (B). Al is ion-implanted into the sub-areas 103B and 103C in the base region 103 as described above. By injecting B with a mass number smaller than Al into the sub-area 103A, the base region 103 and the gate insulating film are formed. The surface roughness of the interface 105 can also be reduced. Since the source region 104 is exactly the same as that of the first embodiment, the effect of reducing the surface roughness of the base region can be obtained in addition to the effect of the first embodiment. Further, by adjusting the concentration of the sub-area 103A (B), the gate threshold voltage of the MOSFET can be set to a predetermined value.

図１１は、第１の実施形態の第２の変形例を示し、Ｐ型ベース領域１０３の底部のサブエリア１０３ＤはＢのイオン注入で形成したものである。ＢはＡｌよりも原子半径が小さく、イオン注入によって導入して高温アニールをした後の残留欠陥がＡｌよりも小さくなる。このため、主接合を形成する部分にＢを使用した本変形例の場合は、リーク電流をより少なくすることができる。また、Ｂは高温アニールした際にＳｉＣ中で拡散するため、主接合近傍の不純物濃度がイオン注入した領域よりも低くなる。そのため、ｐ型ベース領域１０３内部にも空乏層が入り込んで、主接合端部の電界強度が低減され高い耐圧を保持することが可能となる。一方、不純物準位がＢよりも浅く充放電時定数の小さなＡｌでサブエリア１０３Ｂを形成することにより、素子に急激に逆方向電圧が印加された際にｐ型ベース領域１０３内に空乏層が大きく広がってしまうダイナミックパンチスルー現象を抑制することが可能となり、素子の予期せぬターンオンを回避することができる。また、ベース領域１０３の右端部分にＢで形成したサブエリアを追加すれば、主接合すべての領域で残留欠陥を少なくすることができ、リーク電流をさらに少なくすることができる。   FIG. 11 shows a second modification of the first embodiment, in which the sub-area 103D at the bottom of the P-type base region 103 is formed by B ion implantation. B has an atomic radius smaller than that of Al, and residual defects after introduction by ion implantation and high-temperature annealing are smaller than those of Al. For this reason, in the case of this modification using B in the portion where the main junction is formed, the leakage current can be further reduced. Further, since B diffuses in SiC when annealed at a high temperature, the impurity concentration in the vicinity of the main junction is lower than that in the ion-implanted region. As a result, a depletion layer also enters the p-type base region 103 to reduce the electric field strength at the main junction end and maintain a high breakdown voltage. On the other hand, by forming the subarea 103B with Al having an impurity level shallower than B and a small charge / discharge time constant, a depletion layer is formed in the p-type base region 103 when a reverse voltage is suddenly applied to the device. The dynamic punch-through phenomenon that spreads greatly can be suppressed, and the unexpected turn-on of the element can be avoided. Further, if a sub-area formed of B is added to the right end portion of the base region 103, residual defects can be reduced in all regions of the main junction, and leakage current can be further reduced.

図１２は、第１の実施形態の第３の変形例を示し、ゲート電極１０６下で、ｐ型ベース領域１０３に並列する部分を低濃度ＳｉＣ層１０２よりもｎ型不純物濃度が高いｎ型の第３の炭化珪素領域１２０としたものである。図１２の構成の場合、低濃度ＳｉＣ層１０２の上に、第３の炭化珪素領域１２０となるｎ型層をエピタキシャル成長、若しくは窒素（Ｎ）をイオン注入して形成する。その後、ｐ型ベース領域１０３、ソース領域１０４を第１の実施形態あるいはその変形例と同様にして形成する。第３の炭化珪素領域１２０をイオン注入で形成する場合でも、ｎ型不純物としては質量数の軽いＮを用いることにより、イオン注入および高温アニールを終了した時点で表面荒れが抑制され、第３の炭化珪素領域１２０上には平坦で緻密なゲート絶縁膜１０５を成膜することができる。   FIG. 12 shows a third modification of the first embodiment. The portion parallel to the p-type base region 103 under the gate electrode 106 is an n-type impurity having a higher n-type impurity concentration than the low-concentration SiC layer 102. The third silicon carbide region 120 is used. In the case of the configuration of FIG. 12, an n-type layer to be the third silicon carbide region 120 is formed on the low-concentration SiC layer 102 by epitaxial growth or ion implantation of nitrogen (N). Thereafter, the p-type base region 103 and the source region 104 are formed in the same manner as in the first embodiment or its modification. Even when the third silicon carbide region 120 is formed by ion implantation, by using N having a low mass number as the n-type impurity, surface roughness is suppressed at the time when ion implantation and high-temperature annealing are finished, and the third A flat and dense gate insulating film 105 can be formed on silicon carbide region 120.

反転チャネル層が形成される領域１０３ＡにＢを使用すると、活性化アニールを行った際に、Ｂが横方向に拡散するため、チャネル長が長くなってオン抵抗が増加する。Ｂが拡散しようとする部分にｎ型の第３の炭化珪素領域１２０を形成しておくと、Ｂが横方向に拡散しても接合は横方向に移動しないので、チャネル長の増加を最小限に抑制することができる。また、ベース領域１０３の右側部分にＢで形成したサブエリアを追加した場合でも、横方向拡散が抑えられるので、ＪＦＥＴ抵抗が増加するのを防止することができる。   When B is used for the region 103A where the inversion channel layer is formed, when activation annealing is performed, B diffuses in the lateral direction, so that the channel length becomes long and the on-resistance increases. If the n-type third silicon carbide region 120 is formed in a portion where B is to diffuse, the junction does not move in the lateral direction even if B diffuses in the lateral direction, so that an increase in channel length is minimized. Can be suppressed. Further, even when a sub-area formed of B is added to the right portion of the base region 103, lateral diffusion can be suppressed, so that an increase in JFET resistance can be prevented.

また、実施形態では図面の簡略化のために、ゲート電極１０６を半分しか図示していないが、実際には図面の右側には対称的な部分が存在し、例えば図１０では低濃度ＳｉＣ層１０２の上部は、ｐ型ベース領域１０３に挟まれている。この隣接したｐ型ベース層１０３に挟まれた領域は、低濃度ｎ型層で形成され、微細化により幅も狭くなることから、伝導する電子に対して抵抗成分となる。第３の変形例では、この部分に比較的ｎ型不純物濃度が高いｎ型の第３の炭化珪素領域１２０を形成することにより、いわゆるＪＦＥＴ抵抗を低減している。第３の炭化珪素領域１２０のｎ型不純物濃度は、耐圧が低下しない範囲で選択される。   In the embodiment, only half of the gate electrode 106 is shown for simplification of the drawing, but actually, there is a symmetrical portion on the right side of the drawing. For example, in FIG. Is sandwiched between p-type base regions 103. The region sandwiched between the adjacent p-type base layers 103 is formed of a low-concentration n-type layer and becomes narrower due to miniaturization, and therefore becomes a resistance component for conducting electrons. In the third modification, so-called JFET resistance is reduced by forming an n-type third silicon carbide region 120 having a relatively high n-type impurity concentration in this portion. The n-type impurity concentration of third silicon carbide region 120 is selected within a range where the breakdown voltage does not decrease.

図１３は、第１の実施形態の第４の変形例の断面図である。第４の変形例が第３の変形例と異なる点は、第３の炭化珪素領域１２０がベース領域１０３の底面とＳｉＣ層１０２の間に介在していることである。この構造では、ソース領域１０４からベースサブ領域１０３Ａ表面に形成される反転層チャネルを通って第３の炭化領域１２０に注入された電子が、この介在部分を通ってベース領域１０３の下側まで広がるので、素子全体に電流が均一にながれ、低いオン抵抗を実現することができる。第３の炭化珪素領域１２０は第３の変形例と同様にして形成する。なお、図１３においても、ｐ型ベース領域１０３Ｄ（Ｂ）は、１０３Ｄ（Ａｌ）であっても良い。その場合には、ｐ型ベース領域１０３の下に形成された第３の炭化珪素領域１２０の部分が、Ｂの拡散を防止する働きをする。   FIG. 13 is a cross-sectional view of a fourth modification of the first embodiment. The fourth modification differs from the third modification in that third silicon carbide region 120 is interposed between the bottom surface of base region 103 and SiC layer 102. In this structure, electrons injected into the third carbonized region 120 from the source region 104 through the inversion layer channel formed on the surface of the base subregion 103A spread to the lower side of the base region 103 through this interposed portion. As a result, the current flows uniformly throughout the device, and a low on-resistance can be realized. Third silicon carbide region 120 is formed in the same manner as the third modification. In FIG. 13 as well, the p-type base region 103D (B) may be 103D (Al). In that case, the portion of third silicon carbide region 120 formed under p type base region 103 functions to prevent B diffusion.

図１４は、第１の実施形態の第５の変形例の断面図である。この構造では、ｐ型ベース領域１０３をエピタキシャル成長で形成することが特徴である。エピタキシャル層上に形成された反転層チャネルの抵抗はイオン注入層上よりも小さいことが知られており、この構造を使えばオン抵抗の非常に低いＭＯＳＦＥＴを実現することができる。この場合には、イオン注入による欠陥や表面荒れの発生がないので、図１２におけるベース領域１０３のうち、サブエリア１０３Ａおよび１０３ＤもＡｌで形成することができる。従って、ｐ型ベース領域１０３は、サブエリア１０３Ｂ（Ａｌエピ層）とサブエリア１０３Ｃ（Ａｌイオン注入層）とで形成される。   FIG. 14 is a cross-sectional view of a fifth modification of the first embodiment. This structure is characterized in that the p-type base region 103 is formed by epitaxial growth. It is known that the resistance of the inversion layer channel formed on the epitaxial layer is smaller than that on the ion implantation layer, and if this structure is used, a MOSFET having a very low on-resistance can be realized. In this case, since defects and surface roughness due to ion implantation do not occur, the sub-areas 103A and 103D in the base region 103 in FIG. 12 can also be formed of Al. Therefore, the p-type base region 103 is formed by the sub area 103B (Al epi layer) and the sub area 103C (Al ion implantation layer).

この第５の変形例のエピタキシャル成長を用いた製造方法について説明する。まず、図１５に示すように、ｎ型不純物として窒素を不純物濃度５×１０18ｃｍ-3〜１×１０19ｃｍ-3程度含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗のＳｉＣ基板１０１上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を不純物濃度５×１０15ｃｍ-3〜２×１０16ｃｍ-3程度、厚さ５〜１０μｍを有する高抵抗のＳｉＣ層１０２を形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。 A manufacturing method using epitaxial growth of the fifth modification will be described. First, as shown in FIG. 15, nitrogen is contained as an n-type impurity at an impurity concentration of about 5 × 10 18 cm −3 to 1 × 10 19 cm −3, has a thickness of 300 μm, and has a hexagonal crystal lattice. High resistance SiC having an impurity concentration of about 5 × 10 15 cm −3 to 2 × 10 16 cm −3 and a thickness of 5 to 10 μm on an SiC substrate 101 of resistance by an epitaxial growth method as an n-type impurity. Layer 102 is formed. However, although nitrogen (N) is used as the n-type impurity here, another impurity such as phosphorus (P) may be used. Nitrogen and phosphorus may be used at the same time.

次にＳｉＣ層１０２の表面にアルミニウム（Ａｌ）を添加して、ｐ型不純物を含んだベース領域１０３Ｂをエピタキシャル法で形成する。ベース領域１０３Ｂの成長の際にＡｌの添加量を時間的に変えても良い。その場合には、ベース領域１０３Ｂの抵抗、ＭＯＳＦＥＴのゲートしきい値電圧などを所定の値に設定することができる。   Next, aluminum (Al) is added to the surface of SiC layer 102, and base region 103B containing a p-type impurity is formed by an epitaxial method. When the base region 103B is grown, the amount of Al added may be changed with time. In that case, the resistance of the base region 103B, the gate threshold voltage of the MOSFET, and the like can be set to predetermined values.

次に、第２導電型層１０３Ｂ（Ａｌエピ層）の表面に第１のレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをマスクとして用い、窒素（Ｎ）イオンを注入して、ｎ型の第３のＳｉＣ領域１２０を形成する。ｐ型領域をｎ型領域に変換するので、Ｎ濃度はベース領域１０３Ｂ（Ａｌエピ層）の濃度よりも高くする。   Next, a first resist (not shown) is spin-coated on the surface of the second conductivity type layer 103B (Al epi layer), and the resist is patterned by a photolithography technique. Using the patterned resist as a mask, nitrogen (N) ions are implanted to form an n-type third SiC region 120. Since the p-type region is converted to the n-type region, the N concentration is set higher than that of the base region 103B (Al epi layer).

次に、第１の実施形態と同様にして、ベースサブエリア１０３Ｂ（Ａｌエピ層）内にイオン注入により選択的にソース領域１０４を形成する。ベースサブエリア１０３Ｂ（Ａｌエピ層）内で、後にソース電極１０８と接する表面部分１０３Ｃ（Ａｌイオン注入層）は、ソース電極１０８とのコンタクトを良好にするため、Ａｌ濃度を高めに形成される。   Next, as in the first embodiment, the source region 104 is selectively formed in the base subarea 103B (Al epi layer) by ion implantation. In the base sub-area 103B (Al epi layer), the surface portion 103C (Al ion implantation layer) that comes into contact with the source electrode 108 later is formed with a high Al concentration in order to make good contact with the source electrode 108.

次に、図１７に示すように、第３のＳｉＣ領域１２０、ベースサブエリア１０３Ｂ（Ａｌエピ層）及びソース領域１０４中の第１のソースサブ領域１０４Ａに跨る様に熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０５を選択的に形成する。このときゲート絶縁膜１０５と直接接する第１のソースサブ領域１０４Ａにはｎ型不純物として質量数の軽い窒素（Ｎ）が添加されており、これにより高温処理に伴うソース領域１０４上の表面荒れが抑制される。同様に、ベースサブエリア１０３Ｂ（Ａｌエピ層）は残留欠陥や表面荒れの発生しないエピタキシャル法によって形成されており、また、ＳｉＣ領域１２０もｎ型不純物として質量数の軽い窒素（Ｎ）のイオン注入で形成されており、高温処理に伴う表面荒れが抑制される。このため、第１のソースサブ領域１０４Ａ上、ベースサブエリア１０３Ｂ（Ａｌエピ層）、ＳｉＣ領域１２０上には平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜１０５の長期信頼性を大幅に向上させることが可能となるのである。   Next, as shown in FIG. 17, a thermal oxidation method, a CVD method, or the like extends over the third SiC region 120, the base subarea 103 </ b> B (Al epi layer), and the first source subregion 104 </ b> A in the source region 104. Thus, the gate insulating film 105 is selectively formed. At this time, light nitrogen (N) having a low mass number is added as an n-type impurity to the first source sub-region 104A that is in direct contact with the gate insulating film 105, which causes surface roughness on the source region 104 due to high-temperature treatment. It is suppressed. Similarly, the base sub-area 103B (Al epi layer) is formed by an epitaxial method in which residual defects and surface roughness do not occur, and the SiC region 120 is also ion-implanted with a light mass number nitrogen (N) as an n-type impurity. The surface roughness accompanying high-temperature treatment is suppressed. Therefore, a flat and dense gate insulating film 105 can be formed on the first source sub region 104A, the base sub area 103B (Al epi layer), and the SiC region 120. The reliability can be greatly improved.

そして図１８に示すように、ゲート絶縁膜１０５上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることでゲート電極１０６を形成する。その後ゲート電極１０６上に表面酸化およびＣＶＤ法によりシリコン酸化膜１１０を形成する。   Then, as shown in FIG. 18, a polysilicon layer is formed on the gate insulating film 105 by the CVD method, and the polysilicon layer is patterned by lithography and RIE method, thereby forming the gate electrode 106. Thereafter, a silicon oxide film 110 is formed on the gate electrode 106 by surface oxidation and CVD.

次に、第１の実施形態と同様にして、Ｎｉ膜によりドレイン電極１０７、ソース電極１０８を選択的に形成する。以上により、図１９に示す第１の実施形態の第５の変形例のＤＩＭＯＳＦＥＴが完成する。   Next, similarly to the first embodiment, the drain electrode 107 and the source electrode 108 are selectively formed of Ni film. Thus, the DIMOSFET of the fifth modification example of the first embodiment shown in FIG. 19 is completed.

なお、上で述べた第４の変形例はＩＧＢＴにも適用することができる。ＩＧＢＴの場合には、図２０に示すように、ＳｉＣ基板１３０の導電型をｐ型にし、ｎ型層１３１を介して、ｎ−型ＳｉＣ層１０２をエピタキシャル成長させればよい。別の製造方法としては、ｎ−型ＳｉＣ基板１０２の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。 The fourth modification described above can also be applied to the IGBT. In the case of IGBT, as shown in FIG. 20, the conductivity type of SiC substrate 130 may be p-type, and n − -type SiC layer 102 may be epitaxially grown via n-type layer 131. As another manufacturing method, an n-type impurity and a p-type impurity may be sequentially ion-implanted from the back surface of the n − -type SiC substrate 102.

ＩＧＢＴの場合、図２０のように、第３の炭化珪素領域１２０をｐ型ベース領域１０３の下に介在させると格別な効果を奏することができる。即ち、ＩＧＢＴの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層１０２からｐ型ベース領域１０３、高濃度ｐ型コンタクトサブエリア１０３Ｃを通過して、エミッタ電極１０８に排出される。ｎ型領域１２０があると、ドリフト層１０２に有る正孔がｐ型ベース領域１０３に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト領域１０２上部に正孔が蓄積させるようになる。これにより、ＩＧＢＴのオン電圧を低減することができる。   In the case of an IGBT, when the third silicon carbide region 120 is interposed under the p-type base region 103 as shown in FIG. That is, in the case of IGBT, holes contribute to conduction in addition to electrons. Holes are discharged from the drift layer 102 to the emitter electrode 108 through the p-type base region 103 and the high-concentration p-type contact subarea 103C. When the n-type region 120 is present, an energy barrier is felt when holes in the drift layer 102 enter the p-type base region 103. Therefore, the discharge amount of holes to the emitter electrode is reduced, and holes are accumulated on the drift region 102. Thereby, the on-voltage of the IGBT can be reduced.

（第２の実施形態）
図２１は、本発明の第２の実施形態に係わるＵＭＯＳＦＥＴの構成を示す断面図である。図２１において、不純物濃度５×１０19ｃｍ-3程度のｎ型不純物を含む厚さ３００μｍ程度の六方晶のＳｉＣ基板２０１上にｎ型不純物濃度５×１０15ｃｍ-3程度を含み、厚さが１０μｍ程度であるＳｉＣ層２０２が形成されている。ＳｉＣ層２０２の表面にはｐ型不純物濃度が１×１０17ｃｍ-3〜５×１０17ｃｍ-3程度であり、厚さが２μｍ程度であるチャネル領域（第１の炭化珪素領域）２０３（２０３Ｂ，２０３Ｃ等の総称）が形成されている。 (Second Embodiment)
FIG. 21 is a cross-sectional view showing the configuration of the UMOSFET according to the second embodiment of the present invention. In FIG. 21, an n-type impurity concentration of about 5 × 10 15 cm −3 is included on a hexagonal SiC substrate 201 having a thickness of about 300 μm and an n-type impurity of about 5 × 10 19 cm −3. A SiC layer 202 having a thickness of about 10 μm is formed. On the surface of SiC layer 202, a channel region (first silicon carbide region) 203 having a p-type impurity concentration of about 1 × 10 17 cm −3 to 5 × 10 17 cm −3 and a thickness of about 2 μm ( 203B, 203C, etc.).

そしてこのチャネル領域２０３Ｂ上には、ｎ型のソース領域２０４が形成されている。より詳細には、ｎ型不純物として窒素が１×１０18ｃｍ-3〜１×１０20ｃｍ-3含まれた第１のソースサブ領域２０４Ａが選択的に形成され、この第１のソースサブ領域２０４Ａの外側にはｎ型不純物として燐が１×１０20ｃｍ-3程度含まれた第２のソースサブ領域２０４Ｂが形成されている。これら第１のソースサブ領域２０４Ａ、第２のソースサブ領域２０４Ｂの厚さは０．５μｍ程度である。 An n-type source region 204 is formed on the channel region 203B. More specifically, a first source sub-region 204A containing 1 × 10 18 cm −3 to 1 × 10 20 cm −3 of nitrogen as an n-type impurity is selectively formed, and this first source sub-region is formed. A second source sub-region 204B containing about 1 × 10 20 cm −3 of phosphorus as an n-type impurity is formed outside 204A. The thickness of the first source sub-region 204A and the second source sub-region 204B is about 0.5 μm.

第１のソースサブ領域２０４Ａ、チャネル領域２０３Ｂを貫き、ＳｉＣ層２０２に底部を有するように深さが３μｍ程度のトレンチ２０５が形成されている。このトレンチ２０５側壁、底面を覆うようにして、厚さ８０ｎｍ程度のゲート絶縁膜２０６が形成されている。ゲート絶縁膜２０６を介してトレンチ２０５を埋め込むように、ｎ型不純物を高濃度に含んだポリシリコンからなるゲート電極２０７が形成されている。   A trench 205 having a depth of about 3 μm is formed so as to penetrate the first source sub-region 204A and the channel region 203B and to have a bottom portion in the SiC layer 202. A gate insulating film 206 having a thickness of about 80 nm is formed so as to cover the sidewall and bottom surface of the trench 205. A gate electrode 207 made of polysilicon containing an n-type impurity at a high concentration is formed so as to fill the trench 205 via the gate insulating film 206.

第１のソースサブ領域２０４Ａ、第２のソースサブ領域２０４Ｂ、ベースサブエリア２０３Ｃ表面には、Ｎｉ等からなるソース電極２０８が、ＳｉＣ基板２０１裏面にはドレイン電極２０９がそれぞれ形成されている。   A source electrode 208 made of Ni or the like is formed on the surface of the first source sub-region 204A, the second source sub-region 204B, and the base sub-area 203C, and a drain electrode 209 is formed on the back surface of the SiC substrate 201.

以上、第２の実施形態の半導体装置によれば、第１の実施形態と同様、ゲート絶縁膜２０６と直接接する第１のソースサブ領域２０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域２０４Ａとゲート絶縁膜２０６の界面において、第１のソースサブ領域２０４Ａの表面が荒れるのを抑えることができ、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。   As described above, according to the semiconductor device of the second embodiment, as in the first embodiment, nitrogen (N) having a low mass number as an n-type impurity is present in the first source subregion 204A that is in direct contact with the gate insulating film 206. Since it is added, it is possible to suppress the surface of the first source sub-region 204A from being roughened at the interface between the first source sub-region 204A and the gate insulating film 206 due to high-temperature treatment at around 1600 ° C. As a result, a flat and dense gate insulating film can be realized, and the reliability of the gate insulating film can be greatly improved.

次に、上記半導体装置の製造方法について、図２２〜２５を用いて説明する。最初に図２２に示すように不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのｎ型低抵抗のＳｉＣ基板２０１上にエピタキシャル法により不純物濃度５×１０15ｃｍ-3、厚さ１０μｍのｎ型高抵抗のＳｉＣ層２０２と不純物濃度３×１０17ｃｍ-3、厚さ２μｍのｐ型のチャネル領域２０３を順次形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）を用いてもよい。またｐ型不純物としてはアルミニウム（Ａｌ）を用いたが、別の不純物、例えばホウ素（Ｂ）を用いてもよい。またそれぞれ両不純物を同時に用いてもよい。チャネル領域２０３は選択的イオン注入で形成することもできる。 Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 22, an n-type low resistance SiC substrate 201 having an impurity concentration of 1 × 10 19 cm −3 and a thickness of 300 μm is epitaxially deposited on an n-type low resistance SiC substrate 201 by an n-type having an impurity concentration of 5 × 10 15 cm −3 and a thickness of 10 μm. A high-resistance SiC layer 202 and a p-type channel region 203 having an impurity concentration of 3 × 10 17 cm −3 and a thickness of 2 μm are sequentially formed. However, although nitrogen (N) is used here as the n-type impurity, another impurity such as phosphorus (P) may be used. Further, although aluminum (Al) is used as the p-type impurity, another impurity such as boron (B) may be used. Moreover, you may use both impurities simultaneously, respectively. The channel region 203 can also be formed by selective ion implantation.

次に図２３に示すようにチャネル領域２０３の表面の一部に窒素（Ｎ）を加速エネルギー１０〜３００ｋｅＶ、総ドーズ３×１０15ｃｍ-2の条件で選択的に多段イオン注入する。次にこの領域に接する様に、チャネル領域２０３の表面に燐（Ｐ）を加速エネルギー１０〜４００ｋｅＶ、総ドーズ７×１０15ｃｍ-2の条件で選択的に多段イオン注入する。これにより、表面から深さ約０．５μｍの領域に不純物濃度１×１０20ｃｍ-3のｎ型低抵抗の第１のソースサブ領域２０４Ａ（Ｎ）及び第２のソースサブ領域２０４Ｂ（Ｐ）をそれぞれ形成する。次に、チャネル領域２０３の表面にＡｌを選択イオン注入し、高濃度のベースサブエリア２０３Ｃを形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。 Next, as shown in FIG. 23, nitrogen (N) is selectively ion-implanted into a part of the surface of the channel region 203 under conditions of an acceleration energy of 10 to 300 keV and a total dose of 3 × 10 15 cm −2 . Next, phosphorous (P) is selectively implanted into the surface of the channel region 203 on the surface of the channel region 203 under conditions of an acceleration energy of 10 to 400 keV and a total dose of 7 × 10 15 cm −2 so as to be in contact with this region. As a result, the first source sub-region 204A (N) and the second source sub-region 204B (P) having an impurity concentration of 1 × 10 20 cm −3 and having an impurity concentration of 1 × 10 20 cm −3 are formed in a region approximately 0.5 μm deep from the surface. Respectively. Next, Al is selectively ion-implanted into the surface of the channel region 203 to form a high-concentration base subarea 203C. Thereafter, the implanted impurities are activated by heat treatment at about 1600 ° C.

次に図２４に示すように、ＲＩＥ等の異方性エッチング及びこれに続く化学的ドライエッチング（ＣＤＥ）等によるトレンチ内の平滑化処理により第１のソースサブ領域２０４Ａを貫通して底部がＳｉＣ層２０２に達するトレンチ２０５を形成する。次に基板表面に熱酸化法あるいはＣＶＤ法により酸化膜２０６を形成し、トレンチ２０５内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極２０７を形成する。その後ＲＩＥ等によりトレンチ２０５内にのみポリシリコンを残し、第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ上に残存したポリシリコンを除去する。次に、ゲート電極２０７の表面を酸化してゲート電極２０７表面を酸化膜で被覆する。   Next, as shown in FIG. 24, the bottom portion penetrates through the first source sub-region 204 </ b> A by the smoothing process in the trench by anisotropic etching such as RIE and subsequent chemical dry etching (CDE). A trench 205 reaching the layer 202 is formed. Next, an oxide film 206 is formed on the substrate surface by a thermal oxidation method or a CVD method, and polysilicon to which phosphorus is added at a high concentration is buried in the trench 205 to form a gate electrode 207. Thereafter, polysilicon is left only in the trench 205 by RIE or the like, and the polysilicon remaining on the first source subregion 204A (N), the second source subregion 204B (P), and the base subarea 203C is removed. Next, the surface of the gate electrode 207 is oxidized to cover the surface of the gate electrode 207 with an oxide film.

次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりＮｉで第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、チャネル領域の第３のサブエリア２０３Ｃ（Ａｌ）及び酸化膜に覆われたゲート電極２０７表面にソース電極２０８を、ＳｉＣ基板２０１裏面にドレイン電極２０９を形成する。最後に、例えば９５０℃で５分程度シンター処理し、ソース電極２０８とドレイン電極２０９のオーミック接触を良好なものにする。以上により、図２５に示したトレンチゲート型のＵＭＯＳＦＥＴが完成する。   Next, after the oxide film in the region in contact with the electrode is removed by etching, the first source subregion 204A (N), the second source subregion 204B (P), and the channel region first are made of Ni by vapor deposition by a lift-off method. The source electrode 208 is formed on the surface of the gate electrode 207 covered with the three sub-areas 203C (Al) and the oxide film, and the drain electrode 209 is formed on the back surface of the SiC substrate 201. Finally, for example, sintering is performed at 950 ° C. for about 5 minutes to improve the ohmic contact between the source electrode 208 and the drain electrode 209. Thus, the trench gate type UMOSFET shown in FIG. 25 is completed.

以上のように製造したＵＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域表面上の荒れが抑制され前記領域表面上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。   In the UMOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film, and thereby the source region accompanying high-temperature processing at around 1600 ° C. The roughness on the surface is suppressed, and a flat and dense gate insulating film can be realized on the surface of the region, and the reliability of the gate insulating film can be greatly improved.

具体的には、第１の実施形態と同様、図９に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する。それに対し、本実施形態の質量数の軽い窒素で形成されている場合には、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが８〜１１ＭＶ/ｃｍに分布する結果となり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。   Specifically, as in the first embodiment, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a large mass number, as shown in FIG. Is distributed between 0 and 3 MV / cm. On the other hand, in the case of being formed of nitrogen with a light mass number according to the present embodiment, the implantation damage is greatly reduced, and the histogram of the gate withstand voltage is distributed to 8 to 11 MV / cm, which is very excellent. The reliability of the gate insulating film can be obtained.

さらに、チャネル領域２０３をエピタキシャル法で形成した場合には、反転層チャネルの抵抗が小さくなり、オン抵抗の非常に低いＭＯＳＦＥＴを実現することができる。   Further, when the channel region 203 is formed by an epitaxial method, the resistance of the inversion layer channel is reduced, and a MOSFET having a very low on-resistance can be realized.

次に、第２の実施形態の変形例について述べる。図２６は、第１の変形例で、チャネル領域２０３の中央部にＡｌよりも質量数の小さいＢをイオン注入し、その後その上に形成される第１のソースサブ領域２０４Ａをも通じてトレンチ２０５を形成する。トレンチ２０５に露出するチャネル領域は２０３Ａ（Ｂ）となるので、その表面は荒れの小さいものとなり、その後形成されるゲート絶縁膜２０６と、良好な界面を形成する。この変形例は、第１の実施形態の変形例と同様の効果が得られ、特にチャネル領域２０３を選択的イオン注入で形成した場合に大きな効果が得られる。また、サブエリア２０３Ａ（Ｂ）の濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。   Next, a modification of the second embodiment will be described. FIG. 26 shows a first modification in which B having a mass number smaller than that of Al is ion-implanted into the central portion of the channel region 203, and the trench is also formed through the first source subregion 204A formed thereon. 205 is formed. Since the channel region exposed to the trench 205 is 203A (B), the surface thereof is less rough, and a good interface is formed with the gate insulating film 206 formed thereafter. This modification can obtain the same effect as that of the modification of the first embodiment. In particular, a great effect can be obtained when the channel region 203 is formed by selective ion implantation. Further, the gate threshold voltage of the MOSFET can be set to a predetermined value by adjusting the concentration of the sub-area 203A (B).

図２７は、第２の実施形態の第２の変形例を示す断面図である。第２の変形例は、ＳｉＣ層２０２とチャネル層の第２のサブエリア２０３Ｂ（Ａｌ）の間にＢを添加した第４のサブエリア２０３Ｄ（Ｂ）を介在させたものである。この変形例は、第１の実施形態の第２の変形例と同様の効果が得られ、特に、チャネル領域２０３を選択的イオン注入で形成した場合に大きな効果が得られる。   FIG. 27 is a cross-sectional view showing a second modification of the second embodiment. In the second modification, a fourth sub-area 203D (B) in which B is added is interposed between the SiC layer 202 and the second sub-area 203B (Al) of the channel layer. This modification can obtain the same effect as that of the second modification of the first embodiment. In particular, a great effect can be obtained when the channel region 203 is formed by selective ion implantation.

図２８は、第２の実施形態の第３の変形例を示す断面図である。第３の変形例は、第２の変形例に加え、ＳｉＣ層２０２とチャネル層２０３Ａ（Ｂ）、２０３Ｄ（Ｂ）の間にｎ型の第３の炭化珪素領域２２０を介在させたものである。この第３の炭化珪素領域は、反転層チャネルが形成されるベースサブエリア２０３Ａ（Ｂ）に使用されるＢが、活性化アニールで下方向に拡散してチャネル長が増加するのを抑制する。   FIG. 28 is a cross-sectional view illustrating a third modification of the second embodiment. In the third modification, an n-type third silicon carbide region 220 is interposed between SiC layer 202 and channel layers 203A (B) and 203D (B) in addition to the second modification. . This third silicon carbide region suppresses B from being used in base subarea 203A (B) where the inversion layer channel is formed from diffusing downward by activation annealing to increase the channel length.

また、トレンチ型ＭＯＳＦＥＴの場合、電子はソース領域２０４Ａからベース領域２０３Ａのゲート絶縁膜界面に形成された反転層を通り、ドリフト層２０２に真っ直ぐ伝導していく。この場合、ドリフト層２０２は、隣接したトレンチ型ゲート電極２０７の間隔が広い場合でも、反転層を通過してｎ型領域２２０を通って横方向に伝導し、ドリフト層２０２に均一に電子が流れることによって、オン抵抗を低減する役割を果たす。第２の実施形態でチャネル領域２０３をエピタキシャル法で形成した場合には、第２の実施形態にチャネル層２０３Ａ（Ｂ）、２０３Ｄ（Ｂ）なしに、第３の炭化珪素領域２２０を介在させるだけで同様の効果が得られる。その場合にも、サブエリア２０３Ａ（Ｂ）を追加して、その濃度を調整することにより、ＭＯＳＦＥＴのゲートしきい値電圧を所定の値に設定することができる。   In the case of a trench MOSFET, electrons pass through an inversion layer formed at the gate insulating film interface between the source region 204A and the base region 203A, and are conducted straight to the drift layer 202. In this case, the drift layer 202 conducts laterally through the n-type region 220 through the inversion layer even when the interval between the adjacent trench gate electrodes 207 is wide, and electrons flow uniformly in the drift layer 202. Therefore, it plays a role of reducing the on-resistance. When the channel region 203 is formed by the epitaxial method in the second embodiment, the third silicon carbide region 220 is merely interposed without the channel layers 203A (B) and 203D (B) in the second embodiment. A similar effect can be obtained. Even in this case, the gate threshold voltage of the MOSFET can be set to a predetermined value by adding the sub-area 203A (B) and adjusting its concentration.

次に、第３の変形例の製造方法について、図２９〜３２を用いて説明する。チャネル領域２０３、ソース領域２０４はすべて選択的イオン注入により形成することができるが、ここではエピタキシャル成長と組み合わせた製造方法について説明する。最初に図２９に示すように不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのｎ型低抵抗のＳｉＣ基板２０１上にエピタキシャル法によりｎ型高抵抗のＳｉＣ層２０２、ｎ型ＳｉＣ層２２０、Ｂを添加したチャネル層２０３Ｄ（Ｂ）、Ｎを添加したソース層２０４Ａ（Ｎ）を順次形成する。チャネル層２０３Ｄの成長の際に、Ｂの代わりにＡｌを添加しても良い。また、Ｐ型不純物の添加量を時間的に変えても良い。 Next, the manufacturing method of the 3rd modification is demonstrated using FIGS. The channel region 203 and the source region 204 can all be formed by selective ion implantation. Here, a manufacturing method combined with epitaxial growth will be described. First, as shown in FIG. 29, an n-type high-resistance SiC layer 202, an n-type SiC layer 220, an n-type low-resistance SiC substrate 201 having an impurity concentration of 1 × 10 19 cm −3 and a thickness of 300 μm are formed by an epitaxial method. A channel layer 203D (B) to which B is added and a source layer 204A (N) to which N is added are sequentially formed. Al may be added in place of B when the channel layer 203D is grown. Further, the addition amount of the P-type impurity may be changed with time.

次に図３０に示すように、ＢおよびＡｌの選択的多段注入により、チャネル領域２０３Ｄ（Ｂ）中に領域２０３Ａ（Ｂ）、２０３Ｂ（Ａｌ）を形成する。さらに、ソース層２０４Ａ（Ｎ）中に選択的にＰ，及びＡｌをイオン注入し、領域２０４Ｂ（Ｐ），２０３Ｃ（Ａｌ）を形成する。その後、１６００℃程度の熱処理により注入した不純物を活性化する。   Next, as shown in FIG. 30, regions 203A (B) and 203B (Al) are formed in the channel region 203D (B) by selective multistage implantation of B and Al. Further, ions of P and Al are selectively implanted into the source layer 204A (N) to form regions 204B (P) and 203C (Al). Thereafter, the implanted impurities are activated by heat treatment at about 1600 ° C.

次に図３１に示すように、ＲＩＥ等の異方性エッチング及びこれに続くchemical dry etching（ＣＤＥ）等によるトレンチ内の平滑化処理により第１のソースサブ領域２０４Ａを貫通して底部がＳｉＣ層２０２に達するトレンチ２０５を形成する。次に基板表面に熱酸化法あるいはＣＶＤ法により酸化膜２０６を形成し、トレンチ２０５内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極２０７を形成する。その後ＲＩＥ等によりトレンチ２０５内にのみポリシリコンを残し第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ上に残存したポリシリコンを除去する。次に、ゲート電極２０７の表面を酸化してゲート電極２０７表面を酸化膜で被覆する。   Next, as shown in FIG. 31, the bottom portion penetrates the first source sub-region 204 </ b> A by the smoothing process in the trench by anisotropic etching such as RIE and subsequent chemical dry etching (CDE), and the bottom is the SiC layer. A trench 205 reaching 202 is formed. Next, an oxide film 206 is formed on the substrate surface by a thermal oxidation method or a CVD method, and polysilicon to which phosphorus is added at a high concentration is buried in the trench 205 to form a gate electrode 207. Thereafter, polysilicon is left only in the trench 205 by RIE or the like, and the polysilicon remaining on the first source subregion 204A (N), the second source subregion 204B (P), and the base subarea 203C is removed. Next, the surface of the gate electrode 207 is oxidized to cover the surface of the gate electrode 207 with an oxide film.

次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりＮｉで第１のソースサブ領域２０４Ａ（Ｎ）、第２のソースサブ領域２０４Ｂ（Ｐ）、ベースサブエリア２０３Ｃ（Ａｌ）、及び酸化膜に覆われたゲート電極２０７表面にソース電極２０８を、ＳｉＣ基板２０１裏面にドレイン電極２０９を形成する。最後に、例えば９５０℃で５分程度シンター処理し、ソース電極２０８とドレイン電極２０９のオーミック接触を良好なものにする。以上により、図．３２に示したトレンチゲート型のＵＭＯＳＦＥＴが完成する。   Next, after the oxide film in the region in contact with the electrode is removed by etching, the first source sub-region 204A (N), the second source sub-region 204B (P), and the base sub-area 203C are made of Ni by vapor deposition by a lift-off method. A source electrode 208 is formed on the surface of the gate electrode 207 covered with (Al) and an oxide film, and a drain electrode 209 is formed on the back surface of the SiC substrate 201. Finally, for example, sintering is performed at 950 ° C. for about 5 minutes to improve the ohmic contact between the source electrode 208 and the drain electrode 209. By the above, figure. The trench gate type UMOSFET shown in FIG. 32 is completed.

図３３は、第２の実施形態の第４の変形例の断面図で、ＩＧＢＴに適用した例である。ＩＧＢＴの場合には、図２８においてＳｉＣ基板１３０の導電型をｐ型にし、ｎ型層２３１を介して、ｎ−型ＳｉＣ層２０２をエピタキシャル成長させればよい。別の製造方法としては、ｐ型ＳｉＣ基板２３０の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。 FIG. 33 is a cross-sectional view of a fourth modification of the second embodiment, which is an example applied to an IGBT. In the case of IGBT, the conductivity type of the SiC substrate 130 in FIG. 28 may be made p-type, and the n − -type SiC layer 202 may be epitaxially grown through the n-type layer 231. As another manufacturing method, n-type impurities and p-type impurities can be sequentially ion-implanted from the back surface of the p-type SiC substrate 230.

トレンチ型ＩＧＢＴの場合にも、図３３のように、第３の炭化珪素領域２２０をチャネル領域２０３の下に介在させると格別な効果を奏することができる。即ち、ＩＧＢＴの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層２０２からチャネル領域２０３、高濃度ｐ型コンタクト層２０３Ｃを通過して、エミッタ電極２０８に排出される。ｎ型領域２２０があると、ドリフト層２０２に有る正孔がチャネル領域２０３に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト層２０２上部に正孔が蓄積させるようになる。これにより、ＩＧＢＴのオン電圧を低減することができる。   Also in the case of the trench type IGBT, a special effect can be obtained when the third silicon carbide region 220 is interposed under the channel region 203 as shown in FIG. That is, in the case of IGBT, holes contribute to conduction in addition to electrons. Holes are discharged from the drift layer 202 to the emitter electrode 208 through the channel region 203 and the high-concentration p-type contact layer 203C. When the n-type region 220 is present, an energy barrier is felt when holes in the drift layer 202 enter the channel region 203. Therefore, the discharge amount of holes to the emitter electrode is reduced, and holes are accumulated on the drift layer 202. Thereby, the on-voltage of the IGBT can be reduced.

（第３の実施形態）
図３４は、本発明の第３の実施形態に係わる横型ＭＯＳＦＥＴの構成を示す断面図である。基本的には、第１の実施形態のＤＩＭＯＳＦＥＴを横型にしたものと考えてよい。図３４において、窒素が添加されたｎ型炭化珪素基板３０９（Ｎ）の左上には、第１の実施形態と同様に、ｐ型べース領域（第１の炭化珪素領域）３０３とその中に形成された第２の炭化珪素領域３０４が選択的に形成されている。このｐ型ベース領域３０３に隣接して、炭化珪素基板３０９上には、窒素が添加された低濃度の第３の炭化珪素領域３０２（Ｎ）が形成されている。 (Third embodiment)
FIG. 34 is a cross-sectional view showing a configuration of a lateral MOSFET according to the third embodiment of the present invention. Basically, it may be considered that the DIMOSFET of the first embodiment is a horizontal type. In FIG. 34, in the upper left of the n-type silicon carbide substrate 309 (N) to which nitrogen is added, as in the first embodiment, a p-type base region (first silicon carbide region) 303 and its inside The second silicon carbide region 304 formed in the step is selectively formed. Adjacent to the p-type base region 303, a low-concentration third silicon carbide region 302 (N) to which nitrogen is added is formed on the silicon carbide substrate 309.

上記のように、ｐ型ベース領域３０３の表面には、第１の実施形態と同様にして、ｎ型ソース領域３０４が形成されている。ｎ型ソース領域３０４は、第１のソースサブ領域３０４Ａ（Ｎ），第２のソースサブ領域３０４Ｃ（Ｐ），第３のソースサブ領域３０４Ｂ（Ｐ）を含んでいる。第２のソースサブ領域３０４Ｃ（Ｐ）は、第１の実施形態同様、不純物濃度１×１０18ｃｍ-3〜１×１０20ｃｍ-3の範囲のＰを含んでいる。さらに、第２のソースサブ領域３０４Ｃと高濃度なベースサブエリア３０３Ｃ（Ａｌ）上には、ソース電極（第１の電極）３０８が形成されている。 As described above, the n-type source region 304 is formed on the surface of the p-type base region 303 as in the first embodiment. The n-type source region 304 includes a first source sub-region 304A (N), a second source sub-region 304C (P), and a third source sub-region 304B (P). Similar to the first embodiment, the second source sub-region 304C (P) includes P in an impurity concentration range of 1 × 10 18 cm −3 to 1 × 10 20 cm −3 . Further, a source electrode (first electrode) 308 is formed on the second source sub-region 304C and the high-concentration base sub-area 303C (Al).

第３の炭化珪素領域３０２（Ｎ）の右上には、第１の炭化珪素領域（ｐ型ベース領域）３０３と離隔して、Ｐが添加されたｎ型ドレイン領域（第４の炭化珪素領域）３０１（Ｐ）が形成され、その上には、ドレイン電極（第２の電極）３０７が形成されている。   On the upper right of the third silicon carbide region 302 (N), an n-type drain region (fourth silicon carbide region) to which P is added apart from the first silicon carbide region (p-type base region) 303. 301 (P) is formed, and a drain electrode (second electrode) 307 is formed thereon.

ソースサブ領域３０４Ａ、ｐ型ベースサブエリア３０３Ｂ、第３の炭化珪素領域３０２の上面には、選択的にゲート絶縁膜３０５が形成され、この上にゲート電極３０６が形成されている。ゲート電極３０６の上面、側面は絶縁膜３１０で覆われ、第３の炭化珪素領域３０２及びドレイン領域３０１の上面は選択的に絶縁膜３１１で覆われている。   A gate insulating film 305 is selectively formed on the upper surfaces of the source sub-region 304A, the p-type base sub-area 303B, and the third silicon carbide region 302, and a gate electrode 306 is formed thereon. The upper surface and side surfaces of the gate electrode 306 are covered with an insulating film 310, and the upper surfaces of the third silicon carbide region 302 and the drain region 301 are selectively covered with an insulating film 311.

以上、第３の実施形態の半導体装置によれば、第１の実施形態と同様に、ゲート絶縁膜３０５と直接接する第１のソースサブ領域３０４Ａにｎ型不純物として質量数の軽い窒素（Ｎ）が添加されているため、１６００℃前後の高温処理に伴い、第１のソースサブ領域３０４Ａとゲート絶縁膜３０５の界面において第１のソースサブ領域３０４Ａの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス（Ｒｍｓ）１０ｎｍ以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。   As described above, according to the semiconductor device of the third embodiment, as in the first embodiment, nitrogen (N) having a low mass number as an n-type impurity in the first source sub-region 304A that is in direct contact with the gate insulating film 305. Therefore, the surface of the first source sub-region 304A can be prevented from being roughened at the interface between the first source sub-region 304A and the gate insulating film 305 due to the high temperature treatment at around 1600 ° C. The surface roughness is 10 nm or less in average roughness (Rms), and a flat and dense gate insulating film can be realized as a whole, and the reliability of the gate insulating film can be greatly improved.

次に、上記半導体装置の製造方法について、図３５〜３８を用いて説明する。まず、図３５に示すように、ｎ型不純物として窒素を含む低抵抗のＳｉＣ基板３０９上に、エピタキシャル成長法によりｐ型不純物としてアルミニウム（Ａｌ）を含むＳｉＣ層３０３Ｂ（Ａｌ）を形成する。   Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 35, an SiC layer 303B (Al) containing aluminum (Al) as a p-type impurity is formed by epitaxial growth on a low resistance SiC substrate 309 containing nitrogen as an n-type impurity.

次に、第１の実施形態と同様に、ＳｉＣ層３０３Ｂ（Ａｌ）層の左側をｐ型ベース領域３０３とし、右側に窒素をイオン注入してｎ型高抵抗の低濃度ＳｉＣ領域３０２を形成する。ｐ型ベース領域の上面には、第１の実施形態と同様に、ソース領域３０４（３０４Ａ，３０４Ｂ，３０４Ｃ）を形成する（図３６参照）。ｎ型高抵抗の低濃度ＳｉＣ領域３０２には、選択的に燐をイオン注入して、ドレイン領域３０１を形成する。   Next, as in the first embodiment, the left side of the SiC layer 303B (Al) layer is a p-type base region 303, and nitrogen is ion-implanted on the right side to form an n-type high-resistance low-concentration SiC region 302. . A source region 304 (304A, 304B, 304C) is formed on the upper surface of the p-type base region, as in the first embodiment (see FIG. 36). A drain region 301 is formed by selectively implanting phosphorus into the n-type high-resistance low-concentration SiC region 302.

次に、図３７に示すように、ソースサブ領域３０４Ａ、ｐ型ベース領域３０３、第３の炭化珪素領域３０２の上面に、ゲート絶縁膜３０５を形成し、第３の炭化珪素領域３０２の上面、ドレイン領域３０１の上面の一部に絶縁膜３１１を選択的に形成する。ゲート絶縁膜３０５の上にポリシリコンによるゲート電極３０６を形成し、露出面を酸化膜３１０により保護する。   Next, as shown in FIG. 37, a gate insulating film 305 is formed on the upper surfaces of the source sub-region 304A, the p-type base region 303, and the third silicon carbide region 302, and the upper surface of the third silicon carbide region 302, An insulating film 311 is selectively formed on part of the upper surface of the drain region 301. A gate electrode 306 made of polysilicon is formed on the gate insulating film 305, and the exposed surface is protected by the oxide film 310.

第２のソースサブ領域３０４Ｃと高濃度なベースサブエリア３０３Ｃ（Ａｌ）上に、ソース電極３０８を形成し、ドレイン領域３０１（Ｐ）上には、ドレイン電極３０７を形成すると、図３８に示す横型ＭＯＳＦＥＴが完成する。   When the source electrode 308 is formed over the second source sub-region 304C and the high-concentration base sub-area 303C (Al) and the drain electrode 307 is formed over the drain region 301 (P), the lateral type shown in FIG. The MOSFET is completed.

以上のように製造した横型ＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物として質量数の軽い窒素が添加されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。第３の実施形態においても、第１の実施形態の各種の変形例を、適宜組み合わせることが可能である。   In the lateral MOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film. Surface roughness on the region is suppressed, a flat and dense gate insulating film can be realized on the region, and the reliability of the gate insulating film can be greatly improved. Also in the third embodiment, various modifications of the first embodiment can be combined as appropriate.

本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   The present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

本発明の第１の実施例に係る半導体装置（ＤＩＭＯＳＦＥＴ）の断面図Sectional drawing of the semiconductor device (DIMOSFET) based on 1st Example of this invention 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 第１の実施例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 1st Example. 図１のＡ−Ａ線に沿った断面におけるＮ型不純物濃度分布を示す図The figure which shows N type impurity concentration distribution in the cross section along the AA of FIG. 一般的なＤＩＭＯＳＦＥＴのゲート絶縁耐圧のヒストグラムを示す図A diagram showing a histogram of gate dielectric breakdown voltage of a general DIMOSFET 第１の実施形態の第１の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 1st modification of 1st Embodiment. 第１の実施形態の第２の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 2nd modification of 1st Embodiment. 第１の実施形態の第３の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 3rd modification of 1st Embodiment. 第１の実施形態の第４の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 4th modification of 1st Embodiment. 第１の実施形態の第５の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 5th modification of 1st Embodiment. 第５の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 5th modification. 第５の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 5th modification. 第５の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 5th modification. 第５の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 5th modification. 第５の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 5th modification. 第１の実施形態の第６の変形例に係る半導体装置（ＩＧＢＴ）の断面図Sectional drawing of the semiconductor device (IGBT) which concerns on the 6th modification of 1st Embodiment. 本発明の第２の実施形態に係る半導体装置（ＵＭＯＳＦＥＴ）の断面図Sectional drawing of the semiconductor device (UMOSFET) based on the 2nd Embodiment of this invention. 第２の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment. 第２の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment. 第２の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment. 第２の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment. 第２の実施形態の第１の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 1st modification of 2nd Embodiment. 第２の実施形態の第２の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 2nd modification of 2nd Embodiment. 第２の実施形態の第３の変形例に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 3rd modification of 2nd Embodiment. 第３の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 3rd modification. 第３の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 3rd modification. 第３の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 3rd modification. 第３の変形例の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of a 3rd modification. 第２の実施形態の第４の変形例に係る半導体装置（Ｕ−ＩＧＢＴ）の断面図Sectional drawing of the semiconductor device (U-IGBT) which concerns on the 4th modification of 2nd Embodiment. 本発明の第３の実施形態に係る半導体装置の断面図Sectional drawing of the semiconductor device which concerns on the 3rd Embodiment of this invention. 第３の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 3rd Embodiment. 第３の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 3rd Embodiment. 第３の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 3rd Embodiment. 第３の実施形態の半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of the semiconductor device of 3rd Embodiment.

符号の説明Explanation of symbols

１０１、２０１、３０９ … ｎ型ＳｉＣ基板
１０２、２０２ … ｎ型ＳＩＣ層
１０３、２０３、３０３ … 第１のＳｉＣ領域（ベース領域）
１０４、２０４，３０４ … 第２のＳｉＣ領域（ソース領域）
１０５、２０６、３０５ … ゲート絶縁膜
１０６、２０７、３０６ … ゲート電極
１０７、２０９、３０７ … ドレイン電極
１０８、２０８、３０８ … ソース電極
１１０、３１０ … シリコン酸化膜
１２０、２２０ … 第３のＳｉＣ領域
１３１，２３１ … ｎ型層
２３０ … ｐ型ＳｉＣ基板 101, 201, 309 ... n-type SiC substrate 102, 202 ... n-type SIC layer 103, 203, 303 ... first SiC region (base region)
104, 204, 304 ... second SiC region (source region)
105, 206, 305 ... gate insulating film 106, 207, 306 ... gate electrode 107, 209, 307 ... drain electrode 108, 208, 308 ... source electrode 110, 310 ... silicon oxide film 120, 220 ... third SiC region 131 , 231 ... n-type layer 230 ... p-type SiC substrate

Claims (13)

第１と第２の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
前記炭化珪素基板の前記第２の主面に形成された第２の電極と
を具備し、
前記第２の炭化珪素領域は、前記第１のサブ領域の下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the surface of the silicon carbide layer;
A first sub-region provided on the surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the surface in contact with the first sub-region to which phosphorus is added A second silicon carbide region of the first conductivity type;
A gate insulating film provided across the silicon carbide layer, the first silicon carbide region, and the first sub-region of the second silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the second main surface of the silicon carbide substrate ,
The second silicon carbide region, wherein formed between the lower surface and the first silicon carbide region of the first sub-region, the semiconductor device characterized in that it have a third sub-region. 第１と第２の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域内の表面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
前記炭化珪素層、前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
前記炭化珪素基板の前記第２の主面に形成された第２の電極と
を具備し、
前記第１の炭化珪素領域（１０３）は、硼素が添加された表面側の第１のサブエリアと、前記第１のサブエリアの下部に設けられ、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the surface of the silicon carbide layer;
A first sub-region provided on the surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the surface in contact with the first sub-region to which phosphorus is added A second silicon carbide region of the first conductivity type;
A gate insulating film provided across the silicon carbide layer, the first silicon carbide region, and the first sub-region of the second silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the second main surface of the silicon carbide substrate;
Comprising
The first silicon carbide region (103) includes a first subarea on the surface side to which boron is added, and a second subarea to which aluminum is added and is provided below the first subarea. semi conductor arrangement characterized by comprising a. 前記第１の炭化珪素領域は、前記第２のサブエリアと前記炭化珪素層との間に、硼素が添加された第３のサブエリアをさらに具備することを特徴とする請求項２に記載する半導体装置。 Said first silicon carbide region, according to claim 2, characterized in that between the silicon carbide layer and the second sub-area further comprises a third sub-area of the boron is added Semiconductor device. 前記炭化珪素層と前記ゲート絶縁膜の間に、前記炭化珪素層より不純物濃度が高い第１導電型の第３の炭化珪素領域をさらに具備することを特徴とする請求項１ないし３の何れかに記載の半導体装置。 4. A third silicon carbide region of a first conductivity type having an impurity concentration higher than that of the silicon carbide layer is further provided between the silicon carbide layer and the gate insulating film . A semiconductor device according to 1. 第１と第２の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層、
前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、
炭化珪素基板の前記第２の主面に設けられた第２の電極と
を具備し、
前記第１の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第１のサブエリアと、第１のサブエリアに接する、アルミニウムが添加された第２のサブエリアとを具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the silicon carbide layer;
A first sub-region provided on the first silicon carbide region, to which nitrogen is added; and a second sub-region formed to be in contact with the first sub-region and to which phosphorus is added. A second silicon carbide region of the first conductivity type;
A gate insulating film provided in a trench that penetrates the first silicon carbide region from the first sub-region and reaches the silicon carbide layer;
A gate electrode provided inside the trench via the gate insulating film;
A first electrode provided on a second sub-region and the first silicon carbide region;
A second electrode provided on the second main surface of the silicon carbide substrate ,
The first silicon carbide region is provided so as to be exposed on the sidewall of the trench, and includes a first subarea to which boron is added and a second subarea to which aluminum is added that is in contact with the first subarea. A semiconductor device comprising: 第１と第２の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１の主面に設けられた第１導電型の炭化珪素層と、
前記炭化珪素層上に設けられた第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域上に設けられ、窒素を添加された第１のサブ領域と、前記第１のサブ領域に接するように形成され、燐を添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
前記第１のサブ領域から前記第１の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
第２のサブ領域及び前記第１の炭化珪素領域上に設けられた第１の電極と、
炭化珪素基板の前記第２の主面に設けられた第２の電極と
を具備し、
前記第１の炭化珪素領域は、前記第２のサブエリアと、前記炭化珪素層との間に、硼素が添加された第３のサブエリアをさらに具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the silicon carbide layer;
A first sub-region provided on the first silicon carbide region, to which nitrogen is added; and a second sub-region formed to be in contact with the first sub-region and to which phosphorus is added. A second silicon carbide region of the first conductivity type;
A gate insulating film provided in a trench that penetrates the first silicon carbide region from the first sub-region and reaches the silicon carbide layer;
A gate electrode provided inside the trench via the gate insulating film;
A first electrode provided on a second sub-region and the first silicon carbide region;
A second electrode provided on the second main surface of the silicon carbide substrate;
Comprising
It said first silicon carbide region, the second sub-area, wherein between the silicon carbide layer, boron semiconductors devices you characterized further by comprising a third sub-area of which has been added. 前記第１の炭化珪素領域と前記炭化珪素層との間に介在された、前記炭化珪素層より不純物濃度が高い第１導電型の第３の炭化珪素領域をさらに具備することを特徴とする請求項５あるいは６に記載の半導体装置。 The semiconductor device further comprises a first conductivity type third silicon carbide region having an impurity concentration higher than that of the silicon carbide layer interposed between the first silicon carbide region and the silicon carbide layer. Item 7. The semiconductor device according to Item 5 or 6. 前記炭化珪素基板は、第１導電型であることを特徴とする請求項１乃至７の何れかに記載の半導体装置。 Said silicon carbide substrate, a semiconductor device according to any one of claims 1 to 7, characterized in that the first conductivity type. 前記炭化珪素基板は、第２導電型であることを特徴とする請求項１乃至７の何れかに記載の半導体装置。 It said silicon carbide substrate, a semiconductor device according to any one of claims 1 to 7, characterized in that a second conductivity type. 炭化珪素基板と、
前記炭化珪素基板の上面に設けられた第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域内の上面に設けられ、窒素が添加された第１のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第２のサブ領域とを含む第１導電型の第２の炭化珪素領域と、
前記炭化珪素基板の前記上面に、前記第１の炭化珪素領域に隣接して設けられた第１導電型の第３の炭化珪素領域と、
前記第３の炭化珪素領域の上面に、前記第１の炭化珪素領域と離隔して設けられた、前記第３の炭化珪素領域り不純物濃度が高い第１導電型の第４の炭化珪素領域と、
前記第１の炭化珪素領域、及び前記第２の炭化珪素領域の前記第１のサブ領域、前記第３の炭化珪素領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の炭化珪素領域の前記第２のサブ領域及び前記第１の炭化珪素領域上に形成された第１の電極と、
前記第４の炭化珪素領域の上面に形成された第２の電極と、
を具備し、
前記第２の炭化珪素領域は、前記第１のサブ領域下面と前記第１の炭化珪素領域の間に形成された、第３のサブ領域を有することを特徴とする半導体装置。 A silicon carbide substrate;
A first conductivity type first silicon carbide region provided on an upper surface of the silicon carbide substrate;
A first sub-region provided on the upper surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the upper surface so as to be in contact therewith and to which phosphorus is added A second silicon carbide region of the first conductivity type;
A third silicon carbide region of a first conductivity type provided adjacent to the first silicon carbide region on the upper surface of the silicon carbide substrate;
A fourth silicon carbide region of a first conductivity type provided on the upper surface of the third silicon carbide region and spaced apart from the first silicon carbide region and having a higher impurity concentration than the third silicon carbide region; ,
A gate insulating film provided so as to straddle the first silicon carbide region, the first sub-region of the second silicon carbide region, and the third silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the upper surface of the fourth silicon carbide region;
Equipped with,
The second silicon carbide region, wherein formed between the first sub-area lower surface first silicon carbide region, and wherein a is closed the third sub-region. 前記第１のサブ領域の表面の荒れはＲＭＳ１０ｎｍ未満であることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。 11. The semiconductor device according to claim 1, wherein the roughness of the surface of the first sub-region is less than RMS 10 nm. 前記第１のサブ領域に添加されている前記窒素の不純物濃度は１×１０18ｃｍ-3〜１×１０20ｃｍ-3の範囲であることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。 To any one of claims 1 to 11, wherein the impurity concentration of the nitrogen that is added to the first sub-region is in the range of 1 × 10 18 cm -3 ~1 × 10 20 cm -3 The semiconductor device described. 前記第１の炭化珪素領域には、アルミニウムが添加されていることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。 Wherein the first silicon carbide region, the semiconductor device according to any one of claims 1 to 12, characterized in that aluminum is added.
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