JP4761914B2 - スタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターンおよび半導体集積回路 - Google Patents
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(1)双方のセル枠がコーナーで接する(例えば、図5のAの位置)。
(2)双方のセル枠が配置グリッドの横方向のピッチPhの2倍、もしくはそれ以上の幅にわたって接する(例えば、図5のBの位置)。
(3)双方のセル枠が配置グリッドの横方向のピッチPhにわたって接する(例えば、図5のCの位置)。
12,112 枠
16,18,116,118 活性領域パターン
20,120 ゲートパターン
40,140 PMOSトランジスタ
50,150 NMOSトランジスタ
22,122 第1の閾値調整パターン
24,124 第2の閾値調整パターン
32 違反解消パターン
60 スタンダードセルライブラリ
70,170 回路ブロック
H8,H9,H10,H12 高閾値セル
L6,L7,L8,L9,L13 低閾値セル
Gh,Gv 配置グリッド
Claims (22)
- 一定の高さと単位幅Wuの整数倍の幅とを有するセル枠内に複数層のパターンが配置され、該セル枠の上下左右の境界が互いに接するように配置して半導体集積回路を形成するための、複数種のスタンダードセルを含むスタンダードセルライブラリであって、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、該セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D4が、それぞれDi=Wu×ni/2(i=1,2,3,4、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Wu≧WminかつWu≧Sminであり、前記第1の複数種のスタンダードセル全体において、n1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であることを特徴とするスタンダードセルライブラリ。 - 一定の高さと単位幅Wuの整数倍の幅とを有するセル枠内に複数層のパターンが配置され、該セル枠の上下左右の境界が互いに接するように配置して半導体集積回路を形成するための、複数種のスタンダードセルを含むスタンダードセルライブラリであって、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、該セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D4が、それぞれDi=di+Wu×ni/2(i=1,2,3,4、−Wu/2<di<Wu/2、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Wu≧WminかつWu≧Sminであり、前記第1の複数種のスタンダードセル全体においてn1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であり、
d1,d2,d3,d4のそれぞれの値は前記第1の複数種のスタンダードセル全体において同一であり、Wu+(d1+d2)≧SminかつWu−(d1+d2)≧Wminであり、Wu+(d3+d4)≧SminかつWu−(d3+d4)≧Wminであり、さらに、n1=n2=0の場合にはd1+d2≦0であり、n3=n4=0の場合にはd3+d4≦0であることを特徴とするスタンダードセルライブラリ。 - d1=d2であり、かつ、d3=d4であることを特徴とする請求項2記載のスタンダードセルライブラリ。
- d1+d2=d3+d4であることを特徴とする請求項2または3に記載のスタンダードセルライブラリ。
- 前記第1の複数種のスタンダードセル全体においてn1,n2,n3,n4の全てが偶数であるか、もしくは、n1,n2,n3,n4の全てが奇数であることを特徴とする請求項1ないし4のいずれかに記載のスタンダードセルライブラリ。
- Wu<Wmin×2かつWu<Smin×2であることを特徴とする請求項1ないし5のいずれかに記載のスタンダードセルライブラリ。
- 共通の高さと単位幅Wuの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを含むスタンダードセルライブラリを用意し、前記複数種のスタンダードセルの少なくとも一部を選択し、配置グリッドに沿って、前記セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置して回路ブロックを形成する工程を含む半導体集積回路の設計方法であって、
前記配置グリッドの横方向のピッチがPhであり、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D4が、それぞれDi=Ph×ni/2(i=1,2,3,4、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Ph≧WminかつPh≧Sminであり、前記第1の複数種のスタンダードセル全体において、n1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であることを特徴とする半導体集積回路の設計方法。 - 共通の高さと単位幅Wuの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを含むスタンダードセルライブラリを用意し、前記複数種のスタンダードセルの少なくとも一部を選択し、配置グリッドに沿って、前記セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置して回路ブロックを形成する工程を含む半導体集積回路の設計方法であって、
前記配置グリッドの横方向のピッチがPhであり、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D4が、それぞれDi=di+Ph×ni/2(i=1,2,3,4、−Ph/2<di<Ph/2、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Ph≧WminかつPh≧Sminであり、前記第1の複数種のスタンダードセル全体において、n1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であり、
d1,d2,d3,d4のそれぞれの値は前記第1の複数種のスタンダードセル全体において同一であり、Ph+(d1+d2)≧SminかつPh−(d1+d2)≧Wminであり、Ph+(d3+d4)≧SminかつPh−(d3+d4)≧Wminであり、さらに、n1=n2=0の場合にはd1+d2≦0であり、n3=n4=0の場合にはd3+d4≦0であることを特徴とする半導体集積回路の設計方法。 - d1=d2であり、かつ、d3=d4であることを特徴とする請求項8記載の半導体集積回路の設計方法。
- d1+d2=d3+d4であることを特徴とする請求項8または9に記載の半導体集積回路の設計方法。
- 前記第1の複数種のスタンダードセル全体においてn1,n2,n3,n4の全てが偶数であるか、もしくは、n1,n2,n3,n4の全てが奇数であることを特徴とする請求項7ないし10のいずれかに記載の半導体集積回路の設計方法。
- 前記形成した回路ブロック内の前記第1および第2それぞれの閾値調整パターンについて、前記デザインルールに対する違反チェックを行う工程と、
前記違反チェックによって違反が検出された違反発生箇所に、予め用意された違反解消パターンを配置することによって、該違反の解消を行う工程とをさらに含むことを特徴とする請求項7ないし11のいずれかに記載の半導体集積回路の設計方法。 - Ph<Wmin×2かつPh<Smin×2であることを特徴とする請求項7ないし12のいずれかに記載の半導体集積回路の設計方法。
- Wu=Phであることを特徴とする請求項7ないし13のいずれかに記載の半導体集積回路の設計方法。
- 共通の高さと単位幅Wuの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを、配置グリッドに沿って、該セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置した回路ブロックを含む半導体集積回路のパターンであって、
前記配置グリッドの横方向のピッチがPhであり、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D4が、それぞれDi=Ph×ni/2(i=1,2,3,4、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Ph≧WminかつPh≧Sminであり、前記第1の複数種のスタンダードセル全体において、n1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であることを特徴とする半導体集積回路パターン。 - 共通の高さと単位幅Wuの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを、配置グリッドに沿って、該セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置した回路ブロックを含む半導体集積回路のパターンであって、
前記配置グリッドの横方向のピッチがPhであり、
前記複数種のスタンダードセルが、
前記セル枠内の上側に配置された第1導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第2導電形トランジスタを形成するためのパターンと、
前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第1導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第2導電形トランジスタの閾値を調整する不純物添加を行うための第2の閾値調整パターンとをそれぞれ有し、
前記第1の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D1、前記第1の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離D2、前記第2の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離D3、および、前記第2の閾値調整パターンの右側の境界と前記セル枠の右側との境界との間の距離D4が、それぞれDi=di+Ph×ni/2(i=1,2,3,4、−Ph/2<di<Ph/2、niは0以上の整数)である第1の複数種のスタンダードセルを含み、
前記半導体集積回路のデザインルールで定められた前記第1および第2の閾値調整パターンそれぞれの最小許容幅Wmin、および、前記第1および第2の閾値調整パターンそれぞれの相互間の最小許容スペースSminに対して、Ph≧WminかつPh≧Sminであり、前記第1の複数種のスタンダードセル全体において、n1とn2の両方が偶数または両方が奇数であり、かつ、n3とn4の両方が偶数または両方が奇数であり、
d1,d2,d3,d4のそれぞれの値は前記第1の複数種のスタンダードセル全体において同一であり、Ph+(d1+d2)≧SminかつPh−(d1+d2)≧Wminであり、Ph+(d3+d4)≧SminかつPh−(d3+d4)≧Wminであり、さらに、n1=n2=0の場合にはd1+d2≦0であり、n3=n4=0の場合にはd3+d4≦0であることを特徴とする半導体集積回路パターン。 - d1=d2であり、かつ、d3=d4であることを特徴とする請求項16記載の半導体集積回路パターン。
- d1+d2=d3+d4であることを特徴とする請求項16または17に記載の半導体集積回路パターン。
- 前記第1の複数種のスタンダードセル全体においてn1,n2,n3,n4の全てが偶数であるか、もしくは、n1,n2,n3,n4の全てが奇数であることを特徴とする請求項15ないし18のいずれかに記載の半導体集積回路パターン。
- 前記回路ブロック内に前記第1の複数種のスタンダードセルが配置されることによって配置された前記第1および第2それぞれの閾値調整パターンの、前記デザインルールに対する違反を起こした複数の違反発生箇所に同一の違反解消パターンが配置されて、該違反が解消されていることを特徴とする請求項15ないし19のいずれかに記載の半導体集積回路パターン。
- Ph<Wmin×2かつPh<Smin×2であることを特徴とする請求項15ないし20のいずれかに記載の半導体集積回路パターン。
- 前記請求項15ないし21のいずれかに記載の半導体集積回路パターンを半導体基板上に形成した半導体集積回路。
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