JP4755873B2 - Memory control system - Google Patents

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Description

本発明は、ＤＲＡＭ制御システムのように伝送路のインピーダンス制御が必要なメモリ制御システムに関する。   The present invention relates to a memory control system that requires impedance control of a transmission line, such as a DRAM control system.

従来、メモリが実装された状態で伝送路の制御あるいはインピーダンス制御は可能であった（例えば特許文献１参照）。
特開平９−１４６８２８号公報 Conventionally, transmission path control or impedance control was possible with a memory mounted (see, for example, Patent Document 1).
JP-A-9-146828

しかしながら、特許文献等の従来技術では、メモリを実装した状態の伝送路の制御あるいはインピーダンス制御の機能しかないため、実メモリがないと最適な調整ができなかった。
また基板の製造上、ロットやボード単体に起因する特性インピーダンスのばらつきを抑えるために、抜き取り検査や全数検査を実施することによる付加的な作業が発生する。
本発明は、基板の製造時に特性インピーダンス測定検査を省略することによって製造コストの低減化を図ることを目的とし、またボード組立時及びシステム立ち上げ時の調整時間の効率化が図れ、かつ、動作品質の高いメモリ制御システムを提供することを目的とする。 However, in the conventional techniques such as patent documents, since there is only a transmission path control or impedance control function in a state where a memory is mounted, an optimum adjustment cannot be performed without an actual memory.
In addition, in the manufacture of substrates, additional work is required by performing sampling inspections and 100% inspections in order to suppress variations in characteristic impedance due to lots and single boards.
It is an object of the present invention to reduce the manufacturing cost by omitting the characteristic impedance measurement inspection at the time of manufacturing the board, to improve the efficiency of the adjustment time at the time of board assembly and system startup, and to operate. An object is to provide a high-quality memory control system.

上記の課題を解決するために、請求項１に記載の本発明におけるメモリ制御システムは、第１のメモリと、前記第１のメモリと等価な特性の電源電圧及び負荷容量を複数持つ第２のメモリと、前記第１のメモリの実装の有無を判断するメモリモジュールコントローラと、前記メモリモジュールコントローラが前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラから制御される第１の選択信号により各種の特性インピーダンスを持つ複数のデータバスから任意の特性インピーダンスを持つデータバスを選択する第１のバスパスセレクタ、及び前記第１のバスパスセレクタにより選択された任意の特性インピーダンスを持つデータバスを前記第１のメモリ若しくは第２のメモリに接続する第２のバスパスセレクタと、前記メモリモジュールコントローラが前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラから制御される第２の選択信号により前記複数の電源電圧及び負荷容量から任意の電源電圧及び負荷容量を前記第２のメモリに与える等価負荷回路と、を備え、前記メモリモジュールコントローラは、前記第１のメモリが実装されていないと判断したとき、前記第１のバスパスセレクタにより選択及び第２のバスパスセレクタにより接続、並びに前記等価負荷回路により任意の電源電圧及び負荷容量が与えられた前記第２のメモリに対して前記第１及び第２の選択信号の複数の設定条件の組合せに応じてデータの書き込み、読み出し、及びベリファイチェックを所定回数繰り返し実行することを特徴とする。
また、請求項２に記載の本発明におけるメモリ制御方法は、第１のメモリと、前記第１のメモリと等価な特性の電源電圧及び負荷容量を複数を持つ第２のメモリと、前記第１のメモリの実装の有無を判断するメモリモジュールコントローラと、を備えたメモリ制御システムのメモリ制御方法であって、前記メモリモジュールコントローラが、前記第１のメモリが実装されているか否かを判断する工程と、前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、第１のバスパスセレクタが、前記メモリモジュールコントローラから制御される第１の選択信号により各種の特性インピーダンスを持つ複数のデータバスから任意の特性インピーダンスを持つデータバスを選択する工程と、第２のバスパスセレクタが、前記第１のバスパスセレクタにより選択された任意の特性インピーダンスを持つデータバスを前記第１のメモリ若しくは第２のメモリに接続する工程と、前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、等価負荷回路が、前記メモリモジュールコントローラから制御される第２の選択信号により前記複数の電源電圧及び負荷容量から任意の電源電圧及び負荷容量を前記第２のメモリに与える工程と、前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラが、前記第１のバスパスセレクタにより選択及び第２のバスパスセレクタにより接続、並びに前記等価負荷回路により任意の電源電圧及び負荷容量が与えられた前記第２のメモリに対して前記第１及び第２の選択信号の複数の設定条件の組合せに応じてデータの書き込み、読み出し、及びベリファイチェックを所定回数繰り返し実行する工程と、を含むことを特徴とする。 In order to solve the above-described problem, a memory control system according to the present invention described in claim 1 includes a first memory, a second memory having a plurality of power supply voltages and load capacitances having characteristics equivalent to those of the first memory. A memory, a memory module controller that determines whether or not the first memory is mounted, and a first controlled by the memory module controller when the memory module controller determines that the first memory is not mounted . data having a first bus path selector for selecting a data bus having an arbitrary characteristic impedance of a plurality of data buses having various characteristic impedance by the selection signal, and an arbitrary characteristic impedance which is selected by said first bus path selector second Basupasuse connecting the bus to the first memory or the second memory Kuta and, when said memory module controller determines that the first memory is not implemented, the second selection signal by the plurality of power supply voltages and any supply voltage from the load capacitance which is controlled from the memory module controller And an equivalent load circuit for providing a load capacity to the second memory. When the memory module controller determines that the first memory is not mounted, the memory module controller selects and first selects the first memory by the first bus path selector . connected by a second bus path selector, and a combination of a plurality of setting conditions of any power supply voltage and said first and second selection signal to the second memory load capacity gives et al was by the equivalent load circuit depending of the data writing, and features read, and verification checking to perform a predetermined number of times repeatedly That.
According to a second aspect of the present invention, there is provided a memory control method according to the present invention, the first memory, the second memory having a plurality of power supply voltages and load capacitances having characteristics equivalent to those of the first memory, and the first memory. A memory control method for a memory control system comprising: a memory module controller that determines whether or not the memory is mounted, wherein the memory module controller determines whether or not the first memory is mounted When the memory module controller determines that the first memory is not mounted by the determining step, the first bus path selector is controlled by the first selection signal controlled from the memory module controller. A process for selecting a data bus with an arbitrary characteristic impedance from multiple data buses with various characteristic impedances A step in which the second bus path selector connects a data bus having an arbitrary characteristic impedance selected by the first bus path selector to the first memory or the second memory, and the determination step, When the memory module controller determines that the first memory is not mounted, an equivalent load circuit is arbitrarily selected from the plurality of power supply voltages and load capacitances by a second selection signal controlled by the memory module controller. When the memory module controller determines that the first memory is not mounted by applying the power supply voltage and load capacity of the second memory to the second memory and determining the memory module controller, Selected by the first bus path selector and changed to the second bus path selector Ri connection, as well as the writing of data in accordance with a combination of a plurality of setting conditions of any power supply voltage and said first and second selection signal the load capacity with respect to the second memory provided by the equivalent load circuit , Reading, and verify checking are repeatedly performed a predetermined number of times.

本発明によれば、実メモリがなくても実メモリが装着された時に最適な伝送路と、電気的な特性値が得られないことが事前にわかるので、不良ボード検出の容易化及び検査時間の短縮化が可能となる。
また、実メモリがなくても実メモリが装着された時に不具合の発生する可能性のある伝送路、電気的な特性値が事前にわかるので、不良ボード検出の容易化及び検査時間の短縮化が可能となる。
さらに、実メモリがなくても実メモリが装着された時に最適な伝送路、電気的な特性値の選択、設定が事前に出来るので、検査時間及び調整時間の短縮化が可能となる。 According to the present invention, it is known in advance that an optimum transmission path and electrical characteristic values cannot be obtained when a real memory is installed even if there is no real memory. Can be shortened.
Also, even if there is no real memory, it is possible to know in advance the transmission paths and electrical characteristic values that may cause problems when real memory is installed, so it is easy to detect defective boards and shorten inspection time. It becomes possible.
Furthermore, even if there is no real memory, the optimum transmission path and electrical characteristic values can be selected and set in advance when the real memory is installed, so that the inspection time and adjustment time can be shortened.

以下、図面を参照して、本発明のメモリ制御システムを実施形態により詳細に説明す る。
図１は本発明のメモリ制御システムの構成例である。
ＭＥＭＣ（Memory Module Controller：メモリモジュールコントローラ）１は、基本的なメモリ制御のほかにプロセッサによるソフトウェア制御によって、各伝送路の制御と、動作環境の制御と、インピーダンス制御とを行う。
メモリモジュール４は、ＤＩＭＭ（Dual In-line Memory Module）やユニークなメモリなどのメモリである。
ＭＥＭＣ１からの制御によって、デジタルデータの書き込み、保管および読み出しが可能な本メモリシステムとは別媒体のモジュールである。
図２は、等価負荷回路５の構成例である。
メモリデバイス１０は、メモリモジュール４に実装されているデバイスと等価な特性を持ったメモリで、容量的にはメモリモジュール４に比べ、極小容量でよい。
電圧制御回路１１は、メモリデバイス１０が動作可能な電源電圧の下限〜上限までを電圧選択信号１２によって、可変出力できる電圧制御モジュールである。
負荷容量選択信号１４はバススイッチ（以下、ＢＳと称す）のＯｎ／Ｏｆｆ制御を行ってデータバスの同一ビットに接続されているメモリデバイス１０の数量（すなわち負荷容量）を変える制御を行う。
バッファ１３は、メモリデバイス１０から読み出されたデータをドライブするユニットであり、Drive Strength/Through Rate選択信号によって駆動電流制御、論理反転時の波形の傾きを変化させる機能も併せ持つ。 The memory control system of the present invention will be described below in detail with reference to the drawings.
FIG. 1 shows a configuration example of a memory control system of the present invention.
A MEMC (Memory Module Controller) 1 performs control of each transmission path, control of an operating environment, and impedance control by software control by a processor in addition to basic memory control.
The memory module 4 is a memory such as a DIMM (Dual In-line Memory Module) or a unique memory.
The module is a medium different from the present memory system capable of writing, storing and reading digital data under the control of the MEMC 1.
FIG. 2 is a configuration example of the equivalent load circuit 5.
The memory device 10 is a memory having a characteristic equivalent to a device mounted on the memory module 4, and may have a very small capacity compared to the memory module 4.
The voltage control circuit 11 is a voltage control module that can variably output from a lower limit to an upper limit of a power supply voltage at which the memory device 10 can operate by a voltage selection signal 12.
The load capacity selection signal 14 performs on / off control of a bus switch (hereinafter referred to as BS) to change the quantity (that is, load capacity) of the memory devices 10 connected to the same bit of the data bus.
The buffer 13 is a unit that drives data read from the memory device 10, and has a function of changing the slope of the waveform at the time of drive current control and logic inversion by a Drive Strength / Through Rate selection signal.

図３は、第１のバスパスセレクタ（BUS PATH Selector1）２の構成例である。
メモリモジュールコントローラ（ＭＥＭＣ）１からのバス選択信号１９によってデコーダ１６でデコードされた信号がＢＳ（バススイッチ）のうちのいずれか一つのＢＳをＯｎさせることによって、ＭＥＭＣ１からのデータバスをそれぞれ特性インピーダンスの異なるデータバスに接続させる。
図４は、第２のバスパスセレクタ（BUS PATH Selector2）３の構成例である。
ＭＥＭＣ１からのバス選択信号１９によって、デコーダ１６でデコードされた信号がＢＳのうちのいずれか一つのＢＳをＯｎさせることによって、第１のバスパスセレクタ（BUS PATH Selector1）２からのそれぞれ特性インピーダンスの異なるデータバスのいずれか一つのバスをメモリモジュール４もしくは等価負荷回路５へのデータバスに接続させる。
またメモリモジュール４、等価負荷回路５を選択する信号として、図１に示すメモリモジュール４の有無検知信号９を利用する。更に、メモリモジュール４または等価負荷回路５からの反射波を低減化する目的でダンピング抵抗１７をそれぞれのデータバスに挿入し、ＭＥＭＣ１からダンピング抵抗１７の抵抗値制御を行うことも出来る。
図５は、第３のバスパスセレクタ（BUS PATH selector3）８の構成例である。
メモリモジュール４の有無検知信号９によって、デコーダ１６でデコードされた信号がＢＳのいずれか一つをＯｎさせて、等価負荷回路５からのデータバスとメモリモジュール４からのデータバスのいずれかを選択する。
図６は、終端抵抗回路６の構成例である。
終端抵抗回路６は、データバスの終端位置に配置されるテブナン終端等に代表される終端抵抗回路であり、メモリモジュール４が実装された場合には、検知信号によって自動的にＢＳがＯｎされることによりデータバスに終端抵抗が接続される。 FIG. 3 is a configuration example of the first bus path selector (BUS PATH Selector 1) 2.
The signal decoded by the decoder 16 in response to the bus selection signal 19 from the memory module controller (MEMC) 1 turns on one of the BSs (bus switches), so that each data bus from the MEMC 1 has a characteristic impedance. Connect to different data buses.
FIG. 4 is a configuration example of the second bus path selector (BUS PATH Selector 2) 3.
Depending on the bus selection signal 19 from the MEMC 1, the signal decoded by the decoder 16 turns on one of the BSs, whereby the characteristic impedances from the first bus path selector (BUS PATH Selector 1) are different. Any one of the data buses is connected to the data bus to the memory module 4 or the equivalent load circuit 5.
Further, the presence / absence detection signal 9 of the memory module 4 shown in FIG. 1 is used as a signal for selecting the memory module 4 and the equivalent load circuit 5. Further, for the purpose of reducing the reflected wave from the memory module 4 or the equivalent load circuit 5, a damping resistor 17 can be inserted into each data bus, and the resistance value of the damping resistor 17 can be controlled from the MEMC1.
FIG. 5 is a configuration example of the third bus path selector (BUS PATH selector 3) 8.
The signal decoded by the decoder 16 is turned on by the presence / absence detection signal 9 of the memory module 4 to select one of the data bus from the equivalent load circuit 5 and the data bus from the memory module 4. To do.
FIG. 6 is a configuration example of the termination resistor circuit 6.
The termination resistor circuit 6 is a termination resistor circuit represented by a Thevenin termination or the like arranged at the termination position of the data bus. When the memory module 4 is mounted, the BS is automatically turned on by the detection signal. As a result, a termination resistor is connected to the data bus.

［実施例１］
以下、本発明の実施例１を図１〜５の構成例、および図７の処理フロー例に基づいて説明する。
（第１および第２のバスパスセレクタ２、３への設定）
図７に示すように、実メモリのメモリモジュール４が無い場合（Ｓ１００）、メモリモジュール４の有／無の検知信号９（以下、ＰＤ信号と称す）を受け取ってメモリが無いと判断されたら、ＭＥＭＣ（メモリモジュールコントローラ）１からBUS PATH選択信号１９を制御して、第２のバスパスセレクタ（BUS PATH Selector2）３から出ているデータバスを等価負荷回路５に接続する（Ｓ１０１）。
同時に第１のバスパスセレクタ２から出ているデータバスを任意の特性インピーダンスを持つデータバスに接続させる（Ｓ１０２）。
ダンピング抵抗値制御信号１８により、第２のバスパスセレクタ３から出ているデータバスのダンピング抵抗１７の抵抗値を設定する（Ｓ１０３）。
同時に第１のバスパスセレクタ２で選択された任意の特性インピーダンスを持つデータバスを第２のバスパスセレクタ３に入るデータバスとして接続させる（Ｓ１０４）。
（等価負荷回路５への設定）
電圧選択信号１２を制御して等価負荷回路５内のメモリデバイス１０に与える電源電圧をメモリデバイスの動作保証値の上限、もしくは下限値に設定する（Ｓ１０５）。
負荷容量選択信号１４を制御してデータバスに接続されるメモリデバイス１０の負荷を設定する（Ｓ１０６）。
Drive Strength/Through Rate選択信号１５により制御してバッファ１３のドライブ強度と、スルーレート（Through Rate）を任意の値に設定する（Ｓ１０７）。 [Example 1]
The first embodiment of the present invention will be described below based on the configuration example of FIGS. 1 to 5 and the processing flow example of FIG.
(Settings for the first and second bus path selectors 2 and 3)
As shown in FIG. 7, when there is no memory module 4 of real memory (S100), when it is determined that there is no memory by receiving the presence / absence detection signal 9 (hereinafter referred to as PD signal) of the memory module 4, The BUS PATH selection signal 19 is controlled from the MEMC (memory module controller) 1 to connect the data bus output from the second bus path selector (BUS PATH Selector 2) 3 to the equivalent load circuit 5 (S101).
At the same time, the data bus output from the first bus path selector 2 is connected to a data bus having an arbitrary characteristic impedance (S102).
The resistance value of the damping resistor 17 of the data bus output from the second bus path selector 3 is set by the damping resistance value control signal 18 (S103).
At the same time, a data bus having an arbitrary characteristic impedance selected by the first bus path selector 2 is connected as a data bus entering the second bus path selector 3 (S104).
(Setting to equivalent load circuit 5)
The power supply voltage applied to the memory device 10 in the equivalent load circuit 5 by controlling the voltage selection signal 12 is set to the upper limit or lower limit value of the operation guarantee value of the memory device (S105).
The load of the memory device 10 connected to the data bus is set by controlling the load capacity selection signal 14 (S106).
The drive strength of the buffer 13 and the slew rate are set to arbitrary values as controlled by the Drive Strength / Through Rate selection signal 15 (S107).

（動作確認）
ＭＥＭＣ１からメモリデバイス１０に対してデータの書き込み→読み出し→ベリファイチェックを実行する（Ｓ１０８）。そしてステップＳ１０８が所定回数となるまでＳ１０８を繰り返し実行し（Ｓ１０９／Ｎｏ→Ｓ１０８）、所定のチェック回数に達していたらベリファイチェックでエラーとなった回数とログ情報を保管する（Ｓ１０９／Ｙｅｓ→Ｓ１１０）。次いでステップＳ１０２からＳ１０７までの設定条件を順次変えて設定を行い（Ｓ１１１）、全ての組み合わせの設定、動作終了か否か判断し（Ｓ１１２）、これを繰り返す（Ｓ１１２／Ｎｏ→Ｓ１０８）。
全ての組み合わせの設定、動作の確認が完了したら（Ｓ１１２／Ｙｅｓ）、ステップＳ１１１で試した全ての組み合わせ条件の中でベリファイエラーの発生有無を確認し（Ｓ１１３）、全組み合わせ条件でベリファイエラーが発生した場合（Ｓ１１３／Ｙｅｓ）にはＮＧ（不良ボード）としてエラー通知する（Ｓ１１６）。
エラー通知する手段はＬＥＤのような視認通知手段であってもよいし、ブザー等の音源通知であってもよい。また、何らかの通信ポートから表示装置に表示するようにした通知手段であってもよい。
ステップＳ１１３の判定で少なくとも一つベリファイエラーの発生しない組み合わせが有った場合には（Ｓ１１３／Ｎｏ）、この中からマージンを見込んだ最適値を選択し（Ｓ１１４）、再度Ｓ１０２〜Ｓ１０７の処理ルーチンを実行してＳ１１４で決定した最適値の設定を行い（Ｓ１１５）、終了する。 (Operation check)
Data writing → reading → verification check is executed from the MEMC 1 to the memory device 10 (S108). Then, step S108 is repeatedly executed until step S108 reaches the predetermined number of times (S109 / No → S108), and if the predetermined number of checks has been reached, the number of times the verification check has failed and the log information are stored (S109 / Yes → S110). ). Next, the setting conditions from step S102 to S107 are changed in order (S111), it is determined whether all combinations have been set and the operation has been completed (S112), and this is repeated (S112 / No → S108).
When setting of all combinations and confirmation of operation are completed (S112 / Yes), whether or not a verify error has occurred in all the combination conditions tested in step S111 is confirmed (S113), and a verify error occurs in all combination conditions. If it is detected (S113 / Yes), an error is notified as NG (defective board) (S116).
The error notification means may be a visual notification means such as an LED, or a sound source notification such as a buzzer. Moreover, the notification means which displayed on a display apparatus from some communication port may be sufficient.
If it is determined in step S113 that there is at least one combination that does not generate a verify error (S113 / No), an optimum value that allows for a margin is selected from these combinations (S114), and the processing routine of S102 to S107 is performed again. To set the optimum value determined in S114 (S115), and the process ends.

［実施例２］
次に、本発明の実施例２を図１〜５の構成例、および図８の処理フローに基づいて説明する。
ステップＳ１００からステップＳ１１３およびステップＳ１１６の処理ルーチンは実施例１を説明した図７のフローチャートの同一ステップ番号の動作と同じであるので、説明を省略する。以下に、異なるステップに関して説明する。
ステップＳ１１３の判定で少なくとも一つベリファイエラーの発生しない組み合わせが有った場合には、エラーの発生した組み合わせだけを抽出し（Ｓ２００）、そのときの各設定値をエラーログ情報として通知する（Ｓ２０１）。通知手段は実施例１に記載したものを含みこれ以上言及しないが、設定値を含んだエラーログの詳細まで通知する場合には、何らかの通信ポートから表示装置に表示することの可能な通知手段が好ましい。 [Example 2]
Next, a second embodiment of the present invention will be described based on the configuration example of FIGS. 1 to 5 and the processing flow of FIG.
The processing routine from step S100 to step S113 and step S116 is the same as the operation of the same step number in the flowchart of FIG. In the following, the different steps will be described.
If it is determined in step S113 that there is at least one combination that does not generate a verify error, only the combination in which an error has occurred is extracted (S200), and each setting value at that time is notified as error log information (S201). ). The notification means includes those described in the first embodiment and will not be described any more. However, when notifying the details of the error log including the setting value, there is a notification means that can be displayed on the display device from some communication port. preferable.

［実施例３］
本発明の実施例３を、図１〜５の構成例、および図９の処理フローに基づいて説明する。また、実施例２同様に、ステップＳ１００〜ステップＳ１１３およびステップＳ１１６の処理ルーチンは図７に示すフローチャートの同ステップ番号の動作と同じであり、これらの説明は、前実施例と同様に省略し、以下に異なるステップに関し、説明する。
ステップＳ１１３の判定で一つでもベリファイエラーの発生しない組み合わせが有った場合には、正常にパスした組み合わせだけを抽出し、そのときの各設定値をログ情報として通知する（Ｓ３００）。通知手段は前記同様であり、これ以上言及しないが、他の実施例と同様に、設定値を含んだエラーログの詳細まで通知する場合は何らかの通信ポートから表示装置に表示可能な通知手段が好ましい。
この後、ログ情報を受け取った例えばボード検査者は正常パスした組み合わせの中から任意の設定パターンを選択し（Ｓ３０１）、選択された設定値に従って再度Ｓ１０２〜Ｓ１０７の処理ルーチンを実行することによって、ステップＳ３０１で選択した設定を行う（Ｓ３０２）。
以上、実施例１〜３で記載した動作例でのステップの順番は、本発明の効果を奏することが可能な限りにおいて、変更可能であってもよく、また、他のステップを付加してもよいことがある。 [Example 3]
A third embodiment of the present invention will be described based on the configuration example of FIGS. 1 to 5 and the processing flow of FIG. Further, as in the second embodiment, the processing routine of step S100 to step S113 and step S116 is the same as the operation of the same step number in the flowchart shown in FIG. 7, and these descriptions are omitted as in the previous embodiment. The different steps are described below.
If there is even one combination that does not cause a verification error in the determination in step S113, only the combination that has passed normally is extracted, and each set value at that time is notified as log information (S300). The notification means is the same as described above, and will not be discussed any more. However, as in the other embodiments, when notifying the details of the error log including the setting value, the notification means that can be displayed on the display device from any communication port is preferable. .
Thereafter, for example, the board inspector who has received the log information selects an arbitrary setting pattern from the normally passed combinations (S301), and executes the processing routine of S102 to S107 again according to the selected setting value. The setting selected in step S301 is performed (S302).
As described above, the order of the steps in the operation examples described in the first to third embodiments may be changed as long as the effects of the present invention can be obtained, and other steps may be added. There is a good thing.

本発明のメモリ制御システムの回路構成を示す図である。It is a figure which shows the circuit structure of the memory control system of this invention. 本発明のメモリ制御システムに使用される等価付加回路の回路構成例を示す図である。It is a figure which shows the circuit structural example of the equivalent addition circuit used for the memory control system of this invention. 本発明のメモリ制御システムに使用される第１のバスパスセレクタの回路構成例を示す図である。It is a figure which shows the circuit structural example of the 1st bus path selector used for the memory control system of this invention. 本発明のメモリ制御システムに使用される第２のバスパスセレクタの回路構成例を示す図である。It is a figure which shows the circuit structural example of the 2nd bus path selector used for the memory control system of this invention. 本発明のメモリ制御システムに使用される第３のバスパスセレクタの回路構成例を示す図である。It is a figure which shows the circuit structural example of the 3rd bus path selector used for the memory control system of this invention. 本発明のメモリ制御システムに使用される終端抵抗回路の回路構成例を示す図である。It is a figure which shows the circuit structural example of the termination | terminus resistor circuit used for the memory control system of this invention. 本発明のメモリ制御システムの動作例を示すフローチャートである。It is a flowchart which shows the operation example of the memory control system of this invention. 本発明のメモリ制御システムの動作例を示すフローチャートである。It is a flowchart which shows the operation example of the memory control system of this invention. 本発明のメモリ制御システムの動作例を示すフローチャートである。It is a flowchart which shows the operation example of the memory control system of this invention.

符号の説明Explanation of symbols

１ メモリモジュールコントローラ（ＭＥＭＣ）、２ 第１のバスパスセレクタ、３ 第２のバスパスセレクタ、４ メモリモジュール、５ 等価付加回路、６ 終端抵抗回路、８ 第３のバスパスセレクタ、９ 検知信号、１０ メモリデバイス、１１ 電圧制御回路、１２ 電圧選択信号、１３ バッファ、１４ 負荷容量選択信号、１５ Drive Strength/Through Rate選択信号、１６ デコーダ、１７ ダンピング抵抗、１８ ダンピング抵抗値制御信号、１９ BUS PATH選択信号、２０ メモリモジュール選択信号 DESCRIPTION OF SYMBOLS 1 Memory module controller (MEMC), 2 1st bus path selector, 3nd bus path selector, 4 Memory module, 5 Equivalent addition circuit, 6 Termination resistor circuit, 8 3rd bus path selector, 9 Detection signal, 10 Memory device , 11 Voltage control circuit, 12 Voltage selection signal, 13 Buffer, 14 Load capacity selection signal, 15 Drive Strength / Through Rate selection signal, 16 Decoder, 17 Damping resistance, 18 Damping resistance value control signal, 19 BUS PATH selection signal, 20 Memory module selection signal

Claims (2)

第１のメモリと、
前記第１のメモリと等価な特性の電源電圧及び負荷容量を複数持つ第２のメモリと、
前記第１のメモリの実装の有無を判断するメモリモジュールコントローラと、
前記メモリモジュールコントローラが前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラから制御される第１の選択信号により各種の特性インピーダンスを持つ複数のデータバスから任意の特性インピーダンスを持つデータバスを選択する第１のバスパスセレクタ、及び前記第１のバスパスセレクタにより選択された任意の特性インピーダンスを持つデータバスを前記第１のメモリ若しくは第２のメモリに接続する第２のバスパスセレクタと、
前記メモリモジュールコントローラが前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラから制御される第２の選択信号により前記複数の電源電圧及び負荷容量から任意の電源電圧及び負荷容量を前記第２のメモリに与える等価負荷回路と、を備え、
前記メモリモジュールコントローラは、前記第１のメモリが実装されていないと判断したとき、前記第１のバスパスセレクタにより選択及び第２のバスパスセレクタにより接続、並びに前記等価負荷回路により任意の電源電圧及び負荷容量が与えられた前記第２のメモリに対して前記第１及び第２の選択信号の複数の設定条件の組合せに応じてデータの書き込み、読み出し、及びベリファイチェックを所定回数繰り返し実行することを特徴とするメモリ制御システム。 A first memory;
A second memory having a plurality of power supply voltages and load capacitances having characteristics equivalent to those of the first memory;
A memory module controller for determining whether or not the first memory is mounted;
When the memory module controller determines that the first memory is not mounted , an arbitrary characteristic impedance is obtained from a plurality of data buses having various characteristic impedances by a first selection signal controlled by the memory module controller. A first bus path selector for selecting a data bus , and a second bus path selector for connecting a data bus having an arbitrary characteristic impedance selected by the first bus path selector to the first memory or the second memory When,
When the memory module controller determines that the first memory is not mounted, an arbitrary power supply voltage and load capacity are selected from the plurality of power supply voltages and load capacity according to a second selection signal controlled by the memory module controller. An equivalent load circuit for providing the second memory with
The memory module controller, wherein when the first memory is determined not to be implemented, the selection by the first bus path selector and connected by a second bus path selector, and any power supply voltage and load by the equivalent load circuit combinations writing data according to a plurality of setting conditions of the first and second selection signals to said second memory capacity is given et been read, and verification checking to perform a predetermined number of times repeatedly A featured memory control system. 第１のメモリと、A first memory;
前記第１のメモリと等価な特性の電源電圧及び負荷容量を複数を持つ第２のメモリと、A second memory having a plurality of power supply voltages and load capacitances having characteristics equivalent to those of the first memory;
前記第１のメモリの実装の有無を判断するメモリモジュールコントローラと、を備えたメモリ制御システムのメモリ制御方法であって、A memory module controller for determining whether or not the first memory is mounted, and a memory control method for a memory control system comprising:
前記メモリモジュールコントローラが、前記第１のメモリが実装されているか否かを判断する工程と、The memory module controller determining whether the first memory is mounted; and
前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、第１のバスパスセレクタが、前記メモリモジュールコントローラから制御される第１の選択信号により各種の特性インピーダンスを持つ複数のデータバスから任意の特性インピーダンスを持つデータバスを選択する工程と、第２のバスパスセレクタが、前記第１のバスパスセレクタにより選択された任意の特性インピーダンスを持つデータバスを前記第１のメモリ若しくは第２のメモリに接続する工程と、In the determining step, when the memory module controller determines that the first memory is not mounted, the first bus path selector selects various signals according to the first selection signal controlled from the memory module controller. Selecting a data bus having an arbitrary characteristic impedance from a plurality of data buses having a characteristic impedance; and a second bus path selector selects a data bus having an arbitrary characteristic impedance selected by the first bus path selector. Connecting to a first memory or a second memory;
前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、等価負荷回路が、前記メモリモジュールコントローラから制御される第２の選択信号により前記複数の電源電圧及び負荷容量から任意の電源電圧及び負荷容量を前記第２のメモリに与える工程と、When the memory module controller determines in the determining step that the first memory is not mounted, the equivalent load circuit is controlled by the second selection signal controlled by the memory module controller. Providing an arbitrary power supply voltage and load capacity to the second memory from the voltage and load capacity;
前記判断する工程により、前記メモリモジュールコントローラが、前記第１のメモリが実装されていないと判断したとき、前記メモリモジュールコントローラが、前記第１のバスパスセレクタにより選択及び第２のバスパスセレクタにより接続、並びに前記等価負荷回路により任意の電源電圧及び負荷容量が与えられた前記第２のメモリに対して前記第１及び第２の選択信号の複数の設定条件の組合せに応じてデータの書き込み、読み出し、及びベリファイチェックを所定回数繰り返し実行する工程と、In the determining step, when the memory module controller determines that the first memory is not mounted, the memory module controller is selected by the first bus path selector and connected by the second bus path selector; And writing and reading data according to a combination of a plurality of setting conditions of the first and second selection signals with respect to the second memory to which an arbitrary power supply voltage and load capacitance are given by the equivalent load circuit, And a step of repeatedly executing the verification check a predetermined number of times,
を含むこと特徴とするメモリ制御方法。A memory control method.
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