JP4753647B2 - Semiconductor memory device - Google Patents
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Description
本発明は半導体記憶装置に関し、特にチップ内部の動作のために外部アドレスをラッチする半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that latches an external address for internal chip operation.
従来の半導体記憶装置においては外部から入力されるアドレスや制御信号の変化を検出すると、外部から与えられたアドレスをラッチし、ラッチ後のアドレスを後段の回路に使用するものがある。チップ内外で発生したノイズが外部アドレスに入力されると、誤ったアドレスをラッチすることによってチップが誤動作する可能性が生じる。このため外部アドレスにノイズが入力された場合に誤動作が生じないよう対策を施した半導体記憶装置が提案されている。 In some conventional semiconductor memory devices, when a change in an externally input address or control signal is detected, an externally applied address is latched and the latched address is used in a subsequent circuit. When noise generated inside or outside the chip is input to an external address, there is a possibility that the chip malfunctions by latching the wrong address. For this reason, a semiconductor memory device has been proposed in which measures are taken so that no malfunction occurs when noise is input to an external address.
たとえば特開２００１−３０７４８５号公報（特許文献１）では、アドレスをラッチするタイミングを含む所定期間内において、外部から入力されるアドレスに対する感度を下げてラッチ手段に出力するフィルタ手段を備えることで、チップ内部または外部で発生したノイズがアドレスに載ってもラッチ手段が誤ったアドレスをラッチして誤動作してしまうことを防ぐ半導体記憶装置が開示される。
特開２００１−３０７４８５号公報（特許文献１）に開示される半導体記憶装置では、外部アドレスに含まれるノイズの除去や低減を目的としてフィルタ手段が設けられる。ただしノイズのレベルによっては完全にノイズを除去できずに誤った外部アドレスをラッチしてしまう可能性がある。しかし、特開２００１−３０７４８５号公報（特許文献１）に開示される半導体記憶装置では、外部アドレスのラッチ後に外部アドレスが正常に戻った場合に、そのことを検知できないという問題がある。 In the semiconductor memory device disclosed in Japanese Patent Laid-Open No. 2001-307485 (Patent Document 1), a filter unit is provided for the purpose of removing or reducing noise included in an external address. However, depending on the noise level, there is a possibility that an erroneous external address is latched without completely removing the noise. However, the semiconductor memory device disclosed in Japanese Patent Laid-Open No. 2001-307485 (Patent Document 1) has a problem that it cannot be detected when the external address returns to normal after the external address is latched.
本発明の目的は、アクセス遅延が生じず、かつ誤動作を防ぐことが可能な半導体記憶装置を提供することである。 An object of the present invention is to provide a semiconductor memory device that does not cause an access delay and can prevent malfunction.
本発明は要約すれば、半導体記憶装置であって、行列状に配列され、各々がデータを記憶する複数のメモリセルと、複数のメモリセルの各行に対応して配置される複数のワード線と、複数のメモリセルの各列に対応して配置される複数のビット線対と、外部アドレス信号をラッチしてラッチアドレス信号を生成するラッチ回路と、ラッチアドレス信号に応じて内部アドレス信号を生成するアドレス活性化回路と、内部アドレス信号に応じて、複数のワード線の中から対象のワード線を選択する行選択回路と、内部アドレス信号に応じて、複数のビット線対の中から対象のビット線対を選択する列選択回路と、複数のメモリセルのうち、対象のワード線および対象のビット線対に対応するメモリセルからデータを読出す読出回路と、外部アドレス信号とラッチアドレス信号とを比較する比較回路と、比較回路から出力される比較結果を受け、外部アドレス信号とラッチアドレス信号とが異なることの検知を行なうと、外部アドレス信号を再度ラッチするようラッチ回路に指示する制御回路とを備える。 In summary, the present invention provides a semiconductor memory device, a plurality of memory cells arranged in a matrix, each storing data, and a plurality of word lines arranged corresponding to each row of the plurality of memory cells. A plurality of bit line pairs arranged corresponding to each column of a plurality of memory cells, a latch circuit that latches an external address signal to generate a latch address signal, and an internal address signal according to the latch address signal An address activation circuit, a row selection circuit for selecting a target word line from among a plurality of word lines according to an internal address signal, and a target from among a plurality of bit line pairs according to an internal address signal A column selection circuit for selecting a bit line pair, a read circuit for reading data from a memory cell corresponding to a target word line and a target bit line pair among a plurality of memory cells, and an external address The comparison circuit for comparing the signal and the latch address signal, and the comparison result output from the comparison circuit are received, and when it is detected that the external address signal and the latch address signal are different, the external address signal is latched again. And a control circuit for instructing the circuit.
本発明の半導体記憶装置によれば、外部アドレスとラッチ後のアドレス（ラッチアドレス）とを比較し、外部アドレスとラッチアドレスとが異なる場合にアクセス遅延を防ぎつつ、正規の外部アドレスにより指定されたメモリセルへのアクセスが可能になる。 According to the semiconductor memory device of the present invention, an external address and a latched address (latch address) are compared, and when the external address and the latch address are different, an access delay is prevented and the address is designated by a regular external address. Access to the memory cell becomes possible.
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
［実施の形態１］
図１は、実施の形態１の半導体記憶装置の一例を示す全体ブロック図である。図１を参照して、半導体記憶装置１は非同期式のＳＲＡＭ（Static Random Access Memory）である。
[Embodiment 1]
FIG. 1 is an overall block diagram showing an example of the semiconductor memory device according to the first embodiment. Referring to FIG. 1, a
半導体記憶装置１は、アドレス端子１２と、制御信号端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１は、アドレスラッチ回路２０と、ＡＴＤ（Address Transition Detection）発生回路２１と、アドレス比較回路２２と、アドレス活性化回路２３と、制御信号バッファ２６と、データ入出力回路２８とを備える。さらに、半導体記憶装置１は、行デコーダ３０と、列デコーダ３２と、センスアンプ／ライトドライバ（ＳＡ／ＷＤ）３４と、メモリセルアレイ３６と、ビット線イコライズ回路３８と、制御回路４０とを備える。
The
アドレス端子１２は、外部アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。制御信号端子１６は、書込制御信号／Ｗ、出力許可信号／ＯＥおよびチップセレクト信号／ＣＳを受ける。
アドレスラッチ回路２０は、複数のアドレス信号からなる外部アドレス信号をラッチする。図１では、この複数のアドレス信号を外部アドレス信号Ａ０〜Ａｎとして示す。アドレスラッチ回路２０は外部アドレス信号Ａ０〜Ａｎを信号ＲＡＬに応じてラッチし、ラッチアドレス信号ＬＡ０〜ＬＡｎを発生させる。ＡＴＤ発生回路２１は、外部アドレス信号Ａ０〜Ａｎのいずれかが変化したことを検知して、変化した外部アドレスに応じ、信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎのいずれかを出力する。アドレス比較回路２２は外部アドレス信号Ａ０〜Ａｎとラッチアドレス信号ＬＡ０〜ＬＡｎとをそれぞれ比較し、比較結果として信号ＤＩＦＡ０〜ＤＩＦＡｎを出力する。
The
アドレス活性化回路２３は、ラッチアドレス信号ＬＡ０〜ＬＡｎを取込み、内部アドレス信号ＲＡ０，ＺＲＡ０〜ＲＡｎ，ＺＲＡｎを発生させる。これらの内部アドレス信号は行デコーダ３０および列デコーダ３２に送られる。制御信号バッファ２６は、書込制御信号／Ｗ、出力許可信号／ＯＥおよびチップセレクト信号／ＣＳを取込み、書込許可信号ＩＮＴＺＷＥおよび出力許可信号ＩＮＴＺＯＥをセンスアンプ／ライトドライバ３４へ出力するとともにチップイネーブル信号ＩＮＴＺＣＥを制御回路４０に送る。
データ入出力端子１８は、半導体記憶装置１において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
The data input /
データ入出力回路２８は、データ書込時には、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱ０〜ＩＤＱｉをセンスアンプ／ライトドライバ３４へ出力する。一方、データ入出力回路２８は、データ読出時には、センスアンプ／ライトドライバ３４から受ける内部データ（ＩＤＱ０〜ＩＤＱｉと示す）をデータ入出力端子１８へ出力する。
Data input /
行デコーダ３０は、内部アドレス信号ＲＡ０，ＺＲＡ０〜ＲＡｎ，ＺＲＡｎをプリデコードし、プリデコード後の信号と信号ＲＸＴＭとに応じ、メモリセルアレイ３６に含まれる複数のワード線の中から対象のワード線を選択する。また、列デコーダ３２は、内部アドレス信号ＲＡ０，ＺＲＡ０〜ＲＡｎ，ＺＲＡｎをプリデコードし、メモリセルアレイ３６に含まれる複数のビット線対から対応のビット線対を選択する。
センスアンプ／ライトドライバ３４は、データ書込時には、制御信号バッファ２６から書込許可信号ＩＮＴＺＷＥを受け、データ入出力回路２８から受ける内部データＩＤＱ０〜ＩＤＱｉの論理レベルに応じて、各内部データに対応するＩ／Ｏ線対のいずれか一方のＩ／Ｏ線に電源電位Ｖｃｃを印加し、他方のＩ／Ｏ線に接地電位ＧＮＤを印加する。また、センスアンプ／ライトドライバ３４は、データ読出時には、制御信号バッファ２６から出力許可信号ＩＮＴＺＯＥを受け、読出データに対応してＩ／Ｏ線対に発生する微小の電圧変化を検出／増幅し、読出データの論理レベルを判定して読出データをデータ入出力回路２８へ出力する。「読出データ」とは上述の対象のワード線と対象のビット線対とに対応するメモリセルから読出されるデータである。
At the time of data writing, sense amplifier / write
メモリセルアレイ３６は、データを記憶するメモリセルＭＣが行列状に複数配置される。複数のメモリセルＭＣの各行に対応して複数のワード線ＷＬが配置され、複数のメモリセルの各列に対応して複数のビット線対ＢＬＰが配置される。各ビット線対ＢＬＰはビット線ＢＩＴ，／ＢＩＴを含む。なお、図１では代表的に１つのメモリセルＭＣおよび、このメモリセルＭＣに対応するワード線ＷＬ，ビット線対ＢＬＰを示す。
In the
制御回路４０は半導体記憶装置１の全体動作を制御する。特に、制御回路４０はアドレス比較回路２２から出力される外部アドレス信号とラッチアドレス信号との比較結果（信号ＤＩＦＡ０〜ＤＩＦＡｎ）を受け、外部アドレス信号とラッチアドレス信号とが異なることの検知を行なうと、外部アドレス信号を再度ラッチするようアドレスラッチ回路２０に指示する。ノイズを含む外部アドレスをラッチし、そのラッチアドレスに基づいて読出し動作を開始しても、外部アドレスが正常に戻った際に再び読出動作をやり直すことが可能になるので、誤動作を防ぐことが可能になるとともに、アクセス遅延を防ぐことができる。
The
制御回路４０は信号ＲＡＬ，ＲＡＤＥ，ＲＸＴＭを出力する。信号ＲＡＬはアドレスラッチ回路２０に対して外部アドレス信号をラッチすることを指示する信号である。信号ＲＡＤＥはアドレス活性化回路２３に対し、ラッチアドレス信号に基づいて内部アドレス信号を生成するよう指示する信号である。信号ＲＸＴＭは行デコーダ３０に送られる。
The
さらに、制御回路４０はビット線イコライズ回路３８に対し、ビット線対のイコライズの開始および終了をそれぞれ指示する信号ＺＥＱＳＴＡＲＴ，ＺＥＱＥＮＤを出力する。さらに、制御回路４０は、データ書込み時にデータ入出力回路２８に対して外部データの取込みを指示するとともにセンスアンプ／ライトドライバ３４に対してデータ書込を指示する。さらに、制御回路４０は、データ読出時にはセンスアンプ／ライトドライバ３４に対してデータ読出を指示するとともに、データ入出力回路２８に対して内部データの出力を指示する。
Further, the
制御回路４０は、上述の動作を行なうための各種ブロックを含む。制御回路４０はワード線活性化制御回路４１、ＳＡ／ＷＤ制御回路４２、データ入出力制御回路４３、期間設定回路４４、アドレス変化検知回路４５、ＡＴＤ集合回路４６を含む。
ワード線活性化制御回路４１はＡＴＤ集合回路４６から送られる信号ＧＡＴＤに応じ、信号ＲＡＬ，ＲＡＤＥ，ＲＸＴＭ，ＺＥＱＳＴＡＲＴ，ＺＥＱＥＮＤを出力する。ＳＡ／ＷＤ制御回路４２は信号ＲＸＴＭに応じてセンスアンプ／ライトドライバ３４を制御する。データ入出力制御回路４３はデータ入出力回路２８を制御する。
The word line
期間設定回路４４は、信号ＤＩＦＡ０〜ＤＩＦＡｎの有効期間を、ワード線ＷＬが活性されている期間内、すなわち信号ＲＸＴＭが出力されている期間内に設定する。
The
アドレス変化検知回路４５は上述の有効期間内に信号ＤＩＦＡ０〜ＤＩＦＡｎのいずれかが外部アドレス信号とラッチアドレス信号とが異なることを示す場合には、外部アドレスが変化したことを示す信号（第１のアドレス変化検知信号）を出力する。信号ＤＩＦＡ０〜ＤＩＦＡｎのそれぞれに対応して、アドレス変化検知回路４５は信号ＺＲＡＴＯＲＬ０〜ＺＲＡＴＯＲＬｎを出力する。なお、ＡＴＤ発生回路２１から出力される信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎは本発明の「第１のアドレス変化検知信号」に相当する。
If any of the signals DIFA0 to DIFAn indicates that the external address signal is different from the latch address signal within the valid period, the address
ＡＴＤ集合回路４６は信号ＺＲＡＴＯＲＬ０〜ＺＲＡＴＯＲＬｎまたはＡＴＤ発生回路２１からの信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎが入力されると、内部動作を行なうための信号ＧＡＴＤを出力する。この信号ＧＡＴＤに応じてワード線活性化制御回路４１は外部アドレス信号を再度ラッチするようアドレスラッチ回路２０に指示する。
When the signals ZRATOR0 to ZRATORLn or the signals ZRATOR0 to ZRATORn from the
半導体記憶装置１においては、データ読出時には、ビット線イコライズ回路３８によって各ビット線対が電源電位Ｖｃｃにプリチャージされた後、列デコーダ３２によって選択されたビット線対がＩ／Ｏ線対と接続される。そして、行デコーダ３０によってワード線が選択されて活性化されると、選択されたメモリセルからビット線対およびＩ／Ｏ線対にデータが読出される。
In the
そして、センスアンプ／ライトドライバ３４は、読出データに対応してＩ／Ｏ線対に発生した微小の電位変化を検出／増幅し、読出データをデータ入出力回路２８へ出力する。これによって、選択されたメモリセルから内部データＩＤＱ０〜ＩＤＱｉが読出される。
Sense amplifier /
なお、選択されたメモリセルには増幅されたビット線対ＢＬＰ上の電位を利用してデータの再書込み（書戻し）が行なわれる。書戻し動作については後述する。 The selected memory cell is rewritten (written back) using the amplified potential on the bit line pair BLP. The write back operation will be described later.
図２は、図１のメモリセルＭＣおよびその周辺回路を示す図である。図２を参照して、ビット線対ＢＬＰ、ワード線ＷＬ、メモリセルＭＣが示される。ビット線対ＢＬＰにはビット線イコライズ回路３８が接続される。
FIG. 2 is a diagram showing the memory cell MC of FIG. 1 and its peripheral circuit. Referring to FIG. 2, bit line pair BLP, word line WL, and memory cell MC are shown. A bit line equalize
ビット線イコライズ回路３８は、ワード線ＷＬが不活性化されている期間またはワード線ＷＬが活性化される直前に、信号ＺＥＱＳＴＡＲＴに応じてビット線ＢＩＴ，／ＢＩＴを電源電位Ｖｃｃにプリチャージし、信号ＺＥＱＥＮＤに応じてプリチャージを終了する。これにより、ビット線ＢＩＴ，／ＢＩＴの電位が等しくなる。
The bit line equalize
メモリセルＭＣはスタティック型のメモリセルである。メモリセルＭＣは、ＮチャネルＭＯＳトランジスタ１０２〜１０８と、Ｐチャネル薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ（Thin Film Transistor）」とも称する。）１１０，１１２と、記憶ノード１１８，１２０と、キャパシタ１１４，１１６と、電源ノード１２２と、接地ノード１２４とを含む。
The memory cell MC is a static type memory cell. Memory cell MC includes N-
ＰチャネルＴＦＴ１１０，１１２は、ポリシリコンで形成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
The P-
ＰチャネルＴＦＴ１１０は、電源ノード１２２と記憶ノード１１８との間に接続され、ゲートが記憶ノード１２０に接続される。ＰチャネルＴＦＴ１１２は、電源ノード１２２と記憶ノード１２０との間に接続され、ゲートが記憶ノード１１８に接続される。ＮチャネルＭＯＳトランジスタ１０２は、記憶ノード１１８と接地ノード１２４との間に接続され、ゲートが記憶ノード１２０に接続される。ＮチャネルＭＯＳトランジスタ１０４は、記憶ノード１２０と接地ノード１２４との間に接続され、ゲートが記憶ノード１１８に接続される。
P-
ポリシリコンからなるＰチャネルＴＦＴ１１０，１１２は、基板中に形成されるバルクのＮチャネルＭＯＳトランジスタ１０２，１０４の上層に形成できるので、メモリセルのサイズ縮小に寄与している。
Since the P-
ＰチャネルＴＦＴ１１０およびＮチャネルＭＯＳトランジスタ１０２ならびにＰチャネルＴＦＴ１１２およびＮチャネルＭＯＳトランジスタ１０４は、それぞれインバータを構成し、この２つのインバータが交差接続されることによってフリップフロップが構成されている。これによって、記憶ノード１１８，１２０において相補なデータが双安定状態でラッチされ、メモリセルＭＣにデータが記憶される。
P-
ＮチャネルＭＯＳトランジスタ１０６は、記憶ノード１１８とビット線ＢＩＴとの間に接続され、ゲートがワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ１０８は、ビット線ＢＩＴに相補なビット線／ＢＩＴと記憶ノード１２０との間に接続され、ゲートがワード線ＷＬに接続される。
N
ＮチャネルＭＯＳトランジスタ１０６，１０８は、ワード線ＷＬが活性化されたときにメモリセルＭＣをビット線ＢＩＴ，／ＢＩＴと接続するゲート素子（以下、「アクセストランジスタ」とも称する。）を構成する。一方、ＮチャネルＭＯＳトランジスタ１０２，１０４は、それぞれ記憶ノード１１８，１２０の電荷を引抜く駆動素子（以下、「ドライバトランジスタ」とも称する。）を構成する。
N
ドライバトランジスタであるＮチャネルＭＯＳトランジスタ１０２，１０４とアクセストランジスタであるＮチャネルＭＯＳトランジスタ１０６，１０８とは、セル比が１であり、かつ、各ＮチャネルＭＯＳトランジスタは、製造上許容される最小寸法のゲート幅およびゲート長を有する。
The N-
キャパシタ１１４は、記憶ノード１１８と定電位のセルプレートＣＰとの間に接続される。キャパシタ１１６は、記憶ノード１２０とセルプレートＣＰとの間に接続される。キャパシタ１１４，１１６は、基板の上部に形成され、したがって、キャパシタ１１４，１１６が設けられることによるメモリセルＭＣの面積増加はない。
このようにメモリセルＭＣを構成することによって、半導体記憶装置１の面積が縮小されるとともに消費電力を下げることができる。
By configuring the memory cell MC in this way, the area of the
図３は、データ読出後に書戻しが行なわれない場合における記憶ノード１１８，１２０の電位変化を示す図である。図３を参照して、縦軸および横軸は、それぞれ電位および経過時間を表わす。曲線Ｃ１，Ｃ２は、それぞれ記憶ノード１１８，１２０の電位変化を示す。
FIG. 3 is a diagram showing potential changes of
読出動作が開始される前の時刻Ｔ０においては、記憶ノード１１８，１２０の電位は、それぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤであり、ビット線ＢＩＴ，／ＢＩＴは、ビット線イコライズ回路３８によって電源電位Ｖｃｃにプリチャージされている。
At time T0 before the read operation is started, the potentials of
時刻Ｔ１において、ワード線ＷＬが活性化され、時刻Ｔ２において、ワード線ＷＬの電位がＮチャネルＭＯＳトランジスタ１０６，１０８のしきい値電圧Ｖｔｈｎを超えると、ＮチャネルＭＯＳトランジスタ１０６，１０８がＯＮする。そうすると、ビット線／ＢＩＴからＮチャネルＭＯＳトランジスタ１０８を介して記憶ノード１２０およびそれに接続されるキャパシタ１１６に電荷が供給され、記憶ノード１２０の電位は上昇し始め、ビット線／ＢＩＴの電位は下降し始める。
At time T1, the word line WL is activated. When the potential of the word line WL exceeds the threshold voltage Vthn of the N
時刻Ｔ３において、ワード線ＷＬの電位がたとえば電源電位Ｖｃｃよりも高い電位Ｖｐｐとなると、その直後の時刻Ｔ４において、記憶ノード１２０の電位は最も高くなる。ビット線／ＢＩＴから記憶ノード１２０に供給される電荷は、ＮチャネルＭＯＳトランジスタ１０４を介して放電されるので、時刻Ｔ４以降は、ビット線／ＢＩＴの電位は低下し、応じて記憶ノード１２０の電位も低下する。
At time T3, when the potential of word line WL becomes, for example, potential Vpp higher than power supply potential Vcc, at time T4 immediately thereafter, the potential of
ここで、このメモリセルＭＣは、セル比が１であり、ドライバトランジスタであるＮチャネルＭＯＳトランジスタ１０４の電流駆動能力が十分でないところ、ＮチャネルＭＯＳトランジスタ１０４によって放電されずに記憶ノード１２０の電位上昇を引き起こす電荷を記憶ノード１２０に接続されたキャパシタ１１６が吸収するため、記憶ノード１２０の電位の上昇をしきい値電圧Ｖｔｈｎよりも小さい範囲に抑えることができる。
Here, in this memory cell MC, the cell ratio is 1, and the current drive capability of the N-
しかし、もしかりに、高速でデータの読出しが行なわれ、かつ書戻しが行なわれないとすると、図３の曲線Ｃ１に示すように記憶ノード１１８の電位が徐々に低下する。また、曲線Ｃ２に示すように記憶ノード１２０の電位が徐々に上昇する。これによりＮチャネルＭＯＳトランジスタ１０４がＯＦＦして記憶データが反転する。すなわち、記憶データが破壊される。
However, if data is read out at high speed and is not written back, the potential of
図４は、データ読出後に書戻しが行なわれる場合における記憶ノード１１８，１２０の電位変化を示す図である。なお図４は図３と対比される図である。
FIG. 4 is a diagram showing potential changes at
図４を参照して、時刻Ｔ０〜時刻Ｔ４までの時刻における記憶ノード１１８，１２０の電位変化は図３と同様である。時刻Ｔ４から時刻Ｔ５までの期間は書戻しが行なわれる期間に相当する。この期間もワード線が活性化された状態であるのでＮチャネルＭＯＳトランジスタ１０６，１０８が導通状態であり、ビット線ＢＩＴ，／ＢＩＴの電位がそれぞれ電源電位Ｖｃｃ，接地電位ＧＮＤに保たれる。よって記憶ノード１１８，１２０の電位はそれぞれ電源電位Ｖｃｃ，接地電位ＧＮＤに戻る。
Referring to FIG. 4, potential changes of
続いて、図１の半導体記憶装置１について外部アドレス信号が変化した場合の動作を説明する。まず、「基本動作」について説明する。基本動作とは外部アドレス信号とラッチアドレス信号の比較を行なわず、外部アドレス信号の変化のみに応じて行なわれる動作である。言い換えると「基本動作」とは、図１の半導体記憶装置１からアドレス比較回路２２、期間設定回路４４、アドレス変化検知回路４５を除いた構成を有する半導体記憶装置の動作である。
Next, an operation when the external address signal is changed in the
図５は、基本動作時における図１の各信号の変化を示す図である。図５を参照して、まず時刻Ｔ１において、外部アドレス信号Ａｎ〜Ａ０のうち、外部アドレス信号Ａ０が変化する。なお、チップイネーブル信号ＩＮＴＺＣＥはチップが選択されていることを示すＬレベルである。外部アドレス信号Ａ０の変化に応じ、信号ＺＲＡＴＯＲ０が立ち下がる。信号ＺＲＡＴＯＲ０の立ち下がりに応じて信号ＧＡＴＤが立ち上がる。なお、以後の説明においても外部アドレス信号Ａｎ〜Ａ０のうち、外部アドレス信号Ａ０が変化するものとする。 FIG. 5 is a diagram illustrating changes in each signal in FIG. 1 during the basic operation. Referring to FIG. 5, first, at time T1, among the external address signals An to A0, the external address signal A0 changes. The chip enable signal INTZCE is at the L level indicating that the chip is selected. The signal ZRATOR0 falls in response to the change in the external address signal A0. The signal GATD rises in response to the fall of the signal ZRATOR0. In the following description, it is assumed that the external address signal A0 among the external address signals An to A0 changes.
信号ＧＡＴＤが立ち上がると信号ＲＸＴＭが立ち下がる。信号ＲＸＴＭの立ち下がりに応じてワード線ＷＬの電位ＶＷＬが接地電位ＧＮＤに変化するとともに、信号ＺＥＱＳＴＡＲＴが立ち下がる。すなわち信号ＲＸＴＭの立ち下がりに応じてワード線が非活性化されるとともビット線対のイコライズが開始される。 When the signal GATD rises, the signal RXTM falls. In response to the fall of the signal RXTM, the potential VWL of the word line WL changes to the ground potential GND, and the signal ZEQSTART falls. That is, in response to the fall of signal RXTM, the word line is inactivated and equalization of the bit line pair is started.
さらに、信号ＲＸＴＭが立ち下がると、時刻Ｔ２において信号ＲＡＬが立下がる。信号ＲＡＬの立ち下がりに応じて外部アドレス信号の取り込みが開始される。 Further, when signal RXTM falls, signal RAL falls at time T2. In response to the fall of the signal RAL, the external address signal is started to be taken in.
時刻Ｔ２では信号ＺＲＡＴＯＲ０の立ち上がりに応じて信号ＧＡＴＤが立ち下がる。信号ＧＡＴＤの立ち下がりに応じ、時刻Ｔ３では信号ＲＡＬが立ち上がる。信号ＲＡＬの立ち上がりに応じ、アドレスラッチ回路２０は外部アドレス信号の取り込みを終了する。以後、取り込まれた外部アドレス信号がラッチされる。
At time T2, the signal GATD falls in response to the rise of the signal ZRATOR0. In response to the fall of signal GATD, signal RAL rises at time T3. In response to the rise of the signal RAL, the
信号ＧＡＴＤの立ち下がりに応じ、時刻Ｔ４では信号ＺＥＱＥＮＤが立ち下がり、ビット線対ＢＬＰのイコライズが終了する。ビット線ＢＩＴの電位ＶＢＩＴは時刻Ｔ１において接地電位ＧＮＤであるが、プリチャージにより上昇し、時刻Ｔ４において電源電位Ｖｃｃに達する。なおビット線／ＢＩＴの電位ＶＺＢＩＴは時刻Ｔ１〜時刻Ｔ４の期間、電源電位Ｖｃｃのまま変化しない。ＧＡＴＤの立ち下がりに応じて信号ＺＥＱＳＴＡＲＴは時刻Ｔ５以後に立ち上がる。信号ＺＥＱＳＴＡＲＴの立ち上がりに応じ，信号ＺＥＱＥＮＤが立ち上がる。 In response to the fall of the signal GATD, the signal ZEQEND falls at the time T4, and the equalization of the bit line pair BLP is completed. The potential VBIT of the bit line BIT is the ground potential GND at time T1, but rises due to precharge and reaches the power supply potential Vcc at time T4. Note that the potential VZBIT of the bit line / BIT remains unchanged from the power supply potential Vcc during the period from time T1 to time T4. The signal ZEQSTART rises after time T5 in response to the fall of GATD. The signal ZEQEND rises in response to the rise of the signal ZEQSTART.
時刻Ｔ５では信号ＧＡＴＤの立ち下がりに応じて信号ＲＸＴＭが立ち上がることによって対象のワード線ＷＬが活性化される。電位ＶＷＬは接地電位ＧＮＤから電位Ｖｐｐに変化する。電位ＶＺＢＩＴが電源電位Ｖｃｃから下降し始め、センスアンプにより微小の電位変化が検出／増幅される。さらに時刻Ｔ６において電位ＶＢＩＴ，電位ＶＺＢＩＴはそれぞれ電源電位Ｖｃｃ，接地電位ＧＮＤに等しくなる。時刻Ｔ５から時刻Ｔ６までの期間がデータ読出および書戻しを含めた期間（読出期間）である。なお、以後ではデータ読出および書戻しの両方の動作を含めた動作を「データ読出」と称する。 At time T5, the signal RXTM rises in response to the fall of the signal GATD, thereby activating the target word line WL. Potential VWL changes from ground potential GND to potential Vpp. The potential VZBIT starts to drop from the power supply potential Vcc, and a minute potential change is detected / amplified by the sense amplifier. Further, at time T6, the potential VBIT and the potential VZBIT become equal to the power supply potential Vcc and the ground potential GND, respectively. A period from time T5 to time T6 is a period including data reading and writing back (reading period). Hereinafter, the operation including both the data reading operation and the writing back operation is referred to as “data reading”.
図６は、読出期間中に外部アドレス変化が発生した場合において図５に示す各信号の変化を示す図である。図６は図５と対比される図である。 FIG. 6 is a diagram showing changes in each signal shown in FIG. 5 when an external address change occurs during the reading period. FIG. 6 is a diagram contrasted with FIG.
図６を参照して、時刻Ｔ１〜時刻Ｔ６は、図５に示す時刻Ｔ１〜時刻Ｔ６にそれぞれ対応する。時刻Ｔ１〜時刻Ｔ６の期間には図５に示す基本動作が行なわれるので、各信号の変化は図５において対応する各信号の変化と同様である。よって以後の説明は繰り返さない。 Referring to FIG. 6, times T1 to T6 correspond to times T1 to T6 shown in FIG. Since the basic operation shown in FIG. 5 is performed during the period from time T1 to time T6, the change of each signal is the same as the change of each corresponding signal in FIG. Therefore, the following description will not be repeated.
図６では時刻Ｔ５１において外部アドレス信号Ａ０が変化することを示す。時刻Ｔ５１から時刻Ｔ５２の期間、信号ＺＲＡＴＯＲ０はＬレベルとなる。信号ＺＲＡＴＯＲ０がＬレベルである期間は、ワード線ＷＬが活性化されている時刻Ｔ５〜時刻Ｔ６に含まれる。 FIG. 6 shows that the external address signal A0 changes at time T51. During the period from time T51 to time T52, the signal ZRATOR0 is at the L level. The period in which the signal ZRATOR0 is at the L level is included in the time T5 to the time T6 when the word line WL is activated.
信号ＺＲＡＴＯＲ０がＬレベルに変化したことに応じ、信号ＧＡＴＤは時刻Ｔ５１から時刻Ｔ５２の期間、Ｈレベルとなる。時刻Ｔ５１における信号ＧＡＴＤの立ち上がりに応じて信号ＲＸＴＭが立ち下がると、上述の「基本動作」が繰り返される。よって時刻Ｔ６から時刻Ｔ１１における各信号の変化は時刻Ｔ１〜時刻Ｔ６の期間における信号の変化と同様であるので以後の説明は繰り返さない。なお、時刻Ｔ１０から時刻Ｔ１１の期間が読出期間である。 In response to the change of signal ZRATOR0 to L level, signal GATD becomes H level during the period from time T51 to time T52. When the signal RXTM falls in response to the rise of the signal GATD at time T51, the above “basic operation” is repeated. Therefore, the change in each signal from time T6 to time T11 is the same as the change in signal in the period from time T1 to time T6, and therefore the following description will not be repeated. Note that a period from time T10 to time T11 is a reading period.
なお、非同期式の半導体記憶装置の場合、外部アドレスを変化させるタイミングを任意に設定できる。ワード線の活性化期間中に外部アドレスの次の変化に応じて信号ＧＡＴＤを発生させることによって、アクセス遅延を防ぐことができる。 In the case of an asynchronous semiconductor memory device, the timing for changing the external address can be arbitrarily set. By generating the signal GATD according to the next change of the external address during the activation period of the word line, an access delay can be prevented.
図７は、図１の半導体記憶装置１の各信号の変化を示す図である。なお図７は図６に信号ＤＩＦＡ０，ＣＯＭＰＥＮＢ，ＺＲＡＴＯＲＬ０の波形を追加した図である。
FIG. 7 is a diagram showing changes in each signal of the
図７を参照して、時刻Ｔ１〜時刻Ｔ１１は図６に示す時刻Ｔ１〜時刻Ｔ１１にそれぞれ対応する。時刻Ｔ１において、たとえば外部アドレスにノイズが入力されることにより外部アドレスが変化する。なお時刻Ｔ１において信号ＺＲＡＴＯＲ０が立ち下がるが、この変化は時刻Ｔ１以前に外部アドレスが正常に変化したことに応じた変化である。 Referring to FIG. 7, time T1 to time T11 correspond to time T1 to time T11 shown in FIG. At time T1, the external address changes, for example, when noise is input to the external address. Note that the signal ZRATOR0 falls at time T1, but this change is a change in response to the normal change of the external address before time T1.
時刻Ｔ３において外部アドレス信号のラッチが完了する。外部アドレス信号Ａ０とラッチアドレス信号ＬＡ０とが異なることによって、信号ＤＩＦＡ０が立ち上がる。 At time T3, the latching of the external address signal is completed. The signal DIFA0 rises due to the difference between the external address signal A0 and the latch address signal LA0.
時刻Ｔ５において、信号ＲＸＴＭの立ち上がりに応じ、期間設定回路４４から出力される信号ＣＯＭＰＥＮＢが立ち上がる。信号ＣＯＭＰＥＮＢがＨレベルである時刻Ｔ５〜時刻Ｔ５２までの期間が比較結果（信号ＤＩＦＡ０）の有効期間である。図７に示すようにこの有効期間はワード線が活性化されている期間である時刻Ｔ５〜時刻Ｔ６の読出期間に含まれる。
At time T5, the signal COMPENB output from the
信号ＣＯＭＰＥＮＢ，ＤＩＦＡ０がともにＨレベルである場合、信号ＺＲＡＴＯＲＬ０が時刻Ｔ５において立ち下がる。信号ＺＲＡＴＯＲＬ０の立ち下がりに応じて信号ＧＡＴＤが立ち上がる。また、時刻Ｔ５２において信号ＣＯＭＰＥＮＢが立ち下がると信号ＺＲＡＴＯＲＬ０が立ち上がる。信号ＺＲＡＴＯＲＬ０の立ち上がりに応じて信号ＧＡＴＤが立ち下がる。 When signals COMPENB and DIFA0 are both at the H level, signal ZRATOR0 falls at time T5. The signal GATD rises in response to the fall of the signal ZRATORL0. When the signal COMPENB falls at time T52, the signal ZRATOR0 rises. The signal GATD falls in response to the rise of the signal ZRATORL0.
図７は信号ＧＡＴＤが発生するタイミングが図６と同様であることを示す。よって時刻Ｔ１〜時刻Ｔ１１の期間における各信号の変化は、図６の時刻Ｔ１〜時刻Ｔ１１の期間における各信号の変化と同様である。 FIG. 7 shows that the timing at which the signal GATD is generated is the same as in FIG. Therefore, the change in each signal in the period from time T1 to time T11 is the same as the change in each signal in the period from time T1 to time T11 in FIG.
このように、半導体記憶装置１がワード線活性化期間中に、外部アドレスとラッチアドレスとの比較結果が有効となり、外部アドレスとラッチアドレスとが異なる場合にはワード線活性化期間中に信号ＧＡＴＤが発生する。よって、半導体記憶装置１はアクセス遅延を防ぐことが可能になる。
As described above, the comparison result between the external address and the latch address becomes valid during the word line activation period of the
また、外部アドレスの変化に応じて信号ＧＡＴＤが発生するので、外部アドレスが正常に切換わる場合にも、アクセス遅延を生じさせずにデータ読出を行なうことが可能になる。 In addition, since signal GATD is generated in response to the change in the external address, data can be read without causing an access delay even when the external address is normally switched.
なお、時刻Ｔ５〜時刻Ｔ６の間の読出期間では誤ってラッチしたアドレスによって指定されるメモリセルからデータが読出され、時刻Ｔ１０〜時刻Ｔ１１の間の読出期間では正しいアドレスよって指定されるメモリセルからデータが読出される。ただしアクセスタイム内であれば、このように２回データが読み出されたとしても正しいデータが最終的に読出されれば、誤読出し等の問題が生じない。よって、半導体記憶装置１は誤動作を防ぐことができる。
Data is read from the memory cell specified by the erroneously latched address in the read period between time T5 and time T6, and from the memory cell specified by the correct address in the read period between time T10 and time T11. Data is read out. However, within the access time, even if the data is read twice as described above, if correct data is finally read, there will be no problem such as erroneous reading. Therefore, the
さらに図７では、時刻Ｔ１における外部アドレスの変化が正規の変化である場合における各信号の変化および電位ＶＷＬ，ＶＢＩＴ，ＶＺＢＩＴの変化を破線で示す。この場合には時刻Ｔ５〜時刻Ｔ５２の期間に信号ＧＡＴＤが発生しない。よって各信号の波形は図５の時刻Ｔ１から時刻Ｔ６の期間における各信号の波形と等しくなる。 Further, in FIG. 7, the change of each signal and the change of the potentials VWL, VBIT, and VZBIT when the change of the external address at time T1 is a normal change are indicated by broken lines. In this case, the signal GATD is not generated during the period from time T5 to time T52. Therefore, the waveform of each signal becomes equal to the waveform of each signal in the period from time T1 to time T6 in FIG.
続いて、半導体記憶装置１のうち、特に図５〜図７に示す動作に関する構成要素について説明する。
Next, components related to the operations shown in FIGS. 5 to 7 in the
図８は、基本動作を行なうためのアドレスラッチ回路、ＡＴＤ発生回路、アドレス活性化回路の構成を示す図である。図８を参照して、外部アドレス信号Ａ０〜Ａｎのそれぞれに対応してアドレスラッチ回路２０１〜２０ｎ、ＡＴＤ発生回路２１１〜２１ｎ，アドレス活性化回路２３１〜２３ｎが設けられる。なお、アドレスラッチ回路２０１〜２０ｎは図１のアドレスラッチ回路２０に含まれる。ＡＴＤ発生回路２１１〜２１ｎは図１のＡＴＤ発生回路２１に含まれる。アドレス活性化回路２３１〜２３ｎは図１のアドレス活性化回路２３に含まれる。
FIG. 8 shows a configuration of an address latch circuit, an ATD generation circuit, and an address activation circuit for performing basic operations. Referring to FIG. 8,
アドレスラッチ回路２０１〜２０ｎは互いに同じ構成を有し、外部アドレス信号Ａ０〜Ａｎをそれぞれ受けてラッチアドレス信号ＬＡ０〜ＬＡｎをそれぞれ出力する。代表的にアドレスラッチ回路２０１の構成を説明する。
アドレスラッチ回路２０１は、信号ＲＡＬを受けるインバータＩＮＶ１と、信号ＲＡＬがＬレベルの間、入力される外部アドレス信号Ａ０を反転出力するクロックドインバータＣＩＮＶ１と、クロックドインバータＣＩＮＶ１からの入力を反転させてラッチアドレス信号ＬＡ０を出力するインバータＩＮＶ２と、信号ＲＡＬがＨレベルの間導通し、入力されるラッチアドレス信号ＬＡ０を反転させてインバータＩＮＶ２に与えるクロックドインバータＣＩＮＶ２とを含む。
The
ＡＴＤ発生回路２１１〜２１ｎは外部アドレス信号Ａ０〜Ａｎをそれぞれ受け、入力される外部アドレス信号の変化を検知して信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎをそれぞれ出力する。
アドレス活性化回路２３１〜２３ｎは互いに同じ構成を有し、ラッチアドレス信号ＬＡ０〜ＬＡｎをそれぞれ受けて内部アドレス信号ＲＡ０，ＺＲＡ０〜ＲＡｎ，ＺＲＡｎをそれぞれ出力する。代表的にアドレス活性化回路２３１の構成を説明する。アドレス活性化回路２３１は、直列に接続されてラッチアドレス信号ＬＡ０を受けるインバータＩＮＶ３，ＩＮＶ４と、直列に接続されてラッチアドレス信号ＬＡ０を受けるインバータＩＮＶ５〜ＩＮＶ７と、インバータＩＮＶ４の出力と信号ＲＡＤＥとを受けるＮＡＮＤ回路ＮＡ１と、インバータＩＮＶ７の出力と信号ＲＡＤＥとを受けるＮＡＮＤ回路ＮＡ２と、ＮＡＮＤ回路ＮＡ１の出力を反転して内部アドレス信号ＲＡ０を出力するインバータＩＮＶ８と、ＮＡＮＤ回路ＮＡ２の出力を反転して内部アドレス信号ＺＲＡ０を出力するインバータＩＮＶ９とを含む。
ＡＴＤ集合回路４６はたとえばＮＡＮＤ回路により構成され、信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎを受けて信号ＧＡＴＤを発生する。
ATD set
図８に示す構成の場合、外部アドレス信号の変化に応じて信号ＧＡＴＤが発生するので、アクセス遅延を防ぐことができる。しかし、外部アドレス信号にノイズが入力された場合、信号ＧＡＴＤが発生するとともにアドレスラッチ回路が誤ラッチを起こすことによって誤動作が生じる可能性がある。 In the case of the configuration shown in FIG. 8, since the signal GATD is generated according to the change of the external address signal, an access delay can be prevented. However, when noise is input to the external address signal, the signal GATD is generated and the address latch circuit causes erroneous latching, which may cause a malfunction.
このような問題を改善するため、たとえば外部アドレス信号の変化から一定期間後を起点とし、書戻しが完了するまで外部アドレスの入力を遮断することが考えられる。以下にこのような方法を実現するための検討例について説明する。 In order to improve such a problem, for example, it is conceivable that the input of the external address is blocked until the write-back is completed, starting from a certain period after the change of the external address signal. Hereinafter, a study example for realizing such a method will be described.
図９は、外部アドレス信号の変化から一定期間後に外部アドレスをラッチする検討例の構成を示す図である。図９を参照して、アドレスマスク回路４０１〜４０ｎがアドレスラッチ回路２０１〜２０ｎのそれぞれの前段に設けられる点で図８に示す構成と異なる。なお、図９の他の部分の構成は図８の対応する部分と同様であるので以後の説明は繰り返さない。各アドレスマスク回路は図８のアドレスラッチ回路２０１と同様の構成を有する。
FIG. 9 is a diagram illustrating a configuration of a study example in which an external address is latched after a predetermined period from a change in the external address signal. Referring to FIG. 9,
アドレスマスク回路４０１は信号ＡＭＡＳＫがＬレベルの場合に外部アドレス信号Ａ０を取り込み、信号ＡＭＡＳＫがＨレベルの場合に外部アドレス信号Ａ０をラッチする。アドレスマスク回路４０１によりラッチされたアドレス信号を図９ではマスクアドレス信号ＩＮＴＡ０と示す。次にアドレスラッチ回路２０１は信号ＲＡＬに応じてマスクアドレス信号ＩＮＴＡ０を取り込む。以後の動作は、上述したアドレスラッチ回路２０１の動作と同様である。信号ＡＭＡＳＫはたとえば制御回路４０（ワード線活性化制御回路４１）から送られる。
この場合、書戻しが完了してアドレスマスク回路４０１〜４０ｎが開放されたときに外部アドレス信号Ａ０〜Ａｎと、マスクアドレス信号ＩＮＴＡ０〜ＩＮＴＡｎとに違いが生じると信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎのいずれかが発生する。アドレスマスク回路４０１〜４０ｎが外部アドレス信号Ａ０〜Ａｎの入力を遮断している期間には外部アドレス信号にノイズが入力されても誤ラッチは生じない。
In this case, when the write-back is completed and the
しかし、図９に示す構成ではマスクアドレス信号とラッチアドレス信号とが異ならないよう、信号ＡＭＡＳＫにより外部アドレス信号の入力を遮断させてから十分な期間後に信号ＲＡＬをＨレベルに設定してマスクアドレス信号をラッチする必要があるのでワード線の活性化が遅延する。また、信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎのいずれかが発生するまで再アクセスができないためアクセス遅延が生じる。 However, in the configuration shown in FIG. 9, the mask address signal is set to H level after a sufficient period of time after the input of the external address signal is blocked by the signal AMASK so that the mask address signal and the latch address signal are not different. Therefore, activation of the word line is delayed. In addition, an access delay occurs because re-access is not possible until any of the signals ZRATOR0 to ZRATORn is generated.
図１０は、図１の半導体記憶装置１のアドレス比較回路２２、期間設定回路４４、アドレス変化検知回路４５の構成を示す図である。図１０を参照して、外部アドレス信号Ａ０〜Ａｎとラッチアドレス信号ＬＡ０〜ＬＡｎとをそれぞれ比較するためのＥＸＯＲ回路２２１〜２２ｎが設けられる。ＥＸＯＲ回路２２１〜２２ｎのそれぞれから信号ＤＩＦＡ０〜ＤＩＦＡｎが出力される。ＥＸＯＲ回路２２１〜２２ｎは図１のアドレス比較回路２２に含まれる。たとえば外部アドレス信号Ａ０とラッチアドレス信号ＬＡ０とが異なる場合に信号ＤＩＦＡ０がＨレベルに変化する。
FIG. 10 is a diagram showing the configuration of the
期間設定回路４４は信号ＲＸＴＭを受けて、信号ＣＯＭＰＥＮＢを出力する。期間設定回路４４は信号ＲＸＴＭの立ち上がりのみを遅延させ、立ち下がりを遅延させない遅延回路ＲＤ１と、遅延回路ＲＤ１の出力を反転させるインバータＩＮＶＡと、信号ＲＸＴＭおよびインバータＩＮＶＡの出力を受けるＮＡＮＤ回路ＮＡ３と、ＮＡＮＤ回路ＮＡ３の出力を反転させて信号ＣＯＭＰＥＮＢを出力するインバータＩＮＶＢとを含む。
The
アドレス変化検知回路４５はＮＡＮＤ回路Ｎ１１〜Ｎ１ｎを含む。ＮＡＮＤ回路Ｎ１１〜Ｎ１ｎは信号ＣＯＭＰＥＮＢを受ける。ＮＡＮＤ回路Ｎ１１〜Ｎ１ｎは信号ＤＩＦＡ０〜信号ＤＩＦＡｎのそれぞれに応じ、信号ＺＲＡＴＯＲＬ０〜ＺＲＡＴＯＲＬｎを出力する。
Address
ＡＴＤ集合回路４６はアドレス変化検知回路４５から出力される信号ＺＲＡＴＯＲＬ０〜ＺＲＡＴＯＲＬｎ，ＡＴＤ発生回路２１１〜２１ｎからそれぞれ出力される信号ＺＲＡＴＯＲ０〜ＺＲＡＴＯＲｎのいずれかがＬレベルに変化すると信号ＧＡＴＤを出力する。
The ATD set
なお、図１０に示す他の回路ブロックの構成は図８において対応する各回路ブロックの構成と同様であるので以後の説明は繰り返さない。 Since the configuration of the other circuit blocks shown in FIG. 10 is the same as the configuration of each corresponding circuit block in FIG. 8, the following description will not be repeated.
図１１は、図１のワード線活性化制御回路４１の構成の一例を示す図である。図１１を参照して、ワード線活性化制御回路４１はブロックＢＬＫ１〜ＢＬＫ７を含む。図１１において「ＲＤ」と示されるブロックは、信号の立ち上がりのみを遅延させ、立ち下がりを遅延させない遅延回路であり、「ＤＬ」と示されるブロックは入力信号を全体的に遅延させる遅延回路である。
FIG. 11 is a diagram showing an example of the configuration of the word line
ブロックＢＬＫ１は信号ＧＡＴＤ、チップイネーブル信号ＩＮＴＺＣＥ、信号ＲＸＴＭに応じ、信号ＭＡＴＤを出力する。信号ＭＡＴＤはワード線活性化制御回路４１の内部で処理を行なう際に動作タイミングを決定する信号である。
The block BLK1 outputs a signal MATD in response to the signal GATD, the chip enable signal INTZCE, and the signal RXTM. The signal MATD is a signal for determining the operation timing when processing is performed inside the word line
ブロックＢＬＫ１はＮＯＲ回路ＮＲ１１〜ＮＲ１３、インバータＩＮＶ１１〜ＩＮＶ１３、ＮＡＮＤ回路ＮＡ１１、遅延回路ＲＤ１１を含む。 The block BLK1 includes NOR circuits NR11 to NR13, inverters INV11 to INV13, a NAND circuit NA11, and a delay circuit RD11.
ＮＯＲ回路ＮＲ１１は信号ＧＡＴＤ、チップイネーブル信号ＩＮＴＺＣＥおよびＮＯＲ回路ＮＲ１２の出力を受ける。インバータＩＮＶ１１はＮＯＲ回路ＮＲ１１の出力を反転させ、信号ＭＡＴＤを出力する。インバータＩＮＶ１２は信号ＭＡＴＤを反転させる。ＮＯＲ回路ＮＲ１３はインバータＩＮＶ１２の出力と信号ＲＸＴＭとを受ける。遅延回路ＲＤ１１はＮＯＲ回路ＮＲ１３の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ１１はＮＯＲ回路ＮＲ１３の出力と遅延回路ＲＤ１１の出力とを受ける。インバータＩＮＶ１３はＮＡＮＤ回路ＮＡ１１の出力を反転させる。ＮＯＲ回路ＮＲ１２はＮＯＲ回路ＮＲ１１の出力とインバータＩＮＶ１３の出力とを受ける。 NOR circuit NR11 receives signal GATD, chip enable signal INTZCE, and the output of NOR circuit NR12. The inverter INV11 inverts the output of the NOR circuit NR11 and outputs a signal MATD. The inverter INV12 inverts the signal MATD. NOR circuit NR13 receives the output of inverter INV12 and signal RXTM. The delay circuit RD11 delays the rise of the output of the NOR circuit NR13. NAND circuit NA11 receives the output of NOR circuit NR13 and the output of delay circuit RD11. The inverter INV13 inverts the output of the NAND circuit NA11. The NOR circuit NR12 receives the output of the NOR circuit NR11 and the output of the inverter INV13.
ブロックＢＬＫ２は、信号ＭＡＴＤを反転させた信号（インバータＩＮＶ１２の出力）、信号ＺＥＱＳＴＡＲＴ，ＺＮＥＸＴＷＬを受け、信号ＺＡＴＤ，ＥＱ０，ＺＡＴＤ＿Ｆ，ＲＥＱＷＬを出力する。信号ＺＮＥＸＴＷＬは次に選択されるワード線を活性化することを要求する信号である。信号ＺＡＴＤ、ＥＱ０、ＺＡＴＤ＿Ｆの各々は信号ＭＡＴＤを遅延させた信号である。信号ＲＥＱＷＬはワード線の活性化を要求する信号である。なおこれらの信号はワード線活性化制御回路４１の内部で用いられる。
The block BLK2 receives a signal obtained by inverting the signal MATD (output of the inverter INV12) and the signals ZEQSTART and ZNEXTWL, and outputs signals ZATD, EQ0, ZATD_F, and REQWL. Signal ZNEXTWL is a signal requesting activation of the next selected word line. Each of the signals ZATD, EQ0, and ZATD_F is a signal obtained by delaying the signal MATD. Signal REQWL is a signal requesting activation of the word line. These signals are used inside the word line
ブロックＢＬＫ２は遅延回路ＲＤ２１，ＲＤ２２，Ｄ２１，Ｄ２２と、ＮＡＮＤ回路ＮＡ２１〜ＮＡ２５と、インバータＩＮＶ２１〜ＩＮＶ２５と、ＮＯＲ回路ＮＲ２１とを含む。 Block BLK2 includes delay circuits RD21, RD22, D21, D22, NAND circuits NA21-NA25, inverters INV21-INV25, and NOR circuit NR21.
遅延回路ＲＤ２１はインバータＩＮＶ１２の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ２１はインバータＩＮＶ１２の出力と遅延回路ＲＤ２１の出力を受ける。インバータＩＮＶ２１はＮＡＮＤ回路ＮＡ２１の出力を反転させる。インバータＩＮＶ２２，ＩＮＶ２３は直列に接続され、インバータＩＮＶ２２がインバータＩＮＶ２１の出力を受けるとインバータＩＮＶ２３は信号ＺＡＴＤを出力する。遅延回路Ｄ２１、Ｄ２２は信号ＺＡＴＤを遅延させて信号ＺＡＴＤ＿Ｆを出力する。インバータＩＮＶ２４は遅延回路Ｄ２１の出力を反転させて信号ＥＱ０を出力する。 The delay circuit RD21 delays the rise of the output of the inverter INV12. NAND circuit NA21 receives the output of inverter INV12 and the output of delay circuit RD21. The inverter INV21 inverts the output of the NAND circuit NA21. The inverters INV22 and INV23 are connected in series. When the inverter INV22 receives the output of the inverter INV21, the inverter INV23 outputs a signal ZATD. Delay circuits D21 and D22 delay signal ZATD and output signal ZATD_F. Inverter INV24 inverts the output of delay circuit D21 and outputs signal EQ0.
ＮＡＮＤ回路ＮＡ２２はインバータＩＮＶ２１の出力とＮＡＮＤ回路ＮＡ２３の出力とを受ける。ＮＡＮＤ回路ＮＡ２３はＮＡＮＤ回路ＮＡ２２の出力と信号ＺＥＱＳＴＡＲＴとを受ける。インバータＩＮＶ２５はＮＡＮＤ回路ＮＡ２２の出力を反転させる。遅延回路ＲＤ２２はインバータＩＮＶ２５の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ２４はインバータＩＮＶ２１の出力と遅延回路ＲＤ２２の出力とＮＡＮＤ回路ＮＡ２５の出力とを受ける。ＮＡＮＤ回路ＮＡ２５は信号ＮＥＸＴＷＬとＮＡＮＤ回路ＮＡ２４の出力とを受ける。ＮＯＲ回路ＮＲ２１は信号ＭＡＴＤとＮＡＮＤ回路ＮＡ２４の出力とを受けて信号ＲＥＱＷＬを出力する。 NAND circuit NA22 receives the output of inverter INV21 and the output of NAND circuit NA23. NAND circuit NA23 receives the output of NAND circuit NA22 and signal ZEQSTART. The inverter INV25 inverts the output of the NAND circuit NA22. The delay circuit RD22 delays the rise of the output of the inverter INV25. NAND circuit NA24 receives the output of inverter INV21, the output of delay circuit RD22, and the output of NAND circuit NA25. NAND circuit NA25 receives signal NEXTWL and the output of NAND circuit NA24. The NOR circuit NR21 receives the signal MATD and the output of the NAND circuit NA24 and outputs a signal REQWL.
ブロックＢＬＫ３は信号ＲＥＱＷＬと信号ＲＥＷＲＩＴＥとに応じて信号ＲＸＴＭを出力する。信号ＲＥＷＲＩＴＥは書戻し期間を設定する信号である。 The block BLK3 outputs a signal RXTM in response to the signal REQWL and the signal REWRITE. The signal REWRITE is a signal for setting a write back period.
ブロックＢＬＫ３はＮＯＲ回路ＮＲ３１，ＮＲ３２と、ＮＡＮＤ回路ＮＡ３１，ＮＡ３２と、インバータＩＮＶ３１，ＩＮＶ３２とを含む。ＮＯＲ回路ＮＲ３１は信号ＲＥＱＷＬとＮＯＲ回路ＮＲ３２の出力とを受ける。ＮＯＲ回路ＮＲ３２は信号ＲＥＷＲＩＴＥとＮＯＲ回路ＮＲ３１の出力とを受ける。ＮＡＮＤ回路ＮＡ３１はＮＯＲ回路ＮＲ３１の出力とＮＡＮＤ回路ＮＡ３２の出力とを受ける。ＮＡＮＤ回路ＮＡ３２はＮＯＲ回路ＮＲ３２の出力とＮＡＮＤ回路ＮＡ３１の出力とを受ける。インバータＩＮＶ３１，ＩＮＶ３２は直列に接続され、インバータＩＮＶ３１がＮＡＮＤ回路ＮＡ３１の出力を受けると、インバータＩＮＶ３２から信号ＲＸＴＭが出力される。 The block BLK3 includes NOR circuits NR31 and NR32, NAND circuits NA31 and NA32, and inverters INV31 and INV32. The NOR circuit NR31 receives the signal REQWL and the output of the NOR circuit NR32. NOR circuit NR32 receives signal REWRITE and the output of NOR circuit NR31. NAND circuit NA31 receives the output of NOR circuit NR31 and the output of NAND circuit NA32. NAND circuit NA32 receives the output of NOR circuit NR32 and the output of NAND circuit NA31. The inverters INV31 and INV32 are connected in series. When the inverter INV31 receives the output of the NAND circuit NA31, a signal RXTM is output from the inverter INV32.
ブロックＢＬＫ４はブロックＢＬＫ３から受ける信号ＲＸＴＭに応じて信号ＺＥＱＳＴＡＲＴを出力する。ブロックＢＬＫ４は信号ＲＸＴＭを反転させるインバータＩＮＶ４１と、インバータＩＮＶ４１の立ち上がりを遅延させる遅延回路ＲＤ４１と、インバータＩＮＶ４１の出力と遅延回路ＲＤ４１の出力とを受けて信号ＺＥＱＳＴＡＲＴを出力するＮＡＮＤ回路ＮＡ４１とを含む。 Block BLK4 outputs signal ZEQSTART in response to signal RXTM received from block BLK3. The block BLK4 includes an inverter INV41 that inverts the signal RXTM, a delay circuit RD41 that delays the rise of the inverter INV41, and a NAND circuit NA41 that receives the output of the inverter INV41 and the output of the delay circuit RD41 and outputs the signal ZEQSTART.
ブロックＢＬＫ５は信号ＺＥＱＳＴＡＲＴ，ＥＱ０に応じて信号ＺＥＱＥＮＤ、ＺＮＥＸＴＷＬを出力する。ブロックＢＬＫ５はインバータＩＮＶ５１〜ＩＮＶ５７、遅延回路ＲＤ５１〜ＲＤ５５、ＮＡＮＤ回路ＮＡ５１〜ＮＡ５５、ＮＯＲ回路ＮＲ５１を含む。 The block BLK5 outputs signals ZEQEND and ZNEXTWL in response to the signals ZEQSTART and EQ0. The block BLK5 includes inverters INV51 to INV57, delay circuits RD51 to RD55, NAND circuits NA51 to NA55, and a NOR circuit NR51.
インバータＩＮＶ５１は信号ＺＥＱＳＴＡＲＴを反転させる。遅延回路ＲＤ５１はインバータＩＮＶ５１の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ５１は遅延回路ＲＤ５１と、インバータＩＮＶ５１の出力とを受ける。インバータＩＮＶ５２はＮＡＮＤ回路ＮＡ５１の出力を反転させる。インバータＩＮＶ５３は信号ＥＱ０を反転させる。ＮＡＮＤ回路ＮＡ５２はインバータＩＮＶ５２の出力とインバータＩＮＶ５３の出力とを受ける。インバータＩＮＶ５４はＮＡＮＤ回路ＮＡ５２の出力を反転させる。遅延回路ＲＤ５２はインバータＩＮＶ５４の立ち上がりを遅延させる。ＮＯＲ回路ＮＲ５１は一方端に遅延回路ＲＤ５２の出力を受け、他方端に接地電位を受ける。 The inverter INV51 inverts the signal ZEQSTART. The delay circuit RD51 delays the rise of the inverter INV51. NAND circuit NA51 receives delay circuit RD51 and the output of inverter INV51. The inverter INV52 inverts the output of the NAND circuit NA51. Inverter INV53 inverts signal EQ0. NAND circuit NA52 receives the output of inverter INV52 and the output of inverter INV53. The inverter INV54 inverts the output of the NAND circuit NA52. The delay circuit RD52 delays the rise of the inverter INV54. The NOR circuit NR51 receives the output of the delay circuit RD52 at one end and the ground potential at the other end.
遅延回路ＲＤ５３はＮＯＲ回路ＮＲ５１の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ５３はＮＯＲ回路ＮＲ５１の出力と遅延回路ＲＤ５３の出力とを受ける。インバータＩＮＶ５５はＮＡＮＤ回路ＮＡ５３の出力を反転させる。 The delay circuit RD53 delays the rise of the output of the NOR circuit NR51. NAND circuit NA53 receives the output of NOR circuit NR51 and the output of delay circuit RD53. The inverter INV55 inverts the output of the NAND circuit NA53.
遅延回路ＲＤ５４はインバータＩＮＶ５５の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ５４はＮＯＲ回路ＮＲ５１の出力と遅延回路ＲＤ５４の出力とを受ける。インバータＩＮＶ５６，ＩＮＶ５７はＮＡＮＤ回路ＮＡ５４の出力に直列に接続され、信号ＺＥＱＥＮＤを出力する。 The delay circuit RD54 delays the rise of the output of the inverter INV55. NAND circuit NA54 receives the output of NOR circuit NR51 and the output of delay circuit RD54. The inverters INV56 and INV57 are connected in series to the output of the NAND circuit NA54 and output a signal ZEQEND.
遅延回路ＲＤ５５はインバータＩＮＶ５６の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ５５はＮＯＲ回路ＮＲ５１の出力と遅延回路ＲＤ５５の出力とを受ける。ＮＡＮＤ回路ＮＡ５５からは信号ＺＮＥＸＴＷＬが出力される。 The delay circuit RD55 delays the rise of the output of the inverter INV56. NAND circuit NA55 receives the output of NOR circuit NR51 and the output of delay circuit RD55. NAND circuit NA55 outputs signal ZNEXTWL.
ブロックＢＬＫ６は信号ＲＸＴＭに応じて信号ＲＥＷＲＩＴＥを出力する。ブロックＢＬＫ６は遅延回路ＲＤ６１〜ＲＤ６３、インバータＩＮＶ６１，ＩＮＶ６２、ＮＡＮＤ回路ＮＡ６１、ＮＯＲ回路ＮＲ６１を含む。 The block BLK6 outputs a signal REWRITE according to the signal RXTM. The block BLK6 includes delay circuits RD61 to RD63, inverters INV61 and INV62, a NAND circuit NA61, and a NOR circuit NR61.
遅延回路ＲＤ６１はインバータＩＮＶ４１の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ６１はインバータＩＮＶ４１の出力と遅延回路ＲＤ６１の出力とを受ける。遅延回路ＲＤ６２，ＲＤ６３はＮＡＮＤ回路ＮＡ６１の出力の立ち上がりを遅延させる。インバータＩＮＶ６１は信号ＲＸＴＭを反転させる。インバータＩＮＶ６２は遅延回路ＲＤ６３の出力を反転させる。ＮＯＲ回路ＮＲ６１はインバータＩＮＶ６１，ＩＮＶ６２の出力に応じて信号ＲＥＷＲＩＴＥを出力する。 The delay circuit RD61 delays the rise of the output of the inverter INV41. NAND circuit NA61 receives the output of inverter INV41 and the output of delay circuit RD61. Delay circuits RD62 and RD63 delay the rise of the output of NAND circuit NA61. The inverter INV61 inverts the signal RXTM. The inverter INV62 inverts the output of the delay circuit RD63. The NOR circuit NR61 outputs a signal REWRITE according to the outputs of the inverters INV61 and INV62.
ブロックＢＬＫ７は信号ＲＸＴＭ，ＺＡＴＤ＿Ｆ，ＥＱ０に応じて信号ＲＡＬ，ＲＡＤＥを出力する。ブロックＢＬＫ７はインバータＩＮＶ７１〜ＩＮＶ７４、遅延回路Ｄ７１，ＲＤ７１，ＲＤ７２、ＮＡＮＤ回路ＮＡ７１〜ＮＡ７４を含む。 The block BLK7 outputs signals RAL and RADE in response to the signals RXTM, ZATD_F, and EQ0. Block BLK7 includes inverters INV71-INV74, delay circuits D71, RD71, RD72, and NAND circuits NA71-NA74.
インバータＩＮＶ７１は信号ＲＸＴＭを反転させる。遅延回路Ｄ７１はインバータＩＮＶ７１の出力を遅延させる。遅延回路ＲＤ７１は遅延回路Ｄ７１の出力の立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ７１は遅延回路Ｄ７１の出力と遅延回路ＲＤ７１の出力とを受ける。インバータＩＮＶ７２はＮＡＮＤ回路ＮＡ７１の出力を反転させる。 The inverter INV71 inverts the signal RXTM. The delay circuit D71 delays the output of the inverter INV71. The delay circuit RD71 delays the rise of the output of the delay circuit D71. NAND circuit NA71 receives the output of delay circuit D71 and the output of delay circuit RD71. The inverter INV72 inverts the output of the NAND circuit NA71.
インバータＩＮＶ７３は信号ＥＱ０を反転させる。ＮＡＮＤ回路ＮＡ７２は信号ＺＡＴＤ＿ＦとインバータＩＮＶ７３の出力とを受ける。ＮＡＮＤ回路ＮＡ７３はインバータＩＮＶ７２の出力とＮＡＮＤ回路ＮＡ７２の出力とを受けて信号ＲＡＬを出力する。 Inverter INV73 inverts signal EQ0. NAND circuit NA72 receives signal ZATD_F and the output of inverter INV73. NAND circuit NA73 receives the output of inverter INV72 and the output of NAND circuit NA72 and outputs signal RAL.
遅延回路ＲＤ７２は信号ＲＡＬの立ち上がりを遅延させる。ＮＡＮＤ回路ＮＡ７４は信号ＲＡＬと遅延回路ＲＤ７２の出力とを受ける。インバータＩＮＶ７４はＮＡＮＤ回路ＮＡ７４の出力を反転させて信号ＲＡＤＥを出力する。 Delay circuit RD72 delays the rise of signal RAL. NAND circuit NA74 receives signal RAL and the output of delay circuit RD72. The inverter INV74 inverts the output of the NAND circuit NA74 and outputs a signal RADE.
次に、図１１に示すワード線活性化制御回路４１の動作の詳細を説明する。
図１２は、基本動作におけるワード線活性化制御回路４１の各信号の変化を示す図である。図１２を参照して、図５に示す信号に加えて、信号ＭＡＴＤ、ＲＥＱＷＬ，ＲＥＷＲＩＴＥ，ＺＮＥＸＴＷＬ，ＺＡＴＤ，ＥＱ０，ＺＡＴＤ＿Ｆ，ＲＡＤＥが示される。時刻Ｔ１〜時刻Ｔ６は図５の時刻Ｔ１〜時刻Ｔ６にそれぞれ対応する。なお、以下では主にワード線活性化制御回路４１の内部に用いられる信号の変化について説明する。
Next, details of the operation of the word line
FIG. 12 is a diagram showing changes in each signal of the word line
時刻Ｔ１において信号ＧＡＴＤの立ち上がりに応じ、信号ＲＸＴＭが立ち下がる。この変化は信号ＧＡＴＤの立ち上がりに応じて信号ＭＡＴＤ，ＲＥＱＷＬ，ＲＸＴＭが順次変化することによる。信号ＧＡＴＤの立ち上がりに応じて信号ＭＡＴＤが立ち上がる。信号ＭＡＴＤの立ち上がりに応じて信号ＲＥＱＷＬが立ち下がる。 At time T1, the signal RXTM falls in response to the rise of the signal GATD. This change is due to the fact that signals MATD, REQWL, and RXTM sequentially change in response to the rise of signal GATD. The signal MATD rises in response to the rise of the signal GATD. The signal REQWL falls in response to the rise of the signal MATD.
また、時刻Ｔ１において信号ＭＡＴＤが立ち上がると信号ＺＡＴＤ，ＥＱ０，ＺＡＴＤ＿Ｆが順次変化する。信号ＭＡＴＤの立ち上がりに応じて信号ＺＡＴＤは立ち下がる。信号ＺＡＴＤの立ち下がりに応じて信号ＥＱ０が立ち上がる。信号ＥＱ０の立ち上がりに応じて信号ＺＡＴＤ＿Ｆが立ち下がる。 Further, when the signal MATD rises at time T1, the signals ZATD, EQ0, and ZATD_F change sequentially. The signal ZATD falls in response to the rise of the signal MATD. The signal EQ0 rises in response to the fall of the signal ZATD. The signal ZATD_F falls in response to the rise of the signal EQ0.
時刻Ｔ２では信号ＲＸＴＭの立下りに応じて信号ＲＡＬが立ち下がる。信号ＲＡＬの立ち下がりに応じて信号ＲＡＤＥが立ち下がる。信号ＲＡＤＥがＬレベルである期間はアドレス活性化回路２３が動作しない期間である。
At time T2, the signal RAL falls in response to the fall of the signal RXTM. The signal RADE falls in response to the fall of the signal RAL. The period when the signal RADE is at the L level is a period during which the
また、信号ＲＸＴＭの立ち下がりに応じて信号ＲＥＷＲＩＴＥが立ち下がる。信号ＲＸＴＭが立ち上がることによりワード線ＷＬが活性化されてから読出期間が経過すると、信号ＲＥＷＲＩＴＥが立ち上がる。信号ＲＸＴＭがＨレベルであり、かつ、信号ＲＥＷＲＩＴＥがＬレベルである期間（時刻Ｔ５〜時刻Ｔ６の期間）が読出期間である。 Further, the signal REWRITE falls in response to the fall of the signal RXTM. When the read period elapses after the word line WL is activated by the rise of the signal RXTM, the signal REWRITE rises. A period during which signal RXTM is at H level and signal REWRITE is at L level (time T5 to time T6) is a reading period.
時刻Ｔ２において信号ＧＡＴＤが立ち下がると、時刻Ｔ３で信号ＲＡＬが立ち上がる。この変化は、信号ＧＡＴＤの立ち下がりに応じて信号ＭＡＴＤ，ＺＡＴＤ，ＥＱ０、ＺＡＴＤ＿Ｆ，ＲＡＬが順次変化することによる。信号ＧＡＴＤの立ち下がりに応じて信号ＭＡＴＤが立ち下がる。信号ＭＡＴＤの立下りに応じて信号ＺＡＴＤが立ち上がる。信号ＺＡＴＤの立ち上がりに応じて信号ＥＱ０が立ち下がる。 When the signal GATD falls at time T2, the signal RAL rises at time T3. This change is due to the fact that signals MATD, ZATD, EQ0, ZATD_F, and RAL sequentially change in response to the fall of signal GATD. The signal MATD falls in response to the fall of the signal GATD. The signal ZATD rises in response to the fall of the signal MATD. The signal EQ0 falls in response to the rise of the signal ZATD.
信号ＥＱ０の立ち下がりに応じて信号ＺＡＴＤ＿Ｆが立ち上がる。信号ＺＡＴＤ＿Ｆの立ち上がりに応じて信号ＲＡＬが立ち上がる。信号ＲＡＬの立ち上がりに応じて信号ＲＡＤＥが立ち上がる。アドレス活性化回路２３は信号ＲＡＤＥがＨレベルに変化すると、ラッチアドレスに基づいて内部アドレス信号を生成する。
The signal ZATD_F rises in response to the fall of the signal EQ0. The signal RAL rises in response to the rise of the signal ZATD_F. The signal RADE rises in response to the rise of the signal RAL. When the signal RADE changes to H level, the
また、信号ＥＱ０が立ち下がると、信号ＺＥＱＥＮＤ，ＺＮＥＸＴＷＬ，ＲＥＱＷＬ，ＲＸＴＭが順次変化する。信号ＥＱ０の立ち下がりに応じて信号ＺＥＱＥＮＤが立ち下がる。信号ＺＥＱＥＮＤの立ち下がりに応じて信号ＺＮＥＸＴＷＬが立ち下がる。信号ＺＮＥＸＴＷＬの立ち下がりに応じて信号ＲＥＱＷＬが立ち上がる。信号ＲＥＱＷＬの立ち上がりに応じて信号ＲＸＴＭが立ち上がる。 Further, when the signal EQ0 falls, the signals ZEQEND, ZNEXTWL, REQWL, RXTM change sequentially. The signal ZEQEND falls in response to the fall of the signal EQ0. The signal ZNEXTWL falls in response to the fall of the signal ZEQEND. The signal REQWL rises in response to the fall of the signal ZNEXTWL. The signal RXTM rises in response to the rise of the signal REQWL.
時刻Ｔ５において信号ＲＸＴＭが立ち上がると、時刻Ｔ６において信号ＲＥＷＲＩＴＥが立ち上がる。また、信号ＺＮＥＸＴＷＬは信号ＺＥＱＥＮＤの立ち上がりに応じて立ち上がる。 When signal RXTM rises at time T5, signal REWRITE rises at time T6. The signal ZNEXTWL rises in response to the rise of the signal ZEQEND.
図１３は、ワード線活性化期間中に信号ＧＡＴＤが発生したときのワード線活性化制御回路４１の各信号の変化を示す図である。図１３を参照して、時刻Ｔ１〜時刻Ｔ６における各信号の変化は図１２における時刻Ｔ１〜時刻Ｔ６における各信号の変化と同様であるので以後の説明は繰り返さない。時刻Ｔ５においてＺＲＡＴＯＲＬ０がＬレベルに変化することにより、信号ＧＡＴＤが立ち上がる。信号ＧＡＴＤの立ち上がりに応じ、信号ＭＡＴＤが立ち上がる。
FIG. 13 is a diagram showing changes in each signal of the word line
この信号ＭＡＴＤの立ち上がりに応じ、時刻Ｔ５では信号ＲＥＱＷＬが立ち下がり、時刻Ｔ６では信号ＲＥＷＲＩＴＥの立ち上がりに応じて信号ＲＸＴＭが立ち下がる。信号ＲＸＴＭが立ち下がった以後、各信号は時刻Ｔ１〜時刻Ｔ６における変化と同様の変化を時刻Ｔ６〜時刻Ｔ１１において繰り返す。よって、時刻Ｔ６〜時刻Ｔ１１における各信号の変化の説明は以後繰り返さない。 In response to the rise of the signal MATD, the signal REQWL falls at the time T5, and at the time T6, the signal RXTM falls in response to the rise of the signal REWRITE. After the signal RXTM falls, each signal repeats the same change from time T1 to time T6 from time T6 to time T11. Therefore, description of changes in each signal from time T6 to time T11 will not be repeated hereinafter.
以上のように実施の形態１によれば、外部アドレス信号とラッチアドレス信号とを比較し、外部アドレスとラッチアドレス信号とが異なる場合にはワード線活性化期間内にＡＴＤ信号を発生させて外部アドレスを再度ラッチすることにより、アクセス遅延を防ぐことができるとともに誤動作を防ぐことができる。 As described above, according to the first embodiment, the external address signal and the latch address signal are compared, and if the external address and the latch address signal are different, the ATD signal is generated within the word line activation period to By latching the address again, an access delay can be prevented and a malfunction can be prevented.
［実施の形態２］
実施の形態２の半導体記憶装置の全体構成は図１に示す半導体記憶装置１の構成と同様であるので以後の説明は繰り返さない。実施の形態２では実施の形態１よりも誤動作が生じる可能性を低くすることができる。
[Embodiment 2]
Since the overall configuration of the semiconductor memory device of the second embodiment is similar to the configuration of
図１４は、実施の形態２において、アドレス端子１２に対するアドレスラッチ回路２０、およびＡＴＤ発生回路２１の接続を説明する図である。図１４を参照して、アドレスラッチ回路２０１〜２０ｎ（複数のラッチ部）のそれぞれの入力部に接続される複数の配線Ｌ１が設けられる。また、ＡＴＤ発生回路２１１〜２１ｎ（複数の検知部）のそれぞれの入力部に接続される複数の配線Ｌ２１および複数の配線Ｌ２２が設けられる。各複数の配線Ｌ２１は配線Ｌ１上のノードＮ１とノードＮ２とを接続する。各複数の配線Ｌ２１はノードＮ２と各ＡＴＤ発生回路の入力部とを接続する。なお、配線Ｌ１は本発明における「第１の配線」に相当し、配線Ｌ２１，Ｌ２２はは本発明における「第２の配線」に相当する。配線Ｌ１においてノードＮ１からアドレスラッチ回路までの配線Ｌ１２の長さは配線Ｌ２１，Ｌ２２の長さの合計に等しい。
FIG. 14 is a diagram illustrating connection of
以下、アドレスラッチ回路２０１およびＡＴＤ発生回路２１１を例に実施の形態２による効果について説明する。入力端子からノードＮ１までの配線Ｌ１１はアドレスラッチ回路２０１とＡＴＤ発生回路２１１とに共用される。配線Ｌ１１の寄生抵抗ＲＰ１，寄生容量ＣＰ１１，ＣＰ１２により、外部アドレス信号Ａ０が減衰したとしてもこの影響は無視できる。
Hereinafter, the effect of the second embodiment will be described using the
しかしながら、配線Ｌ１２に生じる寄生抵抗ＲＰ２および寄生容量ＣＰ２１，ＣＰ２２と、配線Ｌ２１およびＬ２２に生じる寄生抵抗ＲＰ３および寄生容量ＣＰ３１，ＣＰ３２とが異なる場合、アドレス端子１２からアドレスラッチ回路２０の入力部までの入力信号の減衰度と、アドレス端子１２からＡＴＤ発生回路２１の入力部までの入力信号の減衰度とが異なる。このため外部アドレスにノイズが入力されると各回路の入力部における入力信号のレベルに違いが生じることにより、誤動作が生じる可能性が高くなる。
However, when the parasitic resistance RP2 and the parasitic capacitances CP21 and CP22 generated in the wiring L12 and the parasitic resistance RP3 and the parasitic capacitances CP31 and CP32 generated in the wirings L21 and L22 are different from each other, from the
配線Ｌ１２の長さが配線Ｌ２１および配線Ｌ２２の長さの合計に等しくなるようこれらの配線を形成することにより、寄生抵抗ＲＰ２と寄生抵抗ＲＰ３とをほぼ等しくさせるとともに、寄生容量ＣＰ２１，ＣＰ２２の容量値のそれぞれを寄生容量ＣＰ３１，ＣＰ３２の容量値とほぼ等しくさせることによって、アドレスラッチ回路２０１の入力信号とＡＴＤ発生回路２１１の入力信号とが互いに等しいレベルになるので誤動作を発生する可能性を低くすることができる。
By forming these wirings so that the length of the wiring L12 is equal to the sum of the lengths of the wiring L21 and the wiring L22, the parasitic resistance RP2 and the parasitic resistance RP3 are made substantially equal, and the capacitances of the parasitic capacitances CP21 and CP22. By making each of the values substantially equal to the capacitance values of the parasitic capacitances CP31 and CP32, the input signal of the
なお、配線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２は互いに同一の配線層に形成される金属配線であってもよいし、多層配線であってもよい。多層配線である場合には各配線層における長さが等しくなるように配線Ｌ１２，Ｌ２１，Ｌ２２が形成される。 Note that the wirings L11, L12, L21, and L22 may be metal wirings formed in the same wiring layer, or may be multilayer wirings. In the case of multilayer wiring, the wirings L12, L21, and L22 are formed so that the lengths in the respective wiring layers are equal.
なお、寄生抵抗ＲＰ２，ＲＰ３や寄生容量ＣＰ２１，ＣＰ２２，ＣＰ３１，ＣＰ３２をできるだけ小さくするため、たとえば配線Ｌ１２の長さ（配線Ｌ２１と配線Ｌ２２とを合わせた長さ）は配線Ｌ１１の長さあるいはノードＮ２からアドレス比較回路２２までの配線Ｌ４の長さよりも短いことが好ましい。
In order to make the parasitic resistances RP2, RP3 and the parasitic capacitances CP21, CP22, CP31, CP32 as small as possible, for example, the length of the wiring L12 (the total length of the wiring L21 and the wiring L22) is the length of the wiring L11 or the node. It is preferable that the length of the wiring L4 from N2 to the
以上のように実施の形態２によれば、アドレス端子からアドレスラッチ回路までの配線の長さとアドレス端子１２からＡＴＤ発生回路２１までの配線の長さとを等しくさせることにより、実施の形態１よりも誤動作を発生させる可能性を下げることが可能になる。
As described above, according to the second embodiment, the length of the wiring from the address terminal to the address latch circuit and the length of the wiring from the
なお、実施の形態１，２では本発明の半導体記憶装置の一例として非同期式のＳＲＡＭを示した。ただし本発明は読出後にデータを再書込みする非同期式の半導体記憶装置に適用が可能である。よって、本発明は、たとえば内部のメモリセルとしてはＤＲＡＭ(Dynamic Random Access Memory)セルが用いられ、入力される制御信号およびアドレス信号などを規定する外部インタフェースとしては、クロックに同期しない非同期のインタフェースが用いられる擬似ＳＲＡＭ等にも適用できる。 In the first and second embodiments, an asynchronous SRAM is shown as an example of the semiconductor memory device of the present invention. However, the present invention can be applied to an asynchronous semiconductor memory device in which data is rewritten after reading. Therefore, in the present invention, for example, a DRAM (Dynamic Random Access Memory) cell is used as an internal memory cell, and an asynchronous interface that does not synchronize with a clock is used as an external interface that defines an input control signal and an address signal. The present invention can also be applied to a pseudo SRAM used.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ 半導体記憶装置、１２ アドレス端子、１６ 制御信号端子、１８ データ入出力端子、２０ アドレスラッチ回路、２１ ＡＴＤ発生回路、２２ アドレス比較回路、２３ アドレス活性化回路、２６ 制御信号バッファ、２８ データ入出力回路、３０ 行デコーダ、３２ 列デコーダ、３４ センスアンプ／ライトドライバ、３６ メモリセルアレイ、３８ ビット線イコライズ回路、４０ 制御回路、４１ ワード線活性化制御回路、４２ ＳＡ／ＷＤ制御回路、４３ データ入出力制御回路、４４ 期間設定回路、４５ アドレス変化検知回路、４６ ＡＴＤ集合回路、１１０，１１２ ＰチャネルＴＦＴ、１０２〜１０８ ＮチャネルＭＯＳトランジスタ、１１４，１１６ キャパシタ、１１８，１２０ 記憶ノード、１２２ 電源ノード、１２４ 接地ノード、２０１〜２０ｎ アドレスラッチ回路、２１１〜２１ｎ ＡＴＤ発生回路、２２１-２２ｎ ＥＸＯＲ回路、２３１〜２３ｎ アドレス活性化回路、４０１〜４０ｎ アドレスマスク回路、ＢＩＴ，／ＢＩＴ ビット線、ＢＬＫ１〜ＢＬＫ７ ブロック、ＢＬＰ ビット線対、Ｃ１，Ｃ２ 曲線、ＣＩＮＶ１，ＣＩＮＶ２ クロックドインバータ、ＣＰ セルプレート、ＣＰ１１，ＣＰ１２，ＣＰ２１，ＣＰ２２，ＣＰ３１，ＣＰ３２ 寄生容量、ＩＮＶ１〜ＩＮＶ７４，ＩＮＶＡ，ＩＮＶＢ インバータ、Ｌ１，Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ４ 配線、ＭＣ メモリセル、Ｎ１，Ｎ２ ノード、Ｎ１１〜Ｎ１ｎ ＮＡＮＤ回路、ＮＡ１〜ＮＡ７４ ＮＡＮＤ回路、ＮＲ１１〜ＮＲ６１ ＮＯＲ回路、ＲＤ１〜ＲＤ７２，Ｄ２１，Ｄ２２ 遅延回路、ＲＰ１〜ＲＰ３ 寄生抵抗、ＷＬ ワード線。 DESCRIPTION OF SYMBOLS 1 Semiconductor memory device, 12 address terminal, 16 control signal terminal, 18 data input / output terminal, 20 address latch circuit, 21 ATD generation circuit, 22 address comparison circuit, 23 address activation circuit, 26 control signal buffer, 28 data input / output Circuit, 30 row decoder, 32 column decoder, 34 sense amplifier / write driver, 36 memory cell array, 38 bit line equalize circuit, 40 control circuit, 41 word line activation control circuit, 42 SA / WD control circuit, 43 data input / output Control circuit, 44 period setting circuit, 45 address change detection circuit, 46 ATD collective circuit, 110, 112 P-channel TFT, 102 to 108 N-channel MOS transistor, 114, 116 capacitor, 118, 120 storage node, 122 power supply node, 1 4 ground node, 201 to 20n address latch circuit, 211 to 21n ATD generation circuit, 221-22n EXOR circuit, 231 to 23n address activation circuit, 401 to 40n address mask circuit, BIT, / BIT bit line, BLK1 to BLK7 block , BLP bit line pair, C1, C2 curve, CINV1, CINV2 clocked inverter, CP cell plate, CP11, CP12, CP21, CP22, CP31, CP32 parasitic capacitance, INV1-INV74, INVA, INVB inverter, L1, L11, L12 , L21, L22, L4 wiring, MC memory cell, N1, N2 node, N11-N1n NAND circuit, NA1-NA74 NAND circuit, NR11-NR61 NOR circuit, RD1-RD72, D21, D22 delay circuit, RP1 to RP3 parasitic resistance, WL word line.
Claims (5)
前記複数のメモリセルの各行に対応して配置される複数のワード線と、
前記複数のメモリセルの各列に対応して配置される複数のビット線対と、
外部アドレス信号をラッチしてラッチアドレス信号を生成するラッチ回路と、
前記ラッチアドレス信号に応じて内部アドレス信号を生成するアドレス活性化回路と、
前記内部アドレス信号に応じて、前記複数のワード線の中から対象のワード線を選択する行選択回路と、
前記内部アドレス信号に応じて、前記複数のビット線対の中から対象のビット線対を選択する列選択回路と、
前記複数のメモリセルのうち、前記対象のワード線および前記対象のビット線対に対応するメモリセルからデータを読出す読出回路と、
前記外部アドレス信号と前記ラッチアドレス信号とを比較する比較回路と、
前記比較回路から出力される比較結果を受け、前記外部アドレス信号と前記ラッチアドレス信号とが異なることの検知を行なうと、前記外部アドレス信号を再度ラッチするよう前記ラッチ回路に指示する制御回路とを備え、
前記制御回路は、前記対象のワード線が活性化されている期間内に前記検知を行なう、半導体記憶装置。 A plurality of memory cells arranged in a matrix, each storing data;
A plurality of word lines arranged corresponding to each row of the plurality of memory cells;
A plurality of bit line pairs arranged corresponding to each column of the plurality of memory cells;
A latch circuit that latches an external address signal and generates a latch address signal;
An address activation circuit for generating an internal address signal in response to the latch address signal;
A row selection circuit that selects a target word line from the plurality of word lines in response to the internal address signal;
In response to the internal address signal, a column selection circuit that selects a target bit line pair from the plurality of bit line pairs;
A read circuit for reading data from a memory cell corresponding to the target word line and the target bit line pair among the plurality of memory cells;
A comparison circuit for comparing the external address signal and the latch address signal;
A control circuit for instructing the latch circuit to latch the external address signal again upon detecting that the external address signal is different from the latch address signal in response to the comparison result output from the comparison circuit; Prepared ,
The semiconductor memory device , wherein the control circuit performs the detection within a period in which the target word line is activated .
前記複数のメモリセルの各行に対応して配置される複数のワード線と、
前記複数のメモリセルの各列に対応して配置される複数のビット線対と、
外部アドレス信号をラッチしてラッチアドレス信号を生成するラッチ回路と、
前記ラッチアドレス信号に応じて内部アドレス信号を生成するアドレス活性化回路と、
前記内部アドレス信号に応じて、前記複数のワード線の中から対象のワード線を選択する行選択回路と、
前記内部アドレス信号に応じて、前記複数のビット線対の中から対象のビット線対を選択する列選択回路と、
前記複数のメモリセルのうち、前記対象のワード線および前記対象のビット線対に対応するメモリセルからデータを読出す読出回路と、
前記外部アドレス信号と前記ラッチアドレス信号とを比較する比較回路と、
前記比較回路から出力される比較結果を受け、前記外部アドレス信号と前記ラッチアドレス信号とが異なることの検知を行なうと、前記外部アドレス信号を再度ラッチするよう前記ラッチ回路に指示する制御回路とを備え、
前記制御回路は、
前記対象のワード線が活性化される期間を設定する活性化信号を、前記外部アドレス信号がラッチされた状態で出力し、開始信号に応じて前記外部アドレス信号を再度ラッチするよう前記ラッチ回路に指示する活性化制御回路と、
前記活性化信号に応じ、前記比較結果の有効期間を、前記対象のワード線が活性化される期間内に設定する設定信号を出力する期間設定回路と、
前記比較結果と前記設定信号とを受け、前記有効期間内に前記外部アドレス信号と前記ラッチアドレス信号とが異なる場合に第１のアドレス変化検知信号を出力する第１の変化検知回路と、
前記第１のアドレス変化検知信号に応じて前記開始信号を出力する開始信号発生回路とを含む、半導体記憶装置。 A plurality of memory cells arranged in a matrix, each storing data;
A plurality of word lines arranged corresponding to each row of the plurality of memory cells;
A plurality of bit line pairs arranged corresponding to each column of the plurality of memory cells;
A latch circuit that latches an external address signal and generates a latch address signal;
An address activation circuit for generating an internal address signal in response to the latch address signal;
A row selection circuit that selects a target word line from the plurality of word lines in response to the internal address signal;
In response to the internal address signal, a column selection circuit that selects a target bit line pair from the plurality of bit line pairs;
A read circuit for reading data from a memory cell corresponding to the target word line and the target bit line pair among the plurality of memory cells;
A comparison circuit for comparing the external address signal and the latch address signal;
A control circuit for instructing the latch circuit to latch the external address signal again upon detecting that the external address signal is different from the latch address signal in response to the comparison result output from the comparison circuit; Prepared,
The control circuit includes:
An activation signal for setting a period during which the target word line is activated is output in a state where the external address signal is latched, and the latch circuit is re-latched in response to a start signal. An activation control circuit to direct;
A period setting circuit that outputs a setting signal that sets an effective period of the comparison result within a period in which the target word line is activated in accordance with the activation signal;
A first change detection circuit that receives the comparison result and the setting signal, and outputs a first address change detection signal when the external address signal and the latch address signal are different within the valid period;
And a start signal generating circuit for outputting the start signal in response to said first address change detection signal, the semi-conductor storage device.
前記開始信号発生回路は、さらに、前記第２のアドレス変化検知信号に応じて前記開始信号を出力する、請求項３に記載の半導体記憶装置。 The semiconductor memory device further includes a second change detection circuit that detects a change in the external address signal and outputs a second address change detection signal.
The semiconductor memory device according to claim 3 , wherein the start signal generation circuit further outputs the start signal in response to the second address change detection signal.
前記半導体記憶装置は、
前記複数のアドレス信号をそれぞれ伝達する複数の第１の配線と、
前記複数の第１の配線にそれぞれ接続される複数の第２の配線とをさらに備え、
前記ラッチ回路は、前記複数の第１の配線にそれぞれ接続される複数のラッチ部を有し、
前記第２の変化検知回路は、前記複数の第２の配線にそれぞれ接続される複数の検知部を有し、
各前記複数の第１の配線において、各前記複数のラッチ部から各前記複数の第２の配線が接続されるノードまでの長さは、各前記複数の第２の配線の長さに等しい、請求項４に記載の半導体記憶装置。 The external address signal has a plurality of address signals,
The semiconductor memory device
A plurality of first wirings respectively transmitting the plurality of address signals;
A plurality of second wirings respectively connected to the plurality of first wirings;
The latch circuit has a plurality of latch portions respectively connected to the plurality of first wirings,
The second change detection circuit has a plurality of detection units respectively connected to the plurality of second wirings,
In each of the plurality of first wirings, a length from each of the plurality of latch portions to a node to which the plurality of second wirings are connected is equal to a length of each of the plurality of second wirings. The semiconductor memory device according to claim 4 .
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