JP4750446B2 - 半導体集積回路 - Google Patents
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Description
以上のような構成の半導体集積回路では、レジスタの下位側がデータバスに直接接続されているため、バスマスタによるレジスタの下位側のみへのアクセスを、データバスと同一データ幅のレジスタを有するマクロブロックと同一のタイミングで実施できる。従って、データバスと同一データ幅のレジスタを有するマクロブロックに対する既存のテストパターンをそのまま流用して、データバスより大きいデータ幅のレジスタを有するマクロブロックをテストできる。すなわち、データバスと同一データ幅のレジスタを有するマクロブロックと、データバスより大きいデータ幅のレジスタを有するマクロブロックとでテストパターンを共通化できる。また、レジスタの下位側のみへのアクセスが必要な場合に、レジスタの上位側および下位側の双方にアクセスする必要はないため、時間的な無駄を省くことができる。
リソース54は、ライトバッファWBn、バッファステータスフラグBSFn、論理レベルフラグLLFn(第2記憶回路)、セレクタ回路SELn、16ビットレジスタREGnおよびリードバッファRBnを有している。論理レベルフラグLLFnは、例えば1本のレジスタとして構成され、アドレス信号ADがそのレジスタに割り当てられたアドレスを示し、かつライト信号WRLが活性化されているときに、データバスDBにおける対応するビットのデータを取り込む。論理レベルフラグLLFnは、アドレス信号ADがそのレジスタに割り当てられたアドレスを示し、かつリード信号RDLが活性化されているときに、データをデータバスDBにおける対応するビットに出力する。論理レベルフラグLLFnは、CPU12がデータバスDBを介してデータ”1”をライトすることでセットされ、CPU12がデータバスDBを介してデータ”0”をライトすることでリセットされる。従って、論理レベルフラグLLFnは、”論理1”または”論理0”のいずれかを示す。レジスタREGnは、カウンタ機能を有していないことを除いて、第1実施形態のカウンタCNTnと同一である。
第1〜第5実施形態では、CPU12が、カウンタCNTn(またはレジスタREGn)の上位側にアクセスするときにリード信号RDHを活性化させ、カウンタCNTn(またはレジスタREGn)の下位側にアクセスするときにリード信号RDLを活性化させる例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、CPU12が、カウンタCNTn(またはレジスタREGn)の上位側にアクセスするとき、またはカウンタCNTn(またはレジスタREGn)の下位側にアクセスするときのいずれの場合にも、一本のリード信号を活性化させるようにしてもよい。
12 CPU
14、24、34、44 タイマ
54 リソース
AD アドレス信号
ALL0、ALL1 データ
BSF1、BSF2 バッファステータスフラグ
CDF1、CDF2 カウント方向フラグ
CNT1、CNT2 カウンタ
DB データバス
LLF1、LLF2 論理レベルフラグ
RB1、RB2 リードバッファ
RBC 共通リードバッファ
RD1、RD2 内部リード信号
RDH、RDL リード信号
REG1、REG2 レジスタ
RWB1、RWB2、リードライトバッファ
RWBC 共通リードライトバッファ
S1、S2 セレクタ
SEL1、SEL2 セレクタ回路
WB1、WB2 ライトバッファ
WBC 共通ライトバッファ
WR1、WR2 内部ライト信号
WRH、WRL ライト信号
Claims (5)
- データバスと、
前記データバスと同一のデータ幅でアクセス動作するバスマスタと、
前記データバスより大きいデータ幅を有し、下位側が前記データバスに接続されるレジスタと、前記レジスタの上位側へのライトデータを格納するライトバッファと、前記レジスタの上位側からのリードデータを格納するリードバッファとを有するマクロブロックとを備え、
前記バスマスタは、前記レジスタの上位側および下位側の双方へのライトアクセスが必要である場合に前記レジスタの下位側を最後にアクセスし、前記レジスタの上位側および下位側の双方へのリードアクセスが必要である場合に前記レジスタの下位側を最初にアクセスし、
前記マクロブロックは、
前記バスマスタによる前記レジスタの上位側へのライトアクセスに応答して前記データバスのデータを前記ライトバッファに格納し、前記バスマスタによる前記レジスタの下位側へのライトアクセスに応答して、前記データバスのデータを前記レジスタの下位側にライトするとともに、前記ライトバッファのデータを前記レジスタの上位側にライトし、
前記バスマスタによる前記レジスタの下位側へのリードアクセスに応答して、前記レジスタの下位側のデータをリードして前記データバスに出力するとともに、前記レジスタの上位側のデータをリードして前記リードバッファに格納し、前記バスマスタによる前記レジスタの上位側へのリードアクセスに応答して前記リードバッファのデータを前記データバスに出力し、
前記マクロブロックは、
前記バスマスタによる前記レジスタの上位側へのライトアクセスの有無を示す第1記憶回路と、
論理1または論理0のいずれかを示す第2記憶回路と、
前記第1記憶回路がライトアクセス有りを示す場合、前記ライトバッファのデータを選択して出力し、前記第1記憶回路がライトアクセス無しを示す場合、前記第2記憶回路が示す論理に応じて全ビットが論理1を示す第1予約データまたは全ビットが論理0を示す第2予約データのいずれかを選択して前記ライトバッファのデータとして出力する選択回路とを備えることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記第2記憶回路は、前記バスマスタによりアクセスされるレジスタであることを特徴とする半導体集積回路。 - データバスと、
前記データバスと同一のデータ幅でアクセス動作するバスマスタと、
前記データバスより大きいデータ幅を有し、下位側が前記データバスに接続されるレジスタと、前記レジスタの上位側へのライトデータを格納するライトバッファと、前記レジスタの上位側からのリードデータを格納するリードバッファとを有するマクロブロックとを備え、
前記バスマスタは、前記レジスタの上位側および下位側の双方へのライトアクセスが必要である場合に前記レジスタの下位側を最後にアクセスし、前記レジスタの上位側および下位側の双方へのリードアクセスが必要である場合に前記レジスタの下位側を最初にアクセスし、
前記マクロブロックは、
前記バスマスタによる前記レジスタの上位側へのライトアクセスに応答して前記データバスのデータを前記ライトバッファに格納し、前記バスマスタによる前記レジスタの下位側へのライトアクセスに応答して、前記データバスのデータを前記レジスタの下位側にライトするとともに、前記ライトバッファのデータを前記レジスタの上位側にライトし、
前記バスマスタによる前記レジスタの下位側へのリードアクセスに応答して、前記レジスタの下位側のデータをリードして前記データバスに出力するとともに、前記レジスタの上位側のデータをリードして前記リードバッファに格納し、前記バスマスタによる前記レジスタの上位側へのリードアクセスに応答して前記リードバッファのデータを前記データバスに出力し、
前記マクロブロックは、
カウンタとして機能する前記レジスタと、
前記バスマスタによる前記レジスタの上位側へのライトアクセスの有無を示す第1記憶回路と、
前記レジスタのカウント方向を示す第2記憶回路と、
前記第1記憶回路がライトアクセス有りを示す場合、前記ライトバッファのデータを選択して出力し、前記第1記憶回路がライトアクセス無しを示す場合、前記第2記憶回路が示すカウント方向に応じて全ビットが論理1を示す第1予約データまたは全ビットが論理0を示す第2予約データのいずれかを選択して前記ライトバッファのデータとして出力する選択回路とを備えることを特徴とする半導体集積回路。 - 請求項3記載の半導体集積回路において、
前記選択回路は、前記第1記憶回路がライトアクセス無しを示す場合、第2記憶回路がアップカウントを示すときに前記第1予約データを選択し、第2記憶回路がダウンカウントを示すときに前記第2予約データを選択することを特徴とする半導体集積回路。 - 請求項1または請求項3記載の半導体集積回路において、
前記第1記憶回路は、前記バスマスタによる前記レジスタの上位側へのアクセス時にライトアクセス有りを示す状態に遷移し、前記バスマスタによる前記レジスタの下位側へのアクセス時にライトアクセス無しを示す状態に遷移することを特徴とする半導体集積回路。
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---|---|---|---|---|
JPH05143524A (ja) * | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | カウンタ制御方式 |
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- 2005-03-28 JP JP2005091782A patent/JP4750446B2/ja not_active Expired - Fee Related
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05143524A (ja) * | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | カウンタ制御方式 |
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