JP4749181B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4749181B2 JP4749181B2 JP2006058800A JP2006058800A JP4749181B2 JP 4749181 B2 JP4749181 B2 JP 4749181B2 JP 2006058800 A JP2006058800 A JP 2006058800A JP 2006058800 A JP2006058800 A JP 2006058800A JP 4749181 B2 JP4749181 B2 JP 4749181B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- main surface
- electrode
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
本発明の半導体装置の製造方法は、複数の半導体素子を形成した半導体ウェハの第一主面に、各半導体素子に対応させて突起電極を形成し、前記第一主面と相反する第二主面に金属層を形成する電極形成工程と、前記半導体ウェハをダイシングして個々の半導体素子ごとに個片化するダイシング工程と、リードフレームのダイパッドをなす金属板の所定の位置に個片化した前記半導体素子の複数個を突起電極で直列に接合するボンディング工程と、前記金属層を外部に露出させて前記金属板および前記半導体素子を封止用樹脂でモールドするモールド工程と、前記リードフレームをカットして個々の半導体装置に個片化するカット工程とを含むことを特徴とする双方向型の半導体装置の製造方法である。
また、本実施形態においては、一対の半導体素子3を内包する構成として説明したが、これに限定するものではなく、2以上の複数の半導体素子3を含む構成とすることが可能である。
2 金属層
3 半導体素子
4 金属板(ダイパッド)
5 封止用樹脂
6 双方向型半導体装置
7 半導体ウェハ
7a 第一主面
7b 第二主面
8 リードフレーム
101 半導体素子
102 ハンダ層
103 リードフレーム
104 樹脂モールド部
Claims (4)
- 双方向型の面実装型半導体装置であって、複数の両面電極型の半導体素子を金属板上に相互に離間して搭載し、前記両面電極型の半導体素子および前記金属板を封止用樹脂により被覆してなり、全ての前記両面電極型の半導体素子は第一主面が接合用電極をなして前記金属板を介して直列接続され、前記第一主面と相反する第二主面が外部電極として封止用樹脂の外部に露出することを特徴とする半導体装置。
- 前記第一主面が接合用電極としての突起電極をなし、前記第二主面が外部電極としての金属層をなすことを特徴とする請求項1に記載の半導体装置。
- 複数の半導体素子を形成した半導体ウェハの第一主面に、各半導体素子に対応させて突起電極を形成し、前記第一主面と相反する第二主面に金属層を形成する電極形成工程と、前記半導体ウェハをダイシングして個々の半導体素子ごとに個片化するダイシング工程と、リードフレームのダイパッドをなす金属板の所定の位置に個片化した前記半導体素子の複数個を突起電極で直列に接合するボンディング工程と、前記金属層を外部に露出させて前記金属板および前記半導体素子を封止用樹脂でモールドするモールド工程と、前記リードフレームをカットして個々の半導体装置に個片化するカット工程とを含むことを特徴とする双方向型の半導体装置の製造方法。
- 前記モールド工程において、前記リードフレームに接合した前記半導体素子の前記金属層の面に粘着シートを接着固定して後に、前記リードフレーム全体を一括して前記封止用樹脂でモールドし、前記カット工程において、前記半導体装置の外形寸法に合わせて前記封止用樹脂および前記リードフレームをダイシングして個々の半導体装置に個片化することを特徴とする請求項3に記載の双方向型の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006058800A JP4749181B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006058800A JP4749181B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007242649A JP2007242649A (ja) | 2007-09-20 |
JP4749181B2 true JP4749181B2 (ja) | 2011-08-17 |
Family
ID=38587943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006058800A Expired - Fee Related JP4749181B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4749181B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3238825B2 (ja) * | 1994-03-16 | 2001-12-17 | オリジン電気株式会社 | 面実装型半導体装置 |
JP2001203321A (ja) * | 2000-01-21 | 2001-07-27 | Shindengen Electric Mfg Co Ltd | 樹脂封止型半導体装置 |
JP4353935B2 (ja) * | 2005-11-07 | 2009-10-28 | Necエレクトロニクス株式会社 | リードレスパッケージ型半導体装置 |
-
2006
- 2006-03-06 JP JP2006058800A patent/JP4749181B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007242649A (ja) | 2007-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8426963B2 (en) | Power semiconductor package structure and manufacturing method thereof | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
US9679833B2 (en) | Semiconductor package with small gate clip and assembly method | |
KR20150083781A (ko) | 소형화된 smd 다이오드 패키지 및 이를 생산하기 위한 공정 | |
JP7413485B2 (ja) | 半導体装置 | |
JP2009038139A (ja) | 半導体装置およびその製造方法 | |
US20180122729A1 (en) | High power and high frequency plastic pre-molded cavity package | |
KR101644913B1 (ko) | 초음파 용접을 이용한 반도체 패키지 및 제조 방법 | |
JP2015170809A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010287726A (ja) | 半導体装置 | |
KR20130128403A (ko) | 세라믹 다층 소자 및 세라믹 다층 소자의 제조 방법 | |
US20130256920A1 (en) | Semiconductor device | |
JP2008294219A (ja) | 半導体装置及びその製造方法 | |
JP2003133329A (ja) | 半導体装置 | |
CN110892526B (zh) | 半导体装置的制造方法 | |
JP4749181B2 (ja) | 半導体装置とその製造方法 | |
JP3869755B2 (ja) | 半導体装置 | |
CN112530919A (zh) | 公共源极平面网格阵列封装 | |
JP4694594B2 (ja) | 半導体装置 | |
JP4353935B2 (ja) | リードレスパッケージ型半導体装置 | |
JP5741526B2 (ja) | 半導体装置及びその製造方法 | |
WO2021020456A1 (ja) | 半導体パッケージおよび半導体装置 | |
JP2006032871A (ja) | 半導体装置 | |
CN111316428B (zh) | 半导体装置以及半导体装置的制造方法 | |
JP2005175512A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090305 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110325 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110517 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |