JP4748563B2 - Storage device - Google Patents

Description

本発明は、記憶装置に関し、例えばフラッシュメモリを用いて構成された記憶装置に利用して有効な技術に関するものである。   The present invention relates to a storage device, and relates to a technique effective for use in a storage device configured using a flash memory, for example.

フラッシュメモリを用いて複数ページ分の記憶容量を持つようなファイルメモリを構成し、１ページ分のデータを記憶するバッファメモリを設けて、かかるバッファメモリとファイルメモリとの間での１ページ単位でのデータ転送を行わせ、バッファメモリからファイルメモリへのデータ書き込み動作中に電源遮断検出回路がシステム側の電源遮断を検出したときにはバッテリーバックアップ機能によって上記書き込み途中の１ページ分のデータの書き込み動作を継続させるようにした記憶装置が特開平７−４４４６８号公報において提案されている。
特開平７−４４４６８号公報 A file memory having a storage capacity for a plurality of pages is configured by using a flash memory, a buffer memory for storing data for one page is provided, and one page unit between the buffer memory and the file memory is provided. When the power-off detection circuit detects a power-off on the system side during the data write operation from the buffer memory to the file memory, the battery backup function performs the data write operation for one page during the write operation. Japanese Laid-Open Patent Publication No. 7-44468 proposes a storage device which is continued.
Japanese Patent Laid-Open No. 7-44468

上記のようにバッテリーを用いた場合には、記憶装置を構成するパッケージにおいてバッテリーの収納部分の確保や取り替え用の機構を設けるなどの制約が多くなるとともに、接触不良等によって本来の機能が発揮できないなど信頼性の点で問題がある。また、バッテリーは部品としては高価であるのでコスト高を招いてしまう。   When a battery is used as described above, there are many restrictions such as securing a battery storage part or providing a replacement mechanism in the package constituting the storage device, and the original function cannot be exhibited due to poor contact or the like. There is a problem in terms of reliability. Further, since the battery is expensive as a part, the cost is increased.

この発明の目的は、簡単な構成で高信頼性を図りつつ、使い勝手のよい記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   An object of the present invention is to provide a storage device that is easy to use while achieving high reliability with a simple configuration. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体不揮発性メモリと、かかる半導体不揮発性メモリに対してメモリアクセスを行うコントロール部と、電源供給の有無を検出する電源検出回路と、電源供給によりチャージアップされて電源遮断時に上記半導体メモリ及びコントロール部に動作電圧を供給するコンデンサ及び外部との間で信号の授受を行うインタフェース回路とを１つのパッケージに搭載し、上記電源検出回路により電源遮断状態を検出して上記コンデンサで形成された動作電圧が外部へ逆流するのを防止しつつ、上記インタフェース回路を制御して外部側との切り離しを行うようにする。   The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. Semiconductor non-volatile memory, control unit for performing memory access to such semiconductor non-volatile memory, power detection circuit for detecting presence / absence of power supply, and semiconductor memory and control unit charged up by power supply and when power is cut off A capacitor for supplying an operating voltage to the power supply and an interface circuit for transmitting / receiving signals to / from the outside are mounted in one package, and the power supply detection circuit detects the power-off state and the operating voltage formed by the capacitor is While preventing backflow to the outside, the interface circuit is controlled so as to be disconnected from the outside.

高信頼性を図りつつ、小型化及び低コスト化が可能で使い勝手のよい記憶装置を実現することができる。   A storage device that can be downsized and reduced in cost and is easy to use while achieving high reliability can be realized.

図１には、この発明に係る記憶装置の一実施例の概略ブロック図が示されている。この実施例の記憶装置ＦｌａｓｈＭｅｍｏｒｙＤｒｉｖｅ(以下：ＦＭＤ)は、特に制限されないが、５１２Ｍビットの記憶容量を持つフラッシュメモリＦＬＡＳＨを例えば３２個又は６４個のように１つのパッケージの中に多数搭載して複数ページ分の記憶容量を持つようなファイルメモリを構成するようにされる。これらのフラッシュメモリＦＬＡＳＨは、１チップのマイクロコンピュータ等からなるコントロール部ＣＯＮＴによって、インタフェース回路に設けられたドライバとの間でデータのやりとり、つまりはデータの書き込みや読み出しが行われる。   FIG. 1 is a schematic block diagram showing an embodiment of a storage device according to the present invention. The storage device FlashMemoryDrive (hereinafter referred to as FMD) of this embodiment is not particularly limited, but a plurality of flash memories FLASH having a storage capacity of 512 Mbits are mounted in one package such as 32 or 64, for example. A file memory having a storage capacity for pages is configured. In these flash memories FLASH, data is exchanged with a driver provided in an interface circuit, that is, data is written and read out by a control unit CONT composed of a one-chip microcomputer or the like.

上記パッケージには、電源検出回路と電源遮断時の動作電圧を確保するためのコンデンサを更に備えている。このコンデンサは、システム側において予期しない電源遮断が生じた場合でも、その蓄積電荷によってフラッシュメモリＦＬＡＳＨの正常終了可能な状態まで動作電圧を維持するように動作する。上記フラッシュメモリＦＬＡＳＨにおいては、書き込み途中において停電や操作や取扱いミスによってシステム側の電源遮断が行われると、書き込み動作が中断されてしまう。一般にファイル形式の記憶装置に記憶するデータは、誤りビットの検出や修正を目的にエラー検出、修正用のコードをある１かたまりのデータの一部に付加して記憶しているため、書き込み途中で中断してしまうと、新、旧データの入り交じったデータとなってしまうために、エラー検出、修正用コードは新，旧いずれのものとも合わなくなり、これを読み出すと必ずエラーとなってしまい、データの破壊が行われる。消去動作中においても、消去が未完了のままにされると同様なエラーが発生してしまう。   The package further includes a power detection circuit and a capacitor for securing an operating voltage when the power is shut off. This capacitor operates so as to maintain the operating voltage until the normal termination of the flash memory FLASH is possible by the accumulated charge even when an unexpected power interruption occurs on the system side. In the flash memory FLASH, if the power supply on the system side is interrupted due to a power failure, operation, or mishandling during writing, the writing operation is interrupted. In general, data stored in a file format storage device is stored with an error detection / correction code added to a portion of a piece of data for the purpose of detecting or correcting error bits. If it is interrupted, the new and old data will be mixed, so the error detection and correction code will not match with the new or old code. Data is destroyed. Even during the erasing operation, a similar error occurs if erasing is left unfinished.

更に、書き込み中に電源遮断に伴い動作電圧が低下して十分な書き込みが行われないとき、当該ページへの書き込み不能と誤判断して不良ページとして登録して、実質的にデバイス故障としてしまうなどの不都合が生じる。上記コンデンサは、上記のような誤動作を防止して、フラッシュメモリＦＬＡＳＨにおいて常に正常終了が行われるような動作電圧確保のために、例えば約０．１Ｆ程度の比較的大きな容量値を持つようにされる。   In addition, when the operating voltage drops due to power interruption during writing and sufficient writing is not performed, it is erroneously determined that writing to the page is impossible, and it is registered as a defective page, resulting in a device failure substantially. Inconvenience occurs. The capacitor has a relatively large capacitance value of, for example, about 0.1 F in order to prevent the malfunction as described above and to ensure an operation voltage that always terminates normally in the flash memory FLASH. The

上記電源検出回路は、マイクロコンピュータ等のようなホストＨＯＳＴ側からの電源電圧ＶＣＣを受けて、記憶装置ＦＭＤの内部回路の動作電圧ＶＤＤを形成する。上記電源検出回路は、上記コンデンサの保持電圧が有効に利用できるようにするために、コンデンサの蓄積電荷がシステム側に逆流してしまうのを防止するような機能も持つものである。最も簡単な構成は、ダイオード等の一方向性素子を通してシステム側からの電源電圧ＶＣＣが、記憶装置ＦＭＤの電源電圧ＶＤＤとして上記コンデンサにチャージアップされるとともに、コントロール部ＣＯＮＴ、フラシュメモリＦＬＡＳＨ、インタフェース回路ＩＮＦ及び電源検出回路に伝えられる。また、上記電圧検出回路の電源遮断検出信号によって、インタフェース回路ＩＮＦはホストＨＯＳＴ側からの無意味な入力信号に応答しないようにコントロール部ＣＯＮＴ側への信号をそのままの状態に維持させて動作中の状態を保持する。上記インタフェース回路ＩＮＦは、マイクロコンピュータ等のようなホストＨＯＳＴとの間でデータData及び制御信号コントロール信号Control の授受を行う。   The power supply detection circuit receives the power supply voltage VCC from the host HOST side such as a microcomputer and forms the operating voltage VDD of the internal circuit of the storage device FMD. The power supply detection circuit also has a function of preventing the accumulated charge of the capacitor from flowing back to the system side so that the holding voltage of the capacitor can be used effectively. In the simplest configuration, the power supply voltage VCC from the system side is charged up to the capacitor as the power supply voltage VDD of the storage device FMD through a unidirectional element such as a diode, and the control unit CONT, flash memory FLASH, interface circuit INF and power supply detection circuit. Further, the interface circuit INF keeps the signal to the control unit CONT side as it is so as not to respond to the meaningless input signal from the host HOST side by the power interruption detection signal of the voltage detection circuit. Keep state. The interface circuit INF exchanges data Data and control signal control signal Control with a host HOST such as a microcomputer.

システム側において予期しない電源遮断等が発生した場合、上記のように電源遮断検出回路によりコントロール部ＣＯＮＴ及びフラッシュメモリＦＬＡＳＨにはコンデンサから動作電圧が維持される逆流防止が行われるとともに、インタフェース回路ＩＮＦが上記システム側からの信号に応答しないように制御され、電源遮断直前の信号状態を維持するために、もしも書き込み動作中ならばそのままの書き込みが継続して行われるために書き込み動作を正常に終了させることができる。同様に、消去中でもそのまま消去動作が継続して行われて消去動作も正常に終了させられる。   When an unexpected power cut-off occurs on the system side, the power cut-off detection circuit as described above prevents back-flow that maintains the operating voltage from the capacitor in the control unit CONT and the flash memory FLASH, and the interface circuit INF The system is controlled so as not to respond to the signal from the system side, and in order to maintain the signal state immediately before the power is turned off, if the write operation is in progress, the write operation is continued as it is, so the write operation is terminated normally. be able to. Similarly, even during erasure, the erasing operation is continued and the erasing operation is normally terminated.

上記記憶装置ＦＭＤは、例えば２．５インチのハードディスクドライブ装置と同様な外形サイズ（７０．０×１００．０×９．５ｍｍ）又は３．５インチのハードディスクドライブ装置と同様な外形サイズ（１０１．６×１４６．０×２５．４ｍｍ）のパッケージに搭載され、インタフェース回路ＩＮＦに接続されるコネクタピンも上記２．５インチのハードディスクドライブ装置又は３．５インチのハードディスクドライブ装置と同様なものが用いられる。これにより、この実施例の記憶装置ＦＭＤは、ＨＤＤ（ハードディスクドライブ）互換性記憶装置とされる。   The storage device FMD has, for example, the same outer size (70.0 × 100.0 × 9.5 mm) as that of a 2.5-inch hard disk drive device or the same outer size (101. 6 × 146.0 × 25.4 mm), and the connector pin connected to the interface circuit INF is the same as the 2.5 inch hard disk drive device or the 3.5 inch hard disk drive device. It is done. Thus, the storage device FMD of this embodiment is an HDD (Hard Disk Drive) compatible storage device.

図２には、この発明に係る記憶装置の他の一実施例の概略ブロック図が示されている。この実施例の記憶装置ＦＭＤにおいては、リセット信号発生回路ＲＳＧが更に搭載される。このリセット信号発生回路ＲＳＧは、上記電源検出回路の電源遮断信号と、コントロール部ＣＯＮＴからの動作終了信号ＩＲＱとを受けて、リセット信号を発生させてコントロール部ＣＯＮＴをリセットして初期状態に戻す動作を行われる。これにより、前記のように電源遮断直前の信号状態を維持するために、書き込み動作を継続して行わせて書き込み動作を正常に終了させ、又は消去動作を継続して行わせて消去動作を正常に終了させたことを上記リセット信号発生回路ＲＳＧで検出し、コントロール部ＣＯＮＴを初期状態に戻して不測の動作が行われないようにするものである。つまり、インタフェース回路ＩＮＦの信号維持によって、所定の信号が供給されたまました状態にしておくと、コンデンサの電圧がコントロール部ＣＯＮＴの下限電圧付近に低下したときに予期せぬ動作が発生するのを未然に防止する。   FIG. 2 is a schematic block diagram showing another embodiment of the storage device according to the present invention. In the storage device FMD of this embodiment, a reset signal generation circuit RSG is further mounted. The reset signal generation circuit RSG receives the power cutoff signal of the power supply detection circuit and the operation end signal IRQ from the control unit CONT, generates a reset signal, resets the control unit CONT, and returns to the initial state. Done. As a result, in order to maintain the signal state immediately before the power is shut off as described above, the write operation is continued and the write operation is terminated normally, or the erase operation is continued and the erase operation is normal. The reset signal generation circuit RSG detects that the operation has been terminated, and the control unit CONT is returned to the initial state to prevent unexpected operation. In other words, if a predetermined signal is left supplied by maintaining the signal of the interface circuit INF, an unexpected operation may occur when the voltage of the capacitor drops near the lower limit voltage of the control unit CONT. Prevent in advance.

図３には、この発明に用いられるフラッシュメモリの一実施例の概略回路図が示されている。この実施例は、いわゆるＮＯＲ型のフラッシュメモリＦＬＡＳＨに向けられており、メモリアレイ部は、代表として４本のメインビット線ＭＢＬと、それぞれのメインビット線ＭＢＬに対してビット線の延長方向に設けられた２つのサブビット線ＳＢＬと、２本のワード線と、上記ワード線方向に並ぶサブビット線ＳＢＬに対応して設けられ、ワード線の延長方向に配置される共通のソース線とが例示的に示されている。   FIG. 3 shows a schematic circuit diagram of an embodiment of the flash memory used in the present invention. This embodiment is directed to a so-called NOR type flash memory FLASH, and a memory array section is typically provided with four main bit lines MBL and extending directions of the bit lines with respect to each main bit line MBL. The two sub-bit lines SBL, the two word lines, and the common source line provided corresponding to the sub-bit lines SBL arranged in the word line direction and arranged in the extending direction of the word lines are exemplarily shown. It is shown.

不揮発性メモリセルは、ソース，ドレインと、ソースとドレインに挟まれた半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上に絶縁膜を介して設けられたコントロールゲートからなるスタックド構造とされる。かかるメモリセルは、上記サブビット線ＳＢＬとワード線の交点に配置され、上記コントロールゲートがワード線に接続され、ドレインがサブビット線ＳＢＬに接続され、ソースがソース線に接続される。   A nonvolatile memory cell includes a source, a drain, a floating gate formed on a semiconductor substrate sandwiched between the source and the drain via a gate insulating film, and a control gate provided on the floating gate via an insulating film A stacked structure consisting of Such a memory cell is arranged at the intersection of the sub bit line SBL and the word line, the control gate is connected to the word line, the drain is connected to the sub bit line SBL, and the source is connected to the source line.

上記メインビット線ＭＢＬとサブビット線ＳＢＬとの間には、選択スイッチＭＯＳＦＥＴが設けられる。これらのスイッチＭＯＳＦＥＴのうち、サブゲートデコーダ・ドライバＳＧ−Ｄｅｃ＋Ｄｒにより形成された選択信号により１つのスイッチＭＯＳＦＥＴ（ＳＥＬ−Ｇａｔｅ）がオン状態になり、それぞれのメインビット線ＭＢＬには１つのサブビット線ＳＢＬが接続される。上記複数のワード線ＷＬは、Ｘデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒで形成された選択信号により１つのワード線ＷＬが選択される。   A selection switch MOSFET is provided between the main bit line MBL and the sub bit line SBL. Among these switch MOSFETs, one switch MOSFET (SEL-Gate) is turned on by a selection signal formed by the sub gate decoder / driver SG-Dec + Dr, and one sub bit line SBL is connected to each main bit line MBL. Connected. Among the plurality of word lines WL, one word line WL is selected by a selection signal formed by the X decoder / driver X-Dec + Dr.

上記メインビット線ＭＢＬは、スイッチＭＯＳＦＥＴからなるＹゲート（Ｙ−Ｇａｔｅ）を介して書き込みパルス印加回路の出力ノードに接続される。上記Ｙゲートは、ＹデコーダＹ−Ｄｅｃにより選択される。上記書き込みパルス印加回路は、書き込み回路を構成する。上記メインビット線ＭＢＬは２組に分割され、それぞれに対して上記書き込み回路が設けられる。上記２個の書き込み回路の出力ノードが接続される信号線は、一対とされて選択スイッチＭＯＳＦＥＴを介して差動のセンスアンプＳＡの入力端子に接続される。上記スイッチＭＯＳＦＥＴは、ベリファイイネーブル信号（Ｖｅｒｉｆｙ＿ＥＮ）により制御される。   The main bit line MBL is connected to the output node of the write pulse application circuit via a Y gate (Y-Gate) made of a switch MOSFET. The Y gate is selected by a Y decoder Y-Dec. The write pulse application circuit constitutes a write circuit. The main bit line MBL is divided into two sets, and the write circuit is provided for each. A pair of signal lines to which the output nodes of the two write circuits are connected are connected to the input terminals of the differential sense amplifier SA via the selection switch MOSFET. The switch MOSFET is controlled by a verify enable signal (Verify_EN).

例えば、通常の読み出し動作、あるいは書き込みベリファイ動作では上記Ｙゲート（Ｙ−Ｇａｔｅ）により一対のメインビット線ＭＢＬが選択され、一方のメインビット線ＭＢＬには選択されたサブビット線ＳＢＬを介して流れるメモリ電流が流れるようにされ、他方のメインビット線ＭＢＬはそのプリチャージ電圧が参照電圧として用いられる。センスアンプＳＡは、上記選択されたサブビット線ＳＢＬを介して流れるメモリ電流の有無に対応したメインビット線ＭＢＬの電位変化を上記参照電圧を用いてセンスする。   For example, in a normal read operation or write verify operation, a pair of main bit lines MBL is selected by the Y gate (Y-Gate), and the memory that flows through the selected sub bit line SBL to one main bit line MBL. A current flows, and the precharge voltage of the other main bit line MBL is used as a reference voltage. The sense amplifier SA senses the potential change of the main bit line MBL corresponding to the presence or absence of the memory current flowing through the selected sub bit line SBL using the reference voltage.

図４には、この発明に用いられるフラッシュメモリの他の一実施例の概略回路図が示されている。この実施例は、いわゆるＮＡＮＤ型のフラッシュメモリＦＬＡＳＨに向けられており、メモリセルが直列形態に接続されてサブビット線が構成される。   FIG. 4 is a schematic circuit diagram showing another embodiment of the flash memory used in the present invention. This embodiment is directed to a so-called NAND flash memory FLASH, in which memory cells are connected in series to form a sub-bit line.

この発明に用いられるフラッシュメモリＦＬＡＳＨの動作の一例を説明する。特に制限されないが、以下の説明では多値（４値）のフラッシュメモリＦＬＡＳＨに向けられている。消去動作では、ワード線に負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。   An example of the operation of the flash memory FLASH used in the present invention will be described. Although not particularly limited, the following description is directed to a multi-level (four-level) flash memory FLASH. In the erase operation, a negative high voltage is applied to the word line, and an electron FN tunnel current is caused to flow from the floating gate to the substrate side through the gate insulating film accumulated in the floating gate to release the electrons of the floating gate. .

消去動作は、まず第１消去ベリファイが実施される。例えば、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下なら消去状態であるので何もしないで消去動作を終了させる。上記ワード線に対応された記憶トランジスタのうち１個でもオン状態のものがあれば、消去動作を実施する。つまり、ワード線に−１６Ｖのような負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。   In the erase operation, first, a first erase verify is performed. For example, the read operation is performed by setting the voltage of the word line to 1.6V, and if the threshold voltage of the storage transistor is 1.6 V or less, the erase operation is terminated without doing anything because it is in the erase state. If at least one of the storage transistors corresponding to the word line is on, an erase operation is performed. That is, a negative high voltage such as −16 V is applied to the word line, and an FN tunnel current of electrons flows from the floating gate to the substrate side through the gate insulating film accumulated in the floating gate, thereby causing electrons in the floating gate to flow. To release.

この後に第２消去ベリファイが実施される。この消去ベリファイは、前記第１消去ベリファイと同じであり、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下になるまで繰り返し消去動作と消去ベリファイとを繰り返す。このような消去動作では、消去状態あるいは既に消去状態にされた記憶トランジスタも含めて、ワード線単位での一括して消去動作が繰り返されるので消去状態（ "１１”）のしきい値電圧の分布は比較的広くなってしまう。そこで、消去状態（ "１１”）にしきい値電圧を狭くするようなデプリート防止処理が実施される。   Thereafter, a second erase verify is performed. This erase verify is the same as the first erase verify, and the read operation is performed by setting the voltage of the word line to 1.6 V, and the erase operation is repeated until the threshold voltage of the storage transistor becomes 1.6 V or less. And erase verify are repeated. In such an erasing operation, the erasing operation is repeated in batches in units of word lines including the memory transistors already in the erasing state or the erasing state, so that the threshold voltage distribution in the erasing state ("11") Will become relatively wide. Therefore, a depletion prevention process is performed to narrow the threshold voltage to the erased state (“11”).

前記のように一括消去動作が終了すると、デプリート検出が行われる。このデプリート検出では、ワード線の電圧を１．２Ｖとして、それ以下のしきい値電圧を持つ記憶トランジスタがなければそこで消去動作が終了する。１個でも上記１．２Ｖ以下のしきい値電圧を持つ記憶トランジスタが存在すると、それに対応して書き込みビットセットが行われ、指定ワード線つまり書き込み対象となる記憶トランジスタのコントロールゲートに例えば前記のように１８．１Ｖ（ボルト）のような書き込みワード線電圧を印加し、そのドレインつまりチャネルに例えば０Ｖの書き込み電圧を印加することによって行われる。この書き込みは、微小な書き戻しを目的とする。   When the batch erase operation is completed as described above, the depletion detection is performed. In this depletion detection, the voltage of the word line is set to 1.2 V, and if there is no storage transistor having a threshold voltage lower than that, the erase operation ends there. If at least one memory transistor has a threshold voltage of 1.2 V or less, a write bit is set correspondingly, and the designated word line, that is, the control gate of the memory transistor to be written is set as described above, for example. Is applied by applying a write word line voltage such as 18.1 V (volt) to the drain or channel thereof, for example. This writing is aimed at minute writing back.

これにより、書き込み対象となる記憶トランジスタでは、そのコントロールゲート及びチャネル間でＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル現象が発生し、チャネルからフローティングゲートに電子が注入されて、そのしきい値電圧が上昇する。また、指定ワード線に結合され書き込み対象とされないメモリセルのドレインつまりチャネルには、例えば５Ｖの書き込み禁止電圧が印加され、そのコントロールゲート及びチャネル間の電圧が圧縮されてＦＮトンネル現象は発生せずメモリセルのしきい値電圧も変化しない。   As a result, in the memory transistor to be written, an FN (Fowler Nordheim) tunnel phenomenon occurs between the control gate and the channel, electrons are injected from the channel to the floating gate, and the threshold voltage rises. Further, a write inhibit voltage of, for example, 5V is applied to the drain or channel of the memory cell that is coupled to the designated word line and is not to be written, and the voltage between the control gate and the channel is compressed, so that the FN tunnel phenomenon does not occur. The threshold voltage of the memory cell does not change.

このような書き込み（書き戻し）の書き込みベリファイを繰り返して実施することにより、上記デプリート検出された記憶トランジスタのしきい値電圧は、１．２Ｖ以上にされる。そして、消去状態（ "１１”）ワードディスターブ検出が行われ、ワード線の電圧を２．０Ｖに設定し、記憶トランジスタのしきい値電圧がかかるディスターブ電圧が２．０Ｖ以下であることを確認して消去動作を終了させる。もしも、１個の記憶トランジスタでも上記しきい値電圧が２．０Ｖを超えるものがあれば、消去不良として処理（異常終了）とされ、必要に応じて別セクタに切り換えられる。   By repeatedly performing such write (write-back) write verify, the threshold voltage of the memory transistor detected as depleted is set to 1.2 V or higher. Then, an erase state ("11") word disturb detection is performed, the word line voltage is set to 2.0 V, and it is confirmed that the disturb voltage to which the threshold voltage of the storage transistor is applied is 2.0 V or less. To complete the erase operation. If even one memory transistor has a threshold voltage exceeding 2.0 V, it is treated as an erasure failure (abnormal termination) and switched to another sector as necessary.

この実施例の多値フラッシュメモリＦＬＡＳＨの書き込み動作は、まず最も高い第４のしきい値電圧を書き込み後の目標値とする記憶トランジスタつまり“０１”セルに対する書き込みバイアス動作から開始される。この“０１”セルに対する書き込みバイアス動作は、サーチ書き込み動作と通常書き込み動作及びそれぞれのベリファイ動作により実施される。つまり、“０１”セルに対応したデータラッチに書き込みの有無に対応したデータラッチ処理が行われ、複数回のサーチ書き込みとベリファイの後にパルス幅が１００μｓのように比較的長くされた書き込み動作が実施される。   The write operation of the multilevel flash memory FLASH of this embodiment is started from a write bias operation for a storage transistor, that is, a “01” cell having the highest fourth threshold voltage as a target value after writing. The write bias operation for the “01” cell is performed by a search write operation, a normal write operation, and respective verify operations. That is, data latch processing corresponding to the presence / absence of writing is performed on the data latch corresponding to the “01” cell, and a write operation is performed with a relatively long pulse width such as 100 μs after a plurality of search writes and verifications. Is done.

この“０１”セルに対する書き込みは、しきい値電圧が４．８Ｖ以上になればよいから、上記のようにパルス幅を１００μｓの比較的大きくして１回でのしきい値電圧の変化分ΔＶthを大きくして書き込み時間の短縮化を図るようにするものである。例えば、通常の書き込み特性を持つものでは、２回程度の書き込み動作によって終了される。このように前記サーチ書き込みを除いて当初から書き込みワード線電圧の印加時間を長くして比較的粗っぽく行われ、ベリファイ動作の所要回数も例えば２回で済むようにして、書き込み所要時間も相応して短くてすむように設定される。   In the writing to the “01” cell, the threshold voltage should be 4.8 V or higher. Therefore, as described above, the pulse width is relatively increased to 100 μs, and the change ΔVth in the threshold voltage at one time is performed. Is increased so as to shorten the writing time. For example, in the case of a device having normal write characteristics, the write operation is completed by about twice. In this way, except for the search writing, the application time of the write word line voltage is increased from the beginning to make it relatively rough, and the required number of verify operations is, for example, 2 times, and the required write time is also corresponding. It is set to be short.

“００”セル及び“１０”セルに対する書き込み動作が上記同様にして行われる。つまり、書き込み開始時には前記のようなサーチ書き込みとベリファイが複数回挿入される。“００”セル及び“１０”セルに対する書き込み動作によるしきい値電圧の分布は、比較的狭い範囲に納まるように高精度に制御される必要があるため、例えば“００”セルに対しては、前記サーチ書き込み後の通常書き込み動作において書き込みパルスの印加時間ＴＮ（Ｎ回目の書き込みパルスのパルス幅）が、ＴＮ＝１．２×（ＴＮ−１累積時間）−（ＴＮ−１累積時間）のように設定される。このことは、特に制限されないが、“１０”セルに対しても同様に行うようにされる。この結果、しきい値電圧の変化分ΔＶthが小さくなり、ベリファイ動作の所要回数も例えば８回と多くなって、書き込み所要時間も、“０１”セルの数倍程度に長くされる。   The write operation for the “00” cell and the “10” cell is performed in the same manner as described above. That is, at the start of writing, search writing and verification as described above are inserted a plurality of times. Since the threshold voltage distribution by the write operation for the “00” cell and the “10” cell needs to be controlled with high accuracy so as to be within a relatively narrow range, for example, for the “00” cell, In the normal write operation after the search write, the write pulse application time TN (the pulse width of the Nth write pulse) is TN = 1.2 × (TN-1 cumulative time) − (TN-1 cumulative time). Set to This is not particularly limited, but is similarly performed for the “10” cell. As a result, the amount of change ΔVth in the threshold voltage is reduced, the required number of verify operations is increased to 8 times, for example, and the required write time is increased to several times that of the “01” cell.

書き込み動作時、メモリアレイの指定ワード線、つまりこの選択ワード線に結合される記憶トランジスタのコントロールゲートには、１８．１Ｖのような高電圧にされたワード線電圧が共通に印加される。このとき、メモリアレイの選択ワード線に結合される記憶トランジスタのうち、書き込み対象とされる記憶トランジスタ（以下、書き込み対象セルと称する）のドレインが結合されるビット線つまりグローバルビット線及びローカルビット線（以下、書き込み対象ビット線と称する）には、書き込みデータの論理値に応じて選択的に０Ｖ、２Ｖ、３Ｖが印加され、書き込み対象とされないメモリセル（以下、書き込み非対象セルと称する）のドレインが結合されるビット線（以下、書き込み非対象ビット線と称する）には、すべて５Ｖの書き込み禁止電圧とされる。   During a write operation, a high word line voltage such as 18.1 V is commonly applied to a designated word line of the memory array, that is, a control gate of a storage transistor coupled to the selected word line. At this time, among the storage transistors coupled to the selected word line of the memory array, the bit line to which the drain of the storage transistor to be written (hereinafter referred to as the write target cell) is coupled, that is, the global bit line and the local bit line (Hereinafter, referred to as a write target bit line) is selectively applied with 0V, 2V, 3V in accordance with the logical value of the write data, and the memory cells (hereinafter referred to as write non-target cells) that are not set as write targets. All of the bit lines to which the drains are coupled (hereinafter referred to as write non-target bit lines) are set to a write inhibit voltage of 5V.

これにより、“０１”セル，“００”セルならびに“１０”セルのコントロールゲート及びチャネル間には、それぞれ１８Ｖ，１６Ｖあるいは１５Ｖの電圧が印加される形となり、各メモリセルのフローティングゲートには、ＦＮトンネル現象によって、そのコントロールゲート及びチャネル間電圧に応じた量の電子が注入され、相応してそのしきい値電圧が上昇する。つまり、“００”セルは、“０１”セルに比べてしきい値電圧の変化幅は小さく、さらに“１０”セルは“０１”セルに比べてしきい値電圧の変化幅は小さくてよいから、印加電圧を小さくしてしきい値制御性を高め、かつ素子の特性劣化を防止する。   As a result, a voltage of 18V, 16V, or 15V is applied between the control gates and channels of the “01” cell, “00” cell, and “10” cell, respectively. Due to the FN tunnel phenomenon, an amount of electrons corresponding to the voltage between the control gate and the channel is injected, and the threshold voltage rises accordingly. That is, the “00” cell has a smaller threshold voltage change width than the “01” cell, and the “10” cell may have a smaller threshold voltage change width than the “01” cell. The applied voltage is reduced to increase the threshold controllability and prevent the device characteristics from deteriorating.

上記のような“０１”セル，“００”セルならびに“１０”セルに対して書き込み動作が終了すると、“１１”セル，“１０”セルならびに“００”セルの順でエラティック／ディスターブ検出が実施される。まず“１１”セルについてワード線の選択レベルを２．０Ｖにし、そのしきい値電圧が消去状態の上限値を超えないこと（ディスターブ）を検出し、以下、“１０”セル及び“００”セルに対してワード線の選択レベルを３．２Ｖ、４．５Ｖにしてそれぞれのしきい値電圧の上限値を超えないこと、つまりはエラティック書き込みが行われていないことを検出する。   When the write operation is completed for the “01” cell, “00” cell and “10” cell as described above, the elastic / disturb detection is performed in the order of “11” cell, “10” cell and “00” cell. To be implemented. First, the word line selection level is set to 2.0 V for the “11” cell, and it is detected that the threshold voltage does not exceed the upper limit of the erased state (disturbance). Hereinafter, the “10” cell and the “00” cell are detected. On the other hand, the selection level of the word line is set to 3.2 V and 4.5 V, and it is detected that the upper limit value of each threshold voltage is not exceeded, that is, that no erotic writing is performed.

前記サーチ書き込みの後のベリファイ動作では、設定された電圧以上に書き込まれたことは検出できるが、決められてしきい値電圧の分布を超えて書き込まれてしまうことが検出できないので、この実施例のようなエラティック検出動作が必要になるものである。上記のようなエラティック／ディスターブ検出によりエラーが発生すると、消去動作が実施されて再び“０１”セルからの一連の書き込み動作が実施される。そして、かかるエラティック／ディスターブ検出で不良が２回目であると判定されたなら、以上終了となり、例えばかかるワード線（セクタ）は不良として可能なら予備のセクタに切り換えられる。   In the verify operation after the search write, it is possible to detect that the voltage has been written higher than the set voltage, but it is not possible to detect that the write is performed beyond the threshold voltage distribution. Such an elastic detection operation is required. When an error occurs due to the above-described elastic / disturb detection, an erase operation is performed, and a series of write operations from the “01” cell is performed again. If it is determined that the defect is the second time in the elastic / disturb detection, the process ends. For example, the word line (sector) is switched to a spare sector if possible.

上記のように消去／書き込み動作は、複数回にわたる消去／消去ベリファイ、あるいは書き込み／書き込みベリファイによって実施されるので、その正常な動作終了には比較的長い時間費やすことが必要である。このため、消去動作又は書き込み動作中において、システム側での不測の電源遮断が発生した場合に、正常動作の終了に必要な時間を前記コンデンサに保持された電圧（電荷）によって継続して行うようにすることにより、簡単な構成で高信頼性を図りつつ、小型化及び低コスト化が可能で使い勝手のよい記憶装置ＦＭＤを実現することができる。   As described above, the erasing / writing operation is performed by a plurality of times of erasing / erasing verification or writing / writing verification. Therefore, it is necessary to spend a relatively long time to complete the normal operation. For this reason, during an erase operation or a write operation, when an unexpected power interruption occurs on the system side, the time required for the end of normal operation is continuously performed by the voltage (charge) held in the capacitor. Thus, a storage device FMD that can be reduced in size and cost and is easy to use while achieving high reliability with a simple configuration can be realized.

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、不揮発性メモリ素子としては、前記フラッシュメモリＦＬＡＳＨの他に、強誘電体メモリを用いることができる。電源検出回路は、ＭＯＳＦＥＴのようなスイッチにより内部回路への電源を供給し、ホスト（システム）側の電源遮断のときには、かかるＭＯＳＦＥＴをオフ状態にさせるようにするものであってもよい。パッケージは、前記ＨＤＤの外形サイズと同じものの他、より小型で薄いカード状態のものにも適用できる。カード状態のパッケージでは、それに搭載されるコンデンサの容量値も小さくなる可能性があるが、搭載されるフラッシュメモリの数も少なくなるので、十分に前記のような機能を発揮させることができる。この場合、コントロール部ＣＯＮＴと電源検出回路及びインタフェース回路ＩＮＦを１つの半導体チップで構成することが便利である。この発明は、記憶装置として広く利用することができる。   Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, as the nonvolatile memory element, a ferroelectric memory can be used in addition to the flash memory FLASH. The power supply detection circuit may supply power to the internal circuit by a switch such as a MOSFET and turn off the MOSFET when the host (system) side power supply is shut off. The package can be applied to a smaller and thinner card in addition to the same outer size of the HDD. In the package in the card state, the capacitance value of the capacitor mounted on the package may be small, but the number of flash memories mounted on the package is also small, so that the function as described above can be sufficiently exhibited. In this case, it is convenient to configure the control unit CONT, the power supply detection circuit, and the interface circuit INF with one semiconductor chip. The present invention can be widely used as a storage device.

この発明に係る記憶装置の一実施例を示す概略ブロック図である。It is a schematic block diagram which shows one Example of the memory | storage device based on this invention. この発明に係る記憶装置の他の一実施例を示す概略ブロック図である。It is a schematic block diagram which shows another Example of the memory | storage device based on this invention. この発明に用いられるフラッシュメモリの一実施例を示す概略回路図である。1 is a schematic circuit diagram showing an embodiment of a flash memory used in the present invention. この発明に用いられるフラッシュメモリの他の一実施例を示す概略回路図である。It is a schematic circuit diagram which shows another Example of the flash memory used for this invention.

符号の説明Explanation of symbols

ＨＯＳＴ…ホスト（システム）、ＦＬＡＳＨ…フラッシュメモリ、ＣＯＮＴ…コントロール部、ＩＮＦ…インタフェース回路、ＦＭＤ…記憶装置。
HOST ... Host (system), FLASH ... Flash memory, CONT ... Control unit, INF ... Interface circuit, FMD ... Storage device.

Claims (7)

半導体不揮発性メモリと、上記半導体不揮発性メモリに対してメモリアクセスを行うコントロール部と、電源供給の有無を検出する電源検出回路とが一つのパッケージに搭載され、ＨＤＤ互換のコネクタを介してホストに接続された状態で、上記ホストの作動時にホストから供給される電源により作動し、ホストからのデータ書き込みおよびデータ読み出しが行われるＨＤＤ互換構成の記憶装置であって、
上記パッケージには、
少なくとも０．１Ｆの大きさの容量値を有し、上記ホストの作動時にホストから供給される電源により電荷蓄積が行われるように配置されたコンデンサと、
上記電源検出回路が上記ホストからの電源供給の遮断を検出したとき、上記ホストと上記記憶装置の接続を切り離し、上記コンデンサで形成された動作電圧の上記ホスト側への逆流を防止する手段と
がさらに搭載されてなり、
上記ホストから切り離された状態で、上記コンデンサで形成された動作電圧により動作を行うように配置された、以降のホストからの命令を受けとらない手段もしくは、電源遮断以前にホストより命令された動作を終了する部分を持つことを特徴とする記憶装置。 A semiconductor non-volatile memory, a control unit that performs memory access to the semiconductor non-volatile memory, and a power detection circuit that detects the presence or absence of power supply are mounted in one package, and are connected to the host via an HDD compatible connector. An HDD compatible storage device that is connected and operated by the power supplied from the host when the host is operating, and performs data writing and data reading from the host,
In the above package,
A capacitor having a capacitance value of at least 0.1 F, and arranged so that charge accumulation is performed by a power source supplied from the host when the host is operating;
Means for disconnecting the connection between the host and the storage device and preventing the backflow of the operating voltage formed by the capacitor to the host side when the power supply detection circuit detects the interruption of the power supply from the host ;
Is further installed,
In a state of being disconnected from the host, which is arranged to perform the operations by the operation voltage formed by the capacitor, or means not receive a command from the subsequent host, it was ordered from the host power off before operation A storage device characterized by having a part that terminates. 請求項１において、
ホストより命令を受け取らない手段として、外部との間で信号の授受を行うインタフェース回路を有し、
上記電源検出回路は、電源遮断状態を検出して、上記インタフェース回路を制御して外部側との切り離しを行い、ホストより命令された動作を終了することを特徴とする記憶装置。 In claim 1,
As a means not to receive commands from the host, it has an interface circuit that exchanges signals with the outside,
The power supply detection circuit detects a power cut-off state, controls the interface circuit to disconnect from the outside, and terminates the operation commanded by the host. 請求項２において、
上記インタフェース回路は、ドライバを備え、
外部との間のデータの入出力は、上記ドライバを介して行われることを特徴とする記憶装置。 In claim 2,
The interface circuit includes a driver,
A storage device, wherein data is input / output to / from the outside via the driver. 請求項１において、
上記ホストの作動時にホストからの電源供給によりチャージアップされた上記コンデンサから、電源遮断時に上記半導体不揮発性メモリ及びコントロール部に動作電圧を供給することを特徴とする記憶装置。 In claim 1,
From the charge-up the capacitor by the power supply from the host when the operation of the host, storage device, wherein the benzalkonium to supply operating voltage to the semiconductor nonvolatile memory and the control unit at the time of power-off. 請求項１において、
電源遮断以前にホストより命令された動作を終了する部分がコントロール部より、所定のメモリ動作の終了信号を出力し、上記電源検出回路からの電源遮断状態と上記終了信号との論理演算によりリセット信号を発生させて、上記コントロール部をリセット状態にするリセット信号発生回路を備えていることを特徴とする記憶装置。 In claim 1,
The part that finishes the operation instructed by the host before the power is cut off outputs a predetermined memory operation end signal from the control unit, and a reset signal is obtained by a logical operation of the power cut-off state from the power detection circuit and the end signal And a reset signal generation circuit for resetting the control unit. 請求項５において、
上記パッケージは、２．５インチ又は３．５インチのハードディスクドライブ装置に対応された外形サイズ及びコネクタピンを備え、
上記２．５インチ又は３．５インチのハードディスクドライブ装置との互換性を持つことを特徴とする記憶装置。 In claim 5,
The package includes an outer size and a connector pin corresponding to a 2.5 inch or 3.5 inch hard disk drive device,
A storage device having compatibility with the 2.5-inch or 3.5-inch hard disk drive. ホストに接続された状態でホストから供給される電源で作動しホストからのデータ書き込みおよびデータ読み出しが行われる記憶装置であって、A storage device that operates with the power supplied from the host while connected to the host and performs data writing and data reading from the host,
半導体不揮発性メモリ部と、A semiconductor nonvolatile memory unit;
前記半導体不揮発性メモリ部へのアクセスを制御するコントロール部と、A control unit for controlling access to the semiconductor nonvolatile memory unit;
ホストからのデータ書き込みおよびデータ読み出しがＨＤＤ互換仕様で行われるインタフェース部と、An interface unit in which data writing and data reading from the host are performed in an HDD compatible specification;
前記ホストからの電源供給の有無を検出する電源検出回路と、A power detection circuit for detecting the presence or absence of power supply from the host;
少なくとも０．１Ｆの大きさの容量値を有し、前記ホストの作動時にホストから供給される電源により電荷蓄積が行われるように配置されたコンデンサとA capacitor having a capacitance value of at least 0.1 F and arranged so that charge is stored by a power source supplied from the host when the host is operating;
が一つのパッケージに搭載されてなり、Is mounted in one package,
前記電源検出回路が前記ホストからの電源供給の遮断を検出したとき、When the power detection circuit detects the interruption of power supply from the host,
前記インタフェース部、前記半導体不揮発性メモリ部及び前記コントロール部への電源供給を前記コンデンサの蓄積電荷で形成された動作電圧に切り換えるともに前記インタフェース部を制御して前記記憶装置と前記ホストとの接続を切り離す処理と、The power supply to the interface unit, the semiconductor nonvolatile memory unit, and the control unit is switched to an operating voltage formed by the accumulated charge of the capacitor, and the interface unit is controlled to connect the storage device and the host. Separation process,
前記ホストから切り離された状態で、前記コントロール部が前記コンデンサの蓄積電荷で形成された動作電圧で動作して、電源遮断以前に前記ホストより命令された動作を終了する処理と、In a state where the control unit is disconnected from the host, the control unit operates with an operating voltage formed by the accumulated charge of the capacitor, and finishes the operation commanded by the host before the power is shut off;
を実行するように構成されてなることを特徴とする記憶装置。A storage device configured to execute

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