JP4748349B2 - テスタシミュレーション装置及びテスタシミュレーション方法 - Google Patents

Description

本発明は、テストパターンに基づいて、例えば、ＩＣ、ＬＳＩ等の被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション装置及びテスタシミュレーション方法に関し、入力パターンのタイミングマージンの確認を短時間に行えるテスタシミュレーション装置及びテスタシミュレーション方法に関するものである。

テスタ（ＩＣテスタ）は、テストプログラムに基づいて、被試験対象（以下ＤＵＴと略す）に入力パターンを与え、ＤＵＴからの出力と期待値パターンとを比較し、ＤＵＴの良否の判定を行うものである。近年、実際に、テスタにより、ＤＵＴの試験を行う前に、ＤＵＴ、テスタをモデルとして、シミュレーションを行い、テストプログラムの動作確認を行っている。このような装置は、例えば下記特許文献１等に示される。以下、図６に示し説明する。

特開２００３−２５６４９３号公報

図６に示すように、記憶部１は、入力パターン、期待値パターン等からなるテストパターンを含むテストプログラムを記憶する。シミュレーション手段２は、記憶部１のテストプログラムに基づいて、テスタの回路動作をシミュレーションする。そして、シミュレーション手段２は、テスタモデル２１、ＤＵＴモデル２２を有する。テスタモデル２１は、記憶部１のテストプログラムに基づいて、テスタの回路動作をシミュレーションする。ＤＵＴモデル２２は、テスタモデル２１と信号の授受を行い、例えばＩＣ，ＬＳＩ等のＤＵＴの回路動作をシミュレーションする。

このような装置の動作を以下に説明する。シミュレーション手段２が、記憶部１のテストプログラムを読み出し、テストプログラムにより、テスタモデル２１を動作させる。テスタモデル２１は、テストプログラムに基づいて、ＤＵＴモデル２２に入力パターンを出力する。この入力パターンにより、ＤＵＴモデル２２はテスタモデル２１に出力を行う。そして、テスタモデル２１は、ＤＵＴモデル２２の出力とテストプログラムの期待値パターンとの比較を行う。このように、テスタモデル２１、ＤＵＴモデル２２により、テストプログラムの動作確認を行っている。

例えば、ＤＵＴモデル２２が、ＯＲ（論理和）回路、ＥＯＲ（排他的論理和）回路、ＡＮＤ（論理積）回路、これら回路をそれぞれラッチするフリップフロップのモデルからなり、これらの回路の出力が出力される場合の試験のシミュレーションについて説明する。図７はこのようなＤＵＴモデル２２のシミュレーションのタイミングチャートを示した図である。（ａ），（ｂ）はテスタモデル２１が出力する入力信号Ａ，Ｂ、（ｃ）〜（ｅ）はＤＵＴモデル２２のＯＲ回路、ＥＯＲ回路、ＡＮＤ回路の出力信号ａ〜ｃ、（ｆ）はテスタモデル２１が出力するクロックｃｌｋ、（ｇ）〜（ｉ）はＤＵＴモデル２２のフリップフロップの出力信号ｄ〜ｆである。ここで、以後、上向きの点線矢印がハイレベルの期待値を示すストローブタイミング、下向きの点線矢印がロウレベルの期待値を示すストローブタイミングである。また、クロックｃｌｋの上向きの矢印は、その立ち上がりエッジで信号を、フリップフロップでラッチすることを示す。そして、２点鎖線はテスタのテストレートを示す。

テスタモデル２１が、ＤＵＴモデル２２に、入力パターンである入力信号Ａ，Ｂ、クロックｃｌｋを出力する。そして、ＤＵＴモデル２２が、出力信号ａ〜ｆをテスタモデル２１に出力する。テスタモデル２１は、ストローブタイミングで期待値と出力信号ａ〜ｆと比較する。

実際のテスタでは、テストパターンに基づき、信号発生部が発生したデジタル信号を、ドライバを介して、ＤＵＴの入力ピンに対して印加し、ＤＵＴの出力ピンから出力信号をテストパターンに基づいた期待値と照合する。ところが、実際のテスタで試験する際には、テスタの持つ電気的な問題として、絶対誤差、指定した設定値に対する実際のエッジタイミングのずれなどが存在し、図７に示すような理想タイミングでのタイミングチャートにはならない。入力信号Ａが遅めに与えられたり、入力信号Ｂが早めに与えられたりすることが起こる。

そのようなタイミング誤差の組み合わせは、テスタの機種の違い、同一機種でもテスタの個体差、同一テスタでもピン間の差などがあり、ずれる量が違い、プラス、マイナス方向のずれの様々な組み合わせが起こりうる。

例えば、入力信号Ａのエッジタイミングが遅くなる誤差を持っていた場合、図８に示すようなタイミングチャートになる。つまり、フェイルが発生する箇所が４箇所発生する。ここで、点線矢印の下部に「Ｆ」が書かれた箇所がフェイル発生ポイントを示す。

次に、入力信号Ａのエッジタイミングが早く、入力信号Ｂのエッジタイミングの遅くなる誤差を持っていた場合、図９に示すようなタイミングチャートになる。つまり、フェイルが発生する箇所が７箇所発生する。

そして、入力信号Ａ，Ｂのエッジタイミングが、早い、同じ、遅い場合の全組み合わせにおけるフェイル発生の１１箇所を図１０に示す。図１０の波形は理想波形で示す。

ここまでは、クロックｃｌｋによるラッチについては、フェイルの影響がでなかったが、例えば、図８のように、入力信号Ａのエッジタイミングが遅くなると共に、クロックｃｌｋのタイミングが早くなった場合、図１１に示すように、フリップフロップの出力にフェイルが発生してしまう。

このように、実際のテスタのタイミングマージンのチェックを、シミュレーション手段２により、入力パターンのタイミングをずらして、チェックを行っていた。

近年のＬＳＩは、回路規模が巨大になり、１回のテストパターンのシミュレーションに要する時間も長くなっている。また、入力ピン数も増大、例えば１００ピン以上になったため、タイミング誤差の組み合わせ個数は膨大なものとなってしまう。また、エッジタイミングを早い、±０、遅いの組み合わせをいくつか選び、シミュレーションの繰り返しを長時間かけて行ったとしても、場合によっては、幅が細かいパルス状に発生するフェイルポイントを見逃す可能性が残る。それを回避するために、チャックするポイントを増やす、つまり、シミュレーション回数がさらに増加することになってしまう。

このような状況下で、入力信号に対するエッジタイミング誤差に対するマージン有無のチェックのためのシミュレーションを行うことは現実的ではなくなっていた。

しかし、近年のＬＳＩは、高速動作をするものが多くなり、相対的にテスタのタイミング誤差の影響が大きくなり、正しい期待値照合ができないケースも目立ってきている。

事前に、シミュレーションで、テスタのタイミング誤差を含めた検証を行いたいが、シミュレーション時間があまりにも長くかかってしまうために、シミュレーションが行えないとう問題点があった。

そこで、本発明の目的は、入力パターンのタイミングマージンの確認を短時間に行えるテスタシミュレーション装置及びテスタシミュレーション方法を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
テストパターンに基づいて、被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション装置において、
前記被試験対象の回路動作をシミュレーションするＤＵＴモデルと、
前記テスタの回路動作をシミュレーションし、前記テストパターンの入力パターンのエッジに所望期間のタイミングマージンを示す不定状態レベルを付加して、前記ＤＵＴモデルに出力すると共に、ＤＵＴモデルの出力とテストパターンの期待値パターンとをストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとするテスタモデルと
を備えたことを特徴とするものである。

請求項２記載の発明は、請求項１記載の発明であって、
テスタモデルは、
入力パターンのエッジに所望期間の不定状態レベルを付加して出力するドライバモデルと、
ＤＵＴモデルの出力と期待値パターンとを、ストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとする比較器モデルと
を有することを特徴とするものである。

請求項３記載の発明は、請求項２記載の発明であって、
テスタモデルに設けられ、テスタパターンにより、入力パターンをドライバモデルに出力し、期待値パターンを比較器モデルに出力すると共に、ストローブを比較器モデルに与える信号発生部モデルを有することを特徴とするものである。

請求項４記載の発明は、請求項１記載の発明であって、
テスタモデルは、
テストパターンにより、入力パターンのエッジに所望期間の不定状態レベルを付加して出力し、期待値パターン、ストローブを出力する信号発生部モデルと、
ＤＵＴモデルの出力と前記信号発生部モデルの期待値パターンとを、信号発生部モデルのストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとする比較器モデルと
を設けたことを特徴とするものである。

請求項５記載の発明は、
テストパターンに基づいて、被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション方法において、
前記テスタの回路動作をシミュレーションするテスタモデルに、前記テストパターンの入力パターンのエッジに所望期間のタイミングマージンを示す不定状態レベルを付加して出力するステップと、
前記テスタモデルの出力を入力し、ＤＵＴモデルが前記被試験対象の回路動作をシミュレーションするステップと、
前記テスタモデルがＤＵＴモデルの出力とテストパターンの期待値パターンとをストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとするステップと
を備えたことを特徴とするものである。

本発明によれば、テスタモデルが、入力パターンのエッジに不定状態レベルを付加し、ＤＵＴモデルの出力と期待値とを比較し、ＤＵＴモデルの出力が期待値と異なるレベルまたは不定状態レベルのとき、フェイルにするので、タイミングマージンのチェックを短時間に行うことができる。

また、所望期間、不定状態レベルを付加しているので、所望期間全体にわたって、タイミングマージンのチェックを行うことができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。

図１に示すように、テスタモデル２３はテスタモデル２１の代わりに設けられ、記憶部１のテストプログラムに基づいて、テスタの回路動作をシミュレーションし、テストパターンの入力パターンのエッジに所望期間の不定状態レベルを付加して、ＤＵＴモデル２２に出力すると共に、ＤＵＴモデル２２の出力とテストパターンの期待値パターンとを比較し、ＤＵＴモデル２２の出力が期待値と異なるレベルまたは不定状態レベルのとき、フェイルとする。そして、テスタモデル２３は、信号発生部モデル２３０、ドライバモデル２３１〜２３３、複数の比較器モデル２３４を有する。信号発生部モデル２３０は、テストパターンデータにより、タイミング発生や波形整形後の信号、つまり、入力パターン、期待値パターン、ストローブを出力する。ドライバモデル２３１，２３２は、信号発生部モデル２３０からの入力パターンのエッジに所望期間の不定状態レベルを付加して、ＤＵＴモデル２２に出力する。ドライバモデル２３３は、信号発生部モデル２３０からの入力パターンのタイミングをずらし、ＤＵＴモデル２２に出力する。比較器モデル２３４は、ＤＵＴモデル２２の出力と期待値パターンとを、信号発生部モデル２３０のストローブのタイミングで比較し、ＤＵＴモデル２２の出力が期待値と異なるレベルまたは不定状態レベルのとき、フェイルとする。

ここで、不定状態レベルとは、シミュレータにおいて、Ｈ（ハイ）、Ｌ（ロウ）、Ｚ（ハイゼット）というレベルに加え、ｘ（不定状態）という特殊なレベルが存在する。ｘ信号は、基本的に、他方の信号によりレベルが特定される場合には無視され、両者の信号により計算する際には一方がｘであれば、結果もｘというように働く。例えば、図２に示されるような関係になる。（ａ）はＡＮＤ回路の真理値表、（ｂ）はＯＲ回路の真理値表、（ｃ）はＥＸＯＲ回路の真理値表である。また、多くＬＳＩは何らかの同期設計がなされており、入力信号に対しては、基準となるクロックが存在し、入力レベルもしくは内部信号のレベルがクロックのエッジでラッチされ、後段に伝わる。ｘ信号も、通常のレベルと同様に、ｘが与えられている状態でクロックがくれば、ｘレベルがラッチされ、その後段にｘレベルとして伝えられる。

このような装置の動作を、図３を用いて、以下に説明する。シミュレーション手段２が、記憶部１のテストプログラムを読み出し、テストプログラムにより、テスタモデル２３を動作させる。そして、テスタモデル２３の信号発生部モデル２３０が、テストプログラムに基づいて、入力パターンをドライバモデル２３１〜２３３に出力する。ドライバモデル２３１，２３２は、図３（ａ）に示すように、入力パターンのエッジに所望期間のｘレベルを付加して、ＤＵＴモデル２２に出力する。また、ドライバ２３３は、クロックとなる入力パターンを入力し、図３（ｂ）に示すように、入力パターンのタイミングをずらし、ＤＵＴモデル２２に出力する。

これらの入力信号、クロックにより、ＤＵＴモデル２２は、例えば、図２に示されるような関係に基づいて、シミュレーションが行われ、テスタモデル２３に出力を行う。そして、テスタモデル２３の比較器モデル２３４は、ＤＵＴモデル２２の出力とテストプログラムの期待値パターンとの比較を行い、期待値と同じレベルのとき、パスとし、ＤＵＴモデル２２の出力が期待値と異なるレベルまたはｘレベルのとき、フェイルとする。フェイルが発生した場合、ｘレベルの所望期間分のマージンがないことがわかる。

例えば、従来例と同様に、ＤＵＴモデル２２が、ＯＲ回路、ＥＯＲ回路、ＡＮＤ回路、これら回路をそれぞれラッチするフリップフロップのモデルからなり、これらの回路の出力が出力される場合の試験のシミュレーションについて説明する。図４はこのようなＤＵＴモデル２２のシミュレーションのタイミングチャートを示した図である。（ａ）〜（ｉ）は図７と同様である。ここで、信号のエッジ付近の斜線部はｘレベルを示し、その他の意味は図７と同様である。

テスタモデル２３の信号発生部モデル２３０が入力信号Ａ，Ｂ、クロックｃｌｋを出力する。そして、ドライバモデル２３１，２３２は、図４（ａ），（ｂ）に示すように、それぞれ、信号発生部モデル２３０の入力信号Ａ，Ｂのエッジの所望期間にｘレベルを付加して出力する。また、ドライバモデル２３３は、図４（ｆ）に示すように、クロックｃｌｋのタイミングをずらさずに出力する。これらのドライバモデル２３１〜２３３の出力により、ＤＵＴモデル２１は、図２に示すような関係により、図４（ｃ）〜（ｅ）に示すように、ｘレベルを含んだ出力信号ａ〜ｃを出力すると共に、図４（ｇ）〜（ｉ）に示すように、ｘレベルを含まない出力信号ｄ〜ｆを出力する。

テスタモデル２３の複数の比較器モデル２３４は、それぞれ、ＤＵＴモデル２２の出力信号ａ〜ｆを入力し、出力信号ａ〜ｆと信号発生部モデル２３０が出力する期待値パターンとを、ストローブのタイミングにより比較する。そして、比較器モデル２３５は、期待値パターンと一致した場合、パスとし、期待値パターンと不一致及びｘレベルの場合、フェイルとする。この結果、図４に示されるフェイルポイントは、図１０に示すタイミングチャートとフェイルポイントが一致する。すなわち、ｘレベルを用いることにより、１回のシミュレーションで、タイミングマージンの有無が求まることがわかる。

次に、クロックｃｌｋのタイミングをずらす場合を図５に示し説明する。この場合、ドライバモデル２３３が、信号発生部モデル２３０が出力するクロックｃｌｋのタイミングを早めにずらして、ＤＵＴモデル２２に出力する。この結果、ＤＵＴモデル２２は、図５（ｇ）〜（ｉ）に示されるように、出力信号ｄ以外、ｘレベルを含んだ信号を出力する。その他の動作は上記と同じなので、説明を省略する。クロックｃｌｋは基準信号であるので、ｘレベルの設定をすることはできないが、クロックｃｌｋのタイミングを早くしたり、遅くしたりして、チェックを行うことができる。

このように、テスタモデル２３が、入力パターンのエッジにｘレベルを付加し、ＤＵＴモデル２２の出力と期待値とを比較し、ＤＵＴモデル２２の出力が期待値と異なるレベルまたはｘレベルのとき、フェイルにするので、タイミングマージンのチェックを短時間に行うことができる。

また、所望期間、ｘレベルを付加しているので、所望期間全体にわたって、タイミングマージンのチェックを行うことができる。つまり、タイミングチェック時に、タイミングのずらしのステップ間に、幅が細かいパルス状に発生するフェイルポイントを見逃す可能性をなくすことができる。

なお、本発明はこれに限定されるものではなく、クロックｃｌｋのタイミングをずらして、チェックを行う構成を示したが、クロックについては、クロックに関連する入力信号のタイミング誤差が、クロックのエッジの相対時間差とも考えられるので、基準信号として扱われるクロック自体は一定、理想タイミングと考え、入力信号のタイミング誤差に、クロックのタイミング誤差を加えて、シミュレーションを行う構成でもよい。

また、クロックが１つの場合を示したが、複数のクロックを持つ場合でもよい。その場合は、複数クロックをずらす組み合わせ回数分のシミュレーションを行う。また、複数クロックのタイミング誤差を、入力信号のタイミング誤差に加えて、シミュレーションを行う。なお、クロックは入力信号に比較して、ずっと少ないので、複数クロックをずらす組み合わせでシミュレーションを行っても、すべての組み合わせのシミュレーションに比較して、ずっと少ない組み合わせでシミュレーションすることができる。

また、ドライバモデル２３１，２３２により、ｘレベルの挿入、ドライバモデル２３３により、タイミングのずらしを行う構成を示したが、信号発生部モデル２３０が、入力パターンに対して、ｘレベルの挿入、タイミングのずらしを行う構成でもよい。この場合、テスタモデル２３はドライバモデル２３１〜２３３がない構成となる。

また、入力信号に対するｘレベルの所望期間は、ＤＵＴモデル２１のピンごとに異なっても同じでもよい。また、所望期間の設定は、テスタモデルのピングループの指定、ピン単位の指定のどちらでもよい。

また、ＤＵＴモデル２２の入力、出力、クロックピンに対応して、ドライバモデル２３１〜２３３、比較器モデル２３４を設けた構成を示したが、実際のテスタと同様に、ドライバモデル、比較器モデルを、テスタモデルのピンごとに設ける構成でもよい。また、ドライバモデルが、ｘレベルの挿入機能、タイミングをずらす機能の両方をもつ構成でもよい。

また、ｘレベルを付加する所望期間は事前に設定されるものとしたが、キーボード、マウス等の入力手段により、シミュレーション手段２のドライバモデル２３１，２３２に設定する構成や、記憶部に格納され、各種の所望期間の設定を、シミュレーション手段２が読み出し、ドライバモデル２３１，２３２に設定する構成でもよい。

本発明の実施例を示した構成図である。 基本回路の真理値表を示す図である。 図１に示す装置の動作を示したタイミングチャートである。 図１に示す装置の動作を示したタイミングチャートである。 図１に示す装置の動作を示したタイミングチャートである。 従来のテスタシミュレーション装置の構成を示した図である。 図７に示す装置の動作を示したタイミングチャートである。 図７に示す装置の動作を示したタイミングチャートである。 図７に示す装置の動作を示したタイミングチャートである。 図７に示す装置の動作を示したタイミングチャートである。 図７に示す装置の動作を示したタイミングチャートである。

符号の説明

１ 記憶部
２ シミュレーション手段
２２ ＤＵＴモデル
２３ テスタモデル
２３０ 信号発生部モデル
２３１〜２３３ ドライバモデル
２３４ 比較器モデル

Claims (5)

1. テストパターンに基づいて、被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション装置において、
   前記被試験対象の回路動作をシミュレーションするＤＵＴモデルと、
   前記テスタの回路動作をシミュレーションし、前記テストパターンの入力パターンのエッジに所望期間のタイミングマージンを示す不定状態レベルを付加して、前記ＤＵＴモデルに出力すると共に、ＤＵＴモデルの出力とテストパターンの期待値パターンとをストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとするテスタモデルと
   を備えたことを特徴とするテスタシミュレーション装置。
2. テスタモデルは、
   入力パターンのエッジに所望期間の不定状態レベルを付加して出力するドライバモデルと、
   ＤＵＴモデルの出力と期待値パターンとを、ストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとする比較器モデルと
   を有することを特徴とする請求項１記載のテスタシミュレーション装置。
3. テスタモデルに設けられ、テスタパターンにより、入力パターンをドライバモデルに出力し、期待値パターンを比較器モデルに出力すると共に、ストローブを比較器モデルに与える信号発生部モデルを有することを特徴とする請求項２記載のテスタシミュレーション装置。
4. テスタモデルは、
   テストパターンにより、入力パターンのエッジに所望期間の不定状態レベルを付加して出力し、期待値パターン、ストローブを出力する信号発生部モデルと、
   ＤＵＴモデルの出力と前記信号発生部モデルの期待値パターンとを、信号発生部モデルのストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとする比較器モデルと
   を設けたことを特徴とする請求項１記載のテスタシミュレーション装置。
5. テストパターンに基づいて、被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション方法において、
   前記テスタの回路動作をシミュレーションするテスタモデルに、前記テストパターンの入力パターンのエッジに所望期間のタイミングマージンを示す不定状態レベルを付加して出力するステップと、
   前記テスタモデルの出力を入力し、ＤＵＴモデルが前記被試験対象の回路動作をシミュレーションするステップと、
   前記テスタモデルがＤＵＴモデルの出力とテストパターンの期待値パターンとをストローブのタイミングで比較し、ＤＵＴモデルの出力が期待値パターンと一致したとき、パスとし、期待値パターンと不一致のとき、フェイルとし、不定状態レベルのとき、フェイルとするステップと
   を備えたことを特徴とするテスタシミュレーション方法。

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