JP4747805B2 - 電気光学装置、駆動方法および電子機器 - Google Patents
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そこで、画素毎に1ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフ表示させる技術が提案された(特許文献1参照)。
この技術では、メモリ回路のリフレッシュが不要となるので、静止画を表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有する構成において、消費電力のさらなる低減を可能とする電気光学装置、その駆動方法および電子機器を提供することにある。
ここで、本発明において、前記オン信号生成回路は、前記画素におけるメモリ回路と前記選択回路とともに、同一の基板上に形成され、前記オフ信号は、前記基板に対して外部から供給される構成が好ましい。
また、この構成において、前記複数の画素は、横方向および縦方向にマトリクス状に配列し、前記オン信号を供給する信号線が、前記横方向に隣接する2行、または、前記縦方向に隣接する2列において共用されるものとし、さらに、前記複数の画素におけるマトリクス配列は、前記横方向に隣接する2行および前記縦方向に隣接する2列の4画素を、基本パターンとした繰り返しとしたも良い。
さらに、この構成において、前記複数の画素は、横方向および縦方向にマトリクス状に配列し、前記オン信号を供給する信号線が、前記画素のマトリクス配列に対応して配設されるとともに、画素のマトリクス配列の四隅にそれぞれ配置されたバッファ回路またはNOT回路の出力端に接続されても良い。
なお、本発明は、電気光学装置のみならず、電気光学装置の駆動方法としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。
まず、本発明の第1実施形態について説明する。この第1実施形態に係る電気光学装置は、電気光学素子として液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成された素子基板と、コモン電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付され、この間隙にTN(twisted nematic)型の液晶が挟持された構成となっている。
この図に示されるように、電気光学装置10の表示領域100では、240行のワード線121が、それぞれ行(X)方向に延在する一方、ビット線131および相補ビット線132の320組が、それぞれ列(Y)方向に延在するように設けられている。画素110は、240行のワード線121と320列のビット線131(相補ビット線132)との交差に対応して設けられる。このため、本実施形態において、画素110は、縦240行×横320列のマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
なお便宜的に、表示領域100において、上から数えて1、2、3、…、240行目のワード線121に供給される行選択信号を、S1、S2、S3、…、S240とそれぞれ表記している。また、行選択信号について特に行を特定しないで一般的に説明するときにはSiと表記する。ここで、iは1≦i≦240を満たす整数である。YアドレスAdyは、図では1本の線で示しているが、実際には8本(28=256≧240)の信号線で構成される。
サンプル・ホールド回路40は、ある列の列選択信号XjがHレベルとなったときに、上位制御回路から供給されるデータビットDaを、j列目のビット線131にサンプリングして供給するとともに、当該データビットDaの論理を反転したビットを、j列目の相補ビット線132に供給するものである。なお、サンプル・ホールド回路40は、Lレベルの列選択信号に対応する列に対しては、ビット線131および相補ビット線132をHレベルあるいはハイ・インピーダンス状態とさせる。
なお、便宜的に、表示領域100において、左から数えて1、2、3、…、320列目のビット線131に供給されるビットを、D1、D2、D3、…、D320と表記し、相補ビット線132に供給される反転ビットを、/D1、/D2、/D3、…、/D320と表記し、特に列を特定しないで一般的に説明するときにはDj、/Djと表記する。XアドレスAdxは、図では1本の線で示しているが、上述のように1アドレスで1ビットだけを指定する場合には9本(29=512≧320)の信号線で構成される。
なお、信号Vcomは、表示領域100において、そのままオフ信号Voffとして供給される。また、素子基板に供給された信号Vcomは、導通材等を介して対向基板に導かれて、コモン電極185に印加される構成となっている。
このうち、メモリ回路150は、nチャネル型TFT(薄膜トランジスタ)151、152と、NOT回路155、156を備える。TFT151については、そのソースがj列目のビット線131に接続され、そのドレインがNOT回路155の入力端に接続され、そのゲートがi行目のワード線121に接続されている。NOT回路155の出力端は、NOT回路156の入力端に接続され、NOT回路156の出力端は、NOT回路155の入力端に帰還されている。
なお、メモリ回路150は相補型であるので、TFT152については、そのソースがj列目の相補ビット線132に接続され、そのドレインがNOT回路156の入力端に接続され、そのゲートがi行目のワード線121に接続されている。
なお、ワード線121に供給された行選択信号SiがHレベルになったときでも、ビット線131および相補ビット線132がともにHレベルあるいはハイ・インピーダンス状態であれば、記憶内容が書き替わることはない。
また、トランスミッションゲート162の制御ゲートおよびトランスミッションゲート164の反転制御ゲートは、メモリ回路150における端子Qに接続される一方、トランスミッションゲート162の反転制御ゲートおよびトランスミッションゲート164の制御ゲートは、メモリ回路150における端子/Qに接続されている。
したがって、端子QがHレベルであれば(端子/QがLレベルであれば)、トランスミッションゲート162、164は、それぞれオン、オフして、信号Vonが画素電極181に印加される一方、端子QがLレベルであれば(端子/QがHレベルであれば)、トランスミッションゲート162、164は、それぞれオフ、オンして、信号Voffが画素電極181に印加される構成となっている。
なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約90度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。このため、画素電極181とコモン電極185との間を通過する光は、両電極間の電圧実効値がゼロであれば、液晶分子の捻れに沿って約90度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、それぞれ偏光軸が配向方向に一致するように偏光子を配置させると、当該電圧実効値が小さければ光の透過率が高くなる一方、電圧実効値が大きければ透過率が低くなる(ノーマリーホワイトモード)。
まず、電気光学装置10では、各画素110のメモリ回路150に、データビットが記憶された状態が前提となるので、このメモリ回路150へのデータビットの記憶動作について説明する。
ここで例えばi行j列の画素110に対してデータビットを記憶させる場合、上位制御回路は、i行目を指定するYアドレスAdyとともに、j列目を指定するXアドレスAdxを出力し、さらに、当該i行j列の画素110に記憶させるべきデータビットDaを出力する。
i行j列の画素110では、行選択信号SiがHレベルとなるのでTFT151、152がオン状態となって、ビット線131に供給されたビットDjが端子Qに、相補ビット線132に供給された反転ビット/Djが端子/Qに、それぞれ書き込まれる。
この状態において、行選択信号SiがLレベルになると、i行j列の画素110では、それぞれTFT151、152がオフして、メモリ回路150における端子Qはビット線131から、端子/Qは相補ビット線132から、それぞれ電気的に切り離されるが、メモリ回路150は、書き込まれたビットを保持し続けることになる。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットDaがXアドレスAdxおよびYアドレスAdyとともに上位制御回路から供給されて、当該XアドレスAdxおよびYアドレスAdyで指定された画素におけるメモリ回路150に保持されたデータビットが書き換えられる。
まず、画素110のメモリ回路150において、端子QにLレベルのデータビットが保持された場合(端子/QにHレベルが保持された場合)、トランスミッションゲート162、164はそれぞれオフ、オンするので、当該画素の画素電極181には、コモン電極185に印加された信号Vcomと同一論理の関係にある信号Voffが印加される。このため、液晶素子180に印加される電圧VLC、ここでは、画素電極181の電位からコモン電極185の電位を差し引いた電圧は、図3に示されるように、ゼロとなるので、ノーマリーホワイトモードであれば、当該画素は、明るいオフ状態となる。
ここで、信号Vonは、図3に示されるように、コモン電極185に印加される信号Vcomに対して、時間Tdだけ遅延し、かつ、論理反転の関係にある信号である。
このため、液晶素子180に印加される電圧VLCは、信号Vonの論理レベルが変化するタイミングから時間Tdが経過するまでは同電位であり、時間Tdが経過した後には+Vddまたは−Vddとなる。
ここで、1フレーム(1F)の期間は、上述したように約16.7ミリ秒であるのに対し、本実施形態において、遅延時間Tdは、約100マイクロ秒程度である。このため、1フレームの期間に対して時間Tdが十分に短いので、端子QにHレベルのデータビットが保持された場合、液晶素子180の電圧実効値は、ほぼVddとなり、ノーマリーホワイトモードであれば、当該画素は暗いオン状態となる。
これに対し、信号Vonを、信号Vcom(信号Voff)の論理レベルを反転させただけで、遅延させない構成を考えると、1フレームにおいて、電圧+Vddに充電された液晶素子を逆極性の電圧−Vddに充電させるため(電圧−Vddに充電された液晶素子を電圧+Vddに充電させるため)、電圧2Vddに変化させる分に相当する仕事量が必要となる。
したがって、本実施形態では、信号Vonを遅延させることによって、遅延させない構成と比較して、液晶の充放電による消費電力を半減させることが可能となる。
電気光学装置10では、VonやVoffの信号線に寄生する容量等によって電流が消費されるが、これらの部分で消費される電流は、全画素をオフにしたときの消費電流Ioffで示される。したがって、すべての画素をオン表示したときにおいて、液晶素子180の充放電のみによって消費される電流は、図4において、全画素をオンにしたときの消費電流Ionから、全画素をオフにしたときの消費電流Ioffを差し引いたものとなる。
図からわかるように、遅延時間Tdを50マイクロ秒以上に設定すれば、遅延時間をゼロとした場合と比較して液晶の充放電による消費電流を半減させることが可能となる。
なお、実際には、遅延時間Tdの最適値については、各種の条件によって異なるが、液晶素子180における容量と配線に寄生する抵抗との時定数によって定まることになる。
また、図4においては、消費電流を測定しやすいように、1フレームの期間を通常の1/10(フレーム周波数を10倍の600Hz)とした場合の結果である。
低温ポリシリコンプロセスによって製造されたTFTは、モノシリックICのトランジスタに比べて応答性が悪いが、この応答性の悪さによって発生する遅延を逆に利用して、遅延回路として用いている。
図5(c)に示されるように、NOT回路51におけるTFT51n、および、NOT回路54におけるTFT54n、のチャネル長が200μmであり、他のTFTのチャネル長における4μmよりも、極端に長くなるように設計されている。
一方、NOT回路52、53、55、56における出力波形は、LレベルからHレベルに変化する際の立ち上がり時間と、HレベルからLレベルに変化する際の立ち下がり時間とがほぼ同等であって、十分に短いので、単なる波形整形回路として機能する。
ここで、遅延時間Tdr、Tdfの一方をP、Nチャネルの一方で、遅延時間Tdr、Tdfの他方をP、Nチャネルの他方で、発生させようとした場合に、PまたはNチャネルのTFTにおいて製造ばらつきが生じると、遅延時間Tdr、Tdfを同値に維持することができなくなる。ここで、遅延時間Tdr、Tdfとを等しくないと、液晶素子180に直流成分が印加されて、液晶183を劣化させてしまうことになる。
これに対し、図5(b)に示される構成においては、図5(c)に示されるように、PおよびNチャネル型のTFTのうち、Nチャネル型におけるTFTの一部のチャネルサイズ(特にチャネル長)を変更しているのみであるので、仮にPまたはNチャネルのTFTにおいて製造ばらつきが生じても、その影響が同方向に作用するので、遅延時間Tdr、Tdfが設計値からシフトすることがあるものの、両者をほぼ同値に保つことができる。
なお、このようにNOT回路を複数個縦続しなくても、例えばシフトレジスタによって信号Vcomの論理反転信号を遅延させる構成によっても、100マイクロ秒程度の遅延を発生させることが可能であるが、シフトレジスタを制御するためのクロック信号が別途必要となるし、このクロック信号が電気光学装置に供給されると、寄生容量によって無駄に消費される電力が無視できない場合もあるので、安易に採用できない事情がある。
そこで、信号線141の負荷を軽減した第2実施形態について説明することにする。図7は、本発明の第2実施形態に係る電気光学装置の構成を示す図である。
図1に示した第1実施形態では、1行分の画素110で1行の信号線141を共用する構成としたが、図7に示した第2実施形態では、2行分の画素110で1行の信号線141を共用する構成としたものである。このため、第2実施形態では、当該信号線141を挟んで並ぶ2つの画素110は、互いに当該信号線141を基準にして対称形で配置している。
したがって、第2実施形態において、表示領域100では、これら4画素が基本パターンとなって、画素110がX方向およびY方向に配列することになる。
なお、実際には、さらに画素電極181が、範囲110aよりも一回り小さい形状で、アルミニウム層の上層に絶縁膜を介し、接続点Pixで導通を図って形成されるが、図8では省略されている。また、図8におけるアルミニウム層に相当する配線が、図9の等価回路において太線で示されている。
また、図8に示される例では、i行j列の画素110におけるTFT151、152のソース領域は、隣接する(i−1)行j列の画素110(一部のみ図示)におけるTFT151、152のソース領域と共用されている。同様に、(i+1)行j列の画素110におけるTFT151、152のソース領域は、隣接する(i+2)行j列の画素110(一部のみ図示)におけるTFT151、152のソース領域と共用されている。すなわち、画素110におけるTFT151、152のソース領域は、同列であって、隣接する2行のいずれか一方におけるTFT151、152のソース領域と共用されている。
このため、ビット線131(および相補ビット線132)に寄生する容量が削減される結果、消費電力を抑えるとともに、ビット(および反転ビット)をメモリ回路150に書き込む速度を向上させることも可能となる。
そこで、図10に示されるように、表示領域100の範囲外において、すべての信号線141の左端および右端を、それぞれ共通接続するとともに、表示領域100の範囲外の四隅に、信号Vonをバッファリングするバッファ回路71、72、73および74をそれぞれ設けた構成としても良い。また、1つのNOT回路60ではなく、実際には、図11に示されるように、駆動能力を順次高めたNOT回路を複数縦続接続した回路70で、遅延回路50による出力信号を論理を否定する構成となる。
なお、駆動能力は、PチャネルおよびNチャネル型のトランジスタのチャネル幅に比例するので、図11に示した回路70では、各段のNOT回路を構成するトランジスタのチャネル幅Wが、ほぼ3倍ずつ広くなるように設計されている。
なお、図10では、表示領域100の範囲外の四隅にバッファ回路を配置させたが、バッファ回路は、実質的にNOT回路の偶数段縦続接続であるので、この縦続接続における最終段のNOT回路だけ、または、この最終段を含む回路を四隅に配置させる構成であっても良い。
また、上述した説明において画素110は、データビットに応じたオン表示またはオフ表示の2値的な表示しかできないが、1画素を、上述した画素110と同様な構成の複数の副画素によって表現するとともに、これら複数の副画素のオン表示(またはオフ表示)の個数(面積)によって、1画素を階調表示する構成としても良い。さらに、画素110を、例えばX方向に向かってRGBRGB…の3原色に対応するようにして、それぞれの色についてオンオフさせても良いし、上記面積階調を併用してカラー表示を行う構成としても良い。
実施形態等にあっては、1フレームの周期でレベル反転する信号Vcomを入力する構成としたが、信号Vcomをレベル反転する理由は、液晶素子180を交流駆動するために過ぎない。このため例えば、信号Vcomを2フレーム以上の周期でレベル反転する構成としても良い。
さらに、液晶素子180はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。
次に、上述した実施形態に係る電気光学装置10を表示装置として有する電子機器について説明する。図12は、実施形態に係る電気光学装置10を用いた携帯電話1200の構成を示す斜視部である。
この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受話口1204、送話口1206とともに、上述した電気光学装置10の表示領域100を備えるものである。なお、電気光学装置10のうち、表示領域100以外の構成要素については外観としては現れない。
Claims (9)
- 複数の画素と、
前記複数の画素にわたって共通であって、前記画素をオフ状態にするためのオフ信号が印加されるコモン電極と、
前記オフ信号を遅延させ、かつ、前記オフ信号の論理レベルを反転させたオン信号を生成するオン信号生成回路と、
を有し、
前記画素は、
1ビットを保持するメモリ回路と、
前記メモリ回路に保持された1ビットの論理レベルが一方である場合に、前記オン信号を選択するとともに、前記論理レベルが他方である場合に、前記オフ信号を選択する選択回路と、
前記選択回路により選択されたオン信号またはオフ信号が印加され、前記コモン電極に対向する画素電極と、
を有する
ことを特徴とする電気光学装置。 - 前記オン信号生成回路は、前記画素におけるメモリ回路および前記選択回路とともに、同一の基板上に形成され、
前記オフ信号は、前記基板に対して外部から供給される
ことを特徴とする請求項1に記載の電気光学装置。 - 前記オン信号生成回路は、
複数段のNOT回路を縦続接続したものである
ことを特徴とする請求項2に記載の電気光学装置。 - 前記NOT回路の各々は、Pチャネル型とNチャネル型の薄膜トランジスタを含み、
前記複数段のうち、一部の段において、いずれか一方のチャネル型の薄膜トランジスタにおけるチャネル長は、他方のチャネル型のトランジスタのチャネル長よりも大きい
ことを特徴とする請求項3に記載の電気光学装置。 - 前記複数の画素は、横方向および縦方向にマトリクス状に配列し、
前記オン信号を供給する信号線が、前記横方向に隣接する2行、または、前記縦方向に隣接する2列において共用される
ことを特徴とする請求項2に記載の電気光学装置。 - 前記複数の画素におけるマトリクス配列は、
前記横方向に隣接する2行および前記縦方向に隣接する2列の4画素を、基本パターンとした繰り返しである
ことを特徴とする請求項5に記載の電気光学装置。 - 前記複数の画素は、横方向および縦方向にマトリクス状に配列し、
前記オン信号を供給する信号線が、前記画素のマトリクス配列に対応して配設されるとともに、画素のマトリクス配列の四隅にそれぞれ配置されたバッファ回路またはNOT回路の出力端に接続された
ことを特徴とする請求項2に記載の電気光学装置。 - 複数の画素と、
前記複数の画素にわたって共通であって、前記画素をオフ表示させるためのオフ信号が印加されるコモン電極とを有し、
前記画素は、
1ビットを保持するメモリ回路と、
前記メモリ回路に保持された1ビットの論理レベルが一方である場合に、前記オン信号を選択するとともに、前記論理レベルが他方である場合に、前記オフ信号を選択する選択回路と、
前記選択回路により選択されたオン信号またはオフ信号が印加され、前記コモン電極に対向する画素電極と、
を有する電気光学装置の駆動方法であって、
前記オフ信号を遅延させ、かつ、前記オフ信号の論理レベルを反転させて、前記選択回路に前記オン信号として供給する
ことを特徴とする電気光学装置の駆動方法。 - 請求項1乃至7のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
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