JP4742230B2 - PWM pulse generation method - Google Patents
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- 238000000034 method Methods 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 238000009825 accumulation Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Description
この発明は、インバータやUPS(無停電電源装置)などの電力変換器を、パルス幅変調(PWM)制御するため、特にマイコン,DSP(ディジタルシグナルプロセッサ),ゲートアレイなどのディジタル回路を用いたPWMパルス発生方式に関する。 The present invention is a PWM that uses a digital circuit such as a microcomputer, a DSP (digital signal processor), and a gate array, in particular, for pulse width modulation (PWM) control of a power converter such as an inverter or UPS (uninterruptible power supply). The present invention relates to a pulse generation method.
従来、電力変換器の主回路を構成する半導体素子のオン・オフを制御する信号(ゲートパルス)を発生する回路には、三角波比較PWM回路が一般によく用いられる。この三角波比較PWM回路では、三角波を搬送波、電圧指令値を信号波とし、三角波と電圧指令値との大小比較により、半導体素子のスイッチング時間を決定するもので、電圧指令値を変化させることにより、出力電圧の制御を行なうようにしている。最近は、この技術をディジタル化し、一定周期毎に指令値に相当するパルス幅を演算し、ビットのオン・オフによりPWM制御を行なっている。 Conventionally, a triangular wave comparison PWM circuit is generally used as a circuit for generating a signal (gate pulse) for controlling on / off of a semiconductor element constituting a main circuit of a power converter. In this triangular wave comparison PWM circuit, the triangular wave is a carrier wave, the voltage command value is a signal wave, the switching time of the semiconductor element is determined by comparing the size of the triangular wave and the voltage command value, and by changing the voltage command value, The output voltage is controlled. Recently, this technology has been digitized, a pulse width corresponding to a command value is calculated at regular intervals, and PWM control is performed by turning on / off bits.
図10に、例えば特許文献1に開示されているPWM制御装置の特に比較器を、マイコンシステムで実現した例を示す。
指令値演算部304は、一定周期毎に指令値を演算する。搬送波発生部303ではアップダウンカウンタなどにより三角波が計算され、カウント値が出力される。比較部310ではカウント値と指令値とを比較し、一致したときにパルスを出力する。PWM生成部311では比較部310からの信号を受け、PWMパルスを出力する。指令値レジスタ305に対し、指令値演算部304から演算結果を書き込むタイミングが重要で、書き込みタイミング制御部312により書き込みタイミングを制御する。
FIG. 10 shows an example in which, for example, a comparator of the PWM control device disclosed in Patent Document 1 is realized by a microcomputer system.
The command
図11に図10の動作波形を示す。
例えば、カウントアップ中に、既にカウント値が追い越した値を指令値レジスタに書き換えた場合、比較部でカウント値と指令値が一致することはないため、いわゆるパルス抜けが発生する。したがって、信号指令値を指令値レジスタに書き込むタイミングを、書き込みタイミング制御部で制御し、図11のように搬送波(キャリア)403の山の部分か、谷の部分で書き込むことで、パルス抜けの問題を回避することができる。Tdは演算周期を示す。
FIG. 11 shows the operation waveform of FIG.
For example, when a value that has already passed the count value is rewritten to the command value register during the count-up, the count value does not match the command value in the comparison unit, and so-called pulse omission occurs. Therefore, the timing at which the signal command value is written to the command value register is controlled by the write timing control unit, and writing at the peak or valley of the carrier wave 403 as shown in FIG. Can be avoided. Td indicates a calculation cycle.
図12は図10の変形例を示し、指令値レジスタを505,513と2つ設け、ロードタイミング制御部512からロードパルスを与え、指令値レジスタ513より指令値を取り出すことにより、指令値演算後は他の演算を可能として有効利用を図るものである。したがって、その動作も図13に示すように、指令値レジスタ505のデータを513へ移す動作が加わった程度で、基本的には図11と同様である。
なお、図10,12の場合でも、キャリア周期の半分に1回しか指令値の演算を行なわないので、むだ時間による演算遅れに加えて指令値の計算間隔が粗くなり、実際に出力したい指令値とのずれが大きくなることがある。
FIG. 12 shows a modification of FIG. 10, in which two
Even in the case of FIGS. 10 and 12, since the command value is calculated only once in half of the carrier cycle, the command value calculation interval becomes coarse in addition to the calculation delay due to dead time, and the command value that is actually desired to be output. The deviation may be larger.
図10,図12の回路では搬送波と指令値とを比較し一致するタイミングを検出してパルスを生成しており、パルス抜けを防止するために指令値の更新を搬送波の周波数に同期して行なう必要があるため、指令値が出力に反映されるまでにむだ時間が発生し、制御遅れや応答性の低下に加えて指令値の計算間隔が粗くなり、実際に出力したい指令値とのずれが大きくなることがある、などの問題がある。
したがって、この発明の課題は、むだ時間を最小にして制御遅れを小さくし、応答性を向上させるとともに、実際に出力したい指令値とのずれが大きくならないようにすることにある。
In the circuits of FIGS. 10 and 12, the carrier wave and the command value are compared and the coincidence timing is detected to generate a pulse, and the command value is updated in synchronization with the frequency of the carrier wave to prevent pulse omission. As a result, there is a dead time until the command value is reflected in the output, and in addition to control delay and responsiveness deterioration, the command value calculation interval becomes rough, and there is a deviation from the command value that is actually output. There are problems such as being able to grow.
Accordingly, an object of the present invention is to minimize the dead time to reduce the control delay, improve the responsiveness, and prevent the deviation from the command value to be actually output from becoming large.
このような課題を解決するため、請求項1の発明では、電力変換器の出力電圧波形の基準となる波形信号のデータ列を指令値として出力する指令値演算部と、前記指令値を必要なタイミングで書き換え保持する指令値レジスタと、入力されるクロックにしたがって所定周波数の搬送波を出力する搬送波発生器と、この搬送波発生器から出力される搬送波データ(カウント値)と前記指令値レジスタのデータとを比較した結果を保持する出力レジスタとを備え、この出力レジスタに更新クロックを与えることによりPWMパルスを発生させるPWMパルス発生方式において、
前記出力レジスタにデータ更新制御端子を設け、前記指令値レジスタ値を書き換える更新期間中は、前記データ更新用端子に所定の信号を与えて、その内容を更新しないことを特徴とする。
In order to solve such a problem, the invention of claim 1 requires a command value calculation unit that outputs a data string of a waveform signal serving as a reference of the output voltage waveform of the power converter as a command value, and the command value. A command value register that is rewritten and held at timing, a carrier wave generator that outputs a carrier wave of a predetermined frequency according to an input clock, carrier wave data (count value) output from the carrier wave generator, and data in the command value register In a PWM pulse generation system that includes an output register that holds the result of comparing the output register and generates a PWM pulse by supplying an update clock to the output register,
A data update control terminal is provided in the output register, and during the update period in which the command value register value is rewritten, a predetermined signal is given to the data update terminal and the content is not updated.
上記請求項1の発明においては、前記指令値演算部にて得た指令値を所定期間累積し平均値を計算する平均値計算部と、前記指令値に従って出力したPWMパルス幅相当の電圧値を計算する電圧値計算部と、前記指令値の平均電圧値と出力したPWMパルス幅相当の電圧値とを比較しその差を記憶する記憶部とを付加し、次の所定期間においては、記憶した前回の差に従って出力パルス幅を補正すること(請求項2の発明)、または前記指令値に従ってパルス出力が立ち下がったときのカウント値と、パルス出力が立ち上がったときのカウント値とから出力したパルス幅を計算し、前記指令値演算部にフィードバックすることにより、次の指令値で出力したパルス幅と指令値との差を補正することができる(請求項3の発明)。
In the first aspect of the present invention, the command value obtained by the command value calculation unit is accumulated for a predetermined period to calculate an average value, and the voltage value corresponding to the PWM pulse width output according to the command value is obtained. A voltage value calculation unit to be calculated, and a storage unit for comparing the average voltage value of the command value with the output voltage value corresponding to the PWM pulse width and storing the difference are added, and stored for the next predetermined period. Correcting the output pulse width according to the previous difference (invention of claim 2), or a pulse output from the count value when the pulse output falls according to the command value and the count value when the pulse output rises By calculating the width and feeding back to the command value calculation unit, the difference between the pulse width output at the next command value and the command value can be corrected (invention of claim 3).
この発明によれば、指令値レジスタを搬送波とは無関係にいつでも更新できるようにし、指令値をPWMパルスに即座に反映させるようにしたので、むだ時間を最小にすることができる。その結果、パルス制御周期を、(データの取り込み時間+演算時間)にまで縮めることが可能となる。その結果、指令値とPWM出力パルスによる指示電圧との差を小さくすることが可能であり、しかもその差を即座に補正すれば出力電圧の応答性能を向上させることができる。 According to the present invention, the command value register can be updated at any time regardless of the carrier wave, and the command value is immediately reflected in the PWM pulse, so that the dead time can be minimized. As a result, the pulse control cycle can be shortened to (data acquisition time + calculation time). As a result, the difference between the command value and the command voltage due to the PWM output pulse can be reduced, and if the difference is corrected immediately, the response performance of the output voltage can be improved.
また、大小比較によりパルス抜けを防止し、指令値レジスタ更新中はPWMパルス出力値の更新を禁止することにより、不安定状態である更新中の比較結果によるPWMパルスの誤出力を防いでいる。こうして、むだ時間を最小にし、制御遅れを小さくし、応答性を向上させ、さらにはパルス抜けを防止できるので、信頼性を著しく向上させることができる。 Further, pulse omission is prevented by size comparison, and updating of the PWM pulse output value is prohibited during updating of the command value register, thereby preventing erroneous output of the PWM pulse due to the comparison result being updated which is an unstable state. Thus, the dead time can be minimized, the control delay can be reduced, the response can be improved, and further, the missing pulse can be prevented, so that the reliability can be remarkably improved.
図1はこの発明の第1の実施の形態を示す構成図である。
図示のように、この発明は更新イネーブル(更新制御)端子Tを持つ出力レジスタ108を設け、このイネーブル(更新制御)端子Tに指令値演算部104から書き込みパルスを入力するようにした点が特徴である。こうすることで、書き込みパルス発生中はPWMパルスの更新を禁止することにより、書き込み途中の不安定な状態を回避し、比較の誤判定を防ぐものである。なお、その他は主として図3と同様なので詳細は省略する。
FIG. 1 is a block diagram showing a first embodiment of the present invention.
As shown in the figure, the present invention is characterized in that an
図2はその動作説明図である。
Tcは搬送波202の周期を示す。これに対し、指令値201は演算周期Tdで計算され、書き込みパルス203によって更新される。搬送波のカウンタ値202と指令値201との比較結果であるPWM出力パルス204は、カウンタ値が更新されるたびに更新される。その結果、演算した指令値が即座にPWM出力パルスに反映される。ここでは、書き込みパルス203が出力レジスタ108の端子Tに入力されており、書き込み期間中は出力レジスタ108の内容を更新しないようにすることで、誤出力を防止している。
FIG. 2 is a diagram for explaining the operation.
Tc indicates the period of the
図2では点線丸印(矢印参照)で示す箇所で、書き込みパルスの出力中、つまり書き込み期間中となるので、この期間中は出力レジスタの内容を更新せずに、書き込み期間完了後に更新が行なわれることになる。なお、搬送波のカウンタ値と指令値との比較は比較回路107で大小判定しているので、更新した結果の指令値がカウンタ値を行き過ぎていたとしても、パルス抜けが発生することはない。
In FIG. 2, since the write pulse is being output, that is, during the write period, at the position indicated by the dotted circle (see arrow), the contents of the output register are not updated during this period, and the update is performed after the completion of the write period. Will be. Note that the comparison between the counter value of the carrier wave and the command value is determined by the
図3にこの発明の第2の実施の形態を示す。
これは、図1に示すものに対し、指令値を所定期間累積する指令値累積部710、累積した指令値から平均値を求める平均値計算部711、比較回路707の判定結果により、パルス出力を開始または終了した搬送波のカウント値を保持する開始レジスタ712,終了レジスタ713、これらのレジスタ値からパルス幅およびパルス幅相当の平均電圧値を求める平均出力値計算部714、計算部711からの出力である指令値の平均値と計算部714からの平均出力値との差を計算する差計算部715と、その差にしたがい搬送波のカウントアップ時またはカウントダウン時にPWMパルス幅を補正するパルス幅補正部716を付加したものである。
FIG. 3 shows a second embodiment of the present invention.
This is different from that shown in FIG. 1 in that a command
この例では、指令値のキャリア1周期分の平均値を求める。搬送波のカウント値がゼロのときに指令値累積部710はクリアされ、また、差計算部715においては、搬送波のカウント値がゼロのとき前回の1周期における差(指令値平均値−平均出力値)を計算し、対応するカウント値に変えて保存する。
第1のパルス幅補正部の動作について、図4を参照して以下に説明する。
In this example, an average value for one cycle of the carrier of the command value is obtained. The command
The operation of the first pulse width correction unit will be described below with reference to FIG.
差データ(804)が正のときは、図4の上側のアップ時動作回路809で、出力パルス幅を減らす方向にパルス幅の補正がなされる。データ符号判定部814ではデータの符号をチェックし、データが正のときは差データを、それ以外のときはデータを0としてダウンカウンタ807に値をロードさせる。判定部808ではダウンカウンタ807の値が0のとき0が出力され、データをカウント中(0以外のとき)に「1」が出力される。その結果、出力されるパルス幅は短くなる。つまり、補正分の差データがセットされると、補正カウント分パルス出力は短くなる。
When the difference data (804) is positive, the up-
これに対して、差データ(804)が負のときは、図4の下側のダウン時動作回路812で、出力パルス幅を増やす方向にパルス幅の補正がなされる。データ符号判定部815ではデータの符号をチェックし、データが負のときは差データを、それ以外のときはデータを0としてアップカウンタ810に値をロードさせる。アップカウンタ810に値がセットされると、0になるまでカウントアップする。判定部811ではアップカウンタ810の値が0以外のとき0が出力され、アップカウンタ810の値が0のときに「1」が出力される。その結果、出力されるパルス幅は長くなる。つまり、補正分の差データがセットされると、補正カウント分パルス出力は長くなる。
On the other hand, when the difference data (804) is negative, the pulse width is corrected in the direction of increasing the output pulse width in the
次に、図6を参照して補正動作を説明する。
図6では、従来例のように制御周期Tdがキャリア周期Tcの半分である。指令値は1キャリア周期の間に2回演算されるが、指令値は階段状の粗いものとなる。
この発明では制御周期Tdを短くすることができ、そのときの様子を図7に示す。図示のように指令値が細かく演算され、理想の指令値に近づいている。これをもう少し詳しく説明するのが図8で、演算した指令値のキャリア周期における平均値を計算する。その指令値の平均値に相当するパルス幅を、図8ではPW2で示す。一方、実際に出力したPWMパルス幅がPW1であれば、その差に相当する分|PW2−PW1|を次の周期で補正することで、実際の出力電圧と指令値との差をすばやく埋める(無くす)ことができる。
Next, the correction operation will be described with reference to FIG.
In FIG. 6, the control cycle Td is half the carrier cycle Tc as in the conventional example. The command value is calculated twice during one carrier period, but the command value is a stepped coarse one.
In the present invention, the control cycle Td can be shortened, and the state at that time is shown in FIG. As shown in the figure, the command value is calculated finely and approaches the ideal command value. This will be explained in more detail in FIG. 8. The average value of the calculated command value in the carrier cycle is calculated. A pulse width corresponding to the average value of the command values is indicated by PW2 in FIG. On the other hand, if the actually outputted PWM pulse width is PW1, the difference | PW2−PW1 | corresponding to the difference is corrected in the next cycle, thereby quickly filling the difference between the actual output voltage and the command value ( Can be lost).
図5に第2のパルス幅補正部の具体例を示す。
これは、図4に示すものに対し、加算部916,917を付加したものである。すなわち、動作レンジと指令値との関係などで、差分を1周期で補正できないようなとき、未補正分をさらに次の周期で補正するため、補正できなかった分のカウント値と新しいカウント値とを加算した上で、カウンタにセットできるようにしたものである。
FIG. 5 shows a specific example of the second pulse width correction unit.
This is obtained by adding
図9にこの発明の第3の実施の形態を示す。
図1に示すものに対し、比較回路の判定結果により、パルス出力を開始または終了した搬送波のカウント値を保持する開始レジスタ1312,終了レジスタ1313,これらのレジスタ値を指令演算部1304にフィードバックする回路が付加されている。指令演算部1304では、これらレジスタ値からパルス幅およびパルス幅相当の平均出力電圧値を求め、指令値との差を計算する。そして、その結果を次回の指令値の演算に反映させ、指令値と出力パルスとの差を補正できるようにしている。
FIG. 9 shows a third embodiment of the present invention.
In contrast to that shown in FIG. 1, a
101,701,1301…クロック1、102,702,1302…クロック2、103,703,1303…搬送波発生部、104,704,1304…指令値演算部、105,705,1305…指令値レジスタ、106,706,1306…PWMパルス発生回路、107,707,1307…比較回路、108,708,1308…出力レジスタ、109,709,1309…PWMパルス、201,1002,1102,1202…指令値、202,1001,1101,1201…搬送波(カウンタ値)、203…書き込みパルス(更新イネーブル)、204…PWM出力パルス、710…指令値累積部、711…平均値計算部、712…開始レジスタ、713…終了レジスタ、714…平均出力値計算部、715…差計算部、716…パルス幅補正部、807,907…ダウンカウンタ、808,908,811,911…判定部、810,910…アップカウンタ、811,911…、814,815,914,915…データ符号判定部、916,917…加算部。
101, 701, 1301 ...
Claims (3)
前記出力レジスタにデータ更新制御端子を設け、前記指令値レジスタ値を書き換える更新期間中は、前記データ更新用端子に所定の信号を与えて、その内容を更新しないことを特徴とするPWMパルス発生方式。 A command value calculation unit that outputs a data string of a waveform signal that is a reference of the output voltage waveform of the power converter as a command value, a command value register that rewrites and holds the command value at a necessary timing, and an input clock A carrier wave generator for outputting a carrier wave of a predetermined frequency, and an output register for holding a result of comparing the carrier wave data (count value) output from the carrier wave generator with the data of the command value register, and this output register In a PWM pulse generation method for generating a PWM pulse by giving an update clock to
A PWM pulse generation system characterized in that a data update control terminal is provided in the output register, and a predetermined signal is given to the data update terminal and its contents are not updated during an update period in which the command value register value is rewritten .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005048829A JP4742230B2 (en) | 2004-12-07 | 2005-02-24 | PWM pulse generation method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004353709 | 2004-12-07 | ||
JP2004353709 | 2004-12-07 | ||
JP2005048829A JP4742230B2 (en) | 2004-12-07 | 2005-02-24 | PWM pulse generation method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006191780A JP2006191780A (en) | 2006-07-20 |
JP4742230B2 true JP4742230B2 (en) | 2011-08-10 |
Family
ID=36798333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005048829A Active JP4742230B2 (en) | 2004-12-07 | 2005-02-24 | PWM pulse generation method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4742230B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5595285B2 (en) * | 2008-01-24 | 2014-09-24 | オスラム ゲーエムベーハー | Electronic ballast and method for driving and controlling at least one light source |
US8922062B2 (en) * | 2011-03-14 | 2014-12-30 | Sunpower Corporation | Automatic voltage regulation for photovoltaic systems |
CN111082645B (en) * | 2020-01-19 | 2022-12-13 | 杭州禾迈电力电子技术有限公司 | Variable-frequency PWM control switch parameter updating method, PWM control method and control device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3194067B2 (en) * | 1994-06-28 | 2001-07-30 | 株式会社日立製作所 | PWM pulse generator |
JP3233005B2 (en) * | 1996-03-01 | 2001-11-26 | 株式会社日立製作所 | PWM controller |
JP2842824B2 (en) * | 1996-01-30 | 1999-01-06 | 日本電気アイシーマイコンシステム株式会社 | PWM signal generator |
-
2005
- 2005-02-24 JP JP2005048829A patent/JP4742230B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006191780A (en) | 2006-07-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080215 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110411 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
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