JP4739619B2

JP4739619B2 - Semiconductor nonvolatile memory device

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Publication number: JP4739619B2
Application number: JP2001295252A
Authority: JP
Inventors: 利明田中
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2011-08-03
Anticipated expiration: 2021-09-27
Also published as: JP2003100090A

Description

【０００１】
【発明の属する技術分野】
この発明は電気的に書き込み消去する半導体不揮発性記憶素子で構成される半導体不揮発性記憶装置、更に詳しくは半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子を書き込み消去するさいに使用する高電圧を制御する高電圧スイッチ回路に特徴があり、特に高速に半導体不揮発性記憶素子を書き込み消去を行なうシステムに適した半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
従来の電気的に書き込み消去する半導体不揮発性記憶装置では、半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子の書き込み消去には電源電圧以上の高電圧を半導体不揮発性記憶素子の必要な端子、例えばソース端子とバルク端子に印加する必要がある。したがって半導体不揮発性記憶素子の各端子には高電圧と基準電圧を切り替える高電圧スイッチ回路が必要である。
【０００３】
図６は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図７は従来の高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図８は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込みするさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明する波形図であり、図９は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を消去するさいの各端子の電位と時間の関係を説明するタイミング波形図である。
まず図６を用いて従来の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【０００４】
図６は説明を容易にするために一つの高電圧スイッチ回路６３と一つの半導体不揮発性記憶素子３２のゲート端子について図示している。
図６に示す高電圧スイッチ回路６３の出力端子３１は、半導体不揮発性記憶素子３３のゲート端子に接続している。また高電圧スイッチ回路６３には、基準電位の０Ｖ（以下ＶＤＤ電位と記載する）を印加するＶＤＤ端子３５と、半導体不揮発性記憶装置の電源電位（以下ＶＳＳ電位と記載する）で例えば−１．５５Ｖを印加するＶＳＳ端子３７と、ＶＳＳ電位もしくは負の高電位（以下ＶＰＰ電位と記載する）で例えば−９Ｖが印加される端子（以下ＶＭ端子３９と記載する）が接続される。
【０００５】
まず高電圧スイッチ回路６３の回路構成について説明する。高電圧スイッチ回路６３の入力端子１３は第１のＰチャネルトランジスタ６５の一端に接続し、この第１のＰチャネルトランジスタ６５の他端は、第２のＰチャネルトランジスタ６７のゲート端子と第１のＮチャネルトランジスタ６９のゲート端子と第２のＮチャネルトランジスタ７１のドレインに接続する。第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９でインバータ６８を構成している。
【０００６】
そして第１のＰチャネルトランジスタ６５のゲート端子はＶＳＳ端子３７に接続しバルク端子はＶＤＤ端子３５に接続している。
また第２のＰチャネルトランジスタ６７のソース端子とバルク端子はＶＤＤ端子３５に接続し、第１のＮチャネルトランジスタ６９のソース端子とバルク端子と第２のＮチャネルトランジスタ７１のソース端子とバルク端子はＶＭ端子３９に接続する。
【０００７】
さらに第２のＰチャネルトランジスタ６７のドレイン端子と第１のＮチャネルトランジスタ６９のドレイン端子と第２のＮチャネルトランジスタ７１のゲート端子とが接続され、この端子は高電圧スイッチ回路６３の出力端子３１として半導体不揮発性記憶素子３１のゲート端子に接続している。
【０００８】
つぎに上述のように構成された高電圧スイッチ回路６３の動作について説明する。
第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９はインバータ６８として動作し、第１のＰチャネルトランジスタ６５はＶＭ端子３９から印加されたＶＰＰ電圧が入力端子１３に戻らないように動作し、第２のＮチャネルトランジスタ７１は上述のインバータ６８の出力電位によりＶＭ端子３９の電位をインバータ６８の入力にフィードバックするように動作する。
【０００９】
まずＶＭ端子３９にはＶＳＳ電位が印加されている。そして高電圧スイッチ回路６３の入力端子１３にＬレベルであるＶＳＳ電位を印加すると、第１のＰチャネルトランジスタ６５を介して第２のＰチャネルトランジスタ６７と第１のＮチャネルトランジスタ６９で構成されるインバータ６８の入力である第２のＰチャネルトランジスタ６７のゲート端子と第１のＮチャネルトランジスタのゲート端子（以下ノードＰと称する）にＬレベルが印加され、出力端子３１にはＨレベルのＶＤＤ電位が出力される。
【００１０】
そして第２のＮチャネルトランジスタ７１のゲート端子にもＨレベルのＶＤＤ電位が印加されるので、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＳＳ電位がノードＰにフィードバックされて、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位に安定する。
【００１１】
この状態にてＶＭ端子３９に印加されているＶＳＳ電位を高電圧であるＶＰＰ電位にすると、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＰＰ電位がノードＰにフィードバックされ、ノードＰの電位はＶＭ端子３９の電位変化に追従してＶＳＳ電位からＶＰＰ電位へと変化するが、インバータ６８の論理は変化しないので、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位のまま変化しない。
【００１２】
さらにこの状態よりＶＭ端子３９に印加されている高電圧であるＶＰＰ電位をＶＳＳ電位に戻すと、第２のＮチャネルトランジスタ７１を介してＶＭ端子３９からのＶＳＳ電位がノードＰにフィードバックされ、ノードＰの電位はＶＭ端子３９の電位変化に追従してＶＰＰ電位からＶＳＳ電位へと変化するが、インバータ６８の論理は変化しないので、高電圧スイッチ回路６３の出力端子３１はＶＤＤ電位のまま変化しない。
【００１３】
次にＶＭ端子３９にはＶＳＳ電位が印加されている状態で入力端子１３にＨレベルであるＶＤＤ電位を印加すると、第１のＰチャネルトランジスタ６５を介してノードＰにはＨレベルが印加され、出力端子３１にはＬレベルのＶＳＳ電位が出力される。
【００１４】
そして第２のＮチャネルトランジスタ７１のゲート端子にもＬレベルのＶＳＳ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフし、高電圧スイッチ回路６３の出力端子３１はＶＳＳ電位に安定する。
【００１５】
この状態でＶＭ端子３９に印加されているＶＳＳ電位を高電圧であるＶＰＰ電位へとゆっくりと変化させると、第１のＮチャネルトランジスタ６９を介して出力端子３１はＶＭ端子３９の電位変化に追従してＶＳＳ電位からＶＰＰ電位へと変化し、第２のＮチャネルトランジスタ７１のゲート端子にもＶＰＰ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフ状態のまま変化せず、高電圧スイッチ回路６３の出力端子３１はＶＰＰ電位に安定する。
【００１６】
さらにこの状態からＶＭ端子３９に印加されている高電圧であるＶＰＰ電位をＶＳＳ電位へと戻すと、第１のＮチャネルトランジスタ６９を介して出力端子３１はＶＭ端子３９の電位変化に追従してＶＰＰ電位からＶＳＳ電位へと変化し、第２のＮチャネルトランジスタ７１のゲート端子にもＶＳＳ電位が印加されるので、第２のＮチャネルトランジスタ７１はオフ状態のまま変化せず、高電圧スイッチ回路６３の出力端子３１はＶＳＳ電位に安定する。
【００１７】
上述の回路構成と動作により、高電圧スイッチ回路６３の入力端子１３に印加したＨレベルのＶＤＤ電位もしくはＬレベルのＶＳＳ電位により、半導体不揮発性記憶素子３３のゲート端子にＶＤＤ電位もしくはＶＰＰ電位を印加することができ、半導体不揮発性記憶素子３３を書き込み消去することができる。
【００１８】
次にこの従来の半導体不揮発性記憶装置の高電圧スイッチ回路６３を使用して半導体不揮発性記憶素子３３を書き込む場合のタイミングについて、図７と図８を用いて説明する。
【００１９】
図７は半導体不揮発性記憶装置を示す回路図である。１つの半導体不揮発性記憶素子３３と、該半導体不揮発性記憶素子３３のゲート端子と、ソース端子と、バルク端子にはそれぞれ図６にて説明した高電圧スイッチ回路６３と同じ構成の第１の高電圧スイッチ回路６３ａと、第２の高電圧スイッチ回路６３ｂと、第３の高電圧スイッチ回路６３ｃが接続している。
そしてそれぞれの高電圧スイッチ回路６３ａ、６３ｂ、６３ｃのＶＤＤ端子３５、ＶＳＳ端子３７、ＶＭ端子３９はそれぞれ共通に接続している。図７ではＶＤＤ端子３５と、ＶＳＳ端子３７は図示を省略している。
【００２０】
半導体不揮発性記憶素子３３を書き込むには、半導体不揮発性記憶素子３３のドレイン端子をオープンにして、ゲート端子はＶＤＤ電位、ソース端子とバルク端子はＶＰＰ電位にする必要がある。
【００２１】
図８に示す波形図における波形７９は図７に示す第１の高電圧スイッチ回路６３ａの入力端子波形７９に対応し、図８に示す波形図における波形８１は図７に示す第２の高電圧スイッチ回路６３ｂの入力端子波形８１に対応し、図８に示す波形図における波形８３は図７に示す第３の高電圧スイッチ回路６３ｃの入力端子波形８３に対応し、図８に示す波形図における波形３９は図７に示すＶＭ端子波形３９に対応し、図８に示す波形図における波形７３は図７に示す第１の高電圧スイッチ回路６３ａの出力端子波形７３で半導体不揮発性記憶素子３３のゲート端子に印加される波形に対応し、図８に示す波形図における波形７５は図７に示す第２の高電圧スイッチ回路６３ｂの出力端子波形７５で半導体不揮発性記憶素子３３のソース端子に印加される波形に対応し、図８に示す波形図における波形７７は図７に示す第３の高電圧スイッチ回路６３ｃの出力端子波形７７で半導体不揮発性記憶素子３３のバルク端子に印加される波形に対応している。
【００２２】
書き込み動作の最初の状態ではＶＭ端子３９はＶＳＳ電位となっており、第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位、第２の高電圧スイッチ回路６３ｂの入力端子８１はＶＤＤ電位、第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位とし、半導体不揮発性記憶素子３３のゲート端子に接続する第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位、半導体不揮発性記憶素子３３のソース端子に接続する第２の高電圧スイッチ回路６３ｂの出力端子７５はＶＳＳ電位、半導体不揮発性記憶素子３３のバルク端子に接続する第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位となっている。
【００２３】
まず第１の高電圧スイッチ回路６３ａの入力端子７９をＶＤＤ電位からＶＳＳ電位にし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位のままとすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位からＶＤＤ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位を維持する。
【００２４】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすると第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位を維持し、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３は書き込み状態となる。
【００２５】
そして半導体不揮発性記憶素子３３の書き込みが終了した後、ＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位を維持し、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＰＰ電位からＶＳＳ電位となる。
【００２６】
そして最後に第１の高電圧スイッチ回路６３ａの入力端子７９をＶＳＳ電位からＶＤＤ電位にし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位のままとすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＤＤ電位からＶＳＳ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位を維持する。
従来の高電圧スイッチ回路６３を用いた半導体不揮発性記憶素子３３の書き込みは上記のタイミングにて行う。
【００２７】
次に図７と図９をもちいて半導体不揮発性記憶素子３３の消去動作について説明する。半導体不揮発性記憶素子３３を消去するには、半導体不揮発性記憶素子３３のドレイン端子をオープンにして、ゲート端子はＶＰＰ電位、ソース端子とバルク端子はＶＤＤ電位にする必要がある。
【００２８】
図９に示す波形図における波形７９は図７に示す第１の高電圧スイッチ回路６３ａの入力端子波形７９に対応し、図９に示す波形図における波形８１は図７に示す第２高電圧スイッチ回路６３ｂの入力端子波形８１に対応し、図９に示す波形図における波形８３は図７に示す第３の高電圧スイッチ回路６３ｃの入力端子波形８３に対応し、図９に示す波形図における波形３９は図７に示すＶＭ端子波形３９に対応し、図９に示す波形図における波形７３は図７に示す第１の高電圧スイッチ回路６３ａの出力端子波形７３で半導体不揮発性記憶素子３３のゲート端子に印加される波形に対応し、図９に示す波形図における波形７５は図７に示す第２の高電圧スイッチ回路６３ｂの出力端子波形７５で半導体不揮発性記憶素子３３のソース端子に印加される波形に対応し、図９に示す波形図における波形７７は図７に示す第３の高電圧スイッチ回路６３ｃの出力端子波形７７で半導体不揮発性記憶素子３３のバルク端子に印加される波形に対応している。
【００２９】
消去動作の最初の状態ではＶＭ端子３９はＶＳＳ電位となっており、第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位、第２の高電圧スイッチ回路６３ｂの入力端子８１はＶＤＤ電位、第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位とし、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位、第２の高電圧スイッチ回路６３ｂの出力端子７５はＶＳＳ電位、第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位となっている。
【００３０】
まずはじめに第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位のままとし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３はＶＤＤ電位からＶＳＳ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位のままとなり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＳＳ電位からＶＤＤ電位となる。
【００３１】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位からＶＰＰ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位を維持し半導体不揮発性記憶素子３３は消去状態となる。
【００３２】
そして半導体不揮発性記憶素子３３の消去が終了した後、ＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと第１の高電圧スイッチ回路６３ａの出力端子７３はＶＰＰ電位からＶＳＳ電位となり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位を維持する。
【００３３】
そして最後に第１の高電圧スイッチ回路６３ａの入力端子７９はＶＤＤ電位のままにし、第２の高電圧スイッチ回路６３ｂの入力端子８１と第３の高電圧スイッチ回路６３ｃの入力端子８３をＶＳＳ電位からＶＤＤ電位にすると、第１の高電圧スイッチ回路６３ａの出力端子７３はＶＳＳ電位のままとなり、第２の高電圧スイッチ回路６３ｂの出力端子７５と第３の高電圧スイッチ回路６３ｃの出力端子７７はＶＤＤ電位からＶＳＳ電位となる。
従来の高電圧スイッチ回路６３を用いた半導体不揮発性記憶素子３３の消去は上記のタイミングにて行う。
【００３４】
【発明が解決しようとする課題】
従来技術の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子３３を書き込み消去するさいに使用する高電圧のＶＰＰ電位は、上述した高電圧スイッチ回路６３の入力端子１３の電位を固定しておいてＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にすることで、高電圧スイッチ回路６３の出力端子３１電位をＶＰＰ電位またはＶＤＤ電位に制御していた。
【００３５】
この従来の高電圧スイッチ回路６３では、高電圧スイッチ回路６３の入力端子１３の電位がＶＤＤ電位の場合に、ＶＭ端子３９のＶＳＳ電位レベルを急速にＶＰＰ電位レベルにすると、高電圧スイッチ回路６３の出力端子３１の電位は第１のＮチャネルトランジスタ６９を介してＶＳＳ電位レベルからＶＰＰ電位レベルとなる。
【００３６】
このため第２のＮチャネルトランジスタ７１はゲート端子がＶＳＳ電位レベルからＶＰＰ電位レベルになる前にソース電位が先にＶＳＳ電位レベルからＶＰＰ電位レベルとなり、第２のＮチャネルトランジスタ７１はオフの状態からオンしてしまう。そしてノードＰの電位がＶＤＤ電位からＶＰＰ電位に変化して、第２のＰチャネルトランジスタ６７がオンして高電圧スイッチ回路６３の出力端子３１の電位がＶＰＰ電位レベルとはならず、ＶＤＤ電位となってしまう誤動作をおこす。
この不具合が発生するため、ＶＭ端子３９に印加するＶＰＰ電位はＶＳＳ電位からゆっくりとＶＰＰ電位に変化させる必要があった。
【００３７】
またＶＭ端子３９にＶＰＰ電位を印加しておいて、高電圧スイッチ回路６３の入力端子１３に印加する信号レベルにて高電圧スイッチ回路６３の出力端子３１の出力電位を制御する駆動方法も考えられるが、以下に説明する不具合が発生する。
ＶＭ端子３９にＶＰＰ電位を印加しておき、高電圧スイッチ回路６３の入力端子１３に印加する信号レベルがＶＤＤ電位の場合には、出力端子３１の電位はＶＰＰ電位となる。
【００３８】
しかし入力端子１３に印加する信号レベルがＶＤＤ電位からＶＳＳ電位に変化しても第２のＮチャネルトランジスタ７１をオフにすることができないので、高電圧スイッチ回路６３の出力端子３１の電位はＶＤＤ電位に変化せず、ＶＰＰ電位を維持したままとなる。
このためＶＭ端子３９にＶＰＰ電位を印加しておいて、高電圧スイッチ回路６３の入力端子１３の入力電位レベルをＶＤＤ電位またはＶＳＳ電位にすることにより、高電圧スイッチ回路６３の出力端子３１の電位レベルを制御する駆動方法は行うことができない。
【００３９】
つまり従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子３３を書き込み消去するさいに使用する高電圧スイッチ回路６３の出力電位は、ＶＭ端子３９の電位レベルをＶＳＳ電位からＶＰＰ電位にするさいに、ある程度の立ち下がり時間が必要となり、短時間で書き込み消去を行なう必要があっても高速にＶＰＰ電圧の制御を行うことができなかった。
つまり高速に書き込み消去ができる半導体不揮発性記憶素子があっても短い時間でのＶＰＰ電圧制御を行うことができず、高速書き込み消去の半導体不揮発性装置を実現することはできなかった。
【００４０】
［発明の目的］
そこで本発明の目的は、上記課題を解決して高速で書き込み消去可能な半導体不揮発性記憶装置を提供することである。
【００４１】
【課題を解決するための手段】
前述した目的を達成するために、本発明の半導体不揮発性記憶装置は下記記載の手段を採用する。
【００４２】
本発明の半導体不揮発性記憶装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子と、該半導体不揮発性記憶素子の端子に印加する高電圧を制御する高電圧スイッチ回路と、を有する半導体不揮発性記憶装置であって、
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するＶＤＤ端子と、前記半導体不揮発性記憶素子の第１の電源電位を印加するＶＳＳ端子と、該第１の電源電位又は高電圧の第２の電源電位を印加するＶＭ端子と、を備え、
前記入力端子に入力が接続され、前記ＶＳＳ端子と前記ＶＤＤ端子との間に接続される第１のインバータと、
前記出力端子に出力が接続され、前記ＶＭ端子と前記ＶＤＤ端子との間に接続される第２のインバータと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続され、前記第１の電源電位又は前記第２の電源電位が前記第１のインバータの出力に戻らないようにする第１のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの入力との間に接続され、前記第１のインバータの入力信号により前記第２のインバータの入力に前記基準電位を印加する第２のトランジスタと、
前記ＶＭ端子と前記第２のインバータの入力との間に接続され、前記第２のインバータの出力電位により前記第１の電源電位又は前記第２の電源電位を前記第２のインバータの入力へフィードバックさせる第３のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの出力との間に接続され、前記第１のインバータの出力信号により前記第２のインバータの出力に前記基準電位を印加する第４のトランジスタと、を有し、
前記第１のインバータは、Ｐチャネル型の第５のトランジスタとＮチャネル型の第６のトランジスタとにより構成され、
前記第２のインバータは、Ｐチャネル型の第７のトランジスタとＮチャネル型の第８のトランジスタとにより構成され、
前記第２のトランジスタは、前記第３のトランジスタよりオン抵抗が小さく、
前記第４のトランジスタは、前記第８のトランジスタよりオン抵抗が小さいことを特徴とする。
【００４４】
［作用］
そしてこの半導体不揮発性記憶装置において、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の前記第２のインバータの第２の電源電位を高電圧にし、それから高電圧スイッチ回路の入力信号を第１の電源電圧電位または基準電圧電位にすることにより半導体不揮発性記憶素子の書き込み消去に必要な電位を、半導体不揮発性記憶素子の各端子に印加することにより、半導体不揮発性記憶素子の書き込み消去を行なう。
【００４５】
上述の半導体不揮発性記憶装置の高電圧スイッチ回路により、高速で書き込み消去可能な半導体不揮発性記憶装置を提供することが可能となる。
【００４６】
【発明の実施の形態】
以下図面を用いて本発明の最適な実施形態を説明する。図１は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図２は高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図３と図４は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明するタイミング波形図である。
【００４７】
まず図１を用いて本発明の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【００４８】
図１では本発明の説明を容易にするため、１つの半導体不揮発性記憶素子３３と、この半導体不揮発性記憶素子３３のゲート端子に接続している１つの高電圧スイッチ回路１１を示す。
実際の半導体不揮発性記憶装置では、複数の半導体不揮発性記憶素子３３と、各半導体不揮発性記憶素子３３のゲート端子と、ソース端子と、バルク端子に接続する高電圧スイッチ回路１１や周辺回路から構成されている。
【００４９】
高電圧スイッチ回路１１は、入力端子１３と出力端子３１と基準電位の０Ｖ（以下ＶＤＤ電位と記載する）を印加するＶＤＤ端子３５と、半導体不揮発性記憶装置の第１の電源電位（以下ＶＳＳ電位と記載する）で例えば−１．５５Ｖを印加するＶＳＳ端子３７と、第２の電源電位としてＶＳＳ電位もしくは負の高電位（以下ＶＰＰ電位と記載する）で例えば−９Ｖが印加される端子（以下ＶＭ端子３９と記載する）が接続される。
【００５０】
半導体不揮発性記憶素子３３を書き込み消去するさいには、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位にして、入力端子１３の信号レベルをＶＤＤ電位レベルもしくはＶＳＳ電位レベルにすることにより出力端子３１の電位をＶＤＤ電位もしくはＶＰＰ電位に制御することができる。
したがってこの高電圧スイッチ回路１１の出力端子３１を半導体不揮発性記憶素子３３に接続することにより書き込み消去を行うことが可能となる。
【００５１】
それではまず高電圧スイッチ回路１１の構成を説明する。入力端子１３に入力が接続される第１のインバータ１８と、出力端子３１に出力が接続される第２のインバータ２４とを有する。第１のインバータ１８の第１の電源電位はＶＳＳ端子３７に接続し、第２のインバータ２４の第２の電源電位はＶＭ端子３９に接続し、第１のインバータ１８と第２のインバータ２４の基準電位はともにＶＤＤ端子３５に接続する。そして第１のインバータ１８の出力端子（以下ノードＮと記載する）にはＰチャネルの第１のトランジスタ１９の一端を接続し、このＰチャネルの第１のトランジスタ１９の他端には第２のインバータ２４の入力端子（以下ノードＭと記載する）を接続する。
さらにＰチャネルの第１のトランジスタ１９のゲート端子はＶＳＳ端子３７に接続し、バルク端子はＶＤＤ端子３５に接続する。そしてこのＰチャネルの第１のトランジスタ１９は、ノードＭの電位がノードＮに戻らないように動作する。
【００５２】
またＶＤＤ端子３５とノードＭとの間にＰチャネルの第２のトランジスタ２５を接続する。さらにＰチャネルの第２のトランジスタ２５のゲート端子は入力端子１３に接続し、Ｐチャネルの第２のトランジスタ２５のバルク端子はＶＤＤ端子３５に接続する。
そしてＰチャネルの第２のトランジスタ２５は、入力端子１３の電位によりノードＭにＶＤＤ電位を印加するように動作する。
【００５３】
またＶＭ端子３９とノードＭとの間にＮチャネルの第３のトランジスタ２９を接続する。さらにＮチャネルの第３のトランジスタ２９のゲート端子は出力端子３１に接続し、Ｎチャネルの第３のトランジスタ２９のバルク端子はＶＭ端子３９に接続する。
そしてＮチャネルの第３のトランジスタ２９は、ＶＭ端子３９に印加されるＶＳＳ電位もしくはＶＰＰ電位を、出力端子３１の電位によりノードＭへフィードバックするように動作する。
【００５４】
またＶＤＤ端子３５と出力端子３１の間にＰチャネルの第４のトランジスタ２７を接続する。さらにＰチャネルの第４のトランジスタ２７のゲート端子はノードＮに接続し、Ｐチャネルの第４のトランジスタ２７のバルク端子はＶＤＤ端子３５に接続する。
そしてＰチャネルの第４のトランジスタ２７は、ノードＮの電位により出力端子３１にＶＤＤ電位を印加するように動作する。
【００５５】
そして第１のインバータ１８はＰチャネルの第５のトランジスタ１５とＮチャネルの第６のトランジスタ１７にて構成され、Ｐチャネルの第５のトランジスタ１５のゲート端子とＮチャネルの第６のトランジスタ１７のゲート端子は共通に接続され入力端子１３となり、Ｐチャネルの第５のトランジスタ１５のドレイン端子とＮチャネルの第６のトランジスタ１７のドレイン端子は共通に接続されノードＮとなる。
そしてＰチャネルの第５のトランジスタ１５のバルク端子はＶＤＤ端子３５に接続し、Ｎチャネルの第６のトランジスタ１７のバルク端子はＶＳＳ端子３７に接続する。
【００５６】
また第２のインバータ２４はＰチャネルの第７のトランジスタ２１とＮチャネルの第８のトランジスタ２３にて構成され、Ｐチャネルの第７のトランジスタ２１のゲート端子とＮチャネルの第８のトランジスタ２３のゲート端子は共通に接続されノードＭとなり、Ｐチャネルの第７のトランジスタ２１のドレイン端子とＮチャネルの第８のトランジスタ２３のドレイン端子は共通に接続され出力端子３１となる。
そしてＰチャネルの第７のトランジスタ２１のバルク端子はＶＤＤ端子３５に接続し、Ｎチャネルの第８のトランジスタ２３のバルク端子はＶＭ端子３９に接続する。
【００５７】
またＰチャネルの第２のトランジスタ２５のオン抵抗を、Ｎチャネルの第３のトランジスタ２９のオン抵抗より５０パーセント以上小さくなるように、第２のトランジスタ２５は第３のトランジスタ２９よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、ノードＭの電位を瞬時にＶＤＤ電位にするように機能させることができる。
【００５８】
またＰチャネルの第４のトランジスタ２７のオン抵抗を、Ｎチャネルの第８のトランジスタ２３のオン抵抗より５０パーセント以上小さくなるように、第４のトランジスタ２７は第８のトランジスタ２３よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、出力端子３１の電位を瞬時にＶＤＤ電位にするように機能する。
【００５９】
次に上述の図１のように構成された高電圧スイッチ回路１１の動作について説明する。Ｐチャネルの第５のトランジスタ１５とＮチャネルの第６のトランジスタ１７により第１のインバータ１８として動作し、Ｐチャネルの第７のトランジスタ２１とＮチャンの第８のトランジスタ２３により第２のインバータ２４として動作する。
【００６０】
またＰチャネルの第１のトランジスタ１９は、ＶＭ端子３９から印加されたＶＰＰ電位が第１のインバータ１８の出力端子であるノードＮに戻らないように動作する。
そしてＮチャネルの第３のトランジスタ２９は、第２のインバータ２４の出力電位によりＶＭ端子３９の電位を第２のインバータ２４の入力端子であるノードＭへフィードバックするように動作する。
【００６１】
さらにＰチャネルの第２のトランジスタ２５は、第１のインバータ１８の入力信号である入力端子１３の入力電位により第２のインバータ２４の入力端子であるノードＭにＶＤＤ電位を印加するように動作する。
そしてＰチャネルの第４のトランジスタ２７は、第１のインバータ１８の出力電位により第２のインバータ２４の出力である出力端子３１にＶＤＤ電位を印加するように動作する。
【００６２】
まずはじめに、高電圧スイッチ回路１１のＶＭ端子３９にはＶＳＳ電位が印加されており、入力端子１３にはＨレベルであるＶＤＤ電位の信号が印加されている。
これによりＰチャネルの第５のトランジスタ１５のドレイン端子と、Ｎチャネルの第６のトランジスタ１７のドレイン端子との接続点である第１のインバータ１８の出力であるノードＮは、ＬレベルであるＶＳＳ電位となり、Ｐチャネルの第４のトランジスタ２７はオンとなり、出力端子３１の電位はＶＤＤ電位が出力される。
【００６３】
またいっぽうでノードＮのＶＳＳ電位はＰチャネルの第１のトランジスタ１９を介して第２のインバータ２４の入力であるＰチャネルの第７のトランジスタ２１のゲート端子と、Ｎチャネルの第８のトランジスタ２３のゲート端子であるノードＭに入力され、第２のインバータ２４の出力である出力端子３１はＨレベルであるＶＤＤ電位が出力される。
【００６４】
このときＰチャネルの第２のトランジスタ２５のゲート端子には入力端子１３よりＨレベルであるＶＤＤ電位の信号が印加されているので第２のトランジスタ２５はオフとなり、Ｎチャネルの第３のトランジスタ２９のゲート端子にはＶＤＤ電位が印加されているのでＮチャネルの第３のトランジスタ２９はオンしてノードＭの電位はＶＳＳ電位に安定する。
第２のインバータ２４の出力電位はＶＤＤ電位となり、高電圧スイッチ回路１１の出力端子３１にはＶＤＤ電位が安定して出力される。
【００６５】
次にＶＭ端子３９の電圧をＶＳＳ電位からＶＰＰ電位にする。このときノードＭはＶＳＳ電位となっておりＮチャネルの第３のトランジスタ２９はオンしているので、Ｎチャネルの第３のトランジスタ２９を介してノードＭの電位はＶＭ端子３９が急速に電位変化しても追従してＶＰＰ電位となる。
【００６６】
ノードＭの電位がＶＰＰ電位に変化しても第２のインバータ２４の出力電位は変化することなく、またＰチャネルの第４のトランジスタ２７も電位状態は変化することがないので、高電圧スイッチ回路１１の出力端子３１はＶＤＤ電位が維持される。
【００６７】
次にＶＭ端子３９の電圧をＶＰＰ電位に維持したまま、高電圧スイッチ回路１１の入力端子１３に入力されているＨレベルであるＶＤＤ電位の入力信号をＬレベルであるＶＳＳ電位にする。
これによりＰチャネルの第２のトランジスタ２５はオフからオンとなり、Ｐチャネルの第４のトランジスタ２７はオンからオフとなる。Ｐチャネルの第２のトランジスタ２５のオン抵抗は前述のようにＮチャネルの第３のトランジスタ２９のオン抵抗より小さくなるように設定されているので、ノードＭの電位はＶＰＰ電位よりＶＤＤ電位へと変化する。
【００６８】
また第１のインバータ１８の出力はＨレベルであるＶＤＤ電位となるので、Ｐチャネルの第１のトランジスタ１９を介して第２のインバータの入力であるノードＭにはＶＤＤ電位が印加される。
そしてＰチャネルの第４のトランジスタ２７がオフとなり、ノードＭの電位がＶＰＰ電位からＶＤＤ電位に変化すると即座に第２のインバータ２４の出力である出力端子３１はＶＤＤ電位からＶＰＰ電位に変化する。
【００６９】
さらに、出力端子３１の電位がＶＤＤ電位からＶＰＰ電位に変化すると、Ｎチャネルの第３のトランジスタ２９がオフしてノードＭの電位はＶＤＤ電位に安定し、高電圧スイッチ回路１１の出力端子３１にはＶＰＰ電位が安定して出力される。
これにより出力端子３１に接続する半導体不揮発性記憶素子３３のゲート端子に書き込み消去に必要なＶＰＰ電位が印加される。
【００７０】
そして半導体不揮発性記憶素子３３の書き込み消去が終了した後は、高電圧スイッチ回路１１の入力端子１３に入力されているＬレベルであるＶＳＳ電位の入力信号をＨレベルであるＶＤＤ電位にする。
これによりＰチャネルの第２のトランジスタ２５はオンからオフとなり、さらにノードＮの電位がＶＳＳ電位となるので、Ｐチャネルの第４のトランジスタ２７はオフからオンとなる。
【００７１】
するとノードＭの電位はＶＤＤ電位からＶＳＳ電位となり、前述のように、Ｐチャネルの第４のトランジスタ２７のオン抵抗はＮチャネルの第８のトランジスタ２３のオン抵抗よりも小さくなるように設定されているので、第２のインバータ２４の出力である出力端子３１の電位はＶＰＰ電位からＶＤＤ電位へと変化する。
ノードＮはＬレベルであるＶＳＳ電位となりＰチャネルの第４のトランジスタ２７はオフからオンとなり出力端子３１の電位はＶＤＤ電位が出力される。
【００７２】
またいっぽうで第１のインバータ１８のＬレベルであるＶＳＳ電位の出力は、Ｐチャネルの第１のトランジスタ１９を介して第２のインバータ２４に入力され、第２のインバータ２４の出力である出力端子３１はＨレベルであるＶＤＤ電位が出力される。
【００７３】
さらに出力端子３１の電位がＶＰＰ電位からＶＤＤ電位に変化すると、Ｎチャネルの第３のトランジスタ２９がオンしてノードＭの電位はＶＳＳ電位からＶＰＰ電位へと変化し、高圧スイッチ回路１１の出力端子にはＶＤＤ電位が安定して出力される。
【００７４】
最後にＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、ノードＭの電位もＮチャネルの第３のトランジスタ２９がオンしているので、Ｎチャネルの第３のトランジスタ２９を介してＶＭ端子３９がＶＰＰ電位からＶＳＳ電位に急速に変化しても、ＶＭ端子３９の電位は追従してＶＳＳ電位となり、高電圧スイッチ回路１１の出力端子３１の電位はＶＤＤ電位が維持される。
このようにＶＭ端子３９の電位を高速にＶＳＳ電位からＶＰＰ電位にしてから、入力端子１３へ印加する電源電圧振幅の信号レベルにより出力端子３１の振幅をＶＤＤ電位からＶＰＰ電位の振幅に高速にスイッチングすることができる。
【００７５】
また、高電圧スイッチ回路１１のＶＭ端子３９にはＶＳＳ電位が印加されており、入力端子１３にはＬレベルであるＶＳＳ電位の信号が印加されている場合には、Ｐチャネルの第２のトランジスタ２５はオンとなり、ノードＭはＶＤＤ電位となる。
【００７６】
また第１のインバータ１８の出力であるノードＮはＬレベルであるＶＤＤ電位となり、Ｐチャネルの第４のトランジスタ２７はオフとなり、さらにＰチャネルの第１のトランジスタ１９を介してノードＭはＶＤＤ電位となる。
これにより第２のインバータ２４の出力である出力端子３１の電位はＶＳＳ電位となる。
【００７７】
さらに出力端子３１の電位はＶＳＳ電位となるので、Ｎチャネルの第３のトランジスタ２９はオフとなり、ノードＭの電位はＶＤＤ電位に安定する。
これにより第２のインバータ２４の出力である出力端子３１はＶＳＳ電位が安定して出力される。
【００７８】
次にＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化すると、Ｎチャネルの第８のトランジスタ２８は、ゲート端子がＶＳＳレベルからＶＰＰレベルになる前に、ソース電位であるＶＭ端子３９の電位が先にＶＳＳレベルからＶＰＰレベルとなる。
そしてＮチャネルの第３のトランジスタ２９はオフの状態からオン状態になろうとするが、前述のようにＮチャネルの第３のトランジスタ２９のオン抵抗よりもＰチャネルの第２のトランジスタ２５のオン抵抗が小さくなるように設定してある。
【００７９】
このためノードＭの電位がＶＤＤ電位からＶＰＰ電位へ変化する前に、Ｎチャネルの第３のトランジスタ２９のゲート端子はＶＰＰ電位となり、Ｎチャネルの第３のトランジスタ２９はオフとなり、ノードＭの電位はＶＤＤ電位を維持するので、第２のインバータ２４の出力である出力端子３１はＶＰＰ電位が安定して出力される。
【００８０】
このように、高電圧スイッチ回路１１の入力端子１３の信号レベルがＨレベルのＶＤＤ電位であってもＬレベルのＶＳＳ電位であっても、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化しても、高電圧スイッチ回路１１の出力端子３１の出力電圧が誤動作することがないので、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化することが可能である。
【００８１】
さらにＶＭ端子３９の電位をＶＰＰ電位に設定してから高電圧スイッチ回路１１の入力端子１３の信号レベルをＨレベルからＬレベルへ、またはＨレベルからＬレベルへ急速に変化しても、高電圧スイッチ回路１１の出力端子３１の出力電圧が誤動作することがないので、ＶＭ端子３９の電位をＶＳＳ電位からＶＰＰ電位に急速に変化することが可能である。
【００８２】
上述のように図１に示す高電圧スイッチ回路１１の構成では、ＶＤＤ端子３５に基準電位の０Ｖを印加し、ＶＳＳ端子３７に第１の電源電位の−１．５５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＳＳ電位もしくは負の高電位（例えば−９Ｖ）を印加する場合の回路構成である。いっぽうＶＳＳ端子３７に基準電位の０Ｖを印加し、ＶＤＤ端子３５に第１の電源電位の＋５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＤＤ電位もしくは正の高電位（例えば＋９Ｖ）を印加する場合の回路構成について次に説明する。
【００８３】
図１に示す高電圧スイッチ回路１１の構成において、第１のトランジスタ１９をＰチャネルからＮチャネルの第１のトランジスタ１９に置き換えて、第１のトランジスタ１９のゲート端子をＶＤＤ端子３５に接続し、第１のトランジスタ１９のバルク端子をＶＳＳ端子３７に接続する。
そしてノードＭの電位をノードＮの電位にもどらないように動作させる。
【００８４】
またＰチャネルの第２のトランジスタ２５はＮチャネルの第２のトランジスタ２５に置き換えて、第２のトランジスタ２５のソース端子とバルク端子をＶＳＳ端子３９に接続し、入力端子１３の信号電位によりＶＳＳ電位をノードＭに印加するように動作させる。
【００８５】
そしてＮチャネルの第３のトランジスタ２９はＰチャネルの第３のトランジスタ２９に置き換えて、第３のトランジスタ２９のソース端子とバルク端子はＶＭ端子３９に接続し、出力端子３１の信号電位によりＶＭ電位をノードＭにフィードバックするように動作させる。
【００８６】
そしてＰチャネルの第４のトランジスタ２７はＮチャネルの第４のトランジスタ２７に置き換えて、第４のトランジスタ２７のソース端子とバルク端子をＶＳＳ端子３９に接続し、ノードＮの信号電位によりＶＳＳ電位を出力端子３１に印加するように動作させる。
【００８７】
さらに第２のインバータ２４を構成するＰチャネルの第７のトランジスタ２１のソース端子とバルク端子にはＶＭ端子３９を接続し、Ｎチャネルの第８のトランジスタ２３のソース端子とバルク端子にはＶＳＳ端子３７を接続して第２のインバータ２４はＶＭ端子３９に印加される電圧によって動作するようにする。
【００８８】
このように高電圧スイッチ回路１１を構成することにより、ＶＳＳ端子３７に基準電位の０Ｖを印加し、ＶＤＤ端子３５に第１の電源電位の＋５Ｖを印加し、ＶＭ端子３９に第２の電源電位であるＶＤＤ電位もしくは正の高電位（例えば＋９Ｖ）を印加する場合でも、図１に示す高電圧スイッチ回路１１と同様な動作と作用となる
【００８９】
次に図２と図３を用いて図１を用いて説明した高電圧スイッチ回路１１をもちいた半導体不揮発性記憶素子への書き込みタイミングについて説明する。図２の回路図は半導体不揮発性記憶装置を示す。
【００９０】
図２に示すように、１つの半導体不揮発性記憶素子３３と、この半導体不揮発性記憶素子３３のゲート端子には第１の高電圧スイッチ回路１１ａが接続し、ソース端子には第２の高電圧スイッチ回路１１ｂが接続し、バルク端子には第３の高電圧スイッチ回路１１ｃが接続している。
【００９１】
そして第１の高電圧スイッチ回路１１ａと第２の高電圧スイッチ回路１１ｂと第３の高電圧スイッチ回路１１ｃのＶＤＤ端子３５、ＶＳＳ端子３７、ＶＭ端子３９はそれぞれ共通に接続している。図２ではＶＤＤ端子３５と、ＶＳＳ端子３７は省略している。
【００９２】
また図２では説明を容易にするためにひとつの半導体不揮発性記憶素子３３と３つの高電圧スイッチ回路１１ａ、１１ｂ、１１ｃしか図示していないが、実際の半導体不揮発性記憶装置では複数の半導体不揮発性記憶素子３３と複数の高電圧スイッチ回路１１と周辺回路にて構成されている。半導体不揮発性記憶素子３３の書き込みは、ドレイン端子をオープン、ゲート端子をＶＤＤ電位、ソース端子とバルク端子をＶＰＰ電位にすることにより行なわれる。
【００９３】
まずはじめに書き込み動作について説明する。
図３に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図３に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図３に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図３に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図３に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図３に示す波形図における波形４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図３に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している。
【００９４】
まずＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＤＤ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＤＤ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＤＤ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＤＤ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【００９５】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１も、第２の高電圧スイッチ回路１１ｂの出力端子４３も、第３の高電圧スイッチ回路１１ｃの出力端子４５もＶＤＤ電位のまま変化しない。
【００９６】
そして次に第１の高電圧スイッチ回路１１ａの入力端子４７のＶＤＤ電位はそのまま維持し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にＶＳＳ電位の信号を入力する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１はＶＤＤ電位を維持し、第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＤＤ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３のソース端子にＶＰＰ電位が印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位からＶＰＰ電位となり半導体不揮発性記憶素子３３のバルク端子にＶＰＰ電位が印加される。
【００９７】
この結果、半導体不揮発性記憶素子３３のゲート端子はＶＤＤ電位で、ソース端子とバルク端子がＶＰＰ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は書き込み状態となる。
【００９８】
そして書き込みが終了した後、第１の高電圧スイッチ回路１１ａの入力端子４７のＶＤＤ電位はそのまま維持し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＳＳ電位からＶＤＤ電位にする。
これにより、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＤＤ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＤＤ電位が半導体不揮発性記憶素子３３のバルク端子に印加されて書き込み状態が終了する。
【００９９】
そして最後にＶＭ端子３９の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位を維持する。
上述のタイミングで駆動することにより半導体不揮発性記憶素子３３の書き込み時間を第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１に入力したＶＳＳ電位レベルの信号時間により制御することができる。
【０１００】
次に図２と図４を用いて、図１にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への別の実施形態における書き込みタイミングについて説明する。図３で説明した書き込み方法では、第１の高電圧スイッチ回路１１ａの入力端子４７の電位を維持したまま第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の入力電位を変化させて書き込みを行なったが、図４は第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の入力電位を維持したまま第１の高電圧スイッチ回路１１ａの入力端子４７の電位を変化させて書き込みをおこなうタイミングについて説明をする。
【０１０１】
図４に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図４に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図４に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図４に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図４に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図４に示す波形図における波形４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図４に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している
【０１０２】
まずＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＳＳ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＳＳ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＳＳ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＳＳ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【０１０３】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５はＶＳＳ電位からＶＰＰ電位に変化し、半導体不揮発性記憶素子３３のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならない。
【０１０４】
そして次に、第１の高電圧スイッチ回路１１ａの入力端子４７にＶＤＤ電位の信号を入力し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１はＶＳＳ電位を維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のゲート端子にＶＤＤ電位が印加される。
この結果、半導体不揮発性記憶素子３３のゲート端子はＶＤＤ電位で、ソース端子とバルク端子がＶＰＰ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は書き込み状態となる。
【０１０５】
そして書き込みが終了した後、第１の高電圧スイッチ回路１１ａの入力端子４７の電位をＶＤＤ電位からＶＳＳ電位し、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１はＶＳＳ電位を維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位となり、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならず書き込み状態が終了する。
【０１０６】
そして最後にＶＭ端子の電位をＶＰＰ電位からＶＳＳ電位にもどすと、第１の高電圧スイッチ回路１１ａの出力端子４１の電位と、第２の高電圧スイッチ回路１１ｂの出力端子４３の電位と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＳＳ電位となる。
上述のタイミングで駆動することにより半導体不揮発性記憶素子３３の書き込み時間を、第１の高電圧スイッチ回路１１ａの入力端子４９に入力したＶＤＤ電位レベルの信号時間により制御することができる。
【０１０７】
次に図２と図５を用いて、図１にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への実施形態における消去タイミングについて説明する。
【０１０８】
半導体不揮発性記憶素子３３の消去は、ドレイン端子をオープン、ゲート端子をＶＰＰ電位、ソース端子とバルク端子をＶＤＤ電位にすることにより行なわれる。図５は図２で示した回路構成での消去タイミング例で、図５に示す波形図における波形４７は図２に示す第１の高電圧スイッチ回路１１ａの入力端子波形４７に対応し、図５に示す波形図における波形４９は図２に示す第２の高電圧スイッチ回路１１ｂの入力端子波形４９に対応し、図５に示す波形図における波形５１は図２に示す第３の高電圧スイッチ回路１１ｃの入力端子波形５１に対応し、図５に示す波形図における波形３９は図２に示すＶＭ端子波形３９に対応し、図５に示す波形図における波形４１は図２に示す第１の高電圧スイッチ回路１１ａの出力端子波形４１で半導体不揮発性記憶素子３３のゲート端子の波形に対応し、図５に示す波形図における４３は図２に示す第２の高電圧スイッチ回路１１ｂの出力端子波形４３で半導体不揮発性記憶素子３３のソース端子の波形に対応し、図５に示す波形図における波形４５は図２に示す第３の高電圧スイッチ回路１１ｃの出力端子波形４５で半導体不揮発性記憶素子３３のバルク端子の波形に対応している
【０１０９】
まずはじめにＶＭ端子３９にはＶＳＳ電位が印加されており、第１の高電圧スイッチ回路１１ａの入力端子４７と、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１にはＶＳＳ電位が入力されている。
これにより、第１の高電圧スイッチ回路１１ａの出力端子４１からはＶＳＳ電位が半導体不揮発性記憶素子３３のゲート端子に印加され、第２の高電圧スイッチ回路１１ｂの出力端子４３からはＶＳＳ電位が半導体不揮発性記憶素子３３のソース端子に印加され、第３の高電圧スイッチ回路１１ｃの出力端子４５からはＶＳＳ電位が半導体不揮発性記憶素子３３のバルク端子に印加される。
【０１１０】
次にＶＭ端子３９のＶＳＳ電位をＶＰＰ電位にする。このとき第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５はＶＳＳ電位からＶＰＰ電位に変化し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならない。
【０１１１】
そして次に、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＳＳ電位からＶＤＤ電位の信号を入力する。
これにより第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のドレイン端子にＶＤＤ電位が印加される。
【０１１２】
また第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＰＰ電位からＶＤＤ電位となり、半導体不揮発性記憶素子３３のバルク端子にＶＤＤ電位が印加される。第１の高電圧スイッチ回路１１ａの入力端子４７はＶＳＳ電位のまま維持する。
これにより半導体不揮発性記憶素子３３のゲート端子はＶＰＰ電位で、ソース端子とバルク端子がＶＤＤ電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子３３は消去状態となる。
【０１１３】
そして消去が終了した後、第２の高電圧スイッチ回路１１ｂの入力端子４９と、第３の高電圧スイッチ回路１１ｃの入力端子５１の電位をＶＤＤ電位からＶＳＳ電位の信号を入力する。
これにより第２の高電圧スイッチ回路１１ｂの出力端子４３の電位はＶＤＤ電位からＶＰＰ電位となり、半導体不揮発性記憶素子３３のドレイン端子にＶＰＰ電位が印加される。
【０１１４】
また第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＤＤ電位からＶＰＰ電位となり、半導体不揮発性記憶素子３３のバルク端子にＶＰＰ電位が印加される。第１の高電圧スイッチ回路１１ａの入力端子４７の電位はＶＳＳ電位のまま維持する。
これにより第１の高電圧スイッチ回路１１ａの出力端子４１の電位はＶＰＰ電位を維持し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはＶＰＰ電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならず消去状態が終了する。
【０１１５】
そして最後にＶＭ端子の電位をＶＰＰ電位からＶＳＳ電位にもどす。これにより第１の高電圧スイッチ回路１１ａの出力端子４１と、第２の高電圧スイッチ回路１１ｂの出力端子４３と、第３の高電圧スイッチ回路１１ｃの出力端子４５の電位はＶＰＰ電位からＶＳＳ電位となる。
上述のタイミングで駆動することにより、半導体不揮発性記憶素子３３の消去時間を、第２の高電圧スイッチ回路１１ｂの入力端子４９と第３の高電圧スイッチ回路１１ｃの入力端子５１に入力したＶＤＤ電位レベルの信号時間により制御することができる。
【０１１６】
したがって、本発明の半導体不揮発性装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子に印加する高電圧を、半導体不揮発性装置の電源電圧振幅にて高速に高電圧を制御できる高電圧スイッチ回路により、ＶＭ端子に印加するＶＰＰ電位を従来よりも一桁以上早くＶＳＳ電位からＶＰＰ電位にすることが可能になるので、高速にＶＰＰ電圧を半導体不揮発性記憶素子に印加することができる。
このため高速な書き込み消去することが可能な半導体不揮発性装置を提供することが可能である。
【０１１７】
【発明の効果】
以上説明したように、電気的に書き込み消去する半導体不揮発性記憶素子で構成される本発明による半導体不揮発性記憶装置によれば、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の構成は、第１の電源電圧で動作する第１のインバータと第２の電源電圧で動作する第２のインバータと、第１のインバータと第２のインバータはトランジスタを介して接続し、第２のインバータの入力には第２のインバータの第２の電源電圧をフィードバックするトランジスタと、第２のインバータの入力には基準電位を印加印加するためのトランジスタと、第２のインバータの出力には基準電位を印加するためのトランジスタとにより構成されているので、第２の電源電位を高速で高電圧にすることが可能になり、高速で書き込み消去可能な半導体不揮発性記憶装置を実現できるようになる。
【０１１８】
また本発明によれば、高電圧スイッチ回路の第２の電源電位を高速で高電圧にすることができるので、正確な書き込み消去時間を制御することができるようになり、半導体不揮発性記憶素子の信頼性も向上することになる。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図２】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図３】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図４】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の別の書き込みの駆動タイミングを示す波形図である。
【図５】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【図６】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図７】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図８】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図９】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【符号の説明】
１１：高電圧スイッチ回路１３：入力端子
１５：Ｐチャネルの第５のトランジスタ
１７：Ｎチャネルの第６のトランジスタ
１８：第１のインバータ
１９：Ｐチャネルの第１のトランジスタ
２１：Ｐチャネルの第７のトランジスタ
２３：Ｎチャネルの第８のトランジスタ
２４：第２のインバータ
２５：Ｐチャネルの第２のトランジスタ
２７：Ｐチャネルの第４のトランジスタ
２９：Ｎチャネルの第３のトランジスタ
３１：出力端子３３：半導体不揮発性記憶素子
３５：ＶＤＤ端子３７：ＶＳＳ端子
３９：ＶＭ端子６３：高電圧スイッチ回路
６５：第１のＰチャネルトランジスタ
６７：第２のＰチャネルトランジスタ
６８：インバータ
６９：第１のＮチャネルトランジスタ
７１：第２のＮチャネルトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor nonvolatile memory device composed of a semiconductor nonvolatile memory element that electrically writes and erases, and more particularly, a high voltage used for writing and erasing a semiconductor nonvolatile memory element that constitutes the semiconductor nonvolatile memory device. In particular, the present invention relates to a semiconductor nonvolatile memory device suitable for a system in which a semiconductor nonvolatile memory element is written and erased at high speed.
[0002]
[Prior art]
In a conventional semiconductor nonvolatile memory device for electrically writing and erasing, a high voltage equal to or higher than the power supply voltage is applied to a necessary terminal of the semiconductor nonvolatile memory element for writing and erasing of the semiconductor nonvolatile memory element constituting the semiconductor nonvolatile memory device, For example, it is necessary to apply to the source terminal and the bulk terminal. Therefore, each terminal of the semiconductor nonvolatile memory element requires a high voltage switch circuit that switches between a high voltage and a reference voltage.
[0003]
FIG. 6 is a circuit diagram for explaining the configuration and operation of a high-voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device. FIG. 8 is a circuit diagram showing a conventional high voltage switch circuit and a semiconductor nonvolatile memory element, and FIG. 8 shows a high voltage switch circuit and a semiconductor nonvolatile memory when the semiconductor nonvolatile memory element is written in the conventional semiconductor nonvolatile memory device. FIG. 9 is a waveform diagram for explaining the relationship between the potential at each terminal of the memory element and time, and FIG. 9 shows the relationship between the potential at each terminal and time when erasing the semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device. FIG.
First, the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device will be described with reference to FIG.
[0004]
FIG. 6 illustrates one high voltage switch circuit 63 and one gate terminal of the semiconductor nonvolatile memory element 32 for ease of explanation.
The output terminal 31 of the high voltage switch circuit 63 shown in FIG. 6 is connected to the gate terminal of the semiconductor nonvolatile memory element 33. The high voltage switch circuit 63 has a VDD terminal 35 to which a reference potential of 0 V (hereinafter referred to as VDD potential) is applied, and a power supply potential (hereinafter referred to as VSS potential) of the semiconductor nonvolatile memory device. A VSS terminal 37 to which 55V is applied is connected to a terminal (hereinafter referred to as a VM terminal 39) to which, for example, -9V is applied at a VSS potential or a negative high potential (hereinafter referred to as a VPP potential).
[0005]
First, the circuit configuration of the high voltage switch circuit 63 will be described. The input terminal 13 of the high voltage switch circuit 63 is connected to one end of the first P-channel transistor 65, and the other end of the first P-channel transistor 65 is connected to the gate terminal of the second P-channel transistor 67 and the first P-channel transistor 67. The gate terminal of the N channel transistor 69 and the drain of the second N channel transistor 71 are connected. The second P-channel transistor 67 and the first N-channel transistor 69 constitute an inverter 68.
[0006]
The gate terminal of the first P-channel transistor 65 is connected to the VSS terminal 37 and the bulk terminal is connected to the VDD terminal 35.
The source terminal and bulk terminal of the second P-channel transistor 67 are connected to the VDD terminal 35, the source terminal and bulk terminal of the first N-channel transistor 69, and the source terminal and bulk terminal of the second N-channel transistor 71 are Connect to the VM terminal 39.
[0007]
Further, the drain terminal of the second P-channel transistor 67, the drain terminal of the first N-channel transistor 69, and the gate terminal of the second N-channel transistor 71 are connected, and this terminal is the output terminal 31 of the high-voltage switch circuit 63. Is connected to the gate terminal of the semiconductor nonvolatile memory element 31.
[0008]
Next, the operation of the high voltage switch circuit 63 configured as described above will be described.
The second P-channel transistor 67 and the first N-channel transistor 69 operate as an inverter 68, and the first P-channel transistor 65 operates so that the VPP voltage applied from the VM terminal 39 does not return to the input terminal 13. The second N-channel transistor 71 operates to feed back the potential of the VM terminal 39 to the input of the inverter 68 by the output potential of the inverter 68 described above.
[0009]
First, the VSS potential is applied to the VM terminal 39. When the VSS potential which is L level is applied to the input terminal 13 of the high voltage switch circuit 63, the second P channel transistor 67 and the first N channel transistor 69 are configured via the first P channel transistor 65. The L level is applied to the gate terminal of the second P-channel transistor 67 and the gate terminal (hereinafter referred to as node P) of the first N-channel transistor which are the inputs of the inverter 68, and the VDD potential of the H level is applied to the output terminal 31. Is output.
[0010]
Since the H-level VDD potential is also applied to the gate terminal of the second N-channel transistor 71, the VSS potential from the VM terminal 39 is fed back to the node P via the second N-channel transistor 71, The output terminal 31 of the voltage switch circuit 63 is stabilized at the VDD potential.
[0011]
In this state, when the VSS potential applied to the VM terminal 39 is changed to the VPP potential which is a high voltage, the VPP potential from the VM terminal 39 is fed back to the node P through the second N-channel transistor 71, and the node P Changes from the VSS potential to the VPP potential following the potential change of the VM terminal 39, but the logic of the inverter 68 does not change, so the output terminal 31 of the high voltage switch circuit 63 remains the VDD potential.
[0012]
Further, when the VPP potential, which is a high voltage applied to the VM terminal 39, is returned to the VSS potential from this state, the VSS potential from the VM terminal 39 is fed back to the node P through the second N-channel transistor 71, and the node The potential of P changes from the VPP potential to the VSS potential following the potential change of the VM terminal 39. However, since the logic of the inverter 68 does not change, the output terminal 31 of the high voltage switch circuit 63 remains the VDD potential. .
[0013]
Next, when a VDD potential that is H level is applied to the input terminal 13 in a state where the VSS potential is applied to the VM terminal 39, the H level is applied to the node P via the first P channel transistor 65, An L level VSS potential is output to the output terminal 31.
[0014]
Since the L-level VSS potential is also applied to the gate terminal of the second N-channel transistor 71, the second N-channel transistor 71 is turned off, and the output terminal 31 of the high-voltage switch circuit 63 is stabilized at the VSS potential. .
[0015]
In this state, when the VSS potential applied to the VM terminal 39 is slowly changed to the high voltage VPP potential, the output terminal 31 follows the potential change of the VM terminal 39 via the first N-channel transistor 69. Then, the potential changes from the VSS potential to the VPP potential, and the VPP potential is also applied to the gate terminal of the second N-channel transistor 71. Therefore, the second N-channel transistor 71 remains in the OFF state and does not change. The output terminal 31 of the switch circuit 63 is stabilized at the VPP potential.
[0016]
Further, when the VPP potential that is a high voltage applied to the VM terminal 39 is returned to the VSS potential from this state, the output terminal 31 follows the potential change of the VM terminal 39 via the first N-channel transistor 69. Since the VPP potential is changed to the VSS potential and the VSS potential is also applied to the gate terminal of the second N-channel transistor 71, the second N-channel transistor 71 remains unchanged in the off state, and the high-voltage switch circuit The output terminal 31 of 63 is stabilized at the VSS potential.
[0017]
With the above circuit configuration and operation, the VDD potential or the VPP potential is applied to the gate terminal of the semiconductor nonvolatile memory element 33 by the VDD potential at the H level or the VSS potential at the L level applied to the input terminal 13 of the high voltage switch circuit 63. The semiconductor nonvolatile memory element 33 can be written and erased.
[0018]
Next, the timing when the semiconductor nonvolatile memory element 33 is written using the high voltage switch circuit 63 of this conventional semiconductor nonvolatile memory device will be described with reference to FIGS.
[0019]
FIG. 7 is a circuit diagram showing a semiconductor nonvolatile memory device. One semiconductor nonvolatile memory element 33, a gate terminal, a source terminal, and a bulk terminal of the semiconductor nonvolatile memory element 33 are each a first high-voltage switch circuit 63 having the same configuration as that of the high-voltage switch circuit 63 described in FIG. The voltage switch circuit 63a, the second high voltage switch circuit 63b, and the third high voltage switch circuit 63c are connected.
The VDD terminal 35, the VSS terminal 37, and the VM terminal 39 of the high-voltage switch circuits 63a, 63b, and 63c are connected in common. In FIG. 7, the VDD terminal 35 and the VSS terminal 37 are not shown.
[0020]
In order to write the semiconductor nonvolatile memory element 33, it is necessary to open the drain terminal of the semiconductor nonvolatile memory element 33, set the gate terminal to the VDD potential, and set the source terminal and the bulk terminal to the VPP potential.
[0021]
The waveform 79 in the waveform diagram shown in FIG. 8 corresponds to the input terminal waveform 79 of the first high voltage switch circuit 63a shown in FIG. 7, and the waveform 81 in the waveform diagram shown in FIG. 8 is the second high voltage shown in FIG. Corresponding to the input terminal waveform 81 of the switch circuit 63b, the waveform 83 in the waveform diagram shown in FIG. 8 corresponds to the input terminal waveform 83 of the third high voltage switch circuit 63c shown in FIG. 7, and in the waveform diagram shown in FIG. The waveform 39 corresponds to the VM terminal waveform 39 shown in FIG. 7, and the waveform 73 in the waveform diagram shown in FIG. 8 is the output terminal waveform 73 of the first high-voltage switch circuit 63a shown in FIG. Corresponding to the waveform applied to the gate terminal, the waveform 75 in the waveform diagram shown in FIG. 8 is the output terminal waveform 75 of the second high voltage switch circuit 63b shown in FIG. 7 and the source terminal of the semiconductor nonvolatile memory element 33. Corresponding to the applied waveform, the waveform 77 in the waveform diagram shown in FIG. 8 is the output terminal waveform 77 of the third high-voltage switch circuit 63c shown in FIG. 7, and the waveform applied to the bulk terminal of the semiconductor nonvolatile memory element 33. It corresponds to.
[0022]
In the initial state of the write operation, the VM terminal 39 is at the VSS potential, the input terminal 79 of the first high voltage switch circuit 63a is the VDD potential, the input terminal 81 of the second high voltage switch circuit 63b is the VDD potential, The input terminal 83 of the third high voltage switch circuit 63c is set to the VDD potential, the output terminal 73 of the first high voltage switch circuit 63a connected to the gate terminal of the semiconductor nonvolatile memory element 33 is the VSS potential, and the semiconductor nonvolatile memory element. The output terminal 75 of the second high voltage switch circuit 63b connected to the source terminal 33 is VSS potential, and the output terminal 77 of the third high voltage switch circuit 63c connected to the bulk terminal of the semiconductor nonvolatile memory element 33 is VSS potential. It has become.
[0023]
First, the input terminal 79 of the first high voltage switch circuit 63a is changed from the VDD potential to the VSS potential, and the input terminal 81 of the second high voltage switch circuit 63b and the input terminal 83 of the third high voltage switch circuit 63c are set to the VDD potential. As a result, the output terminal 73 of the first high voltage switch circuit 63a is changed from the VSS potential to the VDD potential, and the output terminal 75 of the second high voltage switch circuit 63b and the output terminal 77 of the third high voltage switch circuit 63c are The VSS potential is maintained.
[0024]
Next, when the potential of the VM terminal 39 is changed from the VSS potential to the VPP potential, the output terminal 73 of the first high voltage switch circuit 63a maintains the VDD potential, and the output terminal 75 of the second high voltage switch circuit 63b and the third high voltage switch circuit 63b. The output terminal 77 of the high voltage switch circuit 63c changes from the VSS potential to the VPP potential, and the semiconductor nonvolatile memory element 33 enters the write state.
[0025]
When the potential of the VM terminal 39 is returned from the VPP potential to the VSS potential after the writing of the semiconductor nonvolatile memory element 33 is completed, the output terminal 73 of the first high voltage switch circuit 63a maintains the VDD potential, and the second potential is increased. The output terminal 75 of the high voltage switch circuit 63b and the output terminal 77 of the third high voltage switch circuit 63c change from the VPP potential to the VSS potential.
[0026]
Finally, the input terminal 79 of the first high voltage switch circuit 63a is changed from the VSS potential to the VDD potential, and the input terminal 81 of the second high voltage switch circuit 63b and the input terminal 83 of the third high voltage switch circuit 63c are VDD. If the potential remains unchanged, the output terminal 73 of the first high voltage switch circuit 63a changes from the VDD potential to the VSS potential, and the output terminal 75 of the second high voltage switch circuit 63b and the output terminal of the third high voltage switch circuit 63c. 77 maintains the VSS potential.
Writing into the semiconductor nonvolatile memory element 33 using the conventional high voltage switch circuit 63 is performed at the above timing.
[0027]
Next, the erase operation of the semiconductor nonvolatile memory element 33 will be described with reference to FIGS. In order to erase the semiconductor nonvolatile memory element 33, it is necessary to open the drain terminal of the semiconductor nonvolatile memory element 33, set the gate terminal to the VPP potential, and the source terminal and the bulk terminal to the VDD potential.
[0028]
The waveform 79 in the waveform diagram shown in FIG. 9 corresponds to the input terminal waveform 79 of the first high voltage switch circuit 63a shown in FIG. 7, and the waveform 81 in the waveform diagram shown in FIG. 9 is the second high voltage switch shown in FIG. Corresponding to the input terminal waveform 81 of the circuit 63b, the waveform 83 in the waveform diagram shown in FIG. 9 corresponds to the input terminal waveform 83 of the third high voltage switch circuit 63c shown in FIG. 7, and the waveform in the waveform diagram shown in FIG. 39 corresponds to the VM terminal waveform 39 shown in FIG. 7, and the waveform 73 in the waveform diagram shown in FIG. 9 is the output terminal waveform 73 of the first high-voltage switch circuit 63a shown in FIG. 7 and the gate of the semiconductor nonvolatile memory element 33. Corresponding to the waveform applied to the terminal, the waveform 75 in the waveform diagram shown in FIG. 9 is the output terminal waveform 75 of the second high-voltage switch circuit 63b shown in FIG. 7, and is applied to the source terminal of the semiconductor nonvolatile memory element 33. Corresponding to the added waveform, the waveform 77 in the waveform diagram shown in FIG. 9 is the output terminal waveform 77 of the third high-voltage switch circuit 63c shown in FIG. 7, and the waveform applied to the bulk terminal of the semiconductor nonvolatile memory element 33. It corresponds to.
[0029]
In the initial state of the erase operation, the VM terminal 39 is at the VSS potential, the input terminal 79 of the first high voltage switch circuit 63a is at the VDD potential, the input terminal 81 of the second high voltage switch circuit 63b is at the VDD potential, The input terminal 83 of the third high voltage switch circuit 63c is set to VDD potential, the output terminal 73 of the first high voltage switch circuit 63a is VSS potential, the output terminal 75 of the second high voltage switch circuit 63b is VSS potential, The output terminal 77 of the third high voltage switch circuit 63c is at the VSS potential.
[0030]
First, the input terminal 79 of the first high voltage switch circuit 63a is kept at the VDD potential, and the input terminal 81 of the second high voltage switch circuit 63b and the input terminal 83 of the third high voltage switch circuit 63c are changed from the VDD potential. When the VSS potential is set, the output terminal 73 of the first high voltage switch circuit 63a remains at the VSS potential, and the output terminal 75 of the second high voltage switch circuit 63b and the output terminal 77 of the third high voltage switch circuit 63c are From the VSS potential to the VDD potential.
[0031]
Next, when the potential of the VM terminal 39 is changed from the VSS potential to the VPP potential, the output terminal 73 of the first high voltage switch circuit 63a changes from the VSS potential to the VPP potential, and the output terminal 75 of the second high voltage switch circuit 63b The output terminal 77 of the third high voltage switch circuit 63c maintains the VDD potential, and the semiconductor nonvolatile memory element 33 is in the erased state.
[0032]
After the erasure of the semiconductor nonvolatile memory element 33 is completed, when the potential of the VM terminal 39 is returned from the VPP potential to the VSS potential, the output terminal 73 of the first high voltage switch circuit 63a changes from the VPP potential to the VSS potential, The output terminal 75 of the high voltage switch circuit 63b and the output terminal 77 of the third high voltage switch circuit 63c maintain the VDD potential.
[0033]
Finally, the input terminal 79 of the first high voltage switch circuit 63a is kept at the VDD potential, and the input terminal 81 of the second high voltage switch circuit 63b and the input terminal 83 of the third high voltage switch circuit 63c are set to the VSS potential. To VDD potential, the output terminal 73 of the first high voltage switch circuit 63a remains at the VSS potential, the output terminal 75 of the second high voltage switch circuit 63b and the output terminal 77 of the third high voltage switch circuit 63c. Changes from VDD potential to VSS potential.
Erase of the semiconductor nonvolatile memory element 33 using the conventional high voltage switch circuit 63 is performed at the above timing.
[0034]
[Problems to be solved by the invention]
In the prior art semiconductor nonvolatile memory device, the high voltage VPP potential used for writing and erasing the semiconductor nonvolatile memory element 33 is the same as that of the input terminal 13 of the high voltage switch circuit 63 described above. Then, the potential of the output terminal 31 of the high voltage switch circuit 63 is controlled to the VPP potential or the VDD potential by changing the potential of the VM terminal 39 from the VSS potential to the VPP potential.
[0035]
In this conventional high voltage switch circuit 63, when the potential of the input terminal 13 of the high voltage switch circuit 63 is VDD, when the VSS potential level of the VM terminal 39 is rapidly changed to the VPP potential level, The potential of the output terminal 31 is changed from the VSS potential level to the VPP potential level via the first N-channel transistor 69.
[0036]
Therefore, the source potential of the second N-channel transistor 71 is changed from the VSS potential level to the VPP potential level before the gate terminal is changed from the VSS potential level to the VPP potential level, and the second N-channel transistor 71 is turned off. It turns on. Then, the potential of the node P changes from the VDD potential to the VPP potential, the second P-channel transistor 67 is turned on, and the potential of the output terminal 31 of the high voltage switch circuit 63 does not become the VPP potential level. Cause malfunction.
Since this problem occurs, the VPP potential applied to the VM terminal 39 needs to be slowly changed from the VSS potential to the VPP potential.
[0037]
A driving method is also conceivable in which the VPP potential is applied to the VM terminal 39 and the output potential of the output terminal 31 of the high voltage switch circuit 63 is controlled by the signal level applied to the input terminal 13 of the high voltage switch circuit 63. However, the trouble described below occurs.
When the VPP potential is applied to the VM terminal 39 and the signal level applied to the input terminal 13 of the high voltage switch circuit 63 is the VDD potential, the potential of the output terminal 31 becomes the VPP potential.
[0038]
However, even if the signal level applied to the input terminal 13 changes from the VDD potential to the VSS potential, the second N-channel transistor 71 cannot be turned off. Therefore, the potential of the output terminal 31 of the high voltage switch circuit 63 is the VDD potential. The VPP potential remains unchanged.
Therefore, by applying the VPP potential to the VM terminal 39 and setting the input potential level of the input terminal 13 of the high voltage switch circuit 63 to the VDD potential or the VSS potential, the potential of the output terminal 31 of the high voltage switch circuit 63 is set. A driving method for controlling the level cannot be performed.
[0039]
In other words, in the conventional semiconductor nonvolatile memory device, the output potential of the high voltage switch circuit 63 used for writing and erasing the semiconductor nonvolatile memory element 33 is changed from the VSS potential to the VPP potential. In addition, a certain amount of fall time is required, and the VPP voltage cannot be controlled at high speed even if it is necessary to perform write / erase in a short time.
That is, even if there is a semiconductor nonvolatile memory element capable of writing / erasing at high speed, VPP voltage control cannot be performed in a short time, and a semiconductor nonvolatile device capable of high-speed writing / erasing cannot be realized.
[0040]
[Object of invention]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor nonvolatile memory device that can solve the above-described problems and can be written and erased at high speed.
[0041]
[Means for Solving the Problems]
In order to achieve the above-described object, the semiconductor nonvolatile memory device of the present invention employs the following means.
[0042]
  A semiconductor nonvolatile memory device according to the present invention includes a semiconductor nonvolatile memory element that electrically writes and erases, and a high voltage switch circuit that controls a high voltage applied to a terminal of the semiconductor nonvolatile memory element. A sex memory device,
  The high voltage switch circuit is:
  An input terminal, an output terminal, a VDD terminal for applying a reference potential, a VSS terminal for applying a first power supply potential of the semiconductor nonvolatile memory element, and a second power supply of the first power supply potential or high voltage A VM terminal for applying a potential;
  A first inverter having an input connected to the input terminal and connected between the VSS terminal and the VDD terminal;
  A second inverter having an output connected to the output terminal and connected between the VM terminal and the VDD terminal;
  The first inverter is connected between the output of the first inverter and the input of the second inverter so that the first power supply potential or the second power supply potential does not return to the output of the first inverter. One transistor,
  A second transistor connected between the VDD terminal and the input of the second inverter and applying the reference potential to the input of the second inverter according to an input signal of the first inverter;
  Connected between the VM terminal and the input of the second inverter, and the first power supply potential or the second power supply potential is fed back to the input of the second inverter by the output potential of the second inverter. A third transistor to be
  A fourth transistor connected between the VDD terminal and the output of the second inverter and applying the reference potential to the output of the second inverter according to the output signal of the first inverter;And
  The first inverter includes a P-channel fifth transistor and an N-channel sixth transistor,
  The second inverter includes a P-channel seventh transistor and an N-channel eighth transistor,
  The second transistor has a lower on-resistance than the third transistor,
  The fourth transistor has lower on-resistance than the eighth transistorIt is characterized by that.
[0044]
[Action]
  In this semiconductor nonvolatile memory device, the second power supply potential of the second inverter of the high voltage switch circuit for controlling the high voltage applied to the semiconductor nonvolatile memory element is set to a high voltage, and then input to the high voltage switch circuit. By applying a potential necessary for writing and erasing of the semiconductor nonvolatile memory element to each terminal of the semiconductor nonvolatile memory element by setting the signal to the first power supply voltage potential or the reference voltage potential, Write and erase.
[0045]
With the above-described high voltage switch circuit of the semiconductor nonvolatile memory device, it is possible to provide a semiconductor nonvolatile memory device capable of writing and erasing at high speed.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an optimal embodiment of the present invention will be described using the drawings. FIG. 1 is a circuit diagram for explaining the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention. FIG. 3 is a circuit diagram showing a high voltage switch circuit and a semiconductor nonvolatile memory element, and FIGS. 3 and 4 are high voltage switch circuits for writing and erasing the semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention. FIG. 6 is a timing waveform diagram illustrating the relationship between potential and time at each terminal of the semiconductor nonvolatile memory element.
[0047]
First, the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention will be described with reference to FIG.
[0048]
FIG. 1 shows one semiconductor nonvolatile memory element 33 and one high voltage switch circuit 11 connected to the gate terminal of the semiconductor nonvolatile memory element 33 in order to facilitate the description of the present invention.
An actual semiconductor nonvolatile memory device includes a plurality of semiconductor nonvolatile memory elements 33, a gate terminal of each semiconductor nonvolatile memory element 33, a source terminal, a high voltage switch circuit 11 connected to a bulk terminal, and peripheral circuits. Has been.
[0049]
The high voltage switch circuit 11 includes an input terminal 13, an output terminal 31, a VDD terminal 35 for applying a reference potential of 0 V (hereinafter referred to as VDD potential), and a first power supply potential (hereinafter referred to as VSS potential) of the semiconductor nonvolatile memory device. VSS terminal 37 to which, for example, −1.55 V is applied, and a terminal to which, for example, −9 V is applied as the second power supply potential with a VSS potential or a negative high potential (hereinafter referred to as VPP potential). VM terminal 39) is connected.
[0050]
When the semiconductor nonvolatile memory element 33 is written and erased, the potential of the VM terminal 39 is changed from the VSS potential to the VPP potential, and the signal level of the input terminal 13 is changed to the VDD potential level or the VSS potential level. The potential can be controlled to the VDD potential or the VPP potential.
Therefore, writing and erasing can be performed by connecting the output terminal 31 of the high voltage switch circuit 11 to the semiconductor nonvolatile memory element 33.
[0051]
First, the configuration of the high voltage switch circuit 11 will be described. A first inverter 18 whose input is connected to the input terminal 13 and a second inverter 24 whose output is connected to the output terminal 31 are provided. The first power supply potential of the first inverter 18 is connected to the VSS terminal 37, the second power supply potential of the second inverter 24 is connected to the VM terminal 39, and the first inverter 18 and the second inverter 24 Both reference potentials are connected to the VDD terminal 35. One end of a P-channel first transistor 19 is connected to the output terminal of the first inverter 18 (hereinafter referred to as node N), and the other end of the P-channel first transistor 19 is connected to the second terminal. An input terminal (hereinafter referred to as a node M) of the inverter 24 is connected.
Further, the gate terminal of the P-channel first transistor 19 is connected to the VSS terminal 37, and the bulk terminal is connected to the VDD terminal 35. The P-channel first transistor 19 operates so that the potential of the node M does not return to the node N.
[0052]
A P-channel second transistor 25 is connected between the VDD terminal 35 and the node M. Further, the gate terminal of the P-channel second transistor 25 is connected to the input terminal 13, and the bulk terminal of the P-channel second transistor 25 is connected to the VDD terminal 35.
The P-channel second transistor 25 operates so as to apply the VDD potential to the node M by the potential of the input terminal 13.
[0053]
An N-channel third transistor 29 is connected between the VM terminal 39 and the node M. Further, the gate terminal of the N-channel third transistor 29 is connected to the output terminal 31, and the bulk terminal of the N-channel third transistor 29 is connected to the VM terminal 39.
The N-channel third transistor 29 operates so as to feed back the VSS potential or the VPP potential applied to the VM terminal 39 to the node M by the potential of the output terminal 31.
[0054]
A P-channel fourth transistor 27 is connected between the VDD terminal 35 and the output terminal 31. Further, the gate terminal of the P-channel fourth transistor 27 is connected to the node N, and the bulk terminal of the P-channel fourth transistor 27 is connected to the VDD terminal 35.
The P-channel fourth transistor 27 operates so as to apply the VDD potential to the output terminal 31 by the potential of the node N.
[0055]
The first inverter 18 includes a P-channel fifth transistor 15 and an N-channel sixth transistor 17, and includes a gate terminal of the P-channel fifth transistor 15 and an N-channel sixth transistor 17. The gate terminals are commonly connected to be the input terminal 13, and the drain terminal of the P-channel fifth transistor 15 and the drain terminal of the N-channel sixth transistor 17 are commonly connected to become the node N.
The bulk terminal of the P-channel fifth transistor 15 is connected to the VDD terminal 35, and the bulk terminal of the N-channel sixth transistor 17 is connected to the VSS terminal 37.
[0056]
The second inverter 24 includes a P-channel seventh transistor 21 and an N-channel eighth transistor 23, and includes a gate terminal of the P-channel seventh transistor 21 and an N-channel eighth transistor 23. The gate terminals are connected in common to become a node M, and the drain terminal of the P-channel seventh transistor 21 and the drain terminal of the N-channel eighth transistor 23 are connected in common to become the output terminal 31.
The bulk terminal of the P-channel seventh transistor 21 is connected to the VDD terminal 35, and the bulk terminal of the N-channel eighth transistor 23 is connected to the VM terminal 39.
[0057]
The second transistor 25 has a channel width larger than that of the third transistor 29 so that the on-resistance of the P-channel second transistor 25 is 50% or more smaller than the on-resistance of the N-channel third transistor 29. Alternatively, the channel length is set small.
By setting the on-resistance in this manner, the potential of the node M can be functioned to instantaneously become the VDD potential.
[0058]
The fourth transistor 27 has a channel width larger than that of the eighth transistor 23 so that the on-resistance of the P-channel fourth transistor 27 is 50% or more smaller than the on-resistance of the N-channel eighth transistor 23. Alternatively, the channel length is set small.
By setting the on-resistance in this way, it functions to instantaneously set the potential of the output terminal 31 to the VDD potential.
[0059]
Next, the operation of the high voltage switch circuit 11 configured as shown in FIG. 1 will be described. The P-channel fifth transistor 15 and the N-channel sixth transistor 17 operate as the first inverter 18, and the P-channel seventh transistor 21 and the N-channel eighth transistor 23 serve as the second inverter 24. Works as.
[0060]
The P-channel first transistor 19 operates so that the VPP potential applied from the VM terminal 39 does not return to the node N that is the output terminal of the first inverter 18.
The N-channel third transistor 29 operates so as to feed back the potential of the VM terminal 39 to the node M, which is the input terminal of the second inverter 24, based on the output potential of the second inverter 24.
[0061]
Further, the P-channel second transistor 25 operates so as to apply the VDD potential to the node M which is the input terminal of the second inverter 24 by the input potential of the input terminal 13 which is the input signal of the first inverter 18. .
The P-channel fourth transistor 27 operates so as to apply the VDD potential to the output terminal 31 that is the output of the second inverter 24 by the output potential of the first inverter 18.
[0062]
First, the VSS potential is applied to the VM terminal 39 of the high-voltage switch circuit 11, and a signal having a VDD potential of H level is applied to the input terminal 13.
As a result, the node N, which is the output of the first inverter 18, which is the connection point between the drain terminal of the P-channel fifth transistor 15 and the drain terminal of the N-channel sixth transistor 17, is at the VSS level. The potential of the P-channel fourth transistor 27 is turned on, and the potential of the output terminal 31 is the VDD potential.
[0063]
On the other hand, the VSS potential of the node N is connected to the gate terminal of the P-channel seventh transistor 21 which is the input of the second inverter 24 via the P-channel first transistor 19 and the N-channel eighth transistor 23. The output terminal 31 which is the output of the second inverter 24 outputs the VDD potential which is at the H level.
[0064]
At this time, since the signal of the VDD potential which is H level is applied from the input terminal 13 to the gate terminal of the P-channel second transistor 25, the second transistor 25 is turned off and the N-channel third transistor 29 is turned off. Since the VDD potential is applied to the gate terminal, the N-channel third transistor 29 is turned on and the potential of the node M is stabilized at the VSS potential.
The output potential of the second inverter 24 becomes the VDD potential, and the VDD potential is stably output to the output terminal 31 of the high voltage switch circuit 11.
[0065]
Next, the voltage at the VM terminal 39 is changed from the VSS potential to the VPP potential. At this time, the node M is at the VSS potential and the N-channel third transistor 29 is turned on, so that the potential at the node M is rapidly changed at the VM terminal 39 via the N-channel third transistor 29. Even if it follows, it becomes VPP potential.
[0066]
Even if the potential of the node M changes to the VPP potential, the output potential of the second inverter 24 does not change, and the potential state of the P-channel fourth transistor 27 also does not change. 11 output terminals 31 are maintained at the VDD potential.
[0067]
Next, while maintaining the voltage at the VM terminal 39 at the VPP potential, the input signal of the VDD potential at the H level input to the input terminal 13 of the high voltage switch circuit 11 is set at the VSS potential at the L level.
Thus, the P-channel second transistor 25 is turned on from off, and the P-channel fourth transistor 27 is turned on from off. Since the on-resistance of the P-channel second transistor 25 is set to be smaller than the on-resistance of the N-channel third transistor 29 as described above, the potential of the node M is changed from the VPP potential to the VDD potential. Change.
[0068]
Further, since the output of the first inverter 18 becomes the VDD potential which is at the H level, the VDD potential is applied to the node M which is the input of the second inverter via the P-channel first transistor 19.
When the P-channel fourth transistor 27 is turned off and the potential of the node M changes from the VPP potential to the VDD potential, the output terminal 31 that is the output of the second inverter 24 immediately changes from the VDD potential to the VPP potential.
[0069]
Further, when the potential of the output terminal 31 changes from the VDD potential to the VPP potential, the N-channel third transistor 29 is turned off and the potential of the node M is stabilized at the VDD potential, and the output terminal 31 of the high voltage switch circuit 11 is connected. Is output with a stable VPP potential.
As a result, the VPP potential necessary for writing and erasing is applied to the gate terminal of the semiconductor nonvolatile memory element 33 connected to the output terminal 31.
[0070]
Then, after the writing and erasing of the semiconductor nonvolatile memory element 33 is completed, the input signal of the VSS potential which is the L level input to the input terminal 13 of the high voltage switch circuit 11 is set to the VDD potential which is the H level.
As a result, the P-channel second transistor 25 is turned from on to off, and the potential of the node N is changed to the VSS potential, so that the P-channel fourth transistor 27 is turned on from off.
[0071]
Then, the potential of the node M is changed from the VDD potential to the VSS potential, and the on-resistance of the P-channel fourth transistor 27 is set to be smaller than the on-resistance of the N-channel eighth transistor 23 as described above. Therefore, the potential of the output terminal 31 that is the output of the second inverter 24 changes from the VPP potential to the VDD potential.
The node N becomes the VSS potential which is at the L level, the P-channel fourth transistor 27 is turned on from the OFF state, and the potential of the output terminal 31 is the VDD potential.
[0072]
On the other hand, the output of the VSS potential which is the L level of the first inverter 18 is input to the second inverter 24 via the P-channel first transistor 19, and an output terminal which is the output of the second inverter 24. A VDD potential 31 is output at H level.
[0073]
Further, when the potential of the output terminal 31 changes from the VPP potential to the VDD potential, the N-channel third transistor 29 is turned on, the potential of the node M changes from the VSS potential to the VPP potential, and the output terminal of the high-voltage switch circuit 11 The VDD potential is stably output.
[0074]
Finally, when the potential of the VM terminal 39 is returned from the VPP potential to the VSS potential, since the N-channel third transistor 29 is also turned on at the node M, the VM terminal 39 is connected via the N-channel third transistor 29. Even if 39 rapidly changes from the VPP potential to the VSS potential, the potential of the VM terminal 39 follows and becomes the VSS potential, and the potential of the output terminal 31 of the high voltage switch circuit 11 is maintained at the VDD potential.
In this way, after the potential of the VM terminal 39 is rapidly changed from the VSS potential to the VPP potential, the amplitude of the output terminal 31 is switched from the VDD potential to the amplitude of the VPP potential at a high speed according to the signal level of the power supply voltage amplitude applied to the input terminal 13. can do.
[0075]
In addition, when the VSS potential is applied to the VM terminal 39 of the high voltage switch circuit 11 and the signal of the VSS potential at L level is applied to the input terminal 13, the P-channel second transistor is applied. 25 is turned on and the node M is at the VDD potential.
[0076]
Further, the node N which is the output of the first inverter 18 becomes the VDD potential which is the L level, the P-channel fourth transistor 27 is turned off, and the node M becomes the VDD potential via the P-channel first transistor 19. It becomes.
As a result, the potential of the output terminal 31 that is the output of the second inverter 24 becomes the VSS potential.
[0077]
Further, since the potential of the output terminal 31 is the VSS potential, the N-channel third transistor 29 is turned off, and the potential of the node M is stabilized at the VDD potential.
As a result, the VSS potential is stably output from the output terminal 31 which is the output of the second inverter 24.
[0078]
Next, when the potential of the VM terminal 39 is rapidly changed from the VSS potential to the VPP potential, the N-channel eighth transistor 28 has the source potential of the VM terminal 39 before the gate terminal changes from the VSS level to the VPP level. The potential first changes from the VSS level to the VPP level.
The N-channel third transistor 29 tends to be turned on from the off state, but the on-resistance of the P-channel second transistor 25 is higher than the on-resistance of the N-channel third transistor 29 as described above. Is set to be small.
[0079]
Therefore, before the potential of the node M changes from the VDD potential to the VPP potential, the gate terminal of the N-channel third transistor 29 becomes the VPP potential, the N-channel third transistor 29 turns off, and the potential of the node M Maintains the VDD potential, the output terminal 31 that is the output of the second inverter 24 outputs the VPP potential stably.
[0080]
As described above, regardless of whether the signal level of the input terminal 13 of the high voltage switch circuit 11 is the VDD potential of the H level or the VSS potential of the L level, the potential of the VM terminal 39 is rapidly changed from the VSS potential to the VPP potential. Even if it changes, the output voltage of the output terminal 31 of the high voltage switch circuit 11 does not malfunction, so that the potential of the VM terminal 39 can be rapidly changed from the VSS potential to the VPP potential.
[0081]
Further, even if the signal level of the input terminal 13 of the high voltage switch circuit 11 is rapidly changed from the H level to the L level or from the H level to the L level after the potential of the VM terminal 39 is set to the VPP potential, the high voltage Since the output voltage of the output terminal 31 of the switch circuit 11 does not malfunction, the potential of the VM terminal 39 can be rapidly changed from the VSS potential to the VPP potential.
[0082]
As described above, in the configuration of the high voltage switch circuit 11 shown in FIG. 1, 0 V of the reference potential is applied to the VDD terminal 35, −1.55 V of the first power supply potential is applied to the VSS terminal 37, and the VM terminal 39 is applied. This is a circuit configuration in the case where the second power supply potential VSS potential or negative high potential (for example, −9 V) is applied. On the other hand, 0 V of the reference potential is applied to the VSS terminal 37, +5 V of the first power supply potential is applied to the VDD terminal 35, and the VDD potential as the second power supply potential or a positive high potential (eg, +9 V) is applied to the VM terminal 39. Next, a circuit configuration in the case of applying a voltage will be described.
[0083]
In the configuration of the high-voltage switch circuit 11 shown in FIG. 1, the first transistor 19 is replaced with the first transistor 19 from the P channel to the N channel, and the gate terminal of the first transistor 19 is connected to the VDD terminal 35. The bulk terminal of the first transistor 19 is connected to the VSS terminal 37.
Then, the potential of the node M is operated so as not to return to the potential of the node N.
[0084]
Further, the P-channel second transistor 25 is replaced with the N-channel second transistor 25, the source terminal and the bulk terminal of the second transistor 25 are connected to the VSS terminal 39, and the VSS potential is determined by the signal potential of the input terminal 13. Is applied to node M.
[0085]
The N-channel third transistor 29 is replaced with a P-channel third transistor 29, the source terminal and bulk terminal of the third transistor 29 are connected to the VM terminal 39, and the VM potential is determined by the signal potential of the output terminal 31. Is fed back to the node M.
[0086]
Then, the P-channel fourth transistor 27 is replaced with the N-channel fourth transistor 27, the source terminal and the bulk terminal of the fourth transistor 27 are connected to the VSS terminal 39, and the VSS potential is set by the signal potential of the node N. It is operated so as to be applied to the output terminal 31.
[0087]
Further, the VM terminal 39 is connected to the source terminal and bulk terminal of the P-channel seventh transistor 21 constituting the second inverter 24, and the VSS terminal is connected to the source terminal and bulk terminal of the N-channel eighth transistor 23. 37 is connected so that the second inverter 24 is operated by the voltage applied to the VM terminal 39.
[0088]
By configuring the high voltage switch circuit 11 in this way, 0 V of the reference potential is applied to the VSS terminal 37, +5 V of the first power supply potential is applied to the VDD terminal 35, and the second power supply potential is applied to the VM terminal 39. Even when a VDD potential or a positive high potential (for example, +9 V) is applied, the same operation and action as the high voltage switch circuit 11 shown in FIG.
[0089]
Next, a write timing to the semiconductor nonvolatile memory element using the high voltage switch circuit 11 described with reference to FIG. 1 will be described with reference to FIGS. The circuit diagram of FIG. 2 shows a semiconductor nonvolatile memory device.
[0090]
As shown in FIG. 2, the first high-voltage switch circuit 11a is connected to one semiconductor nonvolatile memory element 33, the gate terminal of the semiconductor nonvolatile memory element 33, and the second high voltage is connected to the source terminal. The switch circuit 11b is connected, and the third high voltage switch circuit 11c is connected to the bulk terminal.
[0091]
The VDD terminal 35, the VSS terminal 37, and the VM terminal 39 of the first high voltage switch circuit 11a, the second high voltage switch circuit 11b, and the third high voltage switch circuit 11c are connected in common. In FIG. 2, the VDD terminal 35 and the VSS terminal 37 are omitted.
[0092]
In FIG. 2, only one semiconductor nonvolatile memory element 33 and three high voltage switch circuits 11a, 11b, and 11c are shown for ease of explanation. However, an actual semiconductor nonvolatile memory device includes a plurality of semiconductor nonvolatile memories. The memory device 33 is composed of a plurality of high voltage switch circuits 11 and peripheral circuits. Writing into the semiconductor nonvolatile memory element 33 is performed by opening the drain terminal, setting the gate terminal to the VDD potential, and setting the source terminal and the bulk terminal to the VPP potential.
[0093]
First, the write operation will be described.
The waveform 47 in the waveform diagram shown in FIG. 3 corresponds to the input terminal waveform 47 of the first high voltage switch circuit 11a shown in FIG. 2, and the waveform 49 in the waveform diagram shown in FIG. 3 is the second high voltage shown in FIG. Corresponding to the input terminal waveform 49 of the switch circuit 11b, the waveform 51 in the waveform diagram shown in FIG. 3 corresponds to the input terminal waveform 51 of the third high voltage switch circuit 11c shown in FIG. 2, and in the waveform diagram shown in FIG. The waveform 39 corresponds to the VM terminal waveform 39 shown in FIG. 2, and the waveform 41 in the waveform diagram shown in FIG. 3 is the output terminal waveform 41 of the first high-voltage switch circuit 11a shown in FIG. Corresponding to the waveform of the gate terminal, the waveform 43 in the waveform diagram shown in FIG. 3 is the output terminal waveform 43 of the second high-voltage switch circuit 11b shown in FIG. 2 and corresponds to the waveform of the source terminal of the semiconductor nonvolatile memory element 33. And the waveform 45 in the waveform diagram shown in FIG. 3 corresponds to the waveform of the bulk terminal of the third high voltage semiconductor nonvolatile memory device 33 at the output waveform 45 of the switching circuit 11c shown in FIG.
[0094]
First, the VSS potential is applied to the VM terminal 39, the input terminal 47 of the first high voltage switch circuit 11a, the input terminal 49 of the second high voltage switch circuit 11b, and the third high voltage switch circuit 11c. A VDD potential is input to the input terminal 51.
As a result, the VDD potential is applied to the gate terminal of the semiconductor nonvolatile memory element 33 from the output terminal 41 of the first high voltage switch circuit 11a, and the VDD potential is applied from the output terminal 43 of the second high voltage switch circuit 11b. The VDD is applied to the source terminal of the semiconductor nonvolatile memory element 33, and the VDD potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33 from the output terminal 45 of the third high voltage switch circuit 11 c.
[0095]
Next, the VSS potential of the VM terminal 39 is set to the VPP potential. At this time, the output terminal 41 of the first high voltage switch circuit 11a, the output terminal 43 of the second high voltage switch circuit 11b, and the output terminal 45 of the third high voltage switch circuit 11c remain at the VDD potential.
[0096]
Then, the VDD potential of the input terminal 47 of the first high voltage switch circuit 11a is maintained as it is, and the input terminal 49 of the second high voltage switch circuit 11b and the input terminal 51 of the third high voltage switch circuit 11c are applied. A VSS potential signal is input.
As a result, the output terminal 41 of the first high-voltage switch circuit 11a maintains the VDD potential, and the potential of the output terminal 43 of the second high-voltage switch circuit 11b changes from the VDD potential to the VPP potential, and the source of the semiconductor nonvolatile memory element 33 The VPP potential is applied to the terminal, and the potential of the output terminal 45 of the third high-voltage switch circuit 11 c is changed from the VDD potential to the VPP potential, and the VPP potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33.
[0097]
As a result, the gate terminal of the semiconductor nonvolatile memory element 33 is at the VDD potential, the source terminal and the bulk terminal are at the VPP potential, and the drain terminal is set to open, so that the semiconductor nonvolatile memory element 33 is in the writing state.
[0098]
After the writing is completed, the VDD potential of the input terminal 47 of the first high voltage switch circuit 11a is maintained as it is, the input terminal 49 of the second high voltage switch circuit 11b, and the third high voltage switch circuit 11c. The potential of the input terminal 51 is changed from the VSS potential to the VDD potential.
Thereby, the VDD potential is applied to the source terminal of the semiconductor nonvolatile memory element 33 from the output terminal 43 of the second high voltage switch circuit 11b, and the VDD potential is applied from the output terminal 45 of the third high voltage switch circuit 11c. It is applied to the bulk terminal of the semiconductor nonvolatile memory element 33 and the writing state is completed.
[0099]
Finally, when the potential of the VM terminal 39 is returned from the VPP potential to the VSS potential, the output terminal 41 of the first high voltage switch circuit 11a, the output terminal 43 of the second high voltage switch circuit 11b, and the third high voltage switch circuit 11b. The potential of the output terminal 45 of the voltage switch circuit 11c maintains the VDD potential.
By driving at the timing described above, the write time of the semiconductor nonvolatile memory element 33 is set to the VSS potential level input to the input terminal 49 of the second high voltage switch circuit 11b and the input terminal 51 of the third high voltage switch circuit 11c. Can be controlled by the signal time.
[0100]
Next, the write timing in another embodiment of the semiconductor nonvolatile memory element using the high voltage switch circuit described in FIG. 1 will be described with reference to FIGS. In the writing method described with reference to FIG. 3, the input terminal 49 of the second high-voltage switch circuit 11b and the third high-voltage switch circuit 11c are maintained while maintaining the potential of the input terminal 47 of the first high-voltage switch circuit 11a. Writing is performed by changing the input potential of the input terminal 51. FIG. 4 maintains the input potential of the input terminal 49 of the second high-voltage switch circuit 11b and the input terminal 51 of the third high-voltage switch circuit 11c. The timing at which writing is performed by changing the potential of the input terminal 47 of the first high-voltage switch circuit 11a will be described.
[0101]
The waveform 47 in the waveform diagram shown in FIG. 4 corresponds to the input terminal waveform 47 of the first high-voltage switch circuit 11a shown in FIG. 2, and the waveform 49 in the waveform diagram shown in FIG. 4 is the second high voltage shown in FIG. Corresponding to the input terminal waveform 49 of the switch circuit 11b, the waveform 51 in the waveform diagram shown in FIG. 4 corresponds to the input terminal waveform 51 of the third high-voltage switch circuit 11c shown in FIG. 2, and in the waveform diagram shown in FIG. The waveform 39 corresponds to the VM terminal waveform 39 shown in FIG. 2, and the waveform 41 in the waveform diagram shown in FIG. 4 is the output terminal waveform 41 of the first high-voltage switch circuit 11a shown in FIG. Corresponding to the waveform of the gate terminal, the waveform 43 in the waveform diagram shown in FIG. 4 is the output terminal waveform 43 of the second high-voltage switch circuit 11b shown in FIG. 2 and corresponds to the waveform of the source terminal of the semiconductor nonvolatile memory element 33. And the waveform 45 in the waveform diagram shown in FIG. 4 corresponds to the waveform of the bulk terminal of the third high voltage switch circuit 11c of the output terminal waveform 45 semiconductor nonvolatile memory device 33 shown in FIG. 2
[0102]
First, the VSS potential is applied to the VM terminal 39, the input terminal 47 of the first high voltage switch circuit 11a, the input terminal 49 of the second high voltage switch circuit 11b, and the third high voltage switch circuit 11c. A VSS potential is input to the input terminal 51.
Thereby, the VSS potential is applied to the gate terminal of the semiconductor nonvolatile memory element 33 from the output terminal 41 of the first high-voltage switch circuit 11a, and the VSS potential is applied from the output terminal 43 of the second high-voltage switch circuit 11b. The VSS potential is applied to the source terminal of the semiconductor nonvolatile memory element 33, and the VSS potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33 from the output terminal 45 of the third high-voltage switch circuit 11 c.
[0103]
Next, the VSS potential of the VM terminal 39 is set to the VPP potential. At this time, the output terminal 41 of the first high voltage switch circuit 11a, the output terminal 43 of the second high voltage switch circuit 11b, and the output terminal 45 of the third high voltage switch circuit 11c change from the VSS potential to the VPP potential. The VPP potential is applied to the gate terminal, the source terminal, and the bulk terminal of the semiconductor nonvolatile memory element 33. However, since the gate terminal, the source terminal, and the bulk terminal are at the same potential, the writing state is not achieved.
[0104]
Then, a VDD potential signal is input to the input terminal 47 of the first high voltage switch circuit 11a, the input terminal 49 of the second high voltage switch circuit 11b, and the input terminal of the third high voltage switch circuit 11c. 51 maintains the VSS potential.
As a result, the potential of the output terminal 41 of the first high-voltage switch circuit 11 a changes from the VPP potential to the VDD potential, and the VDD potential is applied to the gate terminal of the semiconductor nonvolatile memory element 33.
As a result, the gate terminal of the semiconductor nonvolatile memory element 33 is at the VDD potential, the source terminal and the bulk terminal are at the VPP potential, and the drain terminal is set to open, so that the semiconductor nonvolatile memory element 33 is in the writing state.
[0105]
After the writing is completed, the potential of the input terminal 47 of the first high voltage switch circuit 11a is changed from the VDD potential to the VSS potential, the input terminal 49 of the second high voltage switch circuit 11b, and the third high voltage switch circuit. The input terminal 51 of 11c maintains the VSS potential.
As a result, the potential of the output terminal 41 of the first high-voltage switch circuit 11a becomes the VPP potential, and the VPP potential is applied to the gate terminal, the source terminal, and the bulk terminal of the semiconductor nonvolatile memory element. Since both the bulk terminal and the bulk terminal are at the same potential, the writing state is not completed.
[0106]
Finally, when the potential of the VM terminal is returned from the VPP potential to the VSS potential, the potential of the output terminal 41 of the first high voltage switch circuit 11a, the potential of the output terminal 43 of the second high voltage switch circuit 11b, The potential of the output terminal 45 of the third high voltage switch circuit 11c becomes the VSS potential.
By driving at the timing described above, the writing time of the semiconductor nonvolatile memory element 33 can be controlled by the signal time of the VDD potential level input to the input terminal 49 of the first high voltage switch circuit 11a.
[0107]
Next, the erase timing in the embodiment of the semiconductor nonvolatile memory element using the high voltage switch circuit described in FIG. 1 will be described with reference to FIGS.
[0108]
The erasing of the semiconductor nonvolatile memory element 33 is performed by opening the drain terminal, setting the gate terminal to the VPP potential, and setting the source terminal and the bulk terminal to the VDD potential. FIG. 5 is an example of the erase timing in the circuit configuration shown in FIG. 2, and the waveform 47 in the waveform diagram shown in FIG. 5 corresponds to the input terminal waveform 47 of the first high voltage switch circuit 11a shown in FIG. 2 corresponds to the input terminal waveform 49 of the second high-voltage switch circuit 11b shown in FIG. 2, and the waveform 51 in the waveform diagram shown in FIG. 5 is the third high-voltage switch circuit shown in FIG. 5 corresponds to the input terminal waveform 51 of FIG. 11c, the waveform 39 in the waveform diagram shown in FIG. 5 corresponds to the VM terminal waveform 39 shown in FIG. 2, and the waveform 41 in the waveform diagram shown in FIG. 5 corresponds to the first high waveform shown in FIG. The output terminal waveform 41 of the voltage switch circuit 11a corresponds to the waveform of the gate terminal of the semiconductor nonvolatile memory element 33, and 43 in the waveform diagram shown in FIG. 5 is the output terminal waveform of the second high voltage switch circuit 11b shown in FIG. 43 and half 5 corresponds to the waveform of the source terminal of the nonvolatile memory element 33, and the waveform 45 in the waveform diagram shown in FIG. 5 is the output terminal waveform 45 of the third high-voltage switch circuit 11c shown in FIG. Supports bulk terminal waveforms
[0109]
First, the VSS potential is applied to the VM terminal 39, the input terminal 47 of the first high voltage switch circuit 11a, the input terminal 49 of the second high voltage switch circuit 11b, and the third high voltage switch circuit. The VSS potential is input to the input terminal 51 of 11c.
Thereby, the VSS potential is applied to the gate terminal of the semiconductor nonvolatile memory element 33 from the output terminal 41 of the first high-voltage switch circuit 11a, and the VSS potential is applied from the output terminal 43 of the second high-voltage switch circuit 11b. The VSS potential is applied to the source terminal of the semiconductor nonvolatile memory element 33, and the VSS potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33 from the output terminal 45 of the third high-voltage switch circuit 11 c.
[0110]
Next, the VSS potential of the VM terminal 39 is set to the VPP potential. At this time, the output terminal 41 of the first high voltage switch circuit 11a, the output terminal 43 of the second high voltage switch circuit 11b, and the output terminal 45 of the third high voltage switch circuit 11c change from the VSS potential to the VPP potential. The VPP potential is applied to the gate terminal, the source terminal, and the bulk terminal of the semiconductor nonvolatile memory element, but the gate terminal, the source terminal, and the bulk terminal are at the same potential, so that the erase state is not achieved.
[0111]
Then, a signal of the VDD potential from the VSS potential is inputted as the potential of the input terminal 49 of the second high voltage switch circuit 11b and the input terminal 51 of the third high voltage switch circuit 11c.
As a result, the potential of the output terminal 43 of the second high voltage switch circuit 11 b is changed from the VPP potential to the VDD potential, and the VDD potential is applied to the drain terminal of the semiconductor nonvolatile memory element 33.
[0112]
The potential of the output terminal 45 of the third high voltage switch circuit 11 c is changed from the VPP potential to the VDD potential, and the VDD potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33. The input terminal 47 of the first high voltage switch circuit 11a is maintained at the VSS potential.
As a result, the gate terminal of the semiconductor nonvolatile memory element 33 is at the VPP potential, the source terminal and the bulk terminal are at the VDD potential, and the drain terminal is set to open, so that the semiconductor nonvolatile memory element 33 is in the erased state.
[0113]
Then, after the erasure is completed, a signal of the VSS potential from the VDD potential is input to the input terminal 49 of the second high voltage switch circuit 11b and the input terminal 51 of the third high voltage switch circuit 11c.
As a result, the potential of the output terminal 43 of the second high voltage switch circuit 11 b is changed from the VDD potential to the VPP potential, and the VPP potential is applied to the drain terminal of the semiconductor nonvolatile memory element 33.
[0114]
The potential of the output terminal 45 of the third high voltage switch circuit 11 c is changed from the VDD potential to the VPP potential, and the VPP potential is applied to the bulk terminal of the semiconductor nonvolatile memory element 33. The potential of the input terminal 47 of the first high voltage switch circuit 11a is maintained at the VSS potential.
As a result, the potential of the output terminal 41 of the first high-voltage switch circuit 11a maintains the VPP potential, and the VPP potential is applied to the gate terminal, the source terminal, and the bulk terminal of the semiconductor nonvolatile memory element. Since the source terminal and the bulk terminal are at the same potential, the erase state is not completed but the erase state is terminated.
[0115]
Finally, the potential of the VM terminal is returned from the VPP potential to the VSS potential. As a result, the potential of the output terminal 41 of the first high voltage switch circuit 11a, the output terminal 43 of the second high voltage switch circuit 11b, and the output terminal 45 of the third high voltage switch circuit 11c are changed from the VPP potential to the VSS potential. It becomes.
By driving at the above timing, the erase time of the semiconductor nonvolatile memory element 33 is set to the VDD potential input to the input terminal 49 of the second high voltage switch circuit 11b and the input terminal 51 of the third high voltage switch circuit 11c. It can be controlled by the signal time of the level.
[0116]
Therefore, the semiconductor non-volatile device of the present invention is a high-voltage switch capable of controlling a high voltage applied to a semiconductor non-volatile memory element for electrically writing and erasing at high speed with the power supply voltage amplitude of the semiconductor non-volatile device. The circuit makes it possible to change the VPP potential applied to the VM terminal from the VSS potential to the VPP potential one digit or more earlier than in the past, so that the VPP voltage can be applied to the semiconductor nonvolatile memory element at high speed.
Therefore, it is possible to provide a semiconductor nonvolatile device capable of high-speed writing / erasing.
[0117]
【The invention's effect】
As described above, according to the semiconductor nonvolatile memory device according to the present invention, which is composed of the semiconductor nonvolatile memory element that is electrically written and erased, the high voltage switch circuit that controls the high voltage applied to the semiconductor nonvolatile memory element. The first inverter operating with the first power supply voltage, the second inverter operating with the second power supply voltage, the first inverter and the second inverter are connected via a transistor, A transistor for feeding back the second power supply voltage of the second inverter to the input of the second inverter, a transistor for applying a reference potential to the input of the second inverter, and a reference to the output of the second inverter Since it is composed of a transistor for applying a potential, the second power supply potential can be increased to high voltage at high speed, and writing can be performed at high speed. It becomes possible to realize a semiconductor nonvolatile memory device erasable.
[0118]
Further, according to the present invention, the second power supply potential of the high voltage switch circuit can be increased to a high voltage at high speed, so that an accurate write / erase time can be controlled, and the semiconductor nonvolatile memory element can be controlled. Reliability will also be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a high voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a high voltage switch circuit and a semiconductor nonvolatile memory element for explaining drive timing of the high voltage switch circuit of the semiconductor nonvolatile memory device in the embodiment of the present invention.
FIG. 3 is a waveform diagram showing write drive timing of a high-voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 4 is a waveform diagram showing another write drive timing of the high-voltage switch circuit of the semiconductor nonvolatile memory device according to the embodiment of the present invention.
FIG. 5 is a waveform diagram showing an erasing drive timing of a high voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a high voltage switch circuit of a conventional semiconductor nonvolatile memory device.
FIG. 7 is a circuit diagram showing a configuration of a high voltage switch circuit and a semiconductor nonvolatile memory element for explaining drive timing of a high voltage switch circuit of a semiconductor nonvolatile memory device according to a conventional technique.
FIG. 8 is a waveform diagram showing write drive timing of a high-voltage switch circuit of a conventional semiconductor nonvolatile memory device.
FIG. 9 is a waveform diagram showing drive timings for erasure of a high-voltage switch circuit in a conventional semiconductor nonvolatile memory device.
[Explanation of symbols]
11: High voltage switch circuit 13: Input terminal
15: P-channel fifth transistor
17: N-channel sixth transistor
18: First inverter
19: P-channel first transistor
21: P-channel seventh transistor
23: N-channel eighth transistor
24: Second inverter
25: P-channel second transistor
27: P-channel fourth transistor
29: N-channel third transistor
31: Output terminal 33: Semiconductor nonvolatile memory element
35: VDD terminal 37: VSS terminal
39: VM terminal 63: High voltage switch circuit
65: First P-channel transistor
67: Second P-channel transistor
68: Inverter
69: First N-channel transistor
71: Second N-channel transistor

Claims

電気的に書き込み消去を行う半導体不揮発性記憶素子と、該半導体不揮発性記憶素子の端子に印加する高電圧を制御する高電圧スイッチ回路と、を有する半導体不揮発性記憶装置であって、
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するＶＤＤ端子と、前記半導体不揮発性記憶素子の第１の電源電位を印加するＶＳＳ端子と、該第１の電源電位又は高電圧の第２の電源電位を印加するＶＭ端子と、を備え、
前記入力端子に入力が接続され、前記ＶＳＳ端子と前記ＶＤＤ端子との間に接続される第１のインバータと、
前記出力端子に出力が接続され、前記ＶＭ端子と前記ＶＤＤ端子との間に接続される第２のインバータと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続され、前記第１の電源電位又は前記第２の電源電位が前記第１のインバータの出力に戻らないようにする第１のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの入力との間に接続され、前記第１のインバータの入力信号により前記第２のインバータの入力に前記基準電位を印加する第２のトランジスタと、
前記ＶＭ端子と前記第２のインバータの入力との間に接続され、前記第２のインバータの出力電位により前記第１の電源電位又は前記第２の電源電位を前記第２のインバータの入力へフィードバックさせる第３のトランジスタと、
前記ＶＤＤ端子と前記第２のインバータの出力との間に接続され、前記第１のインバータの出力信号により前記第２のインバータの出力に前記基準電位を印加する第４のトランジスタと、
を有し、
前記第１のインバータは、Ｐチャネル型の第５のトランジスタとＮチャネル型の第６のトランジスタとにより構成され、
前記第２のインバータは、Ｐチャネル型の第７のトランジスタとＮチャネル型の第８のトランジスタとにより構成され、
前記第２のトランジスタは、前記第３のトランジスタよりオン抵抗が小さく、
前記第４のトランジスタは、前記第８のトランジスタよりオン抵抗が小さいことを特徴とする半導体不揮発性記憶装置。 A semiconductor nonvolatile memory device comprising: a semiconductor nonvolatile memory element that electrically writes and erases; and a high voltage switch circuit that controls a high voltage applied to a terminal of the semiconductor nonvolatile memory element,
The high voltage switch circuit is:
An input terminal, an output terminal, a VDD terminal for applying a reference potential, a VSS terminal for applying a first power supply potential of the semiconductor nonvolatile memory element, and a second power supply of the first power supply potential or high voltage A VM terminal for applying a potential;
A first inverter having an input connected to the input terminal and connected between the VSS terminal and the VDD terminal;
A second inverter having an output connected to the output terminal and connected between the VM terminal and the VDD terminal;
The first inverter is connected between the output of the first inverter and the input of the second inverter so that the first power supply potential or the second power supply potential does not return to the output of the first inverter. One transistor,
A second transistor connected between the VDD terminal and the input of the second inverter and applying the reference potential to the input of the second inverter according to an input signal of the first inverter;
Connected between the VM terminal and the input of the second inverter, and the first power supply potential or the second power supply potential is fed back to the input of the second inverter by the output potential of the second inverter. A third transistor to be
A fourth transistor connected between the VDD terminal and the output of the second inverter, and applying the reference potential to the output of the second inverter by an output signal of the first inverter;
Have
The first inverter includes a P-channel fifth transistor and an N-channel sixth transistor,
The second inverter includes a P-channel seventh transistor and an N-channel eighth transistor,
The second transistor has a lower on-resistance than the third transistor,
The fourth transistor, the semi-conductor non-volatile memory device you wherein the on-resistance is smaller than the transistors of the eighth.