JP4737956B2

JP4737956B2 - Display device and photoelectric conversion element

Info

Publication number: JP4737956B2
Application number: JP2004245521A
Authority: JP
Inventors: 村卓中; 田典生多; 田正浩多
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2003-08-25
Filing date: 2004-08-25
Publication date: 2011-08-03
Anticipated expiration: 2024-08-25
Also published as: JP2006003857A

Description

本発明は、画像取込み機能を備えた表示装置に関する。 The present invention relates to a display device having an image capturing function.

液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。 The liquid crystal display device includes an array substrate on which signal lines, scanning lines, and pixel TFTs are arranged, and a drive circuit that drives the signal lines and the scanning lines. With the recent progress and development of integrated circuit technology, a process technology for forming a part of a drive circuit on an array substrate has been put into practical use. As a result, the entire liquid crystal display device can be made light and thin, and it is widely used as a display device for various portable devices such as mobile phones and notebook computers.

ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサ（光電変換素子）を配置した画像取込み機能を備えた表示装置が提案されている（例えば、特許文献１および２参照）。 By the way, a display device having an image capturing function in which a contact area sensor (photoelectric conversion element) that captures an image is arranged on an array substrate has been proposed (see, for example, Patent Documents 1 and 2).

この種の画像取込み機能を備えた従来の表示装置は、光電変換素子に接続されたキャパシタの電荷量を光電変換素子での受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。 A conventional display device having this type of image capturing function detects the voltage across the capacitor by changing the charge amount of the capacitor connected to the photoelectric conversion element according to the amount of light received by the photoelectric conversion element. The image is captured.

最近では、画素TFTや駆動回路を同一のガラス基板上に多結晶シリコンプロセスで形成する技術が進んでおり、上述した光電変換素子も多結晶シリコンプロセスで形成することにより、各画素内に容易に形成可能である。
特開2001-292276号公報特開2001-339640号公報 Recently, a technology for forming a pixel TFT and a driving circuit on the same glass substrate by a polycrystalline silicon process has progressed, and the above-described photoelectric conversion element can be easily formed in each pixel by forming a polycrystalline silicon process. It can be formed.
Japanese Patent Laid-Open No. 2001-292276 JP 2001-339640 A

しかしながら、多結晶シリコンを利用した光電変換素子は十分な光電流を得るのが難しい。従来から、アモルファスシリコンを用いて光電変換素子を形成する技術が知られているが、ポリシリコンプロセスで形成される画素TFTや駆動回路とは別個に、アモルファスシリコンプロセスを設けなければならず、製造コストがかかるという欠点がある。また、
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供することにある。 However, it is difficult to obtain a sufficient photocurrent with a photoelectric conversion element using polycrystalline silicon. Conventionally, a technology for forming a photoelectric conversion element using amorphous silicon is known, but an amorphous silicon process must be provided separately from a pixel TFT and a drive circuit formed by a polysilicon process. There is a disadvantage that it is costly. Also,
The present invention has been made in view of the above problems, and an object thereof is to provide a display device capable of obtaining a sufficient photocurrent without incurring manufacturing costs.

本発明の一態様は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１の半導体領域に接続される第１の電極と、
前記第３の半導体領域に接続される第２の電極と、を有し、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。 One embodiment of the present invention is a display element provided inside each pixel formed in the vicinity of each intersection of a signal line and a scanning line arranged in rows and columns,
A photoelectric conversion element,
The photoelectric conversion element is
First, second and third semiconductor regions disposed adjacent to each other in the horizontal direction of the substrate;
A first electrode connected to the first semiconductor region;
A second electrode connected to the third semiconductor region,
The first semiconductor region is formed by implanting a first conductivity type impurity by a first dose amount,
The third semiconductor region is formed by implanting a second conductivity type impurity by a second dose amount,
In the second semiconductor region, the first conductivity type impurity and the second conductivity type are formed so that a depletion layer spreads from a boundary with the third semiconductor region toward a boundary direction with the first semiconductor region. Impurities are formed by implanting a smaller amount than the first dose and the second dose ,
The length of the second semiconductor region in the substrate horizontal plane direction is longer than the length of the first semiconductor region and the third semiconductor region in the substrate horizontal plane direction .

本発明の一態様は、絶縁基板上に形成される、基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１、第２及び第３の半導体領域の上面に形成される第１絶縁層と、
前記第１絶縁層の上面の一部に形成されるゲート電極と、
前記第１絶縁層及び前記ゲート電極の上面に形成される第２絶縁層と、
前記第１及び第２絶縁層の一部に形成されたコンタクトを介して、前記第１及び第３の半導体領域に接続される電極層と、を備え、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量の第３のドーズ量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。 One embodiment of the present invention includes a first semiconductor region, a second semiconductor region, and a third semiconductor region which are formed on an insulating substrate and are arranged adjacent to each other in the substrate horizontal direction.
A first insulating layer formed on an upper surface of the first, second and third semiconductor regions;
A gate electrode formed on a part of the upper surface of the first insulating layer;
A second insulating layer formed on upper surfaces of the first insulating layer and the gate electrode;
An electrode layer connected to the first and third semiconductor regions via a contact formed in a part of the first and second insulating layers,
The first semiconductor region is formed by implanting a first conductivity type impurity by a first dose amount,
The third semiconductor region is formed by implanting a second conductivity type impurity by a second dose amount,
In the second semiconductor region, the first conductivity type impurity and the second conductivity type are formed so that a depletion layer spreads from a boundary with the third semiconductor region toward a boundary direction with the first semiconductor region. Impurities are formed by implanting a first dose amount and a third dose amount smaller than the second dose amount ,
The length of the second semiconductor region in the substrate horizontal plane direction is longer than the length of the first semiconductor region and the third semiconductor region in the substrate horizontal plane direction .

本発明によれば、基板水平方向に配置される第１及び第３の半導体領域の間に、低濃度の第２の半導体領域を配置するため、第２の半導体領域内に空乏層が広がり、光電変換効率が向上するとともに、S/N比も改善する。 According to the present invention, since the low-concentration second semiconductor region is arranged between the first and third semiconductor regions arranged in the horizontal direction of the substrate, the depletion layer spreads in the second semiconductor region, As the photoelectric conversion efficiency improves, the S / N ratio also improves.

以下、本発明に係る表示装置および光電変換素子について、図面を参照しながら具体的に説明する。 Hereinafter, a display device and a photoelectric conversion element according to the present invention will be specifically described with reference to the drawings.

図１は本発明に係る表示装置の第１の実施形態の概略構成図である。図１の表示装置は、画像取込み機能を備えており、ガラス基板３１と半導体基板３２とで構成されている。ガラス基板３１上には、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出出力回路４とが設けられている。これらの回路は、例えばポリシリコンＴＦＴにより形成される。信号線駆動回路２は、デジタル画素データを表示素子の駆動に適したアナログ電圧に変換する不図示のD/A変換回路を有する。D/A変換回路は公知の構成でよい。半導体基板３２上には、表示制御及び画像取込制御を行うロジックＩＣ３３が実装されている。ガラス基板３１と半導体基板３２とは、例えばＦＰＣを介して各種信号の送受を行う。 FIG. 1 is a schematic configuration diagram of a first embodiment of a display device according to the present invention. The display device of FIG. 1 has an image capturing function, and includes a glass substrate 31 and a semiconductor substrate 32. On the glass substrate 31, a pixel array section 1 in which signal lines and scanning lines are arranged, a signal line driving circuit 2 for driving signal lines, a scanning line driving circuit 3 for driving scanning lines, and an image are captured. And a detection output circuit 4 for outputting the signal. These circuits are formed by, for example, polysilicon TFTs. The signal line drive circuit 2 includes a D / A conversion circuit (not shown) that converts digital pixel data into an analog voltage suitable for driving the display element. The D / A conversion circuit may have a known configuration. On the semiconductor substrate 32, a logic IC 33 for performing display control and image capture control is mounted. The glass substrate 31 and the semiconductor substrate 32 transmit and receive various signals through, for example, an FPC.

図２は画素アレイ部１の一部を示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣs線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。 FIG. 2 is a block diagram showing a part of the pixel array unit 1. 2 includes a pixel TFT 11 formed in the vicinity of each intersection of a signal line and a scanning line arranged in rows and columns, a liquid crystal capacitor C1 connected between one end of the pixel TFT 11 and the Cs line, and The auxiliary capacitor C2 and two image capturing sensors 12a and 12b provided for each pixel TFT11 are provided. The sensors 12a and 12b are connected to a power line and a control line (not shown).

図２では、画像取込みの解像度を上げるために各画素ごとに２個のセンサ１２ａ，１２ｂを設ける例を示しているが、センサの数に特に制限はない。 Although FIG. 2 shows an example in which two sensors 12a and 12b are provided for each pixel in order to increase the resolution of image capture, the number of sensors is not particularly limited.

図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａは、フォトダイオードＤ１とセンサ切替用トランジスタＱ１とを有する。センサ１２ｂは、フォトダイオードＤ２とセンサ切替用トランジスタＱ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。 FIG. 3 is a circuit diagram showing a part of FIG. 2 in detail. As shown in FIG. 3, the sensor 12a includes a photodiode D1 and a sensor switching transistor Q1. The sensor 12b includes a photodiode D2 and a sensor switching transistor Q2. The photodiodes D1 and D2 output an electrical signal corresponding to the amount of received light. The sensor switching transistors Q1 and Q2 alternately select any one of the plurality of photodiodes D1 and D2 in one pixel.

各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを検出線に出力するバッファ（BUF）１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。 Each pixel includes two sensors 12a and 12b, a capacitor C3 shared by the two sensors 12a and 12b in the same pixel, and a buffer (BUF) that outputs binary data corresponding to the accumulated charge of the capacitor C3 to the detection line. ) 13, a transistor Q3 that controls writing to the buffer 13, and a reset transistor Q4 that initializes the buffer 13 and the capacitor C3.

バッファ１３は、スタティックＲＡＭ（SRAM）で構成され、例えば、図４に示すように、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ５と、後段のインバータの出力端子に接続される出力用トランジスタＱ６とを有する。 The buffer 13 is composed of a static RAM (SRAM). For example, as shown in FIG. 4, two inverters IV1 and IV2 connected in series, an output terminal of a subsequent inverter IV2, and an input terminal of a previous inverter IV1 And an output transistor Q6 connected to the output terminal of the subsequent stage inverter.

信号SPOLBがハイレベルのときに、トランジスタＱ５はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。 When the signal SPOLB is at a high level, the transistor Q5 is turned on and the two inverters IV1 and IV2 perform a holding operation. When the signal OUTi is at a high level, the retained data is output to the detection line.

本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、バッファ１３には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。 The display device of the present embodiment can perform a normal display operation, and can also capture an image similar to a scanner. When a normal display operation is performed, the transistor Q3 is set to an off state, and valid data is not stored in the buffer 13. In this case, the signal line voltage from the signal line driving circuit 2 is supplied to the signal line, and display according to the signal line voltage is performed.

一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。この際、画像取り込みのための動作によって、表示が影響されることが無い。 On the other hand, when image capture is performed, an image capture target (for example, a paper surface) 22 is arranged on the upper surface side of the array substrate 21 as shown in FIG. 5, and light from the backlight 23 is transmitted to the counter substrate 24 and the array substrate 21. Irradiates the paper surface 22 via The light reflected by the paper surface 22 is received by the sensors 12a and 12b on the array substrate 21, and an image is captured. At this time, the display is not affected by the operation for image capture.

取り込んだ画像データは、図３に示すようにバッファ１３に格納された後、検出線を介して、図１に示すロジックＩＣ３３に送られる。このロジックＩＣ３３は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。 The captured image data is stored in the buffer 13 as shown in FIG. 3, and then sent to the logic IC 33 shown in FIG. 1 via the detection line. The logic IC 33 receives the digital signal output from the display device of the present embodiment and performs arithmetic processing such as data rearrangement and noise removal in the data.

図６は図３に示すフォトダイオードＤ１，Ｄ２の構造を示す断面図、図７はフォトダイオードＤ１，Ｄ２の上面図、図８はフォトダイオードＤ１，Ｄ２の斜視図、図９はフォトダイオードＤ１，Ｄ２内に形成される空乏層の様子を示す図である。図６〜図８に示すように、フォトダイオードＤ１，Ｄ２は、ガラス基板２１上に形成される約150nm厚のシリコン膜４１と、このシリコン膜４１上に形成される約50nm厚の半導体層４２と、この半導体層４２の上面に形成される約50〜150nm厚の酸化シリコン膜（第１絶縁膜）４３と、この酸化シリコン膜４３上に形成される約300nm厚のゲート電極４４と、このゲート電極４４及び酸化シリコン膜４３の上面に形成される酸化シリコン膜４５と、を有する。 6 is a sectional view showing the structure of the photodiodes D1 and D2 shown in FIG. 3, FIG. 7 is a top view of the photodiodes D1 and D2, FIG. 8 is a perspective view of the photodiodes D1 and D2, and FIG. It is a figure which shows the mode of the depletion layer formed in D2. As shown in FIGS. 6 to 8, the photodiodes D <b> 1 and D <b> 2 include a silicon film 41 having a thickness of about 150 nm formed on the glass substrate 21 and a semiconductor layer 42 having a thickness of about 50 nm formed on the silicon film 41. A silicon oxide film (first insulating film) 43 having a thickness of about 50 to 150 nm formed on the upper surface of the semiconductor layer 42; a gate electrode 44 having a thickness of about 300 nm formed on the silicon oxide film 43; And a silicon oxide film 45 formed on the upper surface of the gate electrode 44 and the silicon oxide film 43.

シリコン膜４３は、例えばプラズマCVD法により、窒化シリコン、酸化シリコンまたはこれらの積層膜で形成される。半導体層４２は、ポリシリコン（多結晶シリコン）を材料として形成され、基板の水平方向に順に隣接配置されるｐ+領域４６、ｐ-領域４７及びｎ+領域４８を有する。ｐ+領域４６には、例えば１×10¹⁹atm/cm³程度の高濃度でボロンイオンが注入される。ｎ+領域４８には、例えば１×10¹⁹atm/cm³程度の高濃度でリンイオンが注入される。ｐ-領域４７には、例えば１×10¹⁵atm/cm³程度の低濃度でボロンイオンが注入される。ｎ+領域４８とｐ-領域４７との濃度比は2桁以上、好ましくは4桁程度確保する。ただし、あまりｐ-領域４７の不純物濃度を低くしすぎると、同時に形成するTFTの性能（例えば移動度）が極端に悪化するなどの弊害が生じ好ましくない。 The silicon film 43 is formed of silicon nitride, silicon oxide, or a laminated film thereof by, for example, a plasma CVD method. The semiconductor layer 42 is formed using polysilicon (polycrystalline silicon) as a material, and has a p + region 46, a p − region 47, and an n + region 48 that are adjacently disposed in the horizontal direction of the substrate. Boron ions are implanted into the p + region 46 at a high concentration of about 1 × 10 ¹⁹ atm / cm ³ , for example. For example, phosphorus ions are implanted into the n + region 48 at a high concentration of about 1 × 10 ¹⁹ atm / cm ³ . Boron ions are implanted into the p − region 47 at a low concentration of about 1 × 10 ¹⁵ atm / cm ³ , for example. The concentration ratio between the n + region 48 and the p − region 47 is 2 digits or more, preferably about 4 digits. However, if the impurity concentration of the p − region 47 is too low, such a disadvantage that the performance (for example, mobility) of the TFT formed at the same time is extremely deteriorated is not preferable.

ゲート電極４４は例えばMoW（モリブデン・タングステン）合金で形成される。酸化シリコン膜４３の上面には、コンタクト４９を介してｐ+領域４６に接続されるアノード電極５０と、コンタクト５１を介してｎ+領域４８に接続されるカソード電極５２とが形成される。アノード電極５０とカソード電極５２は、Mo（モリブデン）とAl（アルミニウム）の積層膜からなり、その先端部は約600nmの膜厚を有する。アノード電極５０の配線は、バックライトからの直接光を遮るため、p-領域４７を遮る必要がある。 The gate electrode 44 is formed of, for example, a MoW (molybdenum / tungsten) alloy. On the upper surface of the silicon oxide film 43, an anode electrode 50 connected to the p + region 46 through the contact 49 and a cathode electrode 52 connected to the n + region 48 through the contact 51 are formed. The anode electrode 50 and the cathode electrode 52 are made of a laminated film of Mo (molybdenum) and Al (aluminum), and the tips thereof have a film thickness of about 600 nm. The wiring of the anode electrode 50 needs to block the p− region 47 in order to block direct light from the backlight.

アノード電極５０にはバイアス電圧Ｖnp（＝＋５Ｖ：ｐに対しｎが高電位）が供給され、カソード電極５２は接地され、ゲート電極４４にはゲート電圧Ｖgp（＝−５Ｖ：ｐに対してｇが低電位）が供給される。 The anode electrode 50 is supplied with a bias voltage Vnp (= + 5 V: n is higher than p), the cathode electrode 52 is grounded, and the gate electrode 44 has a gate voltage Vgp (= -5 V: g with respect to p). Low potential).

本実施形態のフォトダイオードＤ１，Ｄ２は、ｐ+領域４６、ｐ-領域４７及びｎ+領域４８で形成される。以下PPN構造と呼ぶことにする。図６では、ｐ-領域４７の基板水平方向長さを、ｐ+領域４６やｎ+領域４８の基板水平方向長さよりも長くしている。これにより、図９に示すように、ｐ+領域４６とｎ+領域４８の間に形成される空乏層５３がｐ-領域４７側に広く伸び、光−電流の変換効率がよくなる。 The photodiodes D1 and D2 of this embodiment are formed by a p + region 46, a p− region 47, and an n + region 48. Hereinafter referred to as a PPN structure. In FIG. 6, the substrate horizontal length of the p − region 47 is longer than the substrate horizontal length of the p + region 46 and the n + region 48. As a result, as shown in FIG. 9, the depletion layer 53 formed between the p + region 46 and the n + region 48 extends widely to the p − region 47 side, and the photo-current conversion efficiency is improved.

ｐ-領域４７の代わりに、図１０に示すようにｎ-領域５４を設けてもよい。この場合も、ｎ-層に空乏層５３が伸び、同様に光−電流の変換効率がよくなる。 Instead of the p− region 47, an n− region 54 may be provided as shown in FIG. Also in this case, the depletion layer 53 extends to the n − layer, and the light-current conversion efficiency is also improved.

ここで、光−電流の変換効率をよくするためには、ｐ-領域４７とｎ+領域４８の間にはｎ-領域を設けない方がよい。ｐ-領域４７とｎ+領域４８の不純物濃度比が高いほど、ｐ-領域４７への空乏層５３の伸びがよくなる。逆に、光−電流の変換効率をそれほど必要としない場合には、ｎ−領域を設けてもよい。 Here, in order to improve the light-current conversion efficiency, it is better not to provide an n− region between the p− region 47 and the n + region 48. The higher the impurity concentration ratio between the p − region 47 and the n + region 48, the better the depletion layer 53 extends to the p − region 47. On the other hand, an n-region may be provided when the light-current conversion efficiency is not so high.

図１１及び図１２はフォトダイオードＤ１，Ｄ２の電気特性を示す図である。図１１は、アノード電極５０にバイアス電圧Ｖnp（＝＋５Ｖ：ｐに対しｎが高電位）を印加し、Vgp=-5Vとした場合のｐ-領域４７の基板水平方向長さ（μｍ）（横軸）とフォトダイオードＤ１，Ｄ２を流れる電流（対数値）（縦軸）との関係を示している。図１２は、アノード電極５０にバイアス電圧Ｖnp（＝５Ｖ）を印加した場合のゲート電圧Ｖgp（横軸）とフォトダイオードＤ１，Ｄ２を流れる電流（対数値）（縦軸）との関係を示している。 11 and 12 are diagrams showing the electrical characteristics of the photodiodes D1 and D2. FIG. 11 shows the substrate horizontal length (μm) (horizontal) of the p− region 47 when a bias voltage Vnp (= + 5V: n is higher than p) is applied to the anode electrode 50 and Vgp = −5V. (Axis) and the current (logarithmic value) (vertical axis) flowing through the photodiodes D1 and D2. FIG. 12 shows the relationship between the gate voltage Vgp (horizontal axis) when the bias voltage Vnp (= 5 V) is applied to the anode electrode 50 and the current (logarithmic value) (vertical value) flowing through the photodiodes D1 and D2. Yes.

図１１には、光照射時の曲線と光非照射時の曲線が示されており、光非照射時の電流はｐ-領域４７の長さによらずほぼ一定であるのに対し、光照射時の電流はｐ-領域４７の基板水平方向長さが長いほど増加する。これは、フォトダイオードＤ１，Ｄ２内に形成される空乏層５３が伸びるためである。このことから、光-電流変換の効率に関しては、ｐ-領域４７の基板水平方向長さが長いほど、フォトダイオードＤ１，Ｄ２として優れていることがわかる。 FIG. 11 shows a curve during light irradiation and a curve during non-light irradiation. The current during non-light irradiation is substantially constant regardless of the length of the p-region 47, whereas the light irradiation is performed. The current increases as the length of the p − region 47 in the horizontal direction of the substrate increases. This is because the depletion layer 53 formed in the photodiodes D1 and D2 extends. From this, it can be seen that the photo-current conversion efficiency is superior as the photodiodes D1 and D2 as the p-region 47 is longer in the horizontal direction of the substrate.

また、図１２に示すように、ゲート電圧が０Ｖ付近を超えると、フォトダイオードＤ１，Ｄ２の電流が減るため、個々のフォトダイオードＤ１，Ｄ２ごとにプロセスの違いによる電流ばらつきが大きくなる。光照射時の電流を多く、かつ暗電流を少なくしたい場合にはゲート電圧を０V以下として用いると良い。 Also, as shown in FIG. 12, when the gate voltage exceeds about 0 V, the currents of the photodiodes D1 and D2 are reduced, so that the current variation due to the process difference increases for each of the photodiodes D1 and D2. In order to increase the current during light irradiation and reduce the dark current, the gate voltage is preferably set to 0 V or less.

一方、ゲートが負電圧になると、フォトダイオードＤ１，Ｄ２の電流ばらつきが少なくなる。光が照射されていないときの電流を低減させたい場合には、ゲート電圧は負電圧にするのが望ましいことがわかる。とくに周辺温度が高い場合に正常に動作させるのに有効である。温度が高くなると光が照射されていないときの電流が上昇してきてS/N比が損なわれてしまうからである。具体的には、室温5℃で使用する際は、ゲート電圧を0Vとし、室温40℃でも動作させなければならないときはゲート電圧を-5Vにすると良い。この調節は手動でも自動でも良い。 On the other hand, when the gate has a negative voltage, current variations in the photodiodes D1 and D2 are reduced. It can be seen that when it is desired to reduce the current when light is not irradiated, the gate voltage is preferably a negative voltage. This is particularly effective for normal operation when the ambient temperature is high. This is because as the temperature rises, the current when no light is irradiated increases and the S / N ratio is impaired. Specifically, when using at a room temperature of 5 ° C., the gate voltage should be 0V, and when operating at a room temperature of 40 ° C., the gate voltage should be -5V. This adjustment may be manual or automatic.

図１３は図６に示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図、図１４は比較のために示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図である。図１３および図１４には、ｐ-領域４７の長さを変えた場合の光電流の変化を表す曲線と、暗電流の変化を表す曲線と、光電流／暗電流の変化を表す曲線とが示されている。 FIG. 13 is a diagram showing the electrical characteristics of the photodiodes D1 and D2 including the p + region 46, the p− region 47, and the n + region 48 shown in FIG. 6, and FIG. 14 shows the p + region 46, p shown for comparison. FIG. 4 is a diagram showing electrical characteristics of photodiodes D1 and D2 each including a − region 47 and an n + region 48. 13 and 14 show a curve representing the change in photocurrent when the length of the p-region 47 is changed, a curve representing the change in dark current, and a curve representing the change in photocurrent / dark current. It is shown.

一般に、光電流が多いほど、フォトダイオードＤ１，Ｄ２を小型化できるため、各画素の開口率を向上できる。また、暗電流は小さいほど、S/N比に優れている。 In general, as the photocurrent increases, the photodiodes D1 and D2 can be miniaturized, so that the aperture ratio of each pixel can be improved. Also, the smaller the dark current, the better the S / N ratio.

これらの図に示すように、図６のフォトダイオードＤ１，Ｄ２は、ｐ+領域４６、ｐ-領域４７、ｎ-領域５４およびｎ+領域４８のフォトダイオードＤ１，Ｄ２に比べて、光電流と光電流／暗電流の値がいずれも大きくなり、電気的特性が優れていることがわかる。 As shown in these drawings, the photodiodes D1 and D2 in FIG. 6 have photocurrent and photocurrent compared to the photodiodes D1 and D2 in the p + region 46, the p− region 47, the n− region 54, and the n + region 48. It can be seen that the values of the photocurrent / dark current both increase and the electrical characteristics are excellent.

次に、表示装置上に低温ポリシリコンプロセスで形成されるフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTは、同時並行的に形成される。 Next, manufacturing steps of the photodiodes D1, D2, n-channel TFT, and p-channel TFT formed on the display device by a low-temperature polysilicon process will be described in order. Note that the photodiodes D1 and D2, the n-channel TFT, and the p-channel TFT are formed in parallel.

図１５はフォトダイオードＤ１，Ｄ２の製造工程を示す図である。まず、ガラス基板２１上に、CVD法により、SiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上に非晶質シリコン膜を形成する。次に、非晶質シリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。次に、ポリシリコン膜５２をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第１絶縁層４３を形成する。そして、ポリシリコン膜５２のフォトダイオードＤ１，Ｄ２形成領域付近に、低濃度のボロンイオンを注入し、ｐ-領域５２を形成する（図１５（ａ））。 FIG. 15 is a diagram showing a manufacturing process of the photodiodes D1 and D2. First, an undercoat layer 51 made of SiNx, SiOx or the like is formed on the glass substrate 21 by a CVD method. Next, an amorphous silicon film is formed on the undercoat layer 51 by PECVD or sputtering. Next, the amorphous silicon film is crystallized by irradiating a laser to form a polysilicon film 52. Next, the polysilicon film 52 is patterned, and a first insulating layer 43 made of a SiOx film is formed on the upper surface by PECVD method, ECR-CVD method or the like. Then, low-concentration boron ions are implanted in the vicinity of the photodiodes D1 and D2 formation region of the polysilicon film 52 to form the p− region 52 (FIG. 15A).

次に、レジスト５３などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、ｎ+領域４８を形成する（図１５（ｂ））。次に、ポリシリコン膜の一部にボロンイオンを注入してｐ+領域４６を形成する（図１５（ｃ））。 Next, using the resist 53 or the like as a mask, phosphorus ions are implanted into a part of the polysilicon film to form an n + region 48 (FIG. 15B). Next, boron ions are implanted into a part of the polysilicon film to form a p + region 46 (FIG. 15C).

次に、第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングして第１ゲート電極４４を形成する。次に、レジストをマスクとして用い、フォトダイオードＤ１，Ｄ２形成領域に不純物としてボロンイオンを注入し、ポリシリコン膜の一部にｐ+領域４６を形成する（図１５（ｄ））。 Next, a first metal layer is formed on the upper surface of the first insulating layer 43 and patterned to form a first gate electrode 44. Next, using a resist as a mask, boron ions are implanted as impurities into the photodiode D1 and D2 formation regions to form a p + region 46 in part of the polysilicon film (FIG. 15D).

次に、レジストをマスクとしてｎチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入する。このとき、PPN素子はレジストでマスクされているため、ｎ-領域が形成されることはない。 Next, low-concentration phosphorus ions are implanted into part of the polycrystalline silicon film of the n-channel TFT using the resist as a mask. At this time, since the PPN element is masked with the resist, the n − region is not formed.

引き続いて、ｐ-領域４７の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極４４に遮られて、ゲート電極４４のない部分からポリシリコン膜中に回り込む。 Subsequently, hydrogenation of the p − region 47 is performed. Here, hydrogenation is a process in which a substrate is exposed to hydrogen plasma. This process is performed using a CVD apparatus. By hydrogenation, dangling bonds in the TFT channel region formed of the polysilicon film can be terminated, and the leakage current of the TFT is suppressed. When the substrate is exposed to hydrogen plasma, the hydrogen is blocked by the gate electrode 44 and enters the polysilicon film from a portion where the gate electrode 44 is not present.

次に、第１絶縁層４３の上面に第２絶縁層４５を形成する。その後、フォトダイオードＤ１，Ｄ２の電極形成のためにコンタクトホールを形成してｐ+領域４６及びｎ+領域４８を露出させ、この露出させた領域に第２金属層を成膜し、これを所定形状にパターンニングする（図１５（ｅ））。 Next, the second insulating layer 45 is formed on the upper surface of the first insulating layer 43. Thereafter, contact holes are formed to form the electrodes of the photodiodes D1 and D2, and the p + region 46 and the n + region 48 are exposed, and a second metal layer is formed in the exposed region, and this is formed. Patterning into a shape (FIG. 15E).

一方、図１６はｎチャネルTFTの製造工程を示す図、図１７はｐチャネルTFTの製造工程を示す図である。以下、図１６および図１７に基づいてｎチャネルTFTとｐチャネルTFTの製造工程を説明する。 On the other hand, FIG. 16 shows a manufacturing process of an n-channel TFT, and FIG. 17 shows a manufacturing process of a p-channel TFT. Hereinafter, the manufacturing process of the n-channel TFT and the p-channel TFT will be described with reference to FIGS.

まず、ガラス基板２１上に、CVD法によりSiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上にアモルファスシリコン膜を形成し、そのアモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。次に、ポリシリコン膜５２をパターンニングした後、その上面にPECVD法やECR-CVD法などにより形成したSiOx膜からなる第１絶縁層４３を形成する。そして、ポリシリコン膜５２のｎチャネルTFT形成領域とｐチャネルTFT形成領域に、不純物として低濃度のボロンイオンを注入し、ｐ-領域を形成する（図１６（ａ）、図１７（ａ））。 First, an undercoat layer 51 made of SiNx, SiOx or the like is formed on the glass substrate 21 by a CVD method. Next, an amorphous silicon film is formed on the undercoat layer 51 by PECVD or sputtering, and the amorphous silicon film is crystallized by irradiating a laser to form a polysilicon film 52. Next, after patterning the polysilicon film 52, a first insulating layer 43 made of a SiOx film formed by a PECVD method, an ECR-CVD method or the like is formed on the upper surface thereof. Then, low-concentration boron ions are implanted as impurities into the n-channel TFT formation region and the p-channel TFT formation region of the polysilicon film 52 to form p − regions (FIGS. 16A and 17A). .

次に、レジスト５３をマスクとして用いて、ｎチャネルTFT形成領域にリンイオンを注入し、ポリシリコン膜の一部にｎ+領域５４を形成する（図１６（ｂ））。また、ｐチャネルTFT形成領域には、レジスト５３によりリンイオンが注入されないようにする（図１７（ｂ））。 Next, using the resist 53 as a mask, phosphorus ions are implanted into the n-channel TFT formation region to form an n + region 54 in a portion of the polysilicon film (FIG. 16B). Also, phosphorus ions are prevented from being implanted into the p-channel TFT formation region by the resist 53 (FIG. 17B).

次に、Mo-TaやMo-Wなどを用いて、ｐチャネルTFT形成領域の第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングしてゲート電極５５を形成する。次に、ゲート電極５５をマスクとして用いて、ｐチャネルTFT形成領域に不純物としてボロンイオンを注入して、ｐ+領域５７を形成する（図１７（ｃ））。このとき、ｎチャネルTFT形成領域を第１金属層５６で覆って、ボロンイオンが注入されないようにする（図１６（ｃ））。 Next, a first metal layer is formed on the upper surface of the first insulating layer 43 in the p-channel TFT formation region using Mo-Ta, Mo-W, or the like, and is patterned to form the gate electrode 55. . Next, using the gate electrode 55 as a mask, boron ions are implanted as impurities into the p-channel TFT formation region to form a p + region 57 (FIG. 17C). At this time, the n-channel TFT formation region is covered with the first metal layer 56 so that boron ions are not implanted (FIG. 16C).

次に、ｎチャネルTFT形成領域にゲート電極５５を形成した後、このゲート電極５５をマスクとして用いて、ｎチャネルTFT形成領域に低濃度のリンイオンを注入し、ｎ-領域５９を形成する。レジスト５８でマスクされている箇所の直下に位置するポリシリコン膜はｐ-領域５２のままである（図１６（ｄ））。。 Next, after forming a gate electrode 55 in the n-channel TFT formation region, low-concentration phosphorus ions are implanted into the n-channel TFT formation region using the gate electrode 55 as a mask to form an n − region 59. The polysilicon film located immediately below the portion masked by the resist 58 remains the p − region 52 (FIG. 16D). .

次に、CVD装置内で上述した水素化を行って、ポリシリコン膜中のTFTのチャネル形成領域のダングリングボンドを終端させ、TFTのリーク電流の抑制を図る。 Next, the hydrogenation described above is performed in the CVD apparatus to terminate dangling bonds in the TFT channel formation region in the polysilicon film, thereby suppressing the leakage current of the TFT.

次に、同じCVD装置内で、SiOxからなる第１絶縁層４３の上面に第２絶縁層６０を形成する。次に、ｎチャネルTFTの電極形成領域とｐチャネルTFTの電極形成領域にそれぞれコンタクトホールを形成して、このコンタクトホール内に第２金属層を成膜する。次に、第２金属層をパターンニングして、ソース電極６１とドレイン電極６２を形成する。最後に、パッシベーション膜として、SiN膜を成膜して、ｎチャネルTFTとｐチャネルTFTが完成する（図１６（ｅ）、図１７（ｅ））。 Next, the second insulating layer 60 is formed on the upper surface of the first insulating layer 43 made of SiOx in the same CVD apparatus. Next, contact holes are formed in the electrode formation region of the n-channel TFT and the electrode formation region of the p-channel TFT, respectively, and a second metal layer is formed in the contact hole. Next, the second metal layer is patterned to form the source electrode 61 and the drain electrode 62. Finally, a SiN film is formed as a passivation film, and an n-channel TFT and a p-channel TFT are completed (FIGS. 16 (e) and 17 (e)).

このように、本実施形態では、フォトダイオードＤ１，Ｄ２を構成するｐ+領域４６とｎ+領域４８の間に、ｐ-領域４７またはｎ-領域からなる低濃度領域を形成し、この低濃度領域の基板水平方向長さをｐ+領域４６やｎ+領域４８よりも長くするため、ｐ+領域４６とｎ+領域４８の間に形成される空乏層５３が低濃度領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。 As described above, in this embodiment, a low concentration region composed of the p − region 47 or the n − region is formed between the p + region 46 and the n + region 48 constituting the photodiodes D1 and D2, and this low concentration is formed. In order to make the substrate horizontal length of the region longer than that of the p + region 46 and the n + region 48, the depletion layer 53 formed between the p + region 46 and the n + region 48 extends to the low concentration region. As a result, the photoelectric current is increased and the photoelectric conversion efficiency is improved, and the S / N ratio is improved.

なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT（画素表示用や駆動回路用TFTなど）よりも長くすることで、上述した実施形態と同様の効果を得ることができる。 In the above-described embodiment, the example in which the photoelectric conversion element is configured by a photodiode has been described. However, the photoelectric conversion element may be configured by a TFT. In this case, the same effect as that of the above-described embodiment can be obtained by making the gate length of the TFT serving as the photoelectric conversion element longer than other TFTs (pixel display, TFT for driving circuit, etc.).

また、フォトダイオードのバイアス電圧Vnpとゲート電圧VgpをVgp=Vnpとなるようにすると、電流ばらつきを小さくできる。具体的には、ゲート電極をｎ＋側電極に接続する。図１８はVgp=Vnpにした場合のフォトダイオードのI-V特性を示している。図１８の太線がVgp=Vnpの特性曲線を表している。 Further, if the bias voltage Vnp and the gate voltage Vgp of the photodiode are set to Vgp = Vnp, the current variation can be reduced. Specifically, the gate electrode is connected to the n + side electrode. FIG. 18 shows the IV characteristics of the photodiode when Vgp = Vnp. A thick line in FIG. 18 represents a characteristic curve of Vgp = Vnp.

（第２の実施形態）
第２の実施形態は、画像取込用のフォトダイオードに光リーク電流が流れないように遮光層を配置したことを特徴とする。 (Second Embodiment)
The second embodiment is characterized in that a light shielding layer is arranged so that a light leakage current does not flow through the photodiode for image capture.

図１９は本発明の第２の実施形態に係る表示装置の断面構造を示す断面図である。図示のように、表示装置は、アレイ基板２１の下方にバックライト（B/L）２２が配置され、アレイ基板２１の上方に液晶層２３を挟んで対向基板２４が配置される。画像取込み対象物２５（例えば、紙面）は対向基板２４の上方に配置される。 FIG. 19 is a cross-sectional view showing a cross-sectional structure of a display device according to the second embodiment of the present invention. As illustrated, in the display device, a backlight (B / L) 22 is disposed below the array substrate 21, and a counter substrate 24 is disposed above the array substrate 21 with a liquid crystal layer 23 interposed therebetween. The image capturing object 25 (for example, a paper surface) is disposed above the counter substrate 24.

バックライト２２からの光は、アレイ基板２１と対向基板２４を通過して画像取込み対象物２５に照射される。画像取込み対象物２５からの反射光は、アレイ基板２１上のフォトダイオードＤ１，Ｄ２で受光されて画像取込みが行われる。この際、画像取込みの動作によって表示が影響されるおそれはない。 Light from the backlight 22 passes through the array substrate 21 and the counter substrate 24 and is irradiated to the image capturing object 25. Reflected light from the image capture object 25 is received by the photodiodes D1 and D2 on the array substrate 21 and image capture is performed. At this time, there is no possibility that the display is affected by the image capturing operation.

本実施形態では、アレイ基板２１内に形成されるフォトダイオードＤ１，Ｄ２がバックライト２２からの直接光を受けて、フォトダイオードＤ１，Ｄ２に光リーク電流が流れないように、フォトダイオードＤ１，Ｄ２の下面側に遮光層２０を配置している。 In the present embodiment, the photodiodes D1, D2 are arranged so that the photodiodes D1, D2 formed in the array substrate 21 receive direct light from the backlight 22 and no light leakage current flows through the photodiodes D1, D2. A light shielding layer 20 is disposed on the lower surface side of the substrate.

ところで、携帯電話などの外光を受けやすい環境で利用される電子機器用の表示装置は、外光が強い状態でも、表示装置の視認性をよくするために、外光を反射させる反射電極を設けている。反射電極を有する場合の本実施形態の表示装置の断面構造は図２０に示され、この場合の平面図は図２１に示されている。 By the way, a display device for an electronic device used in an environment that easily receives external light such as a mobile phone has a reflective electrode that reflects external light in order to improve the visibility of the display device even in a strong external light state. Provided. FIG. 20 shows a cross-sectional structure of the display device of this embodiment in the case of having a reflective electrode, and FIG. 21 shows a plan view in this case.

図２０および図２１に示すように、反射電極２６は、アレイ基板２１上の透明電極２７に一端が接続されて、透明電極２７よりも高い位置に配置される。図２１の平面図に示すように、画素内の外周部に沿って反射電極２６が形成される。外光は、対向基板２４を透過して反射電極２６で反射される。この場合、各画素の輝度は、「外光の強さ」と「液晶層の透過率」の積に比例する。液晶層の透過率は当該画素電極に印加される電圧により変化する。画素ごとに画素電極への印加電圧を変えることにより任意のパターンを表示できる。 As shown in FIGS. 20 and 21, the reflective electrode 26 is connected to the transparent electrode 27 on the array substrate 21 and is disposed at a position higher than the transparent electrode 27. As shown in the plan view of FIG. 21, the reflective electrode 26 is formed along the outer periphery of the pixel. External light passes through the counter substrate 24 and is reflected by the reflective electrode 26. In this case, the luminance of each pixel is proportional to the product of “intensity of external light” and “transmittance of the liquid crystal layer”. The transmittance of the liquid crystal layer varies depending on the voltage applied to the pixel electrode. An arbitrary pattern can be displayed by changing the voltage applied to the pixel electrode for each pixel.

一方、図２２はアレイ基板２１と対向基板２４との位置関係を図２０とは逆にした場合の断面図、図２３はその平面図である。この場合、反射電極２６は対向基板２４側に配置される。より詳しくは、図２３の平面図に示すように、画素の中央付近に反射電極２６が設けられるため、開口率が悪くなる。図２３よりも図２１の方が、開口率はよくなる。 On the other hand, FIG. 22 is a cross-sectional view in which the positional relationship between the array substrate 21 and the counter substrate 24 is reversed from that in FIG. 20, and FIG. In this case, the reflective electrode 26 is disposed on the counter substrate 24 side. More specifically, as shown in the plan view of FIG. 23, since the reflective electrode 26 is provided near the center of the pixel, the aperture ratio is deteriorated. The aperture ratio is better in FIG. 21 than in FIG.

本実施形態では、ポリシリコンプロセスを用いてTFT（画素表示用と駆動回路用）とフォトダイオードを形成するが、フォトダイオードを形成する際は、通常のTFTと比べて、ポリシリコンからなる半導体層の結晶性を意図的に悪くしている。その理由は、TFTはポリシリコン膜中の結晶化を進行させてオン電流を大きくすることが望ましいのに対し、フォトダイオードはポリシリコン膜中の結晶化を進行させない方が広い波長スペクトルを吸収でき、光電変換効率が向上するためである。すなわち、光リーク電流は、所定のエネルギーギャップEgより大きなエネルギーの光が入射したときに、電子と正孔が発生することで生じるが、結晶化が進まない状態で種々のエネルギーギャップが多く存在すると、種々の波長の光に対しても光電変換が可能になるためである。 In the present embodiment, a TFT (for pixel display and driving circuit) and a photodiode are formed using a polysilicon process. When forming a photodiode, a semiconductor layer made of polysilicon is used as compared with a normal TFT. The crystallinity of this is intentionally deteriorated. The reason for this is that TFTs should increase crystallization in the polysilicon film and increase the on-current, whereas photodiodes can absorb a wider wavelength spectrum if crystallization in the polysilicon film does not progress. This is because the photoelectric conversion efficiency is improved. In other words, the light leakage current is caused by the generation of electrons and holes when light having an energy larger than a predetermined energy gap Eg is incident, but there are many various energy gaps in a state where crystallization does not proceed. This is because photoelectric conversion is possible even for light of various wavelengths.

また、図２４に拡大して示すように、本実施形態では、フォトダイオードＤ１，Ｄ２の下方に金属膜からなる遮光層２０を配置している。したがって、フォトダイオードＤ１，Ｄ２の形成領域内のアモルファスシリコンにレーザを照射してポリシリコンにする際、レーザのエネルギーがアモルファスシリコンから遮光層２０を介して逃げるため、遮光層２０がない場合と比べて、アモルファスシリコンの結晶化が進みにくくなる。このため、特に製造上の工夫を施さなくても、本実施形態では、フォトダイオードの半導体層の結晶性をTFTよりも悪くすることができる。 In addition, as shown in an enlarged view in FIG. 24, in this embodiment, a light shielding layer 20 made of a metal film is disposed below the photodiodes D1 and D2. Accordingly, when the amorphous silicon in the regions where the photodiodes D1 and D2 are formed is irradiated with laser to form polysilicon, the energy of the laser escapes from the amorphous silicon through the light shielding layer 20, and therefore, compared with the case without the light shielding layer 20. As a result, crystallization of amorphous silicon is difficult to proceed. For this reason, the crystallinity of the semiconductor layer of the photodiode can be made worse than that of the TFT in the present embodiment without any special device.

なお、結晶性が悪いとは、結晶サイズのばらつきが大きいことや、欠陥密度が多いことを指す。 Note that poor crystallinity means that the crystal size varies greatly and the defect density is large.

次に、表示装置上にポリシリコンプロセスで形成されるフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTは、同時並行的に形成される。 Next, manufacturing steps of the photodiodes D1 and D2, the n-channel TFT, and the p-channel TFT formed on the display device by the polysilicon process will be described in order. Note that the photodiodes D1 and D2, the n-channel TFT, and the p-channel TFT are formed in parallel.

図２５はフォトダイオードＤ１，Ｄ２の製造工程を示す図である。まず、ガラス基板２１上に、遮光層２０を形成した後、CVD法により、SiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。このとき、上述したように、遮光層２０があるために、わざわざTFT部とフォトダイオード部とでレーザーの照射条件を変更するようなことをしなくても、レーザのエネルギーが遮光層２０に逃げ、アモルファスシリコン膜の結晶化が進みにくくなる。 FIG. 25 is a diagram showing manufacturing steps of the photodiodes D1 and D2. First, after forming the light shielding layer 20 on the glass substrate 21, an undercoat layer 51 made of SiNx, SiOx, or the like is formed by a CVD method. Next, an amorphous silicon film is formed on the undercoat layer 51 by PECVD or sputtering. Next, the amorphous silicon film is crystallized by irradiating a laser to form a polysilicon film 52. At this time, as described above, since the light shielding layer 20 is provided, the energy of the laser escapes to the light shielding layer 20 without changing the laser irradiation condition between the TFT portion and the photodiode portion. The crystallization of the amorphous silicon film is difficult to proceed.

次に、ポリシリコン膜５２をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第１絶縁層４３を形成する。そして、フォトダイオードＤ１，Ｄ２形成領域付近に、低濃度のボロンイオンを注入し、ｐ-領域５２を形成する（図２５（ａ））。 Next, the polysilicon film 52 is patterned, and a first insulating layer 43 made of a SiOx film is formed on the upper surface by PECVD method, ECR-CVD method or the like. Then, low-concentration boron ions are implanted in the vicinity of the photodiode D1 and D2 formation regions to form the p − region 52 (FIG. 25A).

次に、レジスタ５３などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、ｎ+領域４８を形成する（図２５（ｂ））。次に、ポリシリコン膜の一部にボロンイオンを注入してｐ+領域４６を形成する（図２５（ｃ））。 Next, using the resistor 53 as a mask, phosphorus ions are implanted into part of the polysilicon film to form an n + region 48 (FIG. 25B). Next, boron ions are implanted into part of the polysilicon film to form a p + region 46 (FIG. 25C).

次に、第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングして第１ゲート電極４４を形成する。次に、レジストをマスクとしてｎチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入し、ｎ-領域４９を形成する。 Next, a first metal layer is formed on the upper surface of the first insulating layer 43 and patterned to form a first gate electrode 44. Next, using a resist as a mask, low-concentration phosphorus ions are implanted into a portion of the polycrystalline silicon film of the n-channel TFT to form an n − region 49.

引き続いて、ｐ-領域５２の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極４４に遮られて、ゲート電極４４のない部分からポリシリコン膜中に回り込む。 Subsequently, hydrogenation of the p − region 52 is performed. Here, hydrogenation is a process in which a substrate is exposed to hydrogen plasma. This process is performed using a CVD apparatus. By hydrogenation, dangling bonds in the TFT channel region formed of the polysilicon film can be terminated, and the leakage current of the TFT is suppressed. When the substrate is exposed to hydrogen plasma, the hydrogen is blocked by the gate electrode 44 and enters the polysilicon film from a portion where the gate electrode 44 is not present.

次に、第１絶縁層４３の上面に第２絶縁層４５を形成する。その後、フォトダイオードＤ１，Ｄ２の電極形成のためにコンタクトホールを形成してｐ+領域４６及びｎ+領域４８を露出させ、この露出させた領域に第２金属層を成膜し、これを所定形状にパターンニングしてアノード電極５０とカソード電極５２を形成する（図２５（ｅ））。 Next, the second insulating layer 45 is formed on the upper surface of the first insulating layer 43. Thereafter, contact holes are formed to form the electrodes of the photodiodes D1 and D2, and the p + region 46 and the n + region 48 are exposed, and a second metal layer is formed in the exposed region, and this is formed. The anode electrode 50 and the cathode electrode 52 are formed by patterning into a shape (FIG. 25E).

このように、本実施形態では、バックライト２２をアレイ基板２１の下方に配置し、アレイ基板２１内のフォトダイオードＤ１，Ｄ２の下面側に遮光層２０を設けるため、バックライト２２からの直接光がフォトダイオードＤ１，Ｄ２に入射されるおそれがなくなり、光リーク電流を抑制できる。 As described above, in this embodiment, the backlight 22 is disposed below the array substrate 21 and the light shielding layer 20 is provided on the lower surface side of the photodiodes D1 and D2 in the array substrate 21. Can be prevented from entering the photodiodes D1 and D2, and the light leakage current can be suppressed.

また、フォトダイオードを構成するポリシリコンからなる半導体層の結晶性を意図的に悪くするため、広い波長スペクトルの光を吸収できるようになり、光電変換効率を向上できる。 In addition, since the crystallinity of the semiconductor layer made of polysilicon constituting the photodiode is intentionally deteriorated, light of a wide wavelength spectrum can be absorbed, and the photoelectric conversion efficiency can be improved.

上述した実施形態では、ｐ+領域４６、ｐ-領域５２、ｎ-領域４９およびｎ+領域４８を有するフォトダイオードＤ１，Ｄ２を形成する例を説明したが、ｐ-領域５２やｎ-領域４９のない構造のフォトダイオードを形成してもよい。例えば、ｐ+領域４６、ｐ-領域５２およびｎ+領域４８からなるフォトダイオードの場合、ｐ-領域５２を他の領域４６，４５よりも長くすることにより、ｐ-領域５２内に空乏層が広がり、光電変換効率を向上できるとともに、S/N比も改善する。 In the above-described embodiment, the example in which the photodiodes D1 and D2 having the p + region 46, the p − region 52, the n − region 49, and the n + region 48 are formed has been described, but the p − region 52 and the n − region 49 are formed. You may form the photodiode of a structure without this. For example, in the case of a photodiode including a p + region 46, a p − region 52, and an n + region 48, a depletion layer is formed in the p − region 52 by making the p − region 52 longer than the other regions 46 and 45. Spread and improve photoelectric conversion efficiency, and improve the S / N ratio.

（第３の実施形態）
第３の実施形態は、バックライトからの直接光を遮光する遮光層の面積をより小さくするものである。 (Third embodiment)
In the third embodiment, the area of the light shielding layer for shielding direct light from the backlight is further reduced.

図２６は本発明の第３の実施形態による表示装置の断面図である。図２６は表示装置の一例として液晶表示装置１０１の断面構造を示している。図２６の液晶表示装置１０１は、画像取込機能を備えている。この液晶表示装置１０１は、回路基板としての略矩形平板状のアクティブマトリクス型のアレイ基板１０２を備えている。このアレイ基板１０２は、略透明な矩形平板状の絶縁基板であるガラス基板（透明性基板）１０３を有する。このガラス基板１０３の一主面上には、シリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層１０４が形成されている。このアンダーコート層１０４は、ガラス基板１０３上に形成される各素子への不純物の拡散を防止する。 FIG. 26 is a cross-sectional view of a display device according to the third embodiment of the present invention. FIG. 26 shows a cross-sectional structure of a liquid crystal display device 101 as an example of a display device. The liquid crystal display device 101 of FIG. 26 has an image capturing function. The liquid crystal display device 101 includes an active matrix type array substrate 102 having a substantially rectangular flat plate shape as a circuit board. The array substrate 102 includes a glass substrate (transparent substrate) 103 which is a substantially transparent rectangular flat plate-like insulating substrate. On one main surface of the glass substrate 103, an undercoat layer 104 made of a silicon nitride film (SiNx), a silicon oxide film (SiOx), or the like is formed. This undercoat layer 104 prevents impurities from diffusing into each element formed on the glass substrate 103.

アンダーコート層１０４上には、画素表示用のｎチャネル(ｎ-ｃｈ)型の薄膜トランジスタ(ＴＦＴ)１０５と、画素表示用のｐチャネル(ｐ-ｃｈ)型の薄膜トランジスタ１０６と、画像取込用の光電変換素子（光センサ）７とがマトリクス状に形成されている。 On the undercoat layer 104, an n-channel (n-ch) thin film transistor (TFT) 105 for pixel display, a p-channel (p-ch) thin film transistor 106 for pixel display, and an image capture Photoelectric conversion elements (photosensors) 7 are formed in a matrix.

これら薄膜トランジスタ１０５，１０６のそれぞれは、アンダーコート層１０４上に形成されるｐ-領域の活性層（半導体層）１１１を有する。この活性層１１１は、多結晶半導体（ポリシリコン）にて形成されている。活性層１１１のポリシリコンは、アモルファスシリコンをレーザアニールすることにより結晶化されて形成される。 Each of these thin film transistors 105 and 106 has a p− region active layer (semiconductor layer) 111 formed on the undercoat layer 104. The active layer 111 is formed of a polycrystalline semiconductor (polysilicon). The polysilicon of the active layer 111 is formed by crystallizing amorphous silicon by laser annealing.

活性層１１１の中央部には、チャネル領域１１２が形成される。このチャネル領域１１２の両側には、ｎ+領域あるいはｐ+領域からなるソース領域１１３とドレイン領域１１４が対向して配置されている。ｎチャネル型の薄膜トランジスタ１０５のチャネル領域１１２とソース領域１１３およびドレイン領域１１４との間には、ｎ-領域であるＬＤＤ(Lightly Doped Drain)領域１１５，１１６が形成される。 A channel region 112 is formed in the central portion of the active layer 111. On both sides of the channel region 112, a source region 113 and a drain region 114 made of an n + region or a p + region are arranged to face each other. LDD (Lightly Doped Drain) regions 115 and 116 which are n − regions are formed between the channel region 112 of the n-channel type thin film transistor 105 and the source region 113 and the drain region 114.

これらチャネル領域１１２、ソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６のそれぞれを含むアンダーコート層１０４上には、絶縁性を持つゲート絶縁膜（シリコン酸化膜）１１７が形成される。 On the undercoat layer 104 including each of the channel region 112, the source region 113, the drain region 114, and the LDD regions 115 and 116, an insulating gate insulating film (silicon oxide film) 117 is formed.

各チャネル領域１１２に対向したゲート絶縁膜１１７上には、第１メタルにて形成されるゲート電極１１８が形成される。これらゲート電極１１８は、ゲート絶縁膜１１７を介して各薄膜トランジスタ１０５，１０６のチャネル領域１１２に対向しており、このチャネル領域１１２の幅寸法に略等しい幅寸法を持つ。 A gate electrode 118 formed of a first metal is formed on the gate insulating film 117 facing each channel region 112. These gate electrodes 118 are opposed to the channel regions 112 of the thin film transistors 105 and 106 through the gate insulating film 117, and have a width dimension substantially equal to the width dimension of the channel regions 112.

一方、アンダーコート層１０４上には、薄膜トランジスタ１０６に隣接して、ＰＩＮ型の光センサ１０７が形成される。この光センサ１０７は、各薄膜トランジスタ１０５，１０６と同一の製造工程にて形成され、ガラス基板１０３上の薄膜トランジスタ１０５，１０６と同一平面状に配置されている。 On the other hand, on the undercoat layer 104, a PIN type optical sensor 107 is formed adjacent to the thin film transistor 106. The optical sensor 107 is formed in the same manufacturing process as the thin film transistors 105 and 106 and is arranged in the same plane as the thin film transistors 105 and 106 on the glass substrate 103.

この光センサ１０７は、アモルファスシリコンにて形成され光電変換部のＩ層である受光部１２１を備えている。この受光部１２１は、各薄膜トランジスタ１０５，１０６の活性層１１１と同一の工程で形成されており、アンダーコート層１０４上に積層されている。この受光部１２１は、ｐ-領域からなる第１の受光部１２２と第２の受光部１２３とのそれぞれを備えている。 The optical sensor 107 includes a light receiving unit 121 that is formed of amorphous silicon and is an I layer of a photoelectric conversion unit. The light receiving portion 121 is formed in the same process as the active layer 111 of each thin film transistor 105 and 106, and is laminated on the undercoat layer 104. The light receiving unit 121 includes a first light receiving unit 122 and a second light receiving unit 123 each having a p− region.

図２７は受光部１２１の周辺の上面図である。第１の受光部１２２および第２の受光部１２３のそれぞれは、図２７に示すように、略等しい大きさの細長矩形平板状に形成されており、互いに向い合う幅方向の各辺同士が連結されて電気的に接続されている。 FIG. 27 is a top view of the periphery of the light receiving unit 121. As shown in FIG. 27, each of the first light receiving unit 122 and the second light receiving unit 123 is formed in an elongated rectangular flat plate having substantially the same size, and the sides in the width direction facing each other are connected to each other. Have been electrically connected.

第１の受光部１２２を挟んで第２の受光部１２３の反対側には、ポリシリコンにて形成されたｎ型電極領域として作用するｎ+領域１２４が設けられている。このｎ+領域１２４は、第１の受光部１２２の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部１２４ａを備えている。この連結片部１２４ａの長手方向は、第１の受光部１２２の長手方向に略平行であり、連結片部１２４ａの幅方向における端部は第１の受光部１２２の幅方向における端部に連結して電気的に接続されている。 An n + region 124 that functions as an n-type electrode region made of polysilicon is provided on the opposite side of the second light receiving portion 123 with the first light receiving portion 122 interposed therebetween. The n + region 124 includes an elongated rectangular flat plate-shaped connecting piece portion 124 a having a longitudinal dimension substantially equal to the longitudinal dimension of the first light receiving portion 122. The longitudinal direction of the connecting piece portion 124 a is substantially parallel to the longitudinal direction of the first light receiving portion 122, and the end portion in the width direction of the connecting piece portion 124 a is connected to the end portion in the width direction of the first light receiving portion 122. And are electrically connected.

連結片部１２４ａの幅方向における他端部には、連結片部１２４ａの幅方向に沿った伸びる細長矩形状の導通片部１２４ｂが設けられている。この導通片部１２４ｂは、連結片部１２４ａの幅方向における他端部から、この連結片部１２４ａの幅方向に沿って突出している。この導通片部１２４ｂは、連結片部１２４ａの長手方向における一端寄りに設けられている。 At the other end in the width direction of the connecting piece 124a, an elongated rectangular conductive piece 124b extending in the width direction of the connecting piece 124a is provided. The conductive piece portion 124b protrudes from the other end portion in the width direction of the connecting piece portion 124a along the width direction of the connecting piece portion 124a. The conduction piece 124b is provided near one end in the longitudinal direction of the connection piece 124a.

第２の受光部１２３を挟んで第１の受光部１２２の反対側には、ポリシリコンにて形成されたｐ型電極領域として作用するｐ+領域１２５が設けられている。このｐ+領域１２５は、第２の受光部１２３の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部１２５ａを備えている。この連結片部１２５ａの長手方向は、第２の受光部１２３の長手方向に略平行であり、連結片部１２５ａの幅方向における端部は第２の受光部１２３の幅方向における端部に連結して電気的に接続されている。 On the opposite side of the first light receiving portion 122 with the second light receiving portion 123 interposed therebetween, a p + region 125 that functions as a p-type electrode region formed of polysilicon is provided. The p + region 125 includes an elongated rectangular flat plate-shaped connecting piece 125 a having a longitudinal dimension substantially equal to the longitudinal dimension of the second light receiving portion 123. The longitudinal direction of the connecting piece portion 125 a is substantially parallel to the longitudinal direction of the second light receiving portion 123, and the end portion in the width direction of the connecting piece portion 125 a is connected to the end portion in the width direction of the second light receiving portion 123. And are electrically connected.

連結片部１２５ａの幅方向における他端部には、連結片部１２５ａの幅方向に沿って伸びる細長矩形状の導通片部１２５ｂが設けられている。この導通片部１２５ｂは、連結片部１２５ａの幅方向における他端部から、この連結片部１２５ａの幅方向に沿って突出している。この導通片部１２５ｂは、連結片部１２５ａの長手方向における他端部に設けられている。 At the other end portion in the width direction of the connecting piece portion 125a, an elongated rectangular conductive piece portion 125b extending along the width direction of the connecting piece portion 125a is provided. The conduction piece portion 125b protrudes from the other end portion in the width direction of the connection piece portion 125a along the width direction of the connection piece portion 125a. The conduction piece portion 125b is provided at the other end portion in the longitudinal direction of the connection piece portion 125a.

ここで、ｎ+領域１２４およびｐ+領域１２５のそれぞれは、光センサ１０７の一対の電極部として使用される。これらｎ+領域１２４およびｐ+領域１２５のそれぞれは、第１の受光部１２２および第２の受光部１２３それぞれと同一層であるアンダーコート層１０４上に形成される。 Here, each of n + region 124 and p + region 125 is used as a pair of electrode portions of photosensor 107. Each of the n + region 124 and the p + region 125 is formed on the undercoat layer 104 that is the same layer as each of the first light receiving unit 122 and the second light receiving unit 123.

図２６に示すように、第１の受光部１２２、第２の受光部１２３、ｎ+領域１２４およびｐ+領域１２５と、アンダーコート層１０４との上面には、ゲート絶縁膜１１７が形成されている。第２の受光部１２３に対向したゲート絶縁膜１１７上には、薄膜トランジスタ１０５，１０６のゲート電極１１８と同一の工程で同一層に形成されるゲート電極１２６が形成される。このゲート電極１２６は、第２の受光部１２３の幅寸法に略等しい幅寸法を持ち、第１のメタルにて形成されている。すなわち、このゲート電極１２６は、ゲート絶縁膜１１７を介して第２の受光部１２３の上方に設けられており、この第２の受光部１２３を覆っている。 As shown in FIG. 26, a gate insulating film 117 is formed on the upper surfaces of the first light receiving portion 122, the second light receiving portion 123, the n + region 124 and the p + region 125, and the undercoat layer 104. Yes. On the gate insulating film 117 facing the second light receiving portion 123, a gate electrode 126 formed in the same layer is formed in the same process as the gate electrode 118 of the thin film transistors 105 and 106. The gate electrode 126 has a width dimension substantially equal to the width dimension of the second light receiving portion 123 and is formed of a first metal. That is, the gate electrode 126 is provided above the second light receiving portion 123 via the gate insulating film 117 and covers the second light receiving portion 123.

ゲート電極１２６および各薄膜トランジスタ１０５，１０６のゲート電極１１８のそれぞれを含むゲート絶縁膜１１７上には、第２絶縁層である層間絶縁膜（シリコン酸化膜）１３１が形成されている。そして、これら層間絶縁膜１３１およびゲート絶縁膜１１７には、これら層間絶縁膜１３１およびゲート絶縁膜１１７のそれぞれを貫通する複数のコンタクトホール132,133,134,135,136,137が設けられている。 On the gate insulating film 117 including the gate electrode 126 and the gate electrodes 118 of the thin film transistors 105 and 106, an interlayer insulating film (silicon oxide film) 131 which is a second insulating layer is formed. The interlayer insulating film 131 and the gate insulating film 117 are provided with a plurality of contact holes 132, 133, 134, 135, 136, and 137 penetrating through the interlayer insulating film 131 and the gate insulating film 117, respectively.

コンタクトホール132,133のそれぞれは、ｎチャネル型の薄膜トランジスタ１０５のゲート電極１１８の両側に配置されるソース領域１１３およびドレイン領域１１４上に設けられている。コンタクトホール１３２は、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３に連通して開口している。コンタクトホール１３３は、ｎチャネル型の薄膜トランジスタ１０５のドレイン領域１１４に連通して開口している。 Each of the contact holes 132 and 133 is provided on the source region 113 and the drain region 114 disposed on both sides of the gate electrode 118 of the n-channel thin film transistor 105. The contact hole 132 is open to communicate with the source region 113 of the n-channel thin film transistor 105. The contact hole 133 is open to communicate with the drain region 114 of the n-channel thin film transistor 105.

コンタクトホール１３４，１３５のそれぞれは、ｐチャネル型の薄膜トランジスタ１０６のゲート電極１１８の両側に配置されるソース領域１１３およびドレイン領域１１４上に設けられている。そして、コンタクトホール１３４は、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３に連通して開口している。コンタクトホール１３５は、ｐチャネル型の薄膜トランジスタ１０６のドレイン領域１１４に連通して開口している。 Each of the contact holes 134 and 135 is provided on the source region 113 and the drain region 114 disposed on both sides of the gate electrode 118 of the p-channel type thin film transistor 106. The contact hole 134 is open to communicate with the source region 113 of the p-channel thin film transistor 106. The contact hole 135 is open to communicate with the drain region 114 of the p-channel type thin film transistor 106.

コンタクトホール136,137は、光センサ１０７の受光部１２１の両側に配置されるｎ+領域１２４およびｐ+領域１２５上に設けられている。コンタクトホール１３６は、ｎ+領域１２４の導通片部１２５ｂの長手方向に沿った先端部の幅方向における中間部に連通して開口している。コンタクトホール１３７は、ｐ+領域１２５の導通片部１２５ｂの長手方向に沿った先端部の幅方向における中間部に連通して開口している。 Contact holes 136 and 137 are provided on n + region 124 and p + region 125 disposed on both sides of light receiving portion 121 of optical sensor 107. The contact hole 136 is open to communicate with an intermediate portion in the width direction of the tip portion along the longitudinal direction of the conduction piece portion 125b of the n + region 124. Contact hole 137 communicates with and opens an intermediate portion in the width direction of the tip portion along the longitudinal direction of conductive piece portion 125 b of p + region 125.

各薄膜トランジスタ１０５，１０６のソース領域１１３に連通したコンタクトホール132,134には、信号線であるソース電極１４１がそれぞれ設けられている。これらソース電極１４１は、第２メタルにて形成されており、コンタクトホール132,134を介して薄膜トランジスタ１０５，１０６のソース領域１１３に電気的に接続されて導通されている。 In the contact holes 132 and 134 communicating with the source region 113 of each thin film transistor 105 and 106, a source electrode 141 that is a signal line is provided. These source electrodes 141 are formed of the second metal, and are electrically connected to the source regions 113 of the thin film transistors 105 and 106 through the contact holes 132 and 134 to be conductive.

各薄膜トランジスタ１０５，１０６のドレイン領域１１４に連通したコンタクトホール133,135には、信号線に接続されるドレイン電極１４２が設けられている。これらドレイン電極１４２は、第２のメタルにて形成されており、コンタクトホール133,135を介して薄膜トランジスタ１０５，１０６のドレイン領域１１４に電気的に接続されて導通されている。 In the contact holes 133 and 135 communicating with the drain region 114 of each thin film transistor 105 and 106, a drain electrode 142 connected to the signal line is provided. These drain electrodes 142 are formed of the second metal, and are electrically connected to the drain regions 114 of the thin film transistors 105 and 106 through the contact holes 133 and 135 to be conductive.

光センサ１０７のｎ+領域１２４に連通したコンタクトホール１３６には、第２メタルにて形成されたｎ型電極１４３が積層されて設けられている。このｎ型電極１４３は、コンタクトホール１３６を介してｎ+領域１２４の導通片部１２４ｂに電気的に接続されて導通されており、光センサ１０７のカソードとして機能する。図２７に示すように、このｎ型電極１４３は、層間絶縁膜１３１上においてｎ+領域１２４の導通片部１２４ｂの長手方向に沿った先端側に向けて突出している。 In the contact hole 136 communicating with the n + region 124 of the optical sensor 107, an n-type electrode 143 formed of a second metal is laminated and provided. The n-type electrode 143 is electrically connected to the conductive piece 124 b of the n + region 124 through the contact hole 136 and is conductive, and functions as a cathode of the photosensor 107. As shown in FIG. 27, this n-type electrode 143 protrudes on the interlayer insulating film 131 toward the distal end side along the longitudinal direction of the conductive piece portion 124b of the n + region 124.

光センサ１０７のｐ+領域１２５に連通したコンタクトホール１３７には、第２のメタルにて形成されたｐ型電極１４４が設けられている。このｐ型電極１４４は、コンタクトホール１３７を介してｐ+領域１２５の導通片部１２４ｂに電気的に接続されて導通されており、光センサ１０７のアノードとして機能する。このｐ型電極１４４は、層間絶縁膜１３１上においてｐ+領域１２５の連結片部１２５ａの長手方向における他端側に向けて突出している。 A contact hole 137 communicating with the p + region 125 of the optical sensor 107 is provided with a p-type electrode 144 made of a second metal. The p-type electrode 144 is electrically connected to the conductive piece 124b of the p + region 125 through the contact hole 137 and is conductive, and functions as an anode of the photosensor 107. This p-type electrode 144 protrudes on the interlayer insulating film 131 toward the other end side in the longitudinal direction of the connecting piece portion 125 a of the p + region 125.

光センサ１０７の第１の受光部１２２に対向した層間絶縁膜１３１上には、細長矩形平板状の遮光層１４５が形成されている。この遮光層１４５は、対向基板１５１の裏面側に配置される不図示のバックライトからの直接光を遮るために設けられている。 On the interlayer insulating film 131 facing the first light receiving part 122 of the optical sensor 107, a light-shielding layer 145 having an elongated rectangular flat plate shape is formed. The light blocking layer 145 is provided to block direct light from a backlight (not shown) disposed on the back side of the counter substrate 151.

遮光層１４５は、第１の受光部１２２のみを遮光できるように、この第１の受光部１２２に対向配置されている。遮光層１４５は、第１の受光部１２２の長手方向に沿って伸びており、第１の受光部１２２の長手寸法よりも大きな長手寸法を持つ。遮光層１４５は、第１の受光部１２２の幅寸法よりも大きな幅寸法を持つ。すなわち、この遮光層１４５は、第１の受光部１２２を中心として、ｎ+領域１２４の第１の受光部１２２側から第２の受光部１２３の第１の受光部１２２側までを幅方向に沿って覆っている。 The light shielding layer 145 is disposed to face the first light receiving unit 122 so that only the first light receiving unit 122 can be shielded from light. The light shielding layer 145 extends along the longitudinal direction of the first light receiving unit 122 and has a longitudinal dimension larger than the longitudinal dimension of the first light receiving unit 122. The light shielding layer 145 has a width dimension larger than the width dimension of the first light receiving portion 122. That is, the light shielding layer 145 extends in the width direction from the first light receiving portion 122 side of the n + region 124 to the first light receiving portion 122 side of the second light receiving portion 123 with the first light receiving portion 122 as the center. Covering along.

言い換えると、この遮光層１４５は、ｎ+領域１２４の導通片部１２４ｂの長手方向における基端側の約３分の１と、このｎ+領域１２４の連結片部１２４ａと、第１の受光部１２２と、第２の受光部１２３の幅方向における一側の略２分の１のそれぞれを覆っている。すなわち、この遮光層１４５は、第２の受光部１２３およびｐ+領域１２５それぞれの少なくとも一部を露出させている。 In other words, the light shielding layer 145 includes approximately one third of the base end side in the longitudinal direction of the conductive piece portion 124b of the n + region 124, the connecting piece portion 124a of the n + region 124, and the first light receiving portion. 122 and approximately half of one side in the width direction of the second light receiving portion 123 are covered. That is, the light shielding layer 145 exposes at least a part of each of the second light receiving portion 123 and the p + region 125.

遮光層１４５は、光センサ１０７のゲート電極１２６の長手寸法よりも大きな長手寸法を持つ。さらに、この遮光層１４５は、ｎ+領域１２４の連結片部１２４ａと第１の受光部１２２と第２の受光部１２３とのそれぞれの長手方向における中心上に、遮光層１４５の長手方向における中心を位置させている。よって、この遮光層１４５は、ｎ+領域１２４の連結片部１２４ａと第１の受光部１２２と第２の受光部１２３とのそれぞれの長手方向における両端部よりも、この第１の受光部１２２の長手方向に向けて突出している。 The light shielding layer 145 has a longitudinal dimension larger than the longitudinal dimension of the gate electrode 126 of the optical sensor 107. Further, the light shielding layer 145 has a center in the longitudinal direction of the light shielding layer 145 on the center in the longitudinal direction of each of the connecting piece portion 124a of the n + region 124, the first light receiving portion 122, and the second light receiving portion 123. Is located. Therefore, the light shielding layer 145 has the first light receiving portion 122 rather than the both end portions in the longitudinal direction of the connecting piece portion 124 a of the n + region 124, the first light receiving portion 122, and the second light receiving portion 123. It protrudes toward the longitudinal direction.

すなわち、この遮光層１４５は、対向基板１５１を貫通して入射する不図示のバックライトからの直射光による第１の受光部１２２への入射を確実に遮ることができるように、第１の受光部１２２を中心としてｎ+領域１２４および第２の受光部１２３のそれぞれの一部までを覆っている。 That is, the light shielding layer 145 first receives light so as to reliably block the incident on the first light receiving unit 122 by direct light from a backlight (not shown) that enters through the counter substrate 151. The n + region 124 and the second light receiving portion 123 are partially covered with the portion 122 as the center.

言い換えると、遮光層１４５は、第２の受光部１２３のｐ+領域１２５側と、このｐ+領域１２５とのそれぞれを上方に向けて露出させている。すなわち、この遮光層１４５は、第２の受光部１２３の幅方向における他側の約２分の１とｐ+領域１２５とのそれぞれを覆っておらず、これら第２の受光部１２３の幅方向における他側の約２分の１とｐ+領域１２５とのそれぞれの上方を露出させている。 In other words, the light shielding layer 145 exposes the p + region 125 side of the second light receiving portion 123 and the p + region 125 upward. That is, the light shielding layer 145 does not cover each of the other half in the width direction of the second light receiving portion 123 and the p + region 125, and the width direction of the second light receiving portion 123. The upper part of about one-half of the other side and the p + region 125 is exposed.

さらに、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一材料である第２のメタルにて形成される。すなわち、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一工程によって形成される。よって、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一層である層間絶縁膜１３１上に形成されている。 Further, the light shielding layer 145 is formed of a second metal that is the same material as each of the n-type electrode 143 and the p-type electrode 144. That is, the light shielding layer 145 is formed by the same process as each of the n-type electrode 143 and the p-type electrode 144. Therefore, the light shielding layer 145 is formed on the interlayer insulating film 131 that is the same layer as each of the n-type electrode 143 and the p-type electrode 144.

一方、各薄膜トランジスタ１０５，１０６のソース電極１４１およびドレイン電極１４２と光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５のそれぞれを含む層間絶縁膜１３１上には、これら薄膜トランジスタ１０５，１０６および光センサ１０７のそれぞれを覆うように窒化シリコン膜からなるパッシベーション膜１４６が形成されている。 On the other hand, on the interlayer insulating film 131 including the source electrode 141 and drain electrode 142 of each thin film transistor 105, 106 and the n-type electrode 143, p-type electrode 144, and light shielding layer 145 of the optical sensor 107, these thin film transistors 105, 106 are formed. A passivation film 146 made of a silicon nitride film is formed so as to cover each of the optical sensors 107.

このパッシベーション膜１４６には、このパッシベーション膜１４６を貫通するコンタクトホール１４７が設けられている。このコンタクトホール１４７は、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１に連通して開口している。 The passivation film 146 is provided with a contact hole 147 that penetrates the passivation film 146. The contact hole 147 is open to communicate with the source electrode 141 of the n-channel thin film transistor 105.

このコンタクトホール１４７を含むパッシベーション膜１４６上には、画素電極１４８が形成されている。この画素電極１４８は、コンタクトホール１４７を介してｎチャネル型の薄膜トランジスタ１０５のソース電極１４１に電気的に接続されている。 A pixel electrode 148 is formed on the passivation film 146 including the contact hole 147. The pixel electrode 148 is electrically connected to the source electrode 141 of the n-channel thin film transistor 105 through the contact hole 147.

なお、画素電極１４８は、ｎチャネル型の薄膜トランジスタ１０５にて制御される。この画素電極１４８を含んだパッシベーション膜１４６上には、配向膜１４９が形成されている。 Note that the pixel electrode 148 is controlled by the n-channel thin film transistor 105. An alignment film 149 is formed on the passivation film 146 including the pixel electrode 148.

一方、アレイ基板１０２に対向してコモン基板として作用する矩形平板状の対向基板１５１が配設されている。この対向基板１５１は、略透明な矩形平板状のガラス基板１５２を備えている。このガラス基板１５２のアレイ基板１０２に対向した側の一主面には、コモン電極としての対向電極１５３が設けられている。この対向電極１５３上には配向膜１５４が形成されている。この対向基板１５１の配向膜１５４とアレイ基板１０２の配向膜１４９との間には、液晶１５５が介挿されて封止されている。 On the other hand, a rectangular flat plate-shaped counter substrate 151 is disposed so as to face the array substrate 102 and function as a common substrate. The counter substrate 151 includes a substantially transparent rectangular flat glass substrate 152. A counter electrode 153 serving as a common electrode is provided on one main surface of the glass substrate 152 facing the array substrate 102. An alignment film 154 is formed on the counter electrode 153. A liquid crystal 155 is interposed and sealed between the alignment film 154 of the counter substrate 151 and the alignment film 149 of the array substrate 102.

アレイ基板１０２における対向基板１５１が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板１０２に入射させて、このアレイ基板１０２上の薄膜トランジスタ１０５，１０６による画素電極１４８の制御にて、このアレイ基板１０２上に表示される画像を目視可能にする。 On the opposite side of the array substrate 102 from the side on which the counter substrate 151 is disposed facing, a backlight (not shown) as a back light source is disposed facing the array substrate 102. In this backlight, planar light is incident on the array substrate 102, and an image displayed on the array substrate 102 can be visually observed by controlling the pixel electrode 148 by the thin film transistors 105 and 106 on the array substrate 102. To.

図２９〜図３７は第３の実施形態による液晶表示装置の製造工程を示す図である。以下、これらの図を参照して、本実施形態の液晶表示装置の製造方法を説明する。まず、図２８に示すように、プラズマCVD工程として、ガラス基板１０３上にシリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層１０４をプラズマCVD(Chemical Vapor Deposition)法で形成する。 29 to 37 are views showing manufacturing steps of the liquid crystal display device according to the third embodiment. Hereinafter, the manufacturing method of the liquid crystal display device of this embodiment will be described with reference to these drawings. First, as shown in FIG. 28, as a plasma CVD process, an undercoat layer 104 made of a silicon nitride film (SiNx), a silicon oxide film (SiOx), or the like is formed on a glass substrate 103 by a plasma CVD (Chemical Vapor Deposition) method. To do.

次に、PE (Plasma Enhanced)−CVD法によるPE-CVD工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板１０３上に非晶質半導体層であるアモルファスシリコン膜１６１を５０Å程度堆積する。 Next, an amorphous silicon film 161, which is an amorphous semiconductor layer, is deposited on the glass substrate 103 by a PE-CVD process using a PE (Plasma Enhanced) -CVD method or a sputtering process using a sputtering method.

この後、レーザ照射工程として、図２９に示すように、アモルファスシリコン膜１６１にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜１６１を結晶化させてポリシリコン膜62にする。 Thereafter, as a laser irradiation step, as shown in FIG. 29, the amorphous silicon film 161 is irradiated with an excimer laser beam and laser-annealed to crystallize the amorphous silicon film 161 into a polysilicon film 62.

次に、図３０に示すように、ドライエッチング工程として、ドライエッチングにてポリシリコン膜１６２を島状にパターニングする。 Next, as shown in FIG. 30, as a dry etching step, the polysilicon film 162 is patterned into an island shape by dry etching.

この後、第１のイオンドーピング工程として、これらパターニングされた各島状のポリシリコン膜１６２の全面に低濃度のボロン(Ｂ)をイオンドーピングして、これら各島状のポリシリコン膜１６２をｐ-領域として、光センサ１０７の受光部１２１および各薄膜トランジスタ１０５，１０６のチャネル領域１１２を形成する。 Thereafter, as a first ion doping step, low-concentration boron (B) is ion-doped on the entire surface of each of the patterned island-like polysilicon films 162, and each of these island-like polysilicon films 162 is p-doped. As regions, the light receiving portion 121 of the optical sensor 107 and the channel regions 112 of the thin film transistors 105 and 106 are formed.

次いで、ゲート絶縁膜形成工程として、図３１に示すように、これら島状のポリシリコン膜１６２を含むアンダーコート層１０４上に、PE-CVD法やECR(Electroｎ-Cyclotron Resonance)−CVD法などによって、酸化シリコン膜(SiOx)からなるゲート絶縁膜１１７を形成する。 Next, as a gate insulating film forming step, as shown in FIG. 31, a PE-CVD method, an ECR (Electron-Cyclotron Resonance) -CVD method, or the like is formed on the undercoat layer 104 including the island-shaped polysilicon film 162. Then, a gate insulating film 117 made of a silicon oxide film (SiOx) is formed.

この後、第１のレジスト形成工程として、図３２に示すように、光センサ１０７の受光部１２１およびｐ+領域１２５となるポリシリコン膜１６２上と、ｐチャネル型の薄膜トランジスタ１０６の活性層１１１となるポリシリコン膜１６２上と、ｎチャネル型の薄膜トランジスタ１０５のチャネル領域１１２およびＬＤＤ領域１１５，１１６となるポリシリコン膜１６２上とのそれぞれにレジスト１６３を形成する。 Thereafter, as a first resist forming step, as shown in FIG. 32, on the light receiving portion 121 of the optical sensor 107 and the polysilicon film 162 to be the p + region 125, and the active layer 111 of the p-channel type thin film transistor 106, A resist 163 is formed on the polysilicon film 162 to be formed and on the polysilicon film 162 to be the channel region 112 and the LDD regions 115 and 116 of the n-channel thin film transistor 105.

この状態で、第２のイオンドーピング工程として、このレジスト１６３をマスクとして用いて、光センサ１０７のｎ+領域１２４となるポリシリコン膜１６２と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３およびドレイン領域１１４となるポリシリコン膜１６２とのそれぞれに高濃度のリン(Ｐ)をイオンドーピングしてｎ+層として、これら光センサ１０７のｎ+領域１２４とｎチャネル型の薄膜トランジスタ１０５のソース領域１１３およびドレイン領域１１４とのそれぞれを形成する。 In this state, as the second ion doping process, using this resist 163 as a mask, the polysilicon film 162 to be the n + region 124 of the optical sensor 107 and the source region 113 and the drain region of the n-channel thin film transistor 105 are used. Each of the polysilicon film 162 to be 114 is ion-doped with high-concentration phosphorus (P) to form an n + layer, so that the n + region 124 of the photosensor 107 and the source region 113 and drain of the n-channel thin film transistor 105 are formed. Each of the regions 114 is formed.

次に、図３３に示すように、レジスト１６３を除去した後、第１メタル形成工程として、ゲート絶縁膜１１７上にモリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などを成膜して第１メタル層１６４を形成する。 Next, as shown in FIG. 33, after removing the resist 163, as a first metal forming step, a molybdenum-tantalum alloy (Mo-Ta), a molybdenum-tungsten alloy (Mo-W), or the like is formed on the gate insulating film 117. To form a first metal layer 164.

この後、図３４に示すように、第１のパターニング工程として、この第１メタル層１６４をパターニングして、光センサ１０７のｐ+領域１２５となる部分およびｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分のそれぞれを開口させる。 Thereafter, as shown in FIG. 34, as a first patterning step, the first metal layer 164 is patterned to form a portion that becomes the p + region 125 of the optical sensor 107 and a source region 113 of the p-channel type thin film transistor 106. Each of the portions to be the drain region 114 is opened.

この状態で、第３のイオンドーピング工程として、このパターニングした第１メタル層１６４をマスクとして、光センサ１０７のｐ+領域１２５となる部分のポリシリコン膜１６２、およびｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分のポリシリコン膜１６２のそれぞれに高濃度のボロン(Ｂ)をイオンドーピングしてｐ+層として、光センサ１０７のｐ+領域１２５を形成する。 In this state, as a third ion doping process, using the patterned first metal layer 164 as a mask, the polysilicon film 162 in the portion that becomes the p + region 125 of the optical sensor 107 and the source of the p-channel type thin film transistor 106 are used. The p + region 125 of the photosensor 107 is formed as a p + layer by ion-doping boron (B) at a high concentration into each of the polysilicon film 162 in the region 113 and the drain region 114.

このとき、このｐチャネル型の薄膜トランジスタ１０６は、パターニングされた第１メタル層１６４がゲート電極１１８となる。 At this time, in the p-channel thin film transistor 106, the patterned first metal layer 164 becomes the gate electrode 118.

さらに、図３５に示すように、第２のパターニング工程として、この第１メタル層１６４をさらにパターニングして、光センサ１０７のｎ+領域１２４および第１の受光部１２２となる部分、およびｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６となる部分をさらに開口させる。 Further, as shown in FIG. 35, as the second patterning step, the first metal layer 164 is further patterned to form the n + region 124 and the first light receiving portion 122 of the optical sensor 107, and the n channel. The portions that become the source region 113, the drain region 114, and the LDD regions 115 and 116 of the thin film transistor 105 are further opened.

この後、第２のレジスト形成工程として、光センサ１０７のゲート電極１２６となる第１メタル層１６４を含むゲート絶縁膜１１７上にレジストマスク１６５を形成して、このレジストマスク１６５にて光センサ１０７のｎ+領域１２４、受光部１２１およびｐ+領域１２５となるポリシリコン膜１６２上を覆う。 Thereafter, as a second resist formation step, a resist mask 165 is formed on the gate insulating film 117 including the first metal layer 164 to be the gate electrode 126 of the optical sensor 107, and the optical sensor 107 is formed using the resist mask 165. The polysilicon film 162 to be the n + region 124, the light receiving portion 121 and the p + region 125 is covered.

この状態で、第４のイオンドーピング工程として、このパターニングした第１メタル層１６４およびレジストマスク１６５のそれぞれをマスクとして、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６となる部分のそれぞれに、低濃度のリンをイオンドーピングしてｎ-層として、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６と、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４とのそれぞれを形成する。 In this state, as a fourth ion doping step, using the patterned first metal layer 164 and resist mask 165 as masks, a portion to be the source region 113 and the drain region 114 of the p-channel thin film transistor 106, and n The source region 113, the drain region 114, and the LDD regions 115, 116 of the channel-type thin film transistor 105 are each ion-doped with low-concentration phosphorus to form an n − layer, thereby forming the source region 113 of the n-channel thin film transistor 105. The drain region 114 and the LDD regions 115 and 116, and the source region 113 and the drain region 114 of the p-channel type thin film transistor 106 are formed.

このとき、ｎチャネル型の薄膜トランジスタ１０５および光センサ１０７のそれぞれは、パターニングされた第１メタル層１６４がゲート電極118,126となる。さらに、光センサ１０７の受光部１２１は、ｐ-領域の低濃度不純物注入領域によって構成されてＰＩＮ型となる。 At this time, in each of the n-channel thin film transistor 105 and the optical sensor 107, the patterned first metal layer 164 becomes the gate electrodes 118 and 126. Further, the light receiving portion 121 of the optical sensor 107 is constituted by a low-concentration impurity implantation region of a p− region and becomes a PIN type.

次いで、熱活性化工程として、第１ないし第４のイオンドーピン工程にてドーピングした各不純物を活性化させるため、光センサ１０７の受光部１２１、ｎ+領域１２４およびｐ+領域１２５と、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６とのそれぞれを５００℃程度でアニールする。 Next, as the thermal activation process, in order to activate each impurity doped in the first to fourth ion doping processes, the light receiving unit 121, the n + region 124 and the p + region 125 of the optical sensor 107, and the p channel Each of the source region 113 and drain region 114 of the n-type thin film transistor 106 and the source region 113, drain region 114 and LDD regions 115 and 116 of the n-channel thin film transistor 105 are annealed at about 500 ° C.

この後、水素化工程として、これら光センサ１０７の受光部１２１、ｎ+領域１２４およびｐ+領域１２５と、各薄膜トランジスタ１０５，１０６の活性層１１１とのそれぞれが形成されたガラス基板１０３を図示しないプラズマCVD装置に挿入して、このガラス基板１０３を水素のプラズマ中にさらして水素化する。 Thereafter, as a hydrogenation step, the glass substrate 103 on which the light receiving portion 121, the n + region 124 and the p + region 125 of the photosensor 107, and the active layer 111 of the thin film transistors 105 and 106 are formed is not illustrated. The glass substrate 103 is inserted into a plasma CVD apparatus and exposed to hydrogen plasma to be hydrogenated.

この後、図３６に示すように、プラズマCVD工程として、この水素化したプラズマCVD装置と同一のプラズマCVD装置内で、光センサ１０７および薄膜トランジスタ１０５，１０６それぞれのゲート電極118,126を含むゲート絶縁膜１１７上に酸化シリコン膜などを成膜して層間絶縁膜１３１を形成する。 Thereafter, as shown in FIG. 36, as a plasma CVD process, in the same plasma CVD apparatus as the hydrogenated plasma CVD apparatus, the gate insulating film 117 including the gate electrodes 118 and 126 of the optical sensor 107 and the thin film transistors 105 and 106, respectively. A silicon oxide film or the like is formed thereon to form an interlayer insulating film 131.

次いで、図３７に示すように、この層間絶縁膜１３１にコンタクトホール132,133,134,135,136,137を形成して、光センサ１０７のｎ+領域１２４およびｐ+領域１２５と、ｐチャネル型の薄膜トランジスタ１０６およびｎチャネル型の薄膜トランジスタ１０５それぞれのソース領域１１３およびドレイン領域１１４とのそれぞれを露出させる。 Next, as shown in FIG. 37, contact holes 132, 133, 134, 135, 136, and 137 are formed in the interlayer insulating film 131, and the n + region 124 and the p + region 125 of the optical sensor 107, the p channel thin film transistor 106, and the n channel thin film transistor are formed. Each of the source region 113 and the drain region 114 is exposed.

この後、第２メタル層形成工程として、これらコンタクトホール132,133,134,135,136,137を含む層間絶縁膜１３１上の全面に第２メタル層１６６を成膜する。 Thereafter, as a second metal layer forming step, a second metal layer 166 is formed on the entire surface of the interlayer insulating film 131 including the contact holes 132, 133, 134, 135, 136, and 137.

次いで、この第２メタル層１６６をパターニングして、光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５と、ｐチャネル型の薄膜トランジスタ１０６のソース電極１４１およびドレイン電極１４２と、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１およびドレイン電極１４２とのそれぞれを形成する。 Next, the second metal layer 166 is patterned so that the n-type electrode 143, the p-type electrode 144, and the light shielding layer 145 of the optical sensor 107, the source electrode 141 and the drain electrode 142 of the p-channel thin film transistor 106, and the n-channel Each of the source electrode 141 and the drain electrode 142 of the thin film transistor 105 is formed.

次いで、パッシベーション膜形成工程として、これら光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５と、ｐチャネル型の薄膜トランジスタ１０６のソース電極１４１およびドレイン電極１４２と、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１およびドレイン電極１４２とのそれぞれを含む層間絶縁膜１３１上に窒化シリコン(ＳｉＮ)膜であるパッシベーション膜１４６を形成して、各薄膜トランジスタ１０５，１０６および光センサ１０７を完成する。 Next, as a passivation film forming step, the n-type electrode 143, the p-type electrode 144, and the light shielding layer 145 of the photosensor 107, the source electrode 141 and the drain electrode 142 of the p-channel thin film transistor 106, and the n-channel thin film transistor 105 are formed. A passivation film 146 made of a silicon nitride (SiN) film is formed on the interlayer insulating film 131 including the source electrode 141 and the drain electrode 142, thereby completing the thin film transistors 105 and 106 and the photosensor 107.

この後、図２６に示すように、このパッシベーション膜１４６にコンタクトホール１４７を形成して、ｎチャネル型の薄膜トランジスタ１０５のドレイン電極１４２を露出させる。 Thereafter, as shown in FIG. 26, a contact hole 147 is formed in the passivation film 146 to expose the drain electrode 142 of the n-channel type thin film transistor 105.

この状態で、このコンタクトホール１４７を含むパッシベーション膜１４６上に画素電極１４８を形成した後、この画素電極１４８を含むパッシベーション膜１４６上に配向膜１４９を形成してアレイ基板１０２を完成する。 In this state, a pixel electrode 148 is formed on the passivation film 146 including the contact hole 147, and then an alignment film 149 is formed on the passivation film 146 including the pixel electrode 148 to complete the array substrate 102.

次いで、このアレイ基板１０２の配向膜１４９側に、対向基板１５１の配向膜１５４側を対向させて取り付けた後、これらアレイ基板１０２の配向膜１４９と対向基板１５１の配向膜１５４との間に液晶１５５を注入して介挿させて封止して液晶表示装置１０１を完成する。 Next, after attaching the alignment film 154 side of the counter substrate 151 to the alignment film 149 side of the array substrate 102, a liquid crystal is interposed between the alignment film 149 of the array substrate 102 and the alignment film 154 of the counter substrate 151. 155 is injected, inserted, and sealed to complete the liquid crystal display device 101.

この後、この液晶表示装置１０１の対向基板１５１を挟んでアレイ基板１０２の反対側にバックライトを取り付ける。 Thereafter, a backlight is attached to the opposite side of the array substrate 102 across the counter substrate 151 of the liquid crystal display device 101.

上述したように、光センサ１０７で光電流を発生させる空乏層１６８は、受光部１２１とｎ+領域１２４との界面から、これら受光部１２１およびｎ+領域１２４のそれぞれに伸びているが、不純物濃度の低い受光部１２１側には長く伸び、不純物濃度の高いｎ+領域１２４側には余り伸びない。 As described above, the depletion layer 168 that generates a photocurrent in the optical sensor 107 extends from the interface between the light receiving unit 121 and the n + region 124 to each of the light receiving unit 121 and the n + region 124. It extends long to the light receiving portion 121 side having a low concentration, and does not extend much to the n + region 124 side having a high impurity concentration.

また、ｐ+領域１２５とゲート電極１２６との間に印加される電圧(Ｖｇｐ)が０Ｖの場合には、図３８に示すように、受光部１２１側への空乏層１６８の伸びが第１の受光部１２２ばかりではなく第２の受光部１２３の中間部まで到達する。この場合、この空乏層１６８の受光部１２１側はゲート電極１２６にて遮光され、この空乏層１６８のｎ+領域１２４側は遮光層１４５にて遮光される。 Further, when the voltage (Vgp) applied between the p + region 125 and the gate electrode 126 is 0 V, as shown in FIG. 38, the depletion layer 168 extends toward the light receiving portion 121 side as shown in FIG. It reaches not only the light receiving part 122 but also the intermediate part of the second light receiving part 123. In this case, the light receiving portion 121 side of the depletion layer 168 is shielded by the gate electrode 126, and the n + region 124 side of the depletion layer 168 is shielded by the light shielding layer 145.

一方、ｐ+領域１２５とゲート電極１２６との間に印加される電圧(Ｖｇｐ)が−５Ｖの場合には、図３９に示すように、第２の受光部１２３での電圧がｐ型電極１４４と同等(ｐ+ライク)になり、受光部１２１での空乏層１６８は第１の受光部１２２のみとなるため、この空乏層１６８の受光部１２１側およびｎ+領域１２４側のそれぞれが遮光層１４５にて遮光される。 On the other hand, when the voltage (Vgp) applied between the p + region 125 and the gate electrode 126 is −5 V, as shown in FIG. 39, the voltage at the second light receiving portion 123 is the p-type electrode 144. Since the depletion layer 168 in the light receiving portion 121 is only the first light receiving portion 122, the light receiving portion 121 side and the n + region 124 side of the depletion layer 168 are respectively light shielding layers. The light is shielded at 145.

この結果、この遮光層１４５によってｐ+領域１２５を覆う必要がなくなり、この遮光層１４５にてｐ+領域１２５を覆わずに、このｐ+領域１２５を露出させることにより、この遮光層１４５の面積を小さくできる。よって、この遮光層１４５による各画素の開口率の低下を防止できるから、高品位な表示および高性能な読み取り機能のそれぞれを両立して内蔵した液晶表示装置１０１を製造できる。 As a result, it is not necessary to cover the p + region 125 with the light shielding layer 145, and the area of the light shielding layer 145 is exposed by exposing the p + region 125 without covering the p + region 125 with the light shielding layer 145. Can be reduced. Therefore, since the aperture ratio of each pixel can be prevented from being lowered by the light shielding layer 145, the liquid crystal display device 101 incorporating both high-quality display and high-performance reading function can be manufactured.

さらに、この遮光層１４５をｎ型電極１４３およびｐ型電極１４４と同一の材料で同一工程にて形成することにより、製造工程を簡略化できる。 Further, the manufacturing process can be simplified by forming the light shielding layer 145 with the same material as the n-type electrode 143 and the p-type electrode 144 in the same process.

図４０は遮光層１４５の具体的な形成箇所の第１例を示すレイアウト図である。図４０では、薄膜トランジスタ105,106に電気的に接続される信号線１７１を利用して遮光層１４５を形成している。この場合、光センサ１０７は、各信号線１７１の下方に対向して設けられている。 FIG. 40 is a layout diagram showing a first example of a specific location where the light shielding layer 145 is formed. In FIG. 40, the light shielding layer 145 is formed using the signal line 171 electrically connected to the thin film transistors 105 and 106. In this case, the optical sensor 107 is provided opposite to the lower side of each signal line 171.

図４０の遮光層１４５は、同層に形成された信号線１７１と一体的に形成され、かつｎ型電極１４３およびｐ型電極１４４と同一材料および同一工程にて形成される。この遮光層１４５は、信号線１７１の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層１４５は、信号線１７１の長手方向に沿って伸びており、信号線１７１の中央部に設けられている。これら信号線１７１に直交して複数の補助容量線１７２、走査線１７３およびセンサ制御線１７４のそれぞれが互いに平行に離間されて配線されている。 The light shielding layer 145 in FIG. 40 is formed integrally with the signal line 171 formed in the same layer, and is formed by the same material and the same process as the n-type electrode 143 and the p-type electrode 144. The light shielding layer 145 is formed in an elongated rectangular flat plate shape in which both sides of a part of the signal line 171 are expanded in the width direction. Further, the light shielding layer 145 extends along the longitudinal direction of the signal line 171 and is provided at the center of the signal line 171. A plurality of auxiliary capacitance lines 172, scanning lines 173, and sensor control lines 174 are wired in parallel with each other so as to be orthogonal to the signal lines 171.

図４１は遮光層１４５の具体的な形成箇所の第２例を示すレイアウト図である。図４１では、光センサ１０７に電圧を供給するセンサ制御線１７４を利用して遮光層１４５を形成している。この場合、光センサ１０７は、各センサ制御線１７４の下方に対向して設けられている。 FIG. 41 is a layout diagram showing a second example of a specific location where the light shielding layer 145 is formed. In FIG. 41, the light shielding layer 145 is formed using a sensor control line 174 that supplies a voltage to the optical sensor 107. In this case, the optical sensor 107 is provided to face the lower side of each sensor control line 174.

これら各光センサ１０７の遮光層１４５は、センサ制御線１７４と一体的に形成され、かつｎ型電極１４３およびｐ型電極１４４と同一材料および同一工程にて形成される。 The light shielding layer 145 of each optical sensor 107 is formed integrally with the sensor control line 174 and is formed of the same material and the same process as the n-type electrode 143 and the p-type electrode 144.

図４１の遮光層１４５は、センサ制御線１７４の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層１４５は、センサ制御線１７４の長手方向に沿った長手方向を有しており、このセンサ制御線１７４の中央部に設けられている。 The light shielding layer 145 in FIG. 41 is formed in an elongated rectangular flat plate shape in which both sides of a part of the sensor control line 174 are expanded in the width direction. Further, the light shielding layer 145 has a longitudinal direction along the longitudinal direction of the sensor control line 174, and is provided at the center of the sensor control line 174.

図４１において、各信号線１７１がセンサ制御線１７４と交差する部分には、信号線１７１を幅方向に沿って所定の間隔で分断した分断部１７５がそれぞれ形成されている。この分断部１７５を介した各信号線１７１の長手方向における各端部には、コンタクトホール１７６が形成される。これらコンタクトホール１７６は、各信号線１７１の端部に導通して開口している。これらコンタクトホール１７６には、分断部１７５にて分断された各信号線１７１間を電気的に接続させて導通させる連結配線部１７７が形成される。この連結配線部１７７は、分断部１７５にて分断された各信号線１７１を長手方向に沿って連結させている。また、この連結配線部１７７は、信号線１７１が形成される層とは異なる層に形成される。 In FIG. 41, at each portion where each signal line 171 intersects with the sensor control line 174, a dividing portion 175 is formed by dividing the signal line 171 at a predetermined interval along the width direction. A contact hole 176 is formed at each end in the longitudinal direction of each signal line 171 via the dividing portion 175. These contact holes 176 are opened to the end portions of the signal lines 171. In the contact holes 176, connection wiring portions 177 are formed which electrically connect the signal lines 171 separated by the separation portions 175 to be electrically connected. The connecting wiring portion 177 connects the signal lines 171 cut by the dividing portion 175 along the longitudinal direction. Further, the connection wiring portion 177 is formed in a layer different from the layer in which the signal line 171 is formed.

このように、図４０および図４１では、光センサ１０７の遮光層１４５を、信号線１７１あるいはセンサ制御線１７４を利用して、これら信号線１７１あるいはセンサ制御線１７４と一体的に形成したことにより、この遮光層１４５による各画素の開口率の低下を抑制できる。このため、表示品質と読み取り性能を向上できる。 40 and 41, the light shielding layer 145 of the optical sensor 107 is formed integrally with the signal line 171 or the sensor control line 174 by using the signal line 171 or the sensor control line 174. Therefore, it is possible to suppress a decrease in the aperture ratio of each pixel due to the light shielding layer 145. For this reason, display quality and reading performance can be improved.

液晶表示装置１０１の各光センサ１０７のｎ+領域１２４に５Ｖの電圧を印加した場合(Ｖｎｐ＝５Ｖ)には、図４２に示すように、これら各光センサ１０７の遮光層１４５の電位が約２Ｖ以上では、これら光センサ１０７の受光部１２１での光電流が高い。これに対し、各光センサ１０７の遮光層１４５の電位が約２Ｖより低くなると、これら光センサ１０７の受光部１２１での光電流が低下する。 When a voltage of 5V is applied to the n + region 124 of each photosensor 107 of the liquid crystal display device 101 (Vnp = 5V), the potential of the light shielding layer 145 of each photosensor 107 is about as shown in FIG. Above 2 V, the photocurrent in the light receiving part 121 of these photosensors 107 is high. On the other hand, when the potential of the light shielding layer 145 of each photosensor 107 becomes lower than about 2V, the photocurrent in the light receiving unit 121 of these photosensors 107 decreases.

このとき、これら光センサ１０７が実際のデバイスである場合には、これら各光センサ１０７のｎ+領域１２４の電位が２．５Ｖ以上５Ｖ以下の範囲で変動する。そして、これら各光センサ１０７の遮光層１４５の電位がｎ+領域１２４の電位の変動範囲内であれば、これら光センサ１０７の光感度の低下を防止できる。 At this time, when these photosensors 107 are actual devices, the potential of the n + region 124 of each of the photosensors 107 varies in the range of 2.5V to 5V. If the potential of the light shielding layer 145 of each of the photosensors 107 is within the fluctuation range of the potential of the n + region 124, the photosensitivity of these photosensors 107 can be prevented from being lowered.

また同時に、これら光センサ１０７の遮光層１４５の電位を、これら光センサ１０７のｎ+領域１２４の電位と同一によることによって、これら光センサ１０７の遮光層１４５に与える電荷が他の電源と異なる場合に必要な新たな電源配線を設ける必要を無くすことができる。このため、これら新たな電源配線を設けることによる開口率の低下を避けることができ、アレイ基板１０２の各画素の開口率の低下を抑制できる。これらの結果、開口率を低下させることなく光感度の低下を防止できるので、高性能な読み取り機能と高品位な表示とを備えた液晶表示装置１０１を実現できる。 At the same time, when the potential of the light shielding layer 145 of these photosensors 107 is the same as the potential of the n + region 124 of these photosensors 107, the charge applied to the light shielding layer 145 of these photosensors 107 is different from other power sources. Therefore, it is possible to eliminate the necessity of providing a new power supply wiring necessary for the operation. For this reason, it is possible to avoid a decrease in the aperture ratio due to the provision of these new power supply wirings, and it is possible to suppress a decrease in the aperture ratio of each pixel of the array substrate 102. As a result, since it is possible to prevent a decrease in photosensitivity without reducing the aperture ratio, the liquid crystal display device 101 having a high-performance reading function and a high-quality display can be realized.

上記各実施の形態では、液晶表示装置１０１に用いられるアレイ基板１０２について説明したが、有機ＥＬ(ElectroLuminescence)素子に用いられる回路基板であっても、対応させて用いることができる。 In each of the above embodiments, the array substrate 102 used in the liquid crystal display device 101 has been described. However, even a circuit substrate used in an organic EL (ElectroLuminescence) element can be used correspondingly.

上記各実施の形態では、アレイ基板102に形成されるTFTはいわゆるトップゲート型（アレイ基板の上に、チャネル、ゲート絶縁膜、ゲート電極がこの順に形成されるTFT）であるとして記載した部分は、ボトムゲート型TFT（アレイ基板の上に、ゲート電極、ゲート絶縁膜、チャネルがこの順に形成されるTFTに対しても適切に変形を施すことにより適用可能である。 In each of the above embodiments, the TFT described on the array substrate 102 is a so-called top gate type (TFT in which a channel, a gate insulating film, and a gate electrode are formed in this order on the array substrate). Bottom gate type TFT (applicable by appropriately modifying a TFT in which a gate electrode, a gate insulating film, and a channel are formed in this order on an array substrate.

本発明に係る表示装置の第１の実施形態の概略構成図。1 is a schematic configuration diagram of a first embodiment of a display device according to the present invention. 画素アレイ部１の一部を示したブロック図。FIG. 3 is a block diagram showing a part of the pixel array unit 1. 図２の一部を詳細に示した回路図。FIG. 3 is a circuit diagram showing a part of FIG. 2 in detail. SRAMの内部構成を示す回路図。The circuit diagram which shows the internal structure of SRAM. 画像取込みの様子を示す図。The figure which shows the mode of image taking-in. 図３に示すフォトダイオードＤ１，Ｄ２の構造を示す断面図。FIG. 4 is a cross-sectional view showing a structure of photodiodes D1 and D2 shown in FIG. フォトダイオードＤ１，Ｄ２の上面図。The top view of photodiode D1, D2. フォトダイオードＤ１，Ｄ２の斜視図。The perspective view of photodiode D1, D2. フォトダイオードＤ１，Ｄ２内に形成される空乏層の様子を示す図。The figure which shows the mode of the depletion layer formed in photodiode D1, D2. ｐ-領域の代わりにｎ-領域を設けたフォトダイオードの断面図。Sectional drawing of the photodiode which provided n- area | region instead of p- area | region. フォトダイオードＤ１，Ｄ２の電気特性を示す図。The figure which shows the electrical property of photodiode D1, D2. フォトダイオードＤ１，Ｄ２の電気特性を示す図。The figure which shows the electrical property of photodiode D1, D2. 図６に示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図。FIG. 7 is a diagram illustrating electrical characteristics of photodiodes D1 and D2 including a p + region 46, a p− region 47, and an n + region 48 illustrated in FIG. 6. 比較のために示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図。The figure which shows the electrical property of photodiode D1, D2 which consists of the p <+> area | region 46, the p <-> area | region 47, and the n <+> area | region 48 shown for a comparison. フォトダイオードＤ１，Ｄ２の製造工程を示す図。The figure which shows the manufacturing process of photodiode D1, D2. ｎチャネルTFTの製造工程を示す図。The figure which shows the manufacturing process of n channel TFT. ｐチャネルTFTの製造工程を示す図。The figure which shows the manufacturing process of p channel TFT. Vgp=Vnpにした場合のフォトダイオードのI-V特性を示す図。The figure which shows the IV characteristic of the photodiode at the time of setting Vgp = Vnp. 表示装置の断面構造を示す断面図。Sectional drawing which shows the cross-section of a display apparatus. 本実施形態の表示装置の断面構造を示す図。The figure which shows the cross-section of the display apparatus of this embodiment. 本実施形態の表示装置の平面図。The top view of the display apparatus of this embodiment. アレイ基板２１と対向基板２４との位置関係を図６とは逆にした場合の断面図。FIG. 7 is a cross-sectional view when the positional relationship between the array substrate 21 and the counter substrate 24 is opposite to that in FIG. 6. アレイ基板２１と対向基板２４との位置関係を図６とは逆にした場合の平面図。FIG. 7 is a plan view when the positional relationship between the array substrate 21 and the counter substrate 24 is reversed from that in FIG. 6. フォトダイオードＤ１，Ｄ２の下方に金属膜からなる遮光層２０を配置した図。The figure which has arrange | positioned the light shielding layer 20 which consists of a metal film under the photodiodes D1 and D2. フォトダイオードＤ１，Ｄ２の製造工程を示す図。The figure which shows the manufacturing process of photodiode D1, D2. 本発明の液晶表示装置の第３の実施の形態を示す説明断面図である。It is explanatory sectional drawing which shows 3rd Embodiment of the liquid crystal display device of this invention. 図２６の液晶表示装置の光センサを示す説明上面図である。FIG. 27 is an explanatory top view showing an optical sensor of the liquid crystal display device of FIG. 26. 図２６の液晶表示装置の透光性基板上に非晶質半導体膜を形成した状態を示す説明断面図である。FIG. 27 is an explanatory cross-sectional view illustrating a state where an amorphous semiconductor film is formed over a light-transmitting substrate of the liquid crystal display device of FIG. 図２７の液晶表示装置の製造工程を示す工程断面図。FIG. 28 is a process cross-sectional view illustrating a manufacturing process of the liquid crystal display device of FIG. 27. 図２９に続く工程断面図。FIG. 30 is a process cross-sectional view subsequent to FIG. 29; 図３０に続く工程断面図。FIG. 31 is a process cross-sectional view following FIG. 30. 図３１に続く工程断面図。FIG. 32 is a process cross-sectional view following FIG. 31. 図３２に続く工程断面図。FIG. 33 is a process cross-sectional view following FIG. 32. 図３３に続く工程断面図。FIG. 34 is a process cross-sectional view following FIG. 33. 図３４に続く工程断面図。FIG. 35 is a process cross-sectional view following FIG. 34. 図３５に続く工程断面図。FIG. 36 is a process cross-sectional view following FIG. 35. 図３６に続く工程断面図。FIG. 37 is a process cross-sectional view following FIG. 36. 光電変換素子のｐ型電極部とゲート電極との間の電圧が０Ｖの場合の動作を示す説明斜視図。An explanatory perspective view showing operation in case a voltage between a p-type electrode part of a photoelectric conversion element and a gate electrode is 0V. 光電変換素子のｐ型電極部とゲート電極との間の電圧が−５Ｖの場合の動作を示す説明斜視図。An explanatory perspective view showing operation in case a voltage between a p type electrode part and a gate electrode of a photoelectric conversion element is -5V. 遮光層１４５の具体的な形成箇所の第１例を示すレイアウト図。The layout figure which shows the 1st example of the specific formation location of the light shielding layer 145. FIG. 遮光層１４５の具体的な形成箇所の第２例を示すレイアウト図。The layout figure which shows the 2nd example of the specific formation location of the light shielding layer 145. FIG. 遮光部の電位と光電流との関係を示す図。The figure which shows the relationship between the electric potential of a light-shielding part, and a photocurrent.

符号の説明Explanation of symbols

１画素アレイ部
２信号線駆動回路
３走査線駆動回路
４検出出力回路
１１画素ＴＦＴ
１２ａ，１２ｂセンサ
１３バッファ
３３ロジックIC
４１シリコン膜
４２半導体層
４３酸化シリコン膜
４４ゲート電極
４５酸化シリコン膜
４６ p+領域
４７ p-領域
４８ n+領域
４９コンタクト
５０アノード電極
５２カソード電極
Ｄ１，Ｄ２フォトダイオード DESCRIPTION OF SYMBOLS 1 Pixel array part 2 Signal line drive circuit 3 Scan line drive circuit 4 Detection output circuit 11 Pixel TFT
12a, 12b Sensor 13 Buffer 33 Logic IC
41 Silicon film 42 Semiconductor layer 43 Silicon oxide film 44 Gate electrode 45 Silicon oxide film 46 p + region 47 p- region 48 n + region 49 Contact 50 Anode electrode 52 Cathode electrodes D1, D2 Photodiode

Claims

縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１の半導体領域に接続される第１の電極と、
前記第３の半導体領域に接続される第２の電極と、を有し、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長いことを特徴とする表示装置。 A display element provided inside each pixel formed in the vicinity of each intersection of a signal line and a scanning line arranged in rows and columns;
A photoelectric conversion element,
The photoelectric conversion element is
First, second and third semiconductor regions disposed adjacent to each other in the horizontal direction of the substrate;
A first electrode connected to the first semiconductor region;
A second electrode connected to the third semiconductor region,
The first semiconductor region is formed by implanting a first conductivity type impurity by a first dose amount,
The third semiconductor region is formed by implanting a second conductivity type impurity by a second dose amount,
In the second semiconductor region, the first conductivity type impurity and the second conductivity type are formed so that a depletion layer spreads from a boundary with the third semiconductor region toward a boundary direction with the first semiconductor region. Impurities are formed by implanting a smaller amount than the first dose and the second dose ,
The length of the second semiconductor region in the substrate horizontal plane direction is longer than the length of the first semiconductor region and the third semiconductor region in the substrate horizontal plane direction .

前記第１、第２及び第３の半導体領域は、多結晶シリコンで形成されることを特徴とする請求項１に記載の表示装置。 It said first, second and third semiconductor regions, the display device according to claim 1, characterized in that it is formed of polycrystalline silicon.

絶縁基板上に形成される、基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１、第２及び第３の半導体領域の上面に形成される第１絶縁層と、
前記第１絶縁層の上面の一部に形成されるゲート電極と、
前記第１絶縁層及び前記ゲート電極の上面に形成される第２絶縁層と、
前記第１及び第２絶縁層の一部に形成されたコンタクトを介して、前記第１及び第３の半導体領域に接続される電極層と、を備え、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量の第３のドーズ量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長いことを特徴とする光電変換素子。 A first semiconductor region, a second semiconductor region, and a third semiconductor region, which are formed on an insulating substrate and arranged adjacent to each other in the horizontal direction of the substrate;
A first insulating layer formed on an upper surface of the first, second and third semiconductor regions;
A gate electrode formed on a part of the upper surface of the first insulating layer;
A second insulating layer formed on upper surfaces of the first insulating layer and the gate electrode;
An electrode layer connected to the first and third semiconductor regions via a contact formed in a part of the first and second insulating layers,
The first semiconductor region is formed by implanting a first conductivity type impurity by a first dose amount,
The third semiconductor region is formed by implanting a second conductivity type impurity by a second dose amount,
In the second semiconductor region, the first conductivity type impurity and the second conductivity type are formed so that a depletion layer spreads from a boundary with the third semiconductor region toward a boundary direction with the first semiconductor region. Impurities are formed by implanting a first dose amount and a third dose amount smaller than the second dose amount ,
The length of the second semiconductor region in the substrate horizontal plane direction is longer than the length of the first semiconductor region and the third semiconductor region in the substrate horizontal plane direction .

前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極は略０Ｖに設定されることを特徴とする請求項３に記載の光電変換素子。 4. The photoelectric conversion element according to claim 3 , wherein a positive bias voltage is applied to the electrode layer, and the gate electrode is set to approximately 0V.

前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には負のゲート電圧が印加されることを特徴とする請求項３に記載の光電変換素子。 The photoelectric conversion element according to claim 3 , wherein a positive bias voltage is applied to the electrode layer, and a negative gate voltage is applied to the gate electrode.

前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には温度が高くなるにつれて低下するゲート電圧が印加されることを特徴とする請求項３に記載の光電変換素子。 The photoelectric conversion element according to claim 3 , wherein a positive bias voltage is applied to the electrode layer, and a gate voltage that decreases as the temperature increases is applied to the gate electrode.

前記電極層に印加されるバイアス電圧と前記ゲート電極に印加されるゲート電圧は等しいことを特徴とする請求項３に記載の光電変換素子。 The photoelectric conversion element according to claim 3 , wherein a bias voltage applied to the electrode layer and a gate voltage applied to the gate electrode are equal.