JP4735975B2 - Modulation apparatus and method, program, and recording medium - Google Patents
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Description
本発明は、変調装置および方法、プログラム、並びに記録媒体に関し、特に他の装置に再生互換性を与えることができるようにした変調装置および方法、プログラム、並びに記録媒体に関する。 The present invention relates to a modulation device and method, a program, and a recording medium, and more particularly, to a modulation device and method, a program, and a recording medium that can provide reproduction compatibility to other devices.
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送路や記録媒体に適するように、データの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。ブロック符号とは、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（d,k;m,n;r）と表される。 When data is transmitted to a predetermined transmission path or recorded on a recording medium such as a magnetic disk, an optical disk, or a magneto-optical disk, the data is modulated so as to be suitable for the transmission path or the recording medium. A block code is known as one of such modulation methods. The block code is to block a data string into units of m × i bits (hereinafter referred to as data words) and convert the data words into code words of n × i bits according to an appropriate coding rule. This code becomes a fixed length code when i = 1, and when a plurality of i can be selected, that is, when a predetermined i in the range of 1 to imax (maximum i) is selected and converted, Become. This block-coded code is represented as a variable length code (d, k; m, n; r).
ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、例えば、連続する“１”の間に入る“０”の最小連続個数、すなわち“０”の最小ランを示し、ｋは連続する“１”の間に入る“０”の最大連続個数、すなわち“０”の最大ランを示している。 Here, i is referred to as a constraint length, and imax is r (maximum constraint length). In addition, d indicates, for example, the minimum continuous number of “0” that falls between consecutive “1” s, that is, the minimum run of “0”, and k indicates the maximum continuous of “0” that falls between consecutive “1”. The number, that is, the maximum run of “0” is shown.
ところで上述のようにして得られる符号語を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)（登録商標）では、可変長符号列より、“１”を反転とし、“０”を無反転とするNRZI(NonReturn to Zero Inverted)変調を行い、NRZI変調された可変長符号(以下、記録波形列と称する)に基づき、記録が行なわれている。これはマークエッジ記録と称される。これに対して、ISO規格の3.5inch・230MB容量の光磁気ディスク等では、記録変調された符号列が、NRZI変調されずにそのまま記録される。これはマークポジション記録と称される。現在のように高記録密度化された記録メディアでは、マークエッジ記録が多く用いられている。 By the way, when the code word obtained as described above is recorded on an optical disk, a magneto-optical disk, or the like, for example, in a compact disk (CD) or mini disk (MD) (registered trademark), “1” is obtained from a variable-length code string. NRZI (Non Return to Zero Inverted) modulation in which “0” is non-inverted, and recording is performed based on the NRZI-modulated variable length code (hereinafter referred to as a recording waveform sequence). This is called mark edge recording. On the other hand, on an ISO standard 3.5-inch / 230 MB capacity magneto-optical disk or the like, the recording-modulated code string is recorded as it is without NRZI modulation. This is called mark position recording. Mark edge recording is often used in recording media with high recording density as at present.
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度記録を行うためには、最小反転間隔Ｔminは長い方が、即ち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、即ち最大ランｋは小さい方が望ましい。またオーバーライト特性を考慮する場合にはＴmax/Ｔminは小さい方が望ましい。さらには、JitterやS/Nの点から検出窓幅Ｔw=m/nが大きいことが重要になるなど、メディアの条件と照らし合わせながら種々の変調方法が提案され、実用化されている。 When the minimum inversion interval of the recording waveform train is Tmin and the maximum inversion interval is Tmax, in order to perform high density recording in the linear velocity direction, the longer the minimum inversion interval Tmin, that is, the larger the minimum run d is. From the viewpoint of clock reproduction, it is desirable that the maximum inversion interval Tmax is shorter, that is, the maximum run k is smaller. In consideration of overwrite characteristics, it is desirable that Tmax / Tmin is small. Furthermore, various modulation methods have been proposed and put into practical use in light of the media conditions, for example, it is important that the detection window width Tw = m / n is large from the point of Jitter and S / N.
ここで具体的に、光ディスク、磁気ディスク、または光磁気ディスク等において、提案されたり、あるいは実際に使用されている変調方式をあげてみる。CDやMDで用いられるEFM符号((2,10;8,17;1)とも表記される)やDVD（Digital Versatile Disc）で用いられる8-16符号((2,10;1,2;1)とも表記される)、そしてPD(120mm650MB容量)で用いられるRLL(2,7)((2,7;m,n;r)とも表記される)は、最小ランd=2のRLL符号である。また、MD−DATA２あるいはISO規格の3.5inchMO(640MB容量)で用いられるRLL(1,7)((1,7;2,3;r)とも表記される)は、最小ランｄ＝１のRLL符号である。この他、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等の記録再生ディスク装置においては、最小マークの大きさや、変換効率のバランスの取れた、最小ランｄ＝１のRLL符号（Run Length Limited code）がよく用いられている。 Here, specifically, modulation schemes proposed or actually used in optical disks, magnetic disks, magneto-optical disks, and the like will be listed. EFM code used in CD and MD (also expressed as (2,10; 8,17; 1)) and 8-16 code ((2,10; 1,2; 1) used in DVD (Digital Versatile Disc) ) And RLL (2,7) (also referred to as (2,7; m, n; r)) used in PD (120mm 650MB capacity) is an RLL code with minimum run d = 2 is there. RLL (1,7) (also expressed as (1,7; 2,3; r)) used in MD-DATA2 or ISO standard 3.5inchMO (640MB capacity) is the RLL with the minimum run d = 1 Sign. In addition, in a recording / reproducing disk device such as an optical disk or a magneto-optical disk having a high recording density that is currently being developed and researched, an RLL code with a minimum run d = 1 in which the size of the minimum mark and the conversion efficiency are balanced. (Run Length Limited code) is often used.
可変長の RLL(1,7)符号の変調テーブルは、例えば以下のようなテーブルである。
＜表１＞
RLL(1,7) : (d,k;m,n;r) = (1,7;2,3;2)
データパターン 符号パターン
ｉ＝１ 11 00x
10 010
01 10x
ｉ＝２ 0011 000 00x
0010 000 010
0001 100 00x
0000 100 010
The modulation table of the variable length RLL (1,7) code is, for example, the following table.
<Table 1>
RLL (1,7): (d, k; m, n; r) = (1,7; 2,3; 2)
Data pattern Code pattern i = 1 11 00x
10 010
01 10x
i = 2 0011 000 00x
0010 000 010
0001 100 00x
0000 100 010
ここで変調テーブル内の記号ｘは、次に続くチャネルビットが“０”であるときに“１”とされ、また次に続くチャネルビットが“１”であるときに“０”とされる。最大拘束長ｒは２である。 Here, the symbol x in the modulation table is “1” when the next channel bit is “0”, and is “0” when the next channel bit is “1”. The maximum constraint length r is 2.
可変長RLL(1,7)のパラメータは(1,7;2,3,2)であり、記録波形列のビット間隔をＴとすると、(ｄ＋１)Ｔで表される最小反転間隔Ｔminは２(=1+1)Ｔとなる。データ列のビット間隔をＴdataとすると、この(m/n)×２で表される最小反転間隔Ｔminは1.33(=(2/3)×2)Ｔdataとなる。また(ｋ＋１)Ｔで表される最大反転間隔Ｔmaxは、Ｔmax = ８(=7+1)Ｔ(=(m/n)×８Ｔdata = (2/3)×８Ｔdata = 5.33Ｔdata) である。さらに検出窓幅Ｔwは(m/n)×Ｔdataで表され、その値は、Ｔw = 0.67(=2/3)Ｔdata となる。 The parameter of the variable length RLL (1,7) is (1,7; 2,3,2), and the minimum inversion interval Tmin represented by (d + 1) T is 2 when the bit interval of the recording waveform sequence is T. (= 1 + 1) T. Assuming that the bit interval of the data string is Tdata, the minimum inversion interval Tmin represented by (m / n) × 2 is 1.33 (= (2/3) × 2) Tdata. The maximum inversion interval Tmax represented by (k + 1) T is Tmax = 8 (= 7 + 1) T (= (m / n) × 8Tdata = (2/3) × 8Tdata = 5.33Tdata). Further, the detection window width Tw is expressed by (m / n) × Tdata, and its value is Tw = 0.67 (= 2/3) Tdata.
ところで、表１のRLL(1,7)による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下、３Ｔ，４Ｔ，５Ｔ，６Ｔ，…の順に多い。そして最小ラン（Ｔmin）である２Ｔが繰り返した場合、即ちエッジ情報が早い周期で多く発生することは、クロック再生には有利となる場合が多い。 By the way, in the channel bit string modulated by RLL (1, 7) in Table 1, the frequency of occurrence is 2T, which is Tmin, and the following is the order of 3T, 4T, 5T, 6T,. When 2T, which is the minimum run (Tmin), is repeated, that is, when a large amount of edge information is generated in an early cycle, it is often advantageous for clock recovery.
ところが、例えば光ディスクの記録再生において、さらに記録線密度を高くしていった場合、最小ランは、エラーが発生しやすい部位となる。なぜなら、ディスク再生時において、最小ランの波形出力は、他のランよりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。またさらに、高記録線密度における、最小マークの連続した記録再生は、ノイズ等の外乱の影響も受けやすく、従ってデータ再生誤りを起こしやすくなる。この時のデータ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。 However, for example, when the recording linear density is further increased in recording / reproducing of an optical disc, the minimum run is a portion where an error is likely to occur. This is because the waveform output of the minimum run is smaller than that of other runs during disk reproduction, and is easily affected by, for example, defocusing or tangential tilt. Furthermore, continuous recording / reproduction of the minimum mark at a high recording linear density is easily affected by disturbances such as noise, and therefore, data reproduction errors are likely to occur. As a data reproduction error pattern at this time, there is a case in which an error is caused by a simultaneous shift from the first edge to the last edge of consecutive minimum marks. That is, the generated bit error length propagates from the beginning to the end of the continuous section of the minimum run. Therefore, the problem that the error propagation becomes long appears.
高線密度にデータを記録再生する場合の安定化のためには、最小ランの連続を制限することが効果的である。 For stabilization when data is recorded / reproduced at a high linear density, it is effective to limit the continuation of the minimum run.
一方、記録媒体へのデータの記録、あるいはデータの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に低域成分が含まれていると、例えば、ディスク装置のサーボ制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って変調符号は、低域成分がなるべく抑制されている方が望ましい。 On the other hand, when recording data on a recording medium or transmitting data, encoding modulation suitable for the recording medium or the transmission path is performed. If these modulation codes include a low-frequency component, for example, In addition, various error signals such as tracking errors in servo control of the disk device are likely to fluctuate or jitter is likely to occur. Therefore, it is desirable for the modulation code to suppress the low frequency component as much as possible.
低域成分を抑制する方法として、DSV(Digital Sum Value)制御がある。DSVとは、チャネルビット列をNRZI化（すなわちレベル符号化）して記録符号列とし、そのビット列（データのシンボル）の“１”を「＋１」、“０”を「−１」として、符号を加算していったときのその総和を意味する。DSVは記録符号列の低域成分の目安となる。DSVの正負のゆれの絶対値を小さくすること、すなわちDSV制御を行うことは、記録符号列の直流成分を除き、低域成分を抑制することになる。 There is a DSV (Digital Sum Value) control as a method for suppressing the low frequency component. The DSV is a recording code string obtained by converting a channel bit string into NRZI (that is, level coding), and the bit string (data symbol) is set to “+1” and “0” to “−1”. It means the sum when adding up. DSV is a measure of the low frequency component of the recording code string. Decreasing the absolute value of the positive / negative fluctuation of the DSV, that is, performing the DSV control, suppresses the low-frequency component except for the DC component of the recording code string.
前記表１に示した、可変長RLL(1,7)テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現される（例えば、特許文献１）。 The modulation codes according to the variable length RLL (1,7) table shown in Table 1 are not subjected to DSV control. In such a case, DSV control is performed by performing DSV calculation at a predetermined interval in the encoded sequence (channel bit sequence) after modulation, and inserting the predetermined DSV control bits into the encoded sequence (channel bit sequence). This is realized (for example, Patent Document 1).
チャネルビット列内に挿入するDSV制御ビット数は、最小ランｄによって決まる。ｄ＝１の時、最小ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合、必要なビット数は２(＝ｄ＋1)チャネルビットである。また最大ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合に必要となるビット数は４(＝2×(ｄ＋1))チャネルビットである。これらよりも少ないチャネルビットでDSV制御を行うと、挟まれる前後のパターンによって、DSV制御できない場合が発生する。 The number of DSV control bits to be inserted into the channel bit string is determined by the minimum run d. When d = 1, DSV control bits are inserted at arbitrary positions in the codeword so as to keep the minimum run, the required number of bits is 2 (= d + 1) channel bits. Further, the number of bits required to insert a DSV control bit at an arbitrary position in the codeword so as to keep the maximum run is 4 (= 2 × (d + 1)) channel bits. If DSV control is performed with fewer channel bits, DSV control may not be possible depending on the pattern before and after being sandwiched.
(d,k;m,n) = (1,7;2,3)である RLL(1,7)符号において、前記DSV制御ビットを、変換率と合わせて、データに換算すると、
４チャネルビット×２／３ ＝ ８／３ ＝ ２．６７データ相当（2.67 Ｔdata）
になる。
In the RLL (1,7) code in which (d, k; m, n) = (1,7; 2,3), when the DSV control bit is converted into data together with the conversion rate,
4 channel bits x 2/3 = 8/3 = 2.67 data equivalent (2.67 Tdata)
become.
ところでDSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。 By the way, the DSV control bit is basically a redundant bit. Therefore, from the viewpoint of code conversion efficiency, it is better to have as few DSV control bits as possible.
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。 Furthermore, it is preferable that the minimum run d and the maximum run k do not change depending on the inserted DSV control bit. This is because if (d, k) changes, the recording / reproducing characteristics are affected.
ただし、実際のRLL符号においては、最小ランは記録再生特性への影響が大きいために、必ず守られる必要があるが、最大ランについては必ずしも守られてはいない。場合によっては最大ランを破るパターンを同期パターンに用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の8-16符号における最大ランは11Ｔだが、同期パターン部分において最大ランを超える14Ｔを与え、同期パターンの検出能力を上げている。 However, in an actual RLL code, since the minimum run has a great influence on the recording / reproducing characteristics, it must be protected, but the maximum run is not always protected. In some cases, there is a format that uses a pattern that breaks the maximum run as a synchronization pattern. For example, the maximum run in the 8-16 code of DVD (Digital Versatile Disk) is 11T, but 14T exceeding the maximum run is given in the sync pattern portion to increase the detection capability of the sync pattern.
以上を踏まえて本発明者等は、(d,k)=(1,7)で、さらに高記録密度に対応した変調方式として、表２の1,7PP符号を先に提案した（例えば、特許文献２参照）。
＜表２＞
1,7PP : (d,k;m,n;r) = (1,7;2,3;4)
データパターン 符号パターン
11 *0*
10 001
01 010
0011 010 100
0010 010 000
0001 000 100
000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
110111 001 000 000(next010)
00001000 000 100 100 100
00000000 010 100 100 100
if xx1 then *0* = 000
xx0 then *0* = 101
=============================
Sync & Termination
#01 001 000 000 001 000 000 001 (24 channel bits)
# = 0 not terminate case
# = 1 terminate case
Termination table
00 000
0000 010 100
110111 001 000 000(next010):
When next channel bits are '010',
convert '11 01 11' to '001 000 000'.
Based on the above, the present inventors previously proposed the 1,7PP code in Table 2 as a modulation scheme corresponding to a higher recording density with (d, k) = (1,7) (for example, patents). Reference 2).
<Table 2>
1,7PP: (d, k; m, n; r) = (1,7; 2,3; 4)
Data pattern Code pattern
11 * 0 *
10 001
01 010
0011 010 100
0010 010 000
0001 000 100
000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
110111 001 000 000 (next010)
00001000 000 100 100 100
00000000 010 100 100 100
if xx1 then * 0 * = 000
xx0 then * 0 * = 101
=============================
Sync & Termination
# 01 001 000 000 001 000 000 001 (24 channel bits)
# = 0 not terminate case
# = 1 terminate case
Termination table
00 000
0000 010 100
110111 001 000 000 (next010):
When next channel bits are '010',
convert '11 01 11 'to' 001 000 000 '.
表２の変調テーブルは、変換パターンとして、それがないと変換処理ができない基礎パターン（（11）から（000000）までのデータパターンよりなる変換パターン）、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理が実現する置換パターン（（110111），（00001000），（00000000）のデータパターンよりなる変換パターン）、および、データ列を任意の位置で終端させるための終端パターン（（00），（0000）のデータパターンよりなる変換パターン）を有している。 The modulation table in Table 2 is a basic pattern (a conversion pattern consisting of data patterns from (11) to (000000)) that cannot be converted without it as a conversion pattern, and conversion processing is possible without it. However, by doing so, a replacement pattern (a conversion pattern consisting of data patterns (110111), (00001000), and (00000000)) that realizes more effective conversion processing, and the data string is terminated at an arbitrary position. Terminal patterns (conversion patterns composed of data patterns (00) and (0000)).
また、表２は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に不確定符号（＊で表される符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表２において、変換する２データパターンが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”の符号パターンが選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、データパターン（11）は、符号パターン“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、データパターン（11）は、符号パターン“101”に変換される。 In Table 2, the minimum run d = 1 and the maximum run k = 7, and the elements of the basic pattern include an indeterminate code (a code represented by *). The indeterminate code is determined to be “0” or “1” so as to protect the minimum run d and the maximum run k regardless of the codeword string immediately before and immediately after. That is, in Table 2, when the two data patterns to be converted are (11), the code pattern of “000” or “101” is selected according to the code word string (channel bit string) immediately before that, and converted to one of them. Is done. For example, when one channel bit of the immediately preceding code word string is “1”, the data pattern (11) is converted to the code pattern “000” in order to protect the minimum run d, and 1 of the immediately preceding code word string. When the channel bit is “0”, the data pattern (11) is converted into the code pattern “101” so that the maximum run k is protected.
表２の変調テーブルの基礎パターンは可変長構造を有している。すなわち、拘束長ｉ＝１における基礎パターンは、必要数の４つ（2^m = 2^2 = 4）よりも少ない３つ（*0*，001，010の３つ）で構成されている。その結果、データ列を変換する際に、拘束長ｉ＝１だけでは変換出来ないデータ列が存在することになる。結局、表２において、全てのデータ列を変換するには（変調テーブルとして成り立つためには）、拘束長ｉ＝３までの基礎パターンを参照する必要がある。 The basic pattern of the modulation table in Table 2 has a variable length structure. In other words, the basic pattern in the constraint length i = 1 is composed of three (* 0 *, 001, and 010), which is smaller than the required number (2 ^ m = 2 ^ 2 = 4). . As a result, there is a data string that cannot be converted only with the constraint length i = 1 when the data string is converted. After all, in Table 2, in order to convert all the data strings (in order to hold as a modulation table), it is necessary to refer to the basic pattern up to the constraint length i = 3.
また、表２の変調テーブルは、最小ランｄの連続を制限する置換パターンを持っているため、データパターンが（110111）である場合、さらに後ろに続く符号語列が参照され、それが“010”であるとき、この６データパターン符号パターン“001 000 000”に置き換えられる。また、このデータパターンは、後ろに続く符号語列が“010”以外である場合、２データ単位（（11），（01），（11））で符号パターンに変換されるので、符号語“*0* 010 *0*”に変換される。これによって、データを変換した符号語列は、最小ランの連続が制限され、最大でも６回までの最小ラン繰り返しとなる。 Further, since the modulation table of Table 2 has a replacement pattern that restricts the continuation of the minimum run d, when the data pattern is (110111), the codeword string that follows is referred to, which is “010”. Is replaced with the six data pattern code pattern “001 000 000”. Also, this data pattern is converted into a code pattern in units of two data ((11), (01), (11)) when the code word string that follows is other than “010”. * 0 * 010 * 0 * ”is converted. As a result, the code word string obtained by converting the data is limited to the minimum run continuation, and the maximum run repeats up to 6 times at the maximum.
そして表２の変調テーブルは、最大拘束長ｒ＝４である。拘束長ｉ＝４の変換パターンは、最大ランｋ＝７を実現するための、置換パターン（最大ラン保証パターン）で構成されている。すなわち、データパターン（00001000）は、符号パターン“000 100 100 100”に変換され、データパターン（00000000）は、符号パターン“010 100 100 100”に変換されるように構成されている。そしてこの場合においても、最小ランｄ＝１は守られている。 The modulation table of Table 2 has a maximum constraint length r = 4. The conversion pattern with the constraint length i = 4 is composed of a replacement pattern (maximum run guarantee pattern) for realizing the maximum run k = 7. That is, the data pattern (00001000) is converted to the code pattern “000 100 100 100”, and the data pattern (00000000) is converted to the code pattern “010 100 100 100”. Also in this case, the minimum run d = 1 is maintained.
さらに表２は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる際には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となる。また終端パターンが用いられなかった時は、“０”となる。なお、表２における同期パターンは、上述の終端パターン使用識別ビットと、同期パターン検出のために、最大ランｋ＝７を超えるｋ＝８の符号パターンを２回繰り返し、合計24符号語で構成してある。 Further, in Table 2, when a data string is terminated at an arbitrary position in order to sandwich a synchronization pattern, the termination pattern is used when the data string is terminated at (00) or (0000). In the synchronization pattern to be inserted, the first code word is the termination pattern use identification bit, and when the termination pattern is used, the first code word of the immediately following synchronization pattern string is “1”. When no termination pattern is used, “0” is set. The synchronization pattern in Table 2 consists of the above-mentioned termination pattern use identification bit and the code pattern of k = 8 exceeding the maximum run k = 7 twice for detection of the synchronization pattern, and is composed of a total of 24 code words. It is.
ところで表２の変換パターンは、データパターンの要素としての「１」の個数を２で割った時の余りと、変換される符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれの要素としての「１」の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、“010 100 000”の符号パターンに対応しているが、それぞれ「１」の個数は、データパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。 By the way, the conversion pattern of Table 2 is obtained by dividing the number of “1” as an element of the data pattern by 2 and the number of “1” as the element of the code pattern to be converted by 2. The remainder has a conversion rule in which either 1 or 0 is the same (the number of “1” in each corresponding element is an odd number or an even number). For example, the data pattern (000001) in the conversion pattern corresponds to the code pattern “010 100 100”, but the number of “1” as each element is one in the data pattern and the corresponding code. In the pattern, the number is 3, and the remainder when divided by 2 is equal to 1 (odd number). Similarly, the data pattern (000000) of the conversion patterns corresponds to the code pattern “010 100 000”, but the number of “1” s is 0 for the data pattern and 0 for the corresponding code pattern, respectively. There are two, and when both are divided by 2, the remainder is equal to 0 (even number).
次に、DSV制御を行う方法について述べる。表１のRLL(1,7)符号のような、変調テーブルにDSV制御が行われていない場合における従来のDSV制御は、例えば、データ列を変調した後、変調後のチャネルビット列に、所定の間隔で、DSV制御ビットを少なくとも（ｄ＋１）ビットだけ付加することで行われた。表２のような変調テーブルにおいても、従来と同様にDSV制御を行うことが出来るが、表２における、データパターンと符号パターンの関係を生かして、さらに効率良くDSV制御を行うことができる。即ち、変調テーブルが、データパターンの要素としての「１」の個数と符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一となるような変換規則を持っている時、前記のようにチャネルビット列内に、「反転」を表す“１”、あるいは「非反転」を表す“０”のDSV制御ビットを挿入することは、データビット列内に、「反転」するならば（１）の、「非反転」ならば（０）の、それぞれDSV制御ビットを挿入することと等価となる。 Next, a method for performing DSV control will be described. Conventional DSV control in the case where DSV control is not performed in the modulation table, such as the RLL (1,7) code in Table 1, is performed by, for example, modulating a data string and then adding a predetermined value to a channel bit string after modulation. This was done by adding at least (d + 1) bits of DSV control bits at intervals. Even in the modulation table as shown in Table 2, DSV control can be performed in the same manner as in the prior art. However, DSV control can be performed more efficiently by utilizing the relationship between the data pattern and the code pattern in Table 2. That is, in the modulation table, the remainder when the number of “1” as the element of the data pattern and the number of “1” as the element of the code pattern are divided by 2 is equal to 1 or 0. When having a conversion rule, inserting a DSV control bit of “1” indicating “inverted” or “0” indicating “non-inverted” into the channel bit string as described above is included in the data bit string. If “inverted”, it is equivalent to inserting a DSV control bit of (1), and if “non-inverted”, (0).
例えば表２において、データ変換する３ビットが（001）と続いたときに、その後ろにおいてDSV制御ビットを挾むものとすると、データは、（001−x）（xは１ビットで、「０」又は「１」）となる。ここでｘに「０」を与えれば、表２の変調テーブルで、
データパターン 符号パターン
0010 010 000
の変換が行われ、また、「１」を与えれば、
データパターン 符号パターン
0011 010 100
の変換が行われる。符号語列をNRZI化して、レベル符号列を生成すると、これらは
データパターン 符号パターン レベル符号列
0010 010 000 011111
0011 010 100 011000
となり、レベル符号列の最後の３ビットが相互に反転している。このことは、DSV制御ビットｘの（１）と（０）を選択することによって、データ列内においても、DSV制御が行えることを意味する。
For example, in Table 2, when 3 bits to be converted are followed by (001) and a DSV control bit is included after that, the data is (001−x) (x is 1 bit, “0” or “1”). Here, if “0” is given to x, in the modulation table of Table 2,
Data pattern Code pattern
0010 010 000
Is converted, and if "1" is given,
Data pattern Code pattern
0011 010 100
Conversion is performed. When the codeword string is converted to NRZI and the level code string is generated, these are the data pattern code pattern level code string
0010 010 000 011111
0011 010 100 011000
Thus, the last 3 bits of the level code string are mutually inverted. This means that the DSV control can be performed in the data string by selecting (1) and (0) of the DSV control bit x.
DSV制御による冗長度を考えると、データ列内の１ビットでDSV制御を行うということは、チャネルビット列で表現すれば、表２の変換率(m:n=2:3)より、1.5チャネルビットでDSV制御を行っていることに相当する。一方、表１のようなRLL(1,7)テーブルにおいてDSV制御を行うためには、チャネルビット列においてDSV制御を行う必要があるが、この時最小ランを守るためには、少なくとも２チャネルビットが必要であり、表２のDSV制御と比較すると、冗長度がより大きくなってしまう。換言すれば、表２のテーブル構造を持つ時、データ列内でDSV制御を行うことで、効率よくDSV制御を行うことができる。 Considering the redundancy by DSV control, DSV control with 1 bit in the data string is 1.5 channel bits from the conversion rate (m: n = 2: 3) in Table 2 when expressed in channel bit string. This is equivalent to performing DSV control. On the other hand, in order to perform DSV control in the RLL (1,7) table as shown in Table 1, it is necessary to perform DSV control in the channel bit string. At this time, in order to keep the minimum run, at least 2 channel bits are required. This is necessary, and the degree of redundancy is greater when compared with the DSV control in Table 2. In other words, when the table structure of Table 2 is used, DSV control can be performed efficiently by performing DSV control within the data string.
以上に説明した(d,k)=(1,7)の最小ランと最大ランを持った、高記録密度に対応した表２の変調テーブルは、例えば高密度光ディスクシステムである、Blu-ray Disc ReWritable ver1.0 （登録商標）におけるフォーマットとして採用されている。 The modulation table of Table 2 corresponding to a high recording density having the minimum run and the maximum run of (d, k) = (1, 7) described above is, for example, a Blu-ray Disc which is a high-density optical disc system. It is adopted as a format in ReWritable ver1.0 (registered trademark).
そして、今後さらなる高記録密度に対して、具体的に例えば、高密度光ディスクに対するさらなる高密度規格に対して、変調方式においても、さらに安定したシステムが要求されている。 Further, in the future, there is a demand for a more stable system even in the modulation system for a higher recording density, specifically, for example, a higher density standard for a high density optical disk.
その際、既に商品化されている Blu-ray Disc ReWritable ver1.0 に対し、従来の (1,7)PP符号と同様なパラメータであり、かつ同様な変調テーブルの構成で、より安定したシステムを実現する変調方式が実現すれば、従来の設計技術を流用することが出来るので、ハードウエア設計時の設計リスクを低減することができる。 At that time, compared to the already commercialized Blu-ray Disc ReWritable ver1.0, a more stable system with the same parameters as the conventional (1,7) PP code and the same modulation table configuration. If the modulation scheme to be realized is realized, the conventional design technique can be used, and the design risk at the time of hardware design can be reduced.
ところで、新たな変換テーブルが開発された場合、その新たな変換テーブルで変換された符号を復調する新たな復調装置により、従来の変換テーブルで変換した符号を復調することができるように考慮することが多いが、逆に、新たな変換テーブルで変換された符号を、従来の変換テーブルで変換した符号を復調する従来の復調装置で復調することはできなかった。 By the way, when a new conversion table is developed, consideration should be given so that the code converted by the conventional conversion table can be demodulated by a new demodulator that demodulates the code converted by the new conversion table. However, conversely, the code converted by the new conversion table cannot be demodulated by the conventional demodulator that demodulates the code converted by the conventional conversion table.
本発明は、このような状況に鑑みてなされたものであり、他の変調テーブルで変調された符号を再生する装置との再生互換性を確保することができるようにするものである。 The present invention has been made in view of such a situation, and is intended to ensure reproduction compatibility with an apparatus that reproduces a code modulated by another modulation table.
本発明の側面は、第１のデータパターンと第１の符号パターンが対応付けられている第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換手段と、前記第１の変換手段により変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出する検出手段と、前記第２の符号パターンの使用頻度を検出し、前記第２の符号パターンの変換処理を制御する制御情報を前記使用頻度に従って生成する検出処理手段と、前記制御情報を用いて、前記個別変換符号パターンを前記第２の符号パターンに変換する第２の変換手段とを備え、前記検出処理手段は、前記第２の符号パターンの、所定のECCブロック内における使用頻度を検出し、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限する変調装置である。 According to an aspect of the present invention, according to a first table in which a first data pattern and a first code pattern are associated with each other, a portion that matches the first data pattern of input data is associated with the first data pattern. A second data pattern associated with the second code pattern in the second table from the first conversion means for converting to the first code pattern and the code pattern converted by the first conversion means; Detection means for detecting an individual conversion code pattern generated by individually converting into a code pattern; and control information for detecting a use frequency of the second code pattern and controlling a conversion process of the second code pattern. Detection processing means for generating according to the use frequency; and second conversion means for converting the individual conversion code pattern into the second code pattern using the control information. Wherein the detection processing means of the second code pattern, to detect the usage in a given ECC block, further, the frequency of use, within a range capable of error correction within the predetermined ECC block This is a modulation device that limits the value so as not to be larger than a predetermined reference value corresponding to the value .
前記検出処理手段は、前記使用頻度があらかじめ定めた基準値より大きくならないように、前記個別変換符号パターンを前記第２の符号パターンに変換するための制御を行うことができる。 The detection processing means can perform control for converting the individual conversion code pattern into the second code pattern so that the use frequency does not become larger than a predetermined reference value.
前記検出処理手段は、前記第２の符号パターンの、所定のECCブロック内における使用頻度を検出し、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限することができる。 The detection processing means detects the use frequency of the second code pattern in a predetermined ECC block, and the use frequency is set to a value within a range in which error correction can be performed in the predetermined ECC block. It can be limited so as not to be larger than the corresponding predetermined reference value.
前記第１のテーブルは、再生互換性をとる他のテーブルの一部に対応するテーブルとすることができる。 The first table may be a table corresponding to a part of another table having reproduction compatibility.
前記検出手段は、さらに再生互換性をとる他のテーブルであって、前記第1のテーブルに含まれないテーブルにおいて第３の符号パターンに対応付けられている第３のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出して、前記第３の符号パターンの変換処理を制御する制御情報を生成し、前記第２の変換手段は、さらに前記第３の符号パターンの変換処理を制御する制御情報を用いて、前記第３のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを前記第３の符号パターンに変換することができる。 The detection means is another table for further reproducing compatibility, and the third data pattern associated with the third code pattern in a table not included in the first table is individually coded. And detecting control information for converting the third code pattern, and generating control information for controlling the conversion process of the third code pattern. Using the control information for controlling the conversion process, an individual conversion code pattern generated by individually converting the third data pattern into a code pattern can be converted into the third code pattern.
前記変調装置により変調された信号を記録媒体に記録することができる。 The signal modulated by the modulation device can be recorded on a recording medium.
また本発明の側面は、第１のデータパターンと第１の符号パターンが対応付けられている第１のテーブルに従って、入力されたデータの前記第１のデータパターンと一致する部分を、対応する前記第１の符号パターンに変換する第１の変換ステップと、前記第１の変換ステップの処理により変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出する検出ステップと、前記第２の符号パターンの使用頻度を検出し、前記第２の符号パターンの変換処理を制御する制御情報を前記使用頻度に従って生成する検出処理ステップと、前記制御情報を用いて、前記個別変換符号パターンを前記第２の符号パターンに変換する第２の変換ステップとを含み、前記検出処理ステップでは、前記第２の符号パターンの、所定のECCブロック内における使用頻度が検出され、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限される変調方法またはプログラムである。 In addition, according to the aspect of the present invention, according to the first table in which the first data pattern and the first code pattern are associated with each other, the corresponding portion of the input data corresponding to the first data pattern is From the first conversion step for converting to the first code pattern and the code pattern converted by the processing of the first conversion step, the second code associated with the second code pattern in the second table A detection step of detecting an individual conversion code pattern generated by individually converting a data pattern into a code pattern, and a frequency of use of the second code pattern are detected, and a conversion process of the second code pattern is controlled. A detection processing step of generating control information according to the use frequency; and the individual conversion code pattern is converted into the second code pattern using the control information. And a second conversion step of converting the detection processing step, the second code pattern is detected frequency of use within a predetermined ECC blocks, furthermore, the frequency of use, the predetermined ECC block The modulation method or program is limited so as not to exceed a predetermined reference value corresponding to a value within a range in which error correction is possible .
本発明の側面においては、第１のデータパターンと第１の符号パターンが対応付けられている第１のテーブルに従って、入力されたデータの第１のデータパターンと一致する部分が、対応する第１の符号パターンに変換される。変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンが検出される。また、検出処理手段またはステップでの第２の符号パターンの使用頻度に従った制御情報に基づいて、個別変換符号パターンが第２の符号パターンに変換される。そして、第２の符号パターンの、所定のECCブロック内における使用頻度が検出され、さらに、使用頻度が、所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限される。 In the aspect of the present invention, according to the first table in which the first data pattern and the first code pattern are associated with each other, the portion corresponding to the first data pattern of the input data corresponds to the first Is converted into a code pattern. From the converted code pattern, an individual conversion code pattern generated by individually converting the second data pattern associated with the second code pattern in the second table into a code pattern is detected. Further, the individual conversion code pattern is converted into the second code pattern based on the control information according to the use frequency of the second code pattern in the detection processing means or step. Then, the use frequency of the second code pattern within the predetermined ECC block is detected, and the use frequency corresponds to a value within a range in which error correction is possible within the predetermined ECC block. Limited to not be larger.
本発明の側面によれば、他の装置に再生互換性を与えることができる。 According to the aspect of the present invention, reproduction compatibility can be given to other devices.
以下に本発明の実施の形態を説明する。 You description of the embodiments of the present invention are described below.
以下、本発明の実施の形態について説明する。以後、変換前のデータ列（データパターン）を（000011）のように（ ）で区切って表し、変換後のチャネルビット列（符号パターン）を“000 100 100”のように“ ”で区切って表す。また、本明細書において、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)である可変長符号であり、さらに、最小ランの連続する回数を制限し、かつ、最小ラン及び最大ランを守りながら、効率の良いDSV制御ビットで、完全なDSV制御を行う変換テーブルを持つ符号を、1,7PP符号（PP : Parity-preserve Prohibit-repeated-minimum-transition-runlength ）と呼ぶ。 Embodiments of the present invention will be described below. Hereinafter, the data string (data pattern) before conversion is delimited by () as (000011), and the channel bit string (code pattern) after conversion is delimited by “” as “000 100 100”. Further, in this specification, it is a variable length code in which the minimum run d = 1, the maximum run k = 7, and the conversion rate (m: n) = (2: 3). A code with a conversion table that performs complete DSV control with efficient DSV control bits while restricting and protecting the minimum and maximum runs, is a 1,7PP code (PP: Parity-preserve Prohibit-repeated-minimum -transition-runlength).
以下の表３は、本発明の一実施の形態としての変調テーブルを表す。 Table 3 below shows a modulation table as an embodiment of the present invention.
＜表３＞
1,7PP-rmtr5_code. rev.11 RLL(1,7;2,3;5)
データパターン 符号パターン
ｉ＝１ 11 *0*
10 001
01 010
ｉ＝２ 0011 010 100
0010 010 000
0001 000 100
ｉ＝３ 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
ｉ＝４ 00001000 000 100 100 100
00000000 010 100 100 100
ｉ＝３ 110111 001 000 000(next010)
ｉ＝４ 01110111 (pre1)010 000 000 101(not010)
ｉ＝５ 1001110111 $0$ 010 000 000 101(not010)
If xx1 then *0* = 000
xx0 then *0* = 101
If x10 or x01 then $0$ = 000
x00 then $0$ = 101
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case
Termination table
00 000
0000 010 100
<Table 3>
1,7PP-rmtr5_code.rev.11 RLL (1,7; 2,3; 5)
Data pattern Code pattern i = 1 11 * 0 *
10 001
01 010
i = 2 0011 010 100
0010 010 000
0001 000 100
i = 3 000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
i = 4 00001000 000 100 100 100
00000000 010 100 100 100
i = 3 110111 001 000 000 (next010)
i = 4 01110111 (pre1) 010 000 000 101 (not010)
i = 5 1001110111 $ 0 $ 010 000 000 101 (not010)
If xx1 then * 0 * = 000
xx0 then * 0 * = 101
If x10 or x01 then $ 0 $ = 000
x00 then $ 0 $ = 101
Sync & Termination
# 01 010 000 000 010 000 000 010 yyy yyy (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0 not terminate case
# = 1 terminate case
Termination table
00 000
0000 010 100
表３の変換テーブルは、そのまま適用して符号語列を発生させた時、その符号語列は、最小ランｄ＝１、最大ランｋ＝７、FS（フレームシンク）の最大ランｋ＝８、そして最小ランの連続は、５回までに制限されたものとなる。 When the conversion table of Table 3 is applied as it is to generate a codeword string, the codeword string has the minimum run d = 1, the maximum run k = 7, the maximum run k = 8 of FS (frame sync), The minimum run is limited to 5 times.
なお、符号パターン“001 000 000”(next010)は、符号パターン“001 000 000”の次の符号パターンが“010”である場合に変換が行われることを意味する。符号パターン“(pre1)010 000 000 101(not010)”の(pre1)は、直前の符号が“１”である場合に変換が行われることを意味し、(not010)は、直後の符号が“010”でない場合に変換が行われることを意味する。他の変換パターンにおいても同様である。 The code pattern “001 000 000” (next010) means that conversion is performed when the code pattern next to the code pattern “001 000 000” is “010”. (Pre1) of the code pattern “(pre1) 010 000 000 101 (not010)” means that conversion is performed when the immediately preceding code is “1”, and (not010) If it is not “010”, it means that conversion is performed. The same applies to other conversion patterns.
表３の変調テーブルは、表１あるいは表２の変調テーブルと同様に、データパターンと符号パターンとよりなる変換パターンで構成されている。変調装置が表３の変調テーブルに従って変調を行う場合、変調装置に入力されたデータ列が、表３に記述されているデータパターンと一致すれば、そのデータ列のデータパターンと一致する部分は、対応する(表３において右側に示される)符号パターンに変換され、符号語列として出力される。 Similar to the modulation table of Table 1 or Table 2, the modulation table of Table 3 includes a conversion pattern including a data pattern and a code pattern. When the modulation device performs modulation according to the modulation table of Table 3, if the data sequence input to the modulation device matches the data pattern described in Table 3, the portion that matches the data pattern of the data sequence is: It is converted into a corresponding code pattern (shown on the right side in Table 3) and output as a code word string.
表３の変調テーブルは1,7PP符号であり、さらに基本構成が表２と同様である。この表３の変調テーブルは、基礎テーブル、置換テーブル、および終端テーブルにより構成される。 The modulation table in Table 3 is a 1,7PP code, and the basic configuration is the same as in Table 2. The modulation table of Table 3 includes a basic table, a replacement table, and a termination table.
基礎テーブルは、それがないと変換処理ができない変換パターン（基礎パターン）により構成され、置換テーブルは、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理を実現する（最大ランを制限したり、最小ランの連続を制限する）ことができる変換パターン（置換パターン）により構成される。終端テーブルは、符号を任意の位置で終端させるための変換パターン（終端パターン）により構成される。 The basic table is composed of conversion patterns (basic patterns) that cannot be converted without it, and the replacement table can be converted without it, but more effective conversion is possible by doing it. It is configured by a conversion pattern (replacement pattern) that can realize processing (limit the maximum run or limit the continuation of the minimum run). The termination table includes a conversion pattern (termination pattern) for terminating the code at an arbitrary position.
具体的には、表３に示される変調テーブルのうち、（11）から（000000）までのデータパターンからなる基礎データパターンと、それに対応する“*0*”から“010 100 000”までの符号パターンからなる基礎符号パターンを含む変換パターン（基礎パターン）により構成される部分が基礎テーブルとしての変調テーブルであり、（00001000），（00000000），（110111），(01110111),(1001110111)のデータパターンからなる置換データパターンと、それに対応する“000 100 100 100”，“010 100 100 100”，“001 000 000(next010)”，“(pre1)010 000 000 101(not010)”,“$0$ 010 000 000 101(not010)”の符号パターンからなる置換符号パターン（置換パターン）により構成される部分が置換テーブルとしての変調テーブルである。 Specifically, in the modulation table shown in Table 3, a basic data pattern composed of data patterns (11) to (000000) and codes corresponding to “* 0 *” to “010 100 000” A portion composed of a conversion pattern (basic pattern) including a basic code pattern consisting of a pattern is a modulation table as a basic table, and data of (00001000), (00000000), (110111), (01110111), (1001110111) Replacement data pattern consisting of patterns and the corresponding “000 100 100 100”, “010 100 100 100”, “001 000 000 (next010)”, “(pre1) 010 000 000 101 (not010)”, “$ 0 $ A portion constituted by a replacement code pattern (replacement pattern) composed of a code pattern of “010 000 000 101 (not 010)” is a modulation table as a replacement table.
置換テーブルのうち、（00001000），（00000000）のデータパターンからなる置換データパターンと、それに対応する“000 100 100 100”，“010 100 100 100”の符号パターンからなる置換符号パターンを含む部分は、最大ランを制限するための置換パターンのテーブルであり、（110111），(01110111),(1001110111)のデータパターンからなる置換データパターンと、それに対応する“001 000 000(next010)”，“(pre1)010 000 000 101(not010)”,“$0$ 010 000 000 101(not010)”の符号パターンからなる置換符号パターンにより構成される部分が最小ランの連続を制限する置換パターンのテーブルである。 The part of the replacement table that includes replacement data patterns consisting of data patterns (00001000) and (00000000) and corresponding replacement code patterns consisting of code patterns “000 100 100 100” and “010 100 100 100” , A replacement pattern table for limiting the maximum run, and a replacement data pattern composed of the data patterns (110111), (01110111), (1001110111) and the corresponding “001 000 000 (next010)”, “( This is a table of replacement patterns in which a portion constituted by a replacement code pattern composed of code patterns of “pre1) 010 000 000 101 (not 010)” and “$ 0 $ 010 000 000 101 (not 010)” restricts the continuation of the minimum run.
以下においては、（11）から（00000000）までのデータパターンと、それに対応する“*0*”から“010 100 100 100”までの符号パターンをRLL変換パターンとも記述する。 In the following, the data patterns from (11) to (00000000) and the corresponding code patterns from “* 0 *” to “010 100 100 100” are also described as RLL conversion patterns.
これに対して、（110111），（01110111）,（1001110111）のデータパターンと、それに対応する“001 000 000”，“010 000 000 101”,“$0$ 010 000 000 101”の符号パターンを、RLL変換パターンに対する置換パターン（狭義の置換パターン）とも記述する。 On the other hand, the data pattern of (110111), (01110111), (1001110111) and the corresponding code pattern of “001 000 000”, “010 000 000 101”, “$ 0 $ 010 000 000 101” Also described as a replacement pattern for the RLL conversion pattern (a replacement pattern in a narrow sense).
また、（00），（0000）のデータパターンからなる終端データパターンと、それに対応する“000”，“010 100”の符号パターンからなる終端符号パターンを含む変換パターン（終端パターン）により構成される部分が終端テーブルとしての変調テーブルである。 Also, it is constituted by a conversion pattern (termination pattern) including a termination data pattern composed of data patterns (00) and (0000) and a termination code pattern composed of code patterns “000” and “010 100” corresponding thereto. The portion is a modulation table as a termination table.
データパターンと符号パターンの対応関係を記述するのが変調テーブルであり、以下においては、表３の一部のことも必要に応じて変調テーブルあるいは変換テーブルと記述する。 The modulation table describes the correspondence between the data pattern and the code pattern. In the following, a part of Table 3 is also described as a modulation table or a conversion table as required.
表３は、最小ランｄ＝１、最大ランｋ＝７で、基礎符号の要素に不確定符号(＊で表される符号)を持つ。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。即ち表３において、変換する２データが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”が選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、２データ（11）は、符号語“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、２データ（11）は、符号語“101”に変換される。 Table 3 has a minimum run d = 1 and a maximum run k = 7, and an indeterminate code (a code represented by *) as an element of the basic code. The indeterminate code is determined to be “0” or “1” so as to protect the minimum run d and the maximum run k regardless of the codeword string immediately before and immediately after. That is, in Table 3, when the two data to be converted is (11), “000” or “101” is selected according to the immediately preceding code word string (channel bit string) and converted into one of them. For example, when one channel bit of the immediately preceding code word string is “1”, in order to keep the minimum run d, 2 data (11) is converted into a code word “000”, and 1 of the immediately preceding code word string is 1 When the channel bit is “0”, the two data (11) is converted into the code word “101” so that the maximum run k is protected.
表３の変換テーブルは可変長構造を有しているので、基礎パターンはｉ＝１からｉ＝３までを持つ。 Since the conversion table of Table 3 has a variable length structure, the basic pattern has i = 1 to i = 3.
また、表３の変換テーブルは、拘束長ｉ＝３において、最小ランｄの連続を制限する置換パターンを持っている。データパターンが（110111）である場合、さらに直後の符号語が参照される。後ろに続く符号語列が“010”の符号パターンと一致する時、この６データは、符号パターン“001 000 000”に置き換えられる。またこの６データは、直後の符号語列が符号パターン“010”と一致しない場合、分割された２データ単位（（11），（01），（11））で符号語に変換されるので、符号語“*0* 010 *0*”即ち符号語“*0* 010 101”に変換される。 Further, the conversion table of Table 3 has a replacement pattern that restricts the continuation of the minimum run d when the constraint length is i = 3. When the data pattern is (110111), the code word immediately after is referred to. When the subsequent code word string matches the code pattern of “010”, these 6 data are replaced with the code pattern “001 000 000”. Further, these 6 data are converted into code words in divided 2 data units ((11), (01), (11)) when the code word string immediately after this does not match the code pattern “010”. It is converted into the code word “* 0 * 010 * 0 *”, that is, the code word “* 0 * 010 101”.
表３の変換テーブルはさらに、拘束長ｉ＝５において、最小ランｄの連続を制限する置換パターンを別途持っている。データ列が（1001110111）である場合、後述の例外処理の場合（続く符号が“010”である場合）を除いて、このデータ列10ビットは、符号語“$0$ 010 000 000 101”に置き換えられる。 The conversion table of Table 3 further has a replacement pattern that restricts the continuation of the minimum run d at the constraint length i = 5. When the data string is (1001110111), except for the exception processing described later (when the following code is “010”), this 10-bit data string is replaced with the code word “$ 0 $ 010 000 000 101” It is done.
“＄”はRLL規則を守り、かつ、最小ランの連続を所定回数までに制限するための不確定符号である。具体的には、最小ランを守るために、直前の符号語列の１チャネルビットが“１”である場合に、符号語“$0$”は符号語“000”に変換され、最大ランを守るために、直前の符号語列の１チャネルビットが“０”である場合に、符号語“$0$”は符号語“101”に変換される。さらに、最小ランの連続を所定回数までに制限するために、直前の符号語列の３チャネルビットが“010”である場合に、符号語“$0$”は符号語“000”に変換される。 “$” Is an indeterminate code for observing the RLL rule and limiting the continuation of the minimum run to a predetermined number of times. Specifically, in order to protect the minimum run, when one channel bit of the immediately preceding codeword string is “1”, the codeword “$ 0 $” is converted to the codeword “000” and the maximum run is protected. Therefore, when one channel bit of the immediately preceding code word string is “0”, the code word “$ 0 $” is converted to the code word “101”. Further, in order to limit the continuation of the minimum run to a predetermined number of times, the codeword “$ 0 $” is converted to the codeword “000” when the three channel bits of the immediately preceding codeword string are “010”. .
以上をまとめると、直前の符号語列の２チャネルビットが、“10”あるいは“01”である場合に、符号語“$0$”は符号語“000”に変換され、そうでない時、即ち“00”である場合に、符号語“$0$”は符号語“101”に変換されることになる。 To summarize the above, when the two channel bits of the immediately preceding code word string are “10” or “01”, the code word “$ 0 $” is converted to the code word “000”. In the case of “00”, the code word “$ 0 $” is converted to the code word “101”.
なお、２チャネルビットのパターンとしては、４通りあるが、残る“11”は最小ランｄ＝１を満たしていないので、変換パターンとして利用されない。 Although there are four 2-channel bit patterns, the remaining “11” does not satisfy the minimum run d = 1 and is not used as a conversion pattern.
また、例外処理とは、以下の通りである。即ち、データ列がデータパターン（1001110111）と一致する場合、さらに直後の符号語列が参照され、後ろに続く符号語列が“010”であった時、上述の様な符号語“$0$ 010 000 000 101”への一括した置き換え処理は行われずに、先頭の２ビット（10）のみが、符号語“001”に変換される。以下、同様に、（01），（110111）と区分（分割）して順次変換される。 The exception handling is as follows. That is, when the data string matches the data pattern (1001110111), the codeword string immediately after is referred to, and when the codeword string following is “010”, the codeword “$ 0 $ 010” as described above is used. Only the first two bits (10) are converted into the code word “001” without performing the batch replacement process to “000 000 101”. Thereafter, similarly, the data are sequentially converted by being divided (divided) into (01) and (110111).
そして、表３の変調テーブルは、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンを別途持っている。同期パターンが挿入された後の符号語列において、変換処理を行うデータ列が（01110111）である時、さらにその直前の符号語が“１”であり、かつ後ろに続く符号語列が“010”でなかった時、この８データは、符号語“010 000 000 101”に置き換えられる。またこのデータ列は、直前の符号語が“０”であるか、または直後の符号語列が“010”である場合、区分（分割）され、２データ（01）が符号語“010”に変換される。そして次の変換処理でデータ（110111）の変換処理が行われる。 The modulation table in Table 3 additionally has a replacement pattern that restricts the continuation of the minimum run d at the constraint length i = 4. In the code word string after the synchronization pattern is inserted, when the data string to be converted is (01110111), the code word immediately before that is “1” and the code word string that follows is “010”. If not, these 8 data are replaced with the code word “010 000 000 101”. Also, this data string is divided (divided) when the immediately preceding code word is “0” or the immediately following code word string is “010”, and two data (01) is converted into the code word “010”. Converted. Then, the data (110111) is converted in the next conversion process.
以上、データを変換した符号語列は、最小ランの連続が制限され、最大でも５回までの最小ラン繰り返しとなる。 As described above, the code word string obtained by converting the data is limited in the minimum run, and the maximum run is repeated up to five times.
表３の変換テーブルは、拘束長ｉ＝４の変換パターンにおいて、最大ランｋ＝７を実現するための置換パターン（最大ラン保証パターン）を持っている。即ち、データパターン（00001000）は符号パターン“000 100 100 100”に変換され、データパターン（00000000）は符号パターン“010 100 100 100”に変換されるようになされている。なお、この場合にも最小ランｄ＝１は守られている。 The conversion table of Table 3 has a replacement pattern (maximum run guarantee pattern) for realizing the maximum run k = 7 in the conversion pattern with the constraint length i = 4. That is, the data pattern (00001000) is converted into the code pattern “000 100 100 100”, and the data pattern (00000000) is converted into the code pattern “010 100 100 100”. In this case as well, the minimum run d = 1 is maintained.
さらに表３は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる場合には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となり、終端パターンが用いられなかった時は“０”となる。なお、表３における同期パターンは、上述の終端パターン使用識別ビットと、同期信号検出のために最大ランｋ＝７を超えるｋ＝８の符号語（同期位置を特定するためのパターン）を持ち、さらに複数の同期パターンのいずれであるのかを識別する識別ビットとしての６符号語が与えられている。この６符号語は、RLL規則を守るように任意に選択することができる。以上より、例えば表３にあるように、同期パターンはｋ＝８を２回繰り返して、合計30符号語（チャネルビット）で構成されている。 Furthermore, in Table 3, when the data string is terminated at an arbitrary position in order to sandwich the synchronization pattern, the termination pattern is used when the data string is terminated at (00) or (0000). In the synchronization pattern to be inserted, the first code word is the termination pattern use identification bit. When the termination pattern is used, the first code word of the immediately following synchronization pattern sequence is “1”, and the termination pattern is When not used, it is “0”. The synchronization pattern in Table 3 has the above-described termination pattern use identification bits and k = 8 codewords (pattern for specifying the synchronization position) exceeding the maximum run k = 7 for detection of the synchronization signal, Furthermore, 6 code words are provided as identification bits for identifying which one of the plurality of synchronization patterns. These six code words can be arbitrarily selected so as to comply with the RLL rule. As described above, for example, as shown in Table 3, the synchronization pattern is composed of a total of 30 code words (channel bits) by repeating k = 8 twice.
ところで表３の変換パターンは、基本的にデータパターンの“１”の個数を２で割った時の余りと、対応する符号パターンの“１”の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれのパターンも“１”の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれのパターンの“１”の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、符号パターン“010 100 000”に対応しているが、それぞれ“１”の個数はデータパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。即ち、これらのパターンは偶奇性が保存されている偶奇性保存パターンである。 By the way, the conversion pattern in Table 3 is basically the remainder when the number of “1” of the data pattern is divided by 2 and the remainder when the number of the corresponding code pattern “1” is divided by 2. Also have a conversion rule such that 1 or 0 is the same (the number of “1” in each corresponding pattern is odd or even). For example, the data pattern (000001) in the conversion pattern corresponds to the code pattern “010 100 100”, but the number of “1” in each pattern is one in the data pattern and the corresponding code pattern. The number is 3 and both of them are divided by 2 so that the remainder is equal to 1 (odd number). Similarly, the data pattern (000000) of the conversion patterns corresponds to the code pattern “010 100 000”, but the number of “1” is 0 for the data pattern and 2 for the corresponding code pattern, respectively. In both cases, the remainder when divided by 2 is equal to 0 (even number). That is, these patterns are even-oddity preservation patterns in which even-oddity is preserved.
このとき、データ列内において、冗長ビットとしてDSV制御ビットを１ビット挿入し、このDSV制御ビットが（１）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、“１”と“０”の極性が反転する。また上記DSV制御ビットが（０）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、極性は反転しない。従って、データ列内に冗長ビットとして挿入された１ビットによって、これをデータ変換しNRZI化した後の極性を変えることが出来るので、データ列内でDSV制御が出来ることになる。すなわち、表３は、データ列によって符号のDSVを制御することができる規則（基本規則）を持ったテーブルである。 At this time, one DSV control bit is inserted as a redundant bit in the data string, and when this DSV control bit is (1), the data string including the DSV control bit part is converted into a channel bit string and converted into NRZI. When a recording code string is created, the polarities of “1” and “0” are reversed. When the DSV control bit is (0), the polarity is not inverted when the data string including the DSV control bit portion is converted to a channel bit string and converted into NRZI to create a recording code string. Accordingly, the polarity after data conversion and conversion into NRZI can be changed by one bit inserted as a redundant bit in the data string, so that DSV control can be performed in the data string. That is, Table 3 is a table having a rule (basic rule) that can control the DSV of the code by the data string.
一方、表３は、拘束長ｉ＝４において最小ランｄの連続を制限する置換パターンの変換が行われた場合は、８ビットのデータパターン（01110111）が12チャネルビットの符号パターン“010 000 000 101”に置き換えられる。これらのパターンは、データパターンの“１”の個数を２で割った時の余りと、符号パターンの“１”の個数を２で割った時の余りが０と１で一致していない偶奇性保存違反パターンである。したがって、この変調テーブルは、データ列によって符号のDSVを制御することが出来ない規則（特定規則）を一部に持ったテーブルである。 On the other hand, Table 3 shows that when conversion of a replacement pattern that restricts the continuation of the minimum run d is performed with a constraint length i = 4, an 8-bit data pattern (01110111) is a 12-channel bit code pattern “010 000 000. Replaced with 101 ”. In these patterns, the oddity that the remainder when the number of “1” in the data pattern is divided by 2 and the remainder when the number of “1” in the code pattern is divided by 2 does not match 0 and 1 This is a storage violation pattern. Therefore, this modulation table is a table having a rule (specific rule) in which the DSV of the code cannot be controlled by the data string.
そこで表３は、DSV制御を行うことが出来ない拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンの出現位置が、同期パターンの直後に限定されるようにしてある。そして、同期パターンは30符号語であり、偶奇性保存違反パターン“010 000 000 101”は12チャネルビットであるので、合計のチャネルビット数は42となる。42チャネルビットは、変換率(m/n)でデータビットに換算すると28ビットとなる（42×（変換率）＝42×２/３＝28）。そこで、データ列内で28データおき以上の間隔で１ビットのDSV制御ビットが挿入される（DSV区間が28ビット以上とされる）。これにより、偶奇性保存違反パターンによる影響を避けることができる。よって表３においては、28データ＋１DSV制御ビットが、偶奇性保存違反パターンによる影響がない最小値である。DSV区間をこれ以上の間隔（例えば、45＋１DSV）とすれば、DSV制御は通常通り行うことができる。 Therefore, Table 3 is such that the appearance position of the replacement pattern that restricts the continuation of the minimum run d of the constraint length i = 4 where DSV control cannot be performed is limited to immediately after the synchronization pattern. Since the synchronization pattern is 30 code words and the even / oddity preservation violation pattern “010 000 000 101” is 12 channel bits, the total number of channel bits is 42. The 42 channel bits are 28 bits when converted into data bits at a conversion rate (m / n) (42 × (conversion rate) = 42 × 2/3 = 28). Therefore, one DSV control bit is inserted at intervals of 28 data or more in the data string (DSV section is 28 bits or more). Thereby, the influence by the even-odd preservation | save violation pattern can be avoided. Therefore, in Table 3, 28 data + 1 DSV control bit is the minimum value that is not affected by the even / oddity preservation violation pattern. If the DSV interval is longer than this (for example, 45 + 1 DSV), the DSV control can be performed as usual.
本実施の形態は、再生互換を考慮した変調装置を与えるが、再生互換をとるテーブルを、表２の変調テーブルとし、性能を向上させた新規テーブルを、表３の変調テーブルとする。表２と表３を比較して明らかなように、両者の異なる部分、即ち、表３によって追加された部分は、以下の通りである。 In this embodiment, a modulation device that takes reproduction compatibility into consideration is provided. The table that achieves reproduction compatibility is the modulation table in Table 2, and the new table with improved performance is the modulation table in Table 3. As is clear by comparing Table 2 and Table 3, the different parts of them, ie, the parts added by Table 3, are as follows.
＜表４＞
データパターン 符号パターン
01110111 (pre1)010 000 000 101(not010)
1001110111 $0$ 010 000 000 101(not010)
<Table 4>
Data pattern Code pattern
01110111 (pre1) 010 000 000 101 (not010)
1001110111 $ 0 $ 010 000 000 101 (not010)
そこで、表４の変換処理が置換処理であることより、この置換処理を行うか行わないかを個別に制御することで、表３による符号語列でありながら、従来1,7PP符号（表２）による復調装置（デコーダ）での復調が可能となるように考慮することができる。 Therefore, since the conversion process of Table 4 is a replacement process, whether the replacement process is performed or not is individually controlled, so that the code word string according to Table 3 is used and the conventional 1,7PP code (Table 2 ) Can be considered so as to be demodulated by a demodulator (decoder).
次に、図を参照して、本発明に係る変調装置の実施の形態を図面を参照しながら説明する。この実施の形態では、データ列が表３に従って、可変長符号(d,k;m,n;r)=(1,7;2,3;5)に変換される。 Next, an embodiment of a modulation device according to the present invention will be described with reference to the drawings. In this embodiment, the data string is converted into a variable length code (d, k; m, n; r) = (1, 7; 2, 3; 5) according to Table 3.
図１は本発明の変調装置の実施の形態の原理的構成を表している。変調装置１は、符号化装置11と、記録媒体13に符号列を記録する記録部12により構成されている。符号化装置11は、DSV制御ビット挿入部21、変調部22、同期パターン挿入部23、NRZI化部24により構成されている。変調部22は、RLL変換パターン処理部51、変換パターン決定部52、置換パターン検出部53、置換パターン処理制御部54、およびチャネルビット列変換部55により構成されている。
FIG. 1 shows a principle configuration of an embodiment of a modulation apparatus according to the present invention. The
DSV制御ビット挿入部21は、入力されたデータ列に、DSV制御ビットを所定の間隔で挿入する。RLL変換パターン処理部51は、DSV制御ビット挿入部21から入力されたデータから、RLL規則を守った符号語列を発生する。変換パターン決定部52は、RLL変換パターン処理部51からのRLL変換パターン処理情報を用いて変換パターンを決定し、符号語列を出力する。
The DSV control
第２のテーブルを有する置換パターン検出部53は、変換パターン決定部52の出力から、最小ランの連続を制限するパターンを検出する。置換パターン処理制御部54は、置換パターン検出部53からの所定の置換パターンに関する情報を用いて、置換パターン処理制御情報を出力する。チャネルビット列変換部55は、変換パターン決定部52からの変換パターン決定情報、置換パターン検出部53からの置換パターン検出情報、そして置換パターン処理制御部54からの置換パターン処理制御情報を用いて、必要に応じてチャネルビット列変換を行い、符号語列を出力する。
The replacement
同期パターン挿入部23は入力された符号列に同期パターンを挿入し、NRZI化部24に出力する。NRZI化部24は同期パターンが挿入された符号列をNRZI化する。記録部12はNRZI化された符号を、光ディスクあるいは光磁気ディスクなどよりなる記録媒体13に記録する。
The synchronization
RLL変換パターン処理部51は、表３のうちの次の表５の第１のテーブルの変換パターンの変換処理を行う。
＜表５＞
データパターン 符号パターン
11 *0*
10 001
01 010
0011 010 100
0010 010 000
0001 000 100
000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
00001000 000 100 100 100
00000000 010 100 100 100
The RLL conversion
<Table 5>
Data pattern Code pattern
11 * 0 *
10 001
01 010
0011 010 100
0010 010 000
0001 000 100
000011 000 100 100
000010 000 100 000
000001 010 100 100
000000 010 100 000
00001000 000 100 100 100
00000000 010 100 100 100
置換パターン検出部53とチャネルビット列変換部55は、狭義の置換パターンの変換処理を行う。具体的には、入力をパターン列（チャネルビット列）で表現して、次の表６の左側のパターン検出が置換パターン検出部53の動作となり、左側から右側への変換がチャネルビット列変換部55の動作となる。
＜表６＞
*0* 010 101 (next010) 001 000 000 (next010)
(pre1)010 101 010 101 (not010) (pre1)010 000 000 101 (not010)
001 010 101 010 101 (not010) $0$ 010 000 000 101 (not010)
The replacement
<Table 6>
* 0 * 010 101 (next010) 001 000 000 (next010)
(pre1) 010 101 010 101 (not010) (pre1) 010 000 000 101 (not010)
001 010 101 010 101 (not010) $ 0 $ 010 000 000 101 (not010)
そして、置換パターン検出部53から置換パターン処理制御部54へ情報が送られるのは、次の表７の左側の個別変換符号パターンの検出が行われた場合である。
＜表７＞
(pre1)010 101 010 101 (not010) (pre1)010 000 000 101 (not010)
001 010 101 010 101 (not010) $0$ 010 000 000 101 (not010)
The information is sent from the replacement
<Table 7>
(pre1) 010 101 010 101 (not010) (pre1) 010 000 000 101 (not010)
001 010 101 010 101 (not010) $ 0 $ 010 000 000 101 (not010)
チャネルビット列変換部55は、変換パターン決定部52からの変換パターン決定情報、置換パターン検出部53からの置換パターン検出情報、および置換パターン処理制御部54からの置換パターン処理制御情報を用いて、必要に応じてチャネルビット列変換を行う。置換パターン処理制御情報は、例えば、表４の2通りの置換パターンの置換許可フラグ（置換パターン制御フラグ(1),置換パターン制御フラグ(2)）である。置換許可フラグが on であれば、2つの置換パターンが検出された時、チャネルビット列変換部55において、その置換パターンによる変換処理が選択される。一方、置換許可フラグが off であれば、その置換パターンが検出されたとしても、チャネルビット列変換部55において、同置換パターンによる処理は選択されない。
The channel bit
図２は、変調装置１のより具体的な実施の形態の構成を示すブロック図である。図２の変調装置１においては、図１の構成のほか、直前符号検出部61と総合検出部62が設けられている。また、DSV制御ビット挿入部21には、入力データにDSV制御ビットを加算する加算器41が設けられている。
FIG. 2 is a block diagram showing the configuration of a more specific embodiment of the
加算器41は入力されたデータ列に、DSV制御ビットを所定の間隔で挿入する。DSV制御ビットの含まれた入力データ列は、RLL変換パターン処理部51へ送られる。RLL変換パターン処理部51は、表３の基礎パターン部分と、最小ランｋ＝７を実現するための置換えパターンを有し、RLL規則を守るように変換パターンを処理する。この変換パターンの処理には、直前符号検出部61からの情報が用いられる。またRLL変換パターン処理部51は、同期パターンを挿入するための終端テーブルを持っており、所定の位置で終端させるように、必要に応じて終端テーブルを用いる。終端テーブルが用いられた際には、その情報が同期パターン内に与えられる。
The adder 41 inserts DSV control bits into the input data string at predetermined intervals. The input data string including the DSV control bits is sent to the RLL conversion
変換パターン決定部52は、RLL変換パターン処理部51からの情報に基づいて、最終的に確定した変換パターンを選び出し、その符号を出力する。置換パターン検出部53は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、所定の置換パターンを検出し、その情報を出力する。置換パターン処理制御部54は、所定の置換パターンによる、チャネルビット列変換処理を行うか、行わないかの制御を行う。所定の条件下では、所定の置換パターンによるチャネルビット列変換処理が禁止される。置換パターン処理制御部54は、置換パターン処理制御情報を、所定の置換パターンのそれぞれに対して出力する。
Based on the information from the RLL conversion
チャネルビット列変換部55は、変換パターン決定部52より出力されたチャネルビット列に対して、置換パターン検出部53からの置換パターン検出情報と、置換パターン処理制御部54からの置換パターン処理制御情報を用いて、基本処理単位である３チャネルビット単位で、置換処理を行う。置換処理が行われたチャネルビット列には、同期パターン挿入部23で所定の間隔、所定の位置で同期パターンが挿入される。同期パターンの決定には、必要に応じて、RLL変換パターン処理部51から出力された終端テーブル処理情報が用いられる。そして同期パターン挿入部23の出力は、NRZI化部24において、NRZI化され、記録符号列（あるいは伝送路に出力する場合は伝送符号列）として出力される。この出力は、記録部12により記録媒体13に記録されるか、あるいは所定の伝送路に伝送される。
The channel bit
直前符号検出部61は、同期パターン挿入部23の出力を参照して、変換パターン決定部52が最終的に確定した変換パターンから、RLLを保証するために必要な情報を生成し、RLL変換パターン処理部51とチャネルビット列変換部55へ供給する。総合検出部62は、同期パターン挿入部23の出力を参照して、変換パターン決定部52が最終的に確定した変換パターンから、最小ランの連続制限回数を保証するために必要な情報を生成し、置換パターン検出部53とチャネルビット列変換部55へ供給する。
The immediately preceding
尚、直前符号検出部61あるいは総合検出部62の検出において、最終的に確定した変換パターンを得るための入力情報として、変換パターン決定部52からの情報としたが、図示していないが、チャネルビット列変換部55からの同期パターン挿入部23への出力を用いても、同様にして行うことができる。また、直前符号検出部61の出力先である、変換パターン処理部51とチャネルビット列変換部55において、処理を行うタイミングが異なる場合は、それぞれのタイミングにおける、直前の符号についての検出結果を提供する。
In addition, in the detection of the immediately preceding
置換パターン処理制御部54はこのほか、図示していないが、クリア信号が入力されており、例えば、クリア信号によって、必要に応じて所定の間隔で内部情報及び出力をクリアさせることができる。また、制御信号が入力されており、例えば、制御信号によって、必要に応じて処理制御を切り替えることができる。
In addition, although not shown, the replacement pattern
また各部の動作のタイミングは、図示しないタイミング管理部から供給される、タイミング信号に同期して管理されている。 The operation timing of each unit is managed in synchronization with a timing signal supplied from a timing management unit (not shown).
図３は、符号化装置11のより詳細な構成を示すブロック図である。変調装置は、DSV制御ビット挿入部21には加算器41のほか、加算器41の出力を２ビット単位で保持し、順次シフトするシフトレジスタ42が設けられている。RLL変換パターン処理部51は、変換パターン検出部71、変換テーブル72（72A乃至72D）、セレクタ73、および不確定ビット決定部74を有している。置換パターン検出部53は、最小ラン連続制限パターン検出予想部111、最小ラン連続制限パターン検出部112、および特定規則変換パターン検出部113により構成されている。
FIG. 3 is a block diagram showing a more detailed configuration of the
最小ラン連続制限パターン検出予想部111は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、処理を行う先頭では無い所定位置において、最小ランの連続回数を制限するための、所定のパターン列を検出した時、その情報を最小ラン連続制限パターン検出予想情報として、チャネルビット列変換部55へ出力する。最小ラン連続制限パターン検出部112は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、最小ランの連続回数を制限するためのパターン列を検出した時、その情報を最小ラン連続制限パターン検出情報として、チャネルビット列変換部55へ出力する。特定規則変換パターン検出部113は、変換パターン決定部52より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、特定規則変換パターンを検出し、その情報をチャネルビット列変換部55へ出力する。
The minimum run continuation limited pattern detection prediction unit 111 performs the minimum run continuation count at a predetermined position that is not the head of processing in units of 3 channel bits, which is the basic processing unit, from the channel bit string output from the conversion
次に、図４のフローチャートを参照して、図１乃至図３の変調装置１の記録方法（変調方法）について説明する。ステップS1において、DSV制御ビット決定挿入部21の加算器41は、入力されたデータ列にDSV制御ビットを付加する。ステップS2においてシフトレジスタ42は、加算器41より供給されたDSV制御ビットが付加されたデータ列を２ビット単位で保持する。ステップS3でRLL変換パターン処理部51により変換パターン検出処理が実行される。その処理の詳細は、図５を参照して詳述するが、これにより、８データを12チャネルビットに変換する処理、６データを９チャネルビットに変換する処理、４データを６チャネルビットに変換する処理、または２データを３チャネルビットに変換する処理が実行される。
Next, the recording method (modulation method) of the
次にステップS4で、変換パターン決定部52は変換パターン決定処理を実行する。この変換パターン決定処理の詳細は図９のフローチャートを参照して後述するが、これによりRLL変換パターン処理部51の変換テーブル72A乃至72Dにより変換された符号パターンのいずれかが選択され、出力される。
Next, in step S4, the conversion
ステップS5で最小ラン連続制限パターン検出予想部111により予想処理が、ステップS6で最小ラン連続制限パターン検出部112により最小ラン連続制限パターン検出処理が、ステップS7で特定規則変換パターン検出部113により特定規則変換パターン検出処理が、それぞれ実行される。
In step S5, the minimum run continuous limit pattern detection prediction unit 111 specifies the prediction process, in step S6 the minimum run continuous limit
なお、実際には、これらのステップS5乃至ステップS7の処理はそれぞれ並列して実行される。なお、後述するように、直前符号検出部61による図７の直前符号検出処理と、総合検出部62による図８の最小ラン連続制限総合検出処理もこれらと平行して実行される。
In practice, the processes in steps S5 to S7 are executed in parallel. As will be described later, the immediately preceding code detection process of FIG. 7 by the immediately preceding
ステップS5の予想処理の詳細は図10のフローチャートを参照して後述するが、これにより、符号パターン“101 010 101”が途中（7ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(C7)がonされ、符号パターン“101 010 101”が途中（４ビット目）から含まれており、かつ、次のチャネルビットが“010”である場合には予想フラグ(C4)がonされる。そして、それ以外の場合には、予想フラグがoffされる。 The details of the prediction process in step S5 will be described later with reference to the flowchart of FIG. 10. As a result, the code pattern “101 010 101” is included in the middle (seventh bit), and the next channel bit is When it is “010”, the prediction flag (C7) is turned on, the code pattern “101 010 101” is included from the middle (fourth bit), and the next channel bit is “010” The prediction flag (C4) is turned on. In other cases, the prediction flag is turned off.
ステップS6の最小ラン連続制限パターン検出処理の詳細は図11のフローチャートを参照して後述するが、これにより符号が個別変換符号パターン“001 010 101 010 101”である場合には、最小ラン連続制限パターン検出フラグ15がonとされ、また、符号が個別変換符号パターン“101 010 101”であり、次のチャネルビットが“010”である場合には、最小ラン連続制限パターン検出フラグ12がonとされる。そして、それ以外の場合には、最小ラン連続制限データ検出フラグがoffとされる。
Details of the minimum run continuous restriction pattern detection process in step S6 will be described later with reference to the flowchart of FIG. 11. However, when the code is the individual conversion code pattern “001 010 101 010 101”, the minimum run continuous restriction is performed. When the
ステップS7の特定規則変換パターン検出処理の詳細は、図12のフローチャートを参照して後述するが、これにより、符号が個別変換符号パターン“010 101 010 101”と一致し、かつ直前の符号が“1”である場合には特定規則変換パターン検出フラグがonとされる。そして、それ以外の場合には特定規則変換パターン検出フラグがoffとされる。 The details of the specific rule conversion pattern detection processing in step S7 will be described later with reference to the flowchart of FIG. 12. As a result, the code matches the individual conversion code pattern “010 101 010 101” and the immediately preceding code is “ When it is 1 ″, the specific rule conversion pattern detection flag is turned on. In other cases, the specific rule conversion pattern detection flag is turned off.
図４に戻って、次に、ステップS8において、置換パターン処理制御部54は、置換パターン処理制御処理を実行する。その処理の詳細は図13のフローチャートを参照して説明するが、これにより最少ラン連続制限パターン検出フラグ15がonであり、かつ予想フラグ(C7)がoffである状態の回数が、予め設定されている所定の基準値以上となったとき、置換パターン制御フラグ(1)がoffとされる。置換パターン制御フラグ(1)がoffとなったとき、10データの最少ラン連続制限パターン（表４のデータパターン(1001110111)）の変換が禁止される。また、特定規則変換パターン検出フラグがonであり、かつ予想フラグ（C4）がoffである状態の回数が、予め設定されている所定の基準値以上となったとき、置換パターン制御フラグ(2)がoffとされる。置換パターン制御フラグ(2)がoffとなったとき、８データの最少ラン連続制限パターン（表４の偶奇性保存違反データパターン(01110111)）の変換が禁止される。
Returning to FIG. 4, next, in step S8, the replacement pattern
ステップS9において、チャネルビット列変換部55はチャネルビット列変換処理を実行する。このチャネルビット列変換処理の詳細は図14のフローチャートを参照して後述するが、これによりチャネルビット列が最終的に確定され、出力される。
In step S9, the channel bit
ステップS10において、同期パターン挿入部23は、チャネルビット列変換部55より入力された、変換パターンが最終的に確定された符号列に対して同期パターンを挿入する。ステップS11において、NRZI化部24は、同期パターン挿入部23より供給された同期パターンが挿入されている符号列をNRZI化する。ステップS12において、記録部12は、NRZI化部24によりNRZI化された記録符号列を記録媒体13に記録する。
In step S10, the synchronization
次に、図５のフローチャートを参照して、図４のステップS3における変換パターン検出処理の詳細について説明する。 Next, the details of the conversion pattern detection process in step S3 of FIG. 4 will be described with reference to the flowchart of FIG.
ステップS51において、変換パターン検出部71は、シフトレジスタ42より入力されたデータがデータパターン（00001000），（00000000）と一致するかを判定する。入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、ステップS52において、変換パターン検出部71は、８データ／12チャネルビットの変換パターン決定情報を出力する。この情報は、変換パターン決定部52と変換テーブル72A乃至72Dに供給される。ステップS53において、変換テーブル72Dは、８データを12チャネルビットに変換する。そして、12チャネルビットは変換パターン決定部52に供給される。即ち、入力されたデータがデータパターン（00001000）または（00000000）と一致する場合には、それぞれ符号列“000 100 100 100”または“010 100 100 100”が出力される。ステップS52で出力された情報は後述する図９のステップS151で利用され、ステップS53で変換された符号列はステップS152で選択、出力される。
In step S51, the conversion pattern detection unit 71 determines whether the data input from the shift register 42 matches the data patterns (00001000) and (00000000). If the input data matches the data pattern (00001000) or (00000000), in step S52, the conversion pattern detection unit 71 outputs conversion pattern determination information of 8 data / 12 channel bits. This information is supplied to the conversion
ステップS51において、入力されたデータがデータパターン（00001000），（00000000）と一致しないと判定された場合、ステップS54において、変換パターン検出部71は、入力されたデータがデータパターン（000011），（000010），（000001），（000000）と一致するかを判定する。入力されたデータがこの４つのいずれかと一致する場合には、ステップS55において変換パターン検出部71は、６データ／９ャネルビット決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。ステップS56において、変換テーブル72Cは、６データを９チャネルビットに変換し、変換パターン決定部52に出力する。即ち、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれかである場合には、符号列“000 100 100”,“000 100 000”,“010 100 100”,“010 100 000”がそれぞれ出力される。ステップS55で出力された情報は図９のステップS153で利用され、ステップS56で変換された符号列はステップS154で選択、出力される。
If it is determined in step S51 that the input data does not match the data patterns (00001000) and (00000000), in step S54, the conversion pattern detection unit 71 determines that the input data is a data pattern (000011), ( It is determined whether it matches 000010), (000001), and (000000). If the input data matches any of the four, the conversion pattern detection unit 71
ステップS54において、入力されたデータがデータパターン（000011），（000010），（000001），（000000）のいずれとも一致しないと判定された場合には、ステップS57において変換パターン検出部71は、入力されたデータがデータパターン（0011），（0010），（0001）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS58において変換パターン検出部71は、４データ／６チャネルビットの変換パターン決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。ステップS59において変換テーブル72Bは、４データを６チャネルビットに変換し、変換パターン決定部52に出力する。即ち、入力されたデータがデータパターン（0011）と一致する場合には符号列“010 100”が出力され、入力データがデータパターン（0010）と一致する場合には符号列“010 000”が出力され、入力データがデータパターン（0001）と一致する場合には符号列“000 100”が出力される。ステップS58で出力された情報は図９のステップS155で利用され、ステップS59で変換された符号列はステップS156で選択、出力される。
If it is determined in step S54 that the input data does not match any of the data patterns (000011), (000010), (000001), (000000), the conversion pattern detection unit 71 inputs the data in step S57. It is determined whether the obtained data matches the data patterns (0011), (0010), and (0001). If the input data matches one of these three data patterns, in step S58, the conversion pattern detection unit 71 converts the conversion pattern determination information of 4 data / 6 channel bits into the conversion
ステップS57において、入力されたデータがデータパターン（0011），（0010），（0001）のいずれとも一致しないと判定された場合には、ステップS60において変換パターン検出部71は、入力されたデータがデータパターン（11），（10），（01）と一致するかを判定する。入力されたデータがこの３つのデータパターンのいずれかと一致する場合には、ステップS61において変換パターン検出部71は、２データ／３チャネルビットの変換パターン決定情報を変換パターン決定部52と変換テーブル72A乃至72Dに出力する。この情報は、図９のステップS157,S158で利用される。
If it is determined in step S57 that the input data does not match any of the data patterns (0011), (0010), and (0001), the conversion pattern detection unit 71 in step S60 determines that the input data It is determined whether the data pattern (11), (10), or (01) matches. If the input data matches any of the three data patterns, in step S61, the conversion pattern detection unit 71 converts the conversion pattern determination information of 2 data / 3 channel bits into the conversion
ステップS62において、変換パターン検出部71は、入力された２データはデータパターン（11）と一致するかを判定する。入力されたデータがデータパターン（11）と一致する場合には、ステップS63において変換パターン検出部71は、不確定パターン識別情報をセレクタ73に出力する。不確定パターン識別情報は、後述する図６のステップS82で利用される。
In step S62, the conversion pattern detection unit 71 determines whether the input two data matches the data pattern (11). If the input data matches the data pattern (11), the conversion pattern detection unit 71 outputs indeterminate pattern identification information to the
ステップS62において、入力されたデータがデータパターン（11）と一致しないと判定された場合においては、ステップS63の処理はスキップされる。ステップS63の処理の後、またはステップS62でデータがデータパターン（11）と一致しないと判定された場合には、ステップS64において、変換テーブル72Aは、２データ／３チャネルビット処理を実行する。この２データ／３チャネルビット処理の詳細は図６のフローチャートに示されている。 If it is determined in step S62 that the input data does not match the data pattern (11), the process of step S63 is skipped. After the process of step S63, or when it is determined in step S62 that the data does not match the data pattern (11), in step S64, the conversion table 72A performs 2-data / 3-channel bit processing. Details of the 2-data / 3-channel bit processing are shown in the flowchart of FIG.
次に、図６のフローチャートを参照して、図５のステップS64における２データ／３チャネルビット処理の詳細について説明する。 Next, details of the 2-data / 3-channel bit processing in step S64 of FIG. 5 will be described with reference to the flowchart of FIG.
ステップS81において、変換テーブル72Aは、２データを３チャネルビットに変換してセレクタ73に出力する。即ち、変換テーブル72Aは、入力されたデータがデータパターン（11）と一致する場合には符号列“*0*”を出力し、入力されたデータがデータパターン（10）と一致する場合には符号語“001”を出力し、入力されたデータがデータパターン（01）と一致する場合には符号語“010”を出力する。
In step S81, the conversion table 72A converts 2 data into 3 channel bits and outputs them to the
ステップS82において、不確定ビット決定部74は、不確定パターン識別情報を取得したかを判定する。不確定パターン識別情報（図５のステップS63で出力される）が変換パターン検出部71より取得されてない場合には、ステップS83においてセレクタ73は、３チャネルビットを変換パターン決定部52に出力する処理を実行する。具体的には、変換テーブル72Aより入力されたチャネルビット“001”,“010”が変換パターン決定部52に出力される。ステップS83で出力された符号列は、図９のステップS160で選択、出力される。
In step S82, the indeterminate bit determination unit 74 determines whether indefinite pattern identification information has been acquired. If the indeterminate pattern identification information (output in step S63 in FIG. 5) has not been acquired from the conversion pattern detection unit 71, the
これに対して、ステップS82において、不確定パターン識別情報が変換パターン検出部71より取得されたと判定された場合、ステップS84において、セレクタ73は３チャネルビット(“*0*”)を不確定ビット決定部74に出力する。ステップS85において、不確定ビット決定部74は直前符号フラグはonかを判定する。この直前符号フラグは、後述する図７のステップS103,S104の処理に基づき、直前符号検出部61から供給されている。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS86において不確定ビット決定部74は、符号語“000”を変換パターン決定部52に出力する。これに対して、直前符号フラグがonではない（offである）場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS87において不確定ビット決定部74は、符号語“101”を変換パターン決定部52に出力する。ステップS86，S87で出力された符号列は、図９のステップS159で選択、出力される。
On the other hand, if it is determined in step S82 that the indeterminate pattern identification information has been acquired from the conversion pattern detection unit 71, in step S84, the
次に、図７と図８のフローチャートを参照して、直前符号検出部61と総合検出部62の処理について説明する。
Next, processing of the immediately preceding
最初に、図７のフローチャートを参照して、直前符号検出部61の直前符号検出処理について説明する。
First, the immediately preceding code detection process of the immediately preceding
ステップS101において、直前符号検出部61は、同期パターンが直前に挿入されている場合は、挿入パターンの最後のチャネルビットを直前の符号語列の１チャネルビットとする。即ち、直前符号検出部61は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されているかを判定し、挿入されている場合には、次のステップS102の判定における直前の符号語列の１チャネルビットとして、挿入パターン（同期パターン）の最後の１チャネルビットを選択する。
In step S101, if the synchronization pattern is inserted immediately before, the immediately preceding
ステップS102において、直前符号検出部61は、変換パターン決定部52からの符号列情報より、次の変換処理の直前の符号列の１チャネルビットは“１”かを判定する。直前の符号列の１チャネルビットが“１”である場合には、ステップ103において直前符号検出部61は、直前符号フラグonを出力する。これに対して、ステップS102において、直前の符号列の１チャネルビットが“１”ではないと判定された場合（“０”であると判定された場合）、ステップS104において、直前符号検出部61は直前符号フラグoffを出力する。この直前符号フラグは、不確定ビット決定部74とチャネルビット列変換部55に出力され、図６のステップS85と図14のステップS285で利用される。
In step S102, the immediately preceding
次に、図８のフローチャートを参照して、総合検出部62による最小ラン連続制限総合検出処理について説明する。
Next, the minimum run continuous limited total detection process by the
ステップS121において、総合検出部62は、同期パターンが直前に挿入されている場合は、挿入パターンの最後の３チャネルビットを直前の符号語列の３チャネルビットとする。即ち、総合検出部62は、同期パターン挿入部23からの出力に基づいて、同期パターンが挿入されたかを判定し、挿入されている場合には、次のステップS122の判定における直前の符号語列の３チャネルビットとして、挿入パターン（同期パターン）の最後の３チャネルビットを選択する。
In step S121, when the synchronization pattern is inserted immediately before, the
ステップS122において、総合検出部62は、変換パターン決定部52からの符号列情報より、次の変換処理の直前の符号語列の３チャネルビットは“010”かを判定する。直前の符号語列の３チャネルビットが“010”である場合には、ステップS123において、総合検出部62は、最小ラン連続制限総合フラグ(1)onを出力する。ステップS122において、直前の符号語列の３チャネルビットが“010”ではないと判定された場合（“000”,“101”,“001”である場合）、ステップS124において、総合検出部62は、最小ラン連続制限総合フラグ(1)offを出力する。この最小ラン連続制限総合フラグ(1)はチャネルビット列変換部55に出力され、図14のステップS286で利用される。
In step S122, the
ステップS125において、総合検出部62は、変換パターン決定部52からの符号列情報より、次の変換処理の直前の符号語列の１チャネルビットは“１”かを判定する。直前の符号語列の１ャネルビットが“１”である場合には、ステップS126において、総合検出部62は、最小ラン連続制限総合フラグ(2)onを出力する。ステップS125において、直前の符号語列の１チャネルビットが“１”ではないと判定された場合（“０”である場合）、ステップS127において、総合検出部62は、最小ラン連続制限総合フラグ(2)offを出力する。この最小ラン連続制限総合フラグ(2)は特定規則変換パターン検出部113に出力され、図12のステップS242で利用される。
In step S125, the
次に、図９のフローチャートを参照して、図４のステップS4における変換パターン決定処理の詳細について説明する。 Next, details of the conversion pattern determination process in step S4 of FIG. 4 will be described with reference to the flowchart of FIG.
ステップS151において変換パターン決定部52は、８データ／12チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS52で出力されたものである。８データ／12チャネルビットの変換パターン決定情報が受信されている場合には、ステップS152において変換パターン決定部52は、８データ／12チャネルビットの変換出力を選択、出力する。即ち、図５のステップS53で変換されたチャネルビットが選択、出力されることになる。
In step S151, the conversion
ステップS151において、８データ／12チャネルビットの変換パターン決定情報を受信していないと判定された場合には、ステップS153において変換パターン決定部52は、６データ／９チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS55で出力されたものである。６データ／９チャネルビットの変換パターン決定情報を受信した場合には、ステップS154において変換パターン決定部52は、６データ／９チャネルビットの変換出力を選択、出力する。即ち、図５のステップS56で出力されたデータが選択、出力されることになる。
If it is determined in step S151 that the conversion pattern determination information for 8 data / 12 channel bits has not been received, the conversion
ステップS153において、６データ／９チャネルビットの変換パターン決定情報を受信してないと判定された場合には、ステップS155において変換パターン決定部52は、４データ／６チャネルビットの変換パターン決定情報を受信したかを判定する。この決定情報は、図５のステップS58で出力されたものである。４データ／６チャネルビットの変換パターン決定情報を受信している場合には、ステップS156において変換パターン決定部52は、４データ／６チャネルビットの変換出力を選択、出力する。即ち、図５のステップS59で変換されたチャネルビットが選択、出力されることになる。
If it is determined in step S153 that the conversion pattern determination information for 6 data / 9 channel bits has not been received, the conversion
ステップS155において、４データ／６チャネルビットの変換パターン決定情報が受信されていないと判定された場合、ステップS157において変換パターン決定部52は、２データ／３チャネルビットの変換パターン決定情報を変換パターン検出部71より受信したかを判定する。この情報は、図５のステップS61において出力されたものである。２データ／３チャネルビットの変換パターン決定情報を受信した場合には、ステップS158において変換パターン決定部52は、さらにその２データ／３チャネルビットの変換パターン決定情報は、データ（11）の変換パターン決定情報かを判定する。即ち、不確定符号を含む符号に変換される可能性があるデータパターンであるのかが判定される。データ（11）の変換パターン決定情報を受信したと判定された場合には、ステップS159において変換パターン決定部52は、不確定ビット決定部74が出力する３チャネルビットを選択し、出力する処理を実行する。即ち、図６のステップS86,S87の処理で出力された符号列が選択、出力される。
If it is determined in step S155 that conversion pattern determination information for 4 data / 6 channel bits has not been received, the conversion
これに対して、ステップS158において、２データ／３チャネルビットの変換パターン決定情報が、データ（11）の変換パターン決定情報ではないと判定された場合（不確定符号を含む符号に変換されるデータのチャネルビットではないと判定された場合）、ステップS160において変換パターン決定部52は、セレクタ73の３チャネルビットを選択し、出力する。即ち、この場合には、図６のステップS83で出力された符号列が選択、出力される。
On the other hand, when it is determined in step S158 that the conversion pattern determination information of 2 data / 3 channel bits is not the conversion pattern determination information of data (11) (data to be converted into a code including an indeterminate code). In step S160, the conversion
以上のようにして変換パターンが決定されると、決定されたチャネルビットに相当する分だけデータ列がシフトレジスタ42においてシフトされ、次のデータの変換パターン決定処理が実行されることになる。 When the conversion pattern is determined as described above, the data string is shifted in the shift register 42 by an amount corresponding to the determined channel bit, and the conversion pattern determination process for the next data is executed.
次に、図10のフローチャートを参照して、図４のステップS5における予想処理の詳細について説明する。 Next, details of the prediction process in step S5 in FIG. 4 will be described with reference to the flowchart in FIG.
ステップS181において、最小ラン連続制限パターン検出予想部111は、予想フラグをクリアする。即ち、後述するステップS184,S187で出力される予想フラグ(C7),(C4)がクリアされる。ステップS182において、最小ラン連続制限パターン検出予想部111は、変換パターン決定部52より供給された符号が符号パターン“xxx xxx 101 010 101”と一致するかを判定する。入力された符号が符号パターン“xxx xxx 101 010 101”と一致する（符号が符号パターン“101 010 101”と７ビット目から一致する）場合には、ステップS183において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS184において、最小ラン連続制限パターン検出予想部111は、予想フラグ(C7)onを最小ラン連続制限データ検出予想情報としてチャネルビット列変換部55に出力する。このフラグは後述する図13のステップS253、及び図14のステップS282で利用される。
In step S181, the minimum run continuation limited pattern detection prediction unit 111 clears the prediction flag. That is, the prediction flags (C7) and (C4) output in steps S184 and S187 described later are cleared. In step S182, the minimum run continuation limited pattern detection prediction unit 111 determines whether the code supplied from the conversion
ステップS182において、符号が符号パターン“xxx xxx 101 010 101”と一致しないと判定された場合、ステップS185において、最小ラン連続制限パターン検出予想部111は、符号が符号パターン“xxx 101 010 101”と一致するかを判定する。入力された符号が符号パターン“xxx 101 010 101”と一致する（符号が符号パターン“101 010 101”と４ビット目から一致する）場合には、ステップS186において、最小ラン連続制限パターン検出予想部111は、次のチャネルビットが“010”かを判定する。次のチャネルビットが“010”である場合には、ステップS187において、最小ラン連続制限パターン検出予想部111は、予想フラグ(C4)onを最小ラン連続制限データ検出予想情報として変換パターン決定部52に出力する。このフラグは後述する図13のステップS295、及び図14のステップS295で利用される。
If it is determined in step S182 that the code does not match the code pattern “xxx xxx 101 010 101”, in step S185, the minimum run continuation limited pattern detection prediction unit 111 determines that the code is the code pattern “
ステップS183において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS185において、符号が符号パターン“xxx 101 010 101”と一致しないと判定された場合、またはステップS186において、次のチャネルビットが“010”ではないと判定された場合（“000”,“101”、または“001”である場合）、ステップS188において、最小ラン連続制限パターン検出予想部111は、予想フラグoffを出力する。この予想フラグoffは、ステップS184で生成される予想フラグ(C7)のoffを意味するとともに、ステップS187で生成される予想フラグ(C4)のoffをも意味する。
When it is determined in step S183 that the next channel bit is not “010” (when it is “000”, “101”, or “001”), the code is a code pattern “
次に、図11のフローチャートを参照して、図４のステップS6の最小ラン連続制限パターン検出処理について説明する。 Next, the minimum run continuous restriction pattern detection process in step S6 of FIG. 4 will be described with reference to the flowchart of FIG.
ステップS201において、最小ラン連続制限パターン検出部112は、検出フラグをクリアする。即ち、後述するステップS203,S206で出力される最小ラン連続制限パターン検出フラグ15,12がクリアされる。ステップS202において、最小ラン連続制限パターン検出部112は、変換パターン決定部52より供給された符号が符号パターン“001 010 101 010 101”と一致するかを判定する。この符号パターン“001 010 101 010 101”は、データパターン(1001110111)を個別に符号パターンに変換した場合（データパターン(10),(01),(11),(01),(11)として符号パターンに変換した場合）に生成される個別変換符号パターンである。入力された符号が符号パターン“001 010 101 010 101”と一致する場合には、ステップS203において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグ15onを最小ラン連続制限パターン検出情報として、チャネルビット列変換部55に出力する。このフラグのonは、データパターン(1001110111)が変換された符号パターンである可能性があることを意味する。このフラグは、後述する図13のステップS252、及び図14のステップS281で利用される。
In step S201, the minimum run continuation restriction
ステップS202において、符号が符号パターン“001 010 101 010 101”と一致しないと判定された場合、ステップS204において、最小ラン連続制限パターン検出部112は、符号が符号パターン“101 010 101”と一致するかを判定する。この符号パターン“101 010 101”は、データパターン(110111)を個別に符号パターンに変換した場合（データパターン (11),(01),(11)として符号パターンに変換した場合）に生成される個別変換符号パターンである。入力された符号が符号パターン“101 010 101”と一致する場合には、ステップS205において、最小ラン連続制限パターン検出部112は、次の３チャネルビットが“010”かを判定する。次の３チャネルビットが“010”である場合には、ステップS206において、最小ラン連続制限パターン検出部112は、最小ラン連続制限パターン検出フラグ12onを最小ラン連続制限パターン検出情報として、チャネルビット列変換部55に出力する。このフラグのonは、データパターン(110111)が変換された符号パターンであることを意味する。このフラグは後述する図14のステップS291で利用される。
When it is determined in step S202 that the code does not match the code pattern “001 010 101 010 101”, in step S204, the minimum run continuation limited
ステップS204において、入力された符号が符号パターン“101 010 101”と一致しないと判定された場合、並びにステップS205において、次の３チャネルビットが“010”ではないと判定された場合には、ステップS207において、最小ラン連続制限パターン検出部112は、最小ラン連続制限データ検出フラグoffをチャネルビット列変換部55に出力する。この最小ラン連続制限データ検出フラグのoffは、最小ラン連続制限パターン検出フラグ15がoffであることを意味するとともに、最小ラン連続制限パターン検出フラグ12がoffであることを意味する。
If it is determined in step S204 that the input code does not match the code pattern “101 010 101”, and if it is determined in step S205 that the next three channel bits are not “010”, step In S207, the minimum run continuation restriction
次に図12のフローチャートを参照して、図４のステップS7における特定規則変換パターン検出処理について説明する。 Next, the specific rule conversion pattern detection process in step S7 of FIG. 4 will be described with reference to the flowchart of FIG.
ステップS241において、特定規則変換パターン検出部113は、符号が符号パターン“010 101 010 101”と一致するかを判定する。この符号パターン“010 101 010 101”は、データパターン(01110111)を個別に符号パターンに変換した場合（データパターン(01),(11),(01),(11)として符号パターンに変換した場合）に生成される個別変換符号パターンである。符号が符号パターン“010 101 010 101”と一致する場合、特定規則変換パターン検出部113は、ステップS242において、最小ラン連続制限総合フラグ(2)がonかを判定する。このフラグは図８のステップS126,S127の処理で総合検出部62により生成されたものである。最小ラン連続制限総合フラグ(2)がonである場合（直前の１チャネルビットが“１”である場合）には、ステップS243において、特定規則変換パターン検出部113は特定規則変換パターン検出フラグonを出力する。このフラグは、後述する図13のステップS258、及び図14のステップS294で利用される。
In step S241, the specific rule conversion
符号列“010 101 010 101”は、偶奇性保存違反パターン(01110111)が個別に２ビット単位で分割して変換された場合の個別変換符号パターンと一致する。また、最小ラン連続制限総合フラグ(2)のonは、直前のチャネルビットが“１”であることを意味するので、特定規則変換パターン検出フラグのonは、特定規則の変換パターンを構成する偶奇性保存違反データパターン(01110111)が変換された符号パターンである可能性があることを意味する。 The code string “010 101 010 101” matches the individual conversion code pattern when the even / oddity preservation violation pattern (01110111) is individually divided and converted in units of 2 bits. Also, on of the minimum run continuation restriction general flag (2) means that the immediately preceding channel bit is “1”, so that the on of the specific rule conversion pattern detection flag is even or odd that constitutes the conversion pattern of the specific rule. This means that there is a possibility that the data storage violation data pattern (01110111) is a converted code pattern.
ステップS241において、符号が符号パターン“010 101 010 101”と一致しないと判定された場合、並びにステップS242において、最小ラン連続制限総合フラグ(2)がonではない（offである）と判定された場合（直前の１チャネルビットが“０”である場合）、ステップS244において、特定規則変換パターン検出部113は特定規則変換パターン検出フラグoffを出力する。
When it is determined in step S241 that the code does not match the code pattern “010 101 010 101”, and in step S242, it is determined that the minimum run continuation limited total flag (2) is not on (is off). In the case (when the immediately preceding 1 channel bit is “0”), in step S244, the specific rule conversion
次に、図13を参照して、図４のステップS8の置換パターン処理制御処理について説明する。ステップS251において、置換パターン処理制御部54は、所定間隔でカウント（count1,count2）をクリアする。即ち後述するステップS254,S260で使用される変数count1,count2が、ここで初期化される。この処理は例えば、符号列の誤りの訂正の単位であるECC（Error-Correcting Code）ブロック毎に行われる。
Next, with reference to FIG. 13, the replacement pattern process control process in step S8 of FIG. 4 will be described. In step S251, the replacement pattern
ステップS252において、置換パターン処理制御部54は、最少ラン連続制限パターン検出フラグ15はonかを判定する。このフラグは図11のステップS203,S207で出力されたものである。最少ラン連続制限パターン検出フラグ15がonである場合（符号がデータパターン（1001110111）の個別変換符号パターン“001 010 101 010 101”と一致する場合）、ステップS253において、置換パターン処理制御部54は、予想フラグ(C7)がonかを判定する。このフラグは図10のステップS184,S188で出力されたものである。
In step S252, the replacement pattern
予想フラグ(C7)がonではない（offである）場合（符号が符号パターン“xxx xxx 101 010 101”と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS254において、置換パターン処理制御部54は、変数count1を１だけインクリメントする（count1 = count1+1）。ステップS255において、置換パターン処理制御部54は、(count1 ＋ count2)が基準回数以上かを判定する。カウント値(count1 ＋ count2)が予め定められている基準回数(基準値)より小さい場合、ステップS257において置換パターン処理制御部54は、置換パターン制御フラグ(1)をonする。これに対して、カウント値(count1 ＋ count2)が基準回数以上である場合、ステップS252において最少ラン連続制限パターン検出フラグ15がoffであると判定された場合、並びにステップS253で予想フラグ(C7)がonであると判定された場合、ステップS256において置換パターン処理制御部54は、置換パターン制御フラグ(1)をoffする。
When the prediction flag (C7) is not on (off) (when the code does not match the code pattern “xxx xxx 101 010 101” or even if it matches, the next channel bit is not “010”), In step S254, the replacement pattern
さらに、ステップS256,S257の処理の後、ステップS258において、置換パターン処理制御部54は、特定規則変換パターン検出フラグはonかを判定する。このフラグは図12のステップS243,S244で出力されたものである。特定規則変換パターン検出フラグがonである場合（符号が個別変換符号パターン“010 101 010 101”と一致し、かつ直前の符号が“１”である場合）、ステップS259において、置換パターン処理制御部54は、予想フラグ(C4)がonかを判定する。このフラグは図10のステップS187,S188で出力されたものである。
Further, after the processing in steps S256 and S257, in step S258, the replacement pattern
予想フラグ(C4)がonではない（offである）場合（符号が符号パターン“xxx 101 010 101”と一致しないか、または一致したとしても、次のチャネルビットが“010”でない場合）、ステップS260において、置換パターン処理制御部54は、変数count2を１だけインクリメントする（count2 = count2+1）。ステップS261において、置換パターン処理制御部54は、(count1 ＋ count2)が基準回数以上かを判定する。カウント値(count1 ＋ count2)が基準回数（基準値）より小さい場合、ステップS263において置換パターン処理制御部54は、置換パターン制御フラグ(2)をonする。これに対して、カウント値(count1 ＋ count2)が基準値以上である場合、ステップS258において特定規則変換パターン検出フラグがoffであると判定された場合、並びにステップS259で予想フラグ(C4)がonであると判定された場合、ステップS262において置換パターン処理制御部54は、置換パターン制御フラグ(2)をoffする。
If the prediction flag (C4) is not on (off) (if the code does not match the code pattern “
変数count1は、例えばECCブロック内において、最少ラン連続制限パターン検出フラグ15がonであり、かつ予想フラグ(C7)がoffである状態が発生した場合の回数、即ちデータパターン(1001110111)が対応する符号パターン“$0$ 010 000 000 101”に変換することができる回数（使用頻度）を表す。count2は、特定規則変換パターン検出フラグがonであり、かつ予想フラグ(C4)がoffである状態が発生した場合の回数、即ち、偶奇性保存違反データパターン(01110111)が、対応する偶奇性保存違反符号パターン“010 000 000 101”に変換することができる回数（使用頻度）を表す。カウント値(count1 ＋ count2)は結局、表４の変換テーブルによるパターン変換を行うことができる回数を示している。
The variable count1 corresponds to, for example, the number of times when the state in which the minimum run continuation restriction
図14を参照して後述するように、置換パターン制御フラグ(1)（許可フラグ）がonである場合、ステップS283,S284において、図９のステップS159,S160でデータパターン(1001110111)が変換された個別変換符号パターン“001 010 101 010 101”が、符号パターン“$0$ 010 000 000 101”に変換され、さらに不確定ビットを含む符号列“$0$”が確定された後、ステップS288,S290で符号パターン“101 010 000 000 101”,“000 010 000 000 101”が選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(1)（許可フラグ）がoffである場合、符号パターン“101 010 000 000 101”,“000 010 000 000 101”は選択されず、データパターン(1001110111)の個別変換符号パターン“001 010 101 010 101”がそのまま選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。 As will be described later with reference to FIG. 14, when the replacement pattern control flag (1) (permission flag) is on, the data pattern (1001110111) is converted in steps S159 and S160 in FIG. 9 in steps S283 and S284. After the individual conversion code pattern “001 010 101 010 101” is converted into the code pattern “$ 0 $ 010 000 000 101” and the code string “$ 0 $” including the uncertain bit is further determined, steps S288 and S290 are performed. The code patterns “101 010 000 000 101” and “000 010 000 000 101” are selected and output (that is, conversion that cannot be demodulated by the demodulation device corresponding to the conversion table of Table 2 is performed). On the other hand, when the replacement pattern control flag (1) (permission flag) is off, the code patterns “101 010 000 000 101” and “000 010 000 000 101” are not selected and the data pattern (1001110111) The individual conversion code pattern “001 010 101 010 101” is selected and output as it is (that is, conversion that can be demodulated by the demodulation device corresponding to the conversion table of Table 2 is performed).
同様に、置換パターン制御フラグ(2) （許可フラグ）がonである場合、図14のステップS296,S297において、図９のステップS159,S160で偶奇性保存違反データパターン(01110111)が変換された個別変換符号パターン“010 101 010 101”が、偶奇性保存違反符号パターン“010 000 000 101”に変換され、選択、出力される（即ち、表２の変換テーブルに対応した復調装置では復調できない変換が行われる）。これに対して、置換パターン制御フラグ(2) （許可フラグ）がoffである場合、符号パターン“010 000 000 101”は選択されず、データパターン(01110111)の個別変換符号パターン“010 101 010 101”が選択、出力される(即ち、表２の変換テーブルに対応した復調装置で復調できる変換が行われる)。 Similarly, when the replacement pattern control flag (2) (permission flag) is on, the even-odd storage violation data pattern (01110111) is converted in steps S159 and S160 in FIG. 9 in steps S296 and S297 in FIG. The individual conversion code pattern “010 101 010 101” is converted into an even-oddity preservation violation code pattern “010 000 000 101”, and is selected and output (that is, conversion that cannot be demodulated by the demodulation device corresponding to the conversion table of Table 2) Is done). On the other hand, when the replacement pattern control flag (2) (permission flag) is off, the code pattern “010 000 000 101” is not selected, and the individual conversion code pattern “010 101 010 101” of the data pattern (01110111) is not selected. "Is selected and output (that is, conversion that can be demodulated by the demodulation device corresponding to the conversion table of Table 2 is performed).
表２の変換テーブルに対応した復調装置（従来の装置）によって復調できない部分の変換結果は、復調エラーとなる。そこで、図13のステップS255およびS261における、カウント値(count1＋count2)と比較される基準回数として、例えばECCブロックにおいて、発生した誤りを訂正することが可能な範囲内の所定の値に予め定めておく。これにより、従来の装置では復調が出来ない変換が行われたとしても、ECCブロックにおけるエラー訂正処理によって、元のデータ列を得ることができる。 The conversion result of the portion that cannot be demodulated by the demodulator (conventional device) corresponding to the conversion table of Table 2 is a demodulation error. Therefore, the reference number to be compared with the count value (count1 + count2) in steps S255 and S261 in FIG. 13 is set in advance to a predetermined value within a range in which an error that has occurred can be corrected, for example, in the ECC block. . As a result, even if conversion that cannot be demodulated by the conventional apparatus is performed, the original data string can be obtained by error correction processing in the ECC block.
なお、本実施の形態においては、再生互換の対象とされる表２のテーブル（既存の変調装置（従来の装置）が有しているテーブル）の一部(表２のデータパターン(110111)とそれに対応する符号パターン“001 000 000”を除くテーブル)が、変換テーブル122(122A乃至122D)により構成され、表２のテーブルのうちの残りのテーブル(表２のデータパターン(110111)とそれに対応する符号パターン“001 000 000”からなるテーブル)は、実質的に、チャネルビット列変換部55による、後述する図14のステップS292,S293の処理により構成される。また、表4のテーブルは、実質的に、チャネルビット列変換部55による、図14のステップS288,S290の処理と、ステップS297,S298の処理により構成される。
In the present embodiment, a part of the table of Table 2 (the table included in the existing modulation device (conventional device)) to be subject to reproduction compatibility (the data pattern (110111) of Table 2) The table excluding the code pattern “001 000 000” corresponding to it is composed of the conversion tables 122 (122A to 122D), and the remaining tables of the table 2 (the data pattern (110111) of Table 2 and the corresponding table) The table consisting of the code pattern “001 000 000”) is substantially constituted by the processing of steps S292 and S293 of FIG. Further, the table of Table 4 is substantially configured by the processing of Steps S288 and S290 and the processing of Steps S297 and S298 in FIG. 14 by the channel bit
次に、図14のフローチャートを参照して、図４のステップS9におけるチャネルビット列変換処理の詳細について説明する。 Next, details of the channel bit string conversion process in step S9 of FIG. 4 will be described with reference to the flowchart of FIG.
ステップS281において、チャネルビット列変換部55は、最小ラン連続制限パターン検出フラグ15がonかを判定する。このフラグは、図11のステップS203,S207において出力されたものである。ステップS281において最小ラン連続制限パターン検出フラグ15がonであると判定された場合（符号が個別変換符号パターン“001 010 101 010 101”である場合）、ステップS282においてチャネルビット列変換部55は、予想フラグ(C7)がonかを判定する。この予想フラグ(C7)は、図10のステップS184,S188において出力されたものである。予想フラグ(C7)がoffである場合（符号列が“xxx xxx 101 010 101”ではないか、そうであったとしても次のチャネルビットが“010”ではない場合）には、ステップS283においてチャネルビット列変換部55は、置換パターン制御フラグ(1)がonかを判定する。
In step S281, the channel
置換パターン制御フラグ(1)(許可フラグ)がonである場合（カウント値(count1+count2)が基準回数より小さい場合）、ステップS284においてチャネルビット列変換部55は、図９のステップS159,S160でデータパターン(1001110111)が変換された個別変換符号パターン“001 010 101 010 101”を、本来の符号パターン“$0$ 010 000 000 101”に変換する。
When the replacement pattern control flag (1) (permission flag) is on (when the count value (count1 + count2) is smaller than the reference number), in step S284, the channel bit
そして、さらにステップS285において、チャネルビット列変換部55は直前符号フラグはonかを判定する。この直前符号フラグは、図７のステップS103,S104において出力されたものである。直前符号フラグがonである場合（直前の符号語列の１チャネルビットが“１”である場合）には、ステップS289においてチャネルビット列変換部55は、ステップS284で変換した符号列に含まれる不確定符号語“$0$”を“000”に設定する。ステップS290においてチャネルビット列変換部55は、符号列“000 010 000 000 101”を出力する。
In step S285, channel
ステップS285において、直前符号フラグがonではない（offである）と判定された場合（直前の符号語列の１チャネルビットが“０”である場合）、ステップS286においてチャネルビット列変換部55は、最小ラン連続制限総合フラグ(1)がonかを判定する。この最小ラン連続制限総合フラグ(1)は、図８のステップS123,S124で出力されたものである。最小ラン連続制限総合フラグ(1)がonである場合（直前の符号語列の３チャネルビットが“010”である場合）には、直前符号フラグがonである場合と同様に、ステップS289,S290の処理が実行される。
When it is determined in step S285 that the immediately preceding code flag is not on (is off) (when one channel bit of the immediately preceding code word string is “0”), in step S286, the channel bit
これに対して、最小ラン連続制限総合フラグ(1)がonではない（offである）と判定された場合（直前の符号語列の３チャネルビットが“010”ではない場合）、ステップS287においてチャネルビット列変換部55は、ステップS284で変換した不確定符号語“$0$”を“101”に変換する。そして、ステップS288においてチャネルビット列変換部55は符号列“101 010 000 000 101”を出力する。
On the other hand, when it is determined that the minimum run continuation limit comprehensive flag (1) is not on (is off) (when the three channel bits of the immediately preceding codeword string are not “010”), in step S287 The channel bit
ステップS281において最小ラン連続制限パターン検出フラグ15がonではない（offである）と判定された場合（符号列は“001 010 101 010 101”ではない場合）、ステップS291においてチャネルビット列変換部55は、最小ラン連続制限パターン検出フラグ12がonかを判定する。この検出フラグは、図11のステップS206,S207で出力されたものである。最小ラン連続制限パターン検出フラグ12がonである場合（符号列は“101 010 101”であり、かつ、次の３チャネルビットが“010”である場合）には、ステップS292においてチャネルビット列変換部55は、図９のステップS159,S160で変換されたデータパターン(110111)の個別変換符号パターン“101 010 101”を、本来の符号パターン“001 000 000”に変換する。そして、ステップS293において、チャネルビット列変換部55は、ステップS292で変換した符号列“001 000 000”を出力する。
When it is determined in step S281 that the minimum run continuous restriction
ステップS291において最小ラン連続制限パターン検出フラグ12がonではない（offである）と判定された場合（符号列は“101 010 101”ではないか、または、そうであっても次の３チャネルビットが“010”ではない場合）、ステップS294においてチャネルビット列変換部55は、特定規則変換パターン検出フラグがonかを判定する。このフラグは、図12のステップS243，S244で出力されたものである。ステップS294において、特定規則変換パターン検出フラグがonであると判定された場合（符号列は“010 101 010 101”であり、かつ、直前の符号が“1”である場合）、ステップS295においてチャネルビット列変換部55は、予想フラグ(C4)がonかを判定する。このフラグは、図10のステップS187,S188で出力されたものである。
When it is determined in step S291 that the minimum run continuation restriction
特定規則変換パターン検出フラグがonであるということは、特定規則の変換パターンを構成する偶奇性保存違反パターンである(01110111)が変換された可能性があることを意味する。そして、さらに予想フラグ(C4)がonではない（offである）とすれば、符号列は“xxx 101 010 101”であり、次の３チャネルビットが“010”ではないことになるので、処理対象の符号は偶奇性保存違反データパターン(01110111)が変換された符号であることになる。そこでステップS296において、チャネルビット列変換部55は、置換パターン制御フラグ(2)（許可フラグ）がonかを判定する。置換パターン制御フラグ(2) （許可フラグ）がonである場合（カウント値(count1+count2)が基準回数より小さい場合）、ステップS297においてチャネルビット列変換部55は、図９のステップS159,S160において変換された個別変換符号パターン“010 101 010 101”を、本来の偶奇性保存違反デ符号パターン“010 000 000 101”に変換する。そしてステップS298でチャネルビット列変換部55は、変換した符号列“010 000 000 101”を出力する。
The fact that the specific rule conversion pattern detection flag is on means that the even-oddity preservation violation pattern (01110111) constituting the conversion pattern of the specific rule may have been converted. If the prediction flag (C4) is not on (is off), the code string is “
ステップS282において予想フラグ(C7)がonであると判定された場合（最小ラン連続制限パターン検出フラグ15がonであり、さらに符号列が“xxx xxx 101 010 101”で、かつ次のチャネルビットが“010”である場合）、ステップS294において、特定規則変換パターン検出フラグがonではない（offである）と判定された場合（符号列は“010 101 010 101”ではないか、またはそうであったとしても、直前の符号が“１”ではない場合）、並びにステップS295において予想フラグ(C4)がonであると判定された場合（特定規則変換パターン検出フラグがonであり、さらに符号列は“xxx 101 010 101”で、かつ次の３チャネルビットが“010”である場合）、ステップS299においてチャネルビット列変換部55は、入力されたチャネルビット列をそのまま出力する。即ち、この場合においては、変換パターン決定部52で決定された変換パターンがそのまま符号列として出力される。
If it is determined in step S282 that the prediction flag (C7) is on (the minimum run continuation restriction
さらに、ステップS283で、置換パターン制御フラグ(1)(許可フラグ)がoffであると判定された場合（カウント値(count1+count2)が基準値（基準回数）以上となっている場合）、並びにステップS296で、置換パターン制御フラグ(2)（許可フラグ）がoffであると判定された場合（カウント値(count1+count2)が基準値（基準回数）以上である場合）においても、ステップS299においてチャネルビット列変換部55は、入力されたチャネルビット列をそのまま出力する。即ち、この場合においては、変換パターン決定部52で決定された変換パターンがそのまま符号列として出力される。
Furthermore, when it is determined in step S283 that the replacement pattern control flag (1) (permission flag) is off (when the count value (count1 + count2) is greater than or equal to the reference value (reference number)), and Even when it is determined in step S296 that the replacement pattern control flag (2) (permission flag) is off (when the count value (count1 + count2) is greater than or equal to the reference value (reference number)), in step S299 The channel
以上のようにして、基本構成を 1,7PP符号と同様とし、即ち、最小ランｄ＝１と最大ランｋ＝７、及び変換率(m:n)=(2:3)であり、データ列内の所定の位置に１ビットのDSV制御ビットを挿入することで効率良くDSV制御を行い、さらに、所定の識別ビットを持った、同期パターンが挿入された場合においても、最小ランの連続する回数を制限し、記録再生時のエラー伝搬特性を改善するような変換テーブルと変調装置を実現することができる。 As described above, the basic configuration is the same as that of the 1,7PP code, that is, the minimum run d = 1, the maximum run k = 7, and the conversion rate (m: n) = (2: 3). DSV control is efficiently performed by inserting one DSV control bit at a predetermined position in the area, and the number of consecutive minimum runs even when a synchronization pattern with a predetermined identification bit is inserted. Thus, it is possible to realize a conversion table and a modulation device that improve error propagation characteristics during recording and reproduction.
さらに、所定のECCブロックの間隔内において、表４の変換が行われた回数をカウントしておき、基準回数までは、フラグをオン（許可）とし、基準回数以上になったらフラグをオフ（禁止）にする。こうすることによって、表４にある置換パターンの行われた頻度を、再生互換性が与えられるように管理することができる。 Further, the number of conversions shown in Table 4 is counted within a predetermined ECC block interval, the flag is turned on (permitted) up to the reference number, and the flag is turned off (prohibited) when the reference number is exceeded. ). By doing so, it is possible to manage the frequency with which the replacement patterns in Table 4 are performed so as to provide reproduction compatibility.
すなわち、表３に基づく変調処理を行うことによって、記録再生時にエラーパターンとなりやすい、最小ランの連続する部位を減らし、より安定したシステムを与えることができるとともに、さらに、表３に基づく復調装置だけでなく、表２に基づく復調装置を用いても復調を行えるようにすることができるので、例えば表２のテーブルを含むフォーマットを持った、既に製品化された復調装置においても、本発明によって表３のテーブルを含むフォーマットを用いて記録された符号列を、再生することが可能となる。 That is, by performing the modulation processing based on Table 3, it is possible to reduce the continuous portion of the minimum run, which is likely to become an error pattern at the time of recording / reproduction, and to provide a more stable system. In addition, since it is possible to perform demodulation using a demodulator based on Table 2, even in a demodulator already commercialized having a format including the table of Table 2, for example, The code string recorded using the format including the table 3 can be reproduced.
ところで表３のテーブルより、特定規則変換パターン検出部113において、（01110111）と一致し、さらに直前に決定された変換パターンあるいは同期パターンの最終符号語が“１”であること（最終ラン連続制限総合フラグ（２））を検出に用いたが、これを変更して、所定の間隔で挿入されている同期パターンの位置を情報として、同期パターン挿入直後において（01110111）と一致することを検出に用いて、行うようにしてもよい。
By the way, from the table in Table 3, the specific rule conversion
そして、直前符号検出部61および総合検出部62が出力するフラグの供給先はテーブルが変更され、不確定ビットの位置が変化した場合には、その変化した位置に供給すれば良い。
Then, when the table is changed as the supply destination of the flags output by the immediately preceding
また、不確定符号＄,＊は、テーブルに対して所望の条件を満たすために、直前の符号だけではなく、直後の符号も用いて決定してもよい。 The indeterminate code $, * may be determined using not only the immediately preceding code but also the immediately following code in order to satisfy a desired condition for the table.
なお、図３の変調装置１の変形例として、不確定ビット決定部74へ送られていた直前符号検出部61からの出力を、チャネルビット列変換部55へ送り、不確定ビット決定部74の処理を、チャネルビット列変換部55で行う構成としてもよい。
As a modification of the
また、図13の置換パターン処理制御処理において、表４の２つの変換パターンの使用禁止に異なる重みをつけたり、片方を全て禁止したりしてもよい。この場合、図13中の基準回数の設定を、基準回数(1)、基準回数(2)と、セパレートさせればよい。 Further, in the replacement pattern processing control process of FIG. 13, different weights may be given to the prohibition of use of the two conversion patterns in Table 4, or one of them may be prohibited. In this case, the setting of the reference number in FIG. 13 may be separated into the reference number (1) and the reference number (2).
このほか、表３のテーブルを内蔵した変調装置で、表２のフォーマットに基づいた符号語列を出力することができる。例えば、図３の置換パターン処理制御部54には、図示しない外部からの制御信号に基づき、置換パターンに対する表４の変換処理を禁止する情報を出力させる。こうすることによって、チャネルビット列変換部55では、置換処理が禁止されることとなり、チャネルビット列変換部55からの出力は、表２のテーブルに基づいた符号語列とすることができる。
In addition, a modulation device incorporating the table of Table 3 can output a codeword string based on the format of Table 2. For example, the replacement pattern
また、外部からの制御信号として、ディスクのTOC(Table Of Contents)からの情報を入力し、それに基づいて置換処理を制御することもできる。例えば互換性を取るべきディスクの記録密度がより低いものであり、互換性を取る必要のないディスクの記録密度がより高いものである場合、入力されたディスクの記録密度が前者の記録密度に相当するものであるときは、表４の変換処理を禁止し、後者の記録密度に相当するものであるときは、表４の変換処理を許容することができる。 It is also possible to input information from the TOC (Table Of Contents) of the disk as an external control signal and control the replacement process based on the information. For example, if the recording density of the disc that should be compatible is lower and the recording density of the disc that does not need to be compatible is higher, the recording density of the input disc corresponds to the former recording density. If it is, the conversion process in Table 4 is prohibited, and if it corresponds to the latter recording density, the conversion process in Table 4 can be allowed.
また、ディスクがハイブリッド構造であり、互換性を取るべき部分と、互換性を取る必要のない部分が混在している場合は、TOC情報から、ハイブリッドの識別フラグ等を入力し、その記録位置に応じて、表４の変換処理を禁止したり、許可したりするように切り替えることができる。 Also, if the disc has a hybrid structure and there are parts that should be compatible and parts that do not need to be compatible, enter the hybrid identification flag etc. from the TOC information and place it at the recording position. Accordingly, the conversion processing in Table 4 can be switched to be prohibited or permitted.
さらに、外部からの制御信号に基づいて、互換性を確保する期限が定められた場合においては、内蔵時計などの時間情報に基づいて、一定の期間が経過するまでの間は変換処理を許容し、一定の期間が経過したときは、変換処理を禁止するように切り替えることができる。 Furthermore, when a time limit for ensuring compatibility is set based on an external control signal, conversion processing is permitted until a certain period of time elapses based on time information such as a built-in clock. When a certain period has elapsed, the conversion process can be switched to be prohibited.
以上、表３を具体例として説明したが、表３のテーブルに限定されるものではなく、２つのテーブルＡとテーブルＢがあった場合、テーブルＢ内に、テーブルＡに含まれない変換規則があるとき、本発明を適用することによって、テーブルＢを搭載した変調装置による発生符号語列を、テーブルＡを搭載した復調装置でも復調することができる。 As described above, Table 3 has been described as a specific example. However, the table is not limited to the table in Table 3, and when there are two tables A and B, conversion rules not included in Table A are included in Table B. In some cases, by applying the present invention, the generated codeword string generated by the modulation device equipped with the table B can be demodulated even by the demodulation device equipped with the table A.
1,7PP符号は、最小ランｄ＝１、最大ランｋ＝７、変換率(m:n)=(2:3)の変調テーブルにおいて、最小ラン長の繰り返し回数を制限する置換パターンを設けるようにしたので、
（１）高線密度での記録再生、およびタンジェンシャル・チルトに対する許容度が向上する。
（２）信号レベルが小さい部分が減少し、AGC（Auto Gain Control）やPLL（Phase-Locked Loop）等の波形処理の精度が向上し、総合特性を高めることができる。
（３）従来と比較して、ビタビ復号等の際のパスメモリ長を短く設計することができ、回路規模を小さくすることができる。
The 1,7PP code is provided with a replacement pattern that limits the number of repetitions of the minimum run length in the modulation table of minimum run d = 1, maximum run k = 7, and conversion rate (m: n) = (2: 3). Because
(1) The tolerance for recording / reproduction at high linear density and tangential tilt is improved.
(2) The portion with a low signal level is reduced, the accuracy of waveform processing such as AGC (Auto Gain Control) and PLL (Phase-Locked Loop) is improved, and the overall characteristics can be enhanced.
(3) Compared with the prior art, the path memory length for Viterbi decoding or the like can be designed to be short, and the circuit scale can be reduced.
また、DSV制御区間を所定以上の長さにすることによって、DSV制御ビットを挿入する位置において、変調テーブルの変換パターンを構成するデータ列の「１」の個数と、符号語列の「１」の個数を、２で割った時の余りが、どちらも１あるいは０で一致するようにしたので、
（４）DSVの制御のための冗長ビットを少なくすることができる。
（５）最小ランｄ＝１かつ(m,n)=(2,3)においては、1.5符号語でDSV制御を行うことができる。
（６）冗長度が少ない上に、最小ランと最大ランを守ることができる。さらに表３のテーブルは、表２の1,7PP符号と較べて、最小ランの連続回数制限を６回から５回へと少なくしたので、データ記録再生時のエラー伝播を、より少なくすることができる。
Also, by making the DSV control section longer than a predetermined length, the number of data strings “1” constituting the conversion pattern of the modulation table and the code word string “1” at the position where the DSV control bits are inserted. Since the remainder when dividing the number of 2 by 2 is 1 or 0,
(4) Redundant bits for DSV control can be reduced.
(5) In the minimum run d = 1 and (m, n) = (2,3), DSV control can be performed with 1.5 codewords.
(6) The redundancy is low and the minimum run and the maximum run can be protected. In addition, the table in Table 3 reduces the error propagation during data recording / playback because the minimum number of continuous runs is reduced from 6 to 5 times compared to the 1,7PP code in Table 2. it can.
上述したように、データ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。しかし、最小ランの連続を５回に制限することによって、このようなエラーの発生を少なくすることができ、より安定したデータの記録再生を実現することができる。 As described above, as a data reproduction error pattern, there is a case in which errors from the first edge to the last edge of consecutive minimum marks are erroneously shifted. That is, the generated bit error length propagates from the beginning to the end of the continuous section of the minimum run. Therefore, the problem that the error propagation becomes long appears. However, by limiting the continuous minimum run to five times, the occurrence of such errors can be reduced, and more stable data recording and reproduction can be realized.
図15は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）321は、ROM（Read Only Memory）322、または記憶部328に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）323には、CPU321が実行するプログラムやデータなどが適宜記憶される。これらのCPU321、ROM322、およびRAM323は、バス324により相互に接続されている。
FIG. 15 is a block diagram showing an example of the configuration of a personal computer that executes the above-described series of processing by a program. A CPU (Central Processing Unit) 321 executes various processes according to a program stored in a ROM (Read Only Memory) 322 or a
CPU321にはまた、バス324を介して入出力インターフェース325が接続されている。入出力インターフェース325には、キーボード、マウス、マイクロホンなどよりなる入力部326、ディスプレイ、スピーカなどよりなる出力部327が接続されている。CPU321は、入力部326から入力される指令に対応して各種の処理を実行する。そして、CPU321は、処理の結果を出力部327に出力する。
An input /
入出力インターフェース325に接続されている記憶部328は、例えばハードディスクからなり、CPU321が実行するプログラムや各種のデータを記憶する。通信部329は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。また、通信部329を介してプログラムを取得し、記憶部328に記憶してもよい。
The
入出力インターフェース325に接続されているドライブ330は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア331が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部328に転送され、記憶される。
The
上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラム格納媒体からインストールされる。 The series of processes described above can be executed by hardware or can be executed by software. When a series of processing is executed by software, a program constituting the software executes various functions by installing a computer incorporated in dedicated hardware or various programs. For example, the program is installed in a general-purpose personal computer from the program storage medium.
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図15に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク（MD（Mini-Disc）（登録商標）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア331、または、プログラムが一時的もしくは永続的に格納されるROM322や、記憶部328を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインターフェースである通信部329を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
As shown in FIG. 15, a program storage medium that stores a program that is installed in a computer and can be executed by the computer is a magnetic disk (including a flexible disk), an optical disk (CD-ROM (Compact Disc-Read Only Memory), DVD (including Digital Versatile Disc)), magneto-optical disk (including MD (Mini-Disc) (registered trademark)), or
なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。 In the present specification, the step of describing the program stored in the program storage medium is not limited to the processing performed in time series according to the described order, but is not necessarily performed in time series. Or the process performed separately is also included.
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiment of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.
１ 変調装置， 11 符号化装置， 21 DSV制御ビット挿入部， 22 変調部， 23 同期パターン挿入部， 24 NRZI化部， 41 加算器， 51 RLL変換パターン処理部， 52 変換パターン決定部， 53 置換パターン検出部, 54 置換パターン処理制御部， 55 チャネルビット列変換部, 61 直前符号検出部, 62 総合検出部, 71 変換パターン検出部, 72A乃至72D 変換テーブル, 73 セレクタ, 74 不確定ビット決定部, 111 最小ラン連続制限パターン検出予想部， 112 最小ラン連続制限パターン検出部, 113 特定規則変換パターン検出部 1 Modulator, 11 Encoder, 21 DSV Control Bit Insertion Unit, 22 Modulation Unit, 23 Synchronization Pattern Insertion Unit, 24 NRZI Conversion Unit, 41 Adder, 51 RLL Conversion Pattern Processing Unit, 52 Conversion Pattern Determination Unit, 53 Replacement Pattern detection unit, 54 Replacement pattern processing control unit, 55 Channel bit string conversion unit, 61 Immediate code detection unit, 62 Total detection unit, 71 Conversion pattern detection unit, 72A to 72D conversion table, 73 Selector, 74 Undetermined bit determination unit, 111 Minimum run continuous limit pattern detection predictor, 112 Minimum run continuous limit pattern detector, 113 Specific rule conversion pattern detector
Claims (8)
前記第１の変換手段により変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出する検出手段と、
前記第２の符号パターンの使用頻度を検出し、前記第２の符号パターンの変換処理を制御する制御情報を前記使用頻度に従って生成する検出処理手段と、
前記制御情報を用いて、前記個別変換符号パターンを前記第２の符号パターンに変換する第２の変換手段と
を備え、
前記検出処理手段は、前記第２の符号パターンの、所定のECCブロック内における使用頻度を検出し、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限する
変調装置。 According to a first table in which a first data pattern and a first code pattern are associated with each other, a portion that matches the first data pattern of input data is converted into the corresponding first code pattern. First converting means to:
An individual conversion code generated by individually converting a second data pattern associated with the second code pattern in the second table into a code pattern from the code pattern converted by the first conversion means. Detecting means for detecting a pattern;
Detection processing means for detecting the use frequency of the second code pattern and generating control information for controlling the conversion process of the second code pattern according to the use frequency;
Second conversion means for converting the individual conversion code pattern into the second code pattern using the control information ,
The detection processing means detects the use frequency of the second code pattern in a predetermined ECC block, and the use frequency is set to a value within a range in which error correction can be performed in the predetermined ECC block. Corresponding modulation device for restricting a value from being larger than a predetermined reference value .
請求項１に記載の変調装置。 The modulation device according to claim 1, wherein the detection processing unit performs control for converting the individual conversion code pattern into the second code pattern so that the use frequency does not become larger than a predetermined reference value.
請求項１に記載の変調装置。 The modulation device according to claim 1, wherein the first table is a table corresponding to a part of another table having reproduction compatibility.
前記第２の変換手段は、さらに前記第３の符号パターンの変換処理を制御する制御情報を用いて、前記第３のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを前記第３の符号パターンに変換する
請求項３に記載の変調装置。 The detection means is another table for further reproducing compatibility, and the third data pattern associated with the third code pattern in a table not included in the first table is individually coded. Detecting the individual conversion code pattern generated by conversion to the control code, and generating control information for controlling the conversion process of the third code pattern,
The second conversion means further uses the control information for controlling the conversion process of the third code pattern to generate an individual conversion code pattern generated by individually converting the third data pattern into a code pattern. Convert to the third code pattern
The modulation device according to claim 3 .
前記第１の変換ステップの処理により変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出する検出ステップと、
前記第２の符号パターンの使用頻度を検出し、前記第２の符号パターンの変換処理を制御する制御情報を前記使用頻度に従って生成する検出処理ステップと、
前記制御情報を用いて、前記個別変換符号パターンを前記第２の符号パターンに変換する第２の変換ステップと
を含み、
前記検出処理ステップでは、前記第２の符号パターンの、所定のECCブロック内における使用頻度が検出され、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限される
変調方法。 According to a first table in which a first data pattern and a first code pattern are associated with each other, a portion that matches the first data pattern of input data is converted into the corresponding first code pattern. A first conversion step,
The individual data generated by individually converting the second data pattern associated with the second code pattern in the second table into the code pattern from the code pattern converted by the processing of the first conversion step. A detection step of detecting a conversion code pattern;
A detection processing step of detecting the use frequency of the second code pattern and generating control information for controlling the conversion process of the second code pattern according to the use frequency;
A second conversion step of converting the individual conversion code pattern into the second code pattern using the control information ; and
In the detection processing step, the use frequency of the second code pattern in a predetermined ECC block is detected, and the use frequency is set to a value within a range in which error correction can be performed in the predetermined ECC block. Corresponding modulation method limited so as not to be larger than a predetermined reference value .
前記第１の変換ステップの処理により変換された符号パターンから、第２のテーブルにおいて第２の符号パターンに対応付けられている第２のデータパターンを個別に符号パターンに変換して生成される個別変換符号パターンを検出する検出ステップと、
前記第２の符号パターンの使用頻度を検出し、前記第２の符号パターンの変換処理を制御する制御情報を前記使用頻度に従って生成する検出処理ステップと、
前記制御情報を用いて、前記個別変換符号パターンを前記第２の符号パターンに変換する第２の変換ステップと
を含み、
前記検出処理ステップでは、前記第２の符号パターンの、所定のECCブロック内における使用頻度が検出され、さらに、前記使用頻度が、前記所定のECCブロック内で誤り訂正が可能な範囲内の値に対応する、所定の基準値より大きくならないように制限される
コンピュータに実行させるプログラム。 According to a first table in which a first data pattern and a first code pattern are associated with each other, a portion that matches the first data pattern of input data is converted into the corresponding first code pattern. A first conversion step,
The individual data generated by individually converting the second data pattern associated with the second code pattern in the second table into the code pattern from the code pattern converted by the processing of the first conversion step. A detection step of detecting a conversion code pattern;
A detection processing step of detecting the use frequency of the second code pattern and generating control information for controlling the conversion process of the second code pattern according to the use frequency;
A second conversion step of converting the individual conversion code pattern into the second code pattern using the control information ; and
In the detection processing step, the use frequency of the second code pattern in a predetermined ECC block is detected, and the use frequency is set to a value within a range in which error correction can be performed in the predetermined ECC block. A corresponding program to be executed by a computer restricted so as not to be larger than a predetermined reference value .
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