JP4735440B2 - IC tester - Google Patents
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Description
本発明は、被検査デバイスの検査を行うＩＣテスタに関し、特に、検査時に被検査デバイスに対して電源を供給する電源供給回路を内蔵するＩＣテスタに関する。 The present invention relates to an IC tester for inspecting a device to be inspected, and more particularly to an IC tester having a built-in power supply circuit for supplying power to the device to be inspected at the time of inspection.
従来から、ＩＣテスタは、所定の範囲の電源電圧を被検査デバイスに供給可能なように、出力電圧が可変の電源供給回路を備えていた（特許文献１参照）。図６は、このような電源供給回路の一例の内部構成図である。この図におけるＩＣテスタ４００は、ＤＡコンバータ ＤＡＣと、差動増幅器Ａ１と、出力端子ＯＵＴとを備えている。差動増幅器Ａ１としては、一般的に市販されている差動増幅器ＩＣが用いられる。
Conventionally, an IC tester has been provided with a power supply circuit whose output voltage is variable so that a power supply voltage within a predetermined range can be supplied to a device under test (see Patent Document 1). FIG. 6 is an internal configuration diagram of an example of such a power supply circuit. The
ＤＡコンバータ ＤＡＣの出力端子は、差動増幅器Ａ１の非反転入力端子に接続されている。差動増幅器Ａ１は、その出力端子が反転入力端子に接続されている。すなわち、この差動増幅器Ａ１は、ボルテージフォロワを形成している。差動増幅器Ａ１の出力端子は、さらに、ＩＣテスタ４００の出力端子ＯＵＴに接続されている。
The output terminal of the DA converter DAC is connected to the non-inverting input terminal of the differential amplifier A1. The output terminal of the differential amplifier A1 is connected to the inverting input terminal. That is, the differential amplifier A1 forms a voltage follower. The output terminal of the differential amplifier A1 is further connected to the output terminal OUT of the
ＩＣテスタ４００の出力端子ＯＵＴは、検査時に、被検査デバイスＤＵＴの電源端子に接続される。さらに、被検査デバイスＤＵＴの電源端子と基準電位との間に、負荷容量ＣＬが接続される。これは、検査中に被検査デバイスＤＵＴの電源端子に流れ込む負荷電流ＩＬが変動しても、電源端子の電位は変動しないようにするためである。
The output terminal OUT of the
検査時の動作を説明する。ＤＡコンバータ ＤＡＣから出力される設定電圧Ｖｉは、差動増幅器Ａ１の非反転入力端子に入力される。差動増幅器Ａ１は、ボルテージフォロワを形成しているので、その出力端子から、同じ設定電圧Ｖｉが出力される。差動増幅器Ａ１の出力端子はＩＣテスタ４００の出力端子ＯＵＴに接続されているので、ＩＣテスタ４００の出力端子ＯＵＴから設定電圧Ｖｉが出力される。すなわち、このＩＣテスタ４００は、ＤＡコンバータ ＤＡＣから出力される設定電圧Ｖｉを差動増幅器Ａ１でバッファリングして被検査デバイスＤＵＴの電源端子に印加する。
The operation at the time of inspection will be described. The set voltage Vi output from the DA converter DAC is input to the non-inverting input terminal of the differential amplifier A1. Since the differential amplifier A1 forms a voltage follower, the same set voltage Vi is output from its output terminal. Since the output terminal of the differential amplifier A1 is connected to the output terminal OUT of the
図７は、図６に示したＩＣテスタ４００内の差動増幅器Ａ１の出力段の等価回路図である。Ｑ１はＮＰＮトランジスタ、Ｑ２はＰＮＰトランジスタ、Ｅｄはアイドリングバイアス電圧源である。アイドリングバイアス電圧源Ｅｄは、一定のアイドリングバイアス電圧Ｖｄを発生する。
FIG. 7 is an equivalent circuit diagram of the output stage of the differential amplifier A1 in the
図７を参照し、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯを求める。差動増幅器Ａ１の出力電流Ｉｏがゼロのとき、トランジスタＱ１に流れる電流ＩＱ１とトランジスタＱ２に流れる電流ＩＱ２とは等しくなる。この電流をアイドリング電流ＩＱ０と呼ぶこととする。 Referring to FIG. 7, the output impedance r O of the differential amplifier A1 when the output current Io of the differential amplifier A1 is zero is obtained. When the output current Io of the differential amplifier A1 is zero, it is equal to the current I Q2 flowing through the current I Q1 and the transistor Q2 flowing through the transistor Q1. This current will be referred to as idling current IQ0 .
このとき、トランジスタＱ１のエミッタを見込んだインピーダンスｒｅ０は、
ｒｅ０＝ＶＴ／ＩＱ０ …（１０１）
である。ここで、ＶＴ＝ｋＢＴ／ｑであり、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量であり、ＶＴは常温で約２６［ｍＶ］になる。
At this time, the impedance r e0 in anticipation of the emitter of the transistor Q1 is
r e0 = V T / I Q0 (101)
It is. Here, V T = k B T / q, k B is a Boltzmann constant, T is an absolute temperature, q is an elementary charge, and V T is about 26 [mV] at room temperature.
トランジスタＱ２のエミッタを見込んだインピーダンスも、同じ値ｒｅ０になる。 The impedance in anticipation of the emitter of the transistor Q2 also has the same value re0 .
従って、差動増幅器Ａ１の出力インピーダンスｒＯは、２つのインピーダンスｒｅ０の並列接続になるので、
ｒＯ＝ｒｅ０／２＝ＶＴ／（２ＩＱ０） …（１０２）
である。
Therefore, since the output impedance r O of the differential amplifier A1 is a parallel connection of two impedances r e0 ,
r O = r e0 / 2 = V T / (2I Q0 ) (102)
It is.
次に、図６を参照し、差動増幅器Ａ１の出力電流Ｉｏがゼロのとき、すなわちＩＣテスタ４００の出力端子ＯＵＴから被検査デバイスＤＵＴの電源端子に供給される負荷電流ＩＬがゼロのときの、ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴを求める。ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと等しい。すなわち、
ｒＯＵＴ＝ｒＯ …（１０３）
である。
Next, referring to FIG. 6, when the output current Io of the differential amplifier A1 is zero, i.e. when the load current I L supplied to the power supply terminal of the device under test DUT from the output terminal OUT of the
r OUT = r O (103)
It is.
次に、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、負荷容量ＣＬに対する、差動増幅器Ａ１の動作が安定である条件を求める。差動増幅器Ａ１のゲイン帯域幅積をＧＢＷとすると、
ＧＢＷ＜１／（２π・ＣＬ・ｒＯＵＴ） …（１０４）
∴ ＣＬ＜１／（２π・ＧＢＷ・ｒＯＵＴ） …（１０４’）
である。
Then, when the output current Io of the differential amplifier A1 is zero, the load capacitance C L, the operation of the differential amplifier A1 is determined conditions are stable. When the gain bandwidth product of the differential amplifier A1 is GBW,
GBW <1 / (2π · C L · r OUT ) (104)
∴ C L <1 / (2π · GBW · r OUT ) (104 ')
It is.
次に、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯ、ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ、および負荷容量ＣＬの安定条件を試算する。
Then, when the output current Io of the differential amplifier A1 is zero, the output impedance r O of the differential amplifier A1, the output impedance r OUT at the output terminal OUT of the
差動増幅器Ａ１の出力インピーダンスｒＯを試算する。代表的な差動増幅器ＩＣのアイドリング電流ＩＱ０は０．１［ｍＡ］程度である。また、上記の通りＶＴは常温で２６［ｍＶ］である。これらの値を（１０２）式に代入すると、
ｒＯ＝２６［ｍＶ］／（２・０．１［ｍＡ］）＝１３０［Ω］
が得られる。
The output impedance r O of the differential amplifier A1 is estimated. A typical differential amplifier IC has an idling current IQ0 of about 0.1 [mA]. Also, as V T above is 26 [mV] at room temperature. Substituting these values into equation (102) gives
r O = 26 [mV] / (2.0.1 [mA]) = 130 [Ω]
Is obtained.
ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと等しい。すなわち、（１０３）式より、
ｒＯＵＴ＝ｒＯ＝１３０［Ω］
となる。
Output impedance r OUT at the output terminal OUT of the
r OUT = r O = 130 [Ω]
It becomes.
負荷容量ＣＬの安定条件を試算する。ゲイン帯域幅積ＧＢＷ＝１［ＭＨｚ］とする。また、上記の通りＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ＝１３０［Ω］である。これらの値を（１０４’）式に代入すると、
ＣＬ＜１／（２π・１［ＭＨｚ］・１３０［Ω］）＝１２２４［ｐＦ］
が得られる。すなわち、負荷容量ＣＬが１２２４［ｐＦ］以上になると、差動増幅器Ａ１の動作が不安定になる。
C L <1 / (2π · 1 [MHz] · 130 [Ω]) = 1224 [pF]
Is obtained. That is, when the load capacitance C L is 1224 [pF] or more, the operation of the differential amplifier A1 becomes unstable.
従来のＩＣテスタには、以下のような問題があった。すなわち、差動増幅器Ａ１として一般的に市販されている差動増幅器ＩＣを用いた場合、負荷容量ＣＬがある値以上になると、差動増幅器Ａ１の動作が不安定になり、極端な場合には発振する。これは、一般的に市販されている差動増幅器ＩＣは、無負荷時（出力電流Ｉｏがゼロのとき）の消費電力を抑えるために、出力段のアイドリング電流ＩＱ０を小さく設計してあることによる。その結果、無負荷時の出力インピーダンスｒＯは大きくなり、従ってＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴも大きくなる。この出力インピーダンスｒＯＵＴと負荷容量ＣＬとによって決まるポールの影響で、位相遅れが発生する。この位相遅れによって、ボルテージフォロワを形成している差動増幅器Ａ１の動作が不安定になる。
The conventional IC tester has the following problems. That is, when a commercially available differential amplifier IC is used as the differential amplifier A1, if the load capacitance CL exceeds a certain value, the operation of the differential amplifier A1 becomes unstable. Oscillates. This is because, in general, a commercially available differential amplifier IC is designed so that the idling current I Q0 of the output stage is made small in order to suppress the power consumption when there is no load (when the output current Io is zero). by. As a result, the output impedance r O when no load is increased, and therefore the output impedance r OUT at the output terminal OUT of the
本発明の目的は、無負荷時の出力インピーダンスが大きい、一般的に市販されている差動増幅器ＩＣを用いて、大きな負荷容量が接続された被検査デバイスに電源を供給しても、差動増幅器の動作が不安定になることがないＩＣテスタを提供することである。 An object of the present invention is to use a differential amplifier IC that is generally commercially available and has a large output impedance when no load is applied, and even if power is supplied to a device to be inspected to which a large load capacitance is connected, To provide an IC tester in which the operation of an amplifier does not become unstable.
本発明は、ディジタル設定値に応じた電圧を被検査デバイスの所定の端子に印加して検査を行うＩＣテスタにおいて、前記ディジタル設定値をアナログ設定電圧に変換する変換器と、前記変換器に接続されていて前記アナログ設定電圧を出力するボルテージフォロワからなる第１の増幅器と、前記第１の増幅器の入力端子に接続されていて、所定のバイアス電圧を発生するバイアス電圧源と、前記バイアス電圧源に接続されていて、前記アナログ設定電圧及び前記バイアス電圧に応じた電圧を出力するボルテージフォロワからなる第２の増幅器と、前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、前記第１の抵抗と前記第２の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子とを備えることを特徴とする。 The present invention provides an IC tester for performing an inspection by applying a voltage corresponding to a digital set value to a predetermined terminal of a device to be inspected, a converter for converting the digital set value to an analog set voltage, and a connection to the converter A first amplifier comprising a voltage follower that outputs the analog set voltage , a bias voltage source that is connected to an input terminal of the first amplifier and generates a predetermined bias voltage, and the bias voltage source be connected to, a second amplifier comprising a voltage follower for outputting a voltage corresponding to the analog setting voltage and said bias voltage, the output terminal of said first output terminal and the second amplifier of the amplifier It is connected to the first and second resistors connected in series, to an intermediate point of the first and the resistor and the second resistor is connected between the front Characterized in that it comprises an output terminal predetermined terminal of the inspected device is connected.
また、本発明は、ディジタル設定値に応じた電圧を被検査デバイスの所定の端子に印加して検査を行うＩＣテスタにおいて、前記ディジタル設定値をアナログ設定電圧に変換する変換器と、前記変換器に接続されていて前記アナログ設定電圧を出力するボルテージフォロワからなる第１の増幅器と、非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に抵抗が接続され、前記反転入力端と前記抵抗との接続点に定電流源が接続された差動増幅器である第２の増幅器と、前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、前記第１の抵抗と前記第２の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子とを備えることを特徴とする。 The present invention also relates to an IC tester for performing an inspection by applying a voltage corresponding to a digital set value to a predetermined terminal of a device under test, a converter for converting the digital set value to an analog set voltage, and the converter And a non-inverting input terminal is connected to the converter and a resistor is connected between the inverting input terminal and the output terminal. A second amplifier which is a differential amplifier having a constant current source connected to a connection point between the inverting input terminal and the resistor, and an output terminal of the first amplifier and an output terminal of the second amplifier. The first and second resistors connected in series between the first resistor and the intermediate point where the first resistor and the second resistor are connected, and a predetermined terminal of the device under test is connected Output terminal Characterized in that it comprises a.
また、本発明は、ディジタル設定値に応じた電圧を被検査デバイスの所定の端子に印加して検査を行うＩＣテスタにおいて、前記ディジタル設定値をアナログ設定電圧に変換する変換器と、非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に第１の抵抗が接続され、前記反転入力端と前記第１の抵抗との接続点に第２の抵抗が接続された差動増幅器である第１の増幅器と、非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に第３の抵抗が接続され、前記反転入力端と前記第３の抵抗との接続点に第４の抵抗が接続された差動増幅器である第２の増幅器と、前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第５および第６の抵抗と、前記第５の抵抗と前記第６の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子とを備えることを特徴としている。 Further, the present invention provides an IC tester for performing an inspection by applying a voltage corresponding to a digital set value to a predetermined terminal of a device under test, a converter for converting the digital set value into an analog set voltage, and a non-inverted input An end is connected to the converter, a first resistor is connected between the inverting input terminal and the output terminal, and a second resistor is connected to a connection point between the inverting input terminal and the first resistor. A first amplifier which is a differential amplifier and a non-inverting input terminal connected to the converter, and a third resistor connected between the inverting input terminal and the output terminal, A second amplifier, which is a differential amplifier having a fourth resistor connected to a connection point with the third resistor, and an output terminal of the first amplifier and an output terminal of the second amplifier; The fifth and sixth resistors connected in series and the fifth resistor It said sixth resistor and is being connected to the connected midpoint, is characterized by comprising an output terminal for a predetermined terminal of the device under test is connected to.
本発明に係るＩＣテスタによれば、無負荷時の出力インピーダンスが大きい、一般的に市販されている差動増幅器ＩＣを用いて、大きな負荷容量が接続された被検査デバイスに電源を供給しても、差動増幅器の動作が不安定になることがない。 According to the IC tester according to the present invention, power is supplied to a device to be inspected to which a large load capacity is connected using a generally available differential amplifier IC having a large output impedance at no load. However, the operation of the differential amplifier does not become unstable.
図１は、本発明の第１実施形態に係るＩＣテスタ１００の構成図である。ＩＣテスタ１００は、ＤＡコンバータ ＤＡＣと、バイアス電圧源ＥＢと、２つの差動増幅器Ａ１，Ａ２と、２つの抵抗Ｒ１，Ｒ２と、出力端子ＯＵＴとを備えている。ＤＡコンバータ ＤＡＣは、図示していない制御部から送られる設定値（デジタル値）を、対応する設定電圧（アナログ電圧）に変換する。バイアス電圧源ＥＢは、一定のバイアス電圧ＶＢを発生する。差動増幅器Ａ１，Ａ２としては、一般的に市販されている差動増幅器ＩＣが用いられる。
FIG. 1 is a configuration diagram of an
ＤＡコンバータ ＤＡＣの出力端子は、バイアス電圧源ＥＢの正電圧端子と、差動増幅器Ａ１の非反転入力端子とに接続されている。差動増幅器Ａ１は、その出力端子が反転入力端子に接続されている。すなわち、差動増幅器Ａ１はボルテージフォロワを形成していて、その出力端子の電圧（出力電圧）は、非反転入力端子の電圧（入力電圧）と等しい。 Output terminals of the DA converter DAC is a positive voltage terminal of the bias voltage source E B, is connected to a non-inverting input terminal of the differential amplifier A1. The output terminal of the differential amplifier A1 is connected to the inverting input terminal. That is, the differential amplifier A1 forms a voltage follower, and the voltage at the output terminal (output voltage) is equal to the voltage at the non-inverting input terminal (input voltage).
バイアス電圧源ＥＢの負電圧端子は、差動増幅器Ａ２の非反転入力端子に接続されている。差動増幅器Ａ２も、その出力端子が反転入力端子に接続されていて、ボルテージフォロワを形成しており、出力電圧は入力電圧と等しい。 Negative voltage terminal of the bias voltage source E B is connected to the non-inverting input terminal of the differential amplifier A2. The differential amplifier A2 also has an output terminal connected to the inverting input terminal to form a voltage follower, and the output voltage is equal to the input voltage.
差動増幅器Ａ１の出力端子と、差動増幅器Ａ２の出力端子との間には、２つの抵抗Ｒ１，Ｒ２が直列接続されている。すなわち、差動増幅器Ａ１の出力端子は抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は差動増幅器Ａ２の出力端子に接続されている。抵抗Ｒ１と抵抗Ｒ２とが接続された中間点は、ＩＣテスタ１００の出力端子ＯＵＴに接続されている。
Two resistors R1 and R2 are connected in series between the output terminal of the differential amplifier A1 and the output terminal of the differential amplifier A2. That is, the output terminal of the differential amplifier A1 is connected to one end of the resistor R1, the other end of the resistor R1 is connected to one end of the resistor R2, and the other end of the resistor R2 is connected to the output terminal of the differential amplifier A2. . An intermediate point where the resistors R1 and R2 are connected is connected to the output terminal OUT of the
ＩＣテスタ１００の出力端子ＯＵＴは、検査時に、被検査デバイスＤＵＴの電源端子に接続される（この電源端子は、正電源端子に限られるわけではなく、負電源端子のこともある。さらに、電源端子以外の端子に接続されることもある。）。さらに、被検査デバイスＤＵＴの電源端子と基準電位との間に、負荷容量ＣＬが接続される。これは、検査中に被検査デバイスＤＵＴの電源端子に流れ込む（または流れ出す）負荷電流ＩＬが変動しても、電源端子の電位は変動しないようにするためである。この負荷容量ＣＬの値は、通常０．１〜１００μＦ程度である。
The output terminal OUT of the
検査時の動作を説明する。ＤＡコンバータ ＤＡＣは、図示していない制御部から送られる設定値を、対応する設定電圧Ｖｉに変換して出力端子から出力する。この設定電圧Ｖｉは、差動増幅器Ａ１の非反転入力端子に印加される。すると、差動増幅器Ａ１はボルテージフォロワを形成しているので、その出力端子から、同じ設定電圧Ｖｉが出力される。 The operation at the time of inspection will be described. The DA converter DAC converts a set value sent from a control unit (not shown) into a corresponding set voltage Vi and outputs it from an output terminal. This set voltage Vi is applied to the non-inverting input terminal of the differential amplifier A1. Then, since the differential amplifier A1 forms a voltage follower, the same set voltage Vi is output from its output terminal.
一方、バイアス電圧源ＥＢの正電圧端子も設定電圧Ｖｉになるので、バイアス電圧源ＥＢの負電圧端子の電圧はＶｉ−ＶＢとなる。この電圧Ｖｉ−ＶＢが、差動増幅器Ａ２の非反転入力端子に印加される。すると、差動増幅器Ａ２もボルテージフォロワを形成しているので、その出力端子から、同じ電圧Ｖｉ−ＶＢが出力される。 On the other hand, since the positive voltage terminal of the bias voltage source E B becomes the set voltage Vi, the voltage of the negative voltage terminal of the bias voltage source E B becomes Vi-V B. This voltage Vi-V B is applied to the non-inverting input terminal of the differential amplifier A2. Then, since the differential amplifier A2 forms a voltage follower, from its output terminal, the same voltage Vi-V B are outputted.
差動増幅器Ａ１の出力端子から出力される電圧Ｖｉと、差動増幅器Ａ２の出力端子から出力される電圧Ｖｉ−ＶＢとの差電圧ＶＢ（すなわちバイアス電圧）が、直列接続された２つの抵抗Ｒ１，Ｒ２によって分圧されるので、抵抗Ｒ１と抵抗Ｒ２との中間点、すなわちＩＣテスタ１００の出力端子ＯＵＴでの出力電圧ＶＯＵＴは、２つの抵抗Ｒ１，Ｒ２の抵抗値をそれぞれＲ１，Ｒ２とすると、
ＶＯＵＴ＝Ｖｉ−ＶＢ・Ｒ１／（Ｒ１＋Ｒ２） …（１）
となる。
A differential voltage V B (that is, a bias voltage) between the voltage Vi output from the output terminal of the differential amplifier A1 and the voltage Vi−V B output from the output terminal of the differential amplifier A2 is two in series. since the divided by the resistors R1, R2, intermediate point between the resistor R1 and the resistor R2, that is, the output voltage V at the output terminal OUT of the
V OUT = Vi−V B · R1 / (R1 + R2) (1)
It becomes.
上記の構成によれば、検査時に、ＩＣテスタ１００の出力端子ＯＵＴから被検査デバイスＤＵＴの電源端子に流れ込む負荷電流ＩＬがゼロであっても、差動増幅器Ａ１の出力端子から差動増幅器Ａ２の出力端子に向かって電流が流れる。負荷電流ＩＬがゼロのとき、差動増幅器Ａ１の出力端子から差動増幅器Ａ２の出力端子に向かって流れる電流をバイアス電流ＩＢと呼ぶこととする。このバイアス電流ＩＢは、
ＩＢ＝ＶＢ／（Ｒ１＋Ｒ２） …（２）
で表される。
According to the above configuration, at the time of inspection, even the load current I L that flows from the output terminal OUT of the
I B = V B / (R1 + R2) (2)
It is represented by
ここで、簡単の為、抵抗Ｒ１，Ｒ２の抵抗値は等しいものとし、その共通の値をＲＢとする。すなわち、Ｒ１＝Ｒ２≡ＲＢとすると、上記（２）式は、
ＩＢ＝ＶＢ／（２ＲＢ） …（２’）
となる。
Here, for simplicity, the resistance value of the resistor R1, R2 is assumed equal to the common value and R B. That is, if the R1 = R2≡R B, equation (2),
I B = V B / (2R B ) (2 ′)
It becomes.
図２は、図１に示したＩＣテスタ１００内の差動増幅器Ａ１の出力段の等価回路図である。Ｑ１はＮＰＮトランジスタ、Ｑ２はＰＮＰトランジスタ、Ｅｄはアイドリングバイアス電圧源である。アイドリングバイアス電圧源Ｅｄは、一定のアイドリングバイアス電圧Ｖｄを発生する。
FIG. 2 is an equivalent circuit diagram of the output stage of the differential amplifier A1 in the
トランジスタＱ１に流れる電流をＩＱ１、トランジスタＱ２に流れる電流をＩＱ２とすると、差動増幅器Ａ１の出力電流Ｉｏは、
Ｉｏ＝ＩＱ１−ＩＱ２ …（３）
である。
I Q1 of the current flowing through the transistor Q1, and the current flowing through the transistor Q2 and I Q2, the output current Io of the differential amplifier A1,
Io = I Q1 −I Q2 (3)
It is.
トランジスタＱ１のエミッタを見込んだインピーダンスｒｅ１は、
ｒｅ１＝ＶＴ／ＩＱ１ …（４）
である。ここで、ＶＴ＝ｋＢＴ／ｑであり、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量であり、ＶＴは常温で約２６［ｍＶ］になる。
The impedance r e1 in anticipation of the emitter of the transistor Q1 is
r e1 = V T / I Q1 (4)
It is. Here, V T = k B T / q, k B is a Boltzmann constant, T is an absolute temperature, q is an elementary charge, and V T is about 26 [mV] at room temperature.
トランジスタＱ２のエミッタを見込んだインピーダンスｒｅ２は、
ｒｅ２＝ＶＴ／ＩＱ２ …（５）
である。
Impedance r e2 in anticipation of the emitter of the transistor Q2,
r e2 = V T / I Q2 (5)
It is.
従って、差動増幅器Ａ１の出力インピーダンスｒＯは、インピーダンスｒｅ１とｒｅ２の並列接続になるので、上記（４）式および（５）式より、
ｒＯ＝ＶＴ／（ＩＱ１＋ＩＱ２） …（６）
となる。
Therefore, since the output impedance r O of the differential amplifier A1 is a parallel connection of the impedances r e1 and r e2 , from the above equations (4) and (5),
r O = V T / (I Q1 + I Q2 ) (6)
It becomes.
上記（６）式中のＩＱ１およびＩＱ２を求める。 I Q1 and I Q2 in the above equation (6) are obtained.
ここで、仮に差動増幅器Ａ１の出力電流Ｉｏ＝０の場合を考えると、トランジスタＱ１に流れる電流ＩＱ１と、トランジスタＱ２に流れる電流ＩＱ２とは、どちらもアイドリング電流ＩＱ０と等しくなる。 Here, if considering the case of the output current Io = 0 of the differential amplifier A1, the current I Q1 flowing through the transistor Q1, the current I Q2 flowing through the transistor Q2, both equal to the idling current I Q0.
しかし、本実施形態においては、負荷電流ＩＬがゼロであっても、差動増幅器Ａ１の出力端子から出力電流Ｉｏが流れ出しているので、トランジスタＱ１に流れる電流ＩＱ１は、アイドリング電流ＩＱ０より増加している。従って、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ１も、Ｉｏ＝０の場合と比べて、わずかに増加している。この変化分をΔＶＢＥ１とすると、ＩＱ１は、
ＩＱ１＝ＩＱ０・ｅｘｐ（ΔＶＢＥ１／ＶＴ） …（７）
で表される。ここで、
ｋ≡ｅｘｐ（ΔＶＢＥ１／ＶＴ） …（８）
と置くと、上記（７）式は、
ＩＱ１＝ＩＱ０・ｋ …（７’）
となる。
However, in the present embodiment, even when the load current IL is zero, the output current Io flows out from the output terminal of the differential amplifier A1, so that the current I Q1 flowing through the transistor Q1 is greater than the idling current I Q0 . It has increased. Therefore, the base-emitter voltage V BE1 of the transistor Q1 is slightly increased as compared with the case of Io = 0. When this change is ΔV BE1 , I Q1 is
I Q1 = I Q0 · exp (ΔV BE1 / V T ) (7)
It is represented by here,
k≡exp (ΔV BE1 / V T ) (8)
Then, the above equation (7) is
I Q1 = I Q0 · k (7 ′)
It becomes.
トランジスタＱ１のベースとトランジスタＱ２のベースとの間の電圧はアイドリングバイアス電圧Ｖｄに固定されているので、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ１がΔＶＢＥ１だけ増加すれば、トランジスタＱ２のエミッタ・ベース間電圧ＶＥＢ２は同じ量だけ減少する。この変化分をΔＶＥＢ２とすると、ＩＱ２は、
ＩＱ２＝ＩＱ０・ｅｘｐ（ΔＶＥＢ２／ＶＴ） …（９）
で表される。ここで、ΔＶＥＢ２＝−ΔＶＢＥ１なので、
ＩＱ２＝ＩＱ０・ｅｘｐ（−ΔＶＢＥ１／ＶＴ） …（９’）
となる。さらに、上記（８）式を代入すると、
ＩＱ２＝ＩＱ０／ｋ …（９”）
となる。
Since the voltage between the base of the transistor Q1 and the base of the transistor Q2 is fixed to the idling bias voltage Vd, if the base-emitter voltage V BE1 of the transistor Q1 increases by ΔV BE1 , the emitter-base of the transistor Q2 The inter-voltage V EB2 decreases by the same amount. When this change is ΔV EB2 , I Q2 is
I Q2 = I Q0 · exp (ΔV EB2 / V T ) (9)
It is represented by Here, because ΔV EB2 = −ΔV BE1 ,
I Q2 = I Q0 · exp (−ΔV BE1 / V T ) (9 ′)
It becomes. Furthermore, when the above equation (8) is substituted,
I Q2 = I Q0 / k (9 ″)
It becomes.
以上でＩＱ１およびＩＱ２を求めることができたので、（７’）式および（９”）式を上記（６）式に代入すると、
ｒＯ＝ＶＴ／｛ＩＱ０（ｋ＋１／ｋ）｝ …（６’）
となる。
Now that I Q1 and I Q2 have been determined, substituting Equations (7 ′) and (9 ″) into Equation (6) above,
r O = V T / {I Q0 (k + 1 / k)} (6 ′)
It becomes.
次に、上記（６’）式中のｋをＩｏで表す。（３）式中のＩＱ１およびＩＱ２に（７’）式および（９”）式を代入すると、
Ｉｏ＝ＩＱ０（ｋ−１／ｋ） …（３’）
となる。この式をｋについて解けば、
ｋ＝｛Ｉｏ／ＩＱ０＋（（Ｉｏ／ＩＱ０）２＋４）（１／２）｝／２ …（３”）
となる。以上でｋをＩｏで表せた。
Next, k in the above formula (6 ′) is represented by Io. Substituting the formulas (7 ′) and (9 ″) for I Q1 and I Q2 in the formula (3),
Io = I Q0 (k−1 / k) (3 ′)
It becomes. Solving this equation for k,
k = {Io / I Q0 + ((Io / I Q0 ) 2 +4) (1/2) } / 2 (3 ″)
It becomes. Thus, k can be expressed as Io.
従って、負荷電流ＩＬがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯは、上記（６’）式および（３”）で表すことができる。これらの式を再掲する。
ｒＯ＝ＶＴ／｛ＩＱ０（ｋ＋１／ｋ）｝ …（６’）
ｋ＝｛Ｉｏ／ＩＱ０＋（（Ｉｏ／ＩＱ０）２＋４）（１／２）｝／２ …（３”）
Therefore, the output impedance r O of the differential amplifier A1 when the load current IL is zero can be expressed by the above equations (6 ′) and (3 ″).
r O = V T / {I Q0 (k + 1 / k)} (6 ′)
k = {Io / I Q0 + ((Io / I Q0 ) 2 +4) (1/2) } / 2 (3 ″)
図１における、差動増幅器Ａ２の出力インピーダンスも、差動増幅器Ａ１の出力インピーダンスｒＯと同様であり、上記（６’）式および（３”）で表すことができる。 In Figure 1, the output impedance of the differential amplifier A2 is also the same as the output impedance r O of the differential amplifier A1, it can be represented by the above (6 ') and (3').
負荷電流ＩＬがゼロのときの、ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと抵抗Ｒ１の直列接続と、差動増幅器Ａ２の出力インピーダンスｒＯと抵抗Ｒ２の直列接続との並列接続になる。Ｒ１＝Ｒ２≡ＲＢとしたので、この並列接続は、２つの（ｒＯ＋ＲＢ）の並列接続になる。すなわち、
ｒＯＵＴ＝（ｒＯ＋ＲＢ）／２ …（１０）
となる。ｒＯ≫ＲＢであるものとすれば、
ｒＯＵＴ≒ｒＯ／２ …（１０’）
となる。
When the load current IL is zero, the output impedance r OUT at the output terminal OUT of the
r OUT = (r O + R B ) / 2 (10)
It becomes. Assuming a r O »R B,
r OUT ≈r O / 2 (10 ′)
It becomes.
次に、負荷電流ＩＬがゼロのときの、負荷容量ＣＬに対する、差動増幅器Ａ１，Ａ２の動作が安定である条件を求める。差動増幅器Ａ１，Ａ２のゲイン帯域幅積をＧＢＷとすると、
ＧＢＷ＜１／（２π・ＣＬ・ｒｏｕｔ） …（１１）
∴ ＣＬ＜１／（２π・ＧＢＷ・ｒｏｕｔ） …（１１’）
である。
Then, when the load current I L is zero, the load capacitance C L, the operation of the differential amplifier A1, A2 are determined conditions are stable. When the gain bandwidth product of the differential amplifiers A1 and A2 is GBW,
GBW <1 / (2π · C L · r out ) (11)
∴ C L <1 / (2π · GBW · r out ) (11 ')
It is.
次に、負荷電流ＩＬがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯ、ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ、および負荷容量ＣＬの安定条件を試算する。
Then, when the load current I L is zero, is calculated the stability condition of the output impedance r OUT, and the load capacitance C L of the output impedance r O, the output terminal OUT of the
差動増幅器Ａ１の出力インピーダンスｒＯを試算する。代表的な差動増幅器ＩＣのアイドリング電流ＩＱ０は０．１［ｍＡ］程度である。また、上記の通りＶＴは常温で２６［ｍＶ］である。バイアス電流ＩＢ＝１［ｍＡ］とすると、負荷電流ＩＬ＝０なので、差動増幅器Ａ１の出力電流Ｉｏ＝ＩＢ＝１［ｍＡ］である。これらの値を（６’）式および（３”）式に代入すると、
ｒＯ＝２６［ｍＶ］／｛０．１［ｍＡ］・（ｋ＋１／ｋ）｝
ｋ＝｛１[mA]／０．１[mA]＋（（１[mA]／０．１[mA]）２＋４）（１／２）｝／２
となる。計算すると、ｒＯ≒２６［Ω］が得られる。従来例ではｒＯ＝１３０［Ω］であったので、この値は従来例の約１／５である。
The output impedance r O of the differential amplifier A1 is estimated. A typical differential amplifier IC has an idling current IQ0 of about 0.1 [mA]. Also, as V T above is 26 [mV] at room temperature. When the bias current I B = 1 [mA], since the load current I L = 0, the output current Io = I B = 1 [mA] of the differential amplifier A1. Substituting these values into the equations (6 ′) and (3 ″),
r O = 26 [mV] / {0.1 [mA] · (k + 1 / k)}
k = {1 [mA] /0.1 [mA] + ((1 [mA] /0.1 [mA]) 2 +4) (1/2) } / 2
It becomes. When calculations, r O ≒ 26 [Ω] is obtained. Since r O = 130 [Ω] in the conventional example, this value is about 1/5 of the conventional example.
ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、ほぼ、差動増幅器Ａ１の出力インピーダンスｒＯの１／２である。すなわち、（１０’）式より、
ｒＯＵＴ≒ｒＯ／２＝２６［Ω］／２＝１３［Ω］
が得られる。従来例ではｒＯＵＴ＝１３０［Ω］であったので、この値は従来例の約１／１０である。
Output impedance r OUT at the output terminal OUT of the
r OUT ≈r O / 2 = 26 [Ω] / 2 = 13 [Ω]
Is obtained. Since r OUT = 130 [Ω] in the conventional example, this value is about 1/10 of the conventional example.
負荷容量ＣＬの安定条件を試算する。ゲイン帯域幅積ＧＢＷ＝１［ＭＨｚ］とする。また、上記の通りＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ≒１３［Ω］である。これらの値を（１１’）式に代入すると、
ＣＬ＜１／（２π・１［ＭＨｚ］・１３［Ω］）＝１２２４３［ｐＦ］
が得られる。すなわち、負荷容量ＣＬが１２２４３［ｐＦ］まで安定になる。従来例ではＣＬ＜１２２４［ｐＦ］であったので、この値は従来例の約１０倍である。
To estimate the stability condition of the load capacitance C L. The gain bandwidth product GBW = 1 [MHz]. Further, as described above, the output impedance r OUT ≈13 [Ω] at the output terminal OUT of the
C L <1 / (2π · 1 [MHz] · 13 [Ω]) = 12243 [pF]
Is obtained. In other words, the load capacitance C L is stable until 12243 [pF]. Since C L <1224 [pF] in the conventional example, this value is about 10 times that in the conventional example.
図３は、アイドリング電流ＩＱ０＝０．１［ｍＡ］、バイアス電流ＩＢ＝１［ｍＡ］、ＲＢ＝５［Ω］とした場合において、負荷電流ＩＬを変化させたときの、出力インピーダンスｒＯＵＴの変化をシミュレーションした結果を示すグラフである。横軸が負荷電流ＩＬ［ｍＡ］を示しており、縦軸が出力インピーダンスｒＯＵＴ［Ω］を示している。実線が本実施形態の値を示しており、破線が従来例の値を示している。負荷電流ＩＬがゼロのとき、出力インピーダンスｒＯＵＴは最大になり、負荷電流ＩＬの絶対値が大きくなるほど、出力インピーダンスｒＯＵＴは下がっている。 FIG. 3 shows the output when the load current IL is changed when the idling current I Q0 = 0.1 [mA], the bias current I B = 1 [mA], and R B = 5 [Ω]. is a graph showing the results of simulation of changes in the impedance r OUT. The horizontal axis indicates the load current I L [mA], and the vertical axis indicates the output impedance r OUT [Ω]. The solid line shows the value of this embodiment, and the broken line shows the value of the conventional example. When the load current I L is zero, the output impedance r OUT is maximized, the absolute value becomes larger load current I L, the output impedance r OUT is lowered.
上記で試算した通り、負荷電流ＩＬがゼロのとき、本実施形態の出力インピーダンスｒＯＵＴは、従来例の出力インピーダンスｒＯＵＴの約１／１０になっている。さらに、全ての負荷電流ＩＬの値において、本実施形態の出力インピーダンスｒＯＵＴは、従来例の出力インピーダンスｒＯＵＴより小さい。これは、本実施形態には、バイアス電圧源ＥＢが設けられていて、負荷電流ＩＬがゼロであっても、差動増幅器Ａ１，Ａ２の出力端子間にバイアス電流ＩＢが流れるからである。バイアス電流ＩＢを大きな値に設定するほど、出力インピーダンスｒＯＵＴは小さくなる。 As estimated by the above, when the load current I L is zero, the output impedance r OUT of this embodiment has about one-tenth of the output impedance r OUT of the prior art. Furthermore, the values of all of the load current I L, the output impedance r OUT of this embodiment, conventional example of output impedance r OUT smaller. This is because the bias voltage source E B is provided in the present embodiment, and even when the load current IL is zero, the bias current I B flows between the output terminals of the differential amplifiers A1 and A2. is there. As the bias current I B is set to a larger value, the output impedance r OUT becomes smaller.
図４は、本発明の第２実施形態に係るＩＣテスタ２００の構成図である。図４において、図１の第１実施形態と同一の構成には同一の符号を付し、その説明を省略するものとする。第２実施形態が、第１実施形態と異なる点は、バイアス電圧源ＥＢがない点と、差動増幅器Ａ１，Ａ２に、それぞれ２つづつ抵抗が接続されている点である。すなわち、ＤＡコンバータ ＤＡＣの出力端子は、差動増幅器Ａ１，Ａ２の非反転入力端子の両方に接続されている。差動増幅器Ａ１は、その出力端子と反転入力端子との間に抵抗Ｒ３が接続されていて、さらに反転入力端子と負電源ＶＥＥとの間に抵抗Ｒ４が接続されている。差動増幅器Ａ２は、その出力端子と反転入力端子との間に抵抗Ｒ５が接続されていて、さらに反転入力端子と正電源ＶＣＣとの間に抵抗Ｒ６が接続されている。
FIG. 4 is a configuration diagram of an
本実施形態の動作を説明する。簡単の為、Ｒ３とＲ５の抵抗値は等しく、かつＲ４とＲ６の抵抗値も等しいものとする。ただし、実際は必ずしもその必要はない。このとき、差動増幅器Ａ１の出力電圧Ｖｏ１および差動増幅器Ａ２の出力電圧Ｖｏ２は、次式で表される。
Ｖｏ１＝（１＋Ｒ３／Ｒ４）・Ｖｉ−Ｒ３／Ｒ４・ＶＥＥ …（１２）
Ｖｏ２＝（１＋Ｒ５／Ｒ６）・Ｖｉ−Ｒ５／Ｒ６・ＶＣＣ …（１３）
上式において、Ｒ３／Ｒ４＝Ｒ５／Ｒ６≡ｍと置けば、
ＶＢ≡Ｖｏ１−Ｖｏ２＝ｍ・（ＶＣＣ−ＶＥＥ） …（１４）
となる。すなわち、ＶＢ≡Ｖｏ１−Ｖｏ２は、設定電圧Ｖｉによらず、常に一定になる。以降の動作は第１実施形態と同様である。
The operation of this embodiment will be described. For simplicity, it is assumed that the resistance values of R3 and R5 are equal, and the resistance values of R4 and R6 are also equal. However, this is not always necessary. At this time, the output voltage Vo1 of the differential amplifier A1 and the output voltage Vo2 of the differential amplifier A2 are expressed by the following equations.
Vo1 = (1 + R3 / R4) · Vi−R3 / R4 · VEE (12)
Vo2 = (1 + R5 / R6) · Vi−R5 / R6 · VCC (13)
In the above equation, if R3 / R4 = R5 / R6≡m,
V B ≡Vo1−Vo2 = m · (VCC−VEE) (14)
It becomes. That is, V B ≡Vo1−Vo2 is always constant regardless of the set voltage Vi. Subsequent operations are the same as those in the first embodiment.
なお、上記ｍを小さい値になるように設定しておけば、差動増幅器Ａ１，Ａ２の閉ループゲインをほぼ１にすることが可能である。また、上記の例では、ＶＣＣを正電源、ＶＥＥを負電源としたが、ＶＣＣ＞ＶＥＥであれば、いかなる電位であってもよい。さらに、ＶＣＣまたはＶＥＥのどちらかがＧＮＤ（接地）電位であってもよい。 If m is set to a small value, the closed-loop gains of the differential amplifiers A1 and A2 can be made substantially 1. In the above example, VCC is a positive power source and VEE is a negative power source. However, any potential may be used as long as VCC> VEE. Further, either VCC or VEE may be a GND (ground) potential.
図５は、本発明の第３実施形態に係るＩＣテスタ３００の構成図である。図５においても、図１の第１実施形態と同一の構成には同一の符号を付し、その説明を省略するものとする。第３実施形態が、第１実施形態と異なる点は、バイアス電圧源ＥＢがない点と、差動増幅器Ａ２に１つの抵抗Ｒ５と１つの定電流源ＪＢとが接続されている点である。すなわち、ＤＡコンバータ ＤＡＣの出力端子は、２つの差動増幅器Ａ１，Ａ２の非反転入力端子の両方に接続されている。差動増幅器Ａ２は、その出力端子と反転入力端子との間に抵抗Ｒ５が接続されていて、さらに反転入力端子と正電源ＶＣＣとの間に定電流源ＪＢが接続されている。
FIG. 5 is a configuration diagram of an
本実施形態の動作を説明する。差動増幅器Ａ１の出力電圧Ｖｏ１および差動増幅器Ａ２の出力電圧Ｖｏ２は、次式で表される。
Ｖｏ１＝Ｖｉ …（１５）
Ｖｏ２＝Ｖｉ−Ｒ５・ＪＢ …（１６）
従って、
ＶＢ≡Ｖｏ１−Ｖｏ２＝Ｒ５・ＪＢ …（１７）
となる。すなわち、ＶＢ≡Ｖｏ１−Ｖｏ２は、設定電圧Ｖｉによらず、常に一定になる。以降の動作は第１実施形態と同様である。
The operation of this embodiment will be described. The output voltage Vo1 of the differential amplifier A1 and the output voltage Vo2 of the differential amplifier A2 are expressed by the following equations.
Vo1 = Vi (15)
Vo2 = Vi−R5 · JB (16)
Therefore,
V B ≡Vo1−Vo2 = R5 · JB (17)
It becomes. That is, V B ≡Vo1−Vo2 is always constant regardless of the set voltage Vi. Subsequent operations are the same as those in the first embodiment.
なお、本実施形態においては、差動増幅器Ａ１，Ａ２の閉ループゲインは１である。 In the present embodiment, the closed-loop gain of the differential amplifiers A1 and A2 is 1.
本発明は、電源端子に負荷容量が接続された被検査デバイスに対して、一般的に市販されている差動増幅器ＩＣを用いて電源を供給するＩＣテスタに適用できる。 The present invention can be applied to an IC tester that supplies power to a device under test having a load capacitance connected to a power supply terminal by using a commercially available differential amplifier IC.
１００ ＩＣテスタ
ＤＡＣ ＤＡコンバータ
ＥＢ バイアス電圧源
Ａ１，Ａ２ 差動増幅器
Ｒ１，Ｒ２ 抵抗
ＯＵＴ 出力端子
ＣＬ 負荷容量
ＤＵＴ 被検査デバイス
100 IC tester DAC DA converter E B bias voltage source A1, A2 Differential amplifier R1, R2 Resistance OUT Output terminal C L Load capacitance DUT Device under test
Claims (3)
前記ディジタル設定値をアナログ設定電圧に変換する変換器と、
前記変換器に接続されていて前記アナログ設定電圧を出力するボルテージフォロワからなる第１の増幅器と、
前記第１の増幅器の入力端子に接続されていて、所定のバイアス電圧を発生するバイアス電圧源と、
前記バイアス電圧源に接続されていて、前記アナログ設定電圧及び前記バイアス電圧に応じた電圧を出力するボルテージフォロワからなる第２の増幅器と、
前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子と
を備えることを特徴とするＩＣテスタ。 In an IC tester that performs inspection by applying a voltage corresponding to a digital set value to a predetermined terminal of a device to be inspected,
A converter for converting the digital set value into an analog set voltage;
A first amplifier comprising a voltage follower connected to the converter and outputting the analog set voltage;
A bias voltage source connected to the input terminal of the first amplifier for generating a predetermined bias voltage;
A second amplifier that is connected to the bias voltage source and includes a voltage follower that outputs a voltage corresponding to the analog setting voltage and the bias voltage ;
First and second resistors connected in series between the output terminal of said first output terminal and the second amplifier of the amplifier,
The first resistor and is connected to an intermediate point of said second resistor and are connected, IC tester, characterized in that an output terminal of a predetermined terminal of the device under test is connected.
前記ディジタル設定値をアナログ設定電圧に変換する変換器と、 A converter for converting the digital set value into an analog set voltage;
前記変換器に接続されていて前記アナログ設定電圧を出力するボルテージフォロワからなる第１の増幅器と、 A first amplifier comprising a voltage follower connected to the converter and outputting the analog set voltage;
非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に抵抗が接続され、前記反転入力端と前記抵抗との接続点に定電流源が接続された差動増幅器である第２の増幅器と、 A differential in which a non-inverting input terminal is connected to the converter, a resistor is connected between the inverting input terminal and the output terminal, and a constant current source is connected to a connection point between the inverting input terminal and the resistor A second amplifier which is an amplifier;
前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、 First and second resistors connected in series between an output terminal of the first amplifier and an output terminal of the second amplifier;
前記第１の抵抗と前記第２の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子と An output terminal connected to an intermediate point to which the first resistor and the second resistor are connected, to which a predetermined terminal of the device under test is connected;
を備えることを特徴とするＩＣテスタ。 An IC tester comprising:
前記ディジタル設定値をアナログ設定電圧に変換する変換器と、 A converter for converting the digital set value into an analog set voltage;
非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に第１の抵抗が接続され、前記反転入力端と前記第１の抵抗との接続点に第２の抵抗が接続された差動増幅器である第１の増幅器と、 A non-inverting input terminal is connected to the converter, a first resistor is connected between the inverting input terminal and the output terminal, and a second point is connected to a connection point between the inverting input terminal and the first resistor. A first amplifier that is a differential amplifier to which a resistor is connected;
非反転入力端が前記変換器に接続されるとともに、反転入力端と出力端との間に第３の抵抗が接続され、前記反転入力端と前記第３の抵抗との接続点に第４の抵抗が接続された差動増幅器である第２の増幅器と、 A non-inverting input terminal is connected to the converter, a third resistor is connected between the inverting input terminal and the output terminal, and a fourth point is connected to a connection point between the inverting input terminal and the third resistor. A second amplifier which is a differential amplifier to which a resistor is connected;
前記第１の増幅器の出力端子と前記第２の増幅器の出力端子との間に直列接続されている第５および第６の抵抗と、 Fifth and sixth resistors connected in series between the output terminal of the first amplifier and the output terminal of the second amplifier;
前記第５の抵抗と前記第６の抵抗とが接続された中間点に接続されており、前記被検査デバイスの所定の端子が接続される出力端子と An output terminal connected to an intermediate point to which the fifth resistor and the sixth resistor are connected, to which a predetermined terminal of the device under test is connected;
を備えることを特徴とするＩＣテスタ。 An IC tester comprising:
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