JP4734484B2

JP4734484B2 - 情報処理装置およびメモリカートリッジシステム

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Publication number: JP4734484B2
Application number: JP2000318944A
Authority: JP
Inventors: 周平加藤
Original assignee: SSD Co Ltd
Current assignee: SSD Co Ltd
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2011-07-27
Anticipated expiration: 2020-10-19
Also published as: DE60141617D1; JP2002132390A; KR20020033434A; US20020049924A1; EP1199635B1; KR100803877B1; HK1047166B; EP1199635A3; EP1199635A2; ATE462166T1; HK1047166A1; US7093164B2

Description

【０００１】
【産業上の利用分野】
この発明は、情報処理装置またはメモリカートリッジシステムに関し、たとえば、家庭用ゲーム装置または家庭用カラオケ装置に適用され、メモリカートリッジが装着されたとき、当該メモリカートリッジに記憶されたプログラムを処理する、情報処理装置またはメモリカートリッジシステムに関する。
【０００２】
この発明はまた、このような情報処理装置またはメモリカートリッジシステムに適用される、メモリカートリッジに関する。
【０００３】
【従来技術】
従来の情報処理装置としては、プロセサの暴走によるトラブルを防止するために、いわゆるウォッチドッグタイマを設け、異常が検出されると直ちにプロセサをリセットするものがあった。
【０００４】
【発明が解決しようとする課題】
しかし、従来技術では、プロセサがリセットされるだけで電源は投入されまままであるため、リセットの後、プロセサは再起動されていた。このため、着脱自在なメモリカートリッジに記憶されたプログラムを処理するような情報処理装置では、メモリカートリッジの抜き取りによるプロセサの暴走時に内部メモリのデータが破壊されるおそれがあった。
【０００５】
つまり、暴走時にプロセサをリセットしても、メモリカートリッジは抜き取られたままであるため、プロセサはリセット後の再起動によって再び暴走してしまう。すると、プロセサはリセットおよび暴走を繰り返してしまい、情報処理装置内部の書き換え可能な不揮発性メモリまたは電源バックアップのメモリに格納されたデータが、暴走時の異常処理によって破壊されてしまう。
【０００６】
それゆえに、この発明の主たる目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、情報処理装置を提供することである。
【０００７】
この発明の他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、メモリカートリッジシステムを提供することである。
【０００８】
この発明のその他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、メモリカートリッジを提供することである。
【０００９】
この発明のさらにその他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、家庭用ゲーム装置を提供することである。
【００１０】
この発明の他の目的は、プロセサの暴走によってデータが破壊されるのを防止することができる、家庭用カラオケ装置を提供することである。
【００１１】
【課題を解決するための手段】
第１の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたプログラムを処理するプロセサを備える情報処理装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、情報処理装置である。
【００１２】
第２の発明は、プログラムメモリを有するメモリカートリッジ、およびメモリカートリッジの装着時にプログラムメモリと接続されるかつプログラムメモリに記憶されたプログラムを処理するプロセサを備えるメモリカートリッジシステムにおいて、パルス信号に応答して充放電を繰り返すキャパシタ、およびキャパシタの充電電圧が所定条件を満たさないときプロセサへの電源の供給を停止する停止手段をさらに備え、プログラムは、パルス信号のレベルを所定期間毎に変化させてキャパシタの充電電圧を所定条件内で維持するレベル制御プログラムを含むことを特徴とする、メモリカートリッジシステムである。
【００１３】
第３の発明は、キャパシタの充電電圧が所定条件を満たさないときプロセサへの電源の供給を停止する情報処理装置に着脱自在に装着されるかつプロセサに実行させるプログラムを記憶するメモリカートリッジであって、プログラムは、キャパシタを所定期間毎に充放電させてキャパシタの充電電圧を所定条件内で維持するキャパシタ制御プログラムを含む、メモリカートリッジである。
【００１４】
第４の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたゲームプログラムを処理するプロセサを備える家庭用ゲーム装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用ゲーム装置である。
【００１５】
第５の発明は、プログラムメモリを有するメモリカートリッジの装着時にプログラムメモリに接続されるシステムバス、およびシステムバスに接続されるかつプログラムメモリに記憶されたカラオケプログラムを処理するプロセサを備える家庭用カラオケ装置において、プロセサの異常を検出する検出手段、および異常が検出されたときプロセサへの電源の供給を停止する停止手段をさらに備えることを特徴とする、家庭用カラオケ装置である。
【００１６】
【作用】
第１の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたプログラムは、プロセサによって処理される。処理の途中でプロセサの異常が検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。プロセサへの電源の供給が停止されることで、プログラムの処理もまた停止される。
【００１７】
プロセサがプログラムに基づいてパルス信号を発生し、検出手段に含まれる充放電手段がパルス信号に応答して充放電を繰り返す場合、停止手段は、充放電手段の充電電圧が所定条件を満たさないとき電源の供給を停止する。
【００１８】
好ましくは、パルス信号は、レベルが所定期間毎にローレベルとハイレベルとの間で変化する信号であり、充放電手段は、第１キャパシタおよび第２キャパシタを含む。第１キャパシタは、パルス信号がローレベルのとき電荷を放電し、パルス信号がハイレベルのとき電荷を充電する。一方、第２キャパシタは、パルス信号がローレベルのとき電荷を充電し、パルス信号がハイレベルのとき電荷を放電する。そして、停止手段は、第１キャパシタおよび第２キャパシタの少なくとも一方の充電電圧が所定値を超えたとき、プロセサへの電源の供給を停止する。
【００１９】
指示手段によってプロセサのリセットを指示する場合、放電経路は、この指示に応答して有効化され、充放電手段に充電された電荷を放電する。
【００２０】
第２の発明においては、メモリカートリッジが装着されると、メモリカートリッジのプログラムメモリがプロセサと接続され、プログラムメモリに記憶されたプログラムがプロセサによって処理される。処理されるプログラムには、パルス信号のレベルを所定期間毎に変化させるレベル制御プログラムが含まれる。キャパシタは、レベル制御プログラムによってレベル制御されたパルス信号に応答して充放電を繰り返す。キャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止手段によって停止される。つまり、プロセサの異常によってパルス信号が適切にレベル制御されなくなると、キャパシタの充電電圧が所定条件を満たさなくなり、この結果、プロセサへの電源の供給が停止される。
【００２１】
第３の発明においては、情報処理装置は、キャパシタの充電電圧が所定条件を満たさないとき、プロセサへの電源の供給を停止する。メモリカートリッジは、このような情報処理装置に着脱自在に装着され、装着時にプロセサにプログラムを実行させる。このプログラムには、キャパシタを所定期間毎に充放電させるキャパシタ制御プログラムが含まれる。プロセサの異常によってキャパシタ制御プログラムが適切に処理されず、キャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止される。
【００２２】
第４の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたゲームプログラムは、プロセサによって処理される。処理の途中でプロセサの異常は検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。
【００２３】
第５の発明においては、メモリカートリッジが装着されると、メモリカートリッジ内のプログラムメモリがシステムバスを介してプロセサと接続される。プログラムメモリに記憶されたカラオケプログラムは、プロセサによって処理される。処理の途中でプロセサの異常は検出手段によって検出されると、停止手段がプロセサへの電源の供給を停止する。
【００２４】
【発明の効果】
これらの発明によれば、プロセサの異常が検出されるか、プロセサの異常によってキャパシタの充電電圧が所定条件を満たさなくなると、プロセサへの電源の供給が停止される。つまり、プロセサがリセットされるのではなく、電源の供給が停止される。このため、メモリカートリッジの抜き取りによってプロセサに異常が生じたとき、プロセサに格納されているあるいはプロセサに接続されたままのメモリのデータが破壊されることはない。
【００２５】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００２６】
【実施例】
図１を参照して、この実施例の家庭用ゲーム装置１０は、ゲームプログラムを処理する高速プロセサ１２を含む。高速プロセサ１２は、システムバス１４を介して、本体に内蔵されたＲＯＭ１６ならびにメモリカートリッジ１８に内蔵されたＲＯＭ２０に接続される。メモリカートリッジ１８は着脱自在であり、ＲＯＭ２０は、メモリカートリッジ１８が家庭用ゲーム装置１０に装着されたときだけシステムバス１４と接続される。なお、ＲＯＭ２０にはゲームプログラムが記憶されており、ＲＯＭ１６には効果音やゲーム画像を生成するための音声データおよび映像データが記憶されている。
【００２７】
メモリカートリッジ１８が装着された状態で電源スイッチ３６がオンされると、対応するキー入力信号がキー入力装置２２から電源制御回路２４に与えられる。すると、電源制御回路２４は、バッテリ２８またはＡＣ／ＤＣコンバータ２６から出力された直流電圧に基づいて、安定化された３．３Ｖの定電圧を生成する。これによって、高速プロセサ１２を含むシステム全体が起動する。高速プロセサ１２は、ゲームキー３８の操作に対応するキー入力信号をキー入力装置２２から取り込み、ＲＯＭ２０に記憶されたゲームプログラムを処理する。そして、ＲＯＭ１６に記憶された音声データまたは映像データに基づいて、効果音データやゲーム画像データを生成する。生成された効果音データおよびゲーム画像データは、音声出力端子３２および映像出力端子３４から外部に出力される。なお、ＳＲＡＭ１２ａはバッテリ２８によってバックアップされた内部メモリであり、このメモリにはゲームプログラムの処理によって生成されたデータ（たとえば獲得アイテム情報）が格納される。
【００２８】
リセットキー４０が操作されると、対応するキー入力信号がキー入力装置２２からリセット回路３０のスイッチＳＷ１に与えられ、スイッチＳＷ１はオフ状態からオン状態に移行する。スイッチＳＷ１がオフ状態のときは、電源Ｖｃｃから抵抗Ｒ１を介して供給された電荷がキャパシタＣ１に蓄積され、キャパシタＣ１の端子電圧は所定値を示す。一方、スイッチＳＷ１がオン状態となると、キャパシタＣ１の端子電圧は基準電位（０Ｖ）まで低下する。高速プロセサ１２は、キャパシタＣ１の端子電圧をリセット端子から取り込み、端子電圧が所定値であれば処理を継続するが、端子電圧が基準電位まで低下すると処理をリセットする。リセットによって、ゲームプログラムの処理は先頭から再開される。
【００２９】
ゲームプログラムには、所定期間おきの割り込みに応答して処理される電源制御ルーチンが含まれており、高速プロセサ１２は、この電源制御ルーチンに基づいて制御パルスを出力ポートから出力する。電源制御回路２４は、制御パルスが正しく出力される限り電力の供給を継続するが、高速プロセサ１２の異常によって電源制御ルーチンが適切に処理されず、制御パルスが正常に出力されなくなると、電源の供給を停止する。電源の供給が停止されることで、高速プロセサ１２を含むシステム全体がオフ状態となる。
【００３０】
なお、上述のリセットの期間中は、電源制御回路２４に含まれる後述の電源オン／オフ回路２４ｂは動作しない。つまり、電源制御回路２４は、リセット操作によって電力の供給を停止することはない。
【００３１】
電源制御回路２４は、具体的には図２に示すように構成される。バッテリ２８またはＡＣ／ＤＣコンバータ２６から出力された直流電圧は、プラス入力端子Ｓ１に印加される。マイナス入力端子Ｓ２は基準電位面に接続され、プラス入力端子Ｓ１はキャパシタＣ２を介して基準電位面と接続されるとともに、電源スイッチに連動するスイッチＳＷ２を介して抵抗Ｒ３の一方端と接続される。抵抗Ｒ３の他方端はダイオードＤ１のアノードと接続され、ダイオードＤ１のカソードはダイオードＤ２のカソードおよび抵抗Ｒ４の一方端と接続される。ダイオードＤ２のアノードは出力電圧制御回路２４ａを形成するトランジスタＴ３のコレクタと接続され、抵抗Ｒ４の他方端は、アノードが基準電位面と接続されたツェナーダイオードＺＤのカソード，出力電圧制御回路２４ａを形成するトランジスタＴ２のベースおよび電源オン／オフ制御回路２４ｂを形成するトランジスタＴ５のコレクタと接続される。
【００３２】
トランジスタＴ２およびＴ３のエミッタは、抵抗Ｒ５を介して基準電位面と接続され、トランジスタＴ２およびＴ３のコレクタは、トランジスタＴ１のベースおよびコレクタとそれぞれ接続される。また、トランジスタＴ３のベースは、抵抗Ｒ７を介して基準電位面と接続されるとともに、抵抗Ｒ６を介してトランジスタＴ１のコレクタと接続される。トランジスタＴ１のエミッタはプラス入力端子Ｓ１と接続され、トランジスタＴ１のコレクタはプラス出力端子Ｓ３と接続され、そしてトランジスタＴ１のベース・エミッタ間には抵抗Ｒ２が介挿される。プラス出力端子Ｓ３はキャパシタＣ３を介して基準電位面と接続され、マイナス出力端子Ｓ４は直接的に基準電位面と接続される。
【００３３】
トランジスタＴ５のエミッタは基準電位面と接続され、トランジスタＴ５のベースはトランジスタＴ４のコレクタと接続される。トランジスタＴ４のベースはトランジスタＴ５のコレクタと接続され、トランジスタＴ４のエミッタはチャージポンプ回路２４ｃを形成する抵抗Ｒ１０の一方端と接続される。トランジスタＴ４のエミッタは、リセット回路３０を形成するキャパシタＣ１および抵抗Ｒ１の接続点にも接続される。
【００３４】
抵抗Ｒ１０の他方端は、キャパシタＣ５を介して基準電位面と接続されるとともに、抵抗Ｒ９を介して電源Ｖｃｃと接続される。ここで、電源Ｖｃｃは、プラス出力端子Ｓ３から供給される安定化された定電圧電源である。抵抗Ｒ１０の他方端はダイオードＤ４のアノードとも接続され、ダイオードＤ４のカソードは、ダイードＤ３のアノードおよびキャパシタＣ４の一方端と接続される。ダイオードＤ４のカソードは電源Ｖｃｃと接続され、キャパシタＣ４の他方端は抵抗Ｒ８を介して高速プロセサ１８の出力ポートと接続される。
【００３５】
高速プロセサ１２は、図３に示す電源制御ルーチンを所定期間毎の割り込みに応答して実行する。まずステップＳ１でカウンタ（図示せず）のカウント値を検出し、検出したカウント値が所定値に等しいかどうかをステップＳ３で判別する。ここでカウント値＜所定値であれば、ステップＳ１５でカウント値をインクリメントしてからメインルーチンに復帰する。一方、カウント値＝所定値であれば、ステップＳ５でカウント値をリセットしてからステップＳ７で出力ポートの現在のステータスを検出し、続くステップＳ９で検出ステータスを判別する。そして、検出ステータスがハイレベルであれば、ステップＳ１１で出力ポートのステータスをローレベルに変更してからステップＳ１５に進むが、検出ステータスがローレベルであれば、ステップＳ１３で出力ポートのステータスをローレベルに変更してからステップＳ１５に進む。ステップＳ１５では、上述のようにカウント値をインクリメントし、この処理を終えるとメインルーチンに復帰する。このような処理が行なわれることで、所定期間毎にレベルが切り換わる制御パルスが、出力ポートから出力される。
【００３６】
電源スイッチ３６がオンされると、これに連動して図２に示すスイッチＳＷ２がオンされる。このときツェナーダイオードＺＤのカソードに印加される直流電圧はツェナー電圧よりも高く、プラス入力端子Ｓ１に印加された直流電圧に基づく直流電流は、スイッチＳＷ２，抵抗Ｒ３，ダイオードＤ１，抵抗Ｒ４およびツェナーダイオードＺＤを経て基準電位面に流れ込む。トランジスタＴ２のベースにはツェナー電圧つまり定電圧が印加され、これによってトランジスタＴ２およびＴ１がオンされる。トランジスタＴ１のコレクタ電圧は抵抗Ｒ６およびＲ７によって分圧され、抵抗７の端子電圧によってトランジスタＴ３がオンされる。
【００３７】
トランジスタＴ２およびＴ３を導通する電流量は、各々のベースに印加された直流電圧によって規定される。トランジスタＴ１のコレクタからの出力電圧が３．３Ｖを超えると、抵抗Ｒ６およびＲ７からなる分圧回路によって生成され、トランジスタＴ３のベースに印加されている電圧が、規定値を超える。これによって、トランジスタＴ３のコレクタ・エミッタ間に流れる電流が増大し、抵抗Ｒ５の両端に発生する電位差が大きくなる。トランジスタＴ２のベースに印加されている電圧はツェナーダイオードＺＤによって一定に保たれているので、トランジスタＴ２のベース・エミッタ間に流れる電流が減少する。
【００３８】
これによって、トランジスタＴ２のコレクタ・エミッタ間に流れる電流が減少し、またトランジスタＴ１のエミッタ・コレクタ間に流れる電流も減少する。したがって、トランジスタＴ１のコレクタから出力される電圧も減少する。同様に、トランジスタＴ１のコレクタからの出力電圧が３．３Ｖを下回ると、この出力電圧制御回路２４ａは、トランジスタＴ１のコレクタから出力される電圧を増大させる方向に働く。このようにして、出力端子Ｓ３−Ｓ４間では３．３Ｖの定電圧が維持される。
【００３９】
なお、キャパシタＣ２およびＣ３は、それぞれ非安定化電源入力および安定化電源出力の電圧を平滑化するものである。
【００４０】
高速プロセサ１２は、電源スイッチ３６の投入に応答して上述の電源制御ルーチンを実行し、所定期間おきにレベルが変化する制御パルスを出力ポートから出力する。制御パルスがローレベルのときは、電源Ｖｃｃに基づいてキャパシタＣ５に充電された電荷が放電され、ダイオードＤ４を介してキャパシタＣ４に充電される。制御パルスがローレベルからハイレベルに変化すると、抵抗Ｒ９を経た電荷がキャパシタＣ５に充電されるとともに、キャパシタＣ４に充電された電荷がダイオードＤ３を経て電源Ｖｃｃに向けて放電される。制御パルスがレベル変化を繰り返す間は、電荷は以上のような充放電を繰り返し、トランジスタＴ４のエミッタと基準電位面との間の電位差Ｖｃが所定の閾値を超えることはない。
【００４１】
しかし、高速プロセサ１２の異常によって電源制御ルーチンが適切に処理されず、制御パルスがローレベルまたはハイレベルを取り続けると、上述の電位差Ｖｃが閾値を超えてしまう。つまり、制御パルスがローレベルを維持すると、キャパシタＣ４およびＣ５が平衡状態に達した後は、キャパシタＣ５およびＣ４の両方が充電され、電位差Ｖｃは数１に従って上昇する。これによって、電位差Ｖｃが閾値を超える。
【００４２】
【数１】
Ｖｃ＝ｅ^-t/((C4+C5) ^・ ^R9)
一方、制御パルスがハイレベルを維持したときは、キャパシタＣ５の充電が継続され、電位差Ｖｃは数２に従って上昇する。これによって、電位差Ｖｃが閾値を超える。
【００４３】
【数２】
Ｖｃ＝ｅ^-t/(C4 ^・ ^R9)
所定の閾値は、ツェナー電圧Ｖ_ZDおよびトランジスタＴ４のベース・エミッタ間電圧Ｖ_BEの和（Ｖ_ZD＋Ｖ_BE）に相当する。電位差Ｖｃがこの閾値を超えると、トランジスタＴ４がオンし、さらにはトランジスタＴ５がオンする。すると、抵抗Ｒ４を経た直流電流は、ツェナーダイオードＺＤの代わりにトランジスタＴ５を導通し、ツェナーダイオードＺＤは定常状態に戻る。トランジスタＴ５がオンされるとトランジスタＴ１〜Ｔ３はオフされ、プラス出力端子Ｓ３からの安定化電圧の出力が停止される。これによって、高速プロセサ１２を含むシステム全体がオフされる。
【００４４】
高速プロセサ１２が電源制御ルーチンを適切に実行しているときにリセットキー４０が操作されると、これに連動してスイッチＳＷ１がオンされる。すると、抵抗Ｒ１０の一方端が基準電位面に接続され、キャパシタＣ５の電荷はスイッチＳＷ１を介して基準電位面に放電される。このため、リセットキー４０が押された後、電位差Ｖｃが閾値を超えることはなく、プラス出力端子Ｓ３からの安定化電圧の出力が停止されることもない。高速プロセサ１２は、リセットの後、ゲームプログラムの処理を再開する。
【００４５】
以上の説明から分かるように、メモリカートリッジ１８が装着されると、ＲＯＭ２０がシステムバス１４を介して高速プロセサ１２と接続される。ＲＯＭ２０に記憶されたプログラムは、高速プロセサ１２によって処理される。処理の途中で高速プロセサ１２が暴走すると、チャージポンプ回路２４ｃを形成する抵抗Ｒ１０の一方端と基準電位面の間の電位差Ｖｃが上昇し、これによってトランジスタＴ４およびＴ５がオンされる。すると、トランジスタＴ２ひいてはトランジスタＴ１がオフされ、これによって高速プロセサ１２を含むシステム全体への電源の供給が停止される。高速プロセサ１２への電源の供給が停止されることで、プログラムの処理もまた停止される。
【００４６】
高速プロセサ１２によって処理されるプログラムには、電源制御ルーチン（キャパシタ制御プログラム）が含まれる。この電源制御ルーチンによって、所定期間毎にレベルが変化する制御パルスが高速プロセサ１２の出力ポートから出力される。キャパシタＣ４およびＣ５は、このような制御パルスに応答して充放電を繰り返す。高速プロセサ１２が暴走することで制御パルスがハイレベルまたはローレベルに安定すると、キャパシタＣ５への充電が継続され、これによって上述の電位差が上昇する。これによって、電位差Ｖｃが所定値を超えると高速プロセサ１２を含むシステム全体への電源の供給が停止される。
【００４７】
このように、高速プロセサ１２に異常が生じると高速プロセサ１２への電源の供給を停止するようにしたため、メモリカートリッジ１８の抜き取りによって高速プロセサ１２が暴走したような場合に、ＳＲＡＭ１２ａのデータが破壊されることはない。
【００４８】
なお、この実施例では、家庭用ゲーム装置を用いて説明したが、この発明は、家庭用カラオケ装置にも適用できる。この場合、本体に内蔵されたＲＯＭ１６には、カラオケ音楽データ（基本音源）およびカラオケ画像データ（タイトル画面，基本背景画面）が記憶され、メモリカートリッジに内蔵されたＲＯＭ２０には、カラオケプログラム（音楽再生制御用，映像再生制御用）および複数曲分の楽譜データが記憶される。また、ゲームキー３８の代わりに曲番切換キーが設けられる。オペレータが曲番切換キーを操作すれば、所望の楽曲の音声データが音声出力端子３２から出力され、歌詞を含む映像データが映像出力端子３４から出力される。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】電源制御回路の構成を示す回路図である。
【図３】電源制御ルーチンを示すフロー図である。
【符号の説明】
１０…家庭用ゲーム装置
１２…高速プロセサ
１４…システムバス
１６…本体内蔵ＲＯＭ
１８…メモリカートリッジ
２０…カートリッジＲＯＭ
２２…キー入力装置
２４…電源制御回路
３０…リセット回路

Claims

プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバスと、
前記システムバスに接続されるかつ前記プログラムメモリに記憶されたプログラムを処理するプロセサと、
前記メモリカートリッジが抜き取られたことによる前記プロセサの異常を検出する検出手段と、
前記異常が検出されたとき、前記プロセサへの電源の供給を停止する停止手段と、を備え、
前記プロセサは、前記プログラムに基づいてパルス信号を発生し、
前記検出手段は、前記パルス信号に応答して充放電を繰り返す充放電手段を含み、
前記停止手段は、前記メモリカートリッジが抜き取られたことにより、前記プロセサが前記プログラムを実行できず、前記パルス信号が生成されないため、前記充放電手段の充電電圧が所定条件を満たさないとき前記電源の供給を停止する、情報処理装置。
前記プロセサのリセットを指示する指示手段と、
前記指示手段のリセット指示に応答して有効化されるかつ前記充放電手段に充電された電荷を放電する放電経路と、をさらに備え、
前記指示手段のリセット指示があったとき、前記放電経路により、前記充放電手段に充電された電荷が放電されて、前記所定条件が満足され、前記停止手段は、前記電源の供給を停止しない、請求項１記載の情報処理装置。
前記プロセサのリセットを指示する指示手段をさらに備え、
前記プロセサは、前記指示手段の指示により、処理をリセットし、
前記停止手段は、前記リセットの期間中は、前記電源の供給を停止しない、請求項１記載の情報処理装置。
プログラムメモリを有するメモリカートリッジと、
前記メモリカートリッジの装着時に前記プログラムメモリと接続されるかつ前記プログラムメモリに記憶されたプログラムを処理するプロセサと、
前記プロセサが前記メモリカートリッジの前記プログラムに含まれる電源制御プロラムを実行して生成したパルス信号に応答して充放電を繰り返すキャパシタと、
前記メモリカートリッジが抜き取られて前記電源制御プログラムが実行されず、前記パルス信号が前記キャパシタに与えられないため、前記キャパシタの充電電圧が所定条件を満たさないとき前記プロセサへの電源の供給を停止する停止手段と、を備えるメモリカートリッジシステム。
請求項４記載の電源制御プログラムが格納されたプログラムメモリを有するメモリカートリッジ。
プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバスと、
前記システムバスに接続されるかつ前記プログラムメモリに記憶されたゲームプログラムを処理するプロセサと、
前記メモリカートリッジが抜き取られたことによる前記プロセサの異常を検出する検出手段と、
前記異常が検出されたとき、前記プロセサへの電源の供給を停止する停止手段と、を備え、
前記プロセサは、前記プログラムメモリに記憶された電源制御プログラムに基づいてパルス信号を発生し、
前記検出手段は、前記パルス信号に応答して充放電を繰り返す充放電手段を含み、
前記停止手段は、前記メモリカートリッジが抜き取られたことにより、前記プロセサが前記電源制御プログラムを実行できず、前記パルス信号が生成されないため、前記充放電手段の充電電圧が所定条件を満たさないとき前記電源の供給を停止する、家庭用ゲーム装置。
プログラムメモリを有するメモリカートリッジの装着時に前記プログラムメモリに接続されるシステムバスと、
前記システムバスに接続されるかつ前記プログラムメモリに記憶されたカラオケプログラムを処理するプロセサと、
前記メモリカートリッジが抜き取られたことによる前記プロセサの異常を検出する検出手段と、
前記異常が検出されたとき、前記プロセサへの電源の供給を停止する停止手段と、を備え、
前記プロセサは、前記プログラムメモリに記憶された電源制御プログラムに基づいてパルス信号を発生し、
前記検出手段は、前記パルス信号に応答して充放電を繰り返す充放電手段を含み、
前記停止手段は、前記メモリカートリッジが抜き取られたことにより、前記プロセサが前記電源制御プログラムを実行できず、前記パルス信号が生成されないため、前記充放電手段の充電電圧が所定条件を満たさないとき前記電源の供給を停止する、家庭用カラオケ装置。
請求項６記載の電源制御プログラムが格納されたプログラムメモリを有するメモリカートリッジ。
請求項７記載の電源制御プログラムが格納されたプログラムメモリを有するメモリカートリッジ。