JP4732887B2 - Information reproduction processing device - Google Patents
Information reproduction processing device Download PDFInfo
- Publication number
- JP4732887B2 JP4732887B2 JP2005364121A JP2005364121A JP4732887B2 JP 4732887 B2 JP4732887 B2 JP 4732887B2 JP 2005364121 A JP2005364121 A JP 2005364121A JP 2005364121 A JP2005364121 A JP 2005364121A JP 4732887 B2 JP4732887 B2 JP 4732887B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- pattern data
- phase
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明は、光ディスク等の情報記録媒体からの情報再生信号を処理する情報再生処理装置に関するものである。 The present invention relates to an information reproduction processing apparatus for processing an information reproduction signal from an information recording medium such as an optical disk.
従来、光ディスクなどの情報記録媒体からデータを再生する装置では、ヘッドからの再生信号を増幅し、イコライザ（波形等化回路）で等化処理を行った信号を２値化することでデジタル再生データが再生される。また、この再生データに同期したクロックをＰＬＬ（Phase Locked Loop、位相同期ループ）を用いて再生することが知られている（例えば、特許文献１参照）。
図１２は従来用いられているデータ再生、クロック再生の構成例を示すブロック図である。このブロック図は特許文献１の図１に開示されているような従来用いられているデータ再生、クロック再生の構成例である。
ヘッド１からの再生信号をヘッドアンプ２で信号レベルを増幅し、ＡＧＣ３で自動ゲイン調整を行ない、ＬＰＦ４でノイズ除去を行った後、イコライザ５で波形等化処理が行われる。この等化信号を２値化回路６で２値化することによって、デジタルの再生データが生成される。
Conventionally, an apparatus for reproducing data from an information recording medium such as an optical disk, digital playback data by amplifying the reproduced signal from the head, binarizes the signal subjected to equal treatment with an equalizer (waveform equalizer) Is played. In addition, it is known that a clock synchronized with the reproduction data is reproduced using a PLL (Phase Locked Loop) (for example, see Patent Document 1).
FIG. 12 is a block diagram showing a configuration example of data reproduction and clock reproduction conventionally used. This block diagram is a configuration example of conventionally used data recovery and clock recovery as disclosed in FIG.
The signal level of the reproduction signal from the
また、このデジタル再生データはＰＬＬ（位相同期ループ）８の入力信号となる。この入力信号はＰＬＬ８内のＶＣＯ（電圧制御発振器）８−４で生成されているクロックとの位相差検出手段８−１での位相差検出、周波数誤差検出手段８−２での周波数誤差検出が行われ、検出結果からループフィルタ８−３によりＶＣＯ８−４に対する周波数制御が行われる。
さらに、上記デジタル再生データはＤＳＶ演算回路７の入力となり、ＤＳＶ演算結果から２値化再生データの直流成分が少なくなるように、２値化時の比較電圧を調整する。
Further, the digital reproduction data is input to the
しかしながら、従来の方式では、上記構成の大多数の部分がアナログ回路で構成されている。このため、図１２において機能的な切り分けやチップサイズの関係から、ヘッドアンプ２からイコライザ５までがアナログ専用チップ側に、２値化回路６とＰＬＬ８とＤＳＶ演算回路７をアナログ／デジタル（Ａ／Ｄ）混載チップ側へとして２チップに分けざるを得ず、コストアップへと繋がっている。
また、アナログ回路構成であることから、電源電圧変動や温度変動、プロセス変動の影響を受けやすく、このため、多くの調整機構が必要となっており、チップ面積の増大によるコストへの影響もある。
さらに、アナログＰＬＬに関してＣＡＶ対応や広範囲の再生速度対応のために、複数のアナログＰＬＬの搭載や外部フィルタの切り換え等による対応等が必要となり、ＰＬＬセルサイズの増大に繋がっている。
However, in the conventional system, the majority of the above configuration is composed of analog circuits. For this reason, from the functional separation and chip size relationship in FIG. 12, the
In addition, since it is an analog circuit configuration, it is easily affected by power supply voltage fluctuations, temperature fluctuations, and process fluctuations. For this reason, many adjustment mechanisms are required, and there is an impact on cost due to an increase in chip area. .
Furthermore, in order to support CAV and a wide range of reproduction speeds for analog PLLs, it is necessary to mount a plurality of analog PLLs, switch external filters, and the like, leading to an increase in PLL cell size.
これらを鑑みると、上述した特許文献１の開示である図１２のＬＰＦ直後にＡ／Ｄコンバータを設けてイコライザ以降を完全デジタル回路とする方式も取られているが、この場合、近年の再生速度の高速化に伴い、相当高速のＡ／Ｄコンバータが要求されることとなり、Ａ／Ｄコンバータセルの大型化や消費電流増大へとなってしまう。
そこで、本発明の目的は、上述した実情を考慮して、イコライザやＰＬＬ等の従来アナログ回路で構成されていた大部分の回路をデジタル化可能とし、さらに比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を含む情報再生処理装置を提供することにある。
In view of these, there is also a method in which an A / D converter is provided immediately after the LPF of FIG. As the speed increases, a considerably high speed A / D converter is required, resulting in an increase in the size of the A / D converter cell and an increase in current consumption.
In view of the above situation, the object of the present invention is to make it possible to digitize most of the circuits configured with conventional analog circuits such as equalizers and PLLs, and to use an operation clock with a relatively low frequency. An object of the present invention is to provide an information reproduction processing apparatus including a data reproduction and clock reproduction circuit having high phase time resolution.
上記の課題を解決するために、請求項１に記載の発明は、記録媒体から信号情報を再生する情報再生処理装置において、同一の周期Ｔ１を有しかつそれぞれ位相の異なるＮ本の多相クロックを生成する多相クロック生成手段と、前記記録媒体から再生された信号を２値化する２値化手段と、２値化信号を前記Ｎ本の多相クロックのそれぞれでサンプリングするサンプリング手段と、Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットの入力パターンデータとして出力するシリアル−パラレル変換手段と、前記Ｎビットの入力パターンデータの変化点を挟む前後のパターン長を計測して、前記計測されたパターン長に基づいて前記Ｎビットの入力パターンデータの変化点を補正することにより前記Ｎビットの入力パターンデータに対し等化処理を行って、前記等化処理後のＮビットの等化パターンデータを周期Ｔ１毎に出力する等化処理手段と、前記Ｎビットの等化パターンデータを１ビットシリアルの等化信号に変換する第１のパラレル−シリアル変換手段と、前記Ｎビットの等化パターンデータからＮビットの再生クロックパターンデータを出力するデジタルＰＬＬ手段と、前記Ｎビットの再生クロックパターンデータを１ビットシリアルの再生クロック信号に変換する第２のパラレル−シリアル変換手段と、を備える情報再生処理装置を特徴とする。
In order to solve the above-described problem, the invention according to
また請求項２に記載の発明は、前記多相クロックを発生する前記多相クロック生成手段は、周波数制御電圧もしくは周波数制御電流により発振周波数を制御されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本（Ｔ２＝Ｔ１／Ｎ）の多相クロックを出力するＶＣＯ手段と、入力クロックを或る定められた比で分周しかつ前記ＶＣＯ手段から出力されるＴ１周期クロックを或る定められた比で分周する分周手段と、前記入力クロックを分周したクロックと前記Ｔ１周期クロックを分周したクロックとを周波数／位相比較し、周波数差／位相差に応じた差信号を出力する周波数／位相比較手段と、差信号出力から前記ＶＣＯ手段に対する周波数制御電圧もしくは周波数制御電流を出力するチャージポンプ及びフィルタ手段とを備え、前記入力クロックの分周比と前記Ｔ１周期クロックの分周比から前記ＶＣＯ手段から出力されるクロック周期が決定される請求項１記載の情報再生処理装置を特徴とする。
また請求項３に記載の発明は、２値化信号を出力する前記２値化手段は、或る基準電圧と記録媒体から再生された信号電圧との大小の比較を行うことで２値化信号を出力するアナログコンパレータから構成される請求項１記載の情報再生処理装置を特徴とする。
The invention described in
According to a third aspect of the present invention, the binarizing means for outputting a binarized signal compares the binarized signal by comparing a certain reference voltage with a signal voltage reproduced from the recording medium. The information reproduction processing apparatus according to
また請求項４に記載の発明は、Ｎ本のサンプリング信号を出力する前記サンプリング手段は、Ｎ個のフリップフロップのクロック入力のそれぞれに前記Ｎ本の多相クロックのそれぞれが接続され、前記Ｎ個のフリップフロップのデータ入力全てに前記２値化手段から出力される２値化信号が接続されており、前記Ｎ個のフリップフロップはＮ本の多相クロックにより位相差Ｔ２毎に２値化信号出力をラッチしていく請求項１記載の情報再生処理装置を特徴とする。
また請求項５に記載の発明は、前記シリアル−パラレル変換手段は、前記サンプリング手段からのＮ個のフリップフロップの出力データを前記ＶＣＯ手段から出力されるＴ１周期クロックによって再度ラッチすることにより、Ｔ１周期毎のＮビット入力パターンデータとして出力する請求項１記載の情報再生処理装置を特徴とする。
The invention described in
Further, the serial-parallel conversion means re-latches the output data of the N flip-flops from the sampling means by the T1 cycle clock output from the VCO means, so that T1 The information reproduction processing apparatus according to
また請求項６に記載の発明は、Ｎビットの等化パターンデータを出力する前記等化処理手段は、前記シリアル−パラレル変換手段から出力されるＮビットの入力パターンデータの変化点が発生した時刻を記憶する変化点時刻記憶手段と、前記変化点および前記変化点を挟む前後の変化点発生時刻から、前後のパターン長をそれぞれ計測するパターン長計測手段と、前後のパターン長に応じて補正時間を算出する補正時間算出手段と、前記変化点発生時刻に補正時間を加えた補正時刻を算出する補正時刻算出手段と、周期Ｔ１毎にＮビット等化パターンデータを出力する等化信号出力手段とから構成される請求項１記載の情報再生処理装置を特徴とする。
Time change point of the input pattern data of N bits output from the parallel converter occurs - The invention of
また請求項７に記載の発明は、前記デジタルＰＬＬ手段は、周波数制御データに応じて仮想的な出力クロックの位相を時間分解能Ｔ２単位で変化させ、仮想出力クロック位相に応じた値を有するＮビット再生クロックパターンデータを、周期Ｔ１毎に出力する再生クロック発生手段と、前記等化処理手段から出力されるＮビット等化パターンデータと、再生クロックパターンデータとから位相差を検出して、検出結果に応じた値を有する位相差信号を出力する位相差検出手段と、前記等化処理手段から出力されるＮビット等化パターンデータに含まれる同期コードと前記再生クロックパターンデータとから周波数誤差を検出して、周波数誤差信号を出力する周波数誤差検出手段と、位相差信号および周波数誤差信号に応じて周波数制御データを変化させる周波数制御手段とから構成される請求項１記載の情報再生処理装置を特徴とする。
According to a seventh aspect of the invention, the digital PLL means changes the phase of the virtual output clock in units of time resolution T2 according to the frequency control data, and has N bits having a value corresponding to the virtual output clock phase. the reproduction clock pattern data, and the reproducing clock generating means for outputting every period T1, the N-bit equalization pattern data outputted from the equalizing processing unit detects the phase difference from the reproduction clock pattern data, the detection result detection and phase difference detection means for outputting a phase difference signal, a frequency error from the synchronization code and the recovered clock pattern data included in the N-bit equalization pattern data outputted from the equalization processing unit having a value corresponding to Frequency error detection means for outputting a frequency error signal, and frequency control data according to the phase difference signal and the frequency error signal. Wherein the information reproduction processing apparatus according to
また請求項８に記載の発明は、再生データ信号を出力する前記第１のパラレル−シリアル変換手段および再生クロックを出力する前記第２のパラレル−シリアル変換手段は、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のセット信号生成手段と、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のリセット信号生成手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつセット信号を出力するセット信号選択手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のリセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつリセット信号を出力するリセット信号選択手段と、セット信号とリセット信号が接続されるＲＳラッチとから構成され、Ｔ１周期のＮビットパターンデータを、時間分解能Ｔ２（Ｔ１＝Ｔ２×Ｎ）単位で変化する信号へと変換かつ生成する請求項１記載の情報再生処理装置を特徴とする。
The invention described in
本発明によれば、イコライザやＰＬＬ等の従来アナログ回路で構成されていた大部分の回路をデジタル化可能とし、さらに比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生を行う光ディスク等の記録媒体からの信号情報を再生かつ処理する情報再生処理装置を提供することができる。 According to the present invention, it is possible to digitize most circuits that have been configured with conventional analog circuits such as an equalizer and a PLL, and further, data reproduction having a high phase time resolution while using an operation clock with a relatively low frequency, An information reproduction processing apparatus for reproducing and processing signal information from a recording medium such as an optical disk that performs clock reproduction can be provided.
以下、図面を参照して本発明の実施形態を詳細に説明する。図１は本発明による情報再生処理装置の実施の形態を示すブロック回路図である。図１において、Ｘ'tal（クリスタル）等の発振源９からのクロックがアナログＰＬＬ８により逓倍され、これによりシステム動作用クロック（システムクロック）およびＮ本のクロック（Ｎ相クロック）が生成される。
Ｎ相クロックはサンプリング回路１０、シリアル−パラレル変換回路（以下、Ｓ／Ｐ変換回路）１１、パラレル−シリアル変換回路（以下、Ｐ／Ｓ変換回路）１２へと供給される。
ヘッド１で読み出された再生信号は、ヘッドアンプ２を通した後２値化回路６でアナログ信号から２値デジタル信号へと変換される。この２値デジタル信号はサンプリング回路１０、Ｓ／Ｐ変換回路１１、イコライザ５による波形等化処理、Ｐ／Ｓ変換回路１２を経て、再生データとして出力される。
また、イコライザ５により波形等化処理がなされた信号はデジタルＰＬＬ１３へと入力されて再生クロックパターンデータを再生する。この再生クロックパターンデータがＰ／Ｓ変換回路１４を経て再生クロックとして出力される。
さらに、光ディスク媒体からデータ再生を行うシステムでは、通例、イコライザ５により波形等化処理された信号から２値化後のデータの直流成分が少なくなるようにＤＳＶ演算を行うＤＳＶ演算回路７が設けられている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block circuit diagram showing an embodiment of an information reproduction processing apparatus according to the present invention. In FIG. 1, a clock from an oscillation source 9 such as X′tal (crystal) is multiplied by an
The N-phase clock is supplied to a
The reproduction signal read by the
The signal that has been subjected to waveform equalization processing by the
Further, in a system for reproducing data from an optical disk medium, a DSV
図２はアナログＰＬＬ回路構成例を示すブロック図である。図３はこのアナログＰＬＬ回路内のＶＣＯ構成例を示す回路図である。図４は図２のアナログＰＬＬからの各クロック出力のタイミングを示すタイミングチャートである。以下、各回路の詳細を説明する。
図１乃至図４を参照して、アナログＰＬＬ８は、クリスタル等の発信源９からのクロックおよびＶＣＯ出力クロックをそれぞれ分周する分周器（Ｄｅｖｉｄｅｒ）８−５、この分周器８−５でそれぞれ分周されたクロック同士の周波数／位相比較を行う周波数／位相比較器（ＰＦＤ）８−６、チャージポンプ（ＣＰ）８−７及びフィルタ（ＦＩＬＴＥＲ）８−８、及び周波数制御電圧（又は周波数制御電流）に応じて発振周波数がアップ／ダウンするＶＣＯ８−４から構成されている。
チャージポンプ８−７及びフィルタ８−８はＰＦＤ８−６の比較結果をＶＣＯ８−４の周波数制御電圧（または周波数制御電流）へと変換し、そしてＶＣＯ８−４は周波数制御電圧（又は周波数制御電流）に応じて発振周波数を制御（アップ／ダウン）しかつ周期がＴ１でＴ２ずつ位相の異なるＮ本（Ｔ２＝Ｔ１／Ｎ）の多相クロックを出力するように構成されている。
入力クロックの分周比とＴ１周期クロックの分周比からＶＣＯ手段から出力されるクロック周期Ｔ１が決定されるため、アナログＰＬＬ８として広範囲の発振周波数に対応する必要が無く、１つの発振周波数のみで構成可能なデータ再生、クロック再生回路を提供することができる。
FIG. 2 is a block diagram showing a configuration example of an analog PLL circuit. FIG. 3 is a circuit diagram showing an example of a VCO configuration in the analog PLL circuit. FIG. 4 is a timing chart showing the timing of each clock output from the analog PLL of FIG. Hereinafter, details of each circuit will be described.
1 to 4, an
The charge pump 8-7 and the filter 8-8 convert the comparison result of the PFD 8-6 into the frequency control voltage (or frequency control current) of the VCO 8-4, and the VCO 8-4 is the frequency control voltage (or frequency control current). and it is configured to output the multi-phase clock controls the oscillation frequency (up / down) N this vital cycles with different phases by T2 in T1 (T2 = T1 / N) in accordance with.
Since the clock period T1 output from the VCO means is determined from the division ratio of the input clock and the division ratio of the T1 period clock, the
図３に示すＶＣＯの構成例にあるようにＶＣＯは差動リングバッファで構成され、周波数制御電圧（又は周波数制御電流）によって各バッファの遅延量を制御することで発振周波数が制御される。
図３のＶＣＯ構成例では４段差動リングの場合を示しており、各差動リングバッファ８−４ａ、８−４ｂ、８−４ｃ、８−４ｄの出力を取り出すことによって、図４のタイミングチャートに示すように、各相の周期がＴ１、位相差Ｔ２（Ｔ１＝Ｔ２×Ｎ）である８相（Ｎ＝８）クロック（ＰＨ０〜ＰＨ７）を生成している。また、第０相のＰＨ０はシステム動作用クロック（ＦＣＫ）としても出力している。
なお、本実施の形態では以下の説明においてＮ＝８の場合で示しているが、差動リングバッファの段数の変更や反転バッファタイプのリングバッファを用いることで任意のＮ数が設定可能となる。
As shown in the configuration example of the VCO shown in FIG. 3, the VCO is composed of a differential ring buffer, and the oscillation frequency is controlled by controlling the delay amount of each buffer by the frequency control voltage (or frequency control current).
The VCO configuration example of FIG. 3 shows the case of a four-stage differential ring, and the timing chart of FIG. 4 is obtained by taking out the outputs of the differential ring buffers 8-4a, 8-4b, 8-4c, and 8-4d. As shown in FIG. 8, 8-phase (N = 8) clocks (PH0 to PH7) having a period of each phase T1 and a phase difference T2 (T1 = T2 × N) are generated. In addition, PH0 of the 0th phase is also output as a system operation clock (FCK).
In the present embodiment, the case where N = 8 is shown in the following description. However, an arbitrary N number can be set by changing the number of stages of the differential ring buffer or using an inverted buffer type ring buffer. .
図５は２値化回路とＤＳＶ演算回路の構成例を示す回路図である。２値化回路６は１つのアナログコンパレータのみで構成される。ヘッドアンプ（図１）を経てきた再生信号（図５中、入力信号（ＲＦＡ)）は、ＤＳＶ演算回路７から出力されるスライス信号（ＳＬＩＣＥ）レベルと比較されて２値信号（ＲＦＩ）として出力される。
なお、ＤＳＶ演算回路７は、イコライザ５（図１）から出力される等化データ信号（ＥＱＤ［０：７］）に対して各ビット値が“１”の場合は＋１、“０”の場合は−１として積分器７−１で積分していき、積分結果に対してＬＰＦ７−２でＬＰＦ処理を行った結果をＤ／Ａコンバータ７−３でアナログ値に変換することで２値化スライス電圧を生成する。
上述のごとく、２値化手段は、或る基準電圧と記録媒体から再生された信号電圧との大小の比較を行うことで２値化信号を出力するアナログコンパレータから構成されるため、多値Ａ／Ｄコンバータを用いずに、１つの２値化コンパレータのみで構成可能なデータ再生、クロック再生回路を提供することができる。
FIG. 5 is a circuit diagram showing a configuration example of the binarization circuit and the DSV arithmetic circuit. The
Incidentally, DSV
As described above, the binarizing means is composed of an analog comparator that outputs a binarized signal by comparing a certain reference voltage with a signal voltage reproduced from a recording medium. It is possible to provide a data recovery and clock recovery circuit that can be configured with only one binary comparator without using a / D converter.
図６はサンプリング回路例及びＳ／Ｐ変換回路例を示す回路図である。図７はサンプリング回路及びＳ／Ｐ変換回路の動作タイミングを示すタイミングチャートである。
図６および図７を参照して、アナログコンパレータで２値化された信号（ＲＦＩ）は、サンプリング回路１０で８相クロック（ＰＨ０〜ＰＨ７）により順次ラッチされることで図７のタイミングチャートに示すようにラッチ後信号Ｓ０〜Ｓ７となる。
Ｓ／Ｐ変換回路１１ではこれらＳ０〜Ｓ７信号がＴ１周期のシステム動作用クロック（ＦＣＫ＝ＰＨ０）で再度ラッチされることにより、Ｔ１周期毎の８ビットのデータ（ＨＳＤ［７:０］）パターンに変換される。なお、本実施の形態では、ＨＳＤ［７:０］はＨＳＤ０が時間的に最も古い２値化データ、ＨＳＤ７が最も新しい２値化データとして示している。
Ｓ／Ｐ変換後のＴ１周期毎のパターンデータ（ＨＳＤ［０:７］）は図１に示すようにイコライザ５へ入力され、波形等化処理が行われ、Ｔ１周期毎の等化データパターン（ＥＱＤ［０：７］）となってイコライザ５より出力される。
このイコライザとしては、Ｔ１周期毎にＮビットのデータを持つデータ列に対して、Ｔ１周期のシステム動作用クロック（ＦＣＫ）での処理回路による波形等化処理が可能となる方式を用いる。
このように、サンプリング回路１０は、Ｎ個のクロック入力それぞれにＮ本の多相クロックそれぞれが接続され、Ｎ個のフリップフロップ（Ｆ／Ｆ）のデータ入力全てに前記アナログコンパレータから出力される２値化信号が接続されており、Ｎ個のフリップフロップ（Ｆ／Ｆ）がＮ本の多相クロックにより位相差Ｔ２毎に２値化信号出力をラッチしていく構成であるため、比較的低い周波数の動作クロックを使用しながら高い入力信号の位相時間分解能を有するデータ再生、クロック再生回路を提供することができる。
FIG. 6 is a circuit diagram showing an example of a sampling circuit and an example of an S / P conversion circuit. FIG. 7 is a timing chart showing operation timings of the sampling circuit and the S / P conversion circuit.
6 and 7, the signal (RFI) binarized by the analog comparator is sequentially latched by the
In the S /
S / P pattern data for each T1 period after conversion (HSD [0: 7]) is input to the
As this equalizer, a method that enables waveform equalization processing by a processing circuit using a system operation clock (FCK) in the T1 cycle is used for a data string having N-bit data for each T1 cycle.
Thus, the
図８はイコライザ回路例を示すブロック図である。図１及び図８を参照して、イコライザ（等化処理手段）５は、Ｓ／Ｐ変換回路１２から出力されるＮビット入力パターンデータの変化点が発生した時刻を記憶する変化点時刻記憶手段５−１と、前記変化点および前記変化点を挟む前後の変化点発生時刻から、前後のパターン長をそれぞれ計測するパターン長計測手段５−２と、前後のパターン長に応じて補正時間を算出する補正時間算出手段５−３と、前記変化点発生時刻に補正時間を加えた補正時刻を算出する補正時刻算出手段５−４と、周期Ｔ１毎にＮビット等化パターンデータを出力する等化信号出力手段５−５とから構成されている。
上記構成のイコライザ（等化処理手段）５によれば、アナログ回路で構成されていたイコライザや多値Ａ／Ｄコンバータを用いずに、比較的低い周波数の動作クロックを使用して高い位相時間分解能を有する、デジタル構成の波形等化回路でデータ再生、クロック再生を行う光ディスク信号再生処理方式を提供することができる。
FIG. 8 is a block diagram showing an example of an equalizer circuit. Referring to FIGS. 1 and 8, the equalizer (equal treatment means) 5, S / P change point time storage means for changing point of the N-bit input pattern data outputted from the conversion circuit 12 stores the time that occurred 5-1, a pattern length measuring unit 5-2 that measures the preceding and following pattern lengths from the changing point and the changing point occurrence time before and after the changing point, and the correction time is calculated according to the preceding and following pattern lengths equalization correction and the time calculating means 5-3, which outputs a correction time calculation means 5-4 for calculating a correction time obtained by adding the correction time to the change point occurrence time, the N-bit equalization pattern data every period T1 to And signal output means 5-5.
According to the equalizer (equal treatment means) 5 configured as described above, without using an equalizer and multilevel A / D converter consists of an analog circuit, high phase time resolution using the operation clock of a relatively low frequency It is possible to provide an optical disk signal reproduction processing system that performs data reproduction and clock reproduction with a digital configuration waveform equalization circuit.
図９はＰ／Ｓ変換回路例を示す回路図である。図１０は図９のデコード論理の立ち上がりデコード及び立ち下りデコードの詳細を示す図である。図１１はＰ／Ｓ変換回路の動作タイミングを示すタイミングチャートである。
図９乃至図１１を参照して、イコライザから出力された等化パターンデータは図１に示すようにＰ／Ｓ変換回路１２へと入力される。このＰ／Ｓ変換回路１２ではイコライザ出力パターンデータ（ＥＱＤ［０：７］）に対して、立ち上りデコードおよび立ち下りデコードがなされる。このデコード論理を図１０に示している。
デコード回路１５ａ、１５ｂでは１−Ｔ１時間前のＥＱＤ７（Ｔ１時間前のＥＱＤ［０：７］の最も新しい２値化データ）および現在のＥＱＤ［０：７］から８相中どこかの相に立ち上り、立ち下りがあるかをデコードして第１セレクタ１６もしくは第２セレクタ１７のセレクト信号を出力する。
第１セレクタ１６及び第２セレクタ１７にはＡＮＤゲート（Ｅ１〜Ｅ８）により生成される各相間の位相差分のパルスが入力されており、図１０に示すように、立ち上りもしくは立ち下りデコード結果に応じて、各パルスのどれかが選択される。
そして第１セレクタ１６の出力はＲＳラッチ１８のセット入力に、第２セレクト１７の出力はＲＳラッチ１８のリセット入力にそれぞれ接続されることで、各相単位での変化を持つ２値シリアルデータとしての再生データが生成される。この様子を図１１に示している。
FIG. 9 is a circuit diagram showing an example of a P / S conversion circuit. FIG. 10 is a diagram showing details of rising and falling decoding of the decoding logic of FIG. FIG. 11 is a timing chart showing the operation timing of the P / S conversion circuit.
9 to with reference to FIG. 11, equalization pattern data output from the equalizer is input to the P / S converter circuit 12 as shown in FIG. In the P / S conversion circuit 12, rising decoding and falling decoding are performed on the equalizer output pattern data (EQD [0: 7]). This decoding logic is shown in FIG.
In the
The first selector 16 and the
The output of the first selector 16 is connected to the set input of the
また、イコライザから出力されたＴ１周期毎の等化パターンデータ（ＥＱＤ［０：７］）は図１に示すようにデジタルＰＬＬ１３へ入力され、位相差検出回路１３−１、周波数誤差検出回路１３−２、周波数制御回路１３−３及びデジタルＶＣＯ１３−４を経て、Ｔ１周期毎の再生クロックパターンデータ（ＰＬＣＫ［０：７］）としてデジタルＰＬＬ１３から出力される。
このデジタルＰＬＬとしては、Ｔ１周期毎のＮビットのデータを持つ等化パターンデータ列に対して、Ｔ１周期のシステム動作用クロック（ＦＣＫ）での処理回路によるクロック再生がなされる方式を用いることができる。
また、図１に示すように、再生クロックパターンデータ（ＰＬＣＫ［０：７］）は等化パターンデータ（ＥＱＤ［０：７］）同様、Ｐ／Ｓ変換回路１４に入力されて同様の処理がなされることで、各相単位での変化を持つ２値シリアルデータとしての再生クロックが生成される。
このようにアナログ回路で構成されていたＰＬＬや多値Ａ／Ｄコンバータを用いずに、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有する、デジタルＰＬＬ回路を有するデータ再生、クロック再生回路を提供することができる。
Further, etc. pattern data for each T1 period which is output from the equalizer (EQD [0: 7]) is input to the digital PLL13 as shown in FIG. 1, the phase difference detecting circuit 13-1, the frequency error detection circuit 13 2. Through the frequency control circuit 13-3 and the digital VCO 13-4, it is output from the digital PLL 13 as reproduction clock pattern data (PLCK [0: 7]) for each T1 period.
As the digital PLL, be used a method of relative Equalization pattern data string, it is made as a clock reproduction by the processing circuit of the T1 cycle of the system operation clock (FCK) having N bits of data for each T1 cycle it can.
Further, as shown in FIG. 1, the reproduction clock pattern data (PLCK [0: 7]) Equalization pattern data (EQD [0: 7]) Similarly, the same processing is inputted to the P / S conversion circuit 14 By doing so, a reproduction clock as binary serial data having a change in each phase is generated.
Data reproduction and clock having a digital PLL circuit having a high phase time resolution while using an operation clock having a relatively low frequency without using a PLL and a multi-level A / D converter which are configured by analog circuits in this way A reproduction circuit can be provided.
図９のＰ／Ｓ（パラレル／シリアル）変換回路を使用する第１及び第２のＰ／Ｓ（パラレル／シリアル）変換手段１２、１４（図１）について、さらに説明する。本発明の光ディスク信号（情報）再生処理方式において、第１および第２パラレル−シリアル（Ｐ／Ｓ）変換手段１２、１４は、ＰＬＬ手段８から出力される、周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のセット信号生成手段１５ａと、ＰＬＬ手段８から出力される、周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のリセット信号生成手段１５ｂとを含んでいる。
また、第１および第２パラレル−シリアル（Ｐ／Ｓ）変換手段１２、１４は、Ｎビット等化パターンデータもしくはＮビット再生クロックパターンデータのデータパターンに応じて、Ｎ本のセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつセット信号を出力するセット信号選択手段（第１セレクタ）１６と、Ｎビット等化パターンデータもしくはＮビット再生クロックパターンデータのデータパターンに応じて、Ｎ本のリセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつリセット信号を出力するリセット信号選択手段（第２セレクタ）１７と、セット信号とリセット信号が接続されるＲＳラッチ１８を含んで構成されている。
かかる構成により、Ｔ１周期のＮビットパターンデータを、時間分解能Ｔ２（Ｔ１＝Ｔ２×Ｎ）単位で変化する信号へと変換生成するため、比較的低い周波数の動作クロックを使用しながら高い出力信号の位相時間分解能を有するデータ再生、クロック再生回路を含む情報処理方式を提供することができる。
The first and second P / S (parallel / serial) conversion means 12 and 14 (FIG. 1) using the P / S (parallel / serial) conversion circuit of FIG. 9 will be further described. In the optical disk signal (information) reproduction processing system of the present invention, the first and second parallel-serial (P / S) conversion means 12 and 14 are output from the PLL means 8 and have a period of T1 and a phase difference by T2. corresponding to the rising position of the clock of the multi-phase clock of the N, and different N number of the set
The first and second parallel - serial (P / S) conversion unit 12 and 14, depending on the data pattern of N bits equalization pattern data or N bits reproduced clock pattern data, in the N of the set signal any one or whether none selection, set signal selection means for outputting the selected decoded and set signal (first selector) 16, N-bit equalization pattern data or the N-bit reproduction clock pattern data A reset signal selection means (second selector) 17 for decoding and selecting whether one or none of the N reset signals is selected according to the data pattern, and outputting a reset signal; An RS latch 18 to which a set signal and a reset signal are connected is included.
With this configuration, the N-bit pattern data of the T1 period is converted and generated into a signal that changes in units of time resolution T2 (T1 = T2 × N), so that a high output signal can be generated while using a relatively low frequency operation clock. It is possible to provide an information processing system including a data recovery and clock recovery circuit having phase time resolution.
以上の構成より、データ分解能としてはＴ２＝Ｔ１／Ｎの分解能を持ち、信号処理回路の動作クロックとしてはＴ１周期のシステム動作用クロック（ＦＣＫ）での処理が可能となるため、高い時間分解能の処理を比較的低い周波数の回路動作クロックでの処理が可能となり、低消費電力化に繋がる。
また、従来用いられたアナログ処理回路の大部分をデジタル処理へと置き換えることが可能となり、集積回路に搭載し易くなるとともに、回路の小型化、低コスト化が可能となる。さらに、デジタル化により、プロセス、電源電圧、温度の変動に影響されにくくなることから安定した光ディスク信号（情報）再生処理が可能となる。
With the above configuration, the data resolution has a resolution of T2 = T1 / N, and the signal processing circuit can be processed with the system operation clock (FCK) in the T1 cycle, so that the time resolution is high. Processing can be performed with a circuit operation clock having a relatively low frequency, leading to low power consumption.
In addition, most of the analog processing circuits that have been used in the past can be replaced with digital processing, which makes it easy to mount on an integrated circuit and allows the circuit to be reduced in size and cost. Furthermore, since digitalization makes it less susceptible to variations in process, power supply voltage, and temperature, stable optical disc signal (information) reproduction processing becomes possible.
５ 等化処理手段（イコライザ）、５−１ 変化点時刻記憶手段、５−２ パターン長計測手段、５−３ 補正時間算出手段、５−４ 補正時刻算出手段、５−５ 等化信号出力手段、６ ２値化手段、６−１ アナログコンパレータ、８ 多相クロック生成手段（アナログＰＬＬ）、８−４ ＶＣＯ手段、８−５ 分周手段（分周器）、８−６ 周波数／位相比較手段、８−７ チャージポンプ（ＣＰ）、８−８ フィルタ手段（フィルタ）、１０ サンプリング手段（サンプリング回路）、１０−１ フリップフロップ、１１ シリアル／パラレル（Ｓ／Ｐ）変換手段（Ｓ／Ｐ変換回路）、１２ 第１のパラレル／シリアル（Ｐ／Ｓ）変換手段（Ｐ／Ｓ変換回路）、１３ デジタルＰＬＬ手段、１３−１ 位相差検出手段（位相差検出回路）、１３−２ 周波数誤差検出手段（周波数誤差検出回路）、１３−３ 周波数制御回路、１３−４ デジタルＶＣＯ、１４ 第２のパラレル／シリアル（Ｐ／Ｓ）変換手段（Ｐ／Ｓ変換回路）、１５ａ セット信号生成手段（立ち上がりデコード）、１５ｂ リセット信号生成手段（立ち下がりデコード）、１６ セット信号選択手段（第１セレクタ）、１７ リセット信号選択手段（第２セレクタ）、１８ ＲＳラッチ 5 like processing unit (equalizer), 5-1 change point time storage unit, 5-2 pattern length measuring means, 5-3 correction time calculation means, 5-4 correction time calculation means, 5-5 etc. of the signal output means , 6 binarizing means, 6-1 analog comparator, 8 multiphase clock generating means (analog PLL), 8-4 VCO means, 8-5 dividing means (frequency divider), 8-6 frequency / phase comparing means 8-8 Charge pump (CP), 8-8 Filter means (filter), 10 Sampling means (sampling circuit), 10-1 Flip-flop, 11 Serial / parallel (S / P) conversion means (S / P conversion circuit) ), 12 1st parallel / serial (P / S) conversion means (P / S conversion circuit), 13 digital PLL means, 13-1 phase difference detection means (phase difference detection circuit), 13-2 frequency error detection Means (frequency error detection circuit), 13-3 frequency control circuit, 13-4 digital VCO, 14 second parallel / serial (P / S) conversion means (P / S conversion circuit), 15a set signal generation means (rising edge) Decode), 15b reset signal generation means (falling decode), 16 set signal selection means (first selector), 17 reset signal selection means (second selector), 18 RS latch
Claims (8)
同一の周期Ｔ１を有しかつそれぞれ位相の異なるＮ本の多相クロックを生成する多相クロック生成手段と、
前記記録媒体から再生された信号を２値化する２値化手段と、２値化信号を前記Ｎ本の多相クロックのそれぞれでサンプリングするサンプリング手段と、
Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットの入力パターンデータとして出力するシリアル−パラレル変換手段と、
前記Ｎビットの入力パターンデータの変化点を挟む前後のパターン長を計測して、前記計測されたパターン長に基づいて前記Ｎビットの入力パターンデータの変化点を補正することにより前記Ｎビットの入力パターンデータに対し等化処理を行って、前記等化処理後のＮビットの等化パターンデータを周期Ｔ１毎に出力する等化処理手段と、
前記Ｎビットの等化パターンデータを１ビットシリアルの等化信号に変換する第１のパラレル−シリアル変換手段と、
前記Ｎビットの等化パターンデータからＮビットの再生クロックパターンデータを出力するデジタルＰＬＬ手段と、
前記Ｎビットの再生クロックパターンデータを１ビットシリアルの再生クロック信号に変換する第２のパラレル−シリアル変換手段と、
を備えることを特徴とする情報再生処理装置。 In an information reproduction processing apparatus for reproducing signal information from a recording medium,
Have the same cycle T1 and respectively multi-phase clock generation means for generating multi-phase clocks of different N the phases,
And binarizing means for binarizing the signal reproduced from the recording medium, a sampling means for sampling the binary signal at each of the multi-phase clock of the N present,
Serial-parallel conversion means for outputting N sampling signals as N-bit input pattern data every period T1,
The N-bit input pattern data is measured by measuring the pattern length before and after the change point of the N-bit input pattern data, and correcting the change point of the N-bit input pattern data based on the measured pattern length. pattern data to perform the equalization process, an equal reduction processing means for outputting an equalization pattern data of N bits after the equalization processing for each period T1,
Serial conversion means, - a first parallel converting an equal pattern data of the N-bit equal signal of 1 bit serial
A digital PLL means for outputting a recovered clock pattern data of N bits from an equal pattern data of the N bits,
Second parallel-serial conversion means for converting the N-bit recovered clock pattern data into a 1-bit serial recovered clock signal;
An information reproduction processing apparatus comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005364121A JP4732887B2 (en) | 2005-12-16 | 2005-12-16 | Information reproduction processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005364121A JP4732887B2 (en) | 2005-12-16 | 2005-12-16 | Information reproduction processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007164952A JP2007164952A (en) | 2007-06-28 |
| JP4732887B2 true JP4732887B2 (en) | 2011-07-27 |
Family
ID=38247676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005364121A Expired - Fee Related JP4732887B2 (en) | 2005-12-16 | 2005-12-16 | Information reproduction processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4732887B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4628434B2 (en) | 2008-02-06 | 2011-02-09 | 株式会社リコー | Oscillation frequency control circuit, DC-DC converter having the oscillation frequency control circuit, and semiconductor device |
| JP4879240B2 (en) | 2008-09-16 | 2012-02-22 | 株式会社リコー | Oscillation circuit, DC-DC converter, and semiconductor device |
| CN102427365B (en) * | 2011-09-30 | 2013-05-15 | 上海微小卫星工程中心 | Clock converting and locking method and circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001101799A (en) * | 1999-10-01 | 2001-04-13 | Matsushita Electric Ind Co Ltd | Digital reproduction signal processing unit |
| JP2002269925A (en) * | 2001-03-09 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Optical disk playback device |
| JP2003100032A (en) * | 2001-09-21 | 2003-04-04 | Victor Co Of Japan Ltd | Reproducing device |
| JP2006004465A (en) * | 2004-06-15 | 2006-01-05 | Hitachi Ltd | Optical disk device |
| JP2006338726A (en) * | 2005-05-31 | 2006-12-14 | Sony Corp | Data parallel conversion device, method, and program |
| JP2007026596A (en) * | 2005-07-20 | 2007-02-01 | Sanyo Electric Co Ltd | Pll circuit and data reproducing apparatus |
-
2005
- 2005-12-16 JP JP2005364121A patent/JP4732887B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001101799A (en) * | 1999-10-01 | 2001-04-13 | Matsushita Electric Ind Co Ltd | Digital reproduction signal processing unit |
| JP2002269925A (en) * | 2001-03-09 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Optical disk playback device |
| JP2003100032A (en) * | 2001-09-21 | 2003-04-04 | Victor Co Of Japan Ltd | Reproducing device |
| JP2006004465A (en) * | 2004-06-15 | 2006-01-05 | Hitachi Ltd | Optical disk device |
| JP2006338726A (en) * | 2005-05-31 | 2006-12-14 | Sony Corp | Data parallel conversion device, method, and program |
| JP2007026596A (en) * | 2005-07-20 | 2007-02-01 | Sanyo Electric Co Ltd | Pll circuit and data reproducing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007164952A (en) | 2007-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4156595B2 (en) | Frequency control apparatus, frequency control method, control program, information reproducing apparatus, and information reproducing method | |
| USRE36933E (en) | Disk reproduction apparatus capable of continuously varying a reproduction speed | |
| JP3603025B2 (en) | Frequency control and phase locked loop | |
| US20070177703A1 (en) | Phase locked loop circuit and information reproduction apparatus | |
| US7428197B2 (en) | PLL circuit and recorded information playback apparatus | |
| TW509906B (en) | Regeneration device for recorded information | |
| JP4732887B2 (en) | Information reproduction processing device | |
| JP3972868B2 (en) | Digital PLL device | |
| JPH05153557A (en) | Clock recovery circuit and time axis error correction device | |
| JP3960271B2 (en) | Phase error determination method, digital PLL device | |
| US6665359B1 (en) | Digital data separator | |
| JP4537125B2 (en) | Optical disk device | |
| JP2004214932A (en) | Clock signal recovery pll circuit | |
| KR100524919B1 (en) | T correcting apparatus and method for demodulating EFM signal | |
| JP2006333262A (en) | Clock recovery circuit | |
| KR100186394B1 (en) | Apparatus for recovering bitclock in the optical disc | |
| JPH09247136A (en) | Phase difference detecting circuit and digital pll circuit | |
| KR100333335B1 (en) | Phase Synchronous Loop Apparatus for Optical Disk Apparatus Adopting MPL Detection | |
| KR100226825B1 (en) | Data recovery device | |
| JPH1055627A (en) | Synchronous circuit | |
| JP2001148161A (en) | Jitter suppressing circuit, and data reproducing circuit using the same | |
| JP2007184029A (en) | Data reproduction control ic | |
| JP2009158080A (en) | Optical disk reproducing device and phase-locked loop circuit | |
| JP2001053734A (en) | Optical reception circuit for burst optical signal | |
| JP2005101886A (en) | Pulse regeneration circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20081128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110412 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110421 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |