JP4731336B2 - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high performance, highly functional semiconductor device by having an ultra-high pin count high density multilayer wiring board structure, and a stable power supply structure to a semiconductor chip having a multi-power supply multi-function macro block. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate 31 having a plurality of power supply layer/ground layer/wiring layer where the vertically adjoining layers are insulated through an insulation layer, a semiconductor integrated circuit device 30 provided on the semiconductor substrate 31, and a plurality of capacitors 32 provided on the periphery of the semiconductor integrated circuit device 30 on the semiconductor substrate 31. The semiconductor substrate 31 has a plurality of vias for connection with the plurality of power supply layer/ground layer/wiring layer extending in the vertical direction, and a plurality of core power supplies and core ground pins provided on the semiconductor substrate 31 and connected with the plurality of vias wherein the semiconductor integrated circuit device 30 has overall dimensions arranged to be confined in the region of the plurality of core power supplies and core ground pins of the semiconductor substrate 31. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は半導体装置に係り、特にアナログマクロブロック、デジタルマクロブロック、高速インターフェースマクロブロック等のハードマクロブロック（機能ブロック）を具備したストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路装置からなりシングルチップモジュール装置等と呼ばれる半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor integrated circuit device such as a structured ASIC (Application Specific Integrated Circuit) having a hard macroblock (functional block) such as an analog macroblock, a digital macroblock, and a high-speed interface macroblock. The present invention relates to a semiconductor device called a chip module device or the like.

基幹系の通信機器やハイエンドコンピュータ等に利用される半導体装置では、年々、高速化、高性能化への要求が高まっている。こうした要求に応えるには、半導体装置の多ピン化や優れた電気特性を実現する必要があり、その解決策の１つとなるのがＦＣＢＧＡ（Flip Chip Ball Grid Array）である。   In semiconductor devices used for core communication devices, high-end computers, and the like, demands for higher speed and higher performance are increasing year by year. In order to meet these demands, it is necessary to increase the number of pins of a semiconductor device and realize excellent electrical characteristics, and one solution is FCBGA (Flip Chip Ball Grid Array).

半導体チップ（ベアチップ）と基板（パッケージ基板）を電気的に接続する方法としては、チップの回路面を上にして金の細線を使って端子と配線するワイヤボンディング方式が一般的である。しかし、ＦＣＢＧＡでは、チップの回路面を下にして、半田や金の端子（バンプ）を使ってチップを基板に接続することで電気的な接続を行うフリップチップ方式を採用している。このため、ＦＣＢＧＡはワイヤボンディング方式に比べて配線の長さが短いため電気的に優れ、高速化や高密度化に対応できる。又、チップの真下にもピンを二次元的に配置できるため、数千ピンという多ピン化が容易である。更に、ＦＣＢＧＡによれば、チップの構造上、チップ背面から熱を逃がすことが可能なため、放熱性にも優れている。 As a method for electrically connecting a semiconductor chip (bare chip) and a substrate (package substrate), a wire bonding method is generally used in which the circuit surface of the chip is faced up and wires and terminals are wired using fine gold wires. However, the FCBGA employs a flip chip system in which electrical connection is made by connecting a chip to a substrate using solder or gold terminals (bumps) with the circuit surface of the chip facing down. For this reason, FCBGA is electrically superior because the length of the wiring is shorter than that of the wire bonding method, and can cope with higher speed and higher density. Also, since the pins can be two-dimensionally arranged just below the chip, it is easy to increase the number of pins to several thousand pins. Furthermore, according to the FCBGA, heat can be released from the back surface of the chip due to the structure of the chip, so that heat dissipation is excellent.

しかしその一方で、ＦＣＢＧＡの半導体装置の製造は難しいという問題があった。多ピン化を進めることで、ピン間の距離は非常に狭くなるので、ＦＣＢＧＡでは、チップと基板を接続する際に、いかに隣のピンに影響を与えずに接続するかと全ピンを隣のピンに影響を与えずに電気的に接続することが重要となる。 However, on the other hand, there is a problem that it is difficult to manufacture an FCBGA semiconductor device. By increasing the number of pins, the distance between pins becomes very narrow. With FCBGA, when connecting a chip and a board , all the pins are connected to the next pin. It is important to make an electrical connection without affecting the operation.

従来のＦＣＢＧＡパッケージの構造及びコンデンサ配置方法には、ＦＣＢＧＡパッケージのＢＧＡの配列に変更を与えることなく、デカップリングコンデンサをチップの電源パッドの近傍に配置する方法があった。又、コンデンサ実装基板とチップとパッケージ基板を固着し、チップ及びコンデンサ実装基板の側面及びコンデンサ上面をモールド樹脂で覆った樹脂パッケージと、パッケージ基板の裏面側に半田ボールが配列された外部端子用のＢＧＡとを具備した構造の半導体装置も例えば特許文献１に提案されている。   As a conventional FCBGA package structure and capacitor arrangement method, there has been a method in which a decoupling capacitor is arranged in the vicinity of a power supply pad of a chip without changing the BGA arrangement of the FCBGA package. In addition, the capacitor mounting substrate, the chip and the package substrate are fixed, the side surface of the chip and the capacitor mounting substrate and the upper surface of the capacitor are covered with a mold resin, and the external terminal for solder terminals arranged on the back side of the package substrate. A semiconductor device having a structure including a BGA is also proposed in Patent Document 1, for example.

近年のチップでは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）のゲート寸法の微細化が進み集積規模が上がり、配線の高密度化や微細化も進んできている。基幹業務に適用できるメインフレームクラス等に使われる９０ｎｍＣＭＯＳテクノロジの５００万ゲート規模ＳＯＣ（System On Chip）のハイエンドＡＳＩＣでは、信号Ｉ／Ｏ数が増大してきている。ハイエンドＡＳＩＣ等の接合バンプとして使われるＣ４（Controlled Collapsed Chip Connection）バンプのバンプピッチは１７６μｍまできており、狭バンプピッチの傾向にある。   In recent chips, the gate dimensions of MOSFETs (Metal Oxide Semiconductor Field-Effect Transistors) have been miniaturized, the integration scale has been increased, and the density and miniaturization of wiring have also been advanced. The number of signal I / Os is increasing in a high-end ASIC of 5 million gate scale SOC (System On Chip) of 90 nm CMOS technology used for a mainframe class that can be applied to a core business. The bump pitch of C4 (Controlled Collapsed Chip Connection) bumps used as bonding bumps for high-end ASICs, etc. is up to 176 μm, and there is a tendency for narrow bump pitches.

このため、基板では高密度配線や超多ピン傾向となり、外形寸法が拡大してきた。 For this reason, the substrate tends to have high-density wiring and super-multiple pins, and the external dimensions have been enlarged.

又、超高速Ｉ／Ｏインターフェース回路を具備したチップの場合、システムボード上のチップ間では８００ＭＨｚや１.３３ＧＨｚの超高速のチップ間同期型伝送が採用され、ＧＨｚオーダの超高速クロックで動作するものもある。   In addition, in the case of a chip equipped with an ultra-high-speed I / O interface circuit, ultra-high-speed inter-chip synchronous transmission at 800 MHz or 1.33 GHz is adopted between chips on the system board, and it operates with an ultra-high-speed clock on the order of GHz. There are also things.

特許文献２には、複数のハードマクロコアが混在しても広い動作温度範囲を保証する構成の半導体装置が提案されている。又、特許文献３には、高周波半導体素子からの放熱を効率的に行う構成の半導体装置が提案されている。
特開２００４−２１４５０９号公報 特開２０００−２６９４１７号公報 特開２０００−３１３７４号公報 Patent Document 2 proposes a semiconductor device configured to guarantee a wide operating temperature range even when a plurality of hard macro cores coexist. Patent Document 3 proposes a semiconductor device configured to efficiently dissipate heat from a high-frequency semiconductor element.
JP 2004-214509 A JP 2000-269417 A JP 2000-31374 A

従来の半導体装置では、チップの信号Ｉ／Ｏ数の増加に伴い、多ピン化、狭バンプピッチ化を進めることで、バンプ間の距離は非常に狭くなる。このため、チップと基板を接続する際、隣のバンプに影響を与えずに接続し、狭バンプピッチのビア間の配線引き出しやＣ4バンプパッドピッチのビア間で高密度配線設計することが困難であった。 In the conventional semiconductor device, as the number of signal I / Os on the chip increases, the distance between the bumps becomes very narrow by increasing the number of pins and decreasing the bump pitch. For this reason, when connecting a chip and a substrate , it is difficult to connect adjacent bumps without affecting them, and to draw out wiring between vias with a narrow bump pitch or to design high-density wiring between vias with a C4 bump pad pitch. there were.

又、デカップリングコンデンサは、ハードマクロブロック近傍に配置するが、構造上配線密度最大のチップからの配線引き出し領域にあるため、配線ルートが妨げられてビア間で配線可能な配線本数が減少し、配線の物理的及び電気的制約条件を満足できない場合があるという問題点もあった。   In addition, the decoupling capacitor is placed near the hard macroblock, but because it is in the wiring lead-out area from the chip with the highest wiring density in the structure, the wiring route is obstructed and the number of wirings that can be routed between vias decreases. There is also a problem that physical and electrical constraints of the wiring may not be satisfied.

更に、ＧＨｚオーダの超高速クロックで動作する信号を少ないロスで、且つ、タイミングを考慮して、基板上で転送することは難しいという問題もあった。 Furthermore, with less loss of signal operating at ultra high speed clock order of GHz, and, in view of the timing, it has been a problem that it is difficult to be transferred on the substrate.

そこで、本発明は、超多ピン高密多層配線基板構造で、且つ、多電源構成の多機能なマクロブロックを有するチップへの安定電源供給構造を有する、高性能で高機能な半導体装置を提供することを目的とする。   Accordingly, the present invention provides a high-performance and high-performance semiconductor device having an ultra-multi-pin high-density multilayer wiring board structure and a stable power supply structure to a chip having a multi-function macroblock with a multi-power supply configuration. For the purpose.

上記の課題は、上下方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層を有する基板と、該基板上に設けられた半導体集積回路装置と、該基板上の、該半導体集積回路装置の周辺に設けられた複数のコンデンサとを備え、該基板は、該上下方向に延び該複数の電源層／グランド層／配線層に接続する複数のビアと、該基板上に設けられ該複数のビアと接続する複数のコア電源及びコアグランドピンとを有し、該半導体集積回路装置の外形寸法は、該基板の複数のコア電源及びコアグランドピンの領域内に収まっていることを特徴とする半導体装置によって達成できる。 The above object comprises a substrate layer adjacent vertically has a plurality of power supply layer / ground layer / wiring layer which is insulated via an insulating layer, a semiconductor integrated circuit device provided on said substrate, said substrate above, and a plurality of capacitors provided in the periphery of the semiconductor integrated circuit device, the substrate includes a plurality of vias connecting the power supply layer / ground layer / wiring layer of the plurality of extending the upper and lower direction, the and a plurality of core power and core ground pin for connecting a plurality of vias provided on the substrate, external dimensions of the semiconductor integrated circuit device, fall within the region of the plurality of cores power and core ground pins of the substrate This can be achieved by a semiconductor device characterized by the above.

上記の課題は、上下方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層を有する基板と、該基板上に設けられた半導体集積回路装置と、該基板下に設けられた複数のコンデンサとを備え、該基板は、該上下方向に延び該複数の電源層／グランド層／配線層に接続する複数のビアと、該基板上に設けられ該複数のビアと接続する複数のコア電源及びコアグランドピンとを有し、該半導体集積回路装置の外形寸法は、該基板の複数のコア電源及びコアグランドピンの領域内に収まっていることを特徴とする半導体装置によっても達成できる。 The above object comprises a substrate layer adjacent vertically has a plurality of power supply layer / ground layer / wiring layer which is insulated via an insulating layer, a semiconductor integrated circuit device provided on said substrate, said substrate and a plurality of capacitors provided in the lower, the substrate includes a plurality of vias connecting the power supply layer / ground layer / wiring layer of the plurality of extending the upper and lower direction, the plurality of vias provided on the substrate and a plurality of core power and core ground pin for connecting the external dimensions of the semiconductor integrated circuit device, a semiconductor device which is characterized in that is within the region of the plurality of cores power and core ground pins of the substrate Can also be achieved.

本発明によれば、超多ピン高密多層配線基板構造で、且つ、多電源構成の多機能チップへの安定電源供給構造を有する、高性能で高機能な半導体装置を実現することができる。   According to the present invention, it is possible to realize a high-performance and high-performance semiconductor device having an ultra-multi-pin high-density multilayer wiring board structure and a stable power supply structure to a multi-function chip having a multi-power supply configuration.

以下に、本発明になる半導体装置の各実施例を、図面と共に説明する。   Embodiments of a semiconductor device according to the present invention will be described below with reference to the drawings.

図１は本発明の半導体装置の第１実施例を示す断面図である。図１に示す半導体装置１０１は、基板３１、基板３１の上面に設けられたデカップリングコンデンサ３２、基板３１の上面に半田バンプ３４を介して設けられた半導体集積回路装置（チップ）３０、基板３１の上面に接着シート３３を介して設けられたヒートスプレッダ２８、チップ３０の上面とヒートスプレッダ２８の間に設けられた熱伝導性接着材２９、及び基板３１の下面に設けられた半田ボールピン３５からなる。尚、チップ３０と基板３１との間の半田バンプ以外の部分には、アンダーフィル樹脂３６が設けられている。各デカップリングコンデンサ３２は、ヒートスプレッダ２８と基板３１との間に設けられた空間に配置されている。 FIG. 1 is a sectional view showing a first embodiment of the semiconductor device of the present invention. The semiconductor device 101 shown in FIG. 1, a substrate 31, a decoupling capacitor 32 provided on the upper surface of the substrate 31, a semiconductor integrated circuit device provided via the solder bumps 34 on the upper surface of the substrate 31 (chip) 30, the substrate 31 A heat spreader 28 provided on the upper surface of the chip 30 via an adhesive sheet 33, a heat conductive adhesive 29 provided between the upper surface of the chip 30 and the heat spreader 28, and a solder ball pin 35 provided on the lower surface of the substrate 31. . An underfill resin 36 is provided at a portion other than the solder bump between the chip 30 and the substrate 31. Each decoupling capacitor 32 is disposed in a space provided between the heat spreader 28 and the substrate 31.

例えば、チップ３０の外形寸法は１４.０ｍｍ×１５.３ｍｍ、最小バンプピッチ（パッドピッチ）は１７６μｍ、バンプ配置はフルマトリクス、Ｉ／Ｏ部の周辺外周コラムは１７個、外周ロウは１５個、スタガードコア（Staggered Core）でバンプピッチは３５２μｍ、バンプピッチは水平方向では１７６μｍ（バンプ７８個）、垂直方向では１７６μｍ（バンプ８６個）の合計５,１３２バンプ構成である。   For example, the external dimensions of the chip 30 are 14.0 mm × 15.3 mm, the minimum bump pitch (pad pitch) is 176 μm, the bump arrangement is a full matrix, the peripheral peripheral columns of the I / O section are 17, the peripheral rows are 15, A staggered core has a bump pitch of 352 μm, a bump pitch of 176 μm (78 bumps) in the horizontal direction, and 176 μm (86 bumps) in the vertical direction for a total of 5,132 bumps.

チップ３０の中心部のコア領域以外の周辺のハードマクロブロック領域のマクロブロックは合計１２ブロックとＰＬＬ制御回路の１ブロックとで構成されている。ＰＬＬ制御回路以外の１２ブロック中の各ブロック内には、出力信号用差動クロックの１組（ネガティブ、ポジティブの２本／組）と入力信号用差動クロックの１組（ネガティブ、ポジティブの２本／組）の２組（４本）があり、電気的制約条件として、クロック信号は差動組内で等遅延である。つまり、８００ＭＨｚ又は１.３３ＧＨｚの超高速クロックでも動作可能なような電気的制約条件とした。   The macro blocks in the peripheral hard macro block area other than the core area at the center of the chip 30 are composed of a total of 12 blocks and one block of the PLL control circuit. Within each of the 12 blocks other than the PLL control circuit, one set of differential clocks for output signals (two negative / positive pairs / set) and one set of differential clocks for input signals (negative and positive 2) There are 2 sets (4 sets) of (book / set), and as an electrical constraint condition, the clock signal is equally delayed in the differential set. In other words, the electrical constraint condition is such that it can operate even with an ultra-high-speed clock of 800 MHz or 1.33 GHz.

基板３１の外形寸法は４７.５ｍｍ×４７.５ｍｍ（JEDEC Standard）、ピン配置はフルマトリクス、ピンピッチは水平方向では１.０ｍｍ（ピン４６個）、垂直方向では１.０ｍｍ（ピン４６個）の合計２,１１６ピンでＢＧＡ構成を有する。 The outer dimensions of the substrate 31 are 47.5 mm × 47.5 mm (JEDEC Standard), the pin arrangement is full matrix, the pin pitch is 1.0 mm (46 pins) in the horizontal direction, and 1.0 mm (46 pins) in the vertical direction. It has a BGA configuration with a total of 2,116 pins.

デカップリングコンデンサ３２は例えば３種類からなる。その内の１種類のデカップリングコンデンサ３２の外形寸法は１.６ｍｍ×１.８５ｍｍ、ピン配置はフルマトリクス、ピンピッチは水平方向では０.４ｍｍ（ピン４個）、垂直方向では０.４ｍｍ（ピン４個）の合計１６ピンが５個から最大で１０個設けられている。２種類目のデカップリングコンデンサ３２の外形寸法は２.５ｍｍ×２.０ｍｍ、ピンピッチは水平方向では０.２５ｍｍ（ピン８個）、垂直方向では０.５ｍｍ（ピン２個）の合計１６ピンが最大で４個設けられている。３種類目のデカップリングコンデンサ３２の外形寸法は２.５ｍｍ×１.７５ｍｍ、合計１０ピンが８個から最大で２０個設けられている。   For example, the decoupling capacitor 32 includes three types. One type of decoupling capacitor 32 has an outer dimension of 1.6 mm × 1.85 mm, a pin arrangement of a full matrix, a pin pitch of 0.4 mm (four pins) in the horizontal direction, and 0.4 mm (pins) in the vertical direction. A total of 16 pins (4) are provided from 5 to a maximum of 10 pins. The external dimensions of the second type decoupling capacitor 32 are 2.5 mm x 2.0 mm, the pin pitch is 0.25 mm (8 pins) in the horizontal direction, and 0.5 mm (2 pins) in the vertical direction. Up to four are provided. The external dimensions of the third type decoupling capacitor 32 are 2.5 mm × 1.75 mm, and a total of 10 pins are provided from 8 to a maximum of 20.

上記のチップ３０とコンデンサ３２を基板３１に搭載し、バンプからピンへの信号Ｉ／Ｏ数＝１１９６本（その中で差動配線３４組）の配線を配線層数５層、電源/グランド（ＧＮＤ）ベタプレーン層含めて総層数＝１９層で、２,０００超の多ピン、高密度配線の半導体パッケージの設計をすることができる。 The chip 30 and the capacitor 32 are mounted on the substrate 31. The number of signal I / Os from the bumps to the pins = 1196 (among them, 34 sets of differential wiring) is composed of five wiring layers, power supply / ground ( GND) The total number of layers including the solid plane layer = 19 layers, and it is possible to design a semiconductor package having a multi-pin, high-density wiring exceeding 2,000.

又、ヒートスプレッダ２８をチップ３０の上面に備えることによって放熱が良いハイパフォーマンスパッケージのＦＣＢＧＡ構造の半導体装置１０１を提供できる。   Further, by providing the heat spreader 28 on the upper surface of the chip 30, it is possible to provide the FCBGA structure semiconductor device 101 having a high performance package with good heat dissipation.

次に、上記半導体装置１０１の設計方法を説明する。   Next, a method for designing the semiconductor device 101 will be described.

図２は、半導体装置１０１の設計方法を説明するフローチャートである。   FIG. 2 is a flowchart illustrating a method for designing the semiconductor device 101.

先ず、ステップＳ１では、部品情報やネットリスト等が入力される。ステップＳ２では、チップ３０のバンプ座標、即ち、図３に示す配線の始点４が入力される。ステップＳ３では、入力されたチップ３０の全バンプ３４の中心座標点を基点に、Ｙ軸方向の格子縦線１及びＸ軸方向の格子横線２からなるＸＹ格子線を描く。格子線の縦軸と横軸には、図３に示すようにピンナンバ３が割り当てられる。   First, in step S1, component information, a net list, and the like are input. In step S2, the bump coordinates of the chip 30, that is, the wiring start point 4 shown in FIG. In step S3, an XY grid line composed of a grid vertical line 1 in the Y-axis direction and a grid horizontal line 2 in the X-axis direction is drawn based on the center coordinate point of all the bumps 34 of the chip 30 that has been input. Pin numbers 3 are assigned to the vertical and horizontal axes of the grid lines as shown in FIG.

ステップＳ４では、図４に示す如く基板３１のピン座標が入力される。ここでも、入力された基板３１のピン座標、即ち、配線の終点５が入力される。又、ステップＳ５では、入力された基板３１の全ピンの中心座標点を基点に、Ｙ軸方向の格子縦線１及びＸ軸方向の格子横線２からなるＸＹ格子線を描く。格子線の縦軸と横軸には、ピンナンバ３が割り当てられる。 In step S4, the pin coordinates of the substrate 31 are input as shown in FIG. Also here, the input pin coordinates of the substrate 31, that is, the end point 5 of the wiring is input. In step S5, an XY grid line composed of a grid vertical line 1 in the Y-axis direction and a grid horizontal line 2 in the X-axis direction is drawn based on the input center coordinate points of all the pins of the substrate 31. Pin numbers 3 are assigned to the vertical and horizontal axes of the grid lines.

ステップＳ６では、図５に示す如く上記最大外形寸法の基板３１にチップ３０を重ね合わせる。この時、チップ３０の中心座標を基板３１の中心座標を合わせる。尚、このステップＳ６の詳細については後述する。ステップＳ７では、基板３１の終点５とチップ３０の始点４が共有できる場合は共有できる位置へと再配置する第１のビア座標共有化処理を行う。図５は、基板外形６と半導体集積回路装置外形７を示し、９はレイアウト分割領域の目安線を示す。ハッチングで示すＸＹ平面領域８については後述する。 In step S6, the chip 30 is overlaid on the substrate 31 having the maximum outer dimensions as shown in FIG. At this time, the center coordinates of the chip 30 are aligned with the center coordinates of the substrate 31. Details of step S6 will be described later. In step S <b> 7, when the end point 5 of the substrate 31 and the start point 4 of the chip 30 can be shared, a first via coordinate sharing process for rearranging to a shareable position is performed. FIG. 5 shows a board outline 6 and a semiconductor integrated circuit device outline 7, and 9 shows a reference line of a layout division region. The XY plane area 8 indicated by hatching will be described later.

図６は、チップ３０のＸＹ平面図を示す。図６のＸＹ平面中で、始点４にランド１０を作成する。図７は、基板３１のＸＹ平面図を示す。図７のＸＹ平面中で、終点５にランド１０を作成する。 FIG. 6 shows an XY plan view of the chip 30. A land 10 is created at the start point 4 in the XY plane of FIG. FIG. 7 shows an XY plan view of the substrate 31. A land 10 is created at the end point 5 in the XY plane of FIG.

次に、ステップＳ８では、コンデンサ１２の配置の制約条件としてヒートスプレッダ２８の座標が入力され、ステップＳ９では、受動素子であるコンデンサ１２の配置範囲の物理的制約条件（レイアウトルール）が入力される。図８は、ヒートスプレッダ２８とコンデンサ１２の配置を搭載部品が透視された状態で示すＸＹ平面図である。図８において、基板３１の外形寸法Ｄ５を１.００とした場合、ヒートスプレッダ２８の外形寸法Ｄ４の寸法Ｄ５に対する寸法比が０.９１〜０.８７である。 Next, in step S8, the coordinates of the heat spreader 28 are input as constraints for the arrangement of the capacitors 12, and in step S9, physical constraints (layout rules) for the arrangement range of the capacitors 12 that are passive elements are input. FIG. 8 is an XY plan view showing the arrangement of the heat spreader 28 and the capacitor 12 with the mounted components seen through. In FIG. 8, when the outer dimension D5 of the substrate 31 is 1.00, the ratio of the outer dimension D4 of the heat spreader 28 to the dimension D5 is 0.91 to 0.87.

ステップＳ１０では、図９に示すように、受動素子であるコンデンサ１２のバンプ（端子）の中心座標を基板３１の終点５の座標と共有できる位置に配置する第２のビア座標共有化処理を行い、部品のＸＹ格子線の交点である始点４と終点５にビア１１を垂直Ｚ方向に発生させる。図９は、搭載部品の配置を、搭載部品が透視された状態で示すＸＹ平面図である。ここでは、コンデンサ１２はチップ３０のマクロブロック近傍に配置される。このコンデンサ１２は、当該マクロの電源とＧＮＤプレーン間にビア１１を介して接続して、インダクタンスを低減させることにより、最小のインピーダンスで最小のループエリアにして電源ノイズを低減させて電源を安定させている。ＰＬＬマクロ電源用コンデンサ１３に関してもコンデンサ１２と同様に、チップ３０に具備されたＰＬＬマクロ近傍に配置される。これらのコンデンサ１２，１３は、図１に示すコンデンサ３２に対応する。 In step S10, as shown in FIG. 9, a second via coordinate sharing process is performed in which the center coordinates of the bumps (terminals) of the capacitor 12, which is a passive element, are arranged at positions where the coordinates of the end point 5 of the substrate 31 can be shared. The via 11 is generated in the vertical Z direction at the start point 4 and the end point 5 which are the intersections of the XY grid lines of the component. FIG. 9 is an XY plan view showing the placement of the mounted components in a state where the mounted components are seen through. Here, the capacitor 12 is arranged in the vicinity of the macro block of the chip 30. This capacitor 12 is connected between the macro power supply and the GND plane via the via 11 to reduce the inductance, thereby reducing the power supply noise by reducing the power supply noise to the minimum loop area with the minimum impedance. ing. Similarly to the capacitor 12, the PLL macro power supply capacitor 13 is also arranged in the vicinity of the PLL macro provided in the chip 30. These capacitors 12 and 13 correspond to the capacitor 32 shown in FIG.

図１０は、ステップＳ６の処理をより詳細に説明するフローチャートである。図１０に示すマクロブロック及びネットアサイン処理が開始されると、ステップＳ６１では、チップ３０のマクロブロックの数と種類を確認し、ステップＳ６２では、各マクロブロック毎のＩ／Ｏバンプ数を確認する。図１１は、チップ３０のマクロ配置を示す図であり、この場合、チップ３０は１３個のマクロブロックＣ−１〜Ｃ−１３からなる。マクロブロックＣ−１〜Ｃ−１２のバンプピッチは１７６μｍであり、マクロブロックＣ−１３のバンプピッチは３５２μｍである。   FIG. 10 is a flowchart for explaining the process of step S6 in more detail. When the macroblock and net assignment process shown in FIG. 10 is started, the number and type of macroblocks of the chip 30 are confirmed in step S61, and the number of I / O bumps for each macroblock is confirmed in step S62. . FIG. 11 is a diagram showing a macro arrangement of the chip 30. In this case, the chip 30 includes 13 macro blocks C-1 to C-13. The bump pitch of the macroblocks C-1 to C-12 is 176 μm, and the bump pitch of the macroblock C-13 is 352 μm.

ステップＳ６３では、基板３１の合計のＩ／Ｏピン数と電源／ＧＮＤピン数の比を確認する。この場合、Ｉ／Ｏピン数が１,１９６本であり、合計のピン数は２,１１６程度であることがわかるので、これらのピン数の差である９２０ピンが電源／ＧＮＤピンに割り当てられる。 In step S63, the ratio of the total number of I / O pins and the number of power supply / GND pins on the substrate 31 is confirmed. In this case, since the number of I / O pins is 1,196 and the total number of pins is about 2,116, the 920 pin, which is the difference between these pins, is assigned to the power supply / GND pin. .

ステップＳ６４では、ＪＥＤＥＣ標準のＢＧＡであるか否かが判定され、判定結果がＮＯであると、処理はステップＳ６２へ戻る。この場合は、Ｉ／Ｏピン数が１,１９６本、電源ピン数が４６０本、ＧＮＤピン数が４６０本の合計２,１１６ピンであり、ＪＥＤＥＣ標準のＢＧＡであるため、ステップＳ６４の判定結果はＹＥＳであり、処理はステップＳ６５へ進む。   In step S64, it is determined whether or not the JEDEC standard BGA. If the determination result is NO, the process returns to step S62. In this case, the number of I / O pins is 1,196, the number of power supply pins is 460, the number of GND pins is 460, and the total is 2,116 pins. Since this is a JEDEC standard BGA, the determination result in step S64 Is YES, and the process proceeds to step S65.

ステップＳ６５では、図１２に示すようにＢＧＡのピン数を決定する。図１２は、基板３１上のピン配置を示す図であり、基板３１がマクロブロックＢ−１〜Ｂ−１３からなる場合を示す。図１１に示すチップ３０のマクロブロックＣ−１〜Ｃ−１３が図１２に示す基板３１のマクロブロックＢ−１３に配置される。基板３１のコア電源／ＧＮＤピンは、マクロブロックＢ−１３内に収められている。ステップＳ６６では、図１３に示すように半導体装置１０１の基本構造を決定する。図１３は、半導体装置１０１のマクロ配置とピン配置を示す図である。図１３に示すように、チップ３０の外形寸法が、基板３１のマクロブロックＢ−１３内のコア電源／ＧＮＤピンの領域内に収まった状態で、即ち、チップ３０の中心座標と基板３１の中心座標とが合わせられた状態で、チップ３０と基板３１が重ね合わせられる。 In step S65, the number of BGA pins is determined as shown in FIG. FIG. 12 is a diagram showing the pin arrangement on the substrate 31, and shows a case where the substrate 31 is composed of macroblocks B-1 to B-13. Macro blocks C-1 to C-13 of the chip 30 shown in FIG. 11 are arranged on the macro blocks B-13 of the substrate 31 shown in FIG. The core power supply / GND pin of the substrate 31 is housed in the macro block B-13. In step S66, the basic structure of the semiconductor device 101 is determined as shown in FIG. FIG. 13 is a diagram illustrating a macro arrangement and a pin arrangement of the semiconductor device 101. As shown in FIG. 13, the outer dimensions of the chip 30 are within the core power supply / GND pin area in the macroblock B-13 of the substrate 31, that is, the center coordinates of the chip 30 and the center of the substrate 31. The chip 30 and the substrate 31 are overlaid in a state where the coordinates are matched.

ステップＳ６７では、例えば図１４に示すように、ビアマトリクスに従ってチップ３０のマクロブロックＣ−２の格子線の交点（始点）から基板３１のマクロブロックＢ−９の格子線の交点（終点）へネットアサインを行い、処理は終了して図２に示すステップＳ７へ進む。図１４は、チップ３０のマクロブロックと基板３１のマクロブロックへのネットアサインを説明する図である。 In step S67, for example, as shown in FIG. 14, a net is passed from the intersection (start point) of the lattice line of the macro block C-2 of the chip 30 to the intersection (end point) of the lattice line of the macro block B-9 of the substrate 31 according to the via matrix. The assignment is performed, the process ends, and the process proceeds to step S7 shown in FIG. FIG. 14 is a diagram for explaining net assignment to the macroblocks of the chip 30 and the macroblocks of the substrate 31.

以上の処理までが、ＸＹ平面である２次元での処理内容である。次に、ＸＺ平面である２次元での処理内容について説明する。   Up to the above processing is the processing content in two dimensions on the XY plane. Next, the processing content in the two-dimensional XZ plane will be described.

図２に示すステップＳ１１では、基板３１の配線層１６の配線層数１４が設定される配線層数設定処理が行われる。図１５は、ステップＳ１１の処理をより詳細に説明するフローチャートである。図１５において、ステップＳ１１１では、図１６に示すように、基板３１の配線層数１４が設定される。図１６は、基板３１の配線層１６のみを取り出して示すＸＺ平面図（基板３１の断面図）であり、配線層数１４は５、即ち、５つの配線層１６が設けられている場合を示す。 In step S11 shown in FIG. 2, a wiring layer number setting process is performed in which the wiring layer number 14 of the wiring layer 16 of the substrate 31 is set. FIG. 15 is a flowchart for explaining the process of step S11 in more detail. In FIG. 15, in step S111, as shown in FIG. 16, the number of wiring layers 14 of the substrate 31 is set. Figure 16 is a XZ plane view showing taking out only the wiring layer 16 of the substrate 31 (cross-sectional view of the substrate 31), the wiring layer number 14 is 5, that is, the case where five wiring layers 16 are provided .

ステップＳ１１２では、図１６に示すように、基板３１の配線層１６と基板３１のピン中心座標を基点にＸＺ格子線が描かれる。これにより、上記ＸＹ平面のＸＹ格子線の交点である始点４と終点５について、ＸＺ平面から上記と同様にＸＺ格子線が描かれる。ここで、格子線の縦軸と横軸にピンナンバ３が割り当てられる。ステップＳ１１３では、図１６に太い実線で示すように、チップ３０の始点から各配線層１６の配線ＷＬ１〜ＷＬ５まで縦垂直方向にＶ字形状のパターンでビア１１を発生させる。この結果、チップ３０のバンプから各配線ＷＬ１〜ＷＬ５に向けて順々に接続したことになる。ステップＳ１１４では、配線層数１４は十分であるか否かを判定し、判定結果がＮＯであると処理はステップＳ１１１へ戻り、必要に応じてステップＳ１１１において配線総数１４を増加させる。他方、ステップＳ１１４の判定結果がＹＥＳであると、処理は終了して図２に示すステップＳ１２へ進む。 In step S112, as shown in FIG. 16, XZ grid lines are drawn starting from the pin center coordinates of the wiring layer 16 and the substrate 31 of the substrate 31. As a result, XZ lattice lines are drawn from the XZ plane in the same manner as described above for the start point 4 and the end point 5, which are the intersections of the XY lattice lines on the XY plane. Here, pin numbers 3 are assigned to the vertical and horizontal axes of the grid lines. In step S113, as shown by a thick solid line in FIG. 16, the via 11 is generated in a V-shaped pattern in the vertical and vertical direction from the starting point of the chip 30 to the wirings WL1 to WL5 of each wiring layer 16. As a result, the bumps of the chip 30 are connected in order from the bumps WL1 to WL5. In step S114, it is determined whether the number of wiring layers 14 is sufficient. If the determination result is NO, the process returns to step S111, and the total number of wirings 14 is increased in step S111 as necessary. On the other hand, if the decision result in the step S114 is YES, the process ends and proceeds to a step S12 shown in FIG.

図２に示すステップＳ１２では、電源／ＧＮＤの接続設定処理が行われる。図１７は、ステップＳ１２の処理をより詳細に説明するフローチャートである。図１７において、ステップＳ１２１では、図１８に示す電源／ＧＮＤプレーン層１８を定義して基板３１の基板層数１７を設定する。図１８は、基板３１の層数を示すＸＺ平面図である。具体的には、ステップＳ１２１では、１.２Ｖと２.５ＶのＩ／Ｏマクロブロック用電源及びそれらのＧＮＤ、１.２Ｖのコア電源及びそのＧＮＤ、ＰＬＬ用の電源及びＰＬＬ用のＧＮＤが設定される。図１８において、層構成上、Ｌ１はＣ４（Controlled Collapsed Chip Connection）パッド層、Ｌ２は２.５Ｖ電源用プレーン層、Ｌ３はＧＮＤプレーン層、Ｌ４は１.２Ｖ電源用プレーン層、Ｌ５はＧＮＤプレーン層とＰＬＬ用電源配線とＰＬＬ用ＧＮＤ配線、Ｌ６は１.２Ｖ電源用プレーン層、Ｌ７は配線ＷＬ１層、Ｌ８はＧＮＤプレーン層、Ｌ９は配線ＷＬ２層、Ｌ１０は１.２Ｖ用電源プレーン層、Ｌ１１は配線ＷＬ３層、Ｌ１２はＧＮＤプレーン層、Ｌ１３は配線ＷＬ４層、Ｌ１４は１.２Ｖ用電源プレーン層、Ｌ１５は配線ＷＬ５層とＧＮＤプレーン層、Ｌ１６は１.２Ｖ電源プレーン層、Ｌ１７はＧＮＤプレーン層とＰＬＬ電源用配線とＰＬＬ用ＧＮＤ配線、Ｌ１８は１.２Ｖ用電源プレーン層、Ｌ１９はパッド層となっている。つまり、この場合の基板層数１７は１９である。図１８中、配線ＷＬ１〜ＷＬ５層Ｌ７，Ｌ９，Ｌ１１，Ｌ１３，Ｌ１５は太い実線で示す。 In step S12 shown in FIG. 2, a power supply / GND connection setting process is performed. FIG. 17 is a flowchart for explaining the process of step S12 in more detail. 17, in step S121, the power supply / GND plane layer 18 shown in FIG. 18 is defined and the number of substrate layers 17 of the substrate 31 is set. FIG. 18 is an XZ plan view showing the number of layers of the substrate 31. Specifically, in step S121, 1.2V and 2.5V I / O macroblock power supplies and their GNDs, 1.2V core power supplies and their GNDs, PLL power supplies, and PLL GNDs are set. Is done. 18, L1 is a C4 (Controlled Collapsed Chip Connection) pad layer, L2 is a 2.5V power plane layer, L3 is a GND plane layer, L4 is a 1.2V power plane layer, and L5 is a GND plane. Layer, PLL power supply wiring and PLL GND wiring, L6 is a 1.2V power supply plane layer, L7 is a wiring WL1 layer, L8 is a GND plane layer, L9 is a wiring WL2 layer, L10 is a 1.2V power supply plane layer, L11 is a wiring WL3 layer, L12 is a GND plane layer, L13 is a wiring WL4 layer, L14 is a 1.2V power plane layer, L15 is a wiring WL5 layer and a GND plane layer, L16 is a 1.2V power plane layer, and L17 is GND. The plane layer, the PLL power supply wiring and the PLL GND wiring, L18 is a 1.2 V power supply plane layer, and L19 is a pad layer. That is, the number of substrate layers 17 in this case is 19. In FIG. 18, the wirings WL1 to WL5 layers L7, L9, L11, L13, and L15 are indicated by thick solid lines.

後述するように、各電源／ＧＮＤプレーン層１８を構成するＣｕ等からなる導体層のうち、図１８において縦方向上隣り合う２つの導体層は、例えばガラスセラミックス等からなる絶縁層で絶縁されている。   As will be described later, among the conductor layers made of Cu or the like constituting each power supply / GND plane layer 18, two conductor layers adjacent in the vertical direction in FIG. 18 are insulated by an insulating layer made of, for example, glass ceramics or the like. Yes.

尚、絶縁層の膜厚、導体層の膜厚及び配線ルールは、インピーダンス整合を可能とするものである。   Note that the thickness of the insulating layer, the thickness of the conductor layer, and the wiring rules enable impedance matching.

ステップＳ１２２では、チップ３０から電源バンプとＧＮＤバンプを始点４とし、コンデンサ１２の電源端子とＧＮＤ端子を同様に始点４とし、上記のように定義した層Ｌ１〜Ｌ１９のうち指定された層まで太い実線で示すように縦垂直方向にビア１１を発生させる。又、基板３１の終点５であるピンに電源やＧＮＤが指定されている場合は、各電源／ＧＮＤプレーン層１８から終点５に向けて、太い実線で示すように縦垂直方向にビア１１を発生させる。 In step S122, the power supply bump and the GND bump from the chip 30 are set as the starting point 4, the power supply terminal and the GND terminal of the capacitor 12 are also set as the starting point 4, and the specified layer is thick among the layers L1 to L19 defined as described above. Vias 11 are generated in the vertical and vertical directions as indicated by solid lines. In addition, when a power supply or GND is specified for the pin that is the end point 5 of the substrate 31, vias 11 are generated in the vertical and vertical directions from the respective power supply / GND plane layers 18 toward the end point 5 as indicated by thick solid lines. Let

尚、図１８は、コンデンサ１２，１３が３つの端子を有する場合を示すが、端子の数は２以上であれば良い。３以上の端子を有する周知の構成のコンデンサ１２，１３を用いれば、同じコンデンサ１２，１３を用いて２種類以上の容量を実現することができる。   FIG. 18 shows the case where the capacitors 12 and 13 have three terminals, but the number of terminals may be two or more. If capacitors 12 and 13 having a known configuration having three or more terminals are used, two or more types of capacitors can be realized using the same capacitors 12 and 13.

ステップＳ１２３では、２次元のＸＹ平面座標系で、ビアタイルの集合体を検証する。図９に示すＸＹ平面領域８は、このように検証される一部分を示す。ここでは、ＸＹ平面座標系で見た場合、１ビアタイルは１６通りある。   In step S123, a collection of via tiles is verified using a two-dimensional XY plane coordinate system. An XY plane region 8 shown in FIG. 9 shows a part to be verified in this way. Here, when viewed in the XY plane coordinate system, there are 16 1 via tiles.

ステップＳ１２４では、３次元のＸＹＺ（直交）座標系で、ビアキュービック集合体を検証する。   In step S124, the via cubic aggregate is verified in a three-dimensional XYZ (orthogonal) coordinate system.

図１９は、上記ＸＹ平面とＸＺ平面の格子線で囲まれた３次元での基本最小単位のＸＹ／ＸＺ平面取り出し図である。これは、図５、図７、図９、図１６からの抜粋であり、一例として配線ＷＬ３，ＷＬ４に関係するＸＹ平面領域８とＸＺ平面領域１３を重ね合わせたものに対応する。   FIG. 19 is a three-dimensional basic minimum unit XY / XZ plane extraction diagram surrounded by the lattice lines of the XY plane and the XZ plane. This is an excerpt from FIGS. 5, 7, 9, and 16, and corresponds to an example in which the XY plane region 8 and the XZ plane region 13 related to the wirings WL 3 and WL 4 are overlapped.

図２０は、図１９を座標値（Ｘ，Ｙ，Ｚ）に置き換えたものであり、Ｘ軸及びＹ軸はピンナンバ３を示し、Ｚ軸方向は配線層数１４又は基板層数１７であるが、ここでは電源及びＧＮＤピンが決定していない場合を想定して、配線層数１４であるものとする。   FIG. 20 is obtained by replacing FIG. 19 with coordinate values (X, Y, Z). The X-axis and Y-axis indicate the pin number 3, and the Z-axis direction is 14 wiring layers or 17 substrate layers. Here, assuming that the power source and the GND pin are not determined, the number of wiring layers is 14.

図２１は、図２０をより幾何学的に考えるため、行列展開図として示している。Ｚ軸の配線ＷＬ３の配線層１６のみを単層平面で見た場合、（Ｘ，Ｙ，Ｚ）＝（Ｃ，５，Ｌ１１）＝ａ１１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，５，Ｌ１１）＝ａ１２、（Ｘ，Ｙ，Ｚ）＝（Ｃ，４，Ｌ１１）＝ａ２１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，４，Ｌ１１）＝ａ２２と置き換えて示している。又、Ｚ軸の配線ＷＬ４の配線層１６のみを単層で見た場合、（Ｘ，Ｙ，Ｚ）＝（Ｃ，５，Ｌ１３）＝ａ１１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，５，Ｌ１３）＝ａ１２、（Ｘ，Ｙ，Ｚ）＝（Ｃ，４，Ｌ１３）＝ａ２１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，４，Ｌ１３）＝ａ２２と置き換えて示している。   FIG. 21 is shown as a matrix expansion diagram in order to consider FIG. 20 more geometrically. When only the wiring layer 16 of the Z-axis wiring WL3 is viewed on a single layer plane, (X, Y, Z) = (C, 5, L11) = a11, (X, Y, Z) = (D, 5, L11) = a12, (X, Y, Z) = (C, 4, L11) = a21, (X, Y, Z) = (D, 4, L11) = a22. When only the wiring layer 16 of the Z-axis wiring WL4 is viewed as a single layer, (X, Y, Z) = (C, 5, L13) = a11, (X, Y, Z) = (D, 5 , L13) = a12, (X, Y, Z) = (C, 4, L13) = a21, and (X, Y, Z) = (D, 4, L13) = a22.

図２１の行列展開図でビア１１がある場合を「１」、ビアがない場合を「０」としてビア行列（マトリクス）の組み合わせを示した結果を図２２に示す。このように、配線ＷＬ３の単層平面では、４の２乗＝１６通りの組み合わせができる。又、配線ＷＬ４の単層平面でも同様に、４の２乗＝１６通りの組み合わせができ、最小基本単位で考えた場合にはこのいずれかになる。この最小基本単位で配線ＷＬ１〜ＷＬ５が描かれるＢＧＡのＸＹＺ格子の組み合わせを行い、ＸＹＺのビアマトリクスが完成される。   In the matrix development diagram of FIG. 21, the result of showing the combination of the via matrix (matrix) with “1” when the via 11 is present and “0” when there is no via is shown in FIG. Thus, on the single-layer plane of the wiring WL3, 4 squares = 16 combinations are possible. Similarly, on the single-layer plane of the wiring WL4, 4 squares = 16 combinations are possible, and this is one of the minimum basic units. The XYZ via matrix is completed by combining BGA XYZ lattices in which the wirings WL1 to WL5 are drawn in the minimum basic unit.

ステップＳ１２５では、発生したビア１１の電源／ＧＮＤプレーン層１８への接続ができているか否かを判定し、判定結果がＮＯであると処理はステップＳ１２３へ戻る。他方、ステップＳ１２５の判定結果がＹＥＳであると、ステップＳ１２６は、電源／ＧＮＤプレーン層１８の層数が基板３１の全てのピンに接続できる層数であるか否かを判定する。ステップＳ１２６の判定結果がＮＯであると、処理はステップＳ１２１へ戻り、ステップＳ１２６の判定結果がＹＥＳであると、処理は終了して図２に示すステップＳ１３へ進む。 In step S125, it is determined whether or not the generated via 11 is connected to the power supply / GND plane layer 18. If the determination result is NO, the process returns to step S123. On the other hand, if the decision result in the step S125 is YES, a step S126 decides whether or not the number of layers of the power / GND plane layer 18 is the number of layers that can be connected to all the pins of the substrate 31. If the determination result of step S126 is NO, the process returns to step S121. If the determination result of step S126 is YES, the process ends and proceeds to step S13 shown in FIG.

このようにして発生させたビア１１は、配線を配線層１６で引く場合の障害物となるが、配線層１６ではそのビア１１及び物理的制約条件であるビア１１のクリアランスルールを満足しながら、配線を引く準備を行ったことになる。   The via 11 generated in this way becomes an obstacle when the wiring is drawn by the wiring layer 16. In the wiring layer 16, while satisfying the clearance rule of the via 11 and the via 11 which is a physical constraint condition, We have made preparations to draw wiring.

図２に示すステップＳ１３では、配線設計処理が行われる。図２３は、ステップＳ１３の処理をより詳細に説明するフローチャートである。チップ３０の始点４のランド１０の直下は、図２４に示すように、基板３１の終点５のランド１０と重なる箇所になる。この場合、始点４のランド１０は１７６μｍのバンプピッチであるが、基板３１の終点５のランド１０は１.０ｍｍのピンピッチであるため、始点４のランド１０を優先させてビア共有座標点１９を始点及び終点の座標点とする。図２３において、ステップＳ１３１では、チップ３０の始点４から図２４に示すように９０度配線で（格子線に対して平行に）配線を引き出す。尚、このような９０度配線は、物理的制約条件を満たしているので、配線密度は最大となる。このようにして、ステップＳ１３１では、実配線で配線の引き出しが行われる。この場合、引き出された配線は第一のビア１１が障害物となる箇所で第一の構成点を持つので、ステップＳ１３２では、この第一の構成点で配線角度を変更する。 In step S13 shown in FIG. 2, a wiring design process is performed. FIG. 23 is a flowchart for explaining the process of step S13 in more detail. As shown in FIG. 24, the portion directly below the land 10 at the end point 5 of the substrate 31 is located immediately below the land 10 at the start point 4 of the chip 30. In this case, the land 10 at the start point 4 has a bump pitch of 176 μm, but the land 10 at the end point 5 of the substrate 31 has a pin pitch of 1.0 mm. The coordinate points are the start point and end point. In FIG. 23, in step S131, wiring is drawn out from the starting point 4 of the chip 30 with 90-degree wiring (in parallel to the grid lines) as shown in FIG. In addition, since such 90 degree | times wiring satisfy | fills physical restrictions, wiring density becomes the maximum. In this manner, in step S131, the wiring is drawn out with the actual wiring. In this case, since the drawn wiring has the first configuration point where the first via 11 becomes an obstacle, in step S132, the wiring angle is changed at the first configuration point.

図２４に示す第一の構成点からは、配線間のクロストークノイズを考慮して、配線間隔が物理的制約条件を満たすことは勿論のこと、電気的制約条件も満たすものへと配線ルール変換２０を行う。   From the first configuration point shown in FIG. 24, considering the crosstalk noise between the wirings, the wiring rule is converted into one that satisfies the electrical constraint condition as well as the wiring interval satisfies the physical constraint condition. 20 is performed.

つまり、ステップＳ１３３では、図２５に示すように各マクロブロック別に配線方向２６を検証する。図２５及び後述する図２７〜図３１、図３３及び図３７において、破線の矢印は配線方向２６を示し、破線の矢印で示される各配線方向２６に対しては配線方向２６を設定可能な９０度の範囲を示す一対の実線の矢印が示されている。図２６は、ファンアウト可能な配線角度θ１〜θ３の一例を示す図である。図２６において、下側に示すビア１１−１〜１１−４に対して、破線で示す一対の矢印は配線方向を逆戻りさせることなく（配線を迂回させることなく）ビア１１−１,１１−２間を配線可能な配線角度θ１を示し、実線で示す一対の矢印は配線方向を逆戻りさせることなくビア１１−２,１１−３間を配線可能な配線角度θ２を示し、一点鎖線で示す一対の矢印は配線方向を逆戻りさせることなくビア１１−３,１１−４間を配線可能な配線角度θ３を示す。   That is, in step S133, the wiring direction 26 is verified for each macroblock as shown in FIG. 25 and FIGS. 27 to 31, FIG. 33, and FIG. 37, which will be described later, the broken arrow indicates the wiring direction 26, and the wiring direction 26 can be set for each wiring direction 26 indicated by the broken arrow 90. A pair of solid arrows indicating the degree range are shown. FIG. 26 is a diagram illustrating an example of wiring angles θ1 to θ3 that can be fanned out. In FIG. 26, a pair of arrows shown by broken lines with respect to the vias 11-1 to 11-4 shown on the lower side, the vias 11-1 and 11-2 do not reverse the wiring direction (without detouring the wiring). A pair of arrows indicated by solid lines indicates a wiring angle θ2 that can be routed between the vias 11-2 and 11-3 without reversing the wiring direction, and a pair of dashed lines indicates The arrow indicates the wiring angle θ3 that allows wiring between the vias 11-3 and 11-4 without reversing the wiring direction.

図２７は、配線方向２６の数を説明する図であり、マクロブロックの数だけある。図２７に示す配線方向２６の数は、図２８に示す従来の配線方向の数と比べて多く、配線自由度が高いことがわかる。図２９は、マクロブロックの端面に沿って次のマクロブロックに角度をつけながら両方からファンインしていく配線方向２６を示す図である。図２９に示す配線方向２６の数は、図３０に示す従来のファンアウトしていく配線方向に比べて数が多く、配線自由度が高いことがわかる。   FIG. 27 is a diagram for explaining the number of wiring directions 26, which is the same as the number of macroblocks. The number of wiring directions 26 shown in FIG. 27 is larger than the number of conventional wiring directions shown in FIG. 28, and it can be seen that the degree of freedom of wiring is high. FIG. 29 is a diagram showing a wiring direction 26 in which fan-in is performed from both sides while making an angle to the next macroblock along the end face of the macroblock. The number of wiring directions 26 shown in FIG. 29 is larger than that of the conventional fan-out wiring direction shown in FIG.

ステップＳ１３４では、マクロブロック毎の配線領域を検証する。図３１は、半導体装置１０１のマクロブロックの配置とピンアサイン領域２７を示す図である。ステップＳ１３５では、図３１において、作成されたビアタイルのビア１１間の配線本数を検証する。この場合、差動配線は単配線と等価として検証する。   In step S134, the wiring area for each macroblock is verified. FIG. 31 is a diagram showing the arrangement of the macroblocks and the pin assignment area 27 of the semiconductor device 101. In step S135, the number of wirings between the vias 11 of the created via tile in FIG. 31 is verified. In this case, the differential wiring is verified as equivalent to a single wiring.

ステップＳ１３６では、終点にネットアサインを行うことができたか否かを図３２に示すチップ３０のマクロブロックから基板３１のマクロブロックへのネットアサインの関係から判定する。ステップＳ１３６の判定結果がＮＯであると、処理はステップＳ１３３へ戻る。他方、ステップＳ１３６の判定結果がＹＥＳであると、ステップＳ１３７では、基板３１のマクロブロック別にネットアサインしたマクロブロックＢ−１〜Ｂ−１３の集合体が正方形（JEDEC Standard BGA）になったか否かを図３３に示すチップ３０のマクロブロックから基板３１のマクロブロックへのネットアサインの関係から判定する。ステップＳ１３７の判定結果がＮＯであると、処理はステップＳ１３３へ戻る。 In step S136, it is determined from the relationship of net assignment from the macro block of the chip 30 to the macro block of the substrate 31 shown in FIG. If the decision result in the step S136 is NO, the process returns to the step S133. On the other hand, if the decision result in the step S136 is YES, in a step S137, whether or not the aggregate of the macroblocks B-1 to B-13 assigned to each macroblock of the substrate 31 is a square (JEDEC Standard BGA). Is determined from the relationship of the net assignment from the macro block of the chip 30 to the macro block of the substrate 31 shown in FIG. If the decision result in the step S137 is NO, the process returns to the step S133.

図３２及び図３３は、図１２に示す場合と比べて基板３１の外形寸法が大きくなった場合を示す。 32 and 33 show a case where the outer dimensions of the substrate 31 are larger than the case shown in FIG.

ステップＳ１３７の判定結果がＹＥＳであると、ステップＳ１３８では、配線を迂回させることなく終点まで接続できたか否かを判定する。ステップＳ１３８の判定結果がＮＯであると、ステップＳ１３９では、ピンのスワッピング、即ち、ネットの入れ替えを行い、配線の迂回を防止し、処理はステップＳ１３８へ戻る。他方、ステップＳ１３８の判定結果がＹＥＳであると、ステップＳ１４０では、上記図１９〜図２２と共に説明したように、ビアマトリクスが最小単位の場合、単層で１６通りの組み合わせのいずれかに設定される。   If the decision result in the step S137 is YES, in a step S138, it is judged whether or not connection to the end point has been made without detouring the wiring. If the decision result in the step S138 is NO, in a step S139, pin swapping, that is, net replacement is performed to prevent the detour of the wiring, and the process returns to the step S138. On the other hand, if the decision result in the step S138 is YES, in the step S140, as described with reference to FIGS. 19 to 22, when the via matrix is the minimum unit, any one of 16 combinations in a single layer is set. The

ステップＳ１４１では、配線方向２６と配線領域内でピンアサインを決定する。ピンアサインの決定は、図２５、図２６、図３１、図３４〜図３６に基づいて行える。つまり、配線方向２６と配線領域については図２５及び図２６と共に説明したように決定でき、ピンアサイン領域２７については図３１と共に説明したように決定できる。又、単配線／差動配線については図３４に示すように決定でき、ビア１１間の配線については図３５に示すように決定できる。更に、ビア１１間の配線可能寸法の拡大は、図３６に示すように決定できる。ステップＳ１４１の後、処理は終了して図２に示すステップＳ１４へ進む。   In step S141, pin assignment is determined in the wiring direction 26 and the wiring area. The pin assignment can be determined based on FIGS. 25, 26, 31, and 34 to 36. That is, the wiring direction 26 and the wiring area can be determined as described with reference to FIGS. 25 and 26, and the pin assignment area 27 can be determined as described with reference to FIG. Further, single wiring / differential wiring can be determined as shown in FIG. 34, and wiring between vias 11 can be determined as shown in FIG. Furthermore, the enlargement of the wireable dimension between the vias 11 can be determined as shown in FIG. After step S141, the process ends and proceeds to step S14 shown in FIG.

上記の如く、図９に示すＸＹＺ格子線で作られたＸＹ平面図と図１６に示すＸＺ平面図で図２０に示す座標値の図ができており、図１６に示したＶ字形状のパターンで発生させたビア１１と図８に示した電源やＧＮＤ用に縦垂直方向にビア１１が発生できているので、レイアウトデータ上はビアマトリクスの最小基本単位のいずれかの集合体となっている。図３４〜図３６は、この集合体の中でシングルエンド配線と差動配線を描く方法を示している。   As described above, the coordinate values shown in FIG. 20 can be obtained from the XY plan view made of the XYZ lattice lines shown in FIG. 9 and the XZ plan view shown in FIG. 16, and the V-shaped pattern shown in FIG. 8 and the via 11 generated in the vertical and vertical directions for the power supply and GND shown in FIG. 8, the layout data is an assembly of any one of the minimum basic units of the via matrix. . 34 to 36 show a method of drawing single-ended wiring and differential wiring in this assembly.

図３４は、隣接するビア１１間の距離がｄ、２ｄ、√２ｄの場合を示す。   FIG. 34 shows a case where the distance between adjacent vias 11 is d, 2d, and √2d.

図３５はビア１１間の配線方法を示しており、前提として、差動配線は２本１組をシングルエンド配線と等価であると考える。物理的制約条件と電気的制約条件を考慮すると、ビア１１間には配線２２は１本のみとした場合（ケースＣ１）、その２倍のビア１１間では物理的制約条件と電気的制約条件のデザインルール２１を考慮すると配線可能領域２３では配線２２を４本通すことができる（ケースＣ２）。但し、この場合、配線２２は全て９０度配線であり、配線密度は最大の場合という前提になる。図３５において、ケースＣ１の配線可能寸法２３はｄ１であり、ケースＣ２の配線可能寸法２３はｄ２である。又、ＤＤ１，ＤＤ２は、デザインルール２１に従って配線２２とその左右のビア１１との間に設けられる間隔を示す。   FIG. 35 shows a wiring method between the vias 11. As a premise, two differential wirings are considered to be equivalent to a single-ended wiring. Considering physical constraints and electrical constraints, if there is only one wiring 22 between the vias 11 (case C1), physical constraints and electrical constraints between the vias 11 are doubled. In consideration of the design rule 21, four wires 22 can be passed through the routable area 23 (case C2). However, in this case, it is assumed that all the wirings 22 are 90 degree wirings and the wiring density is maximum. In FIG. 35, the routable dimension 23 of the case C1 is d1, and the routable dimension 23 of the case C2 is d2. In addition, DD1 and DD2 indicate intervals provided between the wiring 22 and the left and right vias 11 according to the design rule 21.

又、ビア１１間の配線可能領域２３を拡大したい場合は、ビア１１を動かして図３６に示すように配線均等化２４をする。配線均等化２４をすることにより、基板３１の製造マージンを広げて製造性を改善する効果がある。又、ビア１１を動かすことなく、ビア１１のランド１０を動かし配線可能寸法２３を拡大して、最小配線間隔２５で配線均等化２４をすることにより高密度配線を行うことができる。図３６では、上記ケースＣ１，Ｃ２に加えて、配線可能寸法２３がｄ３で５本の配線２２が通されるケースＣ３と、配線可能寸法２３がｄ４で６本の配線３３が通されるケースＣ４とが示されている。 If it is desired to enlarge the routable area 23 between the vias 11, the vias 11 are moved to perform wiring equalization 24 as shown in FIG. By performing the wiring equalization 24, there is an effect that the manufacturing margin of the substrate 31 is widened and the manufacturability is improved. Further, without moving the via 11, the land 10 of the via 11 is moved to enlarge the wiring possible dimension 23, and the wiring equalization 24 is performed with the minimum wiring interval 25, whereby high-density wiring can be performed. In FIG. 36, in addition to the cases C1 and C2, a case C3 in which five wires 22 are passed with a wireable dimension 23 of d3, and a case in which six wires 33 are passed with a wireable size 23 of d4. C4 is shown.

次に、配線方向２６とピンアサイン領域２７内で基板３１のピンアサインする方法を、図２５を用いてより詳細に説明する。従来は、図３７に示すように、基板３１の対角線方向に、チップ３０の１辺からの配線２２を引き出し、その配線方向２６−１は図３７に示すようになり、ピンアサイン領域２７−１は塗りつぶした箇所となっていた。 Next, a method for pin assignment of the substrate 31 in the wiring direction 26 and the pin assignment area 27 will be described in more detail with reference to FIG. Conventionally, as shown in FIG. 37, the wiring 22 from one side of the chip 30 is drawn in the diagonal direction of the substrate 31, and the wiring direction 26-1 is as shown in FIG. Was filled.

しかし、チップ３０内のＦＥＴ（Field-Effect
Transistor）の集積度が増大し、チップ３０が高機能化されることにより、配線の微細化、配線の高密度化が進み、信号Ｉ／Ｏ数が増大してきている。上記チップ３０のバンプ３４のバンプピッチは１７６μｍであり、狭バンプピッチ傾向である。このため、基板３１では、高密度配線や超多ピン傾向となり、基板３１の外形寸法６が拡大してきている。又、半田ボールピン３６のピンピッチは１.０ｍｍであり、１７６μｍからＢＧＡの１.０ｍｍへとピッチ変換するには従来の図３７で示した配線方向２６やピンアサイン領域２７を変えないとピンアサインが出来なくなってきた。 However, the FET in the chip 30 (Field-Effect
As the degree of integration of transistors) increases and the functions of the chip 30 become higher, the miniaturization of wiring and the higher density of wiring have progressed, and the number of signal I / Os has increased. The bump pitch of the bumps 34 of the chip 30 is 176 μm, which tends to be a narrow bump pitch. For this reason, in the board | substrate 31, it becomes a high-density wiring and a super many pin tendency, and the external dimension 6 of the board | substrate 31 has expanded. Also, the pin pitch of the solder ball pins 36 is 1.0 mm. In order to change the pitch from 176 μm to 1.0 mm of BGA, the pin assignment must be performed without changing the wiring direction 26 or the pin assignment area 27 shown in FIG. Is no longer possible.

図２５には、ＢＧＡのピン数が２,１１６、信号Ｉ／Ｏ数が１１９６本の場合の配線方向２６とピンアサイン領域２７の概要図を示す。先ず、配線方向２６の実線の矢印から略直角の方向の配線方向２６の破線の矢印までに囲まれた領域がピンアサイン領域２７となる。   FIG. 25 shows a schematic diagram of the wiring direction 26 and the pin assignment area 27 when the number of pins of the BGA is 2,116 and the number of signal I / Os is 1196. First, a region surrounded by a solid line arrow in the wiring direction 26 and a broken line arrow in the wiring direction 26 in a direction substantially perpendicular to the wiring direction 26 is a pin assign area 27.

チップ３０の次のマクロブロックからは、隣の配線方向２６の実線の矢印の方向へと角度を付ける。その実線の矢印方向と略直角の方向の配線方向２６の破線の矢印までに囲まれた領域が、ピンアサイン領域２７となる。   From the next macroblock of the chip 30, an angle is given in the direction of the solid arrow in the adjacent wiring direction 26. A region surrounded by a broken line arrow in the wiring direction 26 in a direction substantially perpendicular to the solid arrow direction is a pin assign region 27.

図３１では、チップ３０のハードマクロブロックを背景パターンを変えて示している。図３１からわかるように、チップ３０のマクロブロック内の信号のピンアサインはその傍であり、時計方向、半時計方向の４５度の角度から順に内側、所謂、基板３１の対角線方向にビアマトリクスの組み合わせ通り内で配線を描き、ピンアサインは決定される。 In FIG. 31, the hard macroblock of the chip 30 is shown with a different background pattern. As can be seen from FIG. 31, the pin assignment of the signal in the macroblock of the chip 30 is the side, and the via matrix is arranged in the inner side in order from 45 degrees in the clockwise direction and the counterclockwise direction, so-called diagonal direction of the substrate 31. The wiring is drawn within the combination, and the pin assignment is determined.

この時、配線は迷路法のように９０度で折り曲げて迂回するような配線ではなく、始点４から終点５に向けて配線方向に従い、ビアマトリクスの組み合わせ通りに配線をしていく。又、配線は縦方向の層間を越えることなく、始点４直下のビア１１の座標点から終点５の直上のビア１１の座標点まで結線する。これは、配線が層間を越えるとスタブ配線になり、配線間やビア１１間に寄生容量ができるのを防ぐためである。   At this time, the wiring is not a wiring that bends at 90 degrees and makes a detour as in the maze method, but is wired according to the combination of the via matrix from the start point 4 to the end point 5 according to the wiring direction. Further, the wiring is connected from the coordinate point of the via 11 immediately below the start point 4 to the coordinate point of the via 11 immediately above the end point 5 without crossing the vertical layer. This is to prevent a parasitic capacitance from being formed between the wirings and between the vias 11 when the wiring crosses the interlayer and becomes a stub wiring.

図２において、ステップＳ１４では、結線表とネットリスト及びレイアウトデータが出力される。つまり、ピンアサインが終わり、結線が終わったものについてはネットリストが出力され、結線が合っていることを比較検査し、検証後には設計が完了する。又、必要に応じて、ＬＣＲ（インダクタンスＬ，容量Ｃ，抵抗Ｒ）のレポート、ＩＢＩＳ（Input/output Buffer Information Specification）データの作成、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）ネットの抽出等をして設計を完了するようにしても良い。又、ステップＳ１５では、出力されたデータに基づいて半導体層装置１０１の図面が作成され、処理は終了する。   In FIG. 2, in step S14, a connection table, a net list, and layout data are output. In other words, the netlist is output for those for which pin assignment has been completed and connections have been completed, and a comparison inspection is made to verify that the connections are correct, and the design is completed after verification. Also, if necessary, report LCR (inductance L, capacitance C, resistance R), create IBIS (Input / output Buffer Information Specification) data, extract SPICE (Simulation Program with Integrated Circuit Emphasis) net, etc. The design may be completed. In step S15, a drawing of the semiconductor layer device 101 is created based on the output data, and the process ends.

上記設計方法は、以下の特徴（１）〜（１１）を有する。
（１）ＸＹ平面及びＸＺ平面の２次元ビア情報の組み合わせから、ビアマトリクスの組み合わせに展開し、３次元ビア情報とする。このように、３次元的なビアマトリクスの組み合わせで半導体装置を設計できるので、熟練者以外の例えば初心者であっても、半導体装置の設計を行うことが可能となる。
（２）半導体装置の部品（チップ及び基板）の端子座標点を基点としたＸＹ平面の格子線で重ね合わせを行う。これにより、ビアの共有ができ（第１のビア座標共有化処理）、ビア形成用の金型のコストが削減でき、且つ、無駄なスタブ線や寄生容量の削減が可能となる。
（３）ＸＹ平面（２次元）の格子線とＸＺ平面（２次元）の格子線で作られた、３次元要素でビアの配置を検証する。これにより、高速設計及び高密度配線の実現と、基板の層数の削減が可能となる。
（４）ＸＹ平面とＸＺ平面のビアマトリクスの組み合わせを考え、その組み合わせ通り分、予めビアという配線障害物を検証しておく。これにより、配線ルートを高速で効果的に検索でき、配線層数を高速に見積もることができる。
（５）差動配線をシングルエンド配線と等価として置き換えて設計する。これにより、配線ルートを高速で効果的に検索でき、配線層数を高速で見積もることができる。
（６）チップのマクロブロック内の信号をＢＧＡ側にネットアサインをしていく場合、チップのマクロブロックの配置箇所を第一に考慮して、その近傍のＢＧＡ領域にネットアサインする。これにより、配線長を短くすることができ、回路負荷を減少させることができる。
（７）チップのハードマクロブロック領域近傍のＢＧＡネットアサイン領域に、デカップリングコンデンサを配置し、マクロブロック用電源とＧＮＤのプレーン間にビアを複数個介して接続する。これにより、インダクタンスを低減でき、最小のインピーダンスで最小のループエリアにして電源ノイズを低減させて電源を安定化することができる。
（８）チップのハードマクロブロックのＩ／Ｏ信号はその近傍にネットアサインし、Ｉ／Ｏマクロブロックの駆動電源の電源プレーンとＧＮＤプレーンで基板の上部、下部の層を構成する。これにより、配線層と対となる電源プレーン層とＧＮＤプレーン層を上部、又は、下部に設けた組み合わせができ、シグナルインティグリティが改善され、高密度配線を実現できる。
（９）基板上のピンにネットアサインする場合、基板を十字にとり、その中央から時計方向、半時計方向の４５度の角度から順に内側にファンインし、所謂、基板の対角線方向にビアマトリクスの組み合わせ通り内で配線を描き、ネットサインを決定する。これにより、基板のコーナ箇所の領域まで、領域の無駄を少なくして高密度配線を行うことができる。
（１０）配線引き出し部分のみ物理的制約条件の基板製造限界のデザインルールである９０度配線の高密度配線設計を行い、第一番目の構成点から配線ルール変換をする。これにより、配線の引き出し部は、パッドオンビア構造の基板内の層で配線する構成であるため、ビア部分がインピーダンスの不整合部分となる。従って、第一の構成点以降から電気的制約条件であるインピーダンス整合を図ることによりシグナルインティグリティが改善され、高密度配線を実現できる。又、ピッチ変換を効果的に行うことができる。
（１１）基板のＢＧＡの格子線のビアマトリクスの組み合わせ領域内（即ち、配線領域内）のビア間の配線は均等化（配線均等化）する。これにより、基板の製造性が向上でき、歩留を向上することが可能となる。 The design method has the following features (1) to (11).
(1) The combination of the two-dimensional via information on the XY plane and the XZ plane is expanded into a combination of via matrixes to obtain three-dimensional via information. As described above, since a semiconductor device can be designed by a combination of three-dimensional via matrices, it is possible to design a semiconductor device even for a beginner other than an expert.
(2) Superposition is performed using grid lines on the XY plane with the terminal coordinate point of the component (chip and substrate ) of the semiconductor device as a base point. As a result, vias can be shared (first via coordinate sharing process), the cost of via forming dies can be reduced, and unnecessary stub lines and parasitic capacitance can be reduced.
(3) The arrangement of vias is verified with a three-dimensional element made up of grid lines on the XY plane (two-dimensional) and grid lines on the XZ plane (two-dimensional). As a result, high-speed design and high-density wiring can be realized, and the number of substrate layers can be reduced.
(4) Consider a combination of via matrixes on the XY plane and the XZ plane, and verify a wiring obstacle called a via in advance for the combination. Thereby, the wiring route can be searched efficiently at high speed, and the number of wiring layers can be estimated at high speed.
(5) Design by replacing the differential wiring as equivalent to the single-ended wiring. As a result, the wiring route can be searched efficiently at high speed, and the number of wiring layers can be estimated at high speed.
(6) When a signal in a macro block of a chip is net-assigned to the BGA side, the position of the macro block of the chip is first considered, and the signal is assigned to the BGA area in the vicinity thereof. Thereby, the wiring length can be shortened and the circuit load can be reduced.
(7) A decoupling capacitor is disposed in the BGA net assignment area near the hard macroblock area of the chip, and a plurality of vias are connected between the macroblock power supply and the GND plane. As a result, the inductance can be reduced, and the power supply noise can be reduced by making the minimum loop area with the minimum impedance, thereby stabilizing the power supply.
(8) The I / O signal of the hard macroblock of the chip is net-assigned in the vicinity thereof, and the upper and lower layers of the substrate are configured by the power supply plane and the GND plane of the drive power supply of the I / O macroblock. As a result, a combination in which the power plane layer and the GND plane layer paired with the wiring layer are provided in the upper part or the lower part can be combined, the signal integrity is improved, and high-density wiring can be realized.
(9) When the net assigned to pins on the substrate, taking the substrate in a cross, clockwise from its center, and fan-in from an angle of 45 degrees counterclockwise inwardly in order, so-called diagonal direction of the via matrix substrate Draw the wiring within the combination and determine the net sign. Thereby, it is possible to perform high-density wiring with less waste of the area up to the corner area of the substrate .
(10) The high-density wiring design of 90 degree wiring, which is the design rule of the board manufacturing limit of the physical constraint condition, is performed only in the wiring drawing portion, and wiring rule conversion is performed from the first component point. As a result, the wiring lead-out portion has a configuration in which wiring is performed in a layer in the substrate having a pad-on-via structure, so that the via portion becomes an impedance mismatching portion. Therefore, signal integrity is improved by achieving impedance matching which is an electrical constraint condition from the first configuration point onward, and high-density wiring can be realized. Moreover, pitch conversion can be performed effectively.
(11) Wiring between vias in a combined region of a via matrix of BGA lattice lines of a substrate (that is, in a wiring region) is equalized (wiring equalization). Thereby, the manufacturability of the substrate can be improved and the yield can be improved.

図３８は、本発明の半導体装置の第２実施例を示す断面図であり、半導体装置１０２を示す。図３９は、本発明の半導体装置の第３実施例を示す断面図であり、半導体装置１０３を示す。図３８、図３９及び後述する図４０〜図４５中、図１と同一部分には同一符号を付し、その説明は省略する。   FIG. 38 is a cross-sectional view showing a second embodiment of the semiconductor device of the present invention, and shows the semiconductor device 102. FIG. 39 is a cross-sectional view showing a third embodiment of the semiconductor device of the present invention, and shows the semiconductor device 103. In FIGS. 38 and 39 and FIGS. 40 to 45 to be described later, the same parts as those in FIG.

図３８に示す半導体装置１０２は、図３９に示す半導体装置１０３と共通のビア１１を有するが、コンデンサ３２の数は半導体装置１０２の方が半導体装置１０３よりも少ない。 又、図３９に示す半導体装置１０３は、コンデンサ３２のビア１１の数が半導体装置１０２と比較して多い。半導体装置１０２，１０３は、いずれも電源及びＧＮＤ層を上層で構成することにより、ビア１１を共有し易い構成になっている。   The semiconductor device 102 illustrated in FIG. 38 has the common via 11 as the semiconductor device 103 illustrated in FIG. 39, but the number of capacitors 32 is smaller in the semiconductor device 102 than in the semiconductor device 103. Also, the semiconductor device 103 shown in FIG. 39 has a larger number of vias 11 of the capacitor 32 than the semiconductor device 102. Each of the semiconductor devices 102 and 103 is configured to easily share the via 11 by configuring the power supply and the GND layer as upper layers.

図４０は、本発明の半導体装置の第４実施例を示す断面図であり、半導体装置１０４を示す。半導体装置１０４では、放熱板であるヒートスプレッダ２８が省略されている。   FIG. 40 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention, and shows the semiconductor device 104. In the semiconductor device 104, the heat spreader 28, which is a heat radiating plate, is omitted.

図４１は、本発明の半導体装置の第５実施例を示す断面図であり、半導体装置１０５であり、ヒートスプレッダ２８の形状を変えた実施例である。   FIG. 41 is a cross-sectional view showing a fifth embodiment of the semiconductor device of the present invention, which is a semiconductor device 105, which is an embodiment in which the shape of the heat spreader 28 is changed.

図３８〜図４１に示す半導体装置１０２〜１０５は、いずれも多ピン高密度配線可能な構造を有する。   Each of the semiconductor devices 102 to 105 shown in FIGS. 38 to 41 has a structure capable of multi-pin high-density wiring.

図４２は、本発明の半導体装置の第６実施例を示す断面図であり、半導体装置１０６を示す。半導体装置１０６の基板３１の下面には、チップ３０の下方に凹部３７が設けられており、デカップリングコンデンサ３２はこの凹部３７内にも配置されている。ＢＧＡの半田ボールピン３５の数は少ないため、シングルエンド配線での多ピン構造には向かないが、今後、マクロブロック内の高速信号伝化が進むことにより、差動配線化へと向かう場合には有効な構造である。尚、基板３１の下面に設けられたデカップリングコンデンサ３２は、チップ３０の下方以外の領域に設けるようにしても良い。 FIG. 42 is a sectional view showing a sixth embodiment of the semiconductor device of the present invention, and shows the semiconductor device 106. A recess 37 is provided below the chip 30 on the lower surface of the substrate 31 of the semiconductor device 106, and the decoupling capacitor 32 is also disposed in the recess 37. Since the number of BGA solder ball pins 35 is small, it is not suitable for a multi-pin structure with single-ended wiring. However, in the future, when high-speed signal transmission in a macroblock advances, it will become a differential wiring. Is an effective structure. The decoupling capacitor 32 provided on the lower surface of the substrate 31 may be provided in a region other than the lower side of the chip 30.

図４３は、本発明の半導体装置の第７実施例を示す断面図であり、半導体装置１０７を示す。半導体装置１０７の基板３１の下面には、チップ３０の下方に凹部３７が設けられており、この凹部３７内に全てのデカップリングコンデンサ３２が配置されている。この場合、配線密度が最大となるという点で有効な構造である。尚、デカップリングコンデンサ３２は、基板３１の下面で、且つ、チップ３０の下方以外の領域に設けるようにしても良い。 FIG. 43 is a cross-sectional view showing a seventh embodiment of the semiconductor device of the present invention, and shows the semiconductor device 107. A recess 37 is provided below the chip 30 on the lower surface of the substrate 31 of the semiconductor device 107, and all the decoupling capacitors 32 are disposed in the recess 37. In this case, the structure is effective in that the wiring density is maximized. The decoupling capacitor 32 may be provided on the lower surface of the substrate 31 and in a region other than the lower side of the chip 30.

図４４は、本発明の半導体装置の第８実施例を示す断面図であり、半導体装置１０８を示す。又、図４５は、本発明の半導体装置の第９実施例を示す断面図であり、半導体装置１０９を示す。半導体装置１０８，１０９は、いずれも放熱構造を変えた場合の例であり、半導体装置１０８はスティフナ３８を介してヒートスプレッダ２８を基板３１に固着した例であり、半導体装置１０９はモールド樹脂３９で基板３１の表面を封止した例である。 FIG. 44 is a sectional view showing an eighth embodiment of the semiconductor device of the present invention, and shows the semiconductor device 108. FIG. 45 is a sectional view showing a ninth embodiment of the semiconductor device of the present invention, and shows the semiconductor device 109. The semiconductor devices 108 and 109 are both examples in which the heat dissipation structure is changed, the semiconductor device 108 is an example in which the heat spreader 28 is fixed to the substrate 31 via the stiffener 38, and the semiconductor device 109 is a substrate made of mold resin 39. This is an example in which the surface of 31 is sealed.

図４２〜図４５に示す半導体装置１０６〜１０９は、いずれも多ピン高密度配線可能な構造を有する。   Each of the semiconductor devices 106 to 109 shown in FIGS. 42 to 45 has a structure capable of multi-pin high-density wiring.

次に、半導体装置１０１〜１０９のパッケージインダクタンスを低く抑えるための構造について説明する。   Next, a structure for suppressing the package inductance of the semiconductor devices 101 to 109 will be described.

第１の構造では、半導体装置のパッケージインダクタンスを低く抑えるために、コンデンサ１２，１３（又は、３２）のうち、高周波の信号やノイズに効果のある等価直列インダクタンスが小さいコンデンサを、チップ３０の近くに、且つ、チップ３０から均等の距離にある位置に配置する。例えば、このように等価直列インダクタンスが小さいコンデンサを、チップ３０の各辺に沿って配置する。図４６は、基板３１の配線層１６のみを取り出して示すＸＺ平面図である。図４６中、図１６と同一部分には同一符号を付し、その説明は省略する。この例では、寸法Ｄ１〜Ｄ７のうち、チップ３０とコンデンサ１３の互いに対向する辺間の寸法Ｄ６が２ｍｍであり、チップ３０とコンデンサ１３の互いに対向する辺間の寸法Ｄ７が３ｍｍである。 In the first structure, in order to keep the package inductance of the semiconductor device low, a capacitor having a small equivalent series inductance effective for high-frequency signals and noise is placed near the chip 30 among the capacitors 12 and 13 (or 32). In addition, they are arranged at positions at equal distances from the chip 30. For example, capacitors having such a small equivalent series inductance are arranged along each side of the chip 30. FIG. 46 is an XZ plan view showing only the wiring layer 16 of the substrate 31 taken out. In FIG. 46, the same parts as those of FIG. 16 are denoted by the same reference numerals, and the description thereof is omitted. In this example, among the dimensions D1 to D7, the dimension D6 between the mutually facing sides of the chip 30 and the capacitor 13 is 2 mm, and the dimension D7 between the mutually facing sides of the chip 30 and the capacitor 13 is 3 mm.

第２の構造では、シートインダクタンスを低く抑えるために、電源／ＧＮＤプレーン層１８のうち、基板３１の上部に電源層とＧＮＤ層を絶縁層を介して交互に配置する。図４７は基板３１の層数を示すＸＺ平面図である。図４７中、図１８と同一部分には同一符号を付し、その説明は省略する。この例では、基板３１の上部の層Ｌ２〜Ｌ６を、絶縁層を介して交互に配置する。電源層とＧＮＤ層の間の距離は、短い程シートインダクタンスを小さくできるので、基板３１の上部に電源層とＧＮＤ層が交互に配置されていると、図４７においてチップ３０からビア１１を介して縦垂直方向に降りてすぐの層に低インダクタンスの電源／ＧＮＤシートがあるように見えるので、コンデンサ１２，１３へ流れる高周波電流のパスを確保することができる。 In the second structure, in order to keep the sheet inductance low, the power supply layer and the GND layer are alternately arranged on the substrate 31 in the power supply / GND plane layer 18 via the insulating layer. FIG. 47 is an XZ plan view showing the number of layers of the substrate 31. 47, the same symbols are added to the same portions as FIG. 18, and the description thereof is omitted. In this example, the upper layers L2 to L6 of the substrate 31 are alternately arranged via insulating layers. Since the sheet inductance can be reduced as the distance between the power supply layer and the GND layer is shorter, if the power supply layer and the GND layer are alternately arranged on the upper portion of the substrate 31, the chip 30 through the via 11 in FIG. Since a low-inductance power supply / GND sheet appears to be in the layer immediately after descending in the vertical and vertical directions, a high-frequency current path flowing to the capacitors 12 and 13 can be secured.

第３の構造では、図４６及び図４７に太い実線で示すように、基板３１の上側に設けられたチップ３０の始点（バンプ３４）から電源／ＧＮＤプレーン層１８のうち信号層、具体的には縦垂直方向上基板３１の中間部に設けられた配線層Ｌ７〜Ｌ１５等まで、縦垂直方向にＶ字形状のパターンでビア１１を発生させる。他方、基板３１の下側のピン３５から電源／ＧＮＤプレーン層１８のうち任意の層へは、上記Ｖ字形状のパターンに合わせて縦垂直方向に逆Ｖ字形状のパターンでビア１１を発生させる。チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方では、多くのビア１１が縦垂直方向に延びているので、基板３１の上下方向（縦垂直方向）の電流のパスを確保することができる。 In the third structure, as shown by thick solid lines in FIGS. 46 and 47, the signal layer of the power supply / GND plane layer 18, specifically, from the starting point (bump 34) of the chip 30 provided on the upper side of the substrate 31. Generates the vias 11 in a V-shaped pattern in the vertical and vertical direction up to the wiring layers L7 to L15 and the like provided in the middle portion of the upper substrate 31 in the vertical and vertical direction. On the other hand, vias 11 are generated from the pins 35 on the lower side of the substrate 31 to any layer of the power / GND plane layer 18 in a reverse V-shaped pattern in the vertical and vertical direction in accordance with the V-shaped pattern. . Below the I / O bump (I / O macroblock) region of the chip 30, many vias 11 extend in the vertical and vertical directions, so that a current path in the vertical direction (vertical and vertical direction) of the substrate 31 is secured. be able to.

基板３１において、チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方で迂回配線があると、電源／ＧＮＤプレーン層１８に接続するビア１１を配置可能な領域が減少してしまうが、上記第３の構造によれば、そのような不都合は生じない。又、電源／ＧＮＤプレーン層１８のうち、電源層やＧＮＤ層に多くのビアホールが開いていると、信号のリターン電流が信号配線直下を通ることができないため迂回配線が必要となり、その結果リターンパスが長くなり余分なインダクタンスが付加されてしまうが、上記第３の構造によれば、そのような不都合も生じない。 In the substrate 31, if there is a detour wiring below the I / O bump (I / O macroblock) region of the chip 30, the region where the via 11 connected to the power supply / GND plane layer 18 can be disposed is reduced. According to the third structure, such inconvenience does not occur. Also, if many via holes are open in the power supply / GND plane layer 18 in the power supply / GND plane layer, the return current of the signal cannot pass directly under the signal wiring, so that a detour wiring is required. As a result, the return path However, according to the third structure, such inconvenience does not occur.

図４８は、基板３１の層構造を示す断面図である。図４８中、図４７と同一部分には同一符号を付し、その説明は省略する。図４８では、縦方向上隣り合う２つの導体層が、ガラスセラミックスからなる絶縁層５０１で絶縁されている。又、絶縁層５０１は、Ｃ４パッド層Ｌ１の上面と、パッド層Ｌ１９の下面にも設けられている。 FIG. 48 is a cross-sectional view showing the layer structure of the substrate 31. In FIG. 48, the same portions as those in FIG. 47 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 48, two conductor layers adjacent in the vertical direction are insulated by an insulating layer 501 made of glass ceramics. The insulating layer 501 is also provided on the upper surface of the C4 pad layer L1 and the lower surface of the pad layer L19.

第４の構造では、電源／ＧＮＤプレーン層１８のうち、基板３１の下部に電源層とＧＮＤ層を絶縁層を介して交互に配置する。図４９は、基板３１の各層Ｌ１〜Ｌ１９の膜厚を示す断面図である。図４９に示すように、層Ｌ１，Ｌ２の上面間の距離は０.０７６２ｍｍ、層Ｌ２，Ｌ６の上面間の距離は０.０５０８ｍｍ×４（層Ｌ２〜Ｌ６のうち、隣り合う２層の上面間の距離が０.０５０８ｍｍ）、層Ｌ６，Ｌ１６の上面間の距離は０.１０１６ｍｍ×１０（層Ｌ６〜Ｌ１６のうち、隣り合う２層の上面間の距離が０.１０１６ｍｍ）、層Ｌ１６，Ｌ１８の上面間の距離は０.０５０８ｍｍ×２（層Ｌ１６〜Ｌ１８のうち、隣り合う２層の上面間の距離が０.０５０８ｍｍ）、層Ｌ１８，Ｌ１９の上面間の距離は０．２０３２ｍｍである。この例では、基板３１の下部の層Ｌ１６〜Ｌ１９を、絶縁層を介して交互に配置する。基板３１の下部ではビアホールの数が比較的少ないので、低周波電流のパスを確保することができる。他方、チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方では、上記第３の構造と同様に、多くのビア１１が縦垂直方向に延びる構成とすることができるので、基板３１の上下方向（縦垂直方向）の電流のパスを確保することができる。 In the fourth structure, the power supply layer and the GND layer are alternately arranged below the substrate 31 in the power supply / GND plane layer 18 via an insulating layer. 49 is a cross-sectional view showing the film thicknesses of the layers L1 to L19 of the substrate 31. As shown in FIG. As shown in FIG. 49, the distance between the upper surfaces of the layers L1 and L2 is 0.0762 mm, and the distance between the upper surfaces of the layers L2 and L6 is 0.0508 mm × 4 (the upper surfaces of two adjacent layers among the layers L2 to L6). The distance between the upper surfaces of the layers L6 and L16 is 0.1016 mm × 10 (the distance between the upper surfaces of two adjacent layers among the layers L6 to L16 is 0.1016 mm), the layers L16, The distance between the upper surfaces of L18 is 0.0508 mm × 2 (the distance between the upper surfaces of two adjacent layers among the layers L16 to L18 is 0.0508 mm), and the distance between the upper surfaces of the layers L18 and L19 is 0.2032 mm. . In this example, the lower layers L16 to L19 of the substrate 31 are alternately arranged via insulating layers. Since the number of via holes is relatively small below the substrate 31, a low-frequency current path can be secured. On the other hand, in the lower I / O bump (I / O macro block) area of the chip 30, as in the third structure, so it can be configured to be many vias 11 extending in the longitudinal direction perpendicular substrate 31 It is possible to secure a current path in the vertical direction (vertical vertical direction).

図５０は、基板３１の層構造を示す斜視図である。又、図５１は、基板３１の上層及び下層部分を説明する斜視図である。図５０及び図５１中、図１、図４７及び図４８と同一部分には同一符号を付し、その説明は省略する。又、図５０及び図５１では、説明の便宜上、絶縁層５０１の図示を省略する。図５１において、３４−１は信号バンプ、３４−２は電源バンプ、３４−３はＧＮＤバンプ、３２−１はデカップリングコンデンサ３２の電源バンプ、３２−２はデカップリングコンデンサ３２のＧＮＤバンプである。第５の構造では、デカップリングコンデンサ３２に対しては、１つのビア領域（１つのビアホール）内に複数のビア１１（図５１の例では２つのビア１１）を設けてある。このように、デカップリングコンデンサ３２のバンプ３２−１，３２−２を、基板３１の電源／ＧＮＤプレーン層１８のうち下部の電源層及びＧＮＤ層とビア１１により接続することで（図１８の左側のコンデンサ１２の接続と同様）、ＸＹ方向の電源面を並列化してシートインダクタンスを低く抑えることができる。又、チップ３０の下方の領域では、バンプ３４に接続するビア１１が並列化されているので、ビア１１のインダクタンスを低く抑えることもできる。尚、チップ３０の下方の領域と、デカップリングコンデンサ３２下方の領域とでは、基板３１に設けられるビア１１のピッチ（ビアピッチ）に対する制約条件が異なるので、ビアピッチは夫々の領域内で適宜設定可能である。 FIG. 50 is a perspective view showing the layer structure of the substrate 31. FIG. 51 is a perspective view for explaining the upper layer and lower layer portions of the substrate 31. 50 and 51, the same parts as those in FIGS. 1, 47 and 48 are denoted by the same reference numerals, and the description thereof is omitted. 50 and 51, the illustration of the insulating layer 501 is omitted for convenience of explanation. In FIG. 51, 34-1 is a signal bump, 34-2 is a power bump, 34-3 is a GND bump, 32-1 is a power bump of the decoupling capacitor 32, and 32-2 is a GND bump of the decoupling capacitor 32. . In the fifth structure, the decoupling capacitor 32 is provided with a plurality of vias 11 (two vias 11 in the example of FIG. 51) in one via region (one via hole). In this way, the bumps 32-1 and 32-2 of the decoupling capacitor 32 are connected to the lower power supply layer and the GND layer of the power supply / GND plane layer 18 of the substrate 31 by the via 11 (left side in FIG. 18). The sheet inductance can be kept low by paralleling the power supply surfaces in the XY directions. In addition, in the region below the chip 30, the vias 11 connected to the bumps 34 are arranged in parallel, so that the inductance of the vias 11 can be kept low. Note that the area under the chip 30 and the area under the decoupling capacitor 32 have different constraints on the pitch of the vias 11 provided on the substrate 31 (via pitch), so the via pitch can be set as appropriate within each area. is there.

上記第１〜第５の構造のうち、２以上を適宜組み合わせ可能であることは、言うまでもない。   Needless to say, two or more of the first to fifth structures can be appropriately combined.

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１） 上下方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層を有する基板と、
該基板上に設けられた半導体集積回路装置と、
該基板上の、該半導体集積回路装置の周辺に設けられた複数のコンデンサを備え、
該基板は、該上下方向に延び該複数の電源層／グランド層／配線接続する複数のビアと、該基板上に設けられ該複数のビアと接続する複数のコア電源及びコアグランドピンとを有し、
該半導体集積回路装置の外形寸法は、該基板の複数のコア電源及びコアグランドピンの領域内に収まっていることを特徴とする、半導体装置。
（付記２） 該基板上に設けられ、該半導体集積回路装置及び該複数のコンデンサを覆うヒートスプレッダを更に備えたことを特徴とする、付記１記載の半導体装置。
（付記３） 該ヒートスプレッダの外形寸法は、該基板の外形寸法との寸法比が０.９１〜０.８７であることを特徴とする、付記２記載の半導体装置。
（付記４） 該複数のコンデンサの端子は、該基板上に設けられ該複数のビアと接続する複数のピンを介して対応する任意の電源層／グランド層／配線層に接続することを特徴とする、付記１〜３のいずれか１項記載の半導体装置。
（付記５） 該複数のコンデンサの各端子は、複数のビアにより１つの任意の電源層／グランド層／配線層に接続することを特徴とする、付記４記載の半導体装置。
（付記６） 該複数の電源層／グランド層／配線層のうち、配線層は該基板の該上下方向上中間部に設けられていることを特徴とする、付記１〜５のいずれか１項記載の半導体装置。
（付記７） 該複数のコア電源及びコアグランドピンの領域内では、該複数の電源層／グランド層／配線層のうち配線に対しては、該複数のビアが該基板の該上下方向に沿った断面図上Ｖ字形状のパターンに設けられていることを特徴とする、付記１〜６のいずれか１項記載の半導体装置。
（付記８） 該基板の上部では、該電源層／グランド層／配線層のうち、電源層及びグランド層が絶縁層を介して交互に設けられていることを特徴とする、付記１〜７のいずれか１項記載の半導体装置。
（付記９） 該基板の下部では、該電源層／グランド層／配線層のうち、電源層及びグランド層が絶縁層を介して交互に設けられていることを特徴とする、付記１〜８のいずれか１項記載の半導体装置。
（付記１０） 該複数のコンデンサは、該半導体集積回路装置の各辺に沿って複数列設けられていることを特徴とする、付記１〜９のいずれか１項記載の半導体装置。
（付記１１） 該基板下に設けられた複数のコンデンサを更に備えたことを特徴とする、付記１〜１０のいずれか１項記載の半導体装置。
（付記１２） 該基板下に設けられた複数のコンデンサは、該半導体集積回路装置の下方に設けられていることを特徴とする、付記１１記載の半導体装置。
（付記１３） 該基板下に設けられた複数のコンデンサは、該基板下に設けられた凹部内に設けられていることを特徴とする、付記１２記載の半導体装置。
（付記１４） 上下方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層を有する基板と、
該基板上に設けられた半導体集積回路装置と、
該基板下に設けられた複数のコンデンサを備え、
該基板は、該上下方向に延び該複数の電源層／グランド層／配線層に接続する複数のビアと、該基板上に設けられ該複数のビアと接続する複数のコア電源及びコアグランドピンとを有し、
該半導体集積回路装置の外形寸法は、該基板の複数のコア電源及びコアグランドピンの領域内に収まっていることを特徴とする、半導体装置。 In addition, this invention also includes the invention attached to the following.
(Supplementary Note 1) A substrate having a plurality of power supply layers / ground layers / wiring layers in which layers adjacent in the vertical direction are insulated via an insulating layer;
A semiconductor integrated circuit device provided on said substrate,
On said substrate, comprising a plurality of capacitors provided in the periphery of the semiconductor integrated circuit device,
The substrate has a plurality of vias that connect the plurality of power supply layer / ground layer / wiring extending in upper and lower directions, and a plurality of core power and core ground pin for connecting a plurality of vias provided on the substrate ,
Dimensions of the semiconductor integrated circuit device is characterized in that is within the region of the plurality of cores power and core ground pins of the substrate, the semiconductor device.
(Supplementary Note 2) The provided on the substrate, and further comprising a heat spreader for covering the semiconductor integrated circuit device and a plurality of capacitors, the semiconductor device according to Note 1, wherein.
(Supplementary Note 3) Dimensions of the heat spreader, and wherein the dimension ratio of the outside dimension of the substrate is 0.91 to 0.87, the semiconductor device according to Note 2, wherein.
Terminal (Note 4) said plurality of capacitors, and characterized by connecting to any supply layer / ground layer / wiring layer corresponding via a plurality of pins for connecting the plurality of vias provided on the substrate The semiconductor device according to any one of appendices 1 to 3.
(Supplementary Note 5) The semiconductor device according to Supplementary Note 4, wherein each terminal of the plurality of capacitors is connected to one arbitrary power supply layer / ground layer / wiring layer by a plurality of vias.
(Supplementary Note 6) of the plurality of power supply layer / ground layer / wiring layer, the wiring layer is characterized in that provided in the upper downward improve middle portion of the substrate, any one of Appendices 1 to 5 The semiconductor device described.
In (Supplementary Note 7) the plurality of core power source and the region of the core ground pin for the wiring of the plurality of power supply layer / ground layer / wiring layer, the plurality of vias along the upper and lower direction of the substrate 7. The semiconductor device according to any one of appendices 1 to 6, wherein the semiconductor device is provided in a V-shaped pattern on the cross-sectional view.
At the top (Note 8) The substrate of the power supply layer / ground layer / wiring layer, wherein the power layer and the ground layer are alternately provided through the insulating layer, of Appendices 1-7 The semiconductor device according to claim 1.
At the bottom (Note 9) The substrate of the power supply layer / ground layer / wiring layer, wherein the power layer and the ground layer are alternately provided through the insulating layer, of Appendices 1-8 The semiconductor device according to claim 1.
(Supplementary note 10) The semiconductor device according to any one of supplementary notes 1 to 9, wherein the plurality of capacitors are provided in a plurality of rows along each side of the semiconductor integrated circuit device.
(Supplementary Note 11) further characterized in that it comprises a plurality of capacitors provided under the substrate, the semiconductor device according to any one of Appendices 1 to 10.
(Supplementary Note 12) The plurality of capacitor provided under the substrate, characterized in that provided below the semiconductor integrated circuit device, Appendix 11 The semiconductor device according.
(Supplementary Note 13) The substrate of the plurality of provided under the capacitor is characterized in that provided in a recess provided under the substrate, Appendix 12 The semiconductor device according.
(Supplementary Note 14) A substrate having a plurality of power supply layers / ground layers / wiring layers in which layers adjacent in the vertical direction are insulated via an insulating layer;
A semiconductor integrated circuit device provided on said substrate,
Comprising a plurality of capacitors provided under the substrate,
The substrate includes a plurality of vias connecting the power supply layer / ground layer / wiring layer of the plurality of extending the upper and lower direction, and a plurality of core power and core ground pin for connecting a plurality of vias provided on the substrate Have
Dimensions of the semiconductor integrated circuit device is characterized in that is within the region of the plurality of cores power and core ground pins of the substrate, the semiconductor device.

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。   While the present invention has been described with reference to the embodiments, it is needless to say that the present invention is not limited to the above-described embodiments, and various modifications and improvements can be made within the scope of the present invention.

本発明の半導体装置の第１実施例を示す断面図である。It is sectional drawing which shows 1st Example of the semiconductor device of this invention. 半導体装置の設計方法を説明するフローチャートである。6 is a flowchart illustrating a method for designing a semiconductor device. チップの始点格子図である。It is a starting point lattice figure of a chip. 基板の終点格子図である。It is an end point lattice figure of a substrate . チップと基板の重ね合わせを示す図である。It is a figure which shows the superimposition of a chip | tip and a board | substrate . チップのＸＹ平面図を示す図である。It is a figure which shows XY top view of a chip | tip. 基板のＸＹ平面図を示す図である。It is a figure which shows XY top view of a board | substrate . ヒートスプレッダとコンデンサの配置を搭載部品が透視された状態で示すＸＹ平面図である。It is XY top view which shows arrangement | positioning of a heat spreader and a capacitor | condenser in the state by which the mounted component was seen through. 搭載部品の配置を搭載部品が透視された状態で示すＸＹ平面図である。It is XY top view which shows arrangement | positioning of a mounting component in the state by which the mounting component was seen through. ステップＳ６の処理をより詳細に説明するフローチャートである。It is a flowchart explaining the process of step S6 in detail. チップのマクロ配置を示す図である。It is a figure which shows the macro arrangement | positioning of a chip | tip. 基板上のピン配置を示す図である。It is a figure which shows the pin arrangement on a board | substrate . 半導体装置のマクロ配置とピン配置を示す図である。It is a figure which shows the macro arrangement | positioning and pin arrangement | positioning of a semiconductor device. チップのマクロブロックと基板のマクロブロックへのネットアサインを説明する図である。It is a figure explaining the net assignment to the macroblock of a chip, and the macroblock of a substrate . ステップＳ１１の処理をより詳細に説明するフローチャートである。It is a flowchart explaining the process of step S11 in detail. 基板の配線層のみを取り出して示すＸＺ平面図である。It is XZ top view which takes out and shows only the wiring layer of a board | substrate . ステップＳ１２の処理をより詳細に説明するフローチャートである。It is a flowchart explaining the process of step S12 in detail. 基板の層数を示すＸＺ平面図である。It is XZ top view which shows the number of layers of a board | substrate . ＸＹ平面とＸＺ平面の格子線で囲まれた３次元での基本最小単位のＸＹ／ＸＺ平面取り出し図である。It is an XY / XZ plane extraction diagram of a basic minimum unit in three dimensions surrounded by lattice lines of an XY plane and an XZ plane. 図１９を座標値（Ｘ，Ｙ，Ｚ）に置き換えて示す図である。FIG. 20 is a diagram in which FIG. 19 is replaced with coordinate values (X, Y, Z). 図２０を行列展開図として示す図である。FIG. 21 is a diagram illustrating FIG. 20 as a matrix development view. ビアマトリクスを示す図である。It is a figure which shows a via matrix. ステップＳ１３の処理をより詳細に説明するフローチャートである。It is a flowchart explaining the process of step S13 in detail. ビア共有座標と引き出し配線ルール変換を説明する図である。It is a figure explaining a via shared coordinate and lead wiring rule conversion. 配線方向と配線領域を説明する図である。It is a figure explaining a wiring direction and a wiring area | region. ファンアウト可能な配線角度の一例を示す図である。It is a figure which shows an example of the wiring angle which can be fanned out. 配線方向の数を説明する図である。It is a figure explaining the number of wiring directions. 従来の配線方向を説明する図である。It is a figure explaining the conventional wiring direction. マクロブロックの端面に沿って次のマクロブロックに角度をつけながら両方からファンインしていく配線方向を示す図である。It is a figure which shows the wiring direction fanned in from both, giving an angle to the next macroblock along the end surface of a macroblock. 従来の配線方向を説明する図である。It is a figure explaining the conventional wiring direction. チップのマクロブロックの配置とピンアサイン領域を示す図である。It is a figure which shows arrangement | positioning and the pin assignment area | region of the macroblock of a chip | tip. チップのマクロブロックから基板のマクロブロックへのネットアサインを説明する図である。It is a figure explaining the net assignment from the macroblock of a chip to the macroblock of a substrate . チップのマクロブロックから基板のマクロブロックへのネットアサインを説明する図である。It is a figure explaining the net assignment from the macroblock of a chip to the macroblock of a substrate . 単配線／差動配線方法を説明する図である。It is a figure explaining the single wiring / differential wiring method. ビア間の配線方法を説明する図である。It is a figure explaining the wiring method between via | veer. ビア間の配線可能寸法の拡大方法を説明する図である。It is a figure explaining the expansion method of the wiring possible dimension between via | veer. 従来の配線方向と配線領域を説明する図である。It is a figure explaining the conventional wiring direction and wiring area | region. 本発明の半導体装置の第２実施例を示す断面図である。It is sectional drawing which shows 2nd Example of the semiconductor device of this invention. 本発明の半導体装置の第３実施例を示す断面図である。It is sectional drawing which shows 3rd Example of the semiconductor device of this invention. 本発明の半導体装置の第４実施例を示す断面図である。It is sectional drawing which shows 4th Example of the semiconductor device of this invention. 本発明の半導体装置の第５実施例を示す断面図である。It is sectional drawing which shows 5th Example of the semiconductor device of this invention. 本発明の半導体装置の第６実施例を示す断面図である。It is sectional drawing which shows 6th Example of the semiconductor device of this invention. 本発明の半導体装置の第７実施例を示す断面図である。It is sectional drawing which shows 7th Example of the semiconductor device of this invention. 本発明の半導体装置の第８実施例を示す断面図である。It is sectional drawing which shows 8th Example of the semiconductor device of this invention. 本発明の半導体装置の第９実施例を示す断面図である。It is sectional drawing which shows 9th Example of the semiconductor device of this invention. 基板の配線層のみを取り出して示すＸＺ平面図である。It is XZ top view which takes out and shows only the wiring layer of a board | substrate . 基板の層数を示すＸＺ平面図である。It is XZ top view which shows the number of layers of a board | substrate . 基板の層構造を示す断面図である。It is sectional drawing which shows the layer structure of a board | substrate . 基板の各層の膜厚を示す断面図である。It is sectional drawing which shows the film thickness of each layer of a board | substrate . 基板の層構造を示す斜視図である。It is a perspective view which shows the layer structure of a board | substrate . 基板の上層及び下層部分を説明する斜視図である。It is a perspective view explaining the upper layer and lower layer part of a board | substrate .

符号の説明Explanation of symbols

１ 格子縦線
２ 格子横線
３ ピンナンバ
４ 始点
５ 終点
６ 基板外形
７ チップ外形
８ ＸＹ平面領域
９ レイアウト分割領域の目安線
１０ ランド
１１ ビア
１２ コンデンサ
１３ ＰＬＬ電源用コンデンサ
１４ 配線層数
１５ ＸＺ平面領域
１６ 配線層
１７ 基板層数
１８ 電源／ＧＮＤプレーン層
１９ ビア共有座標点
２０ 配線ルール変換
２１ デザインルール
２２ 配線
２３ 配線可能寸法
２４ 配線均等化
２５ 最小配線間隔
２６ 配線方向
２７ ピンアサイン領域
２８ ヒートスプレッダ
２９ 熱伝導性接着材
３０ チップ
３１ 基板
３２ （デカップリング）コンデンサ
３３ 接着シート
３４ 半田バンプ
３５ 半田ボールピン
３６ アンダーフィル樹脂
３７ 基板凹部
３８ スティフナ
３９ モールド樹脂
５０１ 絶縁層 DESCRIPTION OF SYMBOLS 1 Lattice vertical line 2 Lattice horizontal line 3 Pin number 4 Start point 5 End point 6 Substrate outline 7 Chip outline 8 XY plane area 9 Reference line 10 of layout division area Land 11 Via 12 Capacitor 13 PLL power supply capacitor 14 Number of wiring layers 15 XZ plane area 16 Wiring layer 17 Number of substrate layers 18 Power supply / GND plane layer 19 Via shared coordinate point 20 Wiring rule conversion 21 Design rule 22 Wiring 23 Wiring possible dimension 24 Wiring equalization 25 Minimum wiring interval 26 Wiring direction 27 Pin assign area 28 Heat spreader 29 Heat conduction Adhesive material 30 chip 31 substrate 32 (decoupling) capacitor 33 adhesive sheet 34 solder bump 35 solder ball pin 36 underfill resin 37 substrate recess 38 stiffener 39 mold resin 501 insulating layer

Claims (5)

上下方向に隣り合う層が絶縁層を介して絶縁された複数の電源層、複数のグランド層、及び複数の配線層を有する基板と、
該基板上に設けられた半導体集積回路装置と、
該基板上の、該半導体集積回路装置の周辺に設けられた複数のコンデンサを備え、
該基板は、該上下方向に延び該複数の電源層、複数のグランド層、及び複数の配線層に夫々接続する複数のビアと、該基板上に設けられ該複数のビアと夫々接続する複数のコア電源及びコアグランドピンとを有し、
該半導体集積回路装置の外形寸法は、該基板の複数のコア電源及びコアグランドピンの領域内に収まっていること、及び
該基板の中間部には該配線層が設けられ、該基板の上部と下部夫々には、該電源層と該グランド層が該配線層よりも薄い該絶縁層を介して設けられていることを特徴とする、半導体装置。 A substrate having a plurality of power supply layers, a plurality of ground layers, and a plurality of wiring layers in which layers adjacent in the vertical direction are insulated via an insulating layer;
A semiconductor integrated circuit device provided on said substrate,
On said substrate, comprising a plurality of capacitors provided in the periphery of the semiconductor integrated circuit device,
The substrate, the power supply layer of the plurality of extending the upper and lower direction, a plurality of ground layers, and a plurality of vias respectively connected to a plurality of wiring layers provided on the substrate the plurality of vias and each plurality of connecting A core power supply and a core ground pin;
Dimensions of the semiconductor integrated circuit device, it is within the region of the plurality of cores power and core ground pins of the substrate, and the wiring layer is provided on an intermediate portion of the substrate, and the upper portion of the substrate A power supply layer and a ground layer are provided in each lower part through the insulating layer thinner than the wiring layer. 該複数のコア電源及びコアグランドピンの領域内では、該複数の電源層、複数のグランド層、及び複数の配線層のうち配線層に対しては、該複数のビアが該基板の該上下方向に沿った断面図上Ｖ字形状のパターンに設けられていることを特徴とする、請求項１記載の半導体装置。 In the region of the plurality of core power and core ground pins, power supply layer of the plurality, a plurality of ground layers, and for the wiring layer of the plurality of wiring layers, vias upper and lower direction of the substrate the plurality of The semiconductor device according to claim 1, wherein the semiconductor device is provided in a V-shaped pattern on a cross-sectional view taken along a line. 該複数のコンデンサは、該半導体集積回路装置の各辺に沿って複数列設けられていることを特徴とする、請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein the plurality of capacitors are provided in a plurality of rows along each side of the semiconductor integrated circuit device. 該基板下に設けられた複数のコンデンサを更に備えたことを特徴とする、請求項１〜３のいずれか１項記載の半導体装置。 Further characterized in that it comprises a plurality of capacitors provided under the substrate, the semiconductor device according to any one of claims 1-3. 該基板下に設けられた複数のコンデンサは、該半導体集積回路装置の下方に設けられていることを特徴とする、請求項４記載の半導体装置。 The plurality of capacitor provided under the substrate, characterized in that provided below the semiconductor integrated circuit device, a semiconductor device according to claim 4, wherein.
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