JP4730592B2 - Decoding device and decoding method - Google Patents
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Description
本発明は、復号装置および復号方法に関し、特に、低密度パリティ検査符号（LDPC符号）による符号化が施された符号の復号を行う復号装置および復号方法に関する。 The present invention relates to a decoding device and a decoding method, and more particularly, to a decoding device and a decoding method for decoding a code that has been encoded by a low density parity check code (LDPC code).
近年、例えば、移動体通信や深宇宙通信といった通信分野、及び地上波又は衛星ディジタル放送といった放送分野の研究が著しく進められているが、それに伴い、誤り訂正符号化及び復号の効率化を目的として符号理論に関する研究も盛んに行われている。 In recent years, for example, the field of communication such as mobile communication and deep space communication and the field of broadcasting such as terrestrial or satellite digital broadcasting have been remarkably advanced. Research on coding theory is also actively conducted.
符号性能の理論的限界としては、いわゆるシャノン(C. E. Shannon)の通信路符号化定理によって与えられるシャノン限界が知られている。符号理論に関する研究は、このシャノン限界に近い性能を示す符号を開発することを目的として行われている。近年では、シャノン限界に近い性能を示す符号化方法として、例えば、並列連接畳み込み符号(PCCC(Parallel Concatenated Convolutional Codes))や、縦列連接畳み込み符号(SCCC(Serially Concatenated Convolutional Codes))といった、いわゆるターボ符号化(Turbo coding)と呼ばれる手法が開発されている。また、これらのターボ符号が開発される一方で、古くから知られる符号化方法である低密度パリティ検査符号(Low Density Parity Check codes)（以下、LDPC符号という）が脚光を浴びつつある。 As the theoretical limit of code performance, the Shannon limit given by the so-called Shannon (C. E. Shannon) channel coding theorem is known. Research on code theory is being conducted with the goal of developing codes that exhibit performance close to the Shannon limit. In recent years, encoding methods that exhibit performance close to the Shannon limit include, for example, so-called turbo codes such as parallel concatenated convolutional codes (PCCC (Parallel Concatenated Convolutional Codes)) and tandem concatenated convolutional codes (SCCC). A technique called Turbo coding has been developed. While these turbo codes are being developed, low density parity check codes (hereinafter referred to as LDPC codes), which is an encoding method that has been known for a long time, are attracting attention.
LDPC符号は、R. G. Gallagerによる「R. G. Gallager, ”Low Density Parity Check Codes”, Cambridge, Massachusetts: M. I. T. Press, 1963」において最初に提案されたものであり、その後、「D. J. C. MacKay, ”Good error correcting codes based on very sparse matrices”, Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999」や、「M. G. Luby, M. Mitzenmacher, M. A. Shokrollahi and D. A. Spielman, ”Analysis of low density codes and improved designs using irregular graphs”, in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998」等において再注目されるに至ったものである。 The LDPC code was first proposed in "RG Gallager,“ Low Density Parity Check Codes ”, Cambridge, Massachusetts: MIT Press, 1963 by RG Gallager, and then“ DJC MacKay, “Good error correcting codes based on very sparse matrices ”, Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999” and “MG Luby, M. Mitzenmacher, MA Shokrollahi and DA Spielman,” Analysis of low density codes and improved designs using irregular graphs ”, in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998”.
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。 Recent studies have shown that LDPC codes can achieve performance close to the Shannon limit as the code length is increased, similar to turbo codes and the like. In addition, since the LDPC code has the property that the minimum distance is proportional to the code length, its characteristic is that the block error probability characteristic is good, and furthermore, the so-called error floor phenomenon observed in the decoding characteristic such as turbo code is observed. An advantage is that it hardly occurs.
以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。 Hereinafter, such an LDPC code will be specifically described. Note that the LDPC code is a linear code and does not necessarily need to be binary, but will be described here as being binary.
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とするものである。ここで、疎な行列とは、行列のコンポーネントの”1”の個数が非常に少なく構成されるものであり、疎な検査行列をHで表すものとすると、そのような検査行列Hとしては、例えば、図１に示すように、各列のハミング重み（”1”の数）(weight)が”3”であり、且つ、各行のハミング重みが”6”であるもの等がある。 The LDPC code is characterized by the fact that the parity check matrix that defines the LDPC code is sparse. Here, the sparse matrix is configured so that the number of “1” of the matrix components is very small. If the sparse check matrix is represented by H, such a check matrix H is as follows: For example, as shown in FIG. 1, the hamming weight (number of “1” s) (weight) of each column is “3”, and the hamming weight of each row is “6”.
このように、各行及び各列のハミング重みが一定である検査行列Hによって定義されるLDPC符号は、レギュラーLDPC符号と称される。一方、各行及び各列のハミング重みが一定でない検査行列Hによって定義されるLDPC符号は、イレギュラーLDPC符号と称される。 Thus, an LDPC code defined by a parity check matrix H in which the Hamming weight of each row and each column is constant is referred to as a regular LDPC code. On the other hand, an LDPC code defined by a parity check matrix H in which the Hamming weight of each row and each column is not constant is referred to as an irregular LDPC code.
このようなLDPC符号への符号化は、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報メッセージに対して乗算することによって符号語を生成することで実現される。具体的には、LDPC符号による符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、k×n行列（ｋ行ｎ列の行列）である場合には、検査行列Hは、n-k行ｎ列の行列である。 Such encoding into an LDPC code is realized by generating a generator matrix G based on the parity check matrix H and generating a codeword by multiplying the binary information message by the generator matrix G. The Specifically, the encoding device which performs encoding by LDPC codes, first, between the transposed matrix H T of the parity check matrix H, calculates a generator matrix G which formula GH T = 0 is established. Here, when the generation matrix G is a k × n matrix (a matrix of k rows and n columns), the check matrix H is a matrix of nk rows and n columns.
なお、例えば、nビットの符号語cが、kビットの情報メッセージuに続けて、n-kビットのパリティビットを配置したビット列に一致する組織符号である場合に、n-k行n列の検査行列Hにおいて、nビットの符号語cのうちのkビットの情報メッセージuに対応するn-k行k列の部分を情報部というとともに、n-kビットのパリティビットに対応するn-k行n-k列の部分をパリティ部ということとすると、パリティ部が、下三角行列または上三角行列になっていれば、情報メッセージuのLDPC符号への符号化は、検査行列Hを用いて行うことができる。 For example, when an n-bit codeword c is a systematic code that matches a bit string in which nk-bit parity bits are arranged following the k-bit information message u, in a check matrix H of nk rows and n columns The portion of nk rows and k columns corresponding to the k-bit information message u in the n-bit code word c is referred to as the information portion, and the portion of the nk rows and nk columns corresponding to the nk bit parity bits is referred to as the parity portion. Then, if the parity part is a lower triangular matrix or an upper triangular matrix, encoding of the information message u into an LDPC code can be performed using the check matrix H.
即ち、例えば、検査行列Hが、図２に示すように、情報部と、下三角行列のパリティ部とで構成され、パリティ部の下三角の部分の要素が、すべて1であるとすると、符号語cのパリティビットの１番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第１行において1になっている要素に対応するビットのEXOR（排他的論理和）を演算した値となる。 That is, for example, as shown in FIG. 2, if the parity check matrix H is composed of an information part and a parity part of a lower triangular matrix, and the elements of the lower triangular part of the parity part are all 1, The first bit of the parity bit of the word c calculates the EXOR (exclusive OR) of the bit corresponding to the element which is 1 in the first row of the information part of the check matrix H of the information message u It becomes the value.
また、符号語cのパリティビットの２番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第２行において1になっている要素に対応するビットと、パリティビットの１番目のビットのEXORを演算した値となる。 The second bit of the parity bit of the codeword c is the bit corresponding to the element that is 1 in the second row of the information part of the check matrix H of the information message u and the first of the parity bits. This is the value obtained by calculating the EXOR of the bits.
さらに、符号語cのパリティビットの３番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第３行において1になっている要素に対応するビットと、パリティビットの１番目および２番目のビットのEXORを演算した値となる。 Further, the third bit of the parity bit of the codeword c is the bit corresponding to the element that is 1 in the third row of the information part of the check matrix H of the information message u and the first of the parity bits. And the value obtained by calculating EXOR of the second bit.
以下、同様にして、符号語cのパリティビットのi番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第i行において1になっている要素に対応するビットと、パリティビットの１乃至i-1番目のビットのEXORを演算した値となる。 In the same manner, the i-th bit of the parity bit of the codeword c is the same as the bit corresponding to the element corresponding to the element that is 1 in the i-th row of the information part of the check matrix H of the information message u, and the parity. This is a value obtained by calculating the EXOR of the 1st to i-1th bits.
以上のようにして、n-kビットのパリティビットを求め、kビットの情報メッセージuに続けて配置することにより、nビットの符号語cを得ることができる。 As described above, n-k parity bits are obtained and arranged after the k-bit information message u, whereby an n-bit code word c can be obtained.
一方、LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード(variable node（メッセージノード(message node)とも呼ばれる。）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。 On the other hand, decoding of an LDPC code is an algorithm proposed by Gallager called probabilistic decoding (Probabilistic Decoding), which is a variable node (also called a message node) and a check node (check node). ) And a message passing algorithm based on belief propagation on a so-called Tanner graph. Here, hereinafter, the variable node and the check node are also simply referred to as nodes as appropriate.
しかしながら、確率復号においては、各ノード間で受け渡されるメッセージが実数値であることから、解析的に解くためには、連続した値をとるメッセージの確率分布そのものを追跡する必要があり、非常に困難を伴う解析を必要とすることになる。そこで、Gallagerは、LDPC符号の復号アルゴリズムとして、アルゴリズムＡ又はアルゴリズムＢを提案している。 However, in probabilistic decoding, since the message passed between each node is a real value, in order to solve it analytically, it is necessary to track the probability distribution itself of messages that take consecutive values. It will require analysis with difficulty. Therefore, Gallager has proposed algorithm A or algorithm B as a decoding algorithm for LDPC codes.
LDPC符号の復号は、一般的には、図３に示すような手順にしたがって行われる。なお、ここでは、受信値をU0とし、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。また、ここでは、メッセージとは、値の”0”らしさを、いわゆる対数尤度比(log likelihood ratio)で表現した実数値である。さらに、受信値U0の”0”らしさの対数尤度比を、受信データu0iと表すこととする。 The decoding of the LDPC code is generally performed according to a procedure as shown in FIG. Here, the received value is U 0 , the message output from the check node is u j, and the message output from the variable node is v i . Further, here, the message is a real value expressing the value of “0” as a so-called log likelihood ratio. Further, the log likelihood ratio of “0” likelihood of the reception value U 0 is represented as reception data u 0i .
まず、LDPC符号の復号においては、図３に示すように、ステップＳ１１において、受信値U0(受信データu0i)が受信され、メッセージujが”0”に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが”0”に初期化され、ステップＳ１２に進む。ステップＳ１２において、受信値U0(受信データu0i)に基づいて、式（１）に示す演算を行うことによってメッセージviが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算を行うことによってメッセージujが求められる。 First, in decoding of an LDPC code, as shown in FIG. 3, in step S11, a received value U 0 (received data u 0i ) is received, a message u j is initialized to “0”, and an iterative process is performed. The variable k, which takes an integer as a counter, is initialized to “0”, and the process proceeds to step S12. In step S12, based on the received value U 0 (received data u 0i ), the message v i is obtained by performing the calculation shown in the equation (1). Further, based on this message v i , the equation (2) The message u j is obtained by performing the calculation shown in FIG.
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（行方向）と横方向（列方向）の”1”の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。 Here, d v and d c in equations (1) and (2) are arbitrarily selected to indicate the number of “1” s in the vertical direction (row direction) and horizontal direction (column direction) of the check matrix H, respectively. For example, in the case of a (3, 6) code, d v = 3 and d c = 6.
なお、式（１）または（２）の演算においては、それぞれ、メッセージを出力しようとする枝(edge)から入力されたメッセージを、和または積演算のパラメータとしては用いないことから、和または積演算の範囲が、１乃至dv-1または１乃至dc-1となっている。また、式（２）に示す演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。 Note that in the calculation of the expression (1) or (2), the message input from the edge to which the message is to be output is not used as a parameter for the sum or product operation. The range of operation is 1 to d v -1 or 1 to d c -1. In addition, the calculation shown in equation (2) actually creates a table of function R (v 1 , v 2 ) shown in equation (3) defined by one output for two inputs v 1 and v 2 in advance. This is done by using it continuously (recursively) as shown in equation (4).
ステップＳ１２では、さらに、変数kが”1”だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数N以上であるか否かが判定される。ステップＳ１３において、変数kがN以上ではないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。 In step S12, the variable k is further incremented by “1”, and the process proceeds to step S13. In step S13, it is determined whether or not the variable k is equal to or greater than a predetermined iterative decoding count N. If it is determined in step S13 that the variable k is not equal to or greater than N, the process returns to step S12, and the same processing is repeated thereafter.
また、ステップＳ１３において、変数kがN以上であると判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージvが求められて出力され、LDPC符号の復号処理が終了する。 If it is determined in step S13 that the variable k is greater than or equal to N, the process proceeds to step S14, and the message v as the decoding result that is finally output is obtained by performing the calculation shown in equation (5). The LDPC code decoding process ends.
ここで、式（５）の演算は、式（１）の演算とは異なり、バリアブルノードに接続している全ての枝からの入力メッセージを用いて行われる。 Here, unlike the operation of equation (1), the operation of equation (5) is performed using input messages from all branches connected to the variable node.
このようなLDPC符号の復号は、例えば(3,6)符号の場合には、図４に示すように、各ノード間でメッセージの授受が行われる。なお、図４における”=”で示すノード（バリアブルノード）では、式（１）に示した演算が行われ、”+”で示すノード（チェックノード）では、式（２）に示した演算が行われる。特に、アルゴリズムＡにおいては、メッセージを２元化し、”+”で示すノードにて、dc-1個の入力メッセージの排他的論理和演算を行い、”=”で示すノードにて、受信値Rに対して、dv-1個の入力メッセージが全て異なるビット値であった場合には、符号を反転して出力する。 For example, in the case of a (3, 6) code, such an LDPC code is decoded as shown in FIG. In FIG. 4, the operation indicated by the expression (1) is performed at the node indicated by “=” (variable node), and the operation indicated by the expression (2) is performed at the node indicated by “+” (check node). Done. In particular, in algorithm A, the message is binarized, the exclusive OR operation of d c −1 input messages is performed at the node indicated by “+”, and the received value is obtained at the node indicated by “=”. For R, if d v −1 input messages all have different bit values, the sign is inverted and output.
また、一方で、近年、LDPC符号の復号の実装法に関する研究も行われている。実装方法について述べる前に、まず、LDPC符号の復号を摸式化して説明する。 On the other hand, in recent years, research on an implementation method for decoding an LDPC code is also being conducted. Before describing the mounting method, first, decoding of an LDPC code will be schematically described.
図５は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列H(parity check matrix)の例である。LDPC符号の検査行列Hは、図６のように、タナーグラフを用いて書き表すことができる。ここで、図６において、”+”で表わされるのが、チェックノードであり、”=”で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列Hの”1”に相当する。即ち、検査行列Hの第ｊ行第ｉ列のコンポーネントが１である場合には、図６において、上からｉ番目のバリアブルノード（”=”のノード）と、上からｊ番目のチェックノード（”+”のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表わす。なお、図６は、図５の検査行列Hのタナーグラフとなっている。
FIG. 5 is an example of a parity check matrix (3, 6) LDPC code (
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)は、バリアブルノードの演算とチェックノードの演算とを繰り返し行う。 The Sum Product Algorithm, which is an LDPC code decoding method, repeatedly performs a variable node operation and a check node operation.
バリアブルノードでは、図７のように、式（１）の演算を行う。すなわち、図７において、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信データu0iを用いて計算される。他の枝に対応するメッセージも同様に計算される。 In the variable node, the calculation of Expression (1) is performed as shown in FIG. That is, in FIG. 7, the message v i corresponding to the branch to be calculated is calculated using the messages u 1 and u 2 from the remaining branches connected to the variable node and the received data u 0i . Messages corresponding to other branches are similarly calculated.
チェックノードの演算について説明する前に、式（２）を、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）のように書き直す。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。 Before explaining the operation of the check node, the expression (2) is changed to the expression a × b = exp {ln (| a |) + ln (| b |)} × sign (a) × sign (b). And rewrite as equation (6). However, sign (x) is 1 when x ≧ 0, and −1 when x <0.
更に、x≧0において、φ(x)=ln(tanh(x/2))と定義すると、φ-1(x)=2tanh-1(e-x)であるから、式（６）は、式（７）のように書くことができる。 Furthermore, when x ≧ 0 and φ (x) = ln (tanh (x / 2)) is defined, φ −1 (x) = 2 tanh −1 (e −x ), so equation (6) is It can be written as equation (7).
チェックノードでは、図８のように、式（７）の演算を行う。すなわち、図８において、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いて計算される。他の枝に対応するメッセージも同様に計算される。 In the check node, the calculation of Expression (7) is performed as shown in FIG. That is, in FIG. 8, the message u j corresponding to the branch to be calculated is calculated using the messages v 1 , v 2 , v 3 , v 4 , v 5 from the remaining branches connected to the check node. The Messages corresponding to other branches are similarly calculated.
なお、関数φ(x)は、φ(x)=ln((ex+1)/(ex-1))とも表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。 The function φ (x) can also be expressed as φ (x) = ln ((e x +1) / (e x −1)). When x> 0, φ (x) = φ −1 ( x). When the functions φ (x) and φ −1 (x) are mounted on hardware, they may be mounted using a LUT (Look Up Table), but both are the same LUT.
サムプロダクトアルゴリズムをハードウェアに実装する場合、式（１）で表わされるバリアブルノード演算および式（７）で表わされるチェックノード演算を、適度な回路規模と動作周波数で繰り返し行うことが必要である。 When the thumb product algorithm is implemented in hardware, it is necessary to repeatedly perform the variable node operation represented by Expression (1) and the check node operation represented by Expression (7) with an appropriate circuit scale and operating frequency.
復号装置の実装の例として、各ノードの演算を複数個ずつ順次行うことによって復号を行う場合(partly parallel decoding)の実装法について説明する。 As an example of implementation of a decoding apparatus, an implementation method in the case of performing decoding by sequentially performing a plurality of operations at each node (partly parallel decoding) will be described.
なお、ここでは、例えば、図９の、３６（行）×１０８（列）の検査行列Hで表現される符号（符号化率2/3、符号長108）を復号することとする。図９の検査行列Hの１の数は３２３であり、従って、そのタナーグラフでは、枝の数は３２３個となる。ここで、図９の検査行列Hでは、０を、”.”で表している。また、図９の検査行列Hは、６×６行列の単位に間隔を空けて表している。
Here, for example, a code (
図９においては、検査行列Hは、６×６の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上(複数)の和（以下、適宜、和行列という）、６×６の０行列の組み合わせで表されている。 In FIG. 9, a check matrix H is a 6 × 6 unit matrix, a matrix in which one or more of the unit matrices are 0 (hereinafter referred to as a quasi-unit matrix as appropriate), a unit matrix or a quasi-unit matrix. A cyclic shift matrix (hereinafter referred to as a shift matrix as appropriate), a unit matrix, a quasi-unit matrix, or a sum of two or more of a shift matrix (hereinafter referred to as a sum matrix as appropriate), It is represented by a combination of 6 × 6 zero matrices.
なお、図９の検査行列Hを構成する６×６の単位行列、準単位行列、シフト行列、和行列、０行列を、以下、適宜、構成行列という。 Note that the 6 × 6 unit matrix, quasi-unit matrix, shift matrix, sum matrix, and zero matrix constituting the parity check matrix H in FIG.
図１０乃至図１４を参照して、図９の検査行列Hで表現されるLDPC符号を復号する復号装置について説明する。 A decoding apparatus that decodes the LDPC code represented by parity check matrix H in FIG. 9 will be described with reference to FIGS. 10 to 14.
図１０は、図９の検査行列Hで表現されるLDPC符号を復号する復号装置４００の構成の一例を示すブロック図である。
FIG. 10 is a block diagram illustrating an exemplary configuration of
復号装置４００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、６つの計算器４１２1乃至計算器４１２6からなる計算部４１２、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５1乃至計算器４１５6からなる計算部４１５、受信用メモリ４１６、および制御部４１７から構成される。
The
ここで、計算器４１２k（k=1,2,・・・，6）で行われる演算と、計算器４１５kで行われる演算について、式を用いて説明する。
Here, the calculation performed by the calculator 412 k (k = 1, 2,..., 6) and the calculation performed by the
計算部４１２は、上述した式（７）と、以下に表す式（８）とにしたがう第１の演算を行い、その第１の演算の結果である復号途中結果ujを復号途中結果格納用メモリ４１３に供給して格納させる。計算部４１５は、上述した式（５）にしたがう第２の演算を行い、その第２の演算の結果である復号途中結果vを復号途中結果格納用メモリ４１０に供給して格納させる。
The
なお、式（８）のudvは、検査行列Hのｉ列のメッセージを求めようとする枝からのチェックノード演算の途中結果（ここでは、チェックノードのメッセージそのもの）を表している。即ち、udvは、求めたい枝に対応する復号途中結果である。 Note that u dv in Expression (8) represents an intermediate result of a check node calculation from a branch for which a message of i columns of the check matrix H is to be obtained (in this case, the check node message itself). That is, u dv is a decoding intermediate result corresponding to the branch to be obtained.
上述した式（５）にしたがう第２の演算の結果得られる復号途中結果vは、受信データu0iと検査行列Hのｉ列の各行の１に対応するすべての枝からのチェックノード演算の復号途中結果ujとを加算したものであるので、上述した式（７）に用いられる値viは、式（５）にしたがう第２の演算の結果得られる復号途中結果vから、検査行列Hのｉ列の、各行の１に対応する枝からのチェックノード演算の復号途中結果ujのうち、メッセージを求めようとする枝からのチェックノード演算の復号途中結果udvを引いた値となる。つまり、式（７）の演算に用いられる値viを求める式（１）の演算は、上述した式（５）と式（８）を組み合わせた演算である。 The decoding intermediate result v obtained as a result of the second operation according to the above equation (5) is the decoding of the check node operation from all branches corresponding to 1 in each row of the i columns of the received data u 0i and the check matrix H. Since the intermediate result u j is added, the value v i used in the above equation (7) is obtained from the decoding intermediate result v obtained as a result of the second operation according to the equation (5) from the check matrix H. In the decoding intermediate result u j of the check node operation from the branch corresponding to 1 of each row in the i column, the value obtained by subtracting the decoding intermediate result u dv of the check node operation from the branch for which a message is to be obtained is obtained. . That is, the calculation of the expression (1) for obtaining the value v i used for the calculation of the expression (7) is a combination of the above expressions (5) and (8).
従って、復号装置４００では、計算部４１２による式（７）および式（８）にしたがう第１の演算と、計算部４１５による式（５）にしたがう第２の演算とが交互に行われ、計算部４１５が、最後の第２の演算の結果を復号結果として出力することにより、LDPC符号の繰り返し復号を行うことができる。
Accordingly, in the
なお、ここでは、式（７）と式（８）にしたがう第１の演算結果を、復号途中結果ujと記載するが、この復号途中結果ujは、式（７）のチェックノードのメッセージｕjに等しい。 Here, the first calculation result according to Expression (7) and Expression (8) is described as a decoding intermediate result u j, and this decoding intermediate result u j is the message of the check node in Expression (7). It is equal to u j .
また、第２の演算により求められる式（５）のvは、式（１）のバリアブルノード演算結果viに対して、メッセージを求めようとする枝からのチェックノードのメッセージujを加算したものであるから、検査行列Hの1列（１つのバリアブルノード）に対して、１つだけ求められる。 In addition, v in Expression (5) obtained by the second operation is obtained by adding the message u j of the check node from the branch for which a message is to be obtained to the variable node calculation result v i in Expression (1). Therefore, only one is obtained for one column (one variable node) of the check matrix H.
復号装置４００では、計算部４１２が、計算部４１５による第２の演算の結果である検査行列Hの列に対応する復号途中結果vを用いて、第１の演算を行い、その演算の結果得られる検査行列Hのｉ列の、各行の１に対応する枝のメッセージ（各チェックノードが各枝に出力するメッセージ）の枝からのチェックノード演算の復号途中結果ujを復号途中結果格納用メモリ４１３に格納する。従って、復号途中結果格納用メモリ４１３の容量は、チェックノード演算の結果を格納する場合と同様に、検査行列Hの１の数（全枝数）と量子化ビット数とを乗算した値となる。
In
一方、計算部４１５は、計算部４１２による第１の演算の結果である検査行列Hのｉ列の、各行の”１”に対応する復号途中結果ujと受信データu0iを用いて、第２の演算を行い、その演算の結果得られるｉ列に対応する復号途中結果vを復号途中結果格納用メモリ４１０に格納する。従って、復号途中結果格納用メモリ４１０に必要な容量は、検査行列Hの”１”の数より少ない検査行列Hの列数、即ち、LCPC符号の符号長と復号途中結果vの量子化ビット数とを乗算した値となる。
On the other hand, the
その結果、バリアブルノード演算の結果を格納する場合に比べて、復号途中結果格納用メモリ４１０のメモリ容量を削減することができ、これにより、復号装置４００の回路規模を小さくすることができる。
As a result, the memory capacity of the decoding intermediate
以下、図１０の復号装置４００の各部の動作について詳細に説明する。
Hereinafter, the operation of each unit of the
復号途中結果格納用メモリ４１０には、計算部４１５から、計算部４１５による第２の演算の結果である検査行列Hの６つの列に対応する６つの復号途中結果D415が供給され、復号途中結果格納用メモリ４１０は、計算部４１５から供給された６つの復号途中結果D415を、第１アドレスから順に格納（記憶）する。
The decoding intermediate
即ち、復号途中結果格納用メモリ４１０の第１アドレスには、検査行列Hの列に対応する復号途中結果のうち、第１列目から第６列目の復号途中結果vが格納される。そして、同様に、第２アドレスには、第７列目から第１２列目の復号途中結果vが格納され、第３アドレスには、第１３列目から第１８列目の復号途中結果が格納される。以後、同様に、第１０３列目から第１０８列目までの復号途中結果vが、６個ずつ、第４アドレスから第１８アドレスまで格納され、計１０８個の復号途中結果vが復号途中結果格納用メモリ４１０に格納される。従って、復号途中結果格納用メモリ４１０のワード（word）数は、図９の検査行列Hの列数（LDPC符号の符号長）である１０８を、同時に読み書きする復号途中結果の数である６で割り算した１８となる。
That is, the first address of the decoding intermediate
また、復号途中結果格納用メモリ４１０は、既に格納してある復号途中結果D415から、後段の計算部４１２が求めようとする復号途中結果ujの対応する検査行列Hの行において”１”になっている復号途中結果vを６つ同時に読み出し、復号途中結果D410として、サイクリックシフト回路４１１に供給する。
Further, the decoding intermediate
なお、復号途中結果格納用メモリ４１０は、例えば、６つの復号途中結果vを同時に読み書き可能なシングルポートRAMで構成される。また、復号途中結果格納用メモリ４１０には、計算部４１５の第２の演算により演算された列に対応する復号途中結果D415が格納されるので、復号途中結果格納用メモリ４１０に格納されるデータ量、即ち、復号途中結果格納用メモリ４１０に必要とされる記憶容量は、復号途中結果D415の量子化ビット数と、検査行列Hの列数（LDPC符号の符号長）との乗算値である。
Note that the decoding intermediate
サイクリックシフト回路４１１には、復号途中結果格納用メモリ４１０から６つの復号途中結果D410が供給されるとともに、制御部４１７から、その復号途中結果D410に対応する検査行列Hの１が、検査行列Hにおいて元となる単位行列などを幾つサイクリックシフトであるかの情報（Matrixデータ）を表す制御信号D418が供給される。サイクリックシフト回路６１１は、制御信号D418を元に、６つの復号途中結果D410を並べ替えるサイクリックシフトを行い、その結果を復号途中結果D411（D4111乃至D4116）として、計算部４１２に供給する。
The
計算部４１２は、６つの計算器４１２1乃至４１２6からなる。計算部４１２には、サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D411（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２1乃至４１２6による第１の演算の結果得られた６つの復号途中結果D413（D4131乃至D4136）（uj）が供給され、その６つの復号途中結果D411と６つの復号途中結果D413が、計算器４１２1乃至４１２6にそれぞれ供給される。また、計算部４１２には、制御部４１７から制御信号D419が供給され、その制御信号D419が、計算器４１２1乃至４１２6に供給される。なお、制御信号D419は、６つの計算器４１２1乃至４１２6に共通の信号である。
The
計算器４１２1乃至４１２6は、それぞれ復号途中結果D411と復号途中結果D413を用いて、式（７）と式（８）にしたがって第１の演算を行い、復号途中結果D412（D4121乃至D4126）（uj）を求める。計算部４１２は、計算器４１２1乃至４１２6による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D412を復号途中結果格納用メモリ４１３に供給する。
The
復号途中結果格納用メモリ４１３は、例えば、６つの復号途中結果D412を同時に読み書き可能な、２つのシングルポートRAMから構成される。復号途中結果格納用メモリ４１３には、計算部４１２から６つの復号途中結果D412が供給されるとともに、制御部４１７から復号途中結果４１３の読み書きを制御する制御信号D420（D4201乃至D4204）が供給される。
The decoding intermediate
復号途中結果格納用メモリ４１３は、制御信号D420に基づいて、計算部４１２から供給される６つの復号途中結果D412をまとめて格納すると同時に、既に格納してある６つの復号途中結果D412を読み出し、復号途中結果D413として、計算部４１２とサイクリックシフト回路４１４に供給する。即ち、復号途中結果格納用メモリ４１３は、計算部４１２とサイクリックシフト回路４１４に供給する復号途中結果D413の読み出しと、計算部４１２から供給される復号途中結果D412の書き込みとを、同時に行う。
Based on the control signal D420, the decoding intermediate
なお、復号途中結果格納用メモリ４１３には、計算部４１２の第１の演算により演算された検査行列Hのｉ列の、各行の１に対応する枝からの第１の演算の復号途中結果D412が格納されるので、復号途中結果格納用メモリ４１３に格納されるデータ量、即ち、復号途中結果格納用メモリ４１３に必要とされる記憶容量は、復号途中結果D412の量子化ビット数と、検査行列Hの１の数との乗算値となる。
The decoding intermediate
サイクリックシフト回路４１４には、復号途中結果格納用メモリ４１３から６つの復号途中結果D413（復号途中結果uj）が供給されるとともに、制御部４１７から、その復号途中結果D413に対応する検査行列Hの１が検査行列Hにおいて元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D421が供給される。サイクリックシフト回路４１４は、制御信号D421を元に、６つの復号途中結果D413を並べ替えるサイクリックシフトを行い、その結果を復号途中結果D414として、計算部４１５に供給する。
The
計算部４１５は、６つの計算器４１５1乃至４１５6からなる。計算部４１５には、サイクリックシフト回路４１４から６つの復号途中結果D414（D4141乃至D4146）が供給され、その復号途中結果D414が、計算器４１５1乃至４１５6のそれぞれに供給される。また、計算部４１５には、受信用メモリ４１７に記憶されている６つの受信データD416が、受信データD417（LDPC符号）（D4171乃至D4176）として供給され、その受信データD417が、計算器４１５1乃至４１５6のそれぞれに供給される。さらに、計算部４１７には、制御部４１７から制御信号D422が供給され、その制御信号D422が計算器４１５1乃至４１５6に供給される。なお、制御信号D422は、６つの計算器４１７1乃至４１７6に共通の信号である。
The
計算器４１５1乃至４１５6は、それぞれ復号途中結果D414と受信データD417とを用いて、式（５）にしたがって、それぞれ第２の演算を行い、復号途中結果D415（D4151乃至D4156）を求める。計算部４１５は、計算器４１５1乃至４１５6の第２の演算の結果得られる６つの復号途中結果D415(v)を、復号途中結果格納用メモリ４１０に供給する。また、計算部４１５は、いま行う演算が最後の第２の演算である場合、その演算の結果得られる６つの復号途中結果D415を、最終的な復号結果として出力する。
The
受信用メモリ４１６は、通信路を通して受信した受信値（符号のビット）U0から計算した符号のビットの０らしさの値である受信LLR（対数尤度比）のデータ（受信データ）D416（ｕ0i）を格納する。
Receiving
即ち、受信用メモリ４１６の第１のアドレスには、検査行列Hの列に対応する受信データD416のうち、検査行列Hの第１列目から第６列目までに対応する受信データD416が格納される。そして、第２のアドレスには、検査行列Hの第７列目から第１２列目までに対応する受信データD416が格納され、第３アドレスには、検査行列Hの第１３列目から第１８列目までに対応する受信データD416が格納される。以後、同様に、第４アドレスから第１８アドレスまでに、検査行列Hの第１９列目から第１０８列目までに対応する受信データD416が、６つずつ格納される。
That is, among the reception data D416 corresponding to the column of the check matrix H, the reception data D416 corresponding to the first to sixth columns of the check matrix H is stored in the first address of the
そして、受信用メモリ６１６は、既に格納している受信データD416を、バリアブルノード演算に必要となる順番に６つずつ読み出し、受信データD4171乃至D4176として計算部４１５に供給する。
The receiving memory 616, already by that reception data D416 to store, read by six in the order required for a variable node calculation, and supplies the
なお、受信用メモリ４１６は、例えば、６つの受信データD416を同時に読み書き可能なシングルポートRAMから構成される。また、受信用メモリ４１６に格納されるデータ量、即ち、受信用メモリ３１５に必要とされる記憶容量は、LDPC符号の符号長と、受信データD416の量子化ビット数との乗算値である。さらに、受信用メモリ４１６のワード（word）数は、LDPC符号の符号長、即ち、検査行列Hの列数である１０８を、同時に読み出す受信データD417（D416）の数である６で割り算した値の１８である。
Note that the
制御部４１７は、制御信号D418をサイクリックシフト回路４１１に、制御信号D419を計算部４１２に供給することにより、それぞれを制御する。また、制御部４１７は、制御信号D420を復号途中結果格納用メモリ４１３に、制御信号D421をサイクリックシフト回路４１４に、制御信号D422を計算部４１５にそれぞれ供給することにより、それぞれを制御する。
The
復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、計算部４１２、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、計算部４１５の順で、データが一巡することで、復号装置４００は、１回の復号を行うことができる。復号装置４００では、所定の回数だけ繰り返して復号が行われた後、計算部４１５による第２の演算の結果である復号途中結果D415が、最終的な復号結果として出力される。
The
図１１は、図１０の計算部４１２の詳細構成例を示すブロック図である。
FIG. 11 is a block diagram illustrating a detailed configuration example of the
図１１の計算部４１２には、サイクリックシフト回路４１１から、６つの復号途中結果D4111乃至D4116が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２1乃至４１２6による第１の演算の結果得られた６つの復号途中結果D4131乃至D4136が供給され、その６つの復号途中結果D4111乃至D4116と６つの復号途中結果D4131乃至D4136が、計算器４１２1乃至４１２6にそれぞれ供給される。
The
また、計算部４１２には、制御部４１７から制御信号D419が供給され、その制御信号D419が、計算器４１２1乃至４１２6に供給される。計算器４１２1乃至４１２6は、それぞれ復号途中結果D411k（ｋ＝1,2,・・・,6）と復号途中結果D413kを用いて、式（７）と式（８）にしたがって第１の演算を行い、復号途中結果D413kを求める。計算部４１２は、計算器４１２1乃至４１２6による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D4121乃至D4126を復号途中結果格納用メモリ４１３に供給する。
Further, the
図１２は、図１０の計算部４１２の計算器４１２kの構成例を示すブロック図である。
FIG. 12 is a block diagram illustrating a configuration example of the
図１２では、前回の計算部４１２による第１の演算の結果得られる各復号途中結果D412k（D413k）(udv)が符号ビットを合わせて合計６ビット(bit)に量子化され、計算部４１５による第２の演算の結果得られる各復号途中結果D415（D411k）（v）が９ビットに量子化されているものとして、計算器４１２kを表している。さらに、図１２の計算器４１２kには、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。
In FIG. 12, each decoding intermediate result D412 k (D413 k ) (u dv ) obtained as a result of the first calculation by the
図１２の計算器４１２kは、制御部４１７から供給される制御信号D419に基づいて、復号途中結果格納用メモリ４１３から１つずつ読み込まれる、前回の計算部４１２による第１の演算の結果得られた復号途中結果D413k（udv）と、サイクリックシフト回路４１１から1つずつ読み込まれる復号途中結果D411k（v）とを用いて、式（７）と式（８）にしたがう第１の演算を行う。
The
即ち、計算器４１２kには、サイクリックシフト回路４１１から供給される６つの９ビットの復号途中結果D4111乃至D4116(v)のうちの、１つの復号途中結果D411kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部４１２による演算の結果である６つの６ビットの復号途中結果D4131乃至D4136（uj）のうちの、前回の計算部４１２による演算の結果である１つの復号途中結果D413kが供給され、その９ビットの復号途中結果D411k（v）と６ビットの復号途中結果D413k（udv）が、減算器４３１に供給される。また、計算器４１２kには、制御部４１７から制御信号D419が供給され、その制御信号D419がセレクタ４３５とセレクタ４４２に供給される。
That is, the
減算器４３１は、９ビットの復号途中結果D411k（v）から６ビットの復号途中結果D413k（uj）を減算し、その６ビットの減算値D431（vi）を出力する。即ち、減算器４３１は、式（８）にしたがって演算を行い、その演算の結果である減算値D431を出力する。
減算器４３１により出力された６ビットの減算値D431のうち、最上位ビットの正負を示す符号ビットD432（sign（vi））がEXOR回路４４０に供給され、下位５ビットの絶対値D433（|vi|）がLUT４３２に供給される。
Of the 6-bit subtraction value D431 output by the
LUT４３２は、絶対値D433(|vi|)に対して、式（７）におけるφ(|vi|)の演算を行った５ビットの演算結果D434（φ(|vi|)）を読み出し、加算器４３３とFIFOメモリ４３８に供給する。
The
加算器４３３は、演算結果D434（φ(|vi|)）とレジスタ４３４に格納されている９ビットの値D435とを加算することにより、演算結果D434を積算し、その結果得られる９ビットの積算値をレジスタ４３４に再格納する。なお、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411kから求められた絶対値D433(|vi|)に対する演算結果D434が積算された場合、レジスタ４３４はリセットされる。
The
検査行列Hの1行に亘る復号途中結果D411kが１つずつ読み込まれ、レジスタ４３４に1行分の演算結果D434が積算された積算値が格納された場合、制御部４１７から供給される制御信号D419は、０から１に変化する。例えば、行の重み（row weight）が「９」である場合、制御信号D419は、１から８クロック目までは、「０」となり、９クロック目では「１」となる。
When the decoding intermediate result D411 k over one row of the check matrix H is read one by one, and the integrated value obtained by integrating the operation result D434 for one row is stored in the
制御信号D419が「１」の場合、セレクタ４３５は、レジスタ４３４に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411k（v）から求められたφ(|vi|)が積算された９ビットの値D435（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）を選択し、値D436として、レジスタ４３６に出力して格納させる。レジスタ４３６は、格納している値D436を、９ビットの値D437として、セレクタ４３５と加算器４３７に供給する。制御信号D419が「０」の場合、セレクタ４３５は、レジスタ４３６から供給された値D437を選択し、レジスタ４３６に出力して再格納させる。即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411k（v）から求められたφ(|vi|)が積算されるまで、レジスタ４３６は、前回積算されたφ(|vi|)を、セレクタ４３５と加算器４３７に供給する。
When the control signal D419 is “1”, the
一方、FIFOメモリ４３８は、レジスタ４３６から新たな値D437（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）が出力されるまでの間、LUT４３２が出力した演算結果D434（φ(|vi|)）を遅延し、５ビットの値D438として減算器４３７に供給する。減算器４３７は、レジスタ４３６から供給された値D437から、FIFOメモリ４３８から供給された値D438を減算し、その減算結果を、５ビットの減算値D439としてLUT４３９に供給する。即ち、減算器４３７は、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411k（v）から求められたφ(|vi|)の積算値から、求めたい枝に対応する復号途中結果、即ち、検査行列Hの所定の１に対応する復号途中結果D411k（v）から求められたφ(|vi|)を減算して、その減算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を減算値D439としてLUT４３９に供給する。
On the other hand,
LUT４３９は、減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、式（７）におけるφ-1（Σφ(|vi|)）の演算を行った５ビットの演算結果D440（φ-1(Σφ(|vi|)))を出力する。
The
以上の処理と並行して、EXOR回路４４０は、レジスタ４４１に格納されている１ビットの値D442と符号ビットD432との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D441をレジスタ４４１に再格納する。なお、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411kから求められた符号ビットD432が乗算された場合、レジスタ４４１はリセットされる。
In parallel with the above processing, the
検査行列Hの1行に亘る全ての１に対応する復号途中結果D411から求められた符号ビットD432が乗算された乗算結果D441（ｉ＝１からｄcまでのΠsign(vi)）がレジスタ４４１に格納された場合、制御部４１７から供給される制御信号D419は、「０」から「１」に変化する。
(Paisign from i = 1 to d c (v i)) multiplication result D441 with sign bit D432 is multiplied by the obtained from the decoding intermediate result D411 corresponding to all 1 across one line of the parity check
制御信号D419が「１」の場合、セレクタ４４２は、レジスタ４４１に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411kから求められた符号ビットD432が乗算された値D442（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）を選択し、１ビットの値D443としてレジスタ４４３に出力して格納させる。レジスタ４４３は、格納している値D443を、１ビットの値D444としてセレクタ４４２とEXOR回路４４５に供給する。制御信号D419が「０」の場合、セレクタ４４２は、レジスタ４４３から供給された値D444を選択し、レジスタ４４３に出力して再格納させる。即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411k（v）から求められた符号ビットD432が乗算されるまで、レジスタ４４３は、前回格納した値を、セレクタ４４２とEXOR回路４４５に供給する。
When the control signal D419 is “1”, the
一方、FIFOメモリ４４４は、レジスタ４４３から新たな値D444（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）がEXOR回路４４５に供給されるまでの間、符号ビットD432を遅延し、１ビットの値D445としてEXOR回路４４５に供給する。EXOR回路４４５は、レジスタ４４３から供給された値D444と、FIFOメモリ４４４から供給された値D445との排他的論理和を演算することにより、値D444を、値D445で除算し、１ビットの除算結果を除算値D446として出力する。即ち、EXOR回路４４５は、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411kから求められた符号ビットD432（sign(vi)）の乗算値を、検査行列Hの所定の１に対応する復号途中結果D411kから求められた符号ビットD432（sign(vi)）で除算して、その除算値（ｉ＝１からｉ＝ｄc−１までのΠsign(vi)）を除算値D446として出力する。
On the other hand,
計算器４１２kでは、LUT４３９から出力された５ビットの演算結果D440を下位５ビットとするとともに、EXOR回路４４５から出力された１ビットの除算値D446を最上位ビットとする合計６ビットが復号途中結果D412k（uj）として出力される。
In the
以上のように、計算器４１２kでは、式（７）と式（８）の演算が行われ、復号途中結果ujが求められる。
As described above, the
なお、図９の検査行列Hの行の重みの最大は９であるため、即ち、計算器４１２kに供給される復号途中結果D411k（v）と復号途中結果D413k（udv）の最大数は９であるため、計算器４１２kは、９個の復号途中結果D411kから求められる９個の演算結果D434（φ(|vi|)）を遅延させるFIFOメモリ４３８と、９個の符号ビットD432を遅延させるFIFOメモリ４４４を有している。行の重みが９未満の行のメッセージを計算するときには、FIFOメモリ４３８とFIFOメモリ４４４における遅延量が、その行の重みの値に減らされる。
Incidentally, since the maximum weight of the rows of the check matrix H of FIG. 9 is a 9, i.e., the
以上のように、図１２の計算器４１２kでは、FIFOメモリ４３８と４４４が、演算結果D434または符号ビットD432を格納することにより遅延を行うため、チェックノード次数（検査行列Hの行の重み）が大きい場合、FIFOメモリ４３８と４４４以外の演算を行う論理回路に比べて、FIFOメモリ４３８と４４４を構成するメモリの回路規模が膨大になる。
As described above, in the
例えば、各計算器４１２kのFIFOメモリ４３８と４４４がシフトレジスタを用いて構成される場合、FIFOメモリ４３８と４４４は、格納する演算結果D434または符号ビットD432のビット数分のフリップフロップを必要とし、回路規模が膨大になる。また、FIFOメモリ４３８と４４４が、FIFOやRAM（Random Access Memory）などのメモリマクロを用いて構成される場合、一般的に、小さいメモリマクロは、格納する演算結果D434または符号ビットD432のビット数に対して相対的に大きくなるため、回路規模が膨大になる。
For example, when the
図１３は、図１０の計算部４１５の計算器４１５kの構成例を示すブロック図である。
FIG. 13 is a block diagram illustrating a configuration example of the
なお、図１３では、計算部４１２による第１の演算の結果得られる各復号途中結果D412k（D414k）（uj）が符号ビットを合わせて合計６ビットに量子化されているものとして、計算器４１５kを表している。さらに、図１３の計算器４１５kには、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。
In FIG. 13, it is assumed that each decoding intermediate result D412 k (D414 k ) (u j ) obtained as a result of the first calculation by the
図１３の計算器４１５kは、制御部４１７から供給される制御信号D422に基づいて、受信用メモリ４１６から１つずつ読み込まれる受信データD417k（u0i）と、サイクリックシフト回路４１４から１つずつ読み込まれる復号途中結果D414k（uj）とを用いて、式（５）にしたがう第２の演算を行う。
The
即ち、計算器４１５kでは、サイクリックシフト回路４１４から、検査行列Hの各行の１に対応する６ビットの復号途中結果D414k（uj）が１つずつ読み込まれ、その復号途中結果D414が、加算器４７１に供給される。また、計算器４１５kでは、受信用メモリ４１６から６ビットの受信データD417kが１つずつ読み込まれ、加算器４７５に供給される。さらに、計算器４１５kには、制御部４１７から制御信号D422が供給され、その制御信号D422は、セレクタ４７３に供給される。
That is, the
加算器４７１は、復号途中結果D414k（uj）とレジスタ４７２に格納されている９ビットの値D471とを加算することにより、復号途中結果D414kを積算し、その結果得られる９ビットの積算値を、レジスタ４７２に再格納する。なお、検査行列Hの１列に亘る全ての１に対応する復号途中結果D414kが積算された場合、レジスタ４７２はリセットされる。
The
検査行列Hの１列に亘る復号途中結果D414kが１つずつ読み込まれ、レジスタ４７２に１列分の復号途中結果D414kが積算された値が格納された場合、制御部４１７から供給される制御信号D422は、「０」から「１」に変化する。例えば、列の重みが「５」である場合、制御信号D422は、１から４クロック目までは「０」となり、５クロック目では「１」となる。
When the decoding intermediate result D414 k over one column of the check matrix H is read one by one and the value obtained by integrating the decoding intermediate result D414 k for one column is stored in the
制御信号D422が「１」の場合、セレクタ４７３は、レジスタ４７２に格納されている値、即ち、検査行列Hの１列に亘る全ての枝からの復号途中結果D414k（uj）が積算された９ビットの値D471（ｊ＝１からｄVまでのΣuj)を選択し、レジスタ４７４に出力して格納させる。レジスタ４７４は、格納している値D471を、９ビットの値D472として、セレクタ４７３と加算器４７５に供給する。制御信号D422が「０」の場合、セレクタ４７３は、レジスタ４７４から供給された値D472を選択し、レジスタ４７４に出力し再格納させる。即ち、検査行列Hの１列に亘る全ての枝からの復号途中結果D414k（uj）が積算されるまで、レジスタ４７４は、前回積算された値を、セレクタ４７３と加算器４７５に供給する。
When the control signal D422 is “1”, the
加算器４７５は、９ビットの値D472と、受信用メモリ４１６から供給された６ビットの受信データD417kとを加算して、その結果得られる６ビットの値を復号途中結果D415k（v）として出力する。
The
以上のように、計算器４１５kでは、式（５）の演算が行われ、復号途中結果vが求められる。
As described above, the
なお、図９の検査行列Hの列の重みの最大は５であるため、即ち、計算器４１５kに供給される復号途中結果ujの最大数は５であるため、計算器４１５kは、６ビットの復号途中結果ujを最大５個加算する。従って、計算器４１５kの出力は、９ビットの値となっている。
Since the maximum column weight of the parity check matrix H in FIG. 9 is 5, that is, the maximum number of decoding intermediate results u j supplied to the
図１４は、図１０の復号途中結果格納用メモリ４１３の構成例を示すブロック図である。
FIG. 14 is a block diagram illustrating a configuration example of the decoding intermediate
復号途中結果格納用メモリ４１３は、スイッチ５０１と５０４、および２つのシングルポートRAMである復号途中結果格納用RAM５０２と５０３から構成される。
The decoding intermediate
この復号途中結果格納用メモリ４１３の各部について詳細に説明する前に、まず、復号途中結果格納用RAM５０２と５０３へのデータの格納方法について説明する。
Before describing each part of the decoding intermediate
復号途中結果格納用RAM５０２と５０３は、計算部４１２による第１の演算の結果得られ、スイッチ５０１を介して供給された６つの復号途中結果D412（D4121乃至D4126）（uj）を格納する。
The decoding intermediate result storage RAMs 502 and 503 store six decoding intermediate results D412 (D412 1 to D412 6 ) (u j ) obtained as a result of the first calculation by the
具体的には、復号途中結果格納用RAM５０２の第１アドレスから第９アドレスには、図９の検査行列Hの第１行目から第６行目までの１に対応する復号途中結果D412(D501)が、各行ともに横方向（列方向）に詰めた形に（０を無視した形で）格納される。 Specifically, the decoding intermediate result D412 (D501) corresponding to 1 from the first row to the sixth row of the parity check matrix H in FIG. ) Are stored in a form packed in the horizontal direction (column direction) for each row (ignoring 0).
即ち、第ｊ行第ｉ列を、(j,ｉ)と表すこととすると、復号途中結果格納用RAM５０２の第１アドレスには、図９の検査行列Hの構成行列である(1,1)から(6,6)の６×６の単位行列の１に対応するデータが、第２アドレスには、図９の検査行列Hの構成行列である(1,25)から(6,30)のシフト行列（６×６）の単位行列を右方向に５つだけサイクリックシフトしたシフト行列）の１に対応するデータが格納される。第３アドレスから第８アドレスも同様に図９の検査行列Hの構成行列と対応づけてデータが格納される。そして、第９アドレスには、検査行列Hの(1,102)から(6,108)のシフト行列（６×６の単位行列のうちの１行目の１を０に置き換えて１つだけ左方向にサイクリックシフトしたシフト行列）の１に対応するデータが格納される。ここで、図９の検査行列Hの(1,102)から(6,108)のシフト行列においては、１行目に１がないため、第９アドレスにはデータが格納されない。
That is, if the j-th row and the i-th column are represented as (j, i), the first address of the decoding intermediate
また、復号途中結果格納用RAM５０２の第１０アドレスから第１８アドレスには、図９の検査行列Hの第１３行目から第１８行目までの１に対応するデータが格納される。即ち、第１０アドレスには、検査行列Hの(13,7)から(18,12)の６×６の単位行列を右方向に５つだけサイクリックシフトした行列の１に対応するデータが格納され、第１１アドレスには、検査行列Hの(13,13)から（18,18）の和行列（６×６の単位行列と、６×６の単位行列を右方向に１つだけサイクリックシフトしたシフト行列との和である和行列）を構成するシフト行列の１に対応するデータが格納される。また、第１２アドレスには、検査行列Hの(13,13)から（18,18）の和行列を構成する単位行列の１に対応するデータが格納される。以下、第１３アドレスから第１８アドレスについても、検査行列Hに対応づけてデータが格納される。
Also, data corresponding to 1 from the 13th to the 18th rows of the parity check matrix H in FIG. 9 is stored in the 10th to 18th addresses of the decoding intermediate
即ち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、そのコンポーネントである１のうち１個以上が０になった準単位行列、または単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、またはシフト行列の１の位置に対応するデータ（単位行列、準単位行列、またはシフト行列に属する枝に対応するメッセージの復号途中結果D501）は、同一アドレスに格納される。 That is, for a configuration matrix with a weight of 2 or more, the configuration matrix is a P × P unit matrix with a weight of 1, a quasi-unit matrix with one or more of its components being 0, or a unit When the matrix or the quasi-unit matrix is expressed in the form of a plurality of shift matrices obtained by cyclic shift, the data corresponding to the position of the unit matrix, the quasi-unit matrix, or the shift matrix having a weight of 1 ( The decoding intermediate result D501) of the message corresponding to the branch belonging to the unit matrix, the quasi-unit matrix, or the shift matrix is stored at the same address.
同様に、復号途中結果格納用RAM５０２の第１９アドレスから第２７アドレスには、図９の検査行列Hに対応づけて、第２５行目から第３０行目までの１に対応するデータが格納される。即ち、復号途中結果格納用RAM５０２のワード数は、２７である。
Similarly, data corresponding to 1 from the 25th row to the 30th row is stored in the 19th to 27th addresses of the decoding intermediate
復号途中結果格納用RAM５０３の第１アドレスから第９アドレスには、図９の検査行列Hの第７行目から第１２行目までの１に対応する復号途中結果D412(D502)が、各行ともに横方向（列方向）に詰めた形に（０を無視した形で）格納される。
Decoding intermediate result D412 (D502) corresponding to 1 from the seventh to the twelfth rows of parity check matrix H of FIG. 9 is stored in each of the first to ninth addresses of decoding intermediate
即ち、復号途中結果格納用RAM５０３の第１アドレスには、検査行列Hの構成行列である(7,1)から(12,6)の和行列（６×６の単位行列を右方向に２つだけサイクリックシフトした第１のシフト行列と、右方向に４つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１に対応するデータが、第２アドレスには、検査行列Hの構成行列である(7,1)から(12,6)の和行列を構成する第２のシフト行列の１に対応するデータが格納される。以下、第３アドレスから第９アドレスも同様に検査行列Hの構成行列と対応づけてデータが格納される。
That is, at the first address of the decoding intermediate
同様に、復号途中結果格納用RAM５０３の第１０アドレスから第１８アドレスには、図９の検査行列Hの第１９行目から第２４行目までの１に対応するデータが、第１９アドレスから第２７アドレスには、検査行列Hの第３１行目から第３６行目までの1に対応するデータが、図９の検査行列Hに対応づけて格納される。即ち、復号途中結果格納用RAM５０３のワード数は、２７である。
Similarly, data corresponding to 1 from the 19th row to the 24th row of the parity check matrix H in FIG. 9 is stored in the decoding intermediate
上述したように、復号途中結果格納用RAM５０２と５０３のワード(word)数は、２７である。即ち、ワード数は、検査行列Hの行の重み(row weight)の９と行数の３６とを乗算し、その乗算結果(検査行列Hの１の数)を、同時に読み出す復号途中結果D413kの数の６で除算し、さらに、復号途中結果格納用メモリ４１３が有する復号途中結果格納用RAMの個数の２で除算した値となる。
As described above, the number of words in the decoding intermediate result storage RAMs 502 and 503 is 27. That is, the word number multiplies the 36 9 and rows of the weights of the rows of the check matrix H (row weight), the multiplication result (the number of 1 in the parity check matrix H), at the same time reads the decoding intermediate results D413 k Then, the result is divided by 2 of the number of decoding intermediate result storage RAMs included in the decoding intermediate
以下、図１４の復号途中結果格納用メモリ４１３の各部の動作について詳細に説明する。
Hereinafter, the operation of each part of the decoding intermediate
復号途中結果格納用メモリ４１３には、計算部４１２により第１の演算が行われる場合、計算部４１２から第１の演算の結果得られる６つの復号途中結果D412（uj）が供給され、その復号途中結果D412が復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３のうちの一方の所定のアドレスに書き込まれると同時に、他方から、前回の計算部４１２による第１の演算の結果得られた復号途中結果D412（uj）が読み出され、復号途中結果D413kとして計算部４１２に出力される。一方、計算部４１５により第２の演算が行われる場合、復号途中結果格納用メモリ４１３は、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３に書き込みを行わず、どちらか一方のRAMの所定のアドレスから復号途中結果D503またはD504を読み出して、復号途中結果D413としてサイクリックシフト回路４１４に供給する。
When the first calculation is performed by the
スイッチ５０１には、計算部４１２から６つの復号途中結果D412が供給されるとともに、その復号途中結果D412を書き込むメモリとして、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方の選択を表す制御信号D4201が制御部４１７から供給される。スイッチ５０１は、制御信号D4201に基づいて、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方を選択し、その選択した一方に、６つの復号途中結果D412を供給する。
The
復号途中結果格納用RAM５０２には、スイッチ５０１から６つの復号途中結果D412が、復号途中結果D501として供給されるとともに、制御部４１７からアドレスを表す制御信号D4202が供給される。復号途中結果格納用RAM５０２は、制御信号D4202が表すアドレスに既に格納されている前回の計算部４１２による第１の演算の結果得られた６つの復号途中結果D501を読み出し、復号途中結果D503としてスイッチ５０４に供給する。また、復号途中結果格納用RAM５０２は、制御信号D4202が表すアドレスに、スイッチ５０１から供給された６つの復号途中結果D501を格納する(書き込む)。
The decoding intermediate
復号途中結果格納用RAM５０３には、スイッチ５０１から６つの復号途中結果D412が、復号途中結果D502として供給されるとともに、制御部４１７からアドレスを表す制御信号D4203が供給される。復号途中結果格納用RAM５０３は、制御信号D4203が表すアドレスに既に格納されている前回の計算部４１２による第１の演算の結果得られた６つの復号途中結果D502を読み出し、復号途中結果D504としてスイッチ５０４に供給する。また、復号途中結果格納用RAM５０３は、制御信号D4203が表すアドレスに、スイッチ５０１から供給された６つの復号途中結果D502を格納する(書き込む)。
The decoding intermediate
スイッチ５０４には、復号途中結果格納用RAM５０２から復号途中結果D503が供給されるか、あるいは復号途中結果格納用RAM503から復号途中結果D504が供給される。また、制御部４１７から、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方の選択を表す制御信号D4204が供給される。スイッチ５０４は、制御信号D4204に基づいて、復号途中結果格納用RAM５０２または復号途中結果格納用RAM５０３の一方を選択し、その選択した一方から供給された６つの復号途中結果D503またはD504を、６つの復号途中結果D413として計算部４１２とサイクリックシフト回路４１４に供給する。
The
ところで、近年、連接符号の内符号の復号出力や繰り返し復号法の各繰り返しの出力を軟出力とすることで、シンボル誤り確率を小さくする研究がなされており、それに適した復号方法としてBCJRアルゴリズムが注目されている。 By the way, in recent years, studies have been made to reduce the symbol error probability by making the decoding output of the inner code of the concatenated code and the output of each repetition of the iterative decoding method soft, and the BCJR algorithm is suitable as a decoding method. Attention has been paid.
そこで、チェックノード演算を行う方法として、上述したGallagerにより提案されたLDPC符号の復号アルゴリズムではなく、検査行列Hの１行に対応するLDPC符号を１つのパリティ検査符号とみなして、そのパリティ検査符号の２つのステート(遷移状態)のトレリスに基づいて、Bahlらにより提案されたBCJRアルゴリズムを適用する方法が考案されている(例えば、非特許文献１参照)。 Therefore, as a method of performing the check node calculation, the LDPC code corresponding to one row of the check matrix H is regarded as one parity check code, not the LDPC code decoding algorithm proposed by Gallager, and the parity check code is used. A method of applying the BCJR algorithm proposed by Bahl et al. Has been devised based on the trellis of these two states (transition states) (see, for example, Non-Patent Document 1).
BCJRアルゴリズムにおいては、復号結果として各シンボルを出力するのではなく、各シンボルの尤度を出力することができる。即ち、軟出力（Soft-output）を行うことができる。 In the BCJR algorithm, instead of outputting each symbol as a decoding result, the likelihood of each symbol can be output. That is, soft output can be performed.
以下、BCJRアルゴリズムについて説明する。 Hereinafter, the BCJR algorithm will be described.
まず最初に、トレリス線図で表すことが可能な符号(以下、トレリス符号という)のＭ個のステートをｍ(=0,1,・・・,M-1)とし、時刻ｔのステートをＳtとする。また、時刻ｔにおける入力をｉt、出力をＸt、出力系列をＸt´ t（=Ｘt,Ｘt+1,・・・,Ｘt´）とする。このとき、時刻ｔにおける各ステート間の遷移確率ｐt（m|m´）は、以下の式（９）で表される。 First, M states of codes (hereinafter referred to as trellis codes) that can be represented by a trellis diagram are set to m (= 0, 1,..., M−1), and the state at time t is set to S. t . Further, it is assumed that the input at time t is i t , the output is X t , and the output series is X t ′ t (= X t , X t + 1 ,..., X t ′ ). At this time, the transition probability p t (m | m ′) between the states at time t is expressed by the following equation (9).
なお、Pr｛A|B｝は、Ｂが起こった条件のもとでのＡが起こる条件付き確率を表すものとする。また、トレリス符号化は、ステートS0（=0）から始まり、出力系列Ｘτ 1を出力して、ステートSτ（=0）で終了するものとする。 Note that P r {A | B} represents the conditional probability that A will occur under the condition where B occurs. Also, trellis coding starts from state S 0 (= 0), outputs an output sequence X τ 1 , and ends at state S τ (= 0).
トレリス符号化を行う符号化装置が出力する出力系列Ｘτ 1は、雑音のある無記憶通信路を介して、受信語Ｙτ 1（=Ｙt,Ｙt+1,・・・,Ｙt´）として、トレリス復号を行う復号装置で受信される。即ち、雑音のある無記憶通信路では、出力系列Ｘτ 1が入力され、受信語Ｙτ 1が復号装置に出力される。このとき、雑音のある無記憶通信路の遷移確率は、すべてのｔ（1≦t≦τ）について、以下の式（１０）を満たすＷによって定義される。 The output sequence X τ 1 output from the encoding device that performs trellis encoding is received via a noisy memoryless communication channel, and the received word Y τ 1 (= Y t , Y t + 1 ,..., Y t ′ ) Is received by a decoding device that performs trellis decoding. That is, in the no-memory channel with noise, the output sequence X τ 1 is input and the received word Y τ 1 is output to the decoding device. At this time, the transition probability of the no-memory channel with noise is defined by W satisfying the following expression (10) for all t (1 ≦ t ≦ τ).
いま、λtを以下の式（１１）で定義すると、λtは受信語Ｙτ 1が復号装置で受信されたときの、時刻ｔでの入力ｉtの尤度を表し、復号装置で復号結果として出力される軟出力となる。 Now, defining lambda t by the following equation (11), lambda t represents the likelihood of the input i t in the received word Y tau 1 is when it is received by the decoding apparatus, the time t, decoded by the decoding device The resulting soft output is obtained.
ここで、確率αt（ｍ）,βt（ｍ）、およびγt（ｍ´,ｍ,ｉ）を、以下の式（１２）乃至（１４）で定義する。 Here, the probabilities α t (m), β t (m), and γ t (m ′, m, i) are defined by the following equations (12) to (14).
なお、Pr｛A；B｝はＡとＢが共に起こる確率を表すものとする。 Note that P r {A; B} represents the probability that both A and B occur.
図１５に示すように、式（１２）で定義された確率αt-1（ｍ）は、トレリス符号化が開始されるときのステートS0（=0）から、復号装置で受信される受信語Ｙt 1を基に、時系列順に算出した時刻t-1における各ステートｍの通過確率を表している。 As shown in FIG. 15, the probability α t−1 (m) defined by Equation (12) is received from the state S 0 (= 0) when trellis coding is started and received by the decoding device. It represents the passing probability of each state m at time t−1 calculated in chronological order based on the word Y t 1 .
また、式（１３）で定義された確率βt（ｍ）は、トレリス符号化が終了するときのステートSτ（=0）から、復号装置で受信される受信語Ｙτ t+1を基に、時系列の逆順に算出した時刻ｔにおける各ステートｍの通過確率を表している。 Further, the probability β t (m) defined by the equation (13) is based on the received word Y τ t + 1 received by the decoding device from the state S τ (= 0) when the trellis encoding is completed. The passing probability of each state m at time t calculated in reverse order of the time series is shown.
さらに、式（１４）で定義された確率γt（ｍ´,ｍ,ｉ）は、時刻ｔにおける受信語Ｙtと入力ｉtの確率を基に算出した、時刻ｔにステートｍとｍ´間を遷移する各枝の出力の受信確率を表している。 Further, the formula (14) in a defined probability gamma t (m', m, i) is calculated based on the probability of the received word Y t and the input i t at time t, and state m at time t m' It represents the reception probability of the output of each branch that transitions between them.
ここで、確率αt（ｍ）,βt（ｍ）、およびγt（ｍ´,ｍ,ｉ）を用いると、軟出力λtは、以下の式（１５）で表される。 Here, when the probabilities α t (m), β t (m), and γ t (m ′, m, i) are used, the soft output λ t is expressed by the following equation (15).
また、確率αt（ｍ）,βt（ｍ）、およびγt（ｍ´,ｍ,ｉ）は、以下の式（１６）乃至（１８）でも表される。 Probabilities α t (m), β t (m), and γ t (m ′, m, i) are also expressed by the following equations (16) to (18).
従って、復号装置では、式（１５）乃至（１８）を用いて、軟出力λtを求めることができる。具体的には、まず最初に、復号装置は、受信語Ｙtを受信するごとに、式（１６）と式（１８）を用いて、確率γt（ｍ´,ｍ,ｉ）とαt（ｍ）を求める。そして、復号装置は、受信語Ｙτ 1をすべて受信した後、式（１７）を用いて、すべての時刻ｔ,ステートｍについて、確率βt（ｍ）を求める。最後に、復号装置は、式（１５）を用いて、軟出力λtを求める。以上のようにして、BCJRアルゴリズムでは、軟出力λtが求められる。 Therefore, in the decoding device, the soft output λ t can be obtained using the equations (15) to (18). Specifically, first, every time the received word Y t is received, the decoding device uses the equations (16) and (18) to calculate the probabilities γ t (m ′, m, i) and α t. Find (m). Then, after receiving all the received words Y τ 1 , the decoding apparatus obtains the probability β t (m) for all times t and states m using equation (17). Finally, the decoding apparatus obtains the soft output λ t using Equation (15). As described above, the soft output λ t is obtained in the BCJR algorithm.
次に、BCJRアルゴリズムを適用してチェックノード演算を行う方法について説明する。 Next, a method for performing a check node calculation by applying the BCJR algorithm will be described.
図１６は、符号長が７のパリティ検査符号のトレリスを示している。 FIG. 16 shows a trellis of a parity check code having a code length of 7.
図１６に示すように、トレリス符号化が開始されるときのステートS0は０である。また、トレリスの時刻ｔ（図１６の場合、ｔ=0,1,・・・,7）（トレリスセクション）に対応するパリティ検査符号の符号ビットが０である場合、ステートStは前のステートｍと同一のステートｍに留まり（St=St-1）、符号ビットが１である場合、ステートStは前のステートｍと異なるステートｍに遷移する（St≠St-1）。そして、最後のステートであるステートＳ7は０となる。即ち、パリティ検査符号の「１」の数は、偶数である。 As shown in FIG. 16, state S 0 is 0 when trellis encoding is started. If the sign bit of the parity check code corresponding to the trellis time t (in the case of FIG. 16, t = 0, 1,..., 7) (trellis section) is 0, the state St is the previous state. stays in m the same state m (S t = S t-1), if the sign bit is 1, the state S t is a transition to a different state m the previous state m (S t ≠ S t-1) . The state S 7 which is the last state is 0. That is, the number of parity check codes “1” is an even number.
図１６のトレリスでは、確率αtとβtは、上述した式（１２）と（１３）で表される。一方、パリティ検査符号のビットが１である確率とステートｍが遷移する確率が等しいので、確率γtは、以下の式（１９）で定義される。 In the trellis shown in FIG. 16, the probabilities α t and β t are expressed by the above-described equations (12) and (13). On the other hand, since the probability that the bit of the parity check code is 1 is equal to the probability that the state m transitions, the probability γ t is defined by the following equation (19).
従って、図１６のトレリスでは、上述した式（１２）、（１３）、および（１９）を用いて、軟出力λtを求めることができる。 Therefore, in the trellis shown in FIG. 16, the soft output λ t can be obtained using the above-described equations (12), (13), and (19).
ここで、Δαt,Δβt、Δγt、Δλt、およびＱを、確率αt,βt、およびγtの対数を用いて、以下の式（２０）乃至（２４）で定義する。 Here, Δα t , Δβ t , Δγ t , Δλ t , and Q are defined by the following equations (20) to (24) using the logarithms of the probabilities α t , β t , and γ t .
このとき、ΔαとΔβの更新式は、以下の式（２５）と（２６）で表される。 At this time, the update formulas of Δα and Δβ are expressed by the following formulas (25) and (26).
また、外部情報（Extrinsic Information）ΔλEtは以下の式（２７）で表される。 Further, extrinsic information Δλ Et is expressed by the following equation (27).
外部情報ΔλEtは、式（２４）のＱを再帰的に用いて以下の式（２８）で表すことができる。 The external information Δλ Et can be expressed by the following equation (28) by recursively using Q in the equation (24).
ここで、Ｑ(x,y)については、以下の式（２９）が成り立つ。 Here, for Q (x, y), the following equation (29) holds.
そこで、式（２８）のΔγ0,・・・, Δγt-1,Δγt+1,・・・,Δγτ―1をメッセージv1,・・・, vdc-1に、外部情報ΔλEtをメッセージujに置換し、置換後の式（２８）を、式（２９）を用いて変形すると、メッセージujは、以下の式（３０）で表される。 So, Δγ 0 of equation (28), ···, Δγ t -1, Δγ t + 1, ···, message v 1 the Δγ τ-1, ···, to v dc-1, external information Δλ When Et is replaced with the message u j and the replaced expression (28) is transformed using the expression (29), the message u j is expressed by the following expression (30).
なお、式（２４）のＱ(x,y)は式（３）のＲ(x,y)と等しいため、式（３０）は、上述した式（４）と等価である。従って、復号装置は、Δγtをメッセージviとするとともに、外部情報ΔλEtをメッセージujとして、式（２７）で表される外部情報ΔλEt(メッセージuj)の演算を行うことにより、BCJRアルゴリズムを用いて、チェックノード演算を行うことができる。 In addition, since Q (x, y) in Expression (24) is equal to R (x, y) in Expression (3), Expression (30) is equivalent to Expression (4) described above. Therefore, the decoding apparatus performs the calculation of the external information Δλ Et (message u j ) represented by the equation (27) using Δγ t as the message v i and the external information Δλ Et as the message u j , Check node operations can be performed using the BCJR algorithm.
次に、図１７を参照して、BCJRアルゴリズムを用いてチェックノード演算を行う復号装置６００について説明する。
Next, with reference to FIG. 17, a description will be given of a
図１７は、復号装置６００の構成の一例を示している。なお、図１０と同一のものには同一の符号を付してあり、説明は適宜省略する。
FIG. 17 shows an example of the configuration of the
図１７の復号装置６００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５1乃至計算器４１５6からなる計算部４１５、および受信用メモリ４１６が設けられている点で、図１０の復号装置４００と共通するが、６つの計算器６１１1乃至計算器６１１6からなる計算部６１１と制御部６１２が新たに設けられている点で、図１０の復号装置４００と異なっている。
Decoding device in FIG. 17 600, the decoding intermediate
計算部６１１は、６つの計算器６１１1乃至６１１6からなる。計算部６１１には、サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D4111乃至D4116（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回、計算器４１２1乃至４１２6による第１の演算の結果得られた６つの復号途中結果D413（D4131乃至D4136）（uj）が供給され、復号途中結果D411kと復号途中結果D413kが、計算器４１２1乃至４１２6にそれぞれ供給される。
The
また、計算部６１１には、制御部６１２から制御信号D611とD612が供給され、その制御信号D611とD612が、計算器６１１1乃至６１１6に供給される。なお、制御信号D611とD612は、６つの計算器６１１1乃至６１１6に共通の信号である。
The
各計算器６１１kは、復号途中結果D411kと復号途中結果D413kを用いて、BCJRアルゴリズムに基づく式（２５）乃至式（２７）にしたがうチェックノード演算と、式（８）の演算とからなる第３の演算を行い、復号途中結果D412（D4121乃至D4126）（uj）を求める。計算部６１１は、計算器６１１1乃至６１１6による演算の結果得られる検査行列Hの６つの１に対応する６つの復号途中結果D4121乃至D4126を、復号途中結果格納用メモリ４１３に供給する。
Each
制御部６１２は、制御信号D418をサイクリックシフト回路４１１に、制御信号D611とD612を計算部６１１に供給することにより、それぞれを制御する。また、制御部６１２は、制御信号D420を復号途中結果格納用メモリ４１３に、制御信号D421をサイクリックシフト回路４１４に、制御信号D422を計算部４１５にそれぞれ供給することにより、それぞれを制御する。
The
図１８は、図１７の計算部６１１の計算器６１１kの構成例を示すブロック図である。
FIG. 18 is a block diagram illustrating a configuration example of the
図１８の計算器６１１kは、制御部６１２から供給される制御信号D611に基づいて、復号途中結果格納用メモリ４１３から１つずつ読み込まれる、前回の計算部６１１による第１の演算の結果得られた復号途中結果D413k（udv）と、サイクリックシフト回路４１１から1つずつ読み込まれる復号途中結果D411k（v）とを用いて、式（２５）乃至式（２８）にしたがうチェックノード演算と、式（８）にしたがう演算とからなる第３の演算を行う。
The
即ち、計算器６１１kには、サイクリックシフト回路４１１から供給される６つの復号途中結果D4111乃至D4116(v)のうちの、１つの復号途中結果D411kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部６１１による演算の結果である６つの復号途中結果D4131乃至D4136（uj）のうちの、前回の計算部６１１による演算の結果である１つの復号途中結果D413kが供給され、その復号途中結果D411k（v）と６ビットの復号途中結果D413k（udv）が、減算器６３１に供給される。また、計算器６１１１kには、制御部６１２から制御信号D611とD612が供給され、その制御信号D611がセレクタ６３３と６４０に供給され、制御信号D612がセレクタ６３７に供給される。
In other words, the
減算器６３１は、復号途中結果D411k（v）から復号途中結果D413k（uj）を減算し、その減算値D621を出力する。即ち、減算器４３１は、式（８）にしたがって演算を行い、その演算の結果である減算値D621（vi）（Δγt）を出力する。減算器６３１により出力された減算値D621は、Ｑ演算回路６３２、セレクタ６３３、およびLIFO（Last In First Out）メモリ６３８に供給される。
Ｑ演算回路６３２は、減算器６３１からの減算値D621と、レジスタ６３４から供給される値D624（Δαt）とを用いて、式（２５）にしたがう演算（Ｑ（Δαt-1,Δγt-1））（以下、α演算という）を行い、その結果得られる演算結果D622(Δαt)をセレクタ６３３に供給する。
The
検査行列Hの1行に亘る復号途中結果D411kが１つ読み込まれ、最初の復号途中結果D411kの減算値D621が減算器６３１から出力される場合、制御部６１２から供給される制御信号D611は、０から１に変化する。例えば、行の重みが「６」である場合、制御信号D611は、１クロック目が、「１」となり、２乃至６クロック目では「０」となる。
When one decoding intermediate result D411 k over one row of the check matrix H is read and the subtraction value D621 of the first decoding intermediate result D411 k is output from the
制御信号D611が「１」の場合、セレクタ６３３は、減算器６３１からの減算値D621（Δγ1）を選択し、値D623（Δα1）として、レジスタ６３３に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６３３は、Ｑ演算回路６３２から供給された演算結果D622を選択し、値D623としてレジスタ６３４に出力して格納させる。
When the control signal D611 is “1”, the
レジスタ６３４は、セレクタ６３３からの値D623をＱ演算回路６３２とLIFOメモリ６３５に供給する。LIFOメモリ６３５は、例えば、シフトレジスタを用いて構成され、少なくともチェックノード次数（Check node degree）と量子化ビット数とを乗算した値分のフリップフロップを必要とする。
The
LIFOメモリ６３５は、レジスタ６３４からの値D623を記憶する。LIFOメモリ６３５は、既に記憶している、検査行列Hの１行に対応する値D623（同一のチェックノードに属する値D623）を、入力された順番とは逆の順番で最後に記憶されたものから順に、値D625としてＱ演算器６３６とセレクタ６３７に供給する。
The
Ｑ演算器６３６は、LIFOメモリ６３５からの値D625（Δγt）と、レジスタ６４１からの値D630と（Δβt-1）を用いて、式（２８）にしたがう演算（Ｑ（Δαt,Δβt+1））（以下、λE演算という）を行い、その演算の結果得られる演算結果D626（外部情報ΔλEt）をセレクタ６３７に供給する。
The
以上の処理と並行して、LIFOメモリ６３８は、減算器６３１からの減算値D621を記憶する。なお、LIFOメモリ６３８は、LIFOメモリ６３５と同様に、例えば、シフトレジスタを用いて構成され、少なくともチェックノード次数（Check node degree）と量子化ビット数とを乗算した値分のフリップフロップを必要とする。
In parallel with the above processing, the
LIFOメモリ６３８は、既に記憶している、検査行列Hの１行に対応する減算値D621を、入力された順番とは逆の順番で最後に記憶されたものから順に、値D627としてＱ演算器６３９とセレクタ６４０に供給する。
The
Ｑ演算回路６３９は、LIFOメモリ６３８から値D627（Δγt）と、レジスタ６４０から供給される値D630（Δβt+1）とを用いて、式（２６）にしたがう演算（Ｑ（Δβt+1,Δγt））（以下、β演算という）を行い、その結果得られる演算結果D628(Δβt)をセレクタ６４０に供給する。
The
制御信号D611が「１」の場合、即ち検査行列Hの1行に亘る復号途中結果D411kのうちの、最後に計算器６１１kに供給される復号途中結果D411kに対応する値D627がLIFOメモリ６３８から出力される場合、セレクタ６４０は、LIFOメモリ６３８からの値D627（Δγτ-1）を選択し、値D629（Δβτ-1）として、レジスタ６４１に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６４０は、Ｑ演算回路６３９から供給された演算結果D628を選択し、値D629としてレジスタ６４１に出力して格納させる。
When the control signal D611 is “1”, that is, the value D627 corresponding to the decoding intermediate result D411 k that is finally supplied to the
レジスタ６４１は、セレクタ６４０からの値D629を、値D630としてＱ演算回路６３６と６３９、並びにセレクタ６３７に供給する。
The
検査行列Hの1行に亘る復号途中結果D411が１つ供給され、最初の復号途中結果D411kに対応する値D630がレジスタ６４１から出力される場合、制御部６１２から供給される制御信号D612は、０から１に変化する。次に、検査行列Hの１行に亘る復号途中結果D411kが１つずつ供給され、最後の復号途中結果D411に対応する値D625がLIFOメモリ６３５から出力されるまで、制御信号D612は０となる。そして、最後の復号途中結果D411kに対応する値D625がLIFOメモリ６３５から出力される場合、制御信号D612は２となる。
When one decoding intermediate result D411 over one row of the check matrix H is supplied and the value D630 corresponding to the first decoding intermediate result D411 k is output from the
制御信号D612が「１」の場合、セレクタ６３７は、レジスタ６４１からの値D625（Δα1）を選択し、値D631（ΔλE1）として、レジスタ６４２に出力して格納させる。また、制御信号D612が「０」の場合、セレクタ６３７は、Ｑ演算回路６３２から供給された演算結果D626を選択し、値D631としてレジスタ６３４に出力して格納させる。さらに、制御信号D612が「２」の場合、セレクタ６３７は、LIFOメモリ６３５からの値D630（Δβτ―1）を選択し、値D631（ΔλEτ-1）として、レジスタ６４２に出力して格納させる。
When the control signal D612 is “1”, the
レジスタ６４２は、セレクタ６３７からの値D631（外部情報ΔλEt）を記憶する。レジスタ６４２は、既に記憶している値D631を、復号途中結果D412k（uj）として出力する。
The
以上のように、計算器６１１kでは、第３の演算が行われ、復号途中結果ujが求められる。
As described above, the
上述したように、図１８の計算器６１１kでは、LIFOメモリ６３５と６３８が、値D624または減算値D621を格納することにより入出力の順番を逆にするため、チェックノード次数が大きい場合、LIFOメモリ６３５と６３８以外の演算を行う論理回路に比べて、LIFOメモリ６３５と６３８を構成するメモリの回路規模が膨大になる。
As described above, in the
例えば、各計算器６１１kのLIFOメモリ６３５と６３８がシフトレジスタを用いて構成される場合、LIFOメモリ６３５と６３８は、格納する値D624または減算値D621のビット数分のフリップフロップを必要とし、回路規模が膨大になる。また、LIFOメモリ６３５と６３８が、LIFOやRAMなどのメモリマクロを用いて構成される場合、一般的に、小さいメモリマクロは、格納する値D624または減算値D621のビット数に対して相対的に大きくなるため、回路規模が膨大になる。
For example, if the
なお、上述した図１０と図１７は、復号装置の実装の例として、各ノードの演算を1つや全てでもない、ある数のノードの演算を同時に行う(partly parallel decoding)復号装置４００と６００であるが、その他各ノードの演算を１つずつ順次行うことによって、LDPC符号の復号を行う(full serial decoding)復号装置や、全ノードの演算を同時に行うことによって復号を行う(full parallel decoding)復号装置(非特許文献２)も提案されている。
Note that FIGS. 10 and 17 described above are examples of the implementation of the decoding apparatus, in which the
また、サムプロダクトアルゴリズムを近似して実装する方法なども提案されているが、この方法では、性能の劣化を招いてしまう。 Also, a method of approximating and implementing the sum product algorithm has been proposed, but this method causes performance degradation.
上述した図１０の復号装置４００では、各計算器４１２kは、２つのFIFOメモリ４３８と４４４から構成されるので、計算器４１２kの数に比例して、FIFOメモリ４３８と４４４の数が多くなる。その結果、計算部４１２のメモリの回路規模が大きくなり、復号装置４００全体の回路規模が大きくなる。
In the
同様に、図１７の復号装置６００では、各計算器６１１kが、２つのLIFOメモリ６３５と６３８から構成されるので、計算器６１１kの数に比例して、計算部６１１のメモリの回路規模が大きくなり、復号装置６００全体の回路規模が大きくなる。
Similarly, in the
本発明は、このような状況に鑑みてなされたものであり、LDPC符号の復号性能を損なうことなく、復号装置の回路規模の削減を行うことができるようにするものである。 The present invention has been made in view of such circumstances, and is intended to reduce the circuit scale of a decoding device without impairing the decoding performance of an LDPC code.
本発明の一側面の復号装置は、LDPC(Low Density Parity Check)符号の復号装置であって、前記LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段を備え、前記演算手段は、複数のデータを積算し、前記複数のデータの積算値から、前記複数のデータそれぞれを減算する演算を含むチェックノードの演算を行う前記P個の演算器と、前記積算値から減算する前記複数のデータを記憶する、ビット幅が、前記データの量子化幅のP倍で、ワード数が前記LDPC符号の検査行列の行の重みに等しい１個の遅延用の記憶手段とを備え、前記演算器は、前記記憶手段を用いて、前記複数のデータの積算値から、前記記憶手段で遅延された前記複数のデータそれぞれを減算する復号装置である。A decoding device according to an aspect of the present invention is a decoding device for an LDPC (Low Density Parity Check) code, and includes a calculation unit that simultaneously performs P (integer greater than 1) operations for decoding the LDPC code. The computing means integrates a plurality of data, the P computing units for computing a check node including a computation for subtracting each of the plurality of data from an integrated value of the plurality of data, and the integrated value Storing a plurality of data to be subtracted from, a delay storage unit having a bit width P times the quantization width of the data and a number of words equal to a row weight of the parity check matrix of the LDPC code; The arithmetic unit is a decoding device that subtracts each of the plurality of data delayed by the storage means from an integrated value of the plurality of data using the storage means.
本発明の一側面の復号方法は、LDPC(Low Density Parity Check)符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段を備え、前記演算手段は、複数のデータを積算し、前記複数のデータの積算値から、前記複数のデータそれぞれを減算する演算を含むチェックノードの演算を行う前記P個の演算器と、前記積算値から減算する前記複数のデータを記憶する、ビット幅が、前記データの量子化幅のP倍で、ワード数が前記LDPC符号の検査行列の行の重みに等しい１個の遅延用の記憶手段とを備えるLDPC符号の復号装置の前記演算器が、前記記憶手段を用いて、前記複数のデータの積算値から、前記記憶手段で遅延された前記複数のデータそれぞれを減算するステップを含む復号方法である。 A decoding method according to an aspect of the present invention includes calculation means for simultaneously performing P (integer greater than 1) calculations for decoding LDPC (Low Density Parity Check) codes, and the calculation means includes a plurality of data sets. The P computing units that perform a check node operation including an operation of performing integration and subtracting each of the plurality of data from the integrated value of the plurality of data, and the plurality of data to be subtracted from the integrated value are stored. The operation of an LDPC code decoding device comprising: one storage means for delay, the bit width of which is P times the quantization width of the data and the number of words is equal to the row weight of the parity check matrix of the LDPC code The decoding method includes a step of subtracting each of the plurality of data delayed by the storage means from an integrated value of the plurality of data using the storage means .
本発明の一側面においては、ビット幅が、前記データの量子化幅のP倍で、ワード数が前記LDPC符号の検査行列の行の重みに等しい１個の遅延用の記憶手段において、前記積算値から減算する前記複数のデータが記憶される。そして、前記演算器において、前記記憶手段を用いて、前記複数のデータの積算値から、前記記憶手段で遅延された前記複数のデータそれぞれが減算される。In one aspect of the present invention, in the one storage unit for delay, the bit width is P times the quantization width of the data and the number of words is equal to a row weight of the parity check matrix of the LDPC code. The plurality of data to be subtracted from the value is stored. In the computing unit, each of the plurality of data delayed by the storage means is subtracted from the integrated value of the plurality of data using the storage means.
本発明の一側面によれば、LDPC符号の復号性能を損なうことなく、復号装置の回路規模の削減を行うことができる。 According to one aspect of the present invention, it is possible to reduce the circuit scale of a decoding device without impairing the decoding performance of an LDPC code.
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.
図１９は、本発明の一実施の形態の、LDPC符号を復号する復号装置８００の第１の構成例を示している。なお、図中、図１０の復号装置４００と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
FIG. 19 illustrates a first configuration example of a
図１９の復号装置８００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５1乃至計算器４１５6からなる計算部４１５、受信用メモリ４１６、および制御部４１７が設けられている点で、図１０の復号装置４００と共通するが、計算部４１２に代えて計算部８１１が設けられている点で、図１０の復号装置４００と相違している。
Decoding apparatus of FIG. 19 800, the decoding intermediate
ここで、図１９の復号装置８００では、例えば、前述の図９に示した検査行列Hで表されるLDPC符号（符号化率2/3、符号長108）の復号が行われることとする。後述する図２７の復号装置８００においても同様である。
Here, in
図１９の復号装置８００では、計算部８１１が第１の演算を６個ずつ行い、計算部４１５が第２の演算を６個ずつ行い、これらの第１の演算と第２の演算とが交互に行われることによって、LDPC符号が復号される。
In the
即ち、受信用メモリ４１６には、LDPC符号の受信値U0が受信され、受信データD416（u0i）が供給されて、記憶される。そして、受信用メモリ４１６は、既に記憶している受信データD416から、第２の演算に必要となる順に６つの受信データD416を読み出し、受信データD4171乃至D4176（D417）として計算部４１５に供給する。
That is, the reception value U 0 of the LDPC code is received in the
そして、計算部４１５は、LDPC符号の復号のための第２の演算を行う。
Then, the
即ち、復号途中結果格納用メモリ４１３には、後述する計算部８１１による第１の演算の結果としての復号途中結果D4121乃至D4126（uj）が格納されており、復号途中結果格納用メモリ４１３は、既に格納してある復号途中結果D412のうち、６つの復号途中結果D4121乃至D4126を、復号途中結果D4131乃至D4136として、サイクリックシフト回路４１４と計算部８１１に供給する。
That is, the decoding intermediate
サイクリックシフト回路４１４は、制御部４１７からの制御信号D421に基づき、復号途中結果D4131乃至D4136をサイクリックシフトし、その結果を復号途中結果D4141乃至D4146として計算部４１５に供給する。さらに、計算部４１５には、制御部４１７から制御信号D422が供給されるとともに、受信用メモリ４１６から６つの受信データD4171乃至D4176が供給される。
The
計算器４１５は、計算器４１５1乃至４１５6から構成され、各計算器４１５kは前述の図１３に示したように構成されている。各計算器４１５kは、制御信号D422に基づき、サイクリックシフト回路４１４から供給される復号途中結果D414k（uj）と、受信用メモリ４１６から供給される受信データD417k（u0i）とを用い、式（５）にしたがって第２の演算を行う。そして、各計算器４１５kは、第２の演算の結果得られる復号途中結果D415k（v）を、復号途中結果格納用メモリ４１０に供給する。
The
復号途中結果格納用メモリ４１０は、計算部４１５から供給される、６つの第２の演算の結果である復号途中結果D4151乃至D4156（D415）（v）を格納していく。そして、復号途中結果格納用メモリ４１０は、既に格納してある復号途中結果D415から、６つの復号途中結果D415を、復号途中結果D410として読み出し、サイクリックシフト回路４１１に供給する。サイクリックシフト回路４１１は、制御部４１７から供給される制御信号D418に基づき、６つの復号途中結果D410をサイクリックシフトし、その結果を復号途中結果D4111乃至D4116として計算部８１１に供給する。
The decoding intermediate
計算部８１１は、LDPC符号の復号のための第１の演算を行う。
The
即ち、計算部８１１は、制御部４１７から供給される制御信号D419に基づき、サイクリックシフト回路４１１から供給される６つの復号途中結果D4111乃至D4116（v）と、復号途中結果格納用メモリ４１３から供給される、前回の計算部８１１による第１の演算の結果得られた復号途中結果D4131乃至D4136とを用いて、式（７）と式（８）にしたがって第１の演算を行い、その第１の演算によって求められた６つの復号途中結果D4121乃至D4126（uj）を、復号途中結果格納用メモリ４１３に供給する。
That is, the
復号途中結果格納用メモリ４１３は、計算部８１１から供給される復号途中結果D4121乃至D4126を格納していく。そして、復号途中結果格納用メモリ４１３に記憶された復号途中結果D412は、上述したように復号途中結果D4131乃至D4136として読み出され、サイクリックシフト回路４１４と計算部８１１に供給される。
The decoding intermediate
図２０は、図１９の計算部８１１の詳細構成例を示すブロック図である。
FIG. 20 is a block diagram illustrating a detailed configuration example of the
図２０の計算部８１１は、６つの計算器８２１1乃至８２１6とFIFOメモリ８２２から構成される。
図２０の計算部８１１は、６つの復号途中結果D411乃至D4116と６つの復号途中結果D4131乃至D4136とを用いて第１の演算を行う点で、前述の図１１の計算部４１２と共通するが、各計算器４１２1乃至４１２6ごとに設けられるFIFOメモリ４３８と４４４の代わりに、６つの計算器８２１1乃至８２１6に共通の１つのFIFOメモリ８２２が新たに設けられている点で、図１１の計算部４１２と異なっている。
The
即ち、計算部８１１には、サイクリックシフト回路４１１から６つの６ビットの復号途中結果D4111乃至D4116が供給されるとともに、復号途中結果格納用メモリ４１３から６つの６ビットの復号途中結果D4131乃至D4136が供給され、それぞれ、計算器８２１1乃至８２１6に１つずつ供給される。また、計算部８１１には、制御部４１７から1ビットの制御信号D419が供給され、計算器８２１1乃至８２１6に供給される。
That is, six 6-bit decoding intermediate results D411 1 to D411 6 are supplied from the
各計算器８２１kは、積算前演算器８３１k、積算器８３２k、および積算後演算器８３３kから構成される。
Each
積算前演算器８３１kは、６ビットの復号途中結果D411kとD413kを用いて、式（８）の演算とφ(|vi|)の演算（以下、積算前演算という）を行う。そして、積算前演算器８３１kは、積算前演算の結果得られる６ビットの演算結果D831k（φ(|vi|)）をFIFOメモリ８２２に供給するとともに、積算部８３３kに供給する。
The
積算器８３２kは、積算前演算器８３１kからの演算結果D831kを用いて、制御信号D419に基づいて、ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)の演算と、ｉ＝１からｉ＝ｄcまでのΠsign(vi)の演算（以下、積算演算という）を行う。積算器８３２kは、積算演算のｉ＝１からｉ＝ｄcまでのΣφ(|vi|)の演算の結果得られる９ビットの値D437k（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）と、ｉ＝１からｉ＝ｄcまでのΠsign(vi)の演算の結果得られる５ビットの値D438k（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）とを、積算後演算器８３３kに供給する。
Integrator 832 k, using the calculation results D831 k from the
積算後演算器８３３kは、積算器８３２kからの値D437k（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）と値D438k（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）、並びにFIFOメモリ８２２からの６ビットの演算結果D832kを用いて、ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)に対する、式（７）におけるφ-1（Σφ(|vi|)）の演算と、ｉ＝１からｉ＝ｄc−１までのΠsign(vi)の演算（以下、積算後演算という）を行う。そして、積算後演算器８３３kは、積算後演算の結果得られる復号途中結果D412k（uj）を出力する。
Integrated after calculator 833 k is, (Sigma] [phi of i = 1 through i = d c (| v i |)) value D437 k from multiplier 832 k from the value D438 k (i = 1 to i = d c Πsign (v i )) and the 6-bit calculation result D832 k from the
FIFOメモリ８２２は、例えば、RAMなどのメモリマクロから構成される。FIFOメモリ８２２のビット幅は、量子化ビット数と、積算前演算器８３１kから供給される演算結果D831kの数である６とを乗算した値であり、ワード数は、チェックノード次数である。
The
FIFOメモリ８２２は、６つの積算前演算器８３１1乃至８３１6からそれぞれ供給される６ビットの６つの演算結果D8311乃至D8316、即ち計３６ビットの演算結果D8311乃至D8316を格納し、９クロック分遅延する。そして、FIFOメモリ８２２は、既に格納されている計３６ビットの演算結果D8311乃至D8316を、演算結果D8321乃至D8326として読み出し、６ビットの演算結果D832kを１つずつ積算後演算器８３３1乃至８３３6に供給する。
The
以上のように、計算部４１２kでは、式（７）と式（８）にしたがう第１の演算が行われ、復号途中結果ujが求められる。
As described above, the
図２０の計算部８１１では、計算器８２１1乃至８２１6に共通のFIFOメモリ８２２が設けられるので、計算器４１２1乃至４１２6のそれぞれにFIFOメモリ４３８と４４４が設けられる図１２の計算部４１２に比べて、計算部８１１の回路規模を小さくすることができる。
In the
即ち、一般的に、RAMなどのメモリマクロは、同一のビット数とワード数で構成される場合、それを構成するメモリマクロの数が少ないほど、回路規模は小さくなる。従って、復号装置８００の計算部８１１において、６つのFIFOメモリ４３８と４４４に代えて、共通の１つのFIFOメモリ８２２を設けることにより、復号装置８００の復号性能を損なうことなく、回路規模を削減することができる。
That is, generally, when a memory macro such as a RAM is configured with the same number of bits and the same number of words, the smaller the number of memory macros constituting the memory macro, the smaller the circuit scale. Therefore, in the
なお、６つのFIFOメモリ４３８または４４４のビット数またはワード数が多く、６つのFIFOメモリ４３８と４４４を、共通の１つのFIFOメモリ８２２で構成させることができない場合、１つではなく、計算器８２１kの数である６よりも少ない複数のFIFOメモリ８２２で構成させるようにしてもよい。
Note that when the number of bits or words of the six
ここで、図２１を参照して、図２０の計算器８２１kと、前述の図１２の計算器４１２kとの関係を説明する。
Here, the relationship between the
図２１は、前述の図１２と同一の図である。 FIG. 21 is the same diagram as FIG.
図２１に示すように、復号途中結果D411kが入力されてから、FIFOメモリ４３８と４４４に演算結果D434または符号ビットD432が供給されるまでの積算前演算を行うブロックＡが、積算前演算器８３１kに対応している。
As shown in FIG. 21, a block A that performs pre-integration computation after the decoding intermediate result D411 k is input until the computation results D434 or the sign bit D432 is supplied to the
また、FIFOメモリ４３８による遅延と並行してｉ＝１からｉ＝ｄcまでのΣφ(|vi|)の演算を行うブロックＢ１と、FIFOメモリ４４４による遅延と並行してｉ＝１からｉ＝ｄcまでのΠsign(vi)の演算を行うブロックＢ２が、積算器８３２kに対応している。即ち、積算演算を行うブロックＢ１とＢ２が、積算器８３２kに対応している。
Further, Sigma] [phi of in parallel with the delay due to the
さらに、FIFOメモリ４３８と４４４により遅延された値D438またはD445が出力されてから積算後演算を行うブロックＣが、積算後演算器８３３kに対応している。
Further, a block C that performs post-integration computation after the value D438 or D445 delayed by the
即ち、積算前演算器８３１kは、図２２に示すように構成される。なお、図１２と同一のものには、同一の符号を付してあり、説明は適宜省略する。このことは、後述する図２３と図２４においても同様である。
That is, the
図２２の積算前演算器８３１kは、減算器４３１とLUT４３２から構成される。
The
減算器４３１は、式（８）にしたがって、９ビットの復号途中結果D411k（v）から６ビットの復号途中結果D413k（uj）を減算し、その６ビットの減算値D431（vi）を出力する。
減算器４３１により出力された６ビットの減算値D431のうち、下位５ビットの絶対値D433（|vi|）がLUT４３２に供給される。
Of the 6-bit subtraction value D431 output by the
LUT４３２は、絶対値D433(|vi|)に対して、式（７）におけるφ(|vi|)の演算を行った５ビットの演算結果D434（φ(|vi|)）を読み出し、出力する。
The
これにより、LUT４３２により出力された５ビットの演算結果D434を下位５ビットとするとともに、減算器４３１から出力された減算値D431のうちの、最上位ビットの正負を示す符号ビットD432（sign（vi））を最上位ビットとする合計６ビットが、積算前演算の演算結果D831k（φ(|vi|)×sign（vi））として出力される。
As a result, the 5-bit calculation result D434 output from the
また、積算器８３２kは、図２３に示すように構成される。 Further, the integrator 832 k is configured as shown in FIG.
図２３の積算器８３２kは、レジスタ４３４、セレクタ４３５、レジスタ４３６、レジスタ４４１、セレクタ４４３、レジスタ４４３、加算器８５１、およびEXOR回路８５２から構成される。
Multiplier 832 k in FIG. 23 is comprised of a
積算器８３２kには、積算前演算器８３１kから６ビットの演算結果D831k（φ(|vi|)×sign（vi））が供給される。そして、６ビットの演算結果D831kのうち下位５ビットが、演算結果D851（φ(|vi|)）として、加算器８５１に供給され、最上位ビットの符号ビットが、符号ビットD852（sign（vi））としてEXOR回路８５２に供給される。即ち、演算結果D851は、演算結果D434と同一であり、符号ビットD852は符号ビットD432と同一である。
The accumulator 832 k is supplied with a 6-bit calculation result D831 k (φ (| v i |) × sign (v i )) from the
また、積算器８３２kには、制御部４１７から制御信号D419が供給され、セレクタ４３５と４４２に供給される。
The integrator 832 k is supplied with a control signal D419 from the
加算器８５１は、図１２の加算器４３３と同様に、５ビットの演算結果D851（φ(|vi|)）とレジスタ４３４に格納されている９ビットの値D435とを加算することにより、演算結果D851を積算し、その結果得られる９ビットの積算値をレジスタ４３４に再格納する。
The
制御信号D419が「１」である場合、セレクタ４３５は、レジスタ４３４に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411k（v）から求められたφ(|vi|)が積算された９ビットの値D435（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）を選択し、値D436として、レジスタ４３６に出力して格納させる。
When the control signal D419 is “1”, the
制御信号D419が「０」の場合、セレクタ４３５は、レジスタ４３６から供給された値D437を選択し、レジスタ４３６に出力して再格納させる。レジスタ４３６は、格納している値D436を、９ビットの値D437として、セレクタ４３５と積算後演算器８３３kに供給する。
When the control signal D419 is “0”, the
以上の処理と並行して、EXOR回路８５２は、図１０のEXOR回路４４０と同様に、レジスタ４４１に格納されている１ビットの値D442と符号ビットD852との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D441をレジスタ４４１に再格納する。
In parallel with the above processing, the
制御信号D419が「１」の場合、セレクタ４４２は、レジスタ４４１に格納されている値、即ち、検査行列Hの1行に亘る全ての１に対応する復号途中結果D411kから求められた符号ビットD432が乗算された値D442（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）を選択し、１ビットの値D443としてレジスタ４４３に出力して格納させる。
When the control signal D419 is “1”, the
制御信号D419が「０」の場合、セレクタ４４２は、レジスタ４４３から供給された値D444を選択し、レジスタ４４３に出力して再格納させる。レジスタ４４３は、格納している値D443を、１ビットの値D444としてセレクタ４４２と積算後演算器８３３kに供給する。
When the control signal D419 is “0”, the
さらに、積算後演算器８３３kは、図２４に示すようになる。 Further, the post-integration computing unit 833 k is as shown in FIG.
図２４の積算後演算器８３３kは、LUT４３９、減算器８７１、およびEXOR回路８７２から構成される。
The post-integration computing unit 833 k in FIG. 24 includes an
減算器８７１は、図１２の減算器４３７と同様に構成される。減算器８７１には、積算器８３２kから供給される値D437と、FIFOメモリ８２２から供給される演算結果D832k（φ(|vi|)×sign（vi））のうちの下位５ビットである値D871（φ(|vi|)）とが供給される。減算器８７１は、値D437（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）から演算結果D871を減算し、その減算結果を、５ビットの減算値D439（ｉ＝１からｉ＝ｄc-1までのΣφ(|vi|)）としてLUT４３９に供給する。
The
LUT４３９は、減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、式（７）におけるφ-1（Σφ(|vi|)）の演算を行った５ビットの演算結果D440（φ-1(Σφ(|vi|)))を出力する。
The
EXOR回路８７２は、図１０のEXOR回路４４５と同様に構成される。EXOR回路８７２には、FIFOメモリ８２２から演算結果D832kのうちの最上位である符号ビットD872（sign（vi））が供給されるとともに、積算器８３２1から値D444が供給される。EXOR回路８７２は、符号ビットD872と値D444との排他的論理和を演算することにより、値D444を、符号ビットD872で除算し、１ビットの除算結果を除算値D446（ｉ＝１からｉ＝ｄc−１までのΠsign(vi)）として出力する。
The
以上により、LUT４３９から出力された５ビットの演算結果D440を下位５ビットとするとともに、EXOR回路４４５から出力された１ビットの除算値D446を最上位ビットとする合計６ビットが復号途中結果D412k（uj）として出力される。
As described above, the 5-bit operation result D440 output from the
図２５は、図１９の復号装置８００の復号処理を説明するフローチャートである。この処理は、例えば、受信用メモリ４１６に復号すべき受信データD416が格納されたとき、開始される。
FIG. 25 is a flowchart for explaining the decoding process of the
ステップＳ５０において、サイクリックシフト回路４１４は、復号途中結果格納用メモリ４１３から供給された後述するステップＳ５６で格納される６つの復号途中結果D413（uj）を、サイクリックシフトし、計算部４１５に供給する。
In step S50, the
具体的には、サイクリックシフト回路４１４には、復号途中結果格納用メモリ４１３から６つの復号途中結果D4131乃至D4136が供給されるとともに、制御部４１７から、その復号途中結果D413に対応する検査行列の１が検査行列において元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D421が供給される。サイクリックシフト回路４１４は、制御信号D421を元に、６つの復号途中結果D4131乃至D4136をサイクリックシフトし（並べ替え）、その結果を復号途中結果D4141乃至D4146として、計算部４１５に供給する。
Specifically, the
なお、受信用メモリ４１６から供給された受信データD417に対して、まだ第１の演算が行われておらず、復号途中結果格納用メモリ４１３に復号途中結果D412が格納されていない場合、計算部４１５は、復号途中結果ujを初期値に設定する。
If the first calculation has not yet been performed on the reception data D417 supplied from the
ステップＳ５０の処理後は、ステップＳ５１に進み、計算部４１５は、第２の演算を行い、その演算の結果である復号途中結果D4151乃至D4156を復号途中結果格納用メモリ４１０に供給する。
After the processing of step S50, the process proceeds to step S51, where the
具体的には、計算部４１５には、ステップＳ５０でサイクリックシフト回路４１４から６つの復号途中結果D4141乃至D4146が供給されるとともに、受信データ用メモリ４１６から６つの受信データD4171乃至D4176が供給され、復号途中結果D4151乃至D4156と受信データD4171乃至D4176が、計算部４１５の計算器４１５1乃至４１５6それぞれに１つずつ供給される。さらに、計算部４１５には、制御部４１７から制御信号D422が供給され、その制御信号D422が計算器４１５1乃至４１５6に供給される。
Specifically, the
各計算器４１５kは、復号途中結果D414kと受信データD417kを用いて、制御信号D422に基づいて、式（５）にしたがう第２の演算を行い、その演算の結果得られる検査行列の列に対応する復号途中結果D415k(v)を復号途中結果格納用メモリ４１０に供給する。
Each
ステップＳ５１の処理後は、ステップＳ５２に進み、復号途中結果格納用メモリ４１０は、ステップＳ５１で計算部４１５から供給された６つの復号途中結果D4151乃至D4156を、同一アドレスに格納し、ステップＳ５３に進む。
After the process of step S51, the process proceeds to step S52, and the decoding intermediate
ステップＳ５３において、制御部４１７は、計算部４１５により、検査行列の列に対応する全ての復号途中結果D415が演算されたかどうかを判定し、全ての復号途中結果D415が演算されていないと判定した場合、ステップＳ５０に戻り、上述した処理を繰り返す。
In step S53, the
一方、ステップＳ５３において、制御部４１７は、計算部４１５により、検査行列の列に対応する全ての復号途中結果D415が演算されたと判定した場合、ステップＳ５４に進み、サイクリックシフト回路４１１は、復号途中結果格納用メモリ４１０から供給される復号途中結果D410(v)をサイクリックシフトする。
On the other hand, in step S53, when the
具体的には、サイクリックシフト回路４１１には、復号途中結果格納用メモリ４１０から６つの復号途中結果D410が供給されるとともに、制御部４１７から、その復号途中結果D410に対応する検査行列の１が検査行列において元となる単位行列などを幾つサイクリックシフトしたものであるかの情報（Matrixデータ）を表す制御信号D418が供給される。サイクリックシフト回路４１１は、制御信号D418を元に、６つの復号途中結果D410をサイクリックシフトし（並べ替え）、その結果を復号途中結果D4111乃至D4116として、計算部８１１に供給する。
Specifically, the
ステップＳ５４の処理後は、ステップＳ５５に進み、計算部８１１は、６個の第１の演算を同時に行い、その演算結果である復号途中結果D4121乃至D4126を復号途中結果格納用メモリ４１３に供給する。なお、この第１の演算の処理の詳細については、図２６を参照して後述する。
After the process of step S54, the process proceeds to step S55, where the
ステップＳ５５の処理後は、ステップＳ５６に進み、復号途中結果格納用メモリ４１３は、ステップＳ５５で計算部４１２から供給された６つの復号途中結果D4121乃至D4126を、同一のアドレスに格納し、ステップＳ５７に進む。
After the process of step S55, the process proceeds to step S56, and the decoding intermediate
ステップＳ５７において、制御部４１７は、計算部４１２により、検査行列の全ての1に対応する復号途中結果D412が演算されたかどうかを判定し、全ての復号途中結果D412が演算されていないと判定した場合、ステップＳ５４に戻り、上述した処理を繰り返す。
In step S57, the
一方、ステップＳ５７において、制御部４１７は、計算部４１２により、全ての１に対応する復号途中結果D412が演算されたと判定した場合、処理を終了する。
On the other hand, when the
なお、復号装置４００は、復号回数だけ図２５の復号処理を繰り返し行ない、最後の第２の演算の結果得られる復号途中結果D415が、最終的な復号結果として出力される。
Note that the
図２６は、図２５のステップＳ５５の第１の演算処理を説明するフローチャートである。なお、この第１の演算処理は、各計算器８１２kごとに行われる。 FIG. 26 is a flowchart for describing the first calculation process in step S55 of FIG. This first calculation process is performed for each calculator 812 k .
ステップＳ６１において、図２５のステップＳ５４でサイクリックシフト回路４１１から供給される復号途中結果D411k(v)と、図２５のステップＳ５６で既に格納された前回の計算部８１１による第１の演算の結果得られた復号途中結果D413k（uj)とを用いて、積算前演算を行い、その結果得られる演算結果D831kを共通のFIFOメモリ８２２と積算器８３２に供給する。
In step S61, the decoding intermediate result D411 k (v) supplied from the
ステップＳ６１の処理後は、ステップＳ６２に進み、FIFOメモリ８２２は、ステップＳ６１で供給される演算結果D831kを格納し、９クロック分の遅延を行うとともに、積算器８３２kは、制御部４１７からの制御信号D419と演算結果D831kを用いて、積算演算を行い、その結果得られる値D437kとD444kを積算後演算器８３３kに供給する。
After the processing of step S61, the process proceeds to step S62, and the
ステップＳ６３の処理後は、ステップＳ６４に進み、積算後演算器８３３kは、ステップＳ６２で供給される値D437とD444、並びにFIFOメモリ８２２から供給される演算結果D832k（D831k）を用いて、積算後演算を行い、その演算の結果得られる復号途中結果D412k（uj）を復号途中結果格納用メモリ４１３に供給して、処理を終了する。
After the process at step S63, the process proceeds to step S64, the integrated post calculator 833 k is step S62 supplied values D437 and at D444, and by using the calculation result D832 k (D831 k) supplied from the
図２７は、本発明の一実施の形態の、LDPC符号を復号する復号装置８００の第２の構成例を示している。なお、図中、図１７の復号装置６００と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
FIG. 27 illustrates a second configuration example of a
図２７の復号装置８００は、復号途中結果格納用メモリ４１０、サイクリックシフト回路４１１、復号途中結果格納用メモリ４１３、サイクリックシフト回路４１４、６つの計算器４１５1乃至計算器４１５6からなる計算部４１５、受信用メモリ４１６、および制御部６１２が設けられている点で、図１７の復号装置６００と共通するが、計算部６１１に代えて計算部1001が新たに設けられている点で、図１７の復号装置６００と相違している。
Decoding apparatus of FIG. 27 800, the decoding intermediate
図２７の復号装置８００では、計算部1001がBCJRアルゴリズムに基づいて、第３の演算を６個ずつ行い、計算部４１５が第２の演算を６個ずつ行い、これらの第３の演算と第２の演算とが交互に行われることによって、LDPC符号が復号される。
In the
即ち、計算部1001には、LDPC符号の復号のための第３の演算を行う。サイクリックシフト回路４１１から、計算部４１５による第２の演算の結果得られた６つの復号途中結果D4111乃至D4116（v）が供給されるとともに、復号途中結果格納用メモリ４１３から、前回の計算部1001による第３の演算の結果得られた６つの復号途中結果D4131乃至D4136（uj）が供給される。また、計算部1001には、制御部６１２から制御信号D611とD612が供給される。
That is, the
計算部８１１は、制御信号D611に基づき、６つの復号途中結果D4111乃至D4116（v）と復号途中結果D4131乃至D4136とを用いて、式（２５）乃至（２７）にしたがうチェックノード演算と、式（８）にしたがう演算とからなる第３の演算を行い、その第３の演算によって求められた６つの復号途中結果D4121乃至D4126（uj）を、復号途中結果格納用メモリ４１３に供給する。
図２８は、図２７の計算部1001の詳細構成例を示すブロック図である。
FIG. 28 is a block diagram illustrating a detailed configuration example of the
図２８の計算部1001は、６つの計算器1110k、並びにLIFOメモリ1111と1112から構成される。
The
図２８の計算部1001は、６つの復号途中結果D411乃至D4116を用いて、６つのD4121乃至D4126を同時に求める点で、前述の図１７の計算部６１１と共通するが、各計算器６１１1乃至６１１6ごとに設けられるLIFOメモリ６３５と６３８の代わりに、６つの計算器11101乃至11106に共通のLIFOメモリ1111と1112が新たに設けられている点で、図１７の計算部６１１と異なっている。
The
即ち、計算部1001には、サイクリックシフト回路４１１から６つの６ビットの復号途中結果D4111乃至D4116が供給されるとともに、復号途中結果格納用メモリ４１３から６つの６ビットの復号途中結果D4131乃至D4136が供給され、それぞれ、計算器11101乃至11106に１つずつ供給される。また、計算部８１１には、制御部６１２から制御信号D611とD612が供給され、計算器11101乃至11106に供給される。
That is, six 6-bit decoding intermediate results D411 1 to D411 6 are supplied from the
各計算器1110kは、減算器1121k、α演算器1122k、β演算器1123k、およびλE演算器1124kから構成される。
Each calculator 1110 k includes a
減算器1121kは、６ビットの復号途中結果D411k（v）とD413k（uj）を用いて、式（８）の演算を行う。そして、減算器1121kは、式（８）の演算の結果得られる６つの減算値D6211乃至D6216（vi）（Δγt）を、α演算器1122kに供給するとともに、減算値D6211乃至D6216をLIFOメモリ1112に供給する。
α演算器1122kは、制御信号D611に基づいて、減算器1121kからの減算値D621kを用いて、α演算を行い、その結果得られる値D624k(Δαt)をLIFOメモリ1111に供給する。
The
LIFOメモリ1111は、例えば、RAMなどのメモリマクロから構成される。LIFOメモリ1111のビット幅は、量子化ビット数と、α演算器1122kから供給される値D624kの数である６とを乗算した値であり、ワード数は、チェックノード次数である。LIFOメモリ1111は、α演算器11221乃至11226から供給される値D6241乃至D6246を記憶する。
The LIFO memory 1111 is composed of a memory macro such as a RAM, for example. The bit width of the LIFO memory 1111 is a value obtained by multiplying the number of quantization bits by 6, which is the number of values D624 k supplied from the
LIFOメモリ1111は、既に記憶している値D6241乃至D6246を、入力された順番とは逆の順番に、値D6251乃至D6256として読み出し、１つずつ、λE演算器11241乃至11246に供給する。 LIFO memory 1111, already by that value D624 1 to D624 6 which stores, in reverse order of the input order, read the value D625 1 to D625 6, one by 1, lambda E calculator 1124 1 to 1124 Supply to 6 .
以上の処理と並行して、LIFOメモリ1112は、減算器11211乃至11216から供給される６つの減算値D6211乃至D6216(Δγt)を格納する。なお、LIFOメモリ1112は、LIFOメモリ1111と同様に、例えば、RAMなどのメモリマクロから構成され、LIFOメモリ1111のビット幅は、量子化ビット数と、減算器1121kから供給される減算値D621kのビット数である６とを乗算した値であり、ワード数は、チェックノード次数である。
In parallel with the above processing,
LIFOメモリ1112は、既に記憶している６つの減算値D6211乃至D6216を、入力された順番とは逆の順番に、値D6171乃至D6176として読み出し、１つずつ、β演算器11231乃至11236に供給する。
β演算器1123kは、制御信号D611に基づいて、値D617k（Δγt）を用いて、β演を行い、その結果得られる値D630k(Δβt)をλE演算器1124kに供給する。
The
λE演算器1124kは、制御信号D611に基づき、LIFOメモリ１１３からの値D625k（Δγt）とβ演算器1123kからの値D630k（Δβt-1）とを用いて、λE演算を行い、その演算の結果得られる復号途中結果D412k（外部情報ΔλEt）（uj）を出力する。
The λ E computing unit 1124 k uses the value D625 k (Δγ t ) from the LIFO memory 113 and the value D630 k (Δβ t−1 ) from the
以上のように、計算部1101では、第３の演算が行われ、復号途中結果ujが求められる。 As described above, the calculation unit 1101 performs the third calculation and obtains the decoding intermediate result u j .
図２８の計算部1101では、計算器11101乃至11106に共通のLIFOメモリ1111と1112が設けられるので、計算器６１１1乃至６１１6のそれぞれにLIFOメモリ６３５と６３８が設けられる図１７の計算部６１１に比べて、計算部1001の回路規模を小さくすることができる。
In the calculation unit 1101 in FIG. 28, the
即ち、一般的に、RAMなどのメモリマクロは、同一のビット数とワード数で構成される場合、それを構成するメモリマクロの数が少ないほど、回路規模は小さくなる。従って、復号装置８００の計算部1101において、６つのLIFOメモリ６３５と６３８に代えて、共通のLIFOメモリ111１と1112を設けることにより、復号装置８００の復号性能を損なうことなく、回路規模を削減することができる。
That is, generally, when a memory macro such as a RAM is configured with the same number of bits and the same number of words, the smaller the number of memory macros constituting the memory macro, the smaller the circuit scale. Therefore, in the calculation unit 1101 of the
なお、６つのLIFOメモリ６３５または６３８のビット数またはワード数が多く、６つのLIFOメモリ６３５と６３８を、共通のLIFOメモリ1111と1112で構成させることができない場合、１つずつではなく、計算器1110kの数である６よりも少ない複数ずつのLIFOメモリ1111と1112で構成させるようにしてもよい。
If the number of bits or words of the six
ここで、図２９を参照して、図２８の計算器1110kと、前述の図１８の計算器６１１kとの関係を説明する。
Here, with reference to FIG. 29, the relationship between the calculator 1110 k of FIG. 28 and the
図２９は、前述の図１８と同一の図である。 FIG. 29 is the same as FIG. 18 described above.
図２９に示すように、復号途中結果D411kが入力されてから、LIFOメモリ６３８に減算値D621が供給されるまでの式（８）の演算を行うブロックＰが、計算器1110kの減算器1121kに対応している。
As shown in FIG. 29, a block P that performs the calculation of Expression (8) from when the decoding intermediate result D411 k is input until the subtraction value D621 is supplied to the
また、式（８）の演算が行われてから、LIFOメモリ６３５に値D624が供給されるまでのα演算を行うブロックＱが、α演算器1122kに対応している。
Also, the block Q that performs the α calculation after the calculation of Expression (8) until the value D624 is supplied to the
さらに、LIFOメモリ６３８から値D627が出力されてから、Ｑ演算器６３６に値D630が供給されるまでのβ演算を行うブロックＲが、β演算器1123kに対応している。
Further, a block R that performs β calculation from when the value D627 is output from the
また、Ｑ演算器６３６に値D625と値D630が供給されてから、復号途中結果D412kを出力するまでのλE演算を行うブロックＳが、λE演算器1124kに対応している。
Further, the block S that performs the λ E calculation from when the value D625 and the value D630 are supplied to the
即ち、減算器1121kは、図３０に示すように構成される。なお、図１８と同一のものには、同一の符号を付してあり、説明は適宜省略する。このことは、後述する図３１乃至図３３においても同様である。
That is, the
図３０の減算器1121kは、減算器６３１から構成される。
The
減算器1121kには、サイクリックシフト回路４１１から供給される６つの復号途中結果D4111乃至D4116(v)のうちの、１つの復号途中結果D411kが供給されるとともに、復号途中結果格納用メモリ４１３から供給される、前回の計算部1001による演算の結果である６つの復号途中結果D4131乃至D4136（uj）のうちの、１つの復号途中結果D413kが供給される。
The
減算器６３１は、式（８）にしたがって、復号途中結果D411k（v）から復号途中結果D413k（uj）を減算し、その結果得られる減算値D621k（vi）（Δγt）をLIFOメモリ1112とα演算器1122kに供給する。
また、α演算器1122kは、図３１に示すように構成される。図３１のα演算器1122kは、Ｑ演算回路６３２、セレクタ６３３、およびレジスタ６３４から構成される。
Further, the
Ｑ演算回路６３２は、減算器1121kからの減算値D621k（Δγt-1）と、レジスタ６３４から供給される値D624k（Δαt-1）とを用いて、α演算（Ｑ（Δαt-1,Δγt-1））を行い、その結果得られる演算結果D622(Δαt)をセレクタ６３３に供給する。
The
制御信号D611が「１」の場合、セレクタ６３３は、減算器６３１からの減算値D621（Δγ1）を選択し、値D623（Δα1）として、レジスタ６３３に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６３３は、Ｑ演算回路６３２から供給された演算結果D622を選択し、値D623としてレジスタ６３４に出力して格納させる。
When the control signal D611 is “1”, the
レジスタ６３４は、セレクタ６３３からの値D623を、値D624kとして、Ｑ演算回路６３２とLIFOメモリ1111に供給する。
さらに、β演算器1123kは、図３２に示すように構成される。図３２のβ演算器1123kは、Ｑ演算回路６３９、セレクタ６４０、およびレジスタ６４１から構成される。
Further, the
β演算器1123kには、LIFOメモリ1112から値D627kが供給される。
The value D627 k is supplied from the
Ｑ演算回路６３９は、LIFOメモリ1112からの値D627（Δγt）と、レジスタ６４１から供給される値D630k（Δβt）とを用いて、β演算（Ｑ（Δβt+1,Δγt））を行い、その結果得られる演算結果D628(Δβt)をセレクタ６４０に供給する。
The
制御信号D611が「１」の場合、セレクタ６４０は、LIFOメモリ６３８からの値D627k（Δγτ-1）を選択し、値D629（Δβτ-1）として、レジスタ６４１に出力して格納させる。一方、制御信号D611が「０」の場合、セレクタ６４０は、Ｑ演算回路６３９から供給された演算結果D628(Δβt)を選択し、値D629(Δβt)としてレジスタ６４１に出力して格納させる。
When the control signal D611 is “1”, the
レジスタ６４１は、セレクタ６４０からの値D629を、値D630k(Δβt+1)として、Ｑ演算回路６３９とλE演算器1124kに供給する。
The
また、λE演算器1124kは、図３３に示すように構成される。λE演算器1124kは、Ｑ演算回路６３６、セレクタ６３７、およびレジスタ６４２から構成される。
The λ E computing unit 1124 k is configured as shown in FIG. The λ E calculator 1124 k includes a
λE演算器1124kには、LIFOメモリ1111から値D625k（Δαt）が供給されるとともに、β演算器1123kから値D630k（Δβt+1）が供給される。
A value D625 k (Δα t ) is supplied from the LIFO memory 1111 to the λ E calculator 1124 k , and a value D630 k (Δβ t + 1 ) is supplied from the
Ｑ演算回路６３６は、値D625kとD630kを用いて、λE演算（Ｑ（Δαt,Δβt+1））を行い、その演算の結果得られる演算結果D626（外部情報ΔλEt）をセレクタ６３７に供給する。
The
制御信号D611が「１」の場合、セレクタ６３７は、β演算器1123kからの値D625k（Δα1）を選択し、値D631（外部情報ΔλEt）として、レジスタ６４２に出力して格納させる。また、制御信号D611が「０」の場合、セレクタ６３３は、Ｑ演算回路６３２から供給された演算結果D626を選択し、値D631としてレジスタ６３４に出力して格納させる。さらに、制御信号D611が「２」の場合、セレクタ６３７は、LIFOメモリ６３５からの値D630（Δβτ―1）を選択し、値D631（外部情報ΔλEt）として、レジスタ６４２に出力して格納させる。
When the control signal D611 is “1”, the
レジスタ６４２は、セレクタ６３７からの値D631を記憶する。レジスタ６４２は、既に記憶している値D631（外部情報ΔλEt）を、復号途中結果D412k（uj）として出力する。
The
以上のように、計算器1110kでは、第３の演算が行われ、復号途中結果ujが求められる。 As described above, the calculator 1110 k performs the third calculation and obtains the decoding intermediate result u j .
次に、図３４を参照して、図２８の計算部1001による第３の演算処理を説明する。なお、この第３の演算処理は、各計算器1110kごとに行われる。
Next, with reference to FIG. 34, the third calculation process by the
ステップＳ８１において、減算器1121kは、サイクリックシフト回路４１１から供給される復号途中結果D411k(v)と、既に格納された前回の計算部1110による第３の演算の結果得られた復号途中結果D413k（uj)とを用いて、式（８）にしたがう演算（減算）を行い、その結果得られる減算値D621kを、α演算器1122kと共通のLIFOメモリ1112に供給する。
In step S81, the
ステップＳ８１の処理後は、ステップＳ８２に進み、α演算器1122kは、制御部６１２からの制御信号D611と、ステップＳ８１で供給される減算値D621kとを用いて、α演算を行い、その結果得られる値D624kをLIFOメモリ1111に出力する。LIFOメモリ1111は、値D624kを記憶し、既に記憶している値D624kを、入力された順番と逆の順番で値D625kとして読み出して、λE演算器1124kに供給する。
After the process of step S81, the process proceeds to step S82, where the
この処理と並行して、LIFOメモリ1112は、ステップＳ８１で供給される減算値D621kを記憶し、既に記憶している減算値D621kを値D627kとして、入力された順番と逆の順番でβ演算器1123kに供給する。β演算器1123は、制御部６１２からの制御信号D611と値D627kとを用いてβ演算を行い、その結果得られる値D630kをλE演算器1124kに供給する。
In parallel with this processing, the
ステップＳ８２の処理後は、ステップＳ８３に進み、λE演算器1124kは、制御信号６１２からの制御信号D612、並びにステップＳ８２で供給される値D624kとD630kを用いてλE演算を行い、その結果得られる復号途中結果D412kを復号途中結果格納用メモリ４１３に供給して、処理を終了する。
After the step S82, the process proceeds to step S83, lambda E calculator 1124 k performs lambda E operation using the control signal D612, and the value D624 k and D630 k supplied in step S82 from the
上述の場合には、説明を簡単にするために、Pが６の場合、即ち、検査行列Hを構成する構成行列の行数および列数が６の場合を例に挙げたが、構成行列の行数および列数Pは必ずしも６である必要はなく、検査行列Hによって異なる値を取ることもあり得る。例えば、Pは３６０や３９２であってもよい。 In the above case, in order to simplify the explanation, the case where P is 6, that is, the case where the number of rows and the number of columns of the constituent matrix constituting the parity check matrix H is given as an example, The number of rows and the number of columns P do not necessarily have to be 6, and may take different values depending on the check matrix H. For example, P may be 360 or 392.
また、本実施の形態では、符号長108、符号化率2/3のLDPC符号を用いたが、LDPC符号の符号長や符号化率は、どのような値であってもよい。例えば、構成行列の行数および列数Pが６の場合、枝総数が６以下であれば、どのような符号長、符号化率のLDPC符号でも、制御信号を代えるだけで、復号装置８００を用いて復号可能である。
In this embodiment, an LDPC code having a code length of 108 and an encoding rate of 2/3 is used. However, the LDPC code may have any code length and encoding rate. For example, when the number of rows and the number of columns P of the configuration matrix is 6, if the total number of branches is 6 or less, the LDPC code of any code length and coding rate can be used to change the
さらに、構成行列の行数および列数Pが所定の値で、枝の総数がある値以下、という条件を満たす、あるLDPC符号の復号装置は、その条件を満たす、任意の符号長で、任意の符号化率のLDPC符号を復号することができる。 Furthermore, a decoding apparatus for an LDPC code that satisfies the condition that the number of rows and the number of columns P of the configuration matrix are predetermined values and the total number of branches is equal to or less than a certain value is an arbitrary code length that satisfies the condition It is possible to decode an LDPC code having a coding rate of.
また、計算部８１１を構成する計算器８２１kの数および計算器８２１kの回路の構成は、上述した例に限定されない。また、FIFOメモリ８２２は、RAMに限定されず、レジスタファイルやFIFOなど、その他のメモリマクロにより構成されるようにしてもよい。
Further, the number of
同様に、計算部1101を構成する計算器1110kの数および計算器1110kの回路の構成は、上述した例に限定されない。また、LIFOメモリ1111と1112は、RAMに限定されず、レジスタファイルやLIFOなど、その他のメモリマクロにより構成されるようにしてもよい。
Similarly, the number of calculators 1110 k constituting the calculation unit 1101 and the circuit configuration of the calculator 1110 k are not limited to the above-described example. Further, the
また、本発明は、第１の演算と第２の演算を交互に行う復号装置８００ではなく、チェックノード演算とバリアブルノード演算を交互に行う復号装置にも適用することができる。この場合、チェックノード演算を行うチェックノード演算器は、図２２の積算前演算器８３１kの減算器４３１を削除するか、または図２８の減算器1121kを削除することにより、構成され、バリアブルノード演算を行うバリアブルノード演算器は、図１３の計算器４１５kの最後に減算器４３１（６３１）を加えることにより構成される。
Further, the present invention can be applied not to the
以上のように、図１９と図２７の復号装置８００では、計算部８１１（１００１）が、計算器８２１k（計算器1110k）の数である６個より少ない数の遅延用のFIFOメモリ８２２（LIFOメモリ1111と1112）を備えるので、LDPC符号の復号性能を損なうことなく、復号装置８００の回路規模の削減を行うことができる。
As described above, in the
一般的に、LDPC符号は符号長が数千から数万と大きいため、Pの値も数百の大きさを持つものが使われる。その場合には、更に本発明に係る復号装置８００を用いる効果は大きくなる。
In general, since the LDPC code has a code length as large as several thousand to several tens of thousands, a code having a P value of several hundreds is used. In that case, the effect of using the
また、本発明に係る復号装置８００は、サムプロダクトアルゴリズムを忠実に実装するものであるため、メッセージの量子化以外の復号損失が起きることはない。
Further, since the
なお、上述したLDPC符号を復号する復号装置は、例えば、（ディジタル）衛星放送を受信するチューナなどに適用することができる。 Note that the decoding device that decodes the LDPC code described above can be applied to, for example, a tuner that receives a (digital) satellite broadcast.
４１０ 復号途中結果格納用メモリ, ４１１ サイクリックシフト回路, ４１３ 復号途中結果格納用メモリ, ４１４ サイクリックシフト回路， ４１５ 計算部， ４１６ 受信用メモリ， ４１７ 制御部, ６１２ 制御部, ８００ 復号装置, ８１１ 計算部, ８２１ 計算器, ８２２ FIFOメモリ, ８３１ 積算前演算器, ８３２ 積算器, ８３３ 積算後演算器, １００１ 計算部， １１１０ 計算器, １１１１,１１１２ LIFOメモリ, １１２１ 減算器,１１２２ α演算器, １１２３ β演算器, １１２４ λE演算器 410 decoding intermediate result storage memory, 411 cyclic shift circuit, 413 decoding intermediate result storage memory, 414 cyclic shift circuit, 415 calculation unit, 416 reception memory, 417 control unit, 612 control unit, 800 decoding device, 811 Calculator, 821 calculator, 822 FIFO memory, 831 calculator before integration, 832 calculator, 833 calculator after integration, 1001 calculator, 1110 calculator, 1111, 1112 LIFO memory, 1121 subtractor, 1122 α calculator, 1123 β calculator, 1124 λ E calculator
Claims (5)
前記LDPC符号の復号のためのP（１より大きい整数）個の演算を同時に行う演算手段
を備え、
前記演算手段は、
複数のデータを積算し、前記複数のデータの積算値から、前記複数のデータそれぞれを減算する演算を含むチェックノードの演算を行う前記P個の演算器と、
前記積算値から減算する前記複数のデータを記憶する、ビット幅が、前記データの量子化幅のP倍で、ワード数が前記LDPC符号の検査行列の行の重みに等しい１個の遅延用の記憶手段と
を備え、
前記演算器は、前記記憶手段を用いて、前記複数のデータの積算値から、前記記憶手段で遅延された前記複数のデータそれぞれを減算する
復号装置。 LDPC (Low Density Parity Check) code decoding device,
Computation means for simultaneously performing P (integer greater than 1) computations for decoding the LDPC code,
The computing means is
The P number of arithmetic units that perform a check node operation including an operation of integrating a plurality of data and subtracting each of the plurality of data from an integrated value of the plurality of data ,
The plurality of data to be subtracted from the integrated value is stored, the bit width is P times the quantization width of the data, and the number of words is equal to the weight of a row of the parity check matrix of the LDPC code . Storage means, and
The arithmetic unit is using said storage means, from the integrated value of the plurality of data, decoding apparatus for subtracting the plurality of data respectively delayed by the storage means.
請求項１に記載の復号装置。 The decoding device according to claim 1 , wherein the storage unit is a RAM (Random Access Memory).
請求項１に記載の復号装置。 The decoding device according to claim 1 , wherein the storage means is a FIFO (First In First Out).
請求項１に記載の復号装置。 Said storage means, decoding apparatus according to claim 1, wherein the register file.
前記演算手段は、
複数のデータを積算し、前記複数のデータの積算値から、前記複数のデータそれぞれを減算する演算を含むチェックノードの演算を行う前記P個の演算器と、
前記積算値から減算する前記複数のデータを記憶する、ビット幅が、前記データの量子化幅のP倍で、ワード数が前記LDPC符号の検査行列の行の重みに等しい１個の遅延用の記憶手段と
を備えるLDPC符号の復号装置の
前記演算器が、前記記憶手段を用いて、前記複数のデータの積算値から、前記記憶手段で遅延された前記複数のデータそれぞれを減算する
ステップを含む復号方法。 Computation means for simultaneously performing P (integer greater than 1) operations for decoding LDPC (Low Density Parity Check) codes,
The computing means is
The P number of arithmetic units that perform a check node operation including an operation of integrating a plurality of data and subtracting each of the plurality of data from an integrated value of the plurality of data,
The plurality of data to be subtracted from the integrated value is stored, the bit width is P times the quantization width of the data, and the number of words is equal to the weight of a row of the parity check matrix of the LDPC code. Storage means
The decoding device of LDPC sign-comprising
The decoding method includes a step in which the computing unit subtracts each of the plurality of data delayed by the storage means from an integrated value of the plurality of data using the storage means .
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