JP4729637B2

JP4729637B2 - Synchronization circuit and synchronization method, and test apparatus using the same

Info

Publication number: JP4729637B2
Application number: JP2009542416A
Authority: JP
Inventors: 賢仁田村
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2007-11-21
Filing date: 2007-11-21
Publication date: 2011-07-20
Anticipated expiration: 2027-11-21
Also published as: JPWO2009066356A1; WO2009066356A1

Description

本発明は、信号の同期技術に関する。 The present invention relates to a signal synchronization technique.

半導体集積回路が設計通りの動作を行うかを判定するために、試験装置が用いられる。試験装置は、検査対象の半導体集積回路（以下、単にＤＵＴ:Device Under Testという）に所定のテストパターンを供給し、ＤＵＴにテストパターンにもとづいた処理を実行させる。その結果ＤＵＴの処理が正常に完了すれば、そのＤＵＴは良品と判定される。たとえばＤＵＴがメモリなどの場合、ＤＵＴに一旦データを書き込み、書き込まれたデータを読み出して期待値と比較し、一致するか否かが判定される。 A test apparatus is used to determine whether the semiconductor integrated circuit operates as designed. The test apparatus supplies a predetermined test pattern to a semiconductor integrated circuit to be inspected (hereinafter simply referred to as DUT: Device Under Test), and causes the DUT to execute processing based on the test pattern. As a result, if the DUT processing is completed normally, the DUT is determined to be non-defective. For example, when the DUT is a memory or the like, data is once written in the DUT, the written data is read and compared with an expected value, and it is determined whether or not they match.

ＤＵＴに対するテストパターンの供給は、外部からのパターンスタート信号と呼ばれる同期信号（以下、入力同期スタート信号ともいう）と同期して実行される。ＰＬＬ−ＴＧ（Phase Locked Loop Timing Generation）方式では、外部からの基準クロック信号を利用してＰＬＬ回路によりクロック信号を生成し、このクロック信号で同期スタート信号をリタイミングして周波数の乗せ替えを行う。試験装置は、その結果得られる同期スタート信号（以下、出力同期スタート信号ともいう）にもとづいてテストパターンを生成する。
米国特許出願公開第２００４−０２３９３１０Ａ１号明細書 The test pattern is supplied to the DUT in synchronization with a synchronization signal (hereinafter also referred to as an input synchronization start signal) called a pattern start signal from the outside. In the PLL-TG (Phase Locked Loop Timing Generation) method, a clock signal is generated by a PLL circuit using a reference clock signal from the outside, and the synchronization start signal is retimed by this clock signal to change the frequency. . The test apparatus generates a test pattern based on a synchronization start signal (hereinafter also referred to as an output synchronization start signal) obtained as a result.
US Patent Application Publication No. 2004-0239310A1

ここで、入力同期スタート信号のレベルが遷移して、テストパターンの供給が指示されてから、ＤＵＴにテストパターンの先頭のデータが供給されるまでの時間差（位相差）は一定であることが望まれる。 Here, it is desirable that the time difference (phase difference) from when the level of the input synchronization start signal transitions and the supply of the test pattern is instructed until the head data of the test pattern is supplied to the DUT is constant. It is.

そのためには、クロック信号でリタイミングされた出力同期スタート信号と入力同期スタート信号の位相差は一定に保たれる必要がある。ところがＰＬＬ−ＴＧ方式では、ＰＬＬ回路に入力されるＰＬＬ基準信号の周波数を低くすると、ＰＬＬ回路により生成されるクロック信号のランダムジッタが大きくなるため、ＤＵＴに供給するテストパターンのタイミング精度が悪化してしまう。 For this purpose, the phase difference between the output synchronization start signal and the input synchronization start signal retimed by the clock signal needs to be kept constant. However, in the PLL-TG system, if the frequency of the PLL reference signal input to the PLL circuit is lowered, the random jitter of the clock signal generated by the PLL circuit increases, so the timing accuracy of the test pattern supplied to the DUT deteriorates. End up.

本発明はこうした課題に鑑みてなされたものであり、その目的は、同期スタート信号を異なる周波数間で乗せ変える際に発生するジッタを抑制する技術の提供にある。 The present invention has been made in view of these problems, and an object thereof is to provide a technique for suppressing jitter that occurs when a synchronization start signal is switched between different frequencies.

本発明のある態様は、入力同期スタート信号を受け、内部クロックによりリタイミングして出力する同期回路に関する。この同期回路は、第１周波数を有する同期信号を生成する第１タイミング発生器と、第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成する第２タイミング発生器と、ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するＰＬＬ回路と、入力同期スタート信号を同期信号でリタイミングし、第１同期スタート信号を生成する第１ラッチと、第１ラッチによりリタイミングされ第１周波数に同期した第１同期スタート信号を、ＰＬＬ基準信号でリタイミングし、第２周波数に乗せ替えられた第２同期スタート信号を生成する同期スタート信号乗せ替え部と、第２同期スタート信号をクロック信号でリタイミングし、第３同期スタート信号を生成する第２ラッチと、同期信号とＰＬＬ基準信号の位相差を検出する位相差検出器と、第３同期スタート信号に位相差検出器により積算された位相差に応じた遅延を与え、出力同期スタート信号を生成する遅延回路と、を備える。 One embodiment of the present invention relates to a synchronization circuit that receives an input synchronization start signal, retims it with an internal clock, and outputs the signal. The synchronization circuit includes a first timing generator that generates a synchronization signal having a first frequency, and a PLL (Phase Locked Loop) reference having a second frequency obtained by multiplying the first frequency by M / N (M and N are natural numbers). A second timing generator for generating a signal, a PLL circuit for multiplying the PLL reference signal by N and generating a clock signal, and a first timing for generating a first synchronization start signal by retiming the input synchronization start signal with the synchronization signal A synchronous start signal for generating a second synchronous start signal that is retimed by a PLL reference signal and is transferred to the second frequency by a latch and a first synchronous start signal that is retimed by the first latch and synchronized with the first frequency A transfer unit; a second latch for retiming the second synchronization start signal with a clock signal to generate a third synchronization start signal; a synchronization signal and a PLL reference signal; Comprising a phase difference detector for detecting a phase difference, a third given delay corresponding to the phase difference accumulated by the phase difference detector to the synchronization start signal, a delay circuit for generating an output synchronous start signal.

この態様によると、同期信号とＰＬＬ基準信号の位相差に応じて出力同期スタート信号の位相をシフトさせることにより、入力同期スタート信号と出力同期スタート信号の位相差を一定に保つことができる。 According to this aspect, the phase difference between the input synchronization start signal and the output synchronization start signal can be kept constant by shifting the phase of the output synchronization start signal in accordance with the phase difference between the synchronization signal and the PLL reference signal.

位相差検出器は、前回のサイクルの位相差をＸ、ＰＬＬ基準信号の周期をＴｐｌｌ、同期スタート信号の周期をＴｓｙｎｃと書くとき、除余演算子％を用いて
Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
で与えられる数値Ｙを積算された位相差として出力するとともに、数値Ｙを次のサイクルに対する位相差Ｘに設定し、再帰計算を行ってもよい。
ＰＬＬ基準信号の１周期ごとに、２つの信号の位相差は、その周期時間Ｔｐｌｌずつ増加する。そこで、既知量であるＴｐｌｌ、Ｔｓｙｎｃを利用することにより、２つの信号の位相差をキャンセルしうる遅延量を好適に計算できる。When writing the phase difference of the previous cycle as X, the period of the PLL reference signal as Tpll, and the period of the synchronization start signal as Tsync, the phase difference detector uses Y / (X + Tpll)% Tsync.
May be output as the integrated phase difference, and the numerical value Y may be set as the phase difference X for the next cycle to perform recursive calculation.
For each period of the PLL reference signal, the phase difference between the two signals increases by the period time Tpll. Therefore, the delay amount that can cancel the phase difference between the two signals can be suitably calculated by using the known amounts Tpll and Tsync.

遅延回路は、所定の固定遅延をＴｄと書くとき、第３同期スタート信号に遅延（Ｔｄ−Ｙ）を与えてもよい。 The delay circuit may give a delay (Td−Y) to the third synchronization start signal when a predetermined fixed delay is written as Td.

遅延回路は、ＰＬＬ回路により生成されたクロック信号を受け、クロック信号を位相差に応じたサイクル分カウントする期間、第３同期スタート信号を遅延させてもよい。 The delay circuit may receive the clock signal generated by the PLL circuit and delay the third synchronization start signal during a period in which the clock signal is counted for a cycle corresponding to the phase difference.

本発明の別の態様は、被試験デバイスにテストパターンを供給し、テストパターンにもとづいた処理を実行させる試験装置に関する。試験装置は、上述のいずれかの同期回路と、パターン信号を生成するパターン発生器と、パターン信号を同期回路から出力される出力同期スタート信号に同期してマルチプレクスしたテストパターンを生成し、テストパターンを被試験デバイスに供給するマルチプレクサ回路と、を備える。 Another embodiment of the present invention relates to a test apparatus that supplies a test pattern to a device under test and executes a process based on the test pattern. The test apparatus generates one of the above-described synchronization circuits, a pattern generator that generates a pattern signal, and a test pattern that is multiplexed in synchronization with the output synchronization start signal that is output from the synchronization circuit. A multiplexer circuit for supplying a pattern to the device under test.

入力同期スタート信号に同期した試験を行うことができ、テスタの精度を高めることができる。 A test synchronized with the input synchronization start signal can be performed, and the accuracy of the tester can be increased.

ある試験装置において、パターン発生器は複数設けられており、複数の同期回路が、複数のパターン発生器ごとに設けられてもよい。各パターン発生器ごとにクロック信号の周波数が個別に設定可能であってもよい。
この場合、複数のパターン発生器の間で、同期スタートを行うことができる。In a test apparatus, a plurality of pattern generators may be provided, and a plurality of synchronization circuits may be provided for each of the plurality of pattern generators. The frequency of the clock signal may be set individually for each pattern generator.
In this case, synchronous start can be performed among a plurality of pattern generators.

本発明のさらに別の態様は、入力同期スタート信号を受け、内部クロックによりリタイミングして出力する同期方法に関する。この方法は、第１周波数を有する同期信号を生成するステップと、第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成するステップと、ＰＬＬ基準信号をＮ逓倍し、クロック信号を生成するステップと、入力同期スタート信号を同期信号でリタイミングし、第１同期スタート信号を生成するステップと、第１周波数に同期した第１同期スタート信号を、ＰＬＬ基準信号でリタイミングし、第２周波数に乗せ替えられた第２同期スタート信号を生成するステップと、第２同期スタート信号をクロック信号でリタイミングし、第３同期スタート信号を生成するステップと、同期信号とＰＬＬ基準信号の位相差を検出するステップと、第３同期スタート信号に積算された位相差に応じた遅延を与え、出力同期スタート信号を生成するステップと、を備える。 Still another embodiment of the present invention relates to a synchronization method for receiving an input synchronization start signal, retiming it with an internal clock, and outputting the signal. The method includes generating a synchronization signal having a first frequency, and generating a PLL (Phase Locked Loop) reference signal having a second frequency obtained by multiplying the first frequency by M / N (M and N are natural numbers). And multiplying the PLL reference signal by N, generating a clock signal, retiming the input synchronization start signal with the synchronization signal, generating a first synchronization start signal, and first synchronization synchronized with the first frequency Retiming the start signal with a PLL reference signal to generate a second synchronization start signal that is transferred to the second frequency; retiming the second synchronization start signal with a clock signal; A step of generating, a step of detecting a phase difference between the synchronization signal and the PLL reference signal, and a delay corresponding to the phase difference integrated with the third synchronization start signal. For example, and a step of generating an output synchronization start signal.

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other between methods and apparatuses are also effective as an aspect of the present invention.

本発明によれば、同期スタート信号と同期した試験が実現できる。 According to the present invention, a test synchronized with the synchronous start signal can be realized.

実施の形態に係る試験装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the test apparatus which concerns on embodiment. 実施の形態に係る同期回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronous circuit which concerns on embodiment. 図２の同期回路の動作を示すタイムチャートである。3 is a time chart showing the operation of the synchronization circuit of FIG. 2.

符号の説明Explanation of symbols

１０…同期回路、１２…第１タイミング発生器、１４…第２タイミング発生器、１６…ＰＬＬ回路、１８…第１ラッチ、２０…同期スタート信号乗せ替え部、２２…第２ラッチ、２４…位相差検出器、２６…遅延回路、１００…試験装置、２００…ＤＵＴ、１０２…ＭＵＸ回路、１０３…ＤＥＭＵＸ回路、１０４…パターン発生器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、Ｓ１…第１同期スタート信号、Ｓ２…第２同期スタート信号、Ｓ３…第３同期スタート信号。 DESCRIPTION OF SYMBOLS 10 ... Synchronous circuit, 12 ... 1st timing generator, 14 ... 2nd timing generator, 16 ... PLL circuit, 18 ... 1st latch, 20 ... Synchronous start signal transfer part, 22 ... 2nd latch, 24 ... position Phase detector 26 ... Delay circuit 100 ... Test device 200 ... DUT 102 ... MUX circuit 103 ... DEMUX circuit 104 ... Pattern generator 108 ... Write driver 110 ... Comparator 112 ... Logic comparison unit S1 ... first synchronization start signal, S2 ... second synchronization start signal, S3 ... third synchronization start signal.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, or the member A and the member B are in an electrically connected state. Including the case of being indirectly connected through other members that do not affect the above.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.

図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。試験装置１００は、ＤＵＴ２００にテストパターン（以下、試験パターン信号Ｓｔという）を供給し、テストパターンにもとづいた処理を実行させる。たとえばＤＵＴ２００がメモリの場合、テストパターンをメモリに書き込み、それを読み出して期待値と一致するかを判定する。 FIG. 1 is a block diagram showing an overall configuration of a test apparatus 100 according to an embodiment. The test apparatus 100 supplies a test pattern (hereinafter referred to as a test pattern signal St) to the DUT 200, and executes processing based on the test pattern. For example, when the DUT 200 is a memory, a test pattern is written into the memory and is read out to determine whether it matches the expected value.

試験装置１００は、マルチプレクサ（ＭＵＸ）回路１０２、デマルチプレクサ（ＤＥＭＵＸ）回路１０３、パターン発生器１０４、同期回路１０、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。 The test apparatus 100 includes a multiplexer (MUX) circuit 102, a demultiplexer (DEMUX) circuit 103, a pattern generator 104, a synchronization circuit 10, a write driver 108, a comparator 110, and a logic comparison unit 112.

パターン発生器１０４は、ＤＵＴ印加パターンを生成して、ＭＵＸ回路１０２に供給する。同期回路１０は、ＰＬＬ基準信号を逓倍したクロック信号およびクロック信号に同期した同期スタート信号を、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３に供給する。そしてパターン発生器１０４は、ＤＵＴ２００に書き込むべき複数の試験パターンデータＤｔを発生して、ＭＵＸ回路１０２に供給する。 The pattern generator 104 generates a DUT application pattern and supplies it to the MUX circuit 102. The synchronization circuit 10 supplies a clock signal obtained by multiplying the PLL reference signal and a synchronization start signal synchronized with the clock signal to the MUX circuit 102 and the DEMUX circuit 103. The pattern generator 104 generates a plurality of test pattern data Dt to be written in the DUT 200 and supplies the test pattern data Dt to the MUX circuit 102.

ＭＵＸ回路１０２は、同期回路１０から供給されたクロック信号にもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔをマルチプレクスした試験パターン信号Ｓｔを生成する。そしてＭＵＸ回路１０２は、生成した試験パターン信号Ｓｔをライトドライバ１０８を介してＤＵＴ２００に供給する。 The MUX circuit 102 generates a test pattern signal St obtained by multiplexing the test pattern data Dt generated by the pattern generator 104 based on the clock signal supplied from the synchronization circuit 10. The MUX circuit 102 supplies the generated test pattern signal St to the DUT 200 via the write driver 108.

また、パターン発生器１０４は、ＤＵＴ２００が試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。
コンパレータ１１０は、ＤＵＴ２００からデータＤｏを読み出し、同期回路１０から供給されたクロック信号にもとづいてデータＤｏをデマルチプレクスし、論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、出力データＤｏと期待値データＤｅｘｐとが一致しない場合にフェイルデータＤｆを出力する。
図１において、理解の容易のために複数のデータ線が一本で示されるが、実際の回路ではＤＵＴ２００のバス幅に応じた本数のデータ線が設けられる。Further, the pattern generator 104 generates in advance expected value data Dexp, which is output data that the DUT 200 should output in response to the test pattern signal St, and supplies it to the logic comparison unit 112.
The comparator 110 reads the data Do from the DUT 200, demultiplexes the data Do based on the clock signal supplied from the synchronization circuit 10, and outputs the data Do to the logic comparison unit 112. The logical comparison unit 112 compares the data Do read from the DUT 200 with the expected value data Dexp supplied from the pattern generator 104, and when the output data Do and the expected value data Dexp do not match, the fail data Df Is output.
In FIG. 1, a plurality of data lines are shown as one for ease of understanding, but an actual circuit is provided with a number of data lines corresponding to the bus width of the DUT 200.

以下で説明する実施の形態に係る同期回路１０は、図１の試験装置１００に好適に利用することができる。ただしその用途は試験装置１００に限定されるものではない。 The synchronization circuit 10 according to the embodiment described below can be suitably used for the test apparatus 100 of FIG. However, the application is not limited to the test apparatus 100.

図２は、実施の形態に係る同期回路１０の構成を示すブロック図である。同期回路１０は、入力同期スタート信号（以下、ＳＳｉｎ信号という）を受け、内部クロックＣＫｐによってリタイミングし、出力同期スタート信号（以下、ＳＳｏｕｔ信号という）を出力する。ＭＵＸ回路１０２は、ＳＳｏｕｔ信号および内部クロックＣＫｐを受け、これらを利用して試験パターン信号Ｓｔを生成する。 FIG. 2 is a block diagram illustrating a configuration of the synchronization circuit 10 according to the embodiment. The synchronization circuit 10 receives an input synchronization start signal (hereinafter referred to as an SSin signal), retimes by the internal clock CKp, and outputs an output synchronization start signal (hereinafter referred to as an SSout signal). The MUX circuit 102 receives the SSout signal and the internal clock CKp, and generates a test pattern signal St using these signals.

同期回路１０は、第１タイミング発生器１２、第２タイミング発生器１４、ＰＬＬ回路１６、第１ラッチ１８、同期スタート信号乗せ替え部２０、第２ラッチ２２、位相差検出器２４、遅延回路２６を含む。 The synchronization circuit 10 includes a first timing generator 12, a second timing generator 14, a PLL circuit 16, a first latch 18, a synchronization start signal changing unit 20, a second latch 22, a phase difference detector 24, and a delay circuit 26. including.

第１タイミング発生器１２は、外部からの基準クロックＣＫｒｅｆを利用して、第１周波数ｆｓｙｎｃを有する同期信号（以下、ＳＹＮＣ信号という）を生成する。 The first timing generator 12 generates a synchronization signal (hereinafter referred to as a SYNC signal) having a first frequency fsync using an external reference clock CKref.

第２タイミング発生器１４は、外部からの基準クロックＣＫｒｅｆを利用して、第２周波数ｆｒｅｆを有するＰＬＬ基準信号（以下、ＰＬＬ＿ＲＥＦ信号という）を生成する。第２周波数ｆｒｅｆは、第１周波数ｆｓｙｎｃのＭ／Ｎ倍に設定される。ここでＭ、Ｎは自然数である。 The second timing generator 14 generates a PLL reference signal (hereinafter referred to as a PLL_REF signal) having a second frequency fref using an external reference clock CKref. The second frequency fref is set to M / N times the first frequency fsync. Here, M and N are natural numbers.

ＰＬＬ回路１６は、ＰＬＬ＿ＲＥＦ信号をＮ逓倍し、内部クロック信号（単にクロック信号ともいう）ＣＫｐを生成する。クロック信号ＣＫｐの周波数は、ｆｃｋ＝ｆｒｅｆ×Ｎ＝ｆｓｙｎｃ×Ｍで与えられる。 The PLL circuit 16 multiplies the PLL_REF signal by N to generate an internal clock signal (also simply referred to as a clock signal) CKp. The frequency of the clock signal CKp is given by fck = fref × N = fsync × M.

第１ラッチ１８は、ＳＳｉｎ信号をＳＹＮＣ信号でリタイミングし、第１同期スタート信号Ｓ１を生成する。第１ラッチ１８は、様々なラッチ、フリップフロップなどを利用して構成できる。 The first latch 18 retimes the SSin signal with the SYNC signal, and generates a first synchronization start signal S1. The first latch 18 can be configured using various latches, flip-flops, and the like.

第１同期スタート信号Ｓ１は、第１ラッチ１８によりリタイミングされ、第１周波数ｆｓｙｎｃに同期している。同期スタート信号乗せ替え部２０は、第１周波数ｆｓｙｎｃに同期した第１同期スタート信号Ｓ１を、ＰＬＬ＿ＲＥＦ信号でリタイミングし、第２周波数ｆｒｅｆ（＝ｆｓｙｎｃ×Ｍ／Ｎ）に乗せ替えられた第２同期スタート信号Ｓ２を生成する。 The first synchronization start signal S1 is retimed by the first latch 18 and is synchronized with the first frequency fsync. The synchronization start signal transfer unit 20 retimes the first synchronization start signal S1 synchronized with the first frequency fsync with the PLL_REF signal, and changes the second synchronization frequency to the second frequency fref (= fsync × M / N). A synchronous start signal S2 is generated.

第２ラッチ２２は、第２同期スタート信号Ｓ２をクロック信号ＣＫｐでリタイミングし、第３同期スタート信号Ｓ３を生成する。
第３同期スタート信号Ｓ３は、第２同期スタート信号Ｓ２に対して、第２ラッチ２２および配線の伝搬遅延に応じた固定遅延Ｔｄｆだけ遅れる。The second latch 22 retimes the second synchronization start signal S2 with the clock signal CKp and generates a third synchronization start signal S3.
The third synchronization start signal S3 is delayed from the second synchronization start signal S2 by a fixed delay Tdf corresponding to the propagation delay of the second latch 22 and the wiring.

位相差検出器２４は、ＳＹＮＣ信号とＰＬＬ＿ＲＥＦ信号の位相差を検出する。２つの信号の位相差は、ＰＬＬ＿ＲＥＦ信号の１サイクル（１周期）ごとにその周期Ｔｐｌｌ（＝１／（ｆｓｙｎｃ×Ｍ））ずつ変化する。そこで位相差検出器２４は、ＰＬＬ＿ＲＥＦ信号のサイクルごとに位相差を積算することにより、位相差を検出する。
ＳＹＮＣ信号の周期Ｔｓｙｎｃ（＝１／ｆｓｙｎｃ）およびＰＬＬ＿ＲＥＦ信号の周期Ｔｐｌｌは既知である。位相差検出器２４は、前回のサイクルにおける位相差をＸと書くとき、除余演算子％を用いて
Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
で与えられる数値Ｙを積算された位相差として出力する。数値Ｙは、次のサイクルにおける位相差Ｘとして再帰的な計算に利用される。
なお、位相差検出器２４は別の方法によって位相差を検出してもよい。The phase difference detector 24 detects the phase difference between the SYNC signal and the PLL_REF signal. The phase difference between the two signals changes by the period Tpll (= 1 / (fsync × M)) for each cycle (one period) of the PLL_REF signal. Therefore, the phase difference detector 24 detects the phase difference by integrating the phase difference for each cycle of the PLL_REF signal.
The cycle Tsync (= 1 / fsync) of the SYNC signal and the cycle Tpll of the PLL_REF signal are known. When writing the phase difference in the previous cycle as X, the phase difference detector 24 uses the division operator% and Y = (X + Tpll)% Tsync.
The numerical value Y given by is output as an integrated phase difference. The numerical value Y is used for recursive calculation as the phase difference X in the next cycle.
The phase difference detector 24 may detect the phase difference by another method.

遅延回路２６は、第３同期スタート信号Ｓ３および積算された位相差に応じた数値Ｙを受ける。遅延回路２６は、第３同期スタート信号Ｓ３に対して積算された位相差Ｙに応じた遅延を与え、出力同期スタート信号ＳＳｏｕｔを生成する。 The delay circuit 26 receives the third synchronization start signal S3 and a numerical value Y corresponding to the accumulated phase difference. The delay circuit 26 gives a delay corresponding to the accumulated phase difference Y with respect to the third synchronization start signal S3, and generates an output synchronization start signal SSout.

遅延回路２６は、所定の固定遅延をＴｄと書くとき、第３同期スタート信号Ｓ３に可変遅延Ｔｄｖ＝（Ｔｄ−Ｙ）を与える。 The delay circuit 26 gives a variable delay Tdv = (Td−Y) to the third synchronization start signal S3 when a predetermined fixed delay is written as Td.

遅延回路２６は、ＰＬＬ回路１６により生成されたクロック信号ＣＫｐを受け、クロック信号ＣＫｐを位相差Ｙに応じたサイクル分カウントした時間、第３同期スタート信号Ｓ３を遅延させてもよい。第３同期スタート信号Ｓ３に与えるべき可変遅延がＴｄｖ＝（Ｔｄ−Ｙ）であるから、クロック信号ＣＫｐの周期をＴｃｋと書けば、遅延回路２６は、（Ｔｄ−Ｙ）／Ｔｃｋサイクル相当の遅延を与える。 The delay circuit 26 may receive the clock signal CKp generated by the PLL circuit 16 and delay the third synchronization start signal S3 by a time when the clock signal CKp is counted for a cycle corresponding to the phase difference Y. Since the variable delay to be given to the third synchronization start signal S3 is Tdv = (Td−Y), if the cycle of the clock signal CKp is written as Tck, the delay circuit 26 is equivalent to (Td−Y) / Tck cycle. give.

図３は、図２の同期回路１０の動作を示すタイムチャートである。図３のタイムチャートは、ｆｓｙｎｃ＝４０ＭＨｚ、Ｍ＝１２５、Ｎ＝４０の場合を示す。つまり、ｆｒｅｆ＝４０×１２５／４０＝１２５ＭＨｚ、ｆｃｋ＝ｆｒｅｆ×Ｎ＝１２５×４０＝５ＧＨｚであり、Ｔｓｙｎｃ＝１／ｆｓｙｎｃ＝２５ｎｓ、Ｔｐｌｌ＝１／ｆｒｅｆ＝８ｎｓ、Ｔｃｋ＝１／ｆｃｋ＝２００ｐｓである。また、遅延回路２６により設定される固定遅延はＴｄ＝１０ｎｓであるものとする。 FIG. 3 is a time chart showing the operation of the synchronization circuit 10 of FIG. The time chart of FIG. 3 shows a case where fsync = 40 MHz, M = 125, and N = 40. That is, fref = 40 × 125/40 = 125 MHz, fck = fref × N = 125 × 40 = 5 GHz, Tsync = 1 / fsync = 25 ns, Tpl = 1 / fref = 8 ns, Tck = 1 / fck = 200 ps is there. The fixed delay set by the delay circuit 26 is assumed to be Td = 10 ns.

時刻ｔ０にあるサイクルの第１同期スタート信号Ｓ１がハイレベルに遷移する。続く時刻ｔ１に、ＳＹＮＣ信号およびＰＬＬ＿ＲＥＦ信号が位相差０でハイレベルとなる。その結果、時刻ｔ１に第２同期スタート信号Ｓ２がハイレベルとなる。このサイクルにおけるＳＹＮＣ信号とＰＬＬ＿ＲＥＦ信号の位相差は、Ｙ１＝０となる。 The first synchronization start signal S1 of the cycle at time t0 transitions to a high level. At the subsequent time t1, the SYNC signal and the PLL_REF signal become high level with a phase difference of 0. As a result, the second synchronization start signal S2 becomes high level at time t1. The phase difference between the SYNC signal and the PLL_REF signal in this cycle is Y1 = 0.

遅延回路２６は、Ｙ１＝０を利用して、
Ｔｄ−Ｙ１＝１０−０＝１０ｎｓ
の可変遅延量Ｔｄｖを算出し、第３同期スタート信号Ｓ３に遅延を与える。クロック信号ＣＫｐの周期Ｔｃｋは２００ｐｓであるから、５０サイクル（＝１０ｎｓ／２００ｐｓ）分の遅延が与えられる。The delay circuit 26 uses Y1 = 0,
Td-Y1 = 10-0 = 10 ns
Is calculated, and a delay is given to the third synchronization start signal S3. Since the cycle Tck of the clock signal CKp is 200 ps, a delay of 50 cycles (= 10 ns / 200 ps) is given.

時刻ｔ２のＰＬＬ＿ＲＥＦ信号の次のサイクルにおいて、位相差検出器２４による再帰計算の結果、
Ｙ２＝（０＋８）％２５＝８ｎｓ
を得る。続く時刻ｔ３、時刻４、…においてＰＬＬ＿ＲＥＦ信号のサイクルごとに、
Ｙ３＝１６ｎｓ、Ｙ４＝２４ｎｓ、…
と位相差が積算されていく。In the next cycle of the PLL_REF signal at time t2, as a result of the recursive calculation by the phase difference detector 24,
Y2 = (0 + 8)% 25 = 8 ns
Get. At time t3, time 4, and so on, for each cycle of the PLL_REF signal,
Y3 = 16ns, Y4 = 24ns, ...
And the phase difference is integrated.

時刻ｔ４の後に、次のＳＹＮＣ信号のレベル遷移が生ずると、続く時刻ｔ５におけるＰＬＬ＿ＲＥＦ信号のエッジによってリタイミングされ、第２同期スタート信号Ｓ２が生成される。第２同期スタート信号Ｓ２のエッジのタイミングはＳＹＮＣ信号に対して、それまでに積算された位相差Ｙ５＝７ｎｓだけ遅延している。 When the level transition of the next SYNC signal occurs after time t4, the second synchronization start signal S2 is generated by being retimed by the edge of the PLL_REF signal at the subsequent time t5. The edge timing of the second synchronization start signal S2 is delayed with respect to the SYNC signal by the phase difference Y5 = 7 ns accumulated so far.

遅延回路２６は、固定遅延Ｔｄ＝１０ｎｓを積算された位相差Ｙ５＝７ｎｓで補正し、
Ｔｄ−Ｙ５＝１０−７＝３ｎｓ
の可変遅延Ｔｄｖを第３同期スタート信号Ｓ３に対して与える。つまり、第３同期スタート信号Ｓ３には３ｎｓ／２００ｐｓ＝１５サイクルの遅延が与えられる。The delay circuit 26 corrects the fixed delay Td = 10 ns with the accumulated phase difference Y5 = 7 ns,
Td−Y5 = 10−7 = 3 ns
Is given to the third synchronization start signal S3. That is, a delay of 3 ns / 200 ps = 15 cycles is given to the third synchronization start signal S3.

同様に、次の第１同期スタート信号Ｓ１のレベル遷移を受けて、時刻ｔ８に第２同期スタート信号Ｓ２がハイレベルに遷移し、それから固定遅延Ｔｄｆ経過後に第３同期スタート信号Ｓ３がハイレベルに遷移する。遅延回路２６は、
Ｔｄ−Ｙ８＝１０−６＝４ｎｓ
の可変遅延Ｔｄｖを第３同期スタート信号Ｓ３に与え、ＳＳｏｕｔ信号が生成される。Similarly, in response to the next level transition of the first synchronization start signal S1, the second synchronization start signal S2 transitions to the high level at time t8, and then the third synchronization start signal S3 transitions to the high level after the lapse of the fixed delay Tdf. Transition. The delay circuit 26
Td-Y8 = 10-6 = 4 ns
Is provided to the third synchronization start signal S3, and the SSout signal is generated.

こうして得られたＳＳｏｕｔ信号は、もとの第１同期スタート信号Ｓ１に対して、一定の遅延τを有することになる。
実施の形態に係る同期回路１０によれば、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３に出力すべき同期スタート信号ＳＳｏｕｔと、外部から入力された同期スタート信号ＳＳｉｎとの位相差（遅延時間）を一定に保つことができる。The SSout signal thus obtained has a certain delay τ with respect to the original first synchronization start signal S1.
According to the synchronization circuit 10 according to the embodiment, the phase difference (delay time) between the synchronization start signal SSout to be output to the MUX circuit 102 and the DEMUX circuit 103 and the synchronization start signal SSin input from the outside is kept constant. be able to.

もし、位相差検出器２４および遅延回路２６を設けずに、第３同期スタート信号Ｓ３をそのまま出力した場合、第３同期スタート信号Ｓ３の第１同期スタート信号Ｓ１に対する位相差は、入力同期スタート信号ＳＳｉｎが入力されるサイクルごとに変動してしまう。実施の形態に係る同期回路１０を利用することにより、この問題を解決することができる。 If the third synchronization start signal S3 is output as it is without providing the phase difference detector 24 and the delay circuit 26, the phase difference of the third synchronization start signal S3 with respect to the first synchronization start signal S1 is the input synchronization start signal. It fluctuates for every cycle in which SSin is input. This problem can be solved by using the synchronization circuit 10 according to the embodiment.

実施の形態に係る同期回路１０は、図１に示す単一のＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３を有する試験装置１００のみでなく、ＭＵＸ回路１０２およびＤＥＭＵＸ回路１０３を複数有する試験装置１００に好適に利用できる。 The synchronization circuit 10 according to the embodiment is suitably used not only for the test apparatus 100 having the single MUX circuit 102 and the DEMUX circuit 103 shown in FIG. 1 but also for the test apparatus 100 having a plurality of MUX circuits 102 and DEMUX circuits 103. it can.

複数のＭＵＸ回路／ＤＥＭＵＸ回路１０２（１０３）ごとに、個別にクロック信号ＣＫｐの周波数が設定されるマルチタイムドメインを想定する。この場合、ＭＵＸ回路／ＤＥＭＵＸ回路１０２（１０３）それぞれに対して同期回路１０を設け、共通の同期スタート信号ＳＳｉｎを与える。遅延時間τはＭ、Ｎを任意に変更した場合にも一定となるから、マルチタイムドメインで動作させる場合に、各タイムドメインのテストスタートのタイミングを、同期スタート信号ＳＳｉｎと同期させることができる。 Assume a multi-time domain in which the frequency of the clock signal CKp is individually set for each of the plurality of MUX circuits / DEMUX circuits 102 (103). In this case, a synchronization circuit 10 is provided for each of the MUX circuit / DEMUX circuit 102 (103) and a common synchronization start signal SSin is given. Since the delay time τ is constant even when M and N are arbitrarily changed, the test start timing of each time domain can be synchronized with the synchronization start signal SSin when operating in the multi-time domain.

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。 Although the present invention has been described based on the embodiments, the embodiments merely illustrate the principle and application of the present invention, and the embodiments are intended to include the idea of the present invention defined in the claims. Many modifications and changes in arrangement are possible within the range not leaving.

本発明は、回路や電子機器の試験に利用できる。 The present invention can be used for testing of circuits and electronic devices.

Claims

入力同期スタート信号を受け、クロック信号によりリタイミングして出力する同期回路であって、
第１周波数を有する同期信号を生成する第１タイミング発生器と、
前記第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成する第２タイミング発生器と、
前記ＰＬＬ基準信号をＮ逓倍し、前記クロック信号を生成するＰＬＬ回路と、
前記入力同期スタート信号を前記同期信号でリタイミングし、第１同期スタート信号を生成する第１ラッチと、
前記第１ラッチによりリタイミングされ前記第１周波数に同期した前記第１同期スタート信号を、前記ＰＬＬ基準信号でリタイミングし、前記第２周波数に乗せ替えられた第２同期スタート信号を生成する同期スタート信号乗せ替え部と、
前記第２同期スタート信号を前記クロック信号でリタイミングし、第３同期スタート信号を生成する第２ラッチと、
前記同期信号と前記ＰＬＬ基準信号の位相差を検出する位相差検出器と、
前記第３同期スタート信号に前記位相差検出器により検出された位相差に応じた遅延を与え、出力同期スタート信号を生成する遅延回路と、
を備えることを特徴とする同期回路。A synchronization circuit that receives an input synchronization start signal, re-times it with a clock signal , and outputs it.
A first timing generator for generating a synchronization signal having a first frequency;
A second timing generator for generating a PLL (Phase Locked Loop) reference signal having a second frequency obtained by multiplying the first frequency by M / N (M and N are natural numbers);
A PLL circuit for the PLL reference signal to N multiplied to generate the clock signal,
A first latch for retiming the input synchronization start signal with the synchronization signal and generating a first synchronization start signal;
The first synchronization start signal retimed by the first latch and synchronized with the first frequency is retimed by the PLL reference signal, and a second synchronization start signal transferred to the second frequency is generated. A start signal transfer section;
A second latch for retiming the second synchronization start signal with the clock signal to generate a third synchronization start signal;
A phase difference detector for detecting a phase difference between the synchronization signal and the PLL reference signal;
A delay circuit that gives a delay corresponding to the phase difference detected by the phase difference detector to the third synchronization start signal, and generates an output synchronization start signal;
A synchronization circuit comprising:

前記位相差検出器は、前回のサイクルの位相差をＸ、前記ＰＬＬ基準信号の周期をＴｐｌｌ、前記同期信号の周期をＴｓｙｎｃと書くとき、除余演算子％を用いて
Ｙ＝（Ｘ＋Ｔｐｌｌ）％Ｔｓｙｎｃ
で与えられる数値Ｙを積算された位相差として出力するとともに、数値Ｙを次のサイクルに対する位相差Ｘに設定し、再帰計算を行うことを特徴とする請求項１に記載の同期回路。When the phase difference detector writes X as the phase difference of the previous cycle, Tpll as the period of the PLL reference signal, and Tsync as the period of the synchronization signal , Y = (X + Tpll)% using the remainder operator%. Tsync
2. The synchronization circuit according to claim 1, wherein the numerical value Y given by the step is output as an integrated phase difference, and the numerical value Y is set to the phase difference X for the next cycle to perform recursive calculation.

前記遅延回路は、所定の固定遅延をＴｄと書くとき、前記第３同期スタート信号に遅延（Ｔｄ−Ｙ）を与えることを特徴とする請求項２に記載の同期回路。 The synchronization circuit according to claim 2, wherein the delay circuit gives a delay (Td-Y) to the third synchronization start signal when a predetermined fixed delay is written as Td.

前記遅延回路は、前記ＰＬＬ回路により生成された前記クロック信号を受け、前記クロック信号を前記位相差に応じたサイクル分カウントする期間、前記第３同期スタート信号を遅延させることを特徴とする請求項１から３のいずれかに記載の同期回路。 The delay circuit receives the clock signal generated by the PLL circuit, and delays the third synchronization start signal for a period of counting the clock signal for a cycle corresponding to the phase difference. 4. The synchronization circuit according to any one of 1 to 3.

被試験デバイスにテストパターンを供給し、テストパターンにもとづいた処理を実行させる試験装置であって、
外部からの入力同期スタート信号をリタイミングし、出力同期スタート信号を生成する請求項１から４のいずれかに記載の同期回路と、
パターン信号を生成するパターン発生器と、
前記パターン信号を前記同期回路から出力される前記出力同期スタート信号に同期してマルチプレクスしたテストパターンを生成し、当該テストパターンを前記被試験デバイスに供給するマルチプレクサ回路と、
を備えることを特徴とする試験装置。A test apparatus that supplies a test pattern to a device under test and executes processing based on the test pattern,
The synchronizing circuit according to any one of claims 1 to 4, wherein an externally synchronized input synchronization start signal is retimed to generate an output synchronization start signal;
A pattern generator for generating a pattern signal;
A multiplexer circuit that generates a test pattern that is multiplexed in synchronization with the output synchronization start signal that is output from the synchronization circuit, and supplies the test pattern to the device under test;
A test apparatus comprising:

前記パターン発生器は複数設けられており、複数の前記同期回路が、複数の前記パターン発生器ごとに設けられ、各パターン発生器ごとにクロック信号の周波数が個別に設定可能であることを特徴とする請求項５に記載の試験装置。 A plurality of the pattern generators are provided, a plurality of the synchronization circuits are provided for each of the plurality of pattern generators, and the frequency of the clock signal can be individually set for each pattern generator. The test apparatus according to claim 5.

入力同期スタート信号を受け、クロック信号によりリタイミングして出力するタイミングの同期方法であって、
第１周波数を有する同期信号を生成するステップと、
前記第１周波数をＭ／Ｎ倍（Ｍ、Ｎは自然数）した第２周波数を有するＰＬＬ（Phase Locked Loop）基準信号を生成するステップと、
前記ＰＬＬ基準信号をＮ逓倍し、前記クロック信号を生成するステップと、
前記入力同期スタート信号を前記同期信号でリタイミングし、第１同期スタート信号を生成するステップと、
前記第１周波数に同期した前記第１同期スタート信号を、前記ＰＬＬ基準信号でリタイミングし、前記第２周波数に乗せ替えられた第２同期スタート信号を生成するステップと、
前記第２同期スタート信号を前記クロック信号でリタイミングし、第３同期スタート信号を生成するステップと、
前記同期信号と前記ＰＬＬ基準信号の位相差を検出するステップと、
前記第３同期スタート信号に検出された位相差に応じた遅延を与え、出力同期スタート信号を生成するステップと、
を備えることを特徴とする方法。It is a timing synchronization method for receiving an input synchronization start signal, retiming it with a clock signal , and outputting it.
Generating a synchronization signal having a first frequency;
Generating a PLL (Phase Locked Loop) reference signal having a second frequency obtained by multiplying the first frequency by M / N (M and N are natural numbers);
A step of the PLL reference signal to N multiplied to generate the clock signal,
Retiming the input synchronization start signal with the synchronization signal to generate a first synchronization start signal;
Retiming the first synchronization start signal synchronized with the first frequency with the PLL reference signal to generate a second synchronization start signal transferred to the second frequency;
Retiming the second synchronization start signal with the clock signal to generate a third synchronization start signal;
Detecting a phase difference between the synchronization signal and the PLL reference signal;
Providing a delay according to the detected phase difference to the third synchronization start signal, and generating an output synchronization start signal;
A method comprising the steps of: