JP4729069B2 - Semiconductor device manufacturing method and wafer structure - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特に、多層配線の層間絶縁膜にLow−k(低誘電率)膜を使用した半導体装置の製造方法およびウエハ構造体に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device using a low-k (low dielectric constant) film as an interlayer insulating film of a multilayer wiring and a wafer structure.
集積回路の高集積化、微細化に伴い、配線間の寄生容量の低減を図るため、層間絶縁膜として低誘電率のLow−kが用いられるようになっている。特に、デザインルールが0.25μmより後の世代では、デバイスの高速化の点から、比誘電率kの値が3より小さい材料を用いる低誘電率化が要求されている。 As integrated circuits are highly integrated and miniaturized, Low-k having a low dielectric constant is used as an interlayer insulating film in order to reduce parasitic capacitance between wirings. In particular, the generation after the design rule of 0.25 μm is required to reduce the dielectric constant using a material having a relative dielectric constant k smaller than 3 from the viewpoint of speeding up the device.
従来、kが4〜5程度の層間絶縁膜はCVD等で形成され、膜自体の密度が比較的高く、外気透過性が低かった。したがって、すべての多層配線を形成した後に、パッシベーション膜として、同じく外気透過性の低いSiN膜等で保護しておけば、層間絶縁膜の後発的な誘電率の上昇を招くという問題は発生しなかった。 Conventionally, an interlayer insulating film having k of about 4 to 5 is formed by CVD or the like, and the density of the film itself is relatively high and the outside air permeability is low. Therefore, if all the multilayer wirings are formed and then protected by a SiN film having a low outside air permeability as the passivation film, there will be no problem that the dielectric constant is subsequently increased. It was.
しかし、kの値をより小さくしたLow−k膜は、一般に膜密度が低く、外気の影響を受けやすい。k<3になると、膜の中に外気が侵入しやすく、侵入してきた外気に含まれる水分を吸収すると、膜本来の低誘電率性が損なわれる。したがって、図7(a)に示すような多層構造において、層間絶縁膜としてLow−k膜103、105を使用する場合は、レイヤごとにLow−k膜のガス抜きを行ったうえで、外気を遮断する保護膜104でLow−k膜103を覆う必要がある。
However, a Low-k film with a smaller value of k generally has a low film density and is easily influenced by outside air. When k <3, outside air easily enters the film, and when the moisture contained in the entering outside air is absorbed, the inherent low dielectric constant of the film is impaired. Therefore, in the multilayer structure as shown in FIG. 7A, when the low-
たとえレイヤごとに保護膜104でLow−k膜を保護したとしても、図7(b)に示すようにウエハ101の外周近傍のケアが不足すると、ウエハ外周近傍でLow−k膜103、105の側壁が露出し、そこから外気が侵入するおそれがある。通常、Low−k膜103、105をウエハ上に堆積する場合、ウエハ外周に沿って、たとえば矢印aで示す位置でそのエッジをカットするのであるが、このLow−k膜103、105のカット面である側壁の手当てがされていない場合に、外気侵入による誘電率の上昇が生じる。
Even if the low-k film is protected by the
そこで近年、図8に示すように、Low−k膜のエッジカットを上層に行くほど外側に設定することが提案されている。すなわち、図8(a)に示すように、第1層目のLow−k膜103のエッジを矢印aの位置でカットし、その上面および側壁を外気遮断保護膜104で覆う。次に2番目のLow−k膜105のエッジを矢印a’の位置でカットし、その上面および側壁を外気遮断保護膜107で覆う。このように、順次Low−k膜の上面および側壁を覆いつつ外側に拡げることによって、外気の侵入は防止することができる。
Therefore, in recent years, as shown in FIG. 8, it has been proposed to set the edge cut of the Low-k film to the outer side as it goes upward. That is, as shown in FIG. 8A, the edge of the low-
しかし、半導体装置がどんどん多層化していくことを考えると、最初のLow−k膜のエッジカット位置を、ウエハの非常に内側に取らなくてはならない。その場合、チップの有効面積が狭められ、積層される層の数が多くなるほど、チップの有効面積の減少は著しくなる。現状では、一層あたり約0.5mmずつエッジカットを外側にずらしているため、たとえば10層のチップを製造する場合に、最初のLow−k膜のエッジ(円周)を、通常のエッジ位置から5mm以上内側に設定する必要がある。 However, considering that semiconductor devices are increasingly multilayered, the edge cut position of the first Low-k film must be located very inside the wafer. In that case, the effective area of the chip is narrowed, and the effective area of the chip is significantly reduced as the number of stacked layers is increased. At present, since the edge cut is shifted outward by about 0.5 mm per layer, for example, when manufacturing a 10-layer chip, the edge (circumference) of the first Low-k film is moved from the normal edge position. It is necessary to set it 5mm or more inside.
また、Low―k膜のエッジカット位置を外側に拡げてゆくと、その上に形成する配線102や、層間配線(またはVIA)106をパターニングするための露光プロセス(PEP:photo exposure process)におけるレジストのエッジカット位置も、外側に拡張する必要がある。図8(b)に示すように、レジストのエッジカット位置“b”が、外側のLow−k膜のエッジカット位置a’’と同位置もしくは内側にあると、せっかく形成した保護膜104が配線パターンとともにエッチングされ、Low−k膜の側壁が剥き出しになってしまうからである。PEPのエッジカット位置bを、レイヤごとに外側へ変化させていくのは、マスクの設計、作成工程にまで影響を及ぼし、装置全体の製造工程の著しい複雑化を招く。
Further, when the edge cut position of the low-k film is expanded outward, the resist in an exposure process (PEP: photo exposure process) for patterning the
そこで、本発明は、k<3のLow−k膜を層間絶縁膜に使用する場合に、チップの有効面積を低減させることなく、外気の影響による誘電率の上昇を防止することのできる半導体装置の製造方法およびウエハ構造体を提供する。 Accordingly, the present invention provides a semiconductor device capable of preventing an increase in dielectric constant due to the influence of outside air without reducing the effective area of a chip when a low-k film with k <3 is used as an interlayer insulating film. A manufacturing method and a wafer structure are provided.
本発明では,チップの有効面積を最大に維持したまま、Low−k膜への外気の侵入を防止する。これを実現するために、Low−k膜のエッジカット位置を、常にPEPレジストのエッジカット位置よりも内側に設定し、かつ、少なくとも2層のLow−k膜のエッジカット位置をほぼ一定位置に維持する。 In the present invention, outside air can be prevented from entering the Low-k film while maintaining the maximum effective area of the chip. In order to realize this, the edge cut position of the Low-k film is always set inside the edge cut position of the PEP resist, and the edge cut position of the at least two layers of the Low-k film is set to a substantially constant position. maintain.
本明細書中において、「ウエハ上」に、あるいは「膜上」にという表現は、下地になる層の表面を基準にした相対的な位置関係を意味するものであり、直接接触による層の上下関係のみを意味するものではない。したがって、間に1以上の層が介在する場合であっても、「ウエハ上」あるいは「膜上」という表現を用いることとする。 In this specification, the expression “on the wafer” or “on the film” means a relative positional relationship based on the surface of the underlying layer, and the upper and lower sides of the layer by direct contact. It does not mean only a relationship. Therefore, the expression “on the wafer” or “on the film” is used even when one or more layers are interposed.
本発明の半導体装置の製造方法は、ウエハ上にk<3の第1の低誘電率膜を、そのエッジが、ウエハ円周に沿った第1のエッジ位置に一致するように形成する。次に、第1の低誘電率膜よりもガス透過率の低い第1保護膜を、そのエッジが、第1エッジ位置より外側の第2エッジ位置と一致するように、第1低誘電率膜およびウエハ上に形成する。最後に、第1保護膜上に、第2の低誘電率膜を、そのエッジが第1エッジ位置の内側となるように形成する。 In the method for manufacturing a semiconductor device of the present invention, a first low dielectric constant film of k <3 is formed on a wafer so that the edge thereof coincides with the first edge position along the wafer circumference. Next, the first low dielectric constant film having a gas permeability lower than that of the first low dielectric constant film is adjusted so that the edge thereof coincides with the second edge position outside the first edge position. And formed on the wafer. Finally, a second low dielectric constant film is formed on the first protective film so that the edge is inside the first edge position.
別の側面では、半導体装置の製造方法は、ウエハ上にk<3の第1低誘電率膜を形成し、第1低誘電率膜のエッジをウエハの円周に沿った第1のエッジカット位置でカットする。次に、第1低誘電率膜よりもガス透過率の低い第1保護膜で、ウエハおよび低誘電率膜を覆う。次に、第1保護膜のエッジを、第1のエッジカット位置より外側の第2のエッジカット位置でカットする。最後に、第1保護膜上に第2低誘電率膜を形成し、第2低誘電率膜のエッジを前記第1のエッジカット位置の内側でカットする。 In another aspect, a method for manufacturing a semiconductor device includes forming a first low dielectric constant film of k <3 on a wafer, and forming an edge of the first low dielectric constant film along a circumference of the wafer by a first edge cut. Cut at the position. Next, the wafer and the low dielectric constant film are covered with a first protective film having a gas permeability lower than that of the first low dielectric constant film. Next, the edge of the first protective film is cut at a second edge cut position outside the first edge cut position. Finally, a second low dielectric constant film is formed on the first protective film, and the edge of the second low dielectric constant film is cut inside the first edge cut position.
いずれの製造方法においても、さらに積層を進める場合も、保護膜のエッジカット位置を、低誘電率膜のエッジよりも常に外側になるように一定位置に保つ。この場合、第2のエッジカット位置は、低誘電率膜上に配線パターンを形成するために使用するレジストのPEP(露光工程)エッジカット位置に一致させる。したがって、各層でPEPエッジカット位置を調整しながら低誘電率膜を保護する必要がなく、製造工程が簡便になる。 In any of the manufacturing methods, even when the lamination is further advanced, the edge cut position of the protective film is kept at a constant position so as to be always outside the edge of the low dielectric constant film. In this case, the second edge cut position is made to coincide with the PEP (exposure process) edge cut position of the resist used for forming the wiring pattern on the low dielectric constant film. Therefore, it is not necessary to protect the low dielectric constant film while adjusting the PEP edge cut position in each layer, and the manufacturing process is simplified.
低誘電率膜のエッジ位置である第1エッジカット位置は、各レイヤにおいて、保護膜のエッジ位置である第2エッジカット位置より内側で、ほぼ一定位置に揃うように形成するのが好ましい。しかしこれに限られず、保護膜の第2エッジカット位置の内側にある限り、少なくとも2つの低誘電率膜のエッジが一定位置で揃うように形成してもよい。 The first edge cut position, which is the edge position of the low dielectric constant film, is preferably formed so as to be aligned at a substantially constant position inside the second edge cut position, which is the edge position of the protective film, in each layer. However, the present invention is not limited to this, and as long as it is inside the second edge cut position of the protective film, it may be formed so that the edges of at least two low dielectric constant films are aligned at a certain position.
本発明の別の側面では、ウエハ構造は、以下を備える。 In another aspect of the invention, the wafer structure comprises:
(イ)ウエハ、
(ロ)ウエハ上に位置し、そのエッジが、ウエハの円周に沿った第1エッジカット位置に位置する第1低誘電率膜、
(ハ)第1低誘電率膜上に位置し、そのエッジが、第1エッジカット位置
よりも外側の第2エッジカット位置に位置する第1保護膜、および
(ニ)第1保護膜上に位置し、そのエッジが、前記第1エッジカット位置の内側に位置する第2低誘電率膜。
(A) wafer,
(B) a first low dielectric constant film located on the wafer, the edge of which is located at a first edge cut position along the circumference of the wafer;
(C) a first protective film located on the first low dielectric constant film, the edge of which is located at a second edge cut position outside the first edge cut position; and (d) on the first protective film. A second low dielectric constant film that is located and whose edge is located inside the first edge cut position.
第1保護膜は、第1の低誘電率膜よりもガス透過性が低い。逆に言えば、第1の低誘電率膜よりも気密性が高く、外気が第1の低誘電率膜に侵入することを防止する。第1保護膜は、たとえば、SiN、SiC、SiO2、SiOC、SiOF、SiONなどのCVD層である。 The first protective film has lower gas permeability than the first low dielectric constant film. In other words, the airtightness is higher than that of the first low dielectric constant film, and the outside air is prevented from entering the first low dielectric constant film. The first protective film is, for example, a CVD layer such as SiN, SiC, SiO 2 , SiOC, SiOF, or SiON.
本発明のさらに別の側面では、ウエハ構造は、
(イ)ウエハと、
(ロ)ウエハ上に積層された複数の低誘電率膜と、
(ハ)低誘電率膜の各々を覆い、そのエッジが、対応する低誘電率膜のエッジよりも外側に位置するように、ほぼ一定位置に位置する外気遮断保護膜と
を備え、少なくとも2つの低誘電率膜のエッジカット位置がほぼ一致する。
In yet another aspect of the invention, the wafer structure comprises:
(A) a wafer;
(B) a plurality of low dielectric constant films stacked on the wafer;
(C) an external air blocking protective film that covers each of the low dielectric constant films and that is positioned at a substantially constant position so that the edge is located outside the edge of the corresponding low dielectric constant film, and includes at least two The edge cut positions of the low dielectric constant film are almost the same.
いずれのウエハ構造においても、低誘電率膜が外気を吸収して誘電率が後発的に上昇することを防止できる。また、ウエハ上のチップ有効面積を最大にすることができる。 In any of the wafer structures, it is possible to prevent the low dielectric constant film from absorbing outside air and subsequently increasing the dielectric constant. In addition, the effective chip area on the wafer can be maximized.
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明により、いっそう明確になるものである。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the drawings.
本発明による半導体装置の製造方法によれば、PEPのエッジカット位置と、その内側にあるLow−k膜のエッジカット位置がほぼ一定に維持され、レイヤごとにPEPのエッジカット位置を調整しながらLow−k膜の保護を行う必要がない。これにより、製造工程が簡便になる。 According to the semiconductor device manufacturing method of the present invention, the edge cut position of the PEP and the edge cut position of the low-k film inside the PEP are maintained substantially constant, and the edge cut position of the PEP is adjusted for each layer. There is no need to protect the Low-k film. This simplifies the manufacturing process.
本発明のウエハ構造体は、チップの有効面積を最大に維持したまま、Low−k膜への外気の侵入を効果的に排除し、低誘電率性を維持することができる。 The wafer structure of the present invention can effectively eliminate the intrusion of outside air into the Low-k film while maintaining the maximum effective area of the chip, and can maintain a low dielectric constant.
<第1実施形態>
図1および2は、本発明の第1実施形態に係る半導体装置の製造方法の一例を示す図である。本発明は、半導体装置の製造工程中、特にウエハ上への配線パターンと形成と、比誘電率k<3のLow−k膜を使用した層間絶縁膜の積層工程に良好に適用される。
<First Embodiment>
1 and 2 are diagrams illustrating an example of a method of manufacturing a semiconductor device according to the first embodiment of the present invention. The present invention is well applied to a semiconductor device manufacturing process, in particular, a wiring pattern and formation on a wafer, and an interlayer insulating film stacking process using a low-k film having a relative dielectric constant k <3.
第1実施形態の半導体装置の製造方法においては、何層に積層されようとも、k<3のLow−k材料を用いた層間絶縁膜のエッジカット位置(第1エッジカット位置)を、ほぼ一定位置に維持し、かつ、層間絶縁膜上に配線パターンを形成する露光プロセス(PEP)で使用するレジストのエッジカット位置(第2エッジカット位置)を、Low−k膜のエッジカット位置よりも外側のほぼ一定位置に維持する。これにより、Low−k膜を外気から保護するためにLow−k膜上に形成した外気遮断保護膜のエッジ位置が、PEPレジストのエッジカット位置と一致することになり、常に、Low−k膜のエッジ位置よりも外側に位置する。したがって、Low−k膜の側壁が露出することはなく、外気の侵入を防止することができる。 In the manufacturing method of the semiconductor device of the first embodiment, the edge cut position (first edge cut position) of the interlayer insulating film using the low-k material of k <3 is substantially constant no matter how many layers are stacked. The edge cut position (second edge cut position) of the resist used in the exposure process (PEP) for maintaining the position and forming the wiring pattern on the interlayer insulating film is outside the edge cut position of the low-k film. To maintain a substantially constant position. As a result, the edge position of the outside air blocking protection film formed on the Low-k film to protect the Low-k film from the outside air coincides with the edge cut position of the PEP resist. It is located outside the edge position. Therefore, the side wall of the Low-k film is not exposed, and entry of outside air can be prevented.
図1および2を参照して、第1実施形態に係る半導体装置の製造方法を、より具体的に説明する。図2は図1(d)から引き続く工程を示すものであり、図1および2で一連の製造工程を表わす。 With reference to FIGS. 1 and 2, the method of manufacturing the semiconductor device according to the first embodiment will be described more specifically. FIG. 2 shows a process subsequent to FIG. 1 (d), and FIGS. 1 and 2 show a series of manufacturing processes.
(a)まず、図1(a)に示すように、ウエハ11上にk<3のLow−k膜13を、そのエッジ位置が、矢印aで示される位置(第1のエッジカット位置)に位置するように成膜する。第1実施形態では、たとえばメチルシロキサン(SiO2−CH3)をスピンコートすることにより、Low−k膜13を形成する。しかし、この例に限定されるわけではなく、任意のポリメチルシロキサンや、低誘電率無機SOG材料であるHSQ(hydrogensilsesquioxane)を用いて、Low−k膜13を形成してもよい。Low−k膜13のエッジ位置の制御は、たとえば図3に示すように、ノズルによるエッジカット制御により行う。
(A) First, as shown in FIG. 1A, the edge position of the low-
すなわち、図3(a)に示すように、ノズル31からk<3のILD(Inter-level Dielectric)材料の溶剤32をウエハ11に滴下し、ウエハ11を回転させて全面に均一に塗布する。その後、図3(b)に示すように、ウエハ11を回転させながら、ウエハ外周に沿ってエッジカットを行う位置に、ILD溶剤32を溶かす薬液(たとえばシンナー)34をノズル33から噴出し、ウエハ11の周辺部に塗布されたILD溶剤32を、ウエハ周縁からエッジカット位置aの範囲まで溶かして除去する。このようにして、Low−k膜13のエッジ位置を、矢印aに一致させる。
That is, as shown in FIG. 3A, a solvent 32 of an ILD (Inter-level Dielectric) material of k <3 is dropped from the nozzle 31 onto the
(b)次に、図1(b)に示すように、Low−k膜13およびウエハ11を覆ってフォトレジスト14を塗布し、配線溝15を形成するとともに、フォトレジスト14のエッジ部分を、矢印b(第2のエッジカット位置)に一致するようにカットする。より具体的には、図4(a)に示すように、ウエハ11およびLow−k膜13上にレジスト溶剤を滴下し、ウエハ11を回転させて全面に均一にレジスト14を塗布する。その後、レジスト14の膜安定化のための熱処理を行った後、ウエハ11を回転させながら、ウエハ外周に沿ってエッジカットを行う部分を、光源35で照射する。次に、図4(b)に示すように、通常の方法で、レジスト14上にパターン39を露光した後、ノズル37で現像液38を滴下し、感光した部分のレジストを溶解させて除去する。このとき、パターン形成と同時に、先に露光したレジスト周辺部のエッジ部分も、第2のエッジカット位置bまで除去される。この例では、感光した部分が溶融するポジ型レジストを用いているが、ネガ型レジストと、ウエハ周辺部およびパターン部を覆うレチクルを用いて、パターン形成とレジストのエッジカットとを同時に行ってもよい。パターニングしたレジストをマスクにして、下層の第1のLow−k膜13にRIEなどにより配線パターンを形成する。
(B) Next, as shown in FIG. 1B, a
(c)次に、図1(c)に示すように、レジスト14を除去した後、スパッタリング、メッキ、CMP等のプロセスにより、配線溝15にたとえばCuを埋め込み、表面を平坦化してダマシン配線16を形成する。その後、Low−k膜13を外気から遮断するために、全面に外気遮断保護膜17を形成する。外気遮断保護膜17は、たとえばプラズマCVDにより、SiN膜、SiC膜、SiO2膜、SiOC膜、SiOF膜、SiON膜等として形成する。外気遮断保護膜17を成膜する前処理として、in−situで高温真空アニールし、Low−k膜13中からデガス(ガス抜き)を行うのが好ましい。その後、真空をやぶらずに連続して外気遮断保護膜17を成膜することで、Low−k膜13中に水分を含む気泡が残ることを排除する。その後、外気遮断保護膜17上に第2のLow−k膜19をスピンコートし、そのエッジを矢印aの位置(第1エッジカット位置)でカットする。チップの有効面積を最大にするためには、第2のLow−k膜19のエッジ位置を、下層にある第1のLow−k膜13のエッジ位置と揃えるのが好ましいが、第2エッジカット位置より内側にある限り、第1エッジカット位置を基準にして多少の内外へのずれがあってもかまわない。
(C) Next, as shown in FIG. 1C, after removing the resist 14, for example, Cu is embedded in the
(d)次に、図1(d)に示すように、第2のLow−k膜19上に再度フォトレジスト14を塗布し、図1(b)の工程と同様に、Viaや層間配線溝の露光を行う。パターン露光に先立ち、図4(a)のように、エッジカット位置bでエッジカット用に露光しておく。その後、レジスト14をマスクにして、RIE法などにより、Viaや配線溝18を加工する。PEPレジストのエッジカットを下層と同様に矢印bの位置に一致させることにより、RIE工程で除去されることになる外気遮断保護膜17のエッジも、PEPのエッジカット位置bに一致する。これにより、第1のLow−k膜13の側壁を露出させることなく、配線パターンの溝18を形成することができる。
(D) Next, as shown in FIG. 1D, a
(e)次に、図2(e)に示すように、レジスト14を除去し、Viaまたは配線溝18をAl等で埋め込み、表面を平坦化して、層間配線20を形成する。このとき第1のLow−k膜13は外気遮断保護膜17で保護されているので、Low−k膜13を外気の侵入から保護し、誘電率を低く維持したまま層間配線20を形成することができる。
(E) Next, as shown in FIG. 2E, the resist 14 is removed, the via or the
(f)次に、図2(f)に示すように、上述した工程(c)〜(e)を繰り返し、第2の外気遮断保護膜21、第3のLow−k膜23を形成し、3番目の層に層間配線20を形成し、デガス処理後、第3の外気遮断保護膜24を形成する。さらに順次多層化していく場合でも、外気遮断保護膜のエッジ部は、PEPレジストのエッジカット位置bに一致し、かつ、Low−k膜のエッジは常にPEPエッジカット位置の内側にある。これにより、Low−k膜の低誘電率性は効果的に維持され、寄生容量の発生を防止し、デバイスの動作特性を良好に維持する。
(F) Next, as shown in FIG. 2 (f), the steps (c) to (e) described above are repeated to form the second outside air blocking
図2(f)に示すウエハ構造体10は、ウエハ11と、ウエハ11上に位置し、そのエッジが第1エッジカット位置aに位置する第1のLow−k膜13と、第1のLow−k膜13上に位置し、そのエッジが、第1エッジカット位置aよりも外側の第2エッジカット位置bに位置する第1保護膜17と、第1保護膜17上に位置し、そのエッジが、前記第1エッジカット位置aに一致する第2あるいは第3のLow−k膜19、23を備える。図2(f)の例では、第1〜第3のLow−k膜のエッジ位置がすべて、第1のエッジカット位置aに一致する。
The
しかし、第2のエッジカット位置bよりも内側にある限り、少なくとも2層のLow−k膜のエッジが一致する構成としてもよい。 However, as long as it exists inside the 2nd edge cut position b, it is good also as a structure where the edge of at least 2 layer Low-k film | membrane matches.
第1実施形態の半導体装置の製造方法とウエハ構造体によれば、チップの有効面積を低減することなく、外気の侵入を効果的に遮断して、Low−k膜の低誘電率性を維持することができる。とくに、半導体装置が10層以上の多層配線構造をとる場合、各層で、Low−k膜のエッジを0.5mmずつ外側へずらす方法に比較して、ウエハあたりのチップ数を増やすことができる。
<第2実施形態>
図5および6は、本発明の第2実施形態に係る半導体装置の製造方法を示す。
According to the semiconductor device manufacturing method and the wafer structure of the first embodiment, it is possible to effectively block outside air and maintain the low dielectric constant of the Low-k film without reducing the effective area of the chip. can do. In particular, when the semiconductor device has a multilayer wiring structure of 10 layers or more, the number of chips per wafer can be increased as compared with a method in which the edge of the Low-k film is shifted outward by 0.5 mm in each layer.
Second Embodiment
5 and 6 show a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
図6(f)は、図5(e)に引き続く工程であり、図5、6は一連の製造工程を示すものである。第2実施形態では、Low−k膜を外気から遮断する外気遮断保護膜に加え、CMPやRIEといったプロセスダメージから保護する被覆膜を形成する。この場合、外気遮断保護膜と被覆膜のエッジ位置は、PEPレジストのエッジカット位置にほぼ一致し、Low−k膜のエッジカット位置は、それよりも内側のほぼ一定位置とする。第2実施形態に係る半導体装置の製造工程を、図5および6を参照して以下で詳述する。 FIG. 6F is a process subsequent to FIG. 5E, and FIGS. 5 and 6 show a series of manufacturing processes. In the second embodiment, in addition to the outside air blocking protection film that blocks the Low-k film from outside air, a coating film that protects from process damage such as CMP and RIE is formed. In this case, the edge positions of the outside air blocking protective film and the coating film substantially coincide with the edge cut position of the PEP resist, and the edge cut position of the Low-k film is set to a substantially constant position on the inner side. The manufacturing process of the semiconductor device according to the second embodiment will be described in detail below with reference to FIGS.
(a)まず、図5(a)に示すように、ウエハ41上に、第1のLow−k膜43を、そのエッジが第1のエッジカット位置aに一致するように形成する。エッジ位置の制御は、第1実施形態と同様に、たとえば図3に示すノズル制御による。すなわち、Low−k素材の溶剤をノズルからウエハ全面に塗布した後、シンナーによりエッジカット位置aでエッジカットする。
(A) First, as shown in FIG. 5A, the first Low-
(b)次に、図5(b)に示すように、以後の工程で行われるCMPやRIEといったプロセスダメージからLow−k膜43を保護するための被覆膜42を、CVDなどにより形成する。この被覆膜42には、Low−k膜43を外気から遮断する性能は特に必要なく、p−SiO2膜やp−TEOS膜等でよい。
(B) Next, as shown in FIG. 5B, a
(c)次に、図5(c)に示すように、被覆膜42上に、パターン形成のためのレジスト44を塗布し、そのエッジ位置を、第1のエッジカット位置aよりも外側の第2のエッジカット位置bに制御し、Viaまたは配線溝45をRIEなどにより形成する。このRIE工程で、被覆膜42のエッジが、第2のエッジカット位置bに一致することになる。
(C) Next, as shown in FIG. 5 (c), a resist 44 for pattern formation is applied on the
(d)次に、図5(d)に示すように、レジスト44を除去し、スパッタリング、メッキ、CMPなどのプロセスにより、たとえばCuのダマシン配線46を形成する。
(D) Next, as shown in FIG. 5D, the resist 44 is removed, and, for example,
(e)次に、Low−k膜43を外気から遮断するための外気遮断保護膜47を、SVD等により形成する。外気遮断保護膜47は、SiN、SiC、SiO2、SiOC、SiOF、SiONなどである。外気遮断保護膜47の成膜に先立ち、前処理として、in−situでの高温真空アニールにより、Low−k膜43中からデガスを行う。引き続いて、真空をやぶらずに連続して外気遮断保護膜47を成膜することで、Low−k膜中のガス抜き後に密閉することができる。
(E) Next, an outside air blocking
(f)次に、図6(f)に示すように、第2のLow−k膜49を形成して、そのエッジ位置を第1のエッジ位置aに制御し、その上に第2の被覆膜51を形成する。
(F) Next, as shown in FIG. 6F, the second Low-
(g)次に、図6(g)に示すように、レジスト54を塗布して、Viaまたは層間配線パターンとともに、第2エッジカット位置bをPEPで焼き付け、レジスト54をマスクにしてRIEなどにより、Viaまたは配線溝55の加工を行う。被覆膜51があるため、RIEによるパターン加工時に、Low−k膜49へのダメージが少ない。RIEの際に、第1の外気遮断保護膜47と第2の被覆膜51のエッジが、PEPのエッジ位置bでカットされ、第2のエッジカット位置bに一致するようになる。
(G) Next, as shown in FIG. 6G, a resist 54 is applied, the second edge cut position b is baked with PEP together with the Via or the interlayer wiring pattern, and the resist 54 is used as a mask by RIE or the like. , Via or the
(h)次に、図6(h)に示すように、レジスト54を除去し、配線溝55をAlなどで埋め込み、CMP等により、層間配線56を形成する。先の工程(g)で、PEPでのレジストのエッジカット位置が、Low−k膜49のエッジ位置よりも外側の第2のエッジカット位置bにあり、第1の外気遮断保護膜47のエッジ位置も、第2のエッジカット位置にそろうため、第2のLow−k膜49の側壁が露出することなく、層間配線56を形成することが可能になる。
(H) Next, as shown in FIG. 6H, the resist 54 is removed, the
(i)最後に、図5(e)および図6(g)〜5(h)を繰り返すことにより、第3層目の配線パターンを形成し、図6(i)に示すウエハ構造体40が完成する。 (I) Finally, the wiring pattern of the third layer is formed by repeating FIG. 5E and FIGS. 6G to 5H, and the wafer structure 40 shown in FIG. Complete.
図6(i)に示すウエハ構造体40は、3層のLow−k膜すべてのエッジ位置が、第1のエッジカット位置aに一致し、それぞれ対応する外気遮断保護膜のエッジも、その外側の第2エッジカット位置bで一致する。しかし、3層以上の多層構造において、必ずしもすべてのLow−k膜のエッジが第1のエッジカット位置に一致する必要はない。少なくとも2層のLow−k膜のエッジ位置が第1エッジカット位置aに一致し、その他のLow−k膜のエッジ位置は、第1エッジカット位置aを基準として、多少内外にずれたとしても、第2エッジカット位置より内側にある限り、チップの有効面積を低減することなく、Low−k膜への外気の侵入を防止することができる。 In the wafer structure 40 shown in FIG. 6 (i), the edge positions of all the three layers of Low-k films coincide with the first edge cut positions a, and the edges of the corresponding outside air blocking protective films are also outside the corresponding edges. At the second edge cut position b. However, in a multi-layer structure of three or more layers, the edges of all Low-k films do not necessarily need to coincide with the first edge cut position. Even if the edge positions of at least two layers of the Low-k film coincide with the first edge cut position a, the edge positions of the other Low-k films may be slightly shifted inward and outward with respect to the first edge cut position a. As long as it is inside the second edge cut position, it is possible to prevent the outside air from entering the Low-k film without reducing the effective area of the chip.
第2実施形態においては、Low−k膜への外気遮断効果に加えて、CMPやRIEといったプロセスダメージからもLow−k膜を保護することができ、動作の信頼性を向上することができる。 In the second embodiment, in addition to the effect of shutting off the outside air to the Low-k film, the Low-k film can be protected from process damage such as CMP and RIE, and the operation reliability can be improved.
10、40 ウエハ構造体
11、41、101 ウエハ
12、19、23、43、49、57、103、105、109 Low−k膜14、44 レジスト
15、18、45、55 配線溝
16、46、102 配線パターン
17、21、24、47、53、61 外気遮断保護膜
a 第1のエッジカット位置(Low−k膜エッジカット位置)
b 第2のエッジカット位置(PEPレジストエッジカット位置)
10, 40
b Second edge cut position (PEP resist edge cut position)
Claims (6)
前記第1の低誘電率膜よりもガス透過率の低い第1保護膜を、前記第1の低誘電率膜上、前記第1の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して配置し、前記第1保護膜のエッジが、前記第1エッジ位置より外側の第2エッジ位置と一致するように形成するステップと、
前記第1保護膜上に第2の低誘電率膜を配置し、前記第2の低誘電率膜のエッジが、前記第1エッジ位置より内側に形成するステップと、
前記第2の低誘電率膜よりもガス透過率の低い第2保護膜により前記第2の低誘電率膜上および前記第2の低誘電率膜のエッジ上を覆い、前記第2保護膜のエッジを前記第2エッジ位置と一致するように形成するステップと
を含むことにより、前記ウエハ上のすべての低誘電率膜上及びエッジ上を、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆うとともに、前記すべての低誘電率膜のエッジを、前記第2エッジ位置よりも内側に配置することを特徴とする半導体装置の製造方法。 Disposing a first low dielectric constant film on the wafer and forming an edge of the first low dielectric constant film to coincide with a first edge position along a wafer circumference;
A first protective film having a lower gas permeability than the first low dielectric constant film is in contact with the first low dielectric constant film, the edge of the first low dielectric constant film, and the wafer. Forming the edge of the first protective film so as to coincide with the second edge position outside the first edge position;
Disposing a second low dielectric constant film on the first protective film, and forming an edge of the second low dielectric constant film inside the first edge position;
Covering the second low dielectric constant film and the edge of the second low dielectric constant film with a second protective film having a lower gas permeability than the second low dielectric constant film, Forming an edge to coincide with the second edge position, so that the gas permeability of each of the low dielectric constant films on the wafer and on the edge is higher than that of each of the low dielectric constant films. A method of manufacturing a semiconductor device, wherein each of the low dielectric constant films is covered with a low protective film, and the edges of all the low dielectric constant films are disposed inside the second edge position.
前記第1の低誘電率膜のエッジを、ウエハ円周に沿った第1のエッジカット位置でカットするステップと、
前記第1の低誘電率膜よりもガス透過率の低い第1保護膜を、前記第1の低誘電率膜上、前記第1の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して形成するステップと、
前記第1保護膜のエッジを、前記第1のエッジカット位置より外側の第2のエッジカット位置でカットするステップと、
前記第1保護膜上にk<3の第2の低誘電率膜を形成し、当該第2の低誘電率膜のエッジを前記第1のエッジカット位置より内側でカットするステップと、
前記第2の低誘電率膜よりもガス透過率の低い第2保護膜により前記第2の低誘電率膜上および前記第2の低誘電率膜のエッジ上を覆うステップと、
前記第2保護膜のエッジを第2のエッジカット位置でカットするステップと
を含むことにより、前記ウエハ上のすべての低誘電率膜上及びエッジ上を、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆うとともに、前記すべての低誘電率膜のエッジを、前記第2エッジカット位置よりも内側でカットすることを特徴とする半導体装置の製造方法。 Forming a first low dielectric constant film having a dielectric constant k <3 on the wafer;
Cutting an edge of the first low dielectric constant film at a first edge cut position along a wafer circumference;
A first protective film having a lower gas permeability than the first low dielectric constant film is in contact with the first low dielectric constant film, the edge of the first low dielectric constant film, and the wafer. And forming a step,
Cutting the edge of the first protective film at a second edge cut position outside the first edge cut position;
Forming a second low dielectric constant film of k <3 on the first protective film, and cutting an edge of the second low dielectric constant film inside the first edge cut position;
Covering the second low dielectric constant film and the edge of the second low dielectric constant film with a second protective film having a gas permeability lower than that of the second low dielectric constant film;
Cutting the edge of the second protective film at a second edge cut position, so that the gas on all the low dielectric constant films on the wafer and on the edge is higher than that of each of the low dielectric constant films. A method for manufacturing a semiconductor device, comprising: covering each with a protective film having a low transmittance, and cutting edges of all the low dielectric constant films on an inner side than the second edge cut position.
前記ウエハ上に位置し、そのエッジが、前記ウエハの円周に沿った第1エッジカット位置に位置する第1の低誘電率膜と、
前記第1の低誘電率膜上、前記第1の低誘電率膜のエッジ上、および前記ウエハ上にそれぞれ接して配置され、エッジが、前記第1エッジカット位置よりも外側の第2エッジカット位置に位置し、且つ前記第1の低誘電率膜よりもガス透過率が低い第1保護膜と、
前記第1保護膜上に位置し、エッジが、前記第1エッジカット位置より内側に位置する第2の低誘電率膜と、
前記第2の低誘電率膜上および前記第2の低誘電率膜のエッジ上を覆い、エッジが、前記第2エッジカット位置に位置し、前記第2の低誘電率膜よりもガス透過率が低い第2保護膜と
を備え、
前記ウエハ上のすべての低誘電率膜上及びエッジ上が、前記低誘電率膜のそれぞれよりもガス透過率の低い保護膜でそれぞれ覆われるとともに、前記すべての低誘電率膜のエッジが、前記第2エッジカット位置より内側にあることを特徴とするウエハ構造体。 A wafer,
A first low dielectric constant film located on the wafer, the edge of which is located at a first edge cut position along the circumference of the wafer;
A second edge cut is disposed on and in contact with the first low dielectric constant film, the edge of the first low dielectric constant film, and the wafer, and the edge is located outside the first edge cut position. A first protective film located at a position and having a lower gas permeability than the first low dielectric constant film;
A second low dielectric constant film located on the first protective film and having an edge located on the inner side of the first edge cut position;
Covering the second low dielectric constant film and the edge of the second low dielectric constant film, the edge is located at the second edge cut position, and the gas permeability is higher than that of the second low dielectric constant film. A second protective film having a low
All the low dielectric constant films and the edges on the wafer are covered with a protective film having a lower gas permeability than each of the low dielectric constant films, and the edges of all the low dielectric constant films are A wafer structure which is located inside a second edge cut position.
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