JP4726881B2 - Output buffer circuit and interface circuit using output buffer circuit - Google Patents
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Description
本発明は、3ステートのバッファ回路からなる出力バッファ回路に関し、特に高耐圧トランジスタを使用せずに複数の電源電圧で使用することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路に関する。 The present invention relates to an output buffer circuit composed of a three-state buffer circuit, and more particularly to an output buffer circuit that can be used with a plurality of power supply voltages without using a high voltage transistor and an interface circuit using the output buffer circuit.
図4は、従来の出力バッファ回路の例を示した回路図である(例えば、特許文献1参照。)。
図4における出力バッファ回路100では、高電圧、例えば5Vの出力をドライブするために高耐圧トランジスタPT41を使用している。また、出力バッファ回路100は、トランジスタPT41のゲート電圧を所定の基準電圧VREFから5Vの電圧に変換するために、レベルシフト回路132を備えており、レベルシフト回路132は、図5で示すような回路構成をなしている。
In the
しかし、図4及び図5で示した出力バッファ回路は、コスト的に不利となる要素を含んでいる。すなわち、高耐圧トランジスタを使用することによってプロセスコストが上昇すると共に、レベルシフト回路132を備えることによって使用トランジスタ数の増加に伴うチップ面積コストが上昇するという問題があった。更に、高耐圧トランジスタPT41を使用することにより、PMOSトランジスタであるトランジスタPT41のソースに低電圧、例えば3.3Vの電圧が印加された場合に、パッドPadから出力される信号の立ち上がり時間が遅くなるという問題があった。
However, the output buffer circuit shown in FIGS. 4 and 5 includes elements that are disadvantageous in cost. That is, there is a problem that the process cost is increased by using the high breakdown voltage transistor, and the chip area cost is increased due to the increase in the number of transistors used by providing the
本発明は、このような問題を解決するためになされたものであり、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、3.3Vの低電圧入力信号に対して3.3Vの低電圧信号又は5Vの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得ることを目的とする。 The present invention has been made in order to solve such a problem. The present invention has a simple circuit configuration without using a high breakdown voltage transistor and a level shift circuit, and can be used for a low voltage input signal of 3.3V. An object is to obtain an output buffer circuit capable of outputting either a low voltage signal of .3V or a high voltage signal of 5V and an interface circuit using the output buffer circuit.
この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる3ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第1のトランジスタと、
該第1のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第2のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第3のトランジスタと、
前記出力端と該第3のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第4のトランジスタと、
前記出力端が所定の信号レベルになると、前記第2のトランジスタのサブストレートゲートに第2のトランジスタの耐電圧以下の電圧を供給する第5のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Vrefを生成して前記第1のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第3のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えるものである。
An output buffer circuit according to the present invention is an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal according to an input output enable signal.
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Is provided.
具体的には、前記第1及び第2の各トランジスタは、それぞれPチャネル型MOSトランジスタであり、前記第5のトランジスタは、前記出力端がローレベルになると前記第2のトランジスタのサブストレートゲートを第2のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第2のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断するようにした。 Specifically, each of the first and second transistors is a P-channel MOS transistor, and when the output terminal is at a low level, the fifth transistor has a substrate gate of the second transistor. A voltage lower than the withstand voltage of the second transistor is connected, and when the output terminal becomes high level, the connection between the substrate gate of the second transistor and the voltage less than the withstand voltage is cut off .
また、具体的には、前記第2のトランジスタの制御信号入力端は、前記第1のトランジスタの耐電圧以下の電圧が入力されるようにした。 Specifically, a voltage lower than the withstand voltage of the first transistor is input to the control signal input terminal of the second transistor.
前記第1から第5の各トランジスタ、電圧生成回路部及び入力回路部は1つのICに集積されるようにしてもよい。 The first to fifth transistors, the voltage generation circuit unit, and the input circuit unit may be integrated in one IC.
また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる3ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第1のトランジスタと、
該第1のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第2のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第3のトランジスタと、
前記出力端と該第3のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第4のトランジスタと、
前記出力端が所定の信号レベルになると、前記第2のトランジスタのサブストレートゲートに第2のトランジスタの耐電圧以下の電圧を供給する第5のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Vrefを生成して前記第1のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第3のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えるものである。
Further, an interface circuit according to the present invention is an interface circuit using an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal according to an input output enable signal.
The output buffer circuit includes:
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Is provided.
具体的には、前記第1及び第2の各トランジスタは、それぞれPチャネル型MOSトランジスタであり、前記第5のトランジスタは、前記出力端がローレベルになると前記第2のトランジスタのサブストレートゲートを第2のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第2のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断するようにした。 Specifically, each of the first and second transistors is a P-channel MOS transistor, and when the output terminal is at a low level, the fifth transistor has a substrate gate of the second transistor. A voltage lower than the withstand voltage of the second transistor is connected, and when the output terminal becomes high level, the connection between the substrate gate of the second transistor and the voltage less than the withstand voltage is cut off .
前記出力バッファ回路は1つのICに集積されるようにしてもよい。 The output buffer circuit may be integrated in one IC.
本発明によれば、回路を構成するすべてのトランジスタを、正側電源電圧と負側電源電圧の電圧差の最小値の耐電圧を有する低耐圧のトランジスタにすることができ、プロセスコストを安価にすることができ、正側電源電圧と負側電源電圧の電圧差の最大値の耐電圧を有する高耐圧のトランジスタを使用した場合に生じる出力信号の立ち上がり時間の遅延を小さくすることができる。更に、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で実現することができ、回路規模を小さくしてコストの低減を図ることができる。 According to the present invention, all the transistors constituting the circuit can be made a low withstand voltage transistor having a withstand voltage of the minimum value of the voltage difference between the positive power supply voltage and the negative power supply voltage, and the process cost can be reduced. Therefore, it is possible to reduce the delay of the rise time of the output signal that occurs when a high-breakdown-voltage transistor having a maximum withstand voltage of the voltage difference between the positive-side power supply voltage and the negative-side power supply voltage is used. Further, it can be realized with a simple circuit configuration without using a high voltage transistor and a level shift circuit, and the circuit scale can be reduced to reduce the cost.
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における出力バッファ回路の例を示した回路図である。
図1において、出力バッファ回路1は、入力されているアウトプットイネーブル信号OEがアサートされると、デジタル信号である入力信号Siに応じた信号Soを出力端OUTから出力し、該アウトプットイネーブル信号OEがネゲートされると出力端OUTはハイインピーダンス状態になる3ステートのバッファ回路をなしている。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of an output buffer circuit according to the first embodiment of the present invention.
In FIG. 1, when an input output enable signal OE is asserted, the output buffer circuit 1 outputs a signal So corresponding to the input signal Si, which is a digital signal, from the output terminal OUT, and the output enable signal When OE is negated, the output terminal OUT forms a three-state buffer circuit that enters a high impedance state.
出力バッファ回路1は、外部から入力されたアウトプットイネーブル信号OE及び入力信号Siから内部信号Pi及びNiを生成して出力する入力回路部2と、入力回路部2からの内部信号Piに応じて所定の電圧Vrefを生成して出力するVref生成回路部3と、入力回路部2からの内部信号Ni及びVref生成回路部3からの電圧Vrefに応じたデジタル信号を生成して出力する出力回路部4とを備えている。なお、出力バッファ回路1は、1つのICに集積されるようにしてもよい。
The output buffer circuit 1 generates an internal signal Pi and Ni from the output enable signal OE and the input signal Si input from the outside, and outputs them according to the internal signal Pi from the input circuit unit 2. A Vref
入力回路部2は、NAND回路11、NOR回路12及びインバータ13で構成されており、NAND回路11及びNOR回路12の一方の入力端にはそれぞれ入力信号Siが入力されている。また、アウトプットイネーブル信号OEは、NAND回路11の他方の入力端に入力されると共にインバータ13を介してNOR回路12の他方の入力端に接続されている。NAND回路11の出力信号が内部信号Piをなし、NOR回路12の出力信号が内部信号Niをなす。
The input circuit unit 2 includes a
Vref生成回路部3は、インバータ21、NMOSトランジスタ22,23及び抵抗24,25で構成されている。正側電源電圧をなす電源電圧VCC1と負側電源電圧をなす接地電圧との間には抵抗24,25及びNチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)22,23が直列に接続されている。また、異なる電圧が選択されて電源電圧VCC1として入力され、例えば5V又は3.3Vのいずれかの電圧が電源電圧VCC1として入力される。NMOSトランジスタ22のゲートには3.3Vの定電圧が入力され、NMOSトランジスタ23のゲートには、インバータ21を介して入力回路部2からの内部信号Piが入力されている。
The Vref
NMOSトランジスタ22のしきい値電圧をVth1とすると、NMOSトランジスタ22によって、NMOSトランジスタ23のドレイン電圧は(3.3V−Vth1)となる。例えば、しきい値電圧Vth1を0.6Vとすると、NMOSトランジスタ23のドレイン電圧は2.7Vになる。このようにすることにより、電源電圧VCC1が高電圧、例えば5Vになった場合においても、NMOSトランジスタ23のドレイン電圧を(3.3V−Vth1)にすることができ、NMOSトランジスタ23に耐電圧が5V以上の高耐圧のトランジスタを使用しなくてもよいようにすることができる。抵抗24及び25の接続部から電圧Vrefが出力される。
Assuming that the threshold voltage of the
出力回路部4は、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)31,32及びNMOSトランジスタ33,34で構成されている。電源電圧VCC1と接地電圧の間には、PMOSトランジスタ31,32及びNMOSトランジスタ33,34が直列に接続されており、PMOSトランジスタ32とNMOSトランジスタ33との接続部が、出力バッファ回路1の出力端OUTをなしている。PMOSトランジスタ31のゲートにはVref生成回路部3からの電圧Vrefが入力されており、PMOSトランジスタ31のサブストレートゲート(バックゲートともいう)には電源電圧VCC1が入力されている。
The output circuit unit 4 includes P-channel MOS transistors (hereinafter referred to as PMOS transistors) 31 and 32 and
PMOSトランジスタ32のゲートには定電圧V1が入力されており、PMOSトランジスタ32のサブストレートゲートには電源電圧VCC1が入力されている。NMOSトランジスタ33のゲートには3.3Vの定電圧が入力されており、NMOSトランジスタ34のゲートには入力回路部2からの内部信号Niが入力されている。NMOSトランジスタ33においても、NMOSトランジスタ22と同様の働きをなす。NMOSトランジスタ33のしきい値電圧もNMOSトランジスタ22と同様にVth1として説明すると、NMOSトランジスタ34に耐電圧が5V以上の高耐圧なトランジスタを使用することなく、出力端OUTが5Vになった場合でもNMOSトランジスタ34のドレイン電圧を(3.3V−Vth1)にすることができる。
A constant voltage V1 is input to the gate of the
なお、Vref生成回路部3は電圧生成回路部をなし、PMOSトランジスタ31が第1のトランジスタを、PMOSトランジスタ32が第2のトランジスタを、NMOSトランジスタ34が第3のトランジスタを、NMOSトランジスタ33が第4のトランジスタを、PMOSトランジスタ35が第5のトランジスタをそれぞれなす。また、抵抗24及び25が分圧回路をなし、インバータ21を含めてNMOSトランジスタ22及び23が接続回路をなし、NMOSトランジスタ22が第7のトランジスタを、NMOSトランジスタ23が第6のトランジスタをそれぞれなす。
The Vref
このような構成において、入力回路部2では、アウトプットイネーブル信号OEがハイレベルになってアサートされると、入力信号Siがハイレベルのときは、内部信号Pi及びNiは共にローレベルになり、入力信号Siがローレベルのときは、内部信号Pi及びNiは共にハイレベルになる。次に、入力回路部2において、アウトプットイネーブル信号OEがローレベルになってネゲートされると、内部信号Piは入力信号Siの信号レベルに関係なくハイレベルになり、内部信号Niは入力信号Siの信号レベルに関係なくローレベルになる。 In such a configuration, when the output enable signal OE is asserted at a high level in the input circuit unit 2, when the input signal Si is at a high level, both the internal signals Pi and Ni are at a low level. When the input signal Si is at a low level, the internal signals Pi and Ni are both at a high level. Next, when the output enable signal OE is negated at the low level in the input circuit unit 2, the internal signal Pi becomes high regardless of the signal level of the input signal Si, and the internal signal Ni becomes the input signal Si. Low level regardless of the signal level.
ここで、電源電圧VCC1が5V、定電圧V1が1.8V、入力信号Siのハイレベルは3.3Vでローレベルは0Vである場合について説明する。
まず、内部信号Piが3.3Vのハイレベルで内部信号Niが0Vのローレベルである場合について説明する。Vref生成回路部3において、内部信号Piがハイレベルになると、NMOSトランジスタ23はオフして遮断状態になるため、電圧Vrefは5Vになる。出力回路部4において、PMOSトランジスタ31及びNMOSトランジスタ34は共にオフして遮断状態になり、出力端OUTはハイインピーダンス状態になる。
Here, a case where the power supply voltage VCC1 is 5V, the constant voltage V1 is 1.8V, the high level of the input signal Si is 3.3V, and the low level is 0V will be described.
First, the case where the internal signal Pi is at a high level of 3.3V and the internal signal Ni is at a low level of 0V will be described. In the Vref
次に、内部信号Pi及びNiが共に0Vのローレベルである場合について説明する。Vref生成回路部3において、内部信号Piがローレベルになると、NMOSトランジスタ23はオンする。電圧Vrefは、電源電圧VCC1の5Vを、抵抗24の抵抗値と、抵抗25、NMOSトランジスタ22及び23の各オン抵抗の合成抵抗値との比で分圧した電圧となり、5Vよりも低下する。このため、電圧Vrefは、PMOSトランジスタ31をオン状態にするが、PMOSトランジスタ31のゲート・ソース間電圧Vgsの定格耐電圧値を超えない範囲になるように抵抗24及び25の各抵抗値を設定しておく。例えば、この場合、抵抗24の抵抗値を15kΩに、抵抗25の抵抗値を5kΩにそれぞれする。このようにすることにより、PMOSトランジスタ31に、耐電圧が5V以上の高耐圧のトランジスタを使用しなくてもよい。
Next, the case where both the internal signals Pi and Ni are at a low level of 0V will be described. In the Vref
一方、出力回路部4において、NMOSトランジスタ34は、オフして遮断状態になる。PMOSトランジスタ31及び32は共にオンし、PMOSトランジスタ31のドレイン電圧が5Vになると、ゲートに1.8Vの電圧が入力されているPMOSトランジスタ32もオン状態になり、出力端OUTは5Vのハイレベルになる。このとき、PMOSトランジスタ32のサブストレートゲートは5Vであり、PMOSトランジスタ32においても耐電圧が5V以上の高耐圧のトランジスタを使用しなくてもよい。
On the other hand, in the output circuit unit 4, the
次に、内部信号Pi及びNiが共に3.3Vのハイレベルである場合について説明する。Vref生成回路部3において、内部信号Piがハイレベルになると、NMOSトランジスタ23はオフする。このため、電圧Vrefは、電源電圧VCC1の5Vになり、PMOSトランジスタ31をオフさせて遮断状態にする。また、出力回路部4において、NMOSトランジスタ34はオンし、PMOSトランジスタ31がオフして遮断状態になることから、出力端OUTは0Vのローレベルになる。このとき、PMOSトランジスタ32のしきい値電圧をVth2とすると、PMOSトランジスタ32のソース電圧、すなわちPMOSトランジスタ31のドレイン電圧は、(1.8V+Vth2)となり、PMOSトランジスタ31に、耐電圧が5V以上の高耐圧のトランジスタを使用しなくてもよい。
Next, a case where the internal signals Pi and Ni are both at a high level of 3.3V will be described. In the Vref
次に、電源電圧VCC1が3.3V、定電圧V1が0V、入力信号Siのハイレベルは3.3Vである場合について説明する。
まず、内部信号Piが3.3Vのハイレベルで内部信号Niが0Vのローレベルである場合について説明する。Vref生成回路部3において、内部信号Piがハイレベルになると、NMOSトランジスタ23はオフして遮断状態になるため、電圧Vrefは3.3Vになる。出力回路部4において、PMOSトランジスタ31及びNMOSトランジスタ34は共にオフして遮断状態になり、出力端OUTはハイインピーダンス状態になる。
Next, a case where the power supply voltage VCC1 is 3.3V, the constant voltage V1 is 0V, and the high level of the input signal Si is 3.3V will be described.
First, the case where the internal signal Pi is at a high level of 3.3V and the internal signal Ni is at a low level of 0V will be described. In the Vref
次に、内部信号Pi及びNiが共に0Vのローレベルである場合について説明する。Vref生成回路部3において、内部信号Piがローレベルになると、NMOSトランジスタ23はオンする。電圧Vrefは、電源電圧VCC1の3.3Vを、抵抗24の抵抗値と、抵抗25、NMOSトランジスタ22及び23の各オン抵抗の合成抵抗値との比で分圧した電圧となり、3.3Vよりも低下する。このため、電圧Vrefは、PMOSトランジスタ31をオン状態にする。
Next, the case where both the internal signals Pi and Ni are at a low level of 0V will be described. In the Vref
一方、出力回路部4において、NMOSトランジスタ34は、オフして遮断状態になる。PMOSトランジスタ31のドレイン電圧が3.3Vになると、ゲートに0Vの電圧が入力されているPMOSトランジスタ32もオン状態になり、出力端OUTは3.3Vのハイレベルになる。このとき、PMOSトランジスタ32のゲート電圧を1.8Vにしておくと、出力端OUTから出力される信号の立ち上がり時間が長くなり、出力端OUTから出力される信号の立ち上がり特性が悪くなる。このため、PMOSトランジスタ32のゲート電圧を、1.8Vから0Vに変える。
On the other hand, in the output circuit unit 4, the
次に、内部信号Pi及びNiが共に3.3Vのハイレベルである場合について説明する。Vref生成回路部3において、内部信号Piがハイレベルになると、NMOSトランジスタ23はオフする。このため、電圧Vrefは、電源電圧VCC1の3.3Vになり、PMOSトランジスタ31をオフさせて遮断状態にする。また、出力回路部4において、NMOSトランジスタ34はオンし、PMOSトランジスタ31がオフして遮断状態になることから、出力端OUTは0Vのローレベルになる。
Next, a case where the internal signals Pi and Ni are both at a high level of 3.3V will be described. In the Vref
このような出力バッファ回路1はインタフェース回路に使用され、図2は、出力バッファ回路1がインタフェース回路に使用された例を示したブロック図である。なお、図2では、パソコンPCに使用されるPCカードのインタフェース回路を例にして示している。
図2において、スマートカード等を接続したカードアダプタやPCカード等のカード41が接続されるPCカードコネクタ42は、PCカードコントローラ43を介してチップセット44に接続されている。PCカードコントローラ43は、PCMCIAコントローラやUSBホストコントローラ等をなすコントローラ45、インタフェース回路46及びカード検出回路47を備えている。
Such an output buffer circuit 1 is used for an interface circuit, and FIG. 2 is a block diagram showing an example in which the output buffer circuit 1 is used for an interface circuit. FIG. 2 shows an example of an interface circuit of a PC card used for a personal computer PC.
In FIG. 2, a
PCカードコネクタ42に接続されたカード41に信号を出力する場合、チップセット43から出力された信号は、コントローラ45からインタフェース回路46の少なくとも1つの出力バッファ回路1を介してPCカードコネクタ42に接続されたカード41に出力される。ここで、PCカードは3.3Vで作動し、スマートカードは5Vで作動する。このため、カード検出回路47は、PCカードコネクタ41に接続されたカード41を識別し、該識別した結果に応じてインタフェース回路46の出力バッファ回路1に出力する電源電圧VCC1及び定電圧V1の各電圧値を変える。
When a signal is output to the
すなわち、カード検出回路47は、PCカードコネクタ41にPCカードが接続されると、出力バッファ回路1に3.3Vの電源電圧VCC1と0Vの定電圧V1をそれぞれ出力する。また、カード検出回路47は、PCカードコネクタ41にスマートカードが接続されると、出力バッファ回路1に5Vの電源電圧VCC1と1.8Vの定電圧V1をそれぞれ出力する。なお、出力バッファ回路1に出力される電源電圧VCC1及び定電圧V1は、カード検出回路47からの制御信号に応じて3.3Vと0V、又は5Vと1.8Vを選択的に出力する定電圧回路(図示せず)から供給されるようにしてもよい。この場合、NMOSトランジスタ22及び23のゲートには該定電圧回路から常時供給されるようにしてもよい。
That is, when a PC card is connected to the
このように、本第1の実施の形態における出力バッファ回路は、電源電圧VCC1の電圧に応じてPMOSトランジスタ31のゲート電圧である電圧Vrefを変えると共に、PMOSトランジスタ31にPMOSトランジスタ32を直列に接続しPMOSトランジスタ32のゲート電圧を電源電圧VCC1の電圧に応じて変えるようにした。このことから、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、3.3Vの低電圧入力信号に対して3.3Vの低電圧信号又は5Vの高電圧信号のいずれかを出力することができる。
As described above, the output buffer circuit according to the first embodiment changes the voltage Vref that is the gate voltage of the
第2の実施の形態.
前記第1の実施の形態では、電源電圧VCC1が5Vで出力端OUTがローレベルのとき、PMOSトランジスタ32のドレインとサブストレートゲートとの間の電圧は5Vになり、場合によってはPMOSトランジスタ32に高耐圧のトランジスタを使用する必要性が生じる。このため、出力端OUTがローレベルのときに、PMOSトランジスタ32のサブストレートゲートの電圧を低下させるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
Second embodiment.
In the first embodiment, when the power supply voltage VCC1 is 5V and the output terminal OUT is at a low level, the voltage between the drain of the
図3は、本発明の第2の実施の形態における出力バッファ回路の例を示した回路図である。なお、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、図1の出力回路部4にPMOSトランジスタ35と抵抗36を追加したことにあり、これに伴って、図1の出力回路部4は出力回路部4aに、図1の出力バッファ回路1を出力バッファ回路1aにそれぞれした。
FIG. 3 is a circuit diagram showing an example of the output buffer circuit in the second embodiment of the present invention. In FIG. 3, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described.
3 is different from FIG. 1 in that a
図3において、出力回路部4aは、PMOSトランジスタ31,32,35、NMOSトランジスタ33,34及び抵抗36で構成されている。3.3Vの電圧とPMOSトランジスタ32のサブストレートゲートとの間にPMOSトランジスタ35が接続され、出力端OUTとPMOSトランジスタ35のゲートとの間に抵抗36が接続されている。PMOSトランジスタ35のサブストレートゲートはPMOSトランジスタ32のサブストレートゲートに接続されている。
In FIG. 3, the
このような構成において、電源電圧VCC1が5Vで定電圧V1が1.8Vの場合、出力端OUTがハイレベルのときは、PMOSトランジスタ35はオフして遮断状態になることから、PMOSトランジスタ32のサブストレートゲートは5Vになり、出力端OUTがローレベルのときは、PMOSトランジスタ35はオンし、PMOSトランジスタ32のサブストレートゲートは3.3Vになる。同様に、電源電圧VCC1が3.3Vで定電圧V1が0Vの場合、出力端OUTがハイレベルのときは、PMOSトランジスタ35はオフして遮断状態になることから、PMOSトランジスタ32のサブストレートゲートは3.3Vになり、出力端OUTがローレベルのときは、PMOSトランジスタ35はオンし、PMOSトランジスタ32のサブストレートゲートは3.3Vになる。
In such a configuration, when the power supply voltage VCC1 is 5V and the constant voltage V1 is 1.8V, the
このように、本第2の実施の形態における出力バッファ回路は、出力端OUTがローレベルのときにPMOSトランジスタ35がオンし、PMOSトランジスタ32のサブストレートゲートが3.3Vになるようにした。このことから、前記第1の実施の形態と同様の効果を得ることができると共に、出力端OUTがローレベルのときもPMOSトランジスタ32のサブストレートゲートの電圧を3.3Vにすることができ、PMOSトランジスタ32に高耐圧のトランジスタを使用する必要性をなくすことができる。
As described above, in the output buffer circuit according to the second embodiment, the
1,1a 出力バッファ回路
2 入力回路部
3 Vref生成回路部
4,4a 出力回路部
11 NAND回路
12 NOR回路
13,21 インバータ
22,23,33,34 NMOSトランジスタ
24,25,36 抵抗
31,32,35 PMOSトランジスタ
41 カード
42 PCカードコネクタ
43 PCカードコントローラ
44 チップセット
45 コントローラ
46 インタフェース回路
47 カード検出回路
DESCRIPTION OF
Claims (7)
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第1のトランジスタと、
該第1のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第2のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第3のトランジスタと、
前記出力端と該第3のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第4のトランジスタと、
前記出力端が所定の信号レベルになると、前記第2のトランジスタのサブストレートゲートに第2のトランジスタの耐電圧以下の電圧を供給する第5のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Vrefを生成して前記第1のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第3のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えることを特徴とする出力バッファ回路。 In an output buffer circuit forming a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal in accordance with an input output enable signal,
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
An output buffer circuit comprising:
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第1のトランジスタと、
該第1のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第2のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第3のトランジスタと、
前記出力端と該第3のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第4のトランジスタと、
前記出力端が所定の信号レベルになると、前記第2のトランジスタのサブストレートゲートに第2のトランジスタの耐電圧以下の電圧を供給する第5のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Vrefを生成して前記第1のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第3のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えることを特徴とするインタフェース回路。 In an interface circuit using an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal in accordance with an input output enable signal,
The output buffer circuit includes:
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Interface circuit comprising: a.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|
JP2003196473A Division JP4054727B2 (en) | 2003-07-14 | 2003-07-14 | Output buffer circuit and interface circuit using output buffer circuit |
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Publication Number | Publication Date |
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JP2008067410A JP2008067410A (en) | 2008-03-21 |
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ID=39289618
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4726881B2 (en) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0766710A (en) * | 1993-08-26 | 1995-03-10 | Hitachi Ltd | Input/output buffer ciircuit |
JP3366484B2 (en) * | 1995-03-27 | 2003-01-14 | 沖電気工業株式会社 | Output driver circuit |
JP3190233B2 (en) * | 1995-08-22 | 2001-07-23 | 株式会社東芝 | Output buffer circuit |
US5808480A (en) * | 1996-02-29 | 1998-09-15 | Lucent Technologies Inc. | High voltage swing output buffer in low voltage technology |
JPH11317652A (en) * | 1998-02-13 | 1999-11-16 | Matsushita Electric Ind Co Ltd | Output circuit |
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Publication number | Publication date |
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JP2008067410A (en) | 2008-03-21 |
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|
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|
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