JP4724472B2

JP4724472B2 - Semiconductor integrated circuit

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Publication number: JP4724472B2
Application number: JP2005167677A
Authority: JP
Inventors: 憲彦中澤; 一明小宮山
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2005-06-08
Filing date: 2005-06-08
Publication date: 2011-07-13
Anticipated expiration: 2025-06-08
Also published as: JP2006344704A

Description

本発明は、外部接続端子に印加する静電気放電電圧から内部回路を保護するための保護回路を備えた半導体集積回路に関するものである。 The present invention relates to a semiconductor integrated circuit including a protection circuit for protecting an internal circuit from an electrostatic discharge voltage applied to an external connection terminal.

通常の電子機器では、半導体集積回路の内部回路を静電気放電電圧から保護するために、その静電気放電電圧が印加される外部接続端子と内部回路との間に、保護回路が設けられている。図６は従来の保護回路を備えた半導体集積回路の一部の構成を示す図である。 In a normal electronic device, in order to protect an internal circuit of a semiconductor integrated circuit from an electrostatic discharge voltage, a protection circuit is provided between an external connection terminal to which the electrostatic discharge voltage is applied and the internal circuit. FIG. 6 is a diagram showing a partial configuration of a semiconductor integrated circuit having a conventional protection circuit.

１は外部接続端子、２はその外部接続端子１に信号を出力するための内部回路（ここでは出力回路のみを示した。）、３は外部接続端子１と内部回路２との間に接続された第１保護回路である。内部回路２はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のＣＭＯＳ回路を出力回路として含み、両トランジスタＭＰ１，ＭＮ１のドレイン共通接続のノードＮ１が外部接続端子１に接続されている。また、第１保護回路３はスナップバック電圧を制御する定電圧ダイオード（その他にＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタ等から構成されることもある。）からなるトリガ素子ＴＲ１と、そのトリガ素子ＴＲ１に流れる電流を電圧に変換するための電流／電圧変換用の抵抗Ｒ１と、その抵抗Ｒ１に生じた電圧がゲート・ソース間に印加されるように接続したＮＭＯＳトランジスタＭＮ２（スイッチング素子）とで構成されている。Ｄ１は保護用のダイオードである。 1 is an external connection terminal, 2 is an internal circuit for outputting a signal to the external connection terminal 1 (only an output circuit is shown here), and 3 is connected between the external connection terminal 1 and the internal circuit 2 The first protection circuit. The internal circuit 2 includes a CMOS circuit of a PMOS transistor MP1 and an NMOS transistor MN1 as an output circuit, and a node N1 of the drain common connection of both transistors MP1 and MN1 is connected to the external connection terminal 1. The first protection circuit 3 includes a trigger element TR1 composed of a constant voltage diode (which may be composed of an NMOS transistor, a PMOS transistor, or the like) for controlling the snapback voltage, and a current flowing through the trigger element TR1. A current / voltage conversion resistor R1 for converting to a voltage, and an NMOS transistor MN2 (switching element) connected so that a voltage generated in the resistor R1 is applied between the gate and the source. D1 is a protective diode.

この半導体集積回路では、外部接続端子１に接地に対して正極性の静電気放電電圧が印加したときは、まずトリガ素子ＴＲ１が導通して抵抗Ｒ１に電流を流し、その抵抗Ｒ１に生じた電圧によってトランジスタＭＮ２が導通して、外部接続端子１に印加した静電気放電電圧が接地に逃がされる。これによって、内部回路２が静電気放電電圧から保護されることになる。また、外部接続端子１に接地に対して負極性の静電気放電電圧が印加したときは、トランジスタＭＮ１、ＭＮ２の寄生ダイオードにより静電気放電電圧電流が流れ、保護が行われる。さらに、外部接続端子１にＶＤＤの電源ラインに対して正極性の静電気放電電圧が印加したときは、保護用ダイオードＤ１を介して静電気放電電圧電流が流れ、保護が行われる。このとき、トランジスタＭＰ１の寄生ダイオードも静電気放電電圧電流を流す。 In this semiconductor integrated circuit, when a positive electrostatic discharge voltage is applied to the external connection terminal 1 with respect to the ground, the trigger element TR1 is first turned on to pass a current through the resistor R1, and the voltage generated in the resistor R1 The transistor MN2 becomes conductive, and the electrostatic discharge voltage applied to the external connection terminal 1 is released to the ground. As a result, the internal circuit 2 is protected from the electrostatic discharge voltage. When a negative electrostatic discharge voltage is applied to the external connection terminal 1 with respect to the ground, an electrostatic discharge voltage current flows through the parasitic diodes of the transistors MN1 and MN2, and protection is performed. Further, when a positive electrostatic discharge voltage is applied to the external connection terminal 1 with respect to the VDD power supply line, an electrostatic discharge voltage current flows through the protective diode D1 to perform protection. At this time, the electrostatic discharge voltage current also flows through the parasitic diode of the transistor MP1.

ところが、上記した半導体集積回路は、内部回路２と第１保護回路３が独立しており、接地に対して正極性の静電気放電電圧が外部接続端子１に印加した時には、通常では、第１保護回路３が先に動作を開始することで外部接続端子１を接地させて保護動作を行われるが、内部回路２を駆動する図示しない回路部分の構成によっては、内部回路２が第１保護回路３と同時あるいはそれよりも先に動作し始めてしまうことがある。このような場合には、第１保護回路３によって内部回路２を完全には保護することができず、内部回路２が破壊に至ってしまうことがある。 However, in the semiconductor integrated circuit described above, the internal circuit 2 and the first protection circuit 3 are independent, and when a positive electrostatic discharge voltage is applied to the external connection terminal 1 with respect to the ground, the first protection is usually performed. When the circuit 3 starts the operation first, the external connection terminal 1 is grounded and the protection operation is performed. However, depending on the configuration of the circuit portion (not shown) that drives the internal circuit 2, the internal circuit 2 may be the first protection circuit 3. May start working at the same time or earlier. In such a case, the internal circuit 2 cannot be completely protected by the first protection circuit 3, and the internal circuit 2 may be destroyed.

本発明の目的は、第１保護回路の動作が遅い場合でも内部回路が効果的に保護できるようにした半導体集積回路を提供することである。 An object of the present invention is to provide a semiconductor integrated circuit in which an internal circuit can be effectively protected even when the operation of a first protection circuit is slow.

本発明は、ソース又はエミッタが接地に接続されドレイン又はコレクタがノードに接続された第１導電型の第１トランジスタを含む内部回路と、前記ノードに接続された外部接続端子と、該外部接続端子に静電気放電電圧が印加するとトリガ素子を導通させ第１抵抗に電圧を発生させスイッチング素子を導通させて前記外部接続端子を接地に短絡させる第１保護回路とを備えた半導体集積回路において、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させる第２保護回路、又は前記第１トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させる第３保護回路、を設けたことを特徴とする。 The present invention includes an internal circuit including a first conductivity type first transistor having a source or emitter connected to ground and a drain or collector connected to a node, an external connection terminal connected to the node, and the external connection terminal In a semiconductor integrated circuit comprising: a first protection circuit that conducts a trigger element when a static discharge voltage is applied to the first resistor, generates a voltage at a first resistor, and conducts a switching element to short-circuit the external connection terminal to ground. When a voltage is generated in the first resistor of one protection circuit, a second protection circuit that short-circuits between the gate and source of the first transistor or between the base and emitter, or between the gate and source of the first transistor or between the base and emitter When this voltage exceeds a predetermined value, this is detected and a current is passed through the second resistor, and the voltage generated by the current flowing through the second resistor is Wherein the third protection circuit wherein by generating a voltage to the first resistor to conduct the switching element of the first protection circuit, and the provided time exceeds the value.

ここで、前記内部回路は、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、前記第２保護回路は、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタおよび前記第２トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させるようにすることが好ましい。 Here, the internal circuit further includes a second conductivity type second transistor having a source or emitter connected to the high potential power supply terminal and a drain or collector connected to the node, and the second protection circuit includes the second protection circuit. Preferably, when a voltage is generated in the first resistor of one protection circuit, the gate and source or the base and emitter of the first transistor and the second transistor are short-circuited.

また、前記内部回路は、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、前記第３保護回路は、前記第１トランジスタ又は前記第２トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して前記第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させるようにすることが好ましい。 The internal circuit further includes a second transistor of a second conductivity type having a source or emitter connected to the high potential power supply terminal and a drain or collector connected to the node, and the third protection circuit includes the first protection circuit. When the voltage between the gate and source of the transistor or the second transistor or the base-emitter exceeds a predetermined value, this is detected and a current is passed through the second resistor, and a voltage generated by the current flowing through the second resistor Preferably, when the voltage exceeds a predetermined value, a voltage is generated in the first resistance of the first protection circuit to make the switching element conductive.

本発明によれば、外部接続端子に静電気放電電圧が印加することによって、第１保護回路よりも内部回路の方が速く動作した場合であっても、内部回路のトランジスタのゲート・ソース間やベース・エミッタ間が短絡され、あるいは第１動作回路の保護動作が促されるので、内部回路の保護を完全に行うことが可能となる。 According to the present invention, even when the internal circuit operates faster than the first protection circuit by applying an electrostatic discharge voltage to the external connection terminal, the gate-source between the transistors of the internal circuit and the base Since the emitters are short-circuited or the protection operation of the first operation circuit is promoted, the internal circuit can be completely protected.

以下、本発明の実施例について詳しく説明する。 Examples of the present invention will be described in detail below.

図１に実施例１の半導体集積回路の回路構成を示す。１は外部接続端子、２はその外部接続端子１に信号を出力するための内部回路、３は外部接続端子１と内部回路２との間に接続された第１保護回路であり、これらは図６に示した構成と同じである。本実施例１ではこのような構成に加えて、ＮＭＯＳトランジスタＭＮ３から成る第２保護回路４を接続した。このトランジスタＭＮ３は、そのゲート・ソース間に前記抵抗Ｒ１に生じた電圧が印加されるように接続し、さらにドレインを内部回路２のトランジスタＭＮ１のゲートに接続した。 FIG. 1 shows a circuit configuration of a semiconductor integrated circuit according to the first embodiment. Reference numeral 1 denotes an external connection terminal, 2 denotes an internal circuit for outputting a signal to the external connection terminal 1, and 3 denotes a first protection circuit connected between the external connection terminal 1 and the internal circuit 2. The configuration is the same as that shown in FIG. In the first embodiment, in addition to such a configuration, the second protection circuit 4 including the NMOS transistor MN3 is connected. This transistor MN3 was connected so that the voltage generated in the resistor R1 was applied between its gate and source, and its drain was connected to the gate of the transistor MN1 in the internal circuit 2.

よって、実施例１の半導体集積回路では、外部接続端子１に接地に対して正極性となる静電気放電電圧が印加し、トリガ素子ＴＲ１が導通して抵抗Ｒ１に所定以上の電圧が生じたとき、第１保護回路３のトランジスタＭＮ２が導通してノードＮ１、つまり外部接続端子１を接地に接続して保護動作を行うと共に、トランジスタＭＮ３が導通して内部回路２のトランジスタＭＮ１を強制的に遮断させる。 Therefore, in the semiconductor integrated circuit of the first embodiment, when an electrostatic discharge voltage having a positive polarity with respect to the ground is applied to the external connection terminal 1 and the trigger element TR1 is turned on to generate a voltage higher than a predetermined value in the resistor R1, The transistor MN2 of the first protection circuit 3 is turned on and the node N1, that is, the external connection terminal 1 is connected to the ground for protection operation, and the transistor MN3 is turned on to forcibly cut off the transistor MN1 of the internal circuit 2. .

このため、外部接続端子１に印加した静電気放電電圧がダイオードＤ１やトランジスタＭＰ１の寄生ダイオードを経由してＶＤＤの電源ラインに印加し、内部回路２のトランジスタＭＮ１のゲートが図示しない回路により駆動される事態が発生しても、第１保護回路３のトランジスタＭＮ２または新たに追加したトランジスタＭＮ３の内の速く動作した方によって保護されることになり、その保護が完全となる。つまり、第１保護回路３の動作が遅い場合には、トランジスタＭＮ３によりトランジスタＭＮ１の保護が行われる。 For this reason, the electrostatic discharge voltage applied to the external connection terminal 1 is applied to the VDD power line via the diode D1 and the parasitic diode of the transistor MP1, and the gate of the transistor MN1 of the internal circuit 2 is driven by a circuit (not shown). Even if a situation occurs, the transistor MN2 of the first protection circuit 3 or the newly added transistor MN3 is protected by the faster one, and the protection becomes complete. That is, when the operation of the first protection circuit 3 is slow, the transistor MN1 protects the transistor MN1.

図２に実施例２の半導体集積回路の回路構成を示す。この半導体集積回路では、抵抗Ｒ１に生じた電圧がゲート・ソース間に印加するように、実施例１で説明したＮＭＯＳトランジスタＭＮ３に加えてＮＭＯＳトランジスタＭＮ４も接続し、後者のトランジスタＭＮ４に流れる電流が基準側となるようにＰＭＯＳトランジスタＭＰ２，ＭＰ３からなるカレントミラー回路を構成し、そのカレントミラー回路のトランジスタＭＰ３のドレインを内部回路２のトランジスタＭＰ１のゲートに接続して構成した第２保護回路４Ａを設けた。 FIG. 2 shows a circuit configuration of the semiconductor integrated circuit according to the second embodiment. In this semiconductor integrated circuit, the NMOS transistor MN4 is connected in addition to the NMOS transistor MN3 described in the first embodiment so that the voltage generated in the resistor R1 is applied between the gate and the source. A current mirror circuit composed of PMOS transistors MP2 and MP3 is configured to be on the reference side, and a second protection circuit 4A configured by connecting the drain of the transistor MP3 of the current mirror circuit to the gate of the transistor MP1 of the internal circuit 2 is provided. Provided.

よって、実施例２の半導体集積回路では、外部接続端子１に静電気放電電圧が印加し、トリガ素子ＴＲ１が導通して抵抗Ｒ１に所定以上の電圧が生じたとき、第１保護回路３のトランジスタＭＮ２が導通して保護動作を行うと共に、トランジスタＭＮ３も導通して内部回路２のトランジスタＭＮ１を強制的に遮断させ、さらにトランジスタＭＮ４も導通してカレントミラー回路のトランジスタＭＰ３の導通により内部回路２のトランジスタＭＰ１を強制的に遮断させる。このため、実施例１と同様に、第１保護回路３の動作が遅い場合には、トランジスタＭＮ３，ＭＰ３によりトランジスタＭＮ１，ＭＰ１の保護が行われる。 Therefore, in the semiconductor integrated circuit according to the second embodiment, when an electrostatic discharge voltage is applied to the external connection terminal 1 and the trigger element TR1 is turned on to generate a voltage higher than a predetermined value in the resistor R1, the transistor MN2 of the first protection circuit 3 is used. Conducts a protection operation, and the transistor MN3 also conducts to forcibly shut off the transistor MN1 of the internal circuit 2, and the transistor MN4 also conducts, and the transistor MP3 of the current mirror circuit conducts to turn on the transistor of the internal circuit 2. MP1 is forcibly shut off. Therefore, as in the first embodiment, when the operation of the first protection circuit 3 is slow, the transistors MN1 and MP1 are protected by the transistors MN3 and MP3.

図３に実施例３の半導体集積回路の回路構成を示す。この半導体集積回路では、内部回路２のトランジスタＭＮ１のゲートに、ＮＭＯＳトランジスタＭＮ５のゲートを接続し、そのトランジスタＭＮ５に流れる電流が基準側となるようにＰＭＯＳトランジスタＭＰ４，ＭＰ５からなるカレントミラー回路を構成し、このカレントミラー回路のトランジスタＭＰ５に流れる電流を電圧に変換する抵抗Ｒ２を接続し、この抵抗Ｒ２に発生した電圧を基準電圧Ｖrefと比較して出力電流を増大させるＧｍアンプからなる比較器ＣＯＭＰに入力させ、この比較器ＣＯＭＰの出力電流を第１保護回路３の抵抗Ｒ１に流すようにした第３保護回路５を構成した。 FIG. 3 shows a circuit configuration of a semiconductor integrated circuit according to the third embodiment. In this semiconductor integrated circuit, the gate of the NMOS transistor MN5 is connected to the gate of the transistor MN1 of the internal circuit 2, and a current mirror circuit composed of PMOS transistors MP4 and MP5 is configured so that the current flowing through the transistor MN5 is on the reference side. A comparator COMP comprising a Gm amplifier for connecting a resistor R2 for converting the current flowing through the transistor MP5 of the current mirror circuit into a voltage and increasing the output current by comparing the voltage generated at the resistor R2 with the reference voltage Vref. The third protection circuit 5 is configured such that the output current of the comparator COMP flows through the resistor R1 of the first protection circuit 3.

トランジスタＭＮ１の通常動作時にはトランジスタＭＮ５も同様に動作するので、この通常動作の場合は比較器ＣＯＭＰが反転しないように、基準電圧Ｖrefを設定する。比較器ＣＯＭＰの両入力端子間に接続されたダイオードＤ２は、過大電圧印加時にこれをクリップして比較器ＣＯＭＰを保護するためのものである。 Since the transistor MN5 operates in the same way during the normal operation of the transistor MN1, the reference voltage Vref is set so that the comparator COMP is not inverted in this normal operation. The diode D2 connected between both input terminals of the comparator COMP is used to protect the comparator COMP by clipping it when an excessive voltage is applied.

外部接続端子１に静電気放電電圧が印加されると、第１保護回路３が動作を開始し始めるが、ダイオードＤ１やトランジスタＭＰ１の寄生ダイオードを介してＶＤＤの電源ラインに過大電圧が印加し、内部回路２を駆動する図示しない回路部の動作によって、トランジスタＭＮ１のゲート・ソース間に所定以上の電圧が印加すると、内部回路２のトランジスタＭＮ１が導通し始め、第１保護回路３が保護動作を行う以前にそのトランジスタＭＮ１に過大電流が流れて破壊に至る場合がある。 When the electrostatic discharge voltage is applied to the external connection terminal 1, the first protection circuit 3 starts to operate, but an excessive voltage is applied to the VDD power line via the diode D1 and the parasitic diode of the transistor MP1, When a voltage of a predetermined level or higher is applied between the gate and source of the transistor MN1 by the operation of a circuit unit (not shown) that drives the circuit 2, the transistor MN1 of the internal circuit 2 starts to conduct, and the first protection circuit 3 performs a protection operation. There is a case where an excessive current flows through the transistor MN1 before destruction.

これに対して、本実施例３では、内部回路２のトランジスタＭＮ１のゲート・ソース間に加わる電圧が所定値を超えると、トランジスタＭＮ５がこれを検知し、トランジスタＭＰ４，ＭＰ５からなるカレントミラー回路を経由して抵抗Ｒ２に電流が流れる。このとき、ＶＤＤの電源ラインにＶＤＤを超える過大電圧が印加していると、その抵抗Ｒ２に発生する電圧が基準電圧Ｖrefを超え、比較器ＣＯＭＰからの出力電流が大きくなり、これが第１保護回路３の抵抗Ｒ１に流れ、所定の電圧が発生するので、そのトランジスタＭＮ２が導通して、内部回路２のノードＮ１が接地に短絡され、内部回路２のトランジスタＭＮ１が保護される。 In contrast, in the third embodiment, when the voltage applied between the gate and the source of the transistor MN1 in the internal circuit 2 exceeds a predetermined value, the transistor MN5 detects this, and a current mirror circuit composed of the transistors MP4 and MP5 is provided. A current flows through the resistor R2. At this time, if an excessive voltage exceeding VDD is applied to the VDD power supply line, the voltage generated at the resistor R2 exceeds the reference voltage Vref, and the output current from the comparator COMP becomes large, which is the first protection circuit. Since a predetermined voltage is generated through the resistor R1 of No. 3, the transistor MN2 becomes conductive, the node N1 of the internal circuit 2 is short-circuited to the ground, and the transistor MN1 of the internal circuit 2 is protected.

上記の保護動作においては、内部回路２のトランジスタＭＮ１にも電流が流れるので、その許容電流値を予め把握しておき、許容電流値に至る前に第１保護回路３のトランジスタＭＮ２を導通させるよう、予め条件設定を行わなければならない。このために、比較器ＣＯＭＰの反転動作点は、トランジスタＭＮ１，ＭＮ５，ＭＰ４，ＭＰ５の閾値電圧およびＷ／Ｌ、抵抗Ｒ２の抵抗値等を調整することにより設定する。なお、抵抗Ｒ２に発生する電圧があまり高くならないようであれば、ダイオードＤ２は省略できる。 In the above protection operation, a current also flows through the transistor MN1 of the internal circuit 2. Therefore, the permissible current value is grasped in advance, and the transistor MN2 of the first protection circuit 3 is turned on before reaching the permissible current value. The conditions must be set in advance. For this purpose, the inversion operation point of the comparator COMP is set by adjusting the threshold voltage and W / L of the transistors MN1, MN5, MP4, and MP5, the resistance value of the resistor R2, and the like. Note that the diode D2 can be omitted if the voltage generated in the resistor R2 does not become too high.

図４に実施例４の半導体集積回路の回路構成を示す。この半導体集積回路では、図３で説明した実施例３の第３保護回路５の構成に加えて、内部回路２のトランジスタＭＰ１のゲートに、ＰＭＯＳトランジスタＭＰ５のゲートを接続し、そのドレインを抵抗Ｒ２に接続して構成した第３保護回路５Ａを備えている。 FIG. 4 shows a circuit configuration of a semiconductor integrated circuit according to the fourth embodiment. In this semiconductor integrated circuit, in addition to the configuration of the third protection circuit 5 of the third embodiment described with reference to FIG. 3, the gate of the PMOS transistor MP5 is connected to the gate of the transistor MP1 of the internal circuit 2, and the drain thereof is connected to the resistor R2. A third protection circuit 5A configured to be connected to is provided.

よって、この半導体集積回路では、実施例３の動作に加えて、内部回路２のトランジスタＭＰ１のゲート・ソース間電圧が所定値を超えると、トランジスタＭＰ６がこれを検知して導通し、抵抗Ｒ２に電流を流してそこに電圧を発生させる。したがって、トランジスタＭＮ１のゲート・ソース間の電圧がある値を超えたとき、トランジスタＭＰ１のゲート・ソース間電圧がある値を超えたときのいずれの場合でも、このときＶＤＤの電源ラインに過大電圧が印加していれば、比較器ＣＯＭＰが動作して第１保護回路３が機能するようになる。 Therefore, in this semiconductor integrated circuit, in addition to the operation of the third embodiment, when the gate-source voltage of the transistor MP1 of the internal circuit 2 exceeds a predetermined value, the transistor MP6 detects this and becomes conductive, and the resistance R2 A current is passed to generate a voltage there. Accordingly, when the voltage between the gate and the source of the transistor MN1 exceeds a certain value or when the voltage between the gate and the source of the transistor MP1 exceeds a certain value, an excessive voltage is generated on the VDD power line at this time. If the voltage is applied, the comparator COMP operates and the first protection circuit 3 functions.

上記の保護動作においても、トランジスタＭＰ１のゲート・ソース間電圧がある値を超えたとき内部回路２のトランジスタＭＰ１にも電流が流れるので、その許容電流値を把握しておき、許容電流値に至る前に第１保護回路３のトランジスタＭＮ２を導通させるよう予め条件設定を行わなければならない。このために、比較器ＣＯＭＰの反転動作点として、実施例３の場合に加えて、トランジスタＭＰ１，ＭＰ６の閾値電圧およびＷ／Ｌ等も調整する必要がある。 Even in the above-described protection operation, when the gate-source voltage of the transistor MP1 exceeds a certain value, a current also flows through the transistor MP1 of the internal circuit 2. Therefore, the allowable current value is grasped and the allowable current value is reached. It is necessary to set conditions in advance so that the transistor MN2 of the first protection circuit 3 is turned on. Therefore, in addition to the case of the third embodiment, it is necessary to adjust the threshold voltages and W / L of the transistors MP1 and MP6 as the inverting operation point of the comparator COMP.

ここでは内部回路２の両トランジスタＭＮ１，ＭＰ１のゲート・ソース間の電圧を検出して第１保護回路３の動作を促す第３保護回路５Ａを設けたが、内部回路２に更に他のトランジスタが存在するような場合は、これらのトランジスタについても同様に、ゲート・ソース間の電圧を検出して第１保護回路３の動作を促すように、第３保護回路を構成することが好ましい。 Here, the third protection circuit 5A for detecting the voltage between the gates and the sources of both the transistors MN1 and MP1 of the internal circuit 2 and urging the operation of the first protection circuit 3 is provided. In the case where such a transistor exists, the third protection circuit is preferably configured to detect the voltage between the gate and the source so as to promote the operation of the first protection circuit 3.

図５に実施例５の半導体集積回路の回路構成を示す。この半導体集積回路は実施例２の第２保護回路４Ａ（図２）と実施例４の第３保護回路５Ａ（図４）の構成を組み合わせた第４保護回路６を設けたものである。 FIG. 5 shows a circuit configuration of a semiconductor integrated circuit according to the fifth embodiment. This semiconductor integrated circuit is provided with a fourth protection circuit 6 that combines the configurations of the second protection circuit 4A (FIG. 2) of the second embodiment and the third protection circuit 5A (FIG. 4) of the fourth embodiment.

外部接続端子１に静電気放電電圧が印加して、第１保護回路３が内部回路２よりも先に動作したときは、トランジスタＭＮ２が先に導通することで、内部回路２のノードＮ１が接地に接続される。その後、トランジスタＭＮ３，ＭＰ３が導通することで、内部回路２のトランジスタＭＮ１，ＭＰ１が遮断する。 When an electrostatic discharge voltage is applied to the external connection terminal 1 and the first protection circuit 3 operates before the internal circuit 2, the transistor MN2 conducts first, so that the node N1 of the internal circuit 2 is grounded. Connected. Thereafter, the transistors MN3 and MP3 are turned on, whereby the transistors MN1 and MP1 of the internal circuit 2 are cut off.

外部接続端子１に静電気放電電圧が印加して、内部回路２が第１保護回路３よりもが先に動作したときは、比較器ＣＯＭＰからの出力電流により第１保護回路２の動作が促され、内部回路２のノードＮ１が接地に接続される。また、内部回路２はトランジスタＭＮ３，ＭＰ３が導通することで、トランジスタＭＮ１，ＭＰ１が遮断する。 When an electrostatic discharge voltage is applied to the external connection terminal 1 and the internal circuit 2 operates before the first protection circuit 3, the operation of the first protection circuit 2 is prompted by the output current from the comparator COMP. The node N1 of the internal circuit 2 is connected to the ground. In the internal circuit 2, when the transistors MN3 and MP3 are turned on, the transistors MN1 and MP1 are cut off.

外部接続端子１に静電気放電電圧が印加して、内部回路２と第１保護回路３が同時に動作するようなモードは瞬間的には発生する可能性があり、この場合は、比較器ＣＯＭＰの動作開始までの時間がかかるので、第１保護回路３のトリガ素子ＴＲ１による保護動作が優先となる。 A mode in which the electrostatic discharge voltage is applied to the external connection terminal 1 and the internal circuit 2 and the first protection circuit 3 operate simultaneously may occur instantaneously. In this case, the operation of the comparator COMP Since it takes time to start, the protection operation by the trigger element TR1 of the first protection circuit 3 has priority.

なお、以上ではＭＯＳトランジスタを使用する場合について説明したが、バイポーラトランジスタを使用する場合にも、全く同様に構成できる。この場合、ＮＭＯＳトランジスタはＮＰＮトランジスタに、ＰＭＯＳトランジスタはＰＮＰトランジスタに置き換え、ゲートはベースに、ソースはエミッタに、ドレインはコレクタに置き換えればよい。また、請求項では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの違い、あるいはＮＰＮトランジスタとＰＮＰトランジスタの違いは導電型の違いとして表した。 Although the case where a MOS transistor is used has been described above, the same configuration can be obtained when a bipolar transistor is used. In this case, the NMOS transistor is replaced with an NPN transistor, the PMOS transistor is replaced with a PNP transistor, the gate is replaced with a base, the source is replaced with an emitter, and the drain is replaced with a collector. In the claims, the difference between the PMOS transistor and the NMOS transistor, or the difference between the NPN transistor and the PNP transistor is expressed as a difference in conductivity type.

実施例１の保護回路を備える半導体集積回路の要部の回路図である。1 is a circuit diagram of a main part of a semiconductor integrated circuit including a protection circuit of Example 1. FIG. 実施例２の保護回路を備える半導体集積回路の要部の回路図である。FIG. 10 is a circuit diagram of a main part of a semiconductor integrated circuit including a protection circuit of Example 2. 実施例３の保護回路を備える半導体集積回路の要部の回路図である。FIG. 10 is a circuit diagram of a main part of a semiconductor integrated circuit including a protection circuit of Example 3. 実施例４の保護回路を備える半導体集積回路の要部の回路図である。FIG. 10 is a circuit diagram of a main part of a semiconductor integrated circuit including a protection circuit according to a fourth embodiment. 実施例５の保護回路を備える半導体集積回路の要部の回路図である。FIG. 10 is a circuit diagram of a main part of a semiconductor integrated circuit including a protection circuit of Example 5. 従来の保護回路を備える半導体集積回路の要部の回路図である。It is a circuit diagram of the principal part of a semiconductor integrated circuit provided with the conventional protection circuit.

符号の説明Explanation of symbols

１：外部接続端子
２：内部回路（出力回路）
３：第１保護回路
４，４Ａ：第２保護回路
５，５Ａ：第３保護回路
６：第４保護回路 1: External connection terminal 2: Internal circuit (output circuit)
3: First protection circuit 4, 4A: Second protection circuit 5, 5A: Third protection circuit 6: Fourth protection circuit

Claims

ソース又はエミッタが接地に接続されドレイン又はコレクタがノードに接続された第１導電型の第１トランジスタを含む内部回路と、前記ノードに接続された外部接続端子と、該外部接続端子に静電気放電電圧が印加するとトリガ素子を導通させ第１抵抗に電圧を発生させスイッチング素子を導通させて前記外部接続端子を接地に短絡させる第１保護回路とを備えた半導体集積回路において、
前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させる第２保護回路、
又は前記第１トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させる第３保護回路、
を設けたことを特徴とする半導体集積回路。 An internal circuit including a first transistor of a first conductivity type having a source or emitter connected to ground and a drain or collector connected to a node, an external connection terminal connected to the node, and an electrostatic discharge voltage applied to the external connection terminal In a semiconductor integrated circuit comprising: a first protection circuit that conducts a trigger element when a voltage is applied, generates a voltage in a first resistor, and conducts a switching element to short-circuit the external connection terminal to ground;
A second protection circuit for short-circuiting between a gate and a source or between a base and an emitter of the first transistor when a voltage is generated in the first resistor of the first protection circuit;
Alternatively, when the voltage between the gate and the source of the first transistor or between the base and the emitter exceeds a predetermined value, this is detected, a current is passed through the second resistor, and a voltage generated by the current flowing through the second resistor is predetermined. A third protection circuit for generating a voltage in the first resistance of the first protection circuit to make the switching element conductive when exceeding a value;
A semiconductor integrated circuit comprising:

請求項１に記載の半導体集積回路において、
前記内部回路が、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、
前記第２保護回路が、前記第１保護回路の前記第１抵抗に電圧が発生すると前記第１トランジスタおよび前記第２トランジスタのゲート・ソース間又はベース・エミッタ間を短絡させるようにしたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The internal circuit further includes a second transistor of a second conductivity type having a source or emitter connected to a high potential power supply terminal and a drain or collector connected to the node;
The second protection circuit is configured to short-circuit between the gate and the source or between the base and emitter of the first transistor and the second transistor when a voltage is generated in the first resistance of the first protection circuit. A semiconductor integrated circuit.

請求項１に記載の半導体集積回路において、
前記内部回路が、ソース又はエミッタが高電位電源端子に接続されドレイン又はコレクタが前記ノードに接続された第２導電型の第２トランジスタをさらに含み、
前記第３保護回路が、前記第１トランジスタ又は前記第２トランジスタのゲート・ソース間又はベース・エミッタ間の電圧が所定値を超えたときこれを検知して前記第２抵抗に電流を流し、該第２抵抗に流れる電流により発生する電圧が所定値を超えるとき前記第１保護回路の前記第１抵抗に電圧を発生させて前記スイッチング素子を導通させるようにしたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The internal circuit further includes a second transistor of a second conductivity type having a source or emitter connected to a high potential power supply terminal and a drain or collector connected to the node;
The third protection circuit detects when the voltage between the gate and source or the base and emitter of the first transistor or the second transistor exceeds a predetermined value, and causes a current to flow through the second resistor, A semiconductor integrated circuit characterized in that, when a voltage generated by a current flowing through a second resistor exceeds a predetermined value, a voltage is generated in the first resistor of the first protection circuit to make the switching element conductive.