JP4723546B2

JP4723546B2 - Modulation circuit

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Publication number: JP4723546B2
Application number: JP2007241085A
Authority: JP
Inventors: 哲朗丸山
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 2007-09-18
Filing date: 2007-09-18
Publication date: 2011-07-13
Anticipated expiration: 2027-09-18
Also published as: JP2009071785A

Description

この発明は、所定の信号と局発振回路からの信号とをミキシングする変調回路に関し、特に標準時刻情報信号を含む標準電波を受信し、時刻を表示する電波修正時計に用いる変調回路に関する。 The present invention relates to a modulation circuit that mixes a predetermined signal and a signal from a local oscillation circuit, and more particularly to a modulation circuit used in a radio-controlled timepiece that receives a standard radio wave including a standard time information signal and displays the time.

異なる複数の信号をミキシングして１つの信号を出力する回路をミキシング回路といい、このミキシング回路は、複数信号の掛け合わせを行う回路として広く利用されている。ミキシング回路は、さまざまな回路構成が提案されている。すなわち、トランスとダイオードを用いたリング変調器やアナログスイッチを用いた二重平衡変調器などである。 A circuit that mixes a plurality of different signals and outputs one signal is called a mixing circuit, and this mixing circuit is widely used as a circuit that multiplies a plurality of signals. Various circuit configurations have been proposed for the mixing circuit. That is, a ring modulator using a transformer and a diode, a double balanced modulator using an analog switch, and the like.

特にスイッチ回路を用いたミキシング回路は、大型で高価なトランスと固体差のあるダイオードとを用いたミキシング回路に比べ、回路の簡易化と小型化とが可能なため、信号の変復調回路として広く用いられている。 In particular, a mixing circuit using a switch circuit is widely used as a signal modulation / demodulation circuit because the circuit can be simplified and miniaturized compared to a mixing circuit using a large and expensive transformer and a diode with individual differences. It has been.

従来知られているミキシング回路は、オペアンプと抵抗とで構成された加減算回路とアナログスイッチとを有し、入力信号を変調する回路であって、小型な回路構成で低周波数でも制限を受けずに変調できるという特徴を有する。 A conventionally known mixing circuit has an adder / subtractor circuit and an analog switch composed of an operational amplifier and a resistor, and modulates an input signal. The circuit is small in size and is not limited even at low frequencies. It can be modulated.

このような従来知られているミキシング回路は、搬送波の位相のずれに起因する搬送波のリークが発生しており、二重平衡変調器の変調特性を低下させるという問題を生じていた。このような問題を解決するためには多くの提案を見るものである（例えば、特許文献１参照。）。 Such a known mixing circuit has a problem of carrier leakage due to a phase shift of the carrier, resulting in a problem of degrading the modulation characteristics of the double balanced modulator. In order to solve such a problem, many proposals are seen (for example, refer patent document 1).

特許文献１に示した従来技術は、アナログスイッチとインバータと増幅器とを有し、入力信号をインバータもしくはフリップフロップ回路で位相反転した搬送波で変調する回路であって、搬送波の位相ずれが生じにくいという特徴がある。 The prior art shown in Patent Document 1 is a circuit that has an analog switch, an inverter, and an amplifier, and modulates an input signal with a carrier wave whose phase is inverted by an inverter or flip-flop circuit, and is unlikely to cause a phase shift of the carrier wave. There are features.

詳しく説明する。図５は特許文献１に示した従来技術を説明するための回路図である。図５において、３０１は入力信号入力端子、３０２は局発信号入力端子、３０３と３０４とはアナログスイッチを用いた第１，第２のスイッチ回路、３０５はインバータ、３０６は増幅器、３０６ａは非反転入力端子、３０６ｂは反転入力端子、３０７は変調出力端子、３０８，３０９，３１０，３１１は抵抗である。 explain in detail. FIG. 5 is a circuit diagram for explaining the prior art disclosed in Patent Document 1. In FIG. In FIG. 5, 301 is an input signal input terminal, 302 is a local oscillation signal input terminal, 303 and 304 are first and second switch circuits using analog switches, 305 is an inverter, 306 is an amplifier, and 306a is non-inverted. The input terminal, 306b is an inverting input terminal, 307 is a modulation output terminal, and 308, 309, 310, and 311 are resistors.

入力信号入力端子３０１は、第１，第２のスイッチ回路３０３，３０４に入力され、局発信号入力端子３０２は、第１のスイッチ回路３０３に入力されるとともに、インバータ３０５に入力している。インバータ３０５の出力は、第２のスイッチ回路３０４に入力され、第１のスイッチ回路３０３の出力は、抵抗３０８に入力している。抵抗３０８の出力は、抵抗３０９に入力されるとともに、非反転入力端子３０６ａに入力している。
また、第２のスイッチ回路３０４の出力は、抵抗３１０に入力され、抵抗３１０の出力は、反転入力端子３０６ｂと抵抗３１１とに入力され、抵抗３１１の出力は、増幅器３０６の出力端子である変調出力端子３０７に接続している。 The input signal input terminal 301 is input to the first and second switch circuits 303 and 304, and the local oscillation signal input terminal 302 is input to the first switch circuit 303 and also input to the inverter 305. The output of the inverter 305 is input to the second switch circuit 304, and the output of the first switch circuit 303 is input to the resistor 308. The output of the resistor 308 is input to the resistor 309 and to the non-inverting input terminal 306a.
The output of the second switch circuit 304 is input to the resistor 310, the output of the resistor 310 is input to the inverting input terminal 306 b and the resistor 311, and the output of the resistor 311 is a modulation that is an output terminal of the amplifier 306. The output terminal 307 is connected.

第１，第２のスイッチ回路３０３，３０４に入力された搬送波により、入力信号入力端子３０１から入力された信号のスイッチング動作が行なわれ、搬送波と同じ周期で信号入力が断続される。信号入力は波形を櫛の歯状に変形され、第１，第２のスイッチ回路３０３，３０４から出力される。
これらの出力を増幅器３０６によって合成し、変調出力端子３０７に出力する。 Switching of the signal input from the input signal input terminal 301 is performed by the carrier wave input to the first and second switch circuits 303 and 304, and the signal input is interrupted at the same cycle as the carrier wave. The signal input is output from the first and second switch circuits 303 and 304 after the waveform is transformed into a comb-like shape.
These outputs are combined by the amplifier 306 and output to the modulation output terminal 307.

特許文献１に示した従来技術は、第１，第２のスイッチ回路３０３，３０４に入力する搬送波をインバータもしくはフリップフロップで生成することにより、入力信号入力端子３０１から第１，第２のスイッチ回路３０３，３０４に至る間の搬送波の位相ずれを抑制し、搬送波リークの問題を解決するものである。 In the prior art disclosed in Patent Document 1, a carrier wave input to the first and second switch circuits 303 and 304 is generated by an inverter or a flip-flop, so that the first and second switch circuits are input from the input signal input terminal 301. This suppresses the phase shift of the carrier wave between 303 and 304 and solves the problem of carrier leak.

特開平５−３０８２２５号公報（第３頁、第１図）Japanese Patent Laid-Open No. 5-308225 (page 3, FIG. 1)

特許文献１に示した従来技術は、２つのアナログスイッチである第１，第２のスイッチ回路３０３，３０４を切り換えて信号を伝達するが、これらのアナログスイッチが導通しているときは、加減算回路の電流が入力信号入力端子３０１に信号を入力している回路に影響を与えるという問題がある。
また、アナログスイッチ遮断時に加減算回路への入力電圧は定電圧にすべきであるが、消費電流を抑制するため加減算回路に高抵抗を用いた場合、高抵抗による浮遊容量と高抵抗を流れる電流量が少ないこととにより、加減算回路の入力電圧を定電圧にすることができず、アナログスイッチ遮断直前の入力信号電圧が保持されたまま加減算回路に入力されることになり、変調器の出力波形の振幅に不要な変動が現れるという問題があった。 The prior art disclosed in Patent Document 1 transmits signals by switching the first and second switch circuits 303 and 304, which are two analog switches. When these analog switches are conductive, an addition / subtraction circuit is used. Current affects the circuit that is inputting the signal to the input signal input terminal 301.
In addition, the input voltage to the adder / subtractor circuit should be a constant voltage when the analog switch is cut off. However, if a high resistance is used in the adder / subtracter circuit to suppress current consumption, the amount of current flowing through the high resistance stray capacitance and high resistance Therefore, the input voltage of the adder / subtracter circuit cannot be made constant, and the input signal voltage just before the analog switch is cut off is input to the adder / subtractor circuit, and the output waveform of the modulator There was a problem that unnecessary fluctuations appeared in the amplitude.

本発明の変調回路は、これらの問題を解決するためになされるものであって、アナログスイッチ導通時に加減算回路の電流が前段回路に影響を与えるのを防ぎ、かつアナログスイッチ遮断時に加減算回路の入力電圧を定電圧にでき、変調器の出力に不要なノイズ周波数が含まれない変調回路を提供するものである。 The modulation circuit of the present invention is made to solve these problems, and prevents the current of the addition / subtraction circuit from affecting the previous stage circuit when the analog switch is turned on, and the input of the addition / subtraction circuit when the analog switch is cut off. It is an object of the present invention to provide a modulation circuit in which the voltage can be made constant and an unnecessary noise frequency is not included in the output of the modulator.

上記課題を解決するため、本発明は以下の構成を採用する。 In order to solve the above problems, the present invention adopts the following configuration.

所定の振幅情報を有する第１の入力信号を２つに分離して、それぞれを入力する第１のスイッチ回路および第２のスイッチ回路と、所定の周波数情報を有する第２の入力信号を入力し、その周波数情報に基づいて第１のスイッチ回路および第２のスイッチ回路を導通または遮断するスイッチ切換制御回路と、スイッチ切換制御回路の動作によって生成された第１のスイッチ回路および第２のスイッチ回路の出力信号を入力するオペアンプで構成された加減算回路と、を有し、第１の入力信号の振幅情報はそのままに、第１の入力信号と第２の入力信号とから得られる新たな周波数を有する出力信号を出力する変調回路において、
第１のスイッチ回路の出力端子と加減算回路の一方の入力端子との間に第１のフローティング抑制バッファ回路を設け、第２のスイッチ回路の出力端子と加減算回路の他方の入力端子との間に第２のフローティング抑制バッファ回路を設け、第１のフローティング抑制バッファ回路は、第１の定電圧発生手段と第１のバッファアンプとを直列に接続し、第２のフローティング抑制バッファ回路は、第２の定電圧発生手段と第２のバッファアンプとを直列に接続し、第１の定電圧発生手段および第２の定電圧発生手段は、第１のスイッチ回路または第２のスイッチ回路が遮断したときに、第１、第２のバッファアンプの入力端子が電気的にフローティング状態にならないように、それぞれ第１の定電圧と第２の定電圧とを発生することを特徴とする。 A first input signal having predetermined amplitude information is separated into two, and a first switch circuit and a second switch circuit for inputting the first input signal and a second input signal having predetermined frequency information are input. A switch switching control circuit for conducting or blocking the first switch circuit and the second switch circuit based on the frequency information, and the first switch circuit and the second switch circuit generated by the operation of the switch switching control circuit And an adder / subtractor circuit configured by an operational amplifier for inputting the output signal of the first input signal, and a new frequency obtained from the first input signal and the second input signal without changing the amplitude information of the first input signal. In a modulation circuit that outputs an output signal having
A first floating suppression buffer circuit is provided between the output terminal of the first switch circuit and one input terminal of the addition / subtraction circuit, and between the output terminal of the second switch circuit and the other input terminal of the addition / subtraction circuit. A second floating suppression buffer circuit is provided, wherein the first floating suppression buffer circuit connects the first constant voltage generating means and the first buffer amplifier in series, and the second floating suppression buffer circuit includes the second floating suppression buffer circuit. The constant voltage generating means and the second buffer amplifier are connected in series, and the first constant voltage generating means and the second constant voltage generating means are disconnected when the first switch circuit or the second switch circuit is cut off. And generating a first constant voltage and a second constant voltage so that the input terminals of the first and second buffer amplifiers are not electrically floating. That.

第１の定電圧発生手段は、第３のスイッチ回路を有し、第２の定電圧発生手段は、第４のスイッチ回路を有し、第３のスイッチ回路および第４のスイッチ回路は、第１のスイッチ回路および第２のスイッチ回路の出力端子と所定の電圧を出力する電源手段との間にそ
れぞれ設けられ、第１の定電圧発生手段は、第１のスイッチ回路が遮断したときに第３のスイッチ回路が導通して所定の電圧を出力する電源手段に接続することで第１の定電圧を発生し、第２の定電圧発生手段は、第２のスイッチ回路が遮断したときに第４のスイッチ回路が導通して所定の電圧を出力する電源手段に接続することで第２の定電圧を発生し、第１のスイッチ回路および第２のスイッチ回路が導通したときには第３のスイッチ回路および第４のスイッチ回路は遮断して第１の定電圧および第２の定電圧を発生しないことを特徴とする。 The first constant voltage generation means includes a third switch circuit, the second constant voltage generation means includes a fourth switch circuit, and the third switch circuit and the fourth switch circuit include The first constant voltage generating means is provided between the output terminals of the first switch circuit and the second switch circuit and the power supply means for outputting a predetermined voltage, and the first constant voltage generating means is provided when the first switch circuit is shut off. The first constant voltage is generated by connecting the switch circuit 3 to the power supply means that outputs a predetermined voltage by conduction, and the second constant voltage generation means is the first constant voltage when the second switch circuit is cut off. When the first switch circuit and the second switch circuit are turned on, the third switch circuit is generated by connecting to the power supply means that outputs the predetermined voltage when the switch circuit 4 is turned on. And the fourth switch circuit is shut off Wherein the Te not the first constant voltage and the second constant voltage generated.

本発明の変調回路は、アナログスイッチ導通時に加減算回路の電流が前段回路に影響を与えるのを防ぎ、アナログスイッチ遮断時に加減算回路の入力電圧を定電圧にできるフローティング抑制バッファ回路を有する回路を備えている。
この回路は、アナログスイッチが遮断された側の加減算回路の入力電圧を定電圧にできるため、不要な直流電圧成分が加算されることのない正常な変調波形を出力できるようになり、波高値の変動を防ぐことができる。
このように、本発明の変調回路は、前段回路の性能を劣化させることなく波高値の変動を抑制しつつ変調波を出力できるため、より高精度な回路を構成することができる。 The modulation circuit according to the present invention includes a circuit having a floating suppression buffer circuit that prevents the current of the addition / subtraction circuit from affecting the preceding circuit when the analog switch is turned on and can make the input voltage of the addition / subtraction circuit constant when the analog switch is cut off. Yes.
Since this circuit can make the input voltage of the adder / subtractor circuit on the side where the analog switch is cut off constant, it can output a normal modulation waveform without adding unnecessary DC voltage components, Variations can be prevented.
As described above, the modulation circuit of the present invention can output a modulation wave while suppressing fluctuations in the peak value without degrading the performance of the previous circuit, and thus can form a circuit with higher accuracy.

また、変調回路の出力に現れる不要な周波数成分が抑制できるため、電源やグランドを通した他の回路へのノイズ回り込みを防ぎ、後段に設けるフィルタ回路の次数を下げることができ、回路実装面積の小規模化と消費電力の低減に寄与できる。 In addition, since unnecessary frequency components appearing at the output of the modulation circuit can be suppressed, noise wraparound to other circuits through the power supply and ground can be prevented, the order of the filter circuit provided in the subsequent stage can be reduced, and the circuit mounting area can be reduced. Contributes to downsizing and power consumption reduction.

以下に、本発明に係る変調回路の実施形態を図面参照しながら詳細に説明する。本発明の実施形態では、本発明の変調回路を、標準電波を受信し時刻を修正する電波修正時計の変調回路として用いた場合を例にして説明する。 Embodiments of a modulation circuit according to the present invention will be described below in detail with reference to the drawings. In the embodiment of the present invention, a case where the modulation circuit of the present invention is used as a modulation circuit of a radio wave correction watch that receives a standard radio wave and corrects the time will be described as an example.

［全体ブロックの説明：図１］
図１は、本発明の変調回路の第１の実施形態を説明するブロック図である。
図１において、１は第１のスイッチ回路、２は第２のスイッチ回路、３はスイッチ切換制御回路、４は第１のフローティング抑制バッファ回路、５は第２のフローティング抑制バッファ回路、６は加減算回路、７は第１の定電圧発生手段、８は第２の定電圧発生手段、９は第１のバッファアンプ、１０は第２のバッファアンプである。 [Description of whole block: Fig. 1]
FIG. 1 is a block diagram illustrating a first embodiment of a modulation circuit according to the present invention.
In FIG. 1, 1 is a first switch circuit, 2 is a second switch circuit, 3 is a switch switching control circuit, 4 is a first floating suppression buffer circuit, 5 is a second floating suppression buffer circuit, and 6 is addition / subtraction. A circuit, 7 is a first constant voltage generating means, 8 is a second constant voltage generating means, 9 is a first buffer amplifier, and 10 is a second buffer amplifier.

第１のフローティング抑制バッファ回路４は、第１の定電圧発生手段７と第１のバッファアンプ９とを直列に接続した構成を有しており、第２のフローティング抑制バッファ回路５は、第２の定電圧発生手段８と第２のバッファアンプ１０とを直列に接続した構成を有している。
なお、第１のバッファアンプ９や第２のバッファアンプ１０は、オペアンプを用いた非反転増幅回路で構成することができる。例えば、電圧増幅率を１としたボルテージフォロワを用いる。 The first floating suppression buffer circuit 4 has a configuration in which a first constant voltage generating means 7 and a first buffer amplifier 9 are connected in series, and the second floating suppression buffer circuit 5 includes a second floating suppression buffer circuit 5. The constant voltage generating means 8 and the second buffer amplifier 10 are connected in series.
The first buffer amplifier 9 and the second buffer amplifier 10 can be configured by a non-inverting amplifier circuit using an operational amplifier. For example, a voltage follower with a voltage amplification factor of 1 is used.

また、２０１は入力信号、２０２は局発切換入力信号、２０３は第１の切換制御信号、
２０４は第２の切換制御信号、２０５は第１のスイッチ出力信号、２０６は第２のスイッチ出力信号、２０７は第３の切換制御信号、２０８は第４の切換制御信号、２０９は第１のバッファ出力信号、２１０は第２のバッファ出力信号、２１１は変調出力信号である。 201 is an input signal, 202 is a local switching input signal, 203 is a first switching control signal,
204 is a second switch control signal, 205 is a first switch output signal, 206 is a second switch output signal, 207 is a third switch control signal, 208 is a fourth switch control signal, and 209 is a first switch control signal. A buffer output signal, 210 is a second buffer output signal, and 211 is a modulation output signal.

図示しない受信手段からの得られるタイムコードを含む入力信号２０１は、第１のスイッチ回路１と第２のスイッチ回路２とに入力しており、図示しない信号発生器から得られた所定の信号である局発切換入力信号２０２は、スイッチ切換制御回路３に入力している。 An input signal 201 including a time code obtained from a receiving means (not shown) is input to the first switch circuit 1 and the second switch circuit 2, and is a predetermined signal obtained from a signal generator (not shown). A certain local oscillation switching input signal 202 is input to the switch switching control circuit 3.

スイッチ切換制御回路３は、第１の切換制御信号２０３を生成して第１のスイッチ回路１に出力し、第２の切換制御信号２０４を生成して第２のスイッチ回路２に出力する。
また、スイッチ切換制御回路３は、第３の切換制御信号２０７を生成して第１の定電圧発生手段７に出力し、第４の切換制御信号２０８を生成して第２の定電圧発生手段８に出力する。
第１のスイッチ回路１の出力である第１のスイッチ出力信号２０５は、第１の定電圧発生手段７に入力し、第２のスイッチ回路２の出力である第２のスイッチ出力信号２０６は、第２の定電圧発生手段８に入力する。 The switch switching control circuit 3 generates a first switching control signal 203 and outputs the first switching control signal 203 to the first switching circuit 1, generates a second switching control signal 204 and outputs the second switching control signal 204 to the second switch circuit 2.
The switch switching control circuit 3 generates a third switching control signal 207 and outputs the third switching control signal 207 to the first constant voltage generating means 7, and generates a fourth switching control signal 208 to generate the second constant voltage generating means. 8 is output.
The first switch output signal 205 that is the output of the first switch circuit 1 is input to the first constant voltage generating means 7, and the second switch output signal 206 that is the output of the second switch circuit 2 is Input to the second constant voltage generating means 8.

第１の定電圧発生手段７の出力は、第１のバッファアンプ９に入力し、第２の定電圧発生手段８の出力は、第２のバッファアンプ１０に入力する。
第１のバッファアンプ９から出力される第１のバッファ出力信号２０９は、加減算回路６の一方の端子に入力し、第２のバッファアンプ１０から出力される第２のバッファ出力信号２１０は、加減算回路６の他方の端子に入力し、加減算回路６で加減算する。この加減算回路６で加減算された電圧波形は、変調出力信号２１１として出力される。 The output of the first constant voltage generating means 7 is input to the first buffer amplifier 9, and the output of the second constant voltage generating means 8 is input to the second buffer amplifier 10.
The first buffer output signal 209 output from the first buffer amplifier 9 is input to one terminal of the adder / subtractor circuit 6, and the second buffer output signal 210 output from the second buffer amplifier 10 is added / subtracted. The signal is input to the other terminal of the circuit 6, and the addition / subtraction circuit 6 performs addition / subtraction. The voltage waveform added / subtracted by the addition / subtraction circuit 6 is output as a modulation output signal 211.

図１において、第１，第２の定電圧発生手段７，８において、制御信号が必要な例として第３の切換制御信号２０７と第４の切換制御信号２０８とを図示しているが、これに限定するものではない。抵抗回路を使って第１，第２の定電圧発生手段７，８を構成したときは、第３，第４の切換制御信号２０７，２０８を省略することができる。そのような構成についても後述する。 In FIG. 1, in the first and second constant voltage generating means 7 and 8, a third switching control signal 207 and a fourth switching control signal 208 are illustrated as examples in which a control signal is required. It is not limited to. When the first and second constant voltage generating means 7 and 8 are configured using a resistance circuit, the third and fourth switching control signals 207 and 208 can be omitted. Such a configuration will also be described later.

［スイッチ回路の構成説明：図２］
次に、スイッチ回路の構成例を説明する。図２は、図１に示す第１のスイッチ回路１および第２のスイッチ回路２にＭＯＳ素子を用いる回路例である。
図２において、２２０はＴＧ切換制御信号、２２２はＴＧ入力信号、２２３はＴＧ出力信号、２２１はインバータ、２２４はＰチャンネル型ＭＯＳ素子、２２５はＮチャンネル型ＭＯＳ素子、２２６は電源、２２７はグランドである。Ｐチャンネル型ＭＯＳ素子２２４とＮチャンネル型ＭＯＳ素子２２５とは、知られているＭＯＳ型トランジスタであるＭＯＳ型ＦＥＴを用いることができる。 [Description of switch circuit configuration: FIG. 2]
Next, a configuration example of the switch circuit will be described. FIG. 2 is a circuit example using MOS elements for the first switch circuit 1 and the second switch circuit 2 shown in FIG.
In FIG. 2, 220 is a TG switching control signal, 222 is a TG input signal, 223 is a TG output signal, 221 is an inverter, 224 is a P channel type MOS element, 225 is an N channel type MOS element, 226 is a power supply, and 227 is a ground. It is. As the P channel type MOS element 224 and the N channel type MOS element 225, a MOS type FET which is a known MOS type transistor can be used.

なお、図２に示す回路例を図１に示す第１のスイッチ回路１とすれば、ＴＧ入力信号２２２は入力信号２０１に相当し、ＴＧ出力信号２２３は第１のスイッチ出力信号２０５に相当し、ＴＧ切換制御信号２１２０は第１の切換制御信号２０３に相当する。 If the circuit example shown in FIG. 2 is the first switch circuit 1 shown in FIG. 1, the TG input signal 222 corresponds to the input signal 201, and the TG output signal 223 corresponds to the first switch output signal 205. The TG switching control signal 2120 corresponds to the first switching control signal 203.

ＴＧ切換制御信号２２０は、Ｐチャンネル型ＭＯＳ素子２２４のゲートとインバータ２２１とに入力する。
ＴＧ入力信号２２２は、Ｐチャンネル型ＭＯＳ素子２２４のドレイン端子もしくはソース端子のどちらか一方と、Ｎチャンネル型ＭＯＳ素子２２５のドレイン端子もしくはソース端子のどちらか一方とに接続する。
ＴＧ出力信号２２３は、ＴＧ入力信号２２２が接続されていない側のＰチャンネル型Ｍ
ＯＳ素子２２４のドレイン端子もしくはソース端子と、ＴＧ入力信号２２２の接続されていない側のＮチャンネル型ＭＯＳ素子２２５のドレイン端子もしくはソース端子とに接続する。
Ｐチャンネル型ＭＯＳ素子２２４のサブストレート端子は、グランド２２７に接続し、Ｎチャンネル型ＭＯＳ素子２２５のサブストレート端子は、電源２２６に接続する。 The TG switching control signal 220 is input to the gate of the P channel type MOS element 224 and the inverter 221.
The TG input signal 222 is connected to either the drain terminal or the source terminal of the P channel type MOS element 224 and either the drain terminal or the source terminal of the N channel type MOS element 225.
The TG output signal 223 is a P channel type M on the side to which the TG input signal 222 is not connected.
The drain terminal or the source terminal of the OS element 224 is connected to the drain terminal or the source terminal of the N channel type MOS element 225 on the side to which the TG input signal 222 is not connected.
The substrate terminal of the P-channel MOS element 224 is connected to the ground 227, and the substrate terminal of the N-channel MOS element 225 is connected to the power source 226.

このように、２つのＭＯＳ素子のドレイン端子もしくはソース端子同士を接続するスイッチ回路を、トランスミッションゲートと呼ぶ。 A switch circuit that connects the drain terminals or source terminals of two MOS elements in this way is called a transmission gate.

［スイッチ回路の動作説明：図２］
次に、図２に示す回路の動作を説明する。この説明では、この回路への供給電源は負電源で説明する。つまり、電源２２６は負の電圧を出力する電源手段に接続する。もちろん、正電源で動作させてもよく、そのときは、電源２２６をグランド（つまり、０Ｖ）とし、グランド２２７を正の電圧を出力する電源手段に接続してもよい。 [Description of Switch Circuit Operation: Fig. 2]
Next, the operation of the circuit shown in FIG. 2 will be described. In this description, the power supply to this circuit will be described as a negative power supply. That is, the power source 226 is connected to power source means for outputting a negative voltage. Of course, the power supply may be operated with a positive power supply. In that case, the power supply 226 may be grounded (that is, 0 V), and the ground 227 may be connected to power supply means for outputting a positive voltage.

図２の構成においては、グランド２２７の電位に対しＰチャンネル型ＭＯＳ素子２２４のチャンネル形成のためのしきい値電圧の分だけ低い電圧をＴＧ切換制御信号２２０に加えることで、Ｐチャンネル型ＭＯＳ素子２２４のドレイン端子とソース端子との間が導通する。
インバータ２２１は、ＴＧ切換制御信号２２０の反転電位を出力し、電源２２６の電位に対しＮチャンネル型ＭＯＳ素子２２５のチャンネル形成のためのしきい値電圧の分だけ高い電圧をＮチャンネル型ＭＯＳ素子２２５のゲート端子に加えることで、Ｎチャンネル型ＭＯＳ素子２２５のドレイン端子とソース端子との間が導通する。 In the configuration of FIG. 2, a voltage lower than the potential of the ground 227 by the threshold voltage for forming the channel of the P channel type MOS element 224 is added to the TG switching control signal 220, so that the P channel type MOS element is obtained. The drain terminal and the source terminal of 224 are electrically connected.
The inverter 221 outputs an inverted potential of the TG switching control signal 220, and increases the voltage higher than the potential of the power supply 226 by the threshold voltage for channel formation of the N-channel MOS element 225. In addition, the drain terminal and the source terminal of the N-channel MOS element 225 are electrically connected.

逆に、Ｐチャンネル型ＭＯＳ素子２２４のゲート端子にグランド電位と等しいかそれに近い電圧を加え、インバータ２２１によりその電圧が反転されＮチャンネル型ＭＯＳ素子２２５のゲート端子に負側電源２２６の電位に等しいかそれに近い電圧が加わると、Ｐチャンネル型ＭＯＳ素子２２４とＮチャンネル型ＭＯＳ素子２２５とのドレイン端子とソース端子との間は遮断する。 Conversely, a voltage equal to or close to the ground potential is applied to the gate terminal of the P-channel type MOS element 224, and the voltage is inverted by the inverter 221, so that the gate terminal of the N-channel type MOS element 225 is equal to the potential of the negative power supply 226. When a voltage close to that is applied, the drain terminal and the source terminal of the P-channel MOS element 224 and the N-channel MOS element 225 are cut off.

したがって、単純に図２に示す回路を動作させるには、ＴＧ切換制御信号２２０に電源２２６の電位を入力することで、ＴＧ入力信号２２２とＴＧ出力信号２２３とを導通させることができる。
また、ＴＧ切換制御信号２２０にグランド２２７の電位を入力することで、ＴＧ入力信号２２２とＴＧ出力信号２２３とを遮断できる。 Therefore, in order to operate the circuit shown in FIG. 2 simply, by inputting the potential of the power source 226 to the TG switching control signal 220, the TG input signal 222 and the TG output signal 223 can be made conductive.
Further, by inputting the potential of the ground 227 to the TG switching control signal 220, the TG input signal 222 and the TG output signal 223 can be cut off.

［変調回路の動作説明：図１］
次に本発明の変調回路の動作を図１を参照しながら説明する。
スイッチ切換制御回路３は、第１のスイッチ回路１と第２のスイッチ回路２とが同時に導通しないように、第１の切換制御信号２０３と１８０度位相がずれた第２の切換制御信号２０４を、第１のスイッチ回路１と第２のスイッチ回路２とにそれぞれ出力する。
第１のスイッチ回路１では、第１の切換制御信号２０３の波形電圧レベルに合わせて入力信号２０１を通過させ、第１の切換制御信号２０３とのミキシングを行う。また、第２のスイッチ回路２も同様にミキシングを行う。 [Description of Operation of Modulation Circuit: FIG. 1]
Next, the operation of the modulation circuit of the present invention will be described with reference to FIG.
The switch switching control circuit 3 generates a second switching control signal 204 that is 180 degrees out of phase with the first switching control signal 203 so that the first switching circuit 1 and the second switching circuit 2 do not conduct simultaneously. , Output to the first switch circuit 1 and the second switch circuit 2, respectively.
In the first switch circuit 1, the input signal 201 is passed in accordance with the waveform voltage level of the first switching control signal 203 and mixed with the first switching control signal 203. Similarly, the second switch circuit 2 performs mixing.

スイッチ切換制御回路３は、第１のスイッチ回路１を遮断状態にすると、第３の切換制御信号２０７により第１の定電圧発生手段７が定電圧を発生し出力するように制御する。
また、スイッチ切換制御回路３は、第１のスイッチ回路１を導通させるときには、第１の定電圧発生手段７が第１のスイッチ出力信号２０５と同等の電圧を出力するよう制御を行う。
第２の定電圧発生手段８も同様にスイッチ切換制御回路３から第４の切換制御信号２０８で制御される。 When the first switch circuit 1 is turned off, the switch switching control circuit 3 controls the first constant voltage generating means 7 to generate and output a constant voltage according to the third switching control signal 207.
The switch switching control circuit 3 controls the first constant voltage generating means 7 to output a voltage equivalent to the first switch output signal 205 when the first switch circuit 1 is turned on.
The second constant voltage generating means 8 is similarly controlled by the fourth switching control signal 208 from the switch switching control circuit 3.

スイッチ切換制御回路３からの第３の切換制御信号２０７により、第１のスイッチ回路１が導通され、第１の定電圧発生手段７の出力に現れた第１のスイッチ出力信号２０５と同等の電圧は、第１のバッファアンプ９でバッファされ、第１のバッファ出力信号２０９を加減算回路６に入力して演算を行う。
このとき、スイッチ切換制御回路３からの第４の切換制御信号２０８により第２のスイッチ回路２は遮断されており、第２の定電圧発生手段８で発生した定電圧が第２のバッファアンプ１０を通して加減算回路６に入力され演算を行う。 The first switch circuit 1 is turned on by the third switch control signal 207 from the switch switch control circuit 3, and a voltage equivalent to the first switch output signal 205 appearing at the output of the first constant voltage generating means 7. Is buffered by the first buffer amplifier 9, and the first buffer output signal 209 is input to the adder / subtractor circuit 6 for calculation.
At this time, the second switch circuit 2 is cut off by the fourth switching control signal 208 from the switch switching control circuit 3, and the constant voltage generated by the second constant voltage generating means 8 is the second buffer amplifier 10. Is input to the adder / subtractor circuit 6 to perform calculation.

スイッチ切換制御回路３からの第４の切換制御信号２０８により、第２のスイッチ回路２が導通され、第２の定電圧発生手段８の出力に現れた第２のスイッチ出力信号２０６と同等の電圧は、第２のバッファアンプ１０でバッファされ、第２のバッファ出力信号２１０を加減算回路６に入力して演算を行う。
このとき、スイッチ切換制御回路３からの第３の切換制御信号２０７により第１のスイッチ回路１は遮断されており、第１の定電圧発生手段７で発生した定電圧が第１のバッファアンプ９を通して加減算回路６に入力され演算を行う。 The second switch circuit 2 is turned on by the fourth switch control signal 208 from the switch switch control circuit 3, and a voltage equivalent to the second switch output signal 206 appearing at the output of the second constant voltage generator 8. Is buffered by the second buffer amplifier 10, and the second buffer output signal 210 is input to the adder / subtractor circuit 6 for calculation.
At this time, the first switch circuit 1 is cut off by the third switching control signal 207 from the switch switching control circuit 3, and the constant voltage generated by the first constant voltage generating means 7 is the first buffer amplifier 9. Is input to the adder / subtractor circuit 6 to perform calculation.

このようにすることで、遮断されたスイッチ回路側から加減算回路６には定電圧が入力されるため、フローティングにより保持された電圧が加算されずに済む。
波高値によってタイムコードを判定している電波修正時計では、変調出力信号２１１の波高値に不必要な変動が加わると誤判定につながってしまうため、変調出力信号波高値の変動抑制は大変重要である。本発明の変調回路では、タイムコードを含む変調出力信号２１１の波高値に不要な変動を生じさせることなく変調信号を出力することができる。 By doing so, a constant voltage is input to the adder / subtractor circuit 6 from the cut-off switch circuit side, so that the voltage held by the floating does not have to be added.
In radio-controlled timepieces that determine the time code based on the peak value, unnecessary fluctuations in the peak value of the modulated output signal 211 can lead to erroneous determination, so it is very important to suppress fluctuations in the peak value of the modulated output signal. is there. In the modulation circuit of the present invention, the modulation signal can be output without causing unnecessary fluctuation in the peak value of the modulation output signal 211 including the time code.

ところで、第１の定電圧発生手段７および第２の定電圧発生手段８で発生した定電圧は、入力信号２０１の基準電圧と同じ電圧である。例えば、入力信号２０１がバイアス電圧のかかっていない交流信号なら定電圧は０Ｖであるし、電源が負電圧範囲で回路を動作させる場合は、負電圧範囲で回路が動作する上でグランド相当としている電圧となる。 Incidentally, the constant voltage generated by the first constant voltage generating means 7 and the second constant voltage generating means 8 is the same voltage as the reference voltage of the input signal 201. For example, if the input signal 201 is an AC signal to which no bias voltage is applied, the constant voltage is 0 V. When the power supply operates the circuit in the negative voltage range, it corresponds to the ground when the circuit operates in the negative voltage range. Voltage.

［フローティング抑制バッファ回路の構成説明：図３］
次に、フローティング抑制バッファ回路の構成例を説明する。図３は、本発明の変調回路のフローティング抑制バッファ回路の第１の実施形態を説明するブロック図である。
図３において、１５はスイッチ回路、１５ａ，１５ｂはＭＯＳ素子、２１はオペアンプ、３０は定電圧電源、２１２はフローティング抑制バッファ回路入力、２１３はフローティング抑制バッファ回路出力、２１４はフローティング抑制バッファ回路制御入力である。
スイッチ回路１５は、２つのＭＯＳ素子１５ａ，１５ｂを接続してなるトランスミッションゲートである。１５ｃはインバータであり、この２つのＭＯＳ素子のゲートに入力される信号を反転させる。バッファアンプ１６は、オペアンプ２１をボルテージフォロアとして用いている。 [Description of configuration of floating suppression buffer circuit: FIG. 3]
Next, a configuration example of the floating suppression buffer circuit will be described. FIG. 3 is a block diagram for explaining a first embodiment of the floating suppression buffer circuit of the modulation circuit of the present invention.
In FIG. 3, 15 is a switch circuit, 15a and 15b are MOS elements, 21 is an operational amplifier, 30 is a constant voltage power supply, 212 is a floating suppression buffer circuit input, 213 is a floating suppression buffer circuit output, and 214 is a floating suppression buffer circuit control input. It is.
The switch circuit 15 is a transmission gate formed by connecting two MOS elements 15a and 15b. An inverter 15c inverts signals input to the gates of the two MOS elements. The buffer amplifier 16 uses the operational amplifier 21 as a voltage follower.

なお、フローティング抑制バッファ回路入力２１２は、図１における第１，第２のスイッチ出力信号２０５，２０６に相当し、フローティング抑制バッファ回路出力２１３は、第１，第２のバッファ出力信号２０９，２１０に相当し、フローティング抑制バッファ回路制御入力２１４は、第３，第４の切換制御信号２０７，２０８に相当し、バッファアンプ１６は、第１，第２のバッファアンプ９，１０に相当する。 The floating suppression buffer circuit input 212 corresponds to the first and second switch output signals 205 and 206 in FIG. 1, and the floating suppression buffer circuit output 213 corresponds to the first and second buffer output signals 209 and 210. The floating suppression buffer circuit control input 214 corresponds to the third and fourth switching control signals 207 and 208, and the buffer amplifier 16 corresponds to the first and second buffer amplifiers 9 and 10.

図３のフローティング抑制バッファ回路入力２１２は、スイッチ回路１５に入力すると
ともに第１のバッファアンプ９に入力する。スイッチ回路１５のもう一方の端子は定電圧電源３０に接続し、フローティング抑制バッファ回路制御入力２１４は図２のＴＧ切換制御信号２２０に相当するスイッチ回路１５の制御端子に入力する。
オペアンプ２１の出力は、バッファアンプ１６を構成しているため自身の負側入力端子に接続しているが、フローティング抑制バッファ回路出力２１３としても出力し、加減算回路６に入力する。 The floating suppression buffer circuit input 212 of FIG. 3 is input to the switch circuit 15 and to the first buffer amplifier 9. The other terminal of the switch circuit 15 is connected to the constant voltage power supply 30, and the floating suppression buffer circuit control input 214 is input to the control terminal of the switch circuit 15 corresponding to the TG switching control signal 220 in FIG.
The output of the operational amplifier 21 is connected to its own negative input terminal because it constitutes the buffer amplifier 16, but is also output as the floating suppression buffer circuit output 213 and input to the adder / subtractor circuit 6.

［フローティング抑制バッファ回路の動作説明：図１、図３］
次に、図３に示すフローティング抑制バッファ回路の動作を図１も用いて説明する。なお、次に示す説明では、図３に示す回路例を図１に示す第１のフローティング抑制バッファ回路４と第２のフローティング抑制バッファ回路５とに用いたものとして説明するので、図３に示す構成の番号が説明上、重複して用いられている。 [Description of Operation of Floating Suppression Buffer Circuit: FIGS. 1 and 3]
Next, the operation of the floating suppression buffer circuit shown in FIG. 3 will be described with reference to FIG. In the following description, the circuit example shown in FIG. 3 is described as being used for the first floating suppression buffer circuit 4 and the second floating suppression buffer circuit 5 shown in FIG. The number of the configuration is used redundantly for explanation.

スイッチ切換制御回路３から出力された第１の切換制御信号２０３により第１のスイッチ回路１が導通し、第３の切換制御信号２０７により第１のフローティング抑制バッファ回路４内の第１の定電圧発生手段７であるスイッチ回路１５が遮断して、第１のスイッチ出力信号２０５はそのまま第１のバッファアンプ９の入力に伝達される。
第１のバッファアンプ９は、加減算回路６と第１のスイッチ出力信号２０５とを電流的に分離しながら、第１のスイッチ出力信号２０５の電圧波形を加減算回路６に入力する。これにより、入力信号２０１と加減算回路６とは、相互の回路動作に影響を受けることがない。 The first switch circuit 1 is turned on by the first switch control signal 203 output from the switch switch control circuit 3, and the first constant voltage in the first floating suppression buffer circuit 4 is transferred by the third switch control signal 207. The switch circuit 15 which is the generating means 7 is cut off, and the first switch output signal 205 is transmitted to the input of the first buffer amplifier 9 as it is.
The first buffer amplifier 9 inputs the voltage waveform of the first switch output signal 205 to the adder / subtractor circuit 6 while isolating the adder / subtracter circuit 6 and the first switch output signal 205 in terms of current. Thereby, the input signal 201 and the addition / subtraction circuit 6 are not affected by mutual circuit operations.

その一方で、スイッチ切換制御回路３から出力された第２の切換制御信号２０４により第２のスイッチ回路２が遮断し、第４の切換制御信号２０８により第２のフローティング抑制バッファ回路５内の第２の定電圧発生手段８であるスイッチ回路１５が導通して、定電圧電源３０による定電圧が第２のバッファアンプ１０を介して加減算回路６に入力され、第１のバッファ出力信号２０９と第２のバッファ出力信号２１０との演算を行う。 On the other hand, the second switch circuit 2 is cut off by the second switch control signal 204 output from the switch switch control circuit 3, and the second switch control signal 208 in the second floating suppression buffer circuit 5 is cut off. The switch circuit 15, which is the second constant voltage generation means 8, is turned on, and the constant voltage from the constant voltage power supply 30 is input to the adder / subtractor circuit 6 via the second buffer amplifier 10, and the first buffer output signal 209 The second buffer output signal 210 is operated.

次に、スイッチ切換制御回路３から出力された第２の切換制御信号２０４により、第２のスイッチ回路２が導通し、第４の切換制御信号２０８により、第２のフローティング抑制バッファ回路５内の第２の定電圧発生手段８であるスイッチ回路１５が遮断して、第２のスイッチ出力信号２０６はそのまま第２のバッファアンプ１０の入力に伝達される。
第２のバッファアンプ１０は、加減算回路６と第２のスイッチ出力信号２０６とを電流的に分離しながら、第２のスイッチ出力信号２０６の電圧波形を加減算回路６に入力する。これにより、入力信号２０１と加減算回路６とは、相互の回路動作に影響を受けることがない。 Next, the second switch circuit 2 is turned on by the second switching control signal 204 output from the switch switching control circuit 3, and the second switching control signal 208 in the second floating suppression buffer circuit 5 is turned on. The switch circuit 15 which is the second constant voltage generating means 8 is cut off, and the second switch output signal 206 is transmitted to the input of the second buffer amplifier 10 as it is.
The second buffer amplifier 10 inputs the voltage waveform of the second switch output signal 206 to the addition / subtraction circuit 6 while separating the addition / subtraction circuit 6 and the second switch output signal 206 in terms of current. Thereby, the input signal 201 and the addition / subtraction circuit 6 are not affected by mutual circuit operations.

その一方で、スイッチ切換制御回路３から出力された第１の切換制御信号２０３により第１のスイッチ回路１が遮断し、第３の切換制御信号２０７により第１のフローティング抑制バッファ回路４内の第１の定電圧発生手段７であるスイッチ回路１５が導通して、定電圧電源３０による定電圧が第１のバッファアンプ９を介して加減算回路６に入力され、第１のバッファ出力信号２０９と第２のバッファ出力信号２１０との演算を行う。 On the other hand, the first switch circuit 1 is cut off by the first switch control signal 203 output from the switch switch control circuit 3, and the first switch circuit 207 in the first floating suppression buffer circuit 4 is cut by the third switch control signal 207. The switch circuit 15, which is one constant voltage generating means 7, is turned on, and a constant voltage from the constant voltage power supply 30 is input to the adder / subtractor circuit 6 through the first buffer amplifier 9, and the first buffer output signal 209 The second buffer output signal 210 is operated.

従って、第１，第２のスイッチ回路１，２のうち遮断されたスイッチ回路側から加減算回路６に入力される電圧は定電圧とすることができ、フローティングにより保持された電圧が加算されることを防ぐことができる。これにより、変調出力信号２１１の波高値にフローティング電圧成分による変動が現れることなく、タイムコードの判定を容易にする。 Therefore, the voltage input to the adder / subtractor circuit 6 from the cut-off switch circuit side of the first and second switch circuits 1 and 2 can be a constant voltage, and the voltage held by floating is added. Can be prevented. This facilitates the determination of the time code without causing fluctuation due to the floating voltage component in the peak value of the modulation output signal 211.

［フローティング抑制バッファ回路の別の構成説明：図４］
次に、フローティング抑制バッファ回路の別の構成例を説明する。図４は、本発明の変
調回路のフローティング抑制バッファ回路の第２の実施形態を説明するブロック図である。
図４に示す第２の実施形態と図３に示す第１の実施形態との違いは、スイッチ回路１５（２つのＭＯＳ素子を用いるトランスミッションゲート）を抵抗１７で置き換えたところである。すでに説明した同一の構成には同一の番号を付与している。 [Description of Another Configuration of Floating Suppression Buffer Circuit: FIG. 4]
Next, another configuration example of the floating suppression buffer circuit will be described. FIG. 4 is a block diagram for explaining a second embodiment of the floating suppression buffer circuit of the modulation circuit of the present invention.
The difference between the second embodiment shown in FIG. 4 and the first embodiment shown in FIG. 3 is that the switch circuit 15 (transmission gate using two MOS elements) is replaced with a resistor 17. The same numbers are assigned to the same configurations already described.

フローティング抑制バッファ回路入力２１２は、オペアンプ２１の正側に入力するとともに抵抗１７を介して定電圧電源３０に接続する。オペアンプ２１の出力と負入力端子とにかかわる接続は、すでに説明した構成と同一である。
図１のスイッチ切換制御回路３から出力される第３，第４の切換制御信号２０７，２０８に対応する制御信号は、そもそも使用しないため省略している。
フローティング抑制バッファ回路入力２１２は、図１における第１，第２のスイッチ出力信号２０５，２０６に相当し、フローティング抑制バッファ回路出力２１３は第１，第２のバッファ出力信号２０９，２１０に相当し、バッファアンプ１６は第１，第２のバッファアンプ９，１０に相当する。 The floating suppression buffer circuit input 212 is input to the positive side of the operational amplifier 21 and is connected to the constant voltage power supply 30 via the resistor 17. The connection relating to the output and the negative input terminal of the operational amplifier 21 is the same as that already described.
The control signals corresponding to the third and fourth switching control signals 207 and 208 output from the switch switching control circuit 3 in FIG. 1 are omitted because they are not used in the first place.
The floating suppression buffer circuit input 212 corresponds to the first and second switch output signals 205 and 206 in FIG. 1, the floating suppression buffer circuit output 213 corresponds to the first and second buffer output signals 209 and 210, and The buffer amplifier 16 corresponds to the first and second buffer amplifiers 9 and 10.

［フローティング抑制バッファ回路の動作説明：図１、図４］
次に、図４に示すフローティング抑制バッファ回路の動作を図１も用いて説明する。なお、次に示す説明では、図４に示す回路例を図１に示す第１のフローティング抑制バッファ回路４と第２のフローティング抑制バッファ回路５とに用いたものとして説明するので、図４に示す構成の番号が説明上、重複して用いられている。 [Description of Operation of Floating Suppression Buffer Circuit: FIGS. 1 and 4]
Next, the operation of the floating suppression buffer circuit shown in FIG. 4 will be described with reference to FIG. In the following description, the circuit example shown in FIG. 4 is described as being used for the first floating suppression buffer circuit 4 and the second floating suppression buffer circuit 5 shown in FIG. The number of the configuration is used redundantly for explanation.

スイッチ切換制御回路３から出力された第１の切換制御信号２０３により、第１のスイッチ回路１が導通し、第２の切換制御信号２０４により、第２のスイッチ回路２が遮断すると、第１のフローティング抑制バッファ回路４では、第１のスイッチ出力信号２０５の電圧波形が第１のバッファアンプ９を介して加減算回路６に入力され、一方、第２のフローティング抑制バッファ回路５では、抵抗１７を介した定電圧電源３０の定電圧が第２のバッファアンプ１０に入力され、バッファされて加減算回路６に入力される。 When the first switch control signal 203 output from the switch switch control circuit 3 makes the first switch circuit 1 conductive and the second switch control signal 204 cuts off the second switch circuit 2, the first switch circuit 1 is turned on. In the floating suppression buffer circuit 4, the voltage waveform of the first switch output signal 205 is input to the addition / subtraction circuit 6 through the first buffer amplifier 9, while in the second floating suppression buffer circuit 5, the resistance 17 is input through the resistor 17. The constant voltage of the constant voltage power supply 30 is input to the second buffer amplifier 10, buffered, and input to the adder / subtractor circuit 6.

同様に、スイッチ切換制御回路３から出力された第２の切換制御信号２０４により、第２のスイッチ回路２が導通し、第１の切換制御信号２０３により、第１のスイッチ回路１が遮断すると、第２のフローティング抑制バッファ回路５では、第２のスイッチ出力信号２０６の電圧波形が第２のバッファアンプ１０を介して加減算回路６に入力され、一方、第１のフローティング抑制バッファ回路４では、抵抗１７を介した定電圧電源３０の定電圧が第１のバッファアンプ９に入力され、バッファされて加減算回路６に入力される。 Similarly, when the second switch circuit 2 is turned on by the second switch control signal 204 output from the switch switch control circuit 3, and the first switch circuit 1 is cut off by the first switch control signal 203, In the second floating suppression buffer circuit 5, the voltage waveform of the second switch output signal 206 is input to the addition / subtraction circuit 6 via the second buffer amplifier 10, while in the first floating suppression buffer circuit 4, the resistance The constant voltage of the constant voltage power supply 30 via 17 is input to the first buffer amplifier 9, buffered and input to the adder / subtractor circuit 6.

第１，第２のバッファアンプ９，１０は、加減算回路６と第１，第２のスイッチ出力信号２０５，２０６を電流的に分離するため、入力信号２０１と加減算回路６とは、相互の回路動作に影響を受けることがない。
従って、第１，第２のスイッチ回路１，２のうち遮断されたスイッチ回路側から加減算回路６に入力される電圧は定電圧とすることができ、フローティングにより保持された電圧が加算されることを防ぐことができる。これにより、変調出力信号２１１の波高値にフローティング電圧成分による変動が現れることなく、タイムコードの判定を容易にする。 Since the first and second buffer amplifiers 9 and 10 galvanically separate the adder / subtractor circuit 6 and the first and second switch output signals 205 and 206, the input signal 201 and the adder / subtractor circuit 6 are mutually circuited. It is not affected by operation.
Therefore, the voltage input to the adder / subtractor circuit 6 from the cut-off switch circuit side of the first and second switch circuits 1 and 2 can be a constant voltage, and the voltage held by floating is added. Can be prevented. This facilitates the determination of the time code without causing fluctuation due to the floating voltage component in the peak value of the modulation output signal 211.

本発明の変調回路は、搬送波の位相のずれに起因する搬送波のリークを防止しながら、変調出力に不要な波高値変動を起こさずミキシングを行うことができる。このため、自己回路のノイズ混入を極力防ぐ必要のある高ゲインアンプを用いた変復調回路に適用できる。 The modulation circuit of the present invention can perform mixing without causing unnecessary fluctuation in the peak value of the modulation output while preventing leakage of the carrier wave due to the phase shift of the carrier wave. Therefore, the present invention can be applied to a modulation / demodulation circuit using a high gain amplifier that needs to prevent as much as possible the noise contamination of the self circuit.

本発明の変調回路を説明するブロック図である。It is a block diagram explaining the modulation circuit of this invention. 本発明の変調回路を構成するスイッチ回路を説明する回路図である。It is a circuit diagram explaining the switch circuit which comprises the modulation circuit of this invention. 本発明の変調回路を構成するフローティング抑制バッファ回路を説明する回路図である。It is a circuit diagram explaining the floating suppression buffer circuit which comprises the modulation circuit of this invention. 本発明の変調回路を構成するフローティング抑制バッファ回路の異なる構成を説明する回路図である。It is a circuit diagram explaining the different structure of the floating suppression buffer circuit which comprises the modulation circuit of this invention. 特許文献１に示した従来技術を説明する回路図である。It is a circuit diagram explaining the prior art shown in patent document 1. FIG.

符号の説明Explanation of symbols

１第１のスイッチ回路
２第２のスイッチ回路
３切換信号回路
４第１のフローティング抑制バッファ回路
５第２のフローティング抑制バッファ回路
６加減算回路
７第１の定電圧発生手段
８第２の定電圧発生手段
９第１のバッファアンプ
１０第２のバッファアンプ
１５スイッチ回路
１７抵抗
１６バッファアンプ
２１オペアンプ
３０定電圧電源
２０１入力信号
２０２局発切換入力信号
２０３第１の切換制御信号
２０４第２の切換制御信号
２０５第１のスイッチ出力信号
２０６第２のスイッチ出力信号
２０７第３の切換制御信号
２０８第４の切換制御信号
２０９第１のバッファ出力信号
２１０第２のバッファ出力信号
２１１変調出力信号
２１２フローティング抑制バッファ回路入力
２１３フローティング抑制バッファ回路出力
２１４フローティング抑制バッファ回路制御入力
２２０ＴＧ切換制御信号
２２２ＴＧ入力信号
２２３ＴＧ出力信号
２２１インバータ
２２４Ｐチャンネル型ＭＯＳ素子
２２５Ｎチャンネル型ＭＯＳ素子
２２６電源
２２７グランド DESCRIPTION OF SYMBOLS 1 1st switch circuit 2 2nd switch circuit 3 Switching signal circuit 4 1st floating suppression buffer circuit 5 2nd floating suppression buffer circuit 6 Addition / subtraction circuit 7 1st constant voltage generation means 8 2nd constant voltage generation Means 9 First buffer amplifier 10 Second buffer amplifier 15 Switch circuit 17 Resistance 16 Buffer amplifier 21 Operational amplifier 30 Constant voltage power supply 201 Input signal 202 Local switching input signal 203 First switching control signal 204 Second switching control signal 205 First switch output signal 206 Second switch output signal 207 Third switching control signal 208 Fourth switching control signal 209 First buffer output signal 210 Second buffer output signal 211 Modulation output signal 212 Floating suppression buffer Circuit input 213 Floating suppression bar Buffer circuit output 214 Floating suppression buffer circuit control input 220 TG switching control signal 222 TG input signal 223 TG output signal 221 Inverter 224 P channel type MOS element 225 N channel type MOS element 226 Power supply 227 Ground

Claims

所定の振幅情報を有する第１の入力信号を２つに分離して、それぞれを入力する第１のスイッチ回路および第２のスイッチ回路と、
所定の周波数情報を有する第２の入力信号を入力し、その周波数情報に基づいて前記第１のスイッチ回路および前記第２のスイッチ回路を導通または遮断するスイッチ切換制御回路と、
前記スイッチ切換制御回路の動作によって生成された前記第１のスイッチ回路および前記第２のスイッチ回路の出力信号を入力するオペアンプで構成された加減算回路と、
を有し、
前記第１の入力信号の振幅情報はそのままに、前記第１の入力信号と前記第２の入力信号とから得られる新たな周波数を有する出力信号を出力する変調回路において、
前記第１のスイッチ回路の出力端子と前記加減算回路の一方の入力端子との間に第１のフローティング抑制バッファ回路を設け、
前記第２のスイッチ回路の出力端子と前記加減算回路の他方の入力端子との間に第２のフローティング抑制バッファ回路を設け、
前記第１のフローティング抑制バッファ回路は、第１の定電圧発生手段と第１のバッファアンプとを直列に接続し、
前記第２のフローティング抑制バッファ回路は、第２の定電圧発生手段と第２のバッファアンプとを直列に接続し、
前記第１の定電圧発生手段および前記第２の定電圧発生手段は、前記第１のスイッチ回路または前記第２のスイッチ回路が遮断したときに、前記第１、第２のバッファアンプの入力端子が電気的にフローティング状態にならないように、それぞれ第１の定電圧と第２の定電圧とを発生するように構成されており、
前記第１の定電圧発生手段は、第３のスイッチ回路を有し、
前記第２の定電圧発生手段は、第４のスイッチ回路を有し、
前記第３のスイッチ回路および該第４のスイッチ回路は、前記第１のスイッチ回路および前記第２のスイッチ回路の出力端子と所定の電圧を出力する電源手段との間にそれぞれ設けられ、
前記第１の定電圧発生手段は、前記第１のスイッチ回路が遮断したときに前記第３のスイッチ回路が導通して前記所定の電圧を出力する電源手段に接続することで前記第１の定電圧を発生し、
前記第２の定電圧発生手段は、前記第２のスイッチ回路が遮断したときに前記第４のスイッチ回路が導通して前記所定の電圧を出力する電源手段に接続することで前記第２の定
電圧を発生し、
前記第１のスイッチ回路および前記第２のスイッチ回路が導通したときには前記第３のスイッチ回路および前記第４のスイッチ回路は遮断して前記第１の定電圧および前記第２の定電圧を発生しないことを特徴とする変調回路。
A first switch circuit and a second switch circuit which separate a first input signal having predetermined amplitude information into two and input each;
A switch switching control circuit for inputting a second input signal having predetermined frequency information and conducting or blocking the first switch circuit and the second switch circuit based on the frequency information;
An adder / subtracter circuit configured by an operational amplifier for inputting output signals of the first switch circuit and the second switch circuit generated by the operation of the switch switching control circuit;
Have
In a modulation circuit that outputs an output signal having a new frequency obtained from the first input signal and the second input signal, without changing the amplitude information of the first input signal,
A first floating suppression buffer circuit is provided between an output terminal of the first switch circuit and one input terminal of the adder / subtractor;
A second floating suppression buffer circuit is provided between the output terminal of the second switch circuit and the other input terminal of the adder / subtractor;
The first floating suppression buffer circuit connects a first constant voltage generating means and a first buffer amplifier in series,
The second floating suppression buffer circuit connects a second constant voltage generating means and a second buffer amplifier in series,
The first constant voltage generating means and the second constant voltage generating means are connected to input terminals of the first and second buffer amplifiers when the first switch circuit or the second switch circuit is cut off. Are configured to generate a first constant voltage and a second constant voltage, respectively, so that they are not electrically floating .
The first constant voltage generating means has a third switch circuit,
The second constant voltage generating means has a fourth switch circuit,
The third switch circuit and the fourth switch circuit are respectively provided between output terminals of the first switch circuit and the second switch circuit and power supply means for outputting a predetermined voltage,
The first constant voltage generating means is connected to the power supply means that outputs the predetermined voltage when the third switch circuit is turned on when the first switch circuit is cut off. Generate voltage,
The second constant voltage generating means is connected to the power supply means for outputting the predetermined voltage when the fourth switch circuit is turned on when the second switch circuit is cut off.
Generate voltage,
When the first switch circuit and the second switch circuit are turned on, the third switch circuit and the fourth switch circuit are cut off and the first constant voltage and the second constant voltage are not generated. A modulation circuit characterized by that.