JP4718773B2

JP4718773B2 - converter

Info

Publication number: JP4718773B2
Application number: JP2003413787A
Authority: JP
Inventors: 芳文清水
Original assignee: Ｔｄｋラムダ株式会社
Priority date: 2003-12-11
Filing date: 2003-12-11
Publication date: 2011-07-06
Anticipated expiration: 2023-12-11
Also published as: JP2005176516A

Description

本発明は、コンバータに関する。 The present invention relates to a converter.

スイッチングコンバータは、トランスの一次巻線に印加される直流電力を周期的にスイッチングし、トランスの二次巻線に現れる交流電力を整流した後、平滑して出力する。交流電力を整流する回路には、一般的にダイオード整流素子が用いられる。 The switching converter periodically switches DC power applied to the primary winding of the transformer, rectifies AC power appearing in the secondary winding of the transformer, and then outputs the smoothed output. A diode rectifier is generally used for a circuit that rectifies AC power.

しかしながら、ダイオード整流素子の順方向電圧降下は比較的大きいので、特に出力電圧が低いスイッチングコンバータにおいてはダイオード整流素子における電力損失が無視できない。したがって、ダイオード整流素子として順方向の電圧降下が小さいショットキーバリアダイオード（ＳＢＤ）が用いられる場合が多い。 However, since the forward voltage drop of the diode rectifier element is relatively large, power loss in the diode rectifier element cannot be ignored particularly in a switching converter with a low output voltage. Therefore, a Schottky barrier diode (SBD) with a small forward voltage drop is often used as the diode rectifier.

また、近年の高集積化技術により、オン抵抗が非常に小さい電界効果型トランジスタ（ＦＥＴ）が開発されている。そこで、オン抵抗の小さい電界効果型トランジスタを整流素子として用い、トランスの励磁タイミングに同期して電界効果型トランジスタをスイッチング制御することにより、低損失の整流機能を実現した同期整流回路が提案されている（特許文献１参照）。 Also, field effect transistors (FETs) with very low on-resistance have been developed by recent high integration technologies. Therefore, a synchronous rectifier circuit has been proposed that realizes a low-loss rectifier function by using a field-effect transistor having a low on-resistance as a rectifier and switching the field-effect transistor in synchronization with the excitation timing of the transformer. (See Patent Document 1).

図５は、同期整流回路を備えたフォワード型のスイッチングコンバータの構成例である。このスイッチングコンバータには、直流電源１０、電界効果型トランジスタ１１、トランス１２、電界効果型トランジスタ１３，１４、リアクトル１５、コンデンサ１６によって構成されている。 FIG. 5 is a configuration example of a forward type switching converter provided with a synchronous rectifier circuit. This switching converter includes a DC power supply 10, a field effect transistor 11, a transformer 12, field effect transistors 13 and 14, a reactor 15, and a capacitor 16.

電界効果型トランジスタ１１は、外部から供給される信号によって周期的にオン、オフの状態を繰り返す。その結果、トランス１２の一次巻線Ｎｐには励磁電流が断続的に流れ、トランス１２の二次巻線Ｎｓに交流電力が現れる。 The field effect transistor 11 is periodically turned on and off by a signal supplied from the outside. As a result, an exciting current intermittently flows in the primary winding Np of the transformer 12, and AC power appears in the secondary winding Ns of the transformer 12.

電界効果型トランジスタ１３，１４は整流素子として利用される。この例では、電界効果型トランジスタ１３，１４の制御にセルフドリブン方式を用いている。すなわち、トランス１２の二次巻線Ｎｓに現れる電圧を利用して電界効果型トランジスタ１３，１４のオン、オフの状態を制御する。トランス１２の二次巻線Ｎｓに現れた交流電力は、電界効果型トランジスタ１３，１４で構成される整流回路で整流された後、リアクトル１５およびコンデンサ１６によって構成される平滑回路で平滑され、直流電圧Ｖｏとして出力端子１７，１８から出力される。 The field effect transistors 13 and 14 are used as rectifying elements. In this example, a self-driven method is used to control the field effect transistors 13 and 14. That is, the on / off states of the field effect transistors 13 and 14 are controlled using the voltage appearing in the secondary winding Ns of the transformer 12. The AC power appearing in the secondary winding Ns of the transformer 12 is rectified by a rectifier circuit including field effect transistors 13 and 14, smoothed by a smoothing circuit including a reactor 15 and a capacitor 16, and then DC The voltage Vo is output from the output terminals 17 and 18.

つぎに、図５に示すスイッチングコンバータの動作について以下に説明する。トランス１２の一次巻線Ｎｐに接続された電界効果型トランジスタ１１がオンの状態になり、一次巻線Ｎｐに励磁電流が流れると、二次巻線Ｎｓに現れる正極性の電圧により電界効果型トランジスタ１３がオンの状態になるので、二次巻線Ｎｓに現れた電力が電界効果型トランジスタ１３を介して出力側に供給される。このとき、電界効果型トランジスタ１４はオフの状態になる。 Next, the operation of the switching converter shown in FIG. 5 will be described below. When the field effect transistor 11 connected to the primary winding Np of the transformer 12 is turned on and an exciting current flows through the primary winding Np, the field effect transistor is generated by the positive voltage appearing in the secondary winding Ns. Since 13 is turned on, the power appearing in the secondary winding Ns is supplied to the output side via the field effect transistor 13. At this time, the field effect transistor 14 is turned off.

一方、トランス１２の一次巻線Ｎｐに接続された電界効果型トランジスタ１１がオフすると、一次巻線Ｎｐの励磁電流が遮断され、二次巻線Ｎｓに現れる電圧の極性が反転する。したがって、電界効果型トランジスタ１３がオンからオフの状態に切り替わり、電界効果型トランジスタ１４はオフからオンの状態に切り替わる。 On the other hand, when the field effect transistor 11 connected to the primary winding Np of the transformer 12 is turned off, the exciting current of the primary winding Np is cut off, and the polarity of the voltage appearing in the secondary winding Ns is reversed. Accordingly, the field effect transistor 13 is switched from the on state to the off state, and the field effect transistor 14 is switched from the off state to the on state.

このとき、リアクトル１５に流れている電流の保存により、転流電流が電界効果型トランジスタ１４を介して流れ、負荷に電力が供給される。このように、同期整流回路を構成する電界効果型トランジスタ１３，１４がオン、オフするタイミングは二次巻線Ｎｓに現れる電圧に依存する。
特開２００３−１１６２７３号公報（請求の範囲、要約書） At this time, the commutation current flows through the field effect transistor 14 due to the storage of the current flowing through the reactor 15, and power is supplied to the load. Thus, the timing at which the field effect transistors 13 and 14 constituting the synchronous rectifier circuit are turned on and off depends on the voltage appearing in the secondary winding Ns.
JP 2003-116273 A (claims, abstract)

ところで、図５に示すような同期整流回路を使用したコンバータでは、出力電圧Ｖｏを制御することができないため、負荷が変動した場合には、出力電圧Ｖｏが変動するという問題点がある。 Incidentally, in the converter using the synchronous rectifier circuit as shown in FIG. 5, the output voltage Vo cannot be controlled. Therefore, when the load fluctuates, the output voltage Vo fluctuates.

そこで、コンバータの出力側に、可飽和リアクトル（マグアンプ）を接続し、この可飽和リアクトルのリセット電流を調整することでＰＷＭ（Pulse Width Modulation）制御を実現し、出力電圧を制御する方法が考えられる。しかし、可飽和リアクトルにリセット電流を流すタイミングは、図５に示す電界効果型トランジスタ１３がオフの状態になった場合（回路が開放状態になった場合）であるため、マグアンプと同期整流回路を単純に組み合わせた場合、そのような状態においてリセット電流を流すことが困難であるという問題点がある。 Therefore, it is conceivable to connect a saturable reactor (mag amplifier) to the output side of the converter and adjust the reset current of this saturable reactor to realize PWM (Pulse Width Modulation) control and control the output voltage. . However, since the reset current is supplied to the saturable reactor when the field effect transistor 13 shown in FIG. 5 is turned off (when the circuit is opened), the mag amplifier and the synchronous rectifier circuit are connected. When simply combined, there is a problem that it is difficult to flow a reset current in such a state.

本発明は、上記の事情に基づきなされたもので、その目的とするところは、マグアンプと同期整流回路を組み合わせた出力電圧制御を行いつつ、効率がよいコンバータを提供することにある。 The present invention has been made based on the above circumstances, and an object thereof is to provide an efficient converter while performing output voltage control combining a mag-amp and a synchronous rectifier circuit.

上述の目的を達成するため、本発明は、トランスと、トランスの二次巻線に直列に接続された第１の巻線と、第１の巻線とは異なる第２の巻線とを有するマグアンプ用の可飽和リアクトルと、可飽和リアクトルの第１の巻線に接続された同期整流回路と、可飽和リアクトルの残留磁束を減少させるリセット電流を、第２の巻線に流す制御回路と、を有し、同期整流回路は、可飽和リアクトルに接続され、トランスの一次巻線に励磁電流が流れるときに二次巻線に現れる交流電力の電流を通過させるための第１のトランジスタと、トランスの一次巻線の励磁電流が遮断されているときに転流電流を通過させるための第２のトランジスタと、を有し、さらに、トランスの一次巻線の励磁電流が遮断される直前に第２のトランジスタの入力容量に蓄積された電荷を放電するための放電回路を有し、可飽和リアクトルの第１の巻線の一端は、ダイオードを介して第２のトランジスタのゲートに接続され、可飽和リアクトルの第１の巻線の他端は、第１のトランジスタのドレインに接続され、可飽和リアクトルの第２の巻線の一端は、制御回路に接続され、可変リアクトルの第２の巻線の他端は、第１のトランジスタのソースに接続されるものである。 To achieve the above object, the present invention includes a transformer, a first winding connected in series to a secondary winding of the transformer, and a second winding different from the first winding. A saturable reactor for a mag amplifier, a synchronous rectifier circuit connected to the first winding of the saturable reactor, a control circuit for causing a reset current to reduce the residual magnetic flux of the saturable reactor to flow through the second winding, And a synchronous rectifier circuit is connected to the saturable reactor, and a first transistor for passing an AC power current appearing in the secondary winding when an exciting current flows in the primary winding of the transformer, and the transformer A second transistor for passing a commutation current when the exciting current of the primary winding of the transformer is cut off, and further, the second transistor immediately before the exciting current of the primary winding of the transformer is cut off.蓄to the input capacitance of the transistor of Has a discharge circuit for discharging the charges, one end of the first winding of the saturable reactor is connected to the gate of the second transistor via a diode, a first winding of the saturable reactor Is connected to the drain of the first transistor, one end of the second winding of the saturable reactor is connected to the control circuit, and the other end of the second winding of the variable reactor is the first It is connected to the source of the transistor.

このため、マグアンプと同期整流回路を組み合わせた出力電圧制御を行ないつつ、効率がよいコンバータを提供することができる。また、同期整流により、電力の損失を抑えることが可能になる。さらに、放電回路を有することにより、適切なタイミングで第２のスイッチング素子をオフの状態にすることが可能になる。 Therefore, it is possible to provide an efficient converter while performing output voltage control combining a mag amplifier and a synchronous rectifier circuit. In addition, loss of power can be suppressed by synchronous rectification. Further, by including the discharge circuit, the second switching element can be turned off at an appropriate timing.

本発明によれば、マグアンプと同期整流回路を使用した、出力電圧制御を行いつつ、効率がよいコンバータを実現することができる。 According to the present invention, it is possible to realize an efficient converter while performing output voltage control using a mag amplifier and a synchronous rectifier circuit.

以下、本発明の一実施の形態について図に基づいて説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の第１の実施の形態の構成例を示す回路図である。この図に示すように、本発明の第１の実施の形態は、直流電源５０、電界効果型トランジスタ５１、トランス５２、制御回路５３、ダイオード５４、可飽和リアクトル５５、電界効果型トランジスタ５６，５７、電流制御回路５８、ダイオード５９、放電回路６０、リアクトル６１、コンデンサ６２、出力端子６３，６４によって構成されている。 FIG. 1 is a circuit diagram showing a configuration example of the first embodiment of the present invention. As shown in this figure, the first embodiment of the present invention includes a DC power supply 50, a field effect transistor 51, a transformer 52, a control circuit 53, a diode 54, a saturable reactor 55, field effect transistors 56 and 57. , Current control circuit 58, diode 59, discharge circuit 60, reactor 61, capacitor 62, and output terminals 63 and 64.

ここで、直流電源５０は、例えば、スイッチング電源等であり商用電力を直流電力に変換して出力する電源回路であったり、バッテリであったりする。電界効果型トランジスタ５１は、トランス５２の一次巻線Ｎｐに接続され、制御回路５３の制御に応じて周期的にオンまたはオフの状態を繰り返し、トランス５２の一次巻線Ｎｐに対して励磁電流を流す。 Here, the DC power supply 50 is, for example, a switching power supply or the like, and is a power supply circuit that converts commercial power into DC power and outputs it, or a battery. The field effect transistor 51 is connected to the primary winding Np of the transformer 52, and is periodically turned on or off in accordance with the control of the control circuit 53, so that the exciting current is supplied to the primary winding Np of the transformer 52. Shed.

トランス５２は、一次巻線Ｎｐおよび二次巻線Ｎｓを有し、電界効果型トランジスタ５１のオンまたはオフの状態変化によって一次巻線Ｎｐに流入する励磁電流に応じた交流電圧を二次巻線Ｎｓから出力する。 The transformer 52 includes a primary winding Np and a secondary winding Ns, and an AC voltage corresponding to an excitation current flowing into the primary winding Np according to a change in the on or off state of the field effect transistor 51 is applied to the secondary winding. Output from Ns.

制御回路５３は、電界効果型トランジスタ５１が周期的にオンまたはオフの状態になるように制御するとともに、電界効果型トランジスタ５１がオンになる直前に、放電回路６０を制御して、電界効果型トランジスタ５７のゲートに存在する入力容量に蓄積されている電荷を放電させる。 The control circuit 53 controls the field effect transistor 51 to be periodically turned on or off, and controls the discharge circuit 60 immediately before the field effect transistor 51 is turned on so that the field effect transistor is turned on. The charge accumulated in the input capacitance present at the gate of the transistor 57 is discharged.

ダイオード５４は、二次巻線Ｎｓの出力電圧Ｖｓが負である場合（図１に示す二次巻線Ｎｓの上側の端子が負の極性となった場合）には、電界効果型トランジスタ５７のゲートに対して正の電圧を印加し、これをオンの状態にするとともに、放電回路６０によって電荷が放電されるまでの間、電界効果型トランジスタ５７がオンの状態を保持するようにする。 When the output voltage Vs of the secondary winding Ns is negative (when the upper terminal of the secondary winding Ns shown in FIG. 1 has a negative polarity), the diode 54 A positive voltage is applied to the gate to turn it on, and the field effect transistor 57 is kept on until the charge is discharged by the discharge circuit 60.

可飽和リアクトル５５は、いわゆるマグアンプであり、電界効果型トランジスタ５１がオフの状態である期間に電流制御回路５８から第２の巻線Ｎｂに導通する電流によってリセットされる。このリセットにより減少する残留磁束量に等しい磁束変化が発生するまでは、可飽和リアクトル５５の第１の巻線Ｎａは大きなインダクタンスを持っているので、電界効果型トランジスタ５１がオンしても出力側には電流が流れない。 The saturable reactor 55 is a so-called mag amplifier, and is reset by a current conducted from the current control circuit 58 to the second winding Nb during a period in which the field effect transistor 51 is in an off state. The first winding Na of the saturable reactor 55 has a large inductance until a magnetic flux change equal to the amount of residual magnetic flux that decreases due to this resetting is generated, so even if the field effect transistor 51 is turned on, the output side There is no current flowing through.

なお、可飽和リアクトル５５は、トロイダルコアに第１の巻線Ｎａと第２の巻線Ｎｂを巻回して構成されている。第１の巻線Ｎａの巻き数ｎａと、第２の巻線Ｎｂの巻き数ｎｂとは、ｎｂ＞ｎａの関係を有している。また、第１の巻線Ｎａについては、例えば、数Ａ〜数十Ａ程度の電流が導通し、第２の巻線Ｎｂについては、例えば、数ｍＡ〜数十ｍＡ程度の電流が導通し、トロイダルコアを磁気飽和させる。 The saturable reactor 55 is configured by winding a first winding Na and a second winding Nb around a toroidal core. The number of turns na of the first winding Na and the number of turns nb of the second winding Nb have a relationship of nb> na. Further, for the first winding Na, for example, a current of about several A to several tens of A is conducted, and for the second winding Nb, for example, a current of about several mA to several tens of mA is conducted, Magnetic saturation of the toroidal core.

第１のスイッチング素子である電界効果型トランジスタ５６は、電界効果型トランジスタ５１がオン状態のとき、すなわち、二次巻線Ｎｓの出力電圧Ｖｓが正である場合（図１に示す二次巻線Ｎｓの上側の端子が正の極性となった場合）には、オンの状態となって出力端子６３，６４に電圧を出力する。また、出力電圧Ｖｓが負である場合にはオフ状態となる。 The field effect transistor 56 which is the first switching element is used when the field effect transistor 51 is in an on state, that is, when the output voltage Vs of the secondary winding Ns is positive (the secondary winding shown in FIG. 1). When the terminal on the upper side of Ns has a positive polarity), the terminal is turned on and outputs a voltage to the output terminals 63 and 64. When the output voltage Vs is negative, it is turned off.

第２のスイッチング素子である電界効果型トランジスタ５７は、二次巻線Ｎｓの出力電圧Ｖｓが負である場合には、ダイオード５４を介して入力される電圧によってオンの状態になり、リアクトル６１に流れている電流のエネルギーによって発生する転流電流を出力端子６３，６４から出力する。また、出力電圧Ｖｓが正である場合にはオフの状態となる。 When the output voltage Vs of the secondary winding Ns is negative, the field effect transistor 57 that is the second switching element is turned on by the voltage input through the diode 54, and is connected to the reactor 61. A commutation current generated by the energy of the flowing current is output from the output terminals 63 and 64. When the output voltage Vs is positive, it is turned off.

これらの電界効果トランジスタ５６，５７により同期整流回路が構成される。 These field effect transistors 56 and 57 constitute a synchronous rectifier circuit.

制御回路である電流制御回路５８は、出力端子６３，６４に現れる出力電圧Ｖｏに応じて、可飽和リアクトル５５の第２の巻線Ｎｂに対してリセット電流を流し、出力電圧Ｖｏが所望の値になるように制御する。 The current control circuit 58, which is a control circuit, supplies a reset current to the second winding Nb of the saturable reactor 55 according to the output voltage Vo appearing at the output terminals 63 and 64, and the output voltage Vo is a desired value. Control to become.

図２は、電流制御回路５８の詳細な構成例を示す図である。この図に示すように、電流制御回路５８は、ダイオード５８ａ、ＰＮＰ型トランジスタ５８ｂ、ＮＰＮ型トランジスタ５８ｃ、コンパレータ５８ｄ、基準電源５８ｅ、および抵抗５８ｆ，５８ｇによって構成されている。 FIG. 2 is a diagram illustrating a detailed configuration example of the current control circuit 58. As shown in this figure, the current control circuit 58 includes a diode 58a, a PNP transistor 58b, an NPN transistor 58c, a comparator 58d, a reference power supply 58e, and resistors 58f and 58g.

ここで、ダイオード５８ａは、逆流防止用のダイオードであり、ＰＮＰ型トランジスタ５８ｂのコレクタ端子から流出する電流を可飽和リアクトル５５の第２の巻線Ｎｂに流入させる。 Here, the diode 58 a is a diode for preventing a backflow, and allows a current flowing out from the collector terminal of the PNP transistor 58 b to flow into the second winding Nb of the saturable reactor 55.

ＰＮＰ型トランジスタ５８ｂは、そのベースに接続されているＮＰＮ型トランジスタ５８ｃがオンの状態になった場合には、オンの状態になってダイオード５８ａを介して可飽和リアクトル５５の第２の巻線Ｎｂに電流を流入させる。 When the NPN transistor 58c connected to the base of the PNP transistor 58b is turned on, the PNP transistor 58b is turned on and the second winding Nb of the saturable reactor 55 through the diode 58a. Into the current.

ＮＰＮ型トランジスタ５８ｃは、コンパレータ５８ｄの出力電圧が正である場合にはオン状態となって、ＰＮＰ型トランジスタ５８ｂをオン状態に制御する。 The NPN transistor 58c is turned on when the output voltage of the comparator 58d is positive, and controls the PNP transistor 58b to be turned on.

コンパレータ５８ｄは、基準電源５８ｅと、抵抗５８ｇに印加されている電圧（出力電圧Ｖｏを抵抗５８ｆ，５８ｇで分圧した電圧）を比較し、抵抗５８ｇに印加されている電圧の方が高い場合には出力電圧を正の所定の値とし、それ以外の場合には出力電圧を負の所定の値またはゼロとする。 The comparator 58d compares the voltage applied to the reference power source 58e and the resistor 58g (the voltage obtained by dividing the output voltage Vo by the resistors 58f and 58g), and when the voltage applied to the resistor 58g is higher. The output voltage is a positive predetermined value, otherwise the output voltage is a negative predetermined value or zero.

基準電源５８ｅは、例えば、ツェナーダイオード等によって構成されている。抵抗５８ｆ，５８ｇは、分圧抵抗であり、出力電圧Ｖｏを分圧して出力する。なお、分圧抵抗５８ｆ，５８ｇのそれぞれの素子値は、出力電圧Ｖｏが所望の値である場合に、抵抗５８ｇに現れる電圧と、基準電源５８ｅの電圧とが等しくなるように設定されている。 The reference power source 58e is configured by, for example, a Zener diode. The resistors 58f and 58g are voltage dividing resistors, and divide and output the output voltage Vo. The element values of the voltage dividing resistors 58f and 58g are set so that the voltage appearing at the resistor 58g is equal to the voltage of the reference power source 58e when the output voltage Vo is a desired value.

図１に戻って、ダイオード５９は、電界効果型トランジスタ５７のソースとドレイン間に接続される。 Returning to FIG. 1, the diode 59 is connected between the source and drain of the field effect transistor 57.

放電回路６０は、電界効果型トランジスタ５１がオンの状態になる直前において、電界効果型トランジスタ５７のゲートとドレイン間に存在する入力容量（浮遊容量）に蓄積されている電荷を放電し、電界効果型トランジスタ５７が適切なタイミングでオフの状態になるように制御する。なお、放電回路６０は、半導体スイッチ（例えば、電界効果型トランジスタ）によって構成されており、制御回路５３が電界効果型トランジスタ５１をオンの状態にする直前にオンの状態となるように制御される。 The discharge circuit 60 discharges the electric charge accumulated in the input capacitance (floating capacitance) existing between the gate and the drain of the field effect transistor 57 immediately before the field effect transistor 51 is turned on, so that the field effect is obtained. The type transistor 57 is controlled to be turned off at an appropriate timing. The discharge circuit 60 includes a semiconductor switch (for example, a field effect transistor), and is controlled so that the control circuit 53 is turned on immediately before the field effect transistor 51 is turned on. .

リアクトル６１は、コンデンサ６２とともに平滑回路を構成し、脈流を平滑化して出力するとともに、電界効果型トランジスタ５１がオフの状態になった場合には、転流電流を発生する。コンデンサ６２は、リアクトル６１とともに平滑回路を構成する。出力端子６３，６４は、直流電圧を取り出すための端子である。 The reactor 61 forms a smoothing circuit together with the capacitor 62, smoothes and outputs the pulsating current, and generates a commutation current when the field effect transistor 51 is turned off. The capacitor 62 forms a smoothing circuit together with the reactor 61. The output terminals 63 and 64 are terminals for taking out a DC voltage.

つぎに、本発明の第１の実施の形態の動作について図３を参照しつつ説明する。 Next, the operation of the first embodiment of the present invention will be described with reference to FIG.

図３は、本発明の第１の実施の形態の動作を説明するためのタイミングチャートである。ここで、図３におけるＶｓは、トランス５２の二次巻線Ｎｓの出力電圧を示し、図３におけるＶｇ１は、電界効果型トランジスタ５６のゲートとソース間の電圧を示し、図３におけるＶｇ２は、電界効果型トランジスタ５７のゲートとソース間の電圧を示している。 FIG. 3 is a timing chart for explaining the operation of the first exemplary embodiment of the present invention. Here, Vs in FIG. 3 indicates an output voltage of the secondary winding Ns of the transformer 52, Vg1 in FIG. 3 indicates a voltage between the gate and the source of the field effect transistor 56, and Vg2 in FIG. The voltage between the gate and the source of the field effect transistor 57 is shown.

時刻ｔ１において、制御回路５３の制御に応じて、電界効果型トランジスタ５１がオンの状態になると、直流電源５０からトランス５２の一次巻線Ｎｐに電流が流入し、二次巻線Ｎｓには起電力が生じ、図３に示すように出力電圧Ｖｓが発生する。この結果、図３に示すように、電界効果型トランジスタ５６のゲートとソース間の電圧Ｖｇ１はハイの状態になるので、電界効果型トランジスタ５６はオンの状態になる。また、図３に示すように、電界効果型トランジスタ５７のゲートとソース間の電圧Ｖｇ２はローの状態になるので、電界効果型トランジスタ５７はオフ状態になる。 At time t1, according to the control of the control circuit 53, when the field effect transistor 51 is turned on, a current flows from the DC power supply 50 to the primary winding Np of the transformer 52, and the secondary winding Ns Electric power is generated, and an output voltage Vs is generated as shown in FIG. As a result, as shown in FIG. 3, since the voltage Vg1 between the gate and the source of the field effect transistor 56 is in a high state, the field effect transistor 56 is in an on state. As shown in FIG. 3, since the voltage Vg2 between the gate and the source of the field effect transistor 57 is in a low state, the field effect transistor 57 is in an off state.

電界効果型トランジスタ５６がオンの状態になると、リアクトル６１、図示せぬ負荷、および可飽和リアクトル５５を含む閉回路が形成される。しかし、可飽和リアクトル５５は、後述するように、リセット電流によって生じた磁束量に対応する電流が流れるまでは高インピーダンス状態を保つので、一定時間が経過するまでは実質的にオフ状態となる。そして、一定時間が経過するとオン状態となって出力端子６３，６４に対して出力電圧Ｖｏが出力される。 When the field effect transistor 56 is turned on, a closed circuit including a reactor 61, a load (not shown), and a saturable reactor 55 is formed. However, as will be described later, saturable reactor 55 maintains a high impedance state until a current corresponding to the amount of magnetic flux generated by the reset current flows, and thus is substantially in an off state until a predetermined time has elapsed. Then, when a certain time elapses, the output is turned on and the output voltage Vo is output to the output terminals 63 and 64.

つぎに、時刻ｔ２において、電界効果型トランジスタ５１がオフ状態になると、一次巻線Ｎｐの励磁電流が遮断され、図３に示すように、二次巻線Ｎｓに現れる電圧Ｖｓの極性が反転する。その結果、電界効果型トランジスタ５６のゲートとソース間の電圧Ｖｇ１は、図３に示すようにローの状態になるので、電界効果型トランジスタ５６はオフ状態になる。一方、電界効果型トランジスタ５７のゲートとソース間の電圧Ｖｇ２は、図３に示すようにハイの状態になるので、電界効果型トランジスタ５７はオン状態になる。 Next, when the field effect transistor 51 is turned off at time t2, the exciting current of the primary winding Np is cut off, and the polarity of the voltage Vs appearing in the secondary winding Ns is reversed as shown in FIG. . As a result, the voltage Vg1 between the gate and source of the field effect transistor 56 is in a low state as shown in FIG. 3, so that the field effect transistor 56 is turned off. On the other hand, since the voltage Vg2 between the gate and the source of the field effect transistor 57 is in a high state as shown in FIG. 3, the field effect transistor 57 is turned on.

電界効果型トランジスタ５６がオフ状態になるとリアクトル６１を流れる励磁電流が遮断されるため、リアクトル６１に転流電流が発生する。この転流電流は、オン状態となっている電界効果型トランジスタ５７を介して出力端子６３，６４から図示せぬ負荷へ出力される。 When the field effect transistor 56 is turned off, the exciting current flowing through the reactor 61 is interrupted, so that a commutation current is generated in the reactor 61. This commutation current is output from the output terminals 63 and 64 to a load (not shown) via the field effect transistor 57 that is in the ON state.

つづいて、時刻ｔ３において、トランス５２の二次巻線Ｎｓに現れる電圧が“０”になると、ダイオード５４のアノード端子の電圧も“０”となる。しかし、電界効果型トランジスタ５７のゲートに存在する入力容量に蓄積されている電荷の影響によりダイオード５４が逆バイアス状態になるため、図３に実線で示すように、電界効果型トランジスタ５７のゲートとソース間の電圧Ｖｇ２はハイの状態を保持する。なお、図３に示す破線は、ダイオード５４を設けない場合におけるＶｇ２の変化を示している。このようにダイオード５４を設けることにより、電界効果型トランジスタ５７がオンの状態になっている時間を長くすることができるので、後述するように、電力損失を抑えることができる。 Subsequently, at time t3, when the voltage appearing in the secondary winding Ns of the transformer 52 becomes “0”, the voltage at the anode terminal of the diode 54 also becomes “0”. However, since the diode 54 is in a reverse bias state due to the influence of the electric charge accumulated in the input capacitance existing at the gate of the field effect transistor 57, the gate of the field effect transistor 57 and the gate of the field effect transistor 57 are shown in FIG. The voltage Vg2 between the sources is kept high. 3 indicates a change in Vg2 when the diode 54 is not provided. By providing the diode 54 as described above, the time during which the field-effect transistor 57 is in the on state can be increased, so that power loss can be suppressed as will be described later.

すなわち、電界効果型トランジスタ５７の内部には寄生ダイオード（ボディダイオード）が存在するので、電界効果型トランジスタ５７がオフになったときでも、電界効果型トランジスタ５７の寄生ダイオードを通って転流電流が流れ続ける。転流電流が流れている間（一次巻線Ｎｐの励磁電流が遮断されている間）は電界効果型トランジスタ５７がオン状態であるのが望ましい。しかし、前述のように転流電流が流れている間に電界効果型トランジスタ５７がオフ状態に切り替わると、その後の転流電流は電界効果型トランジスタ５７内部の寄生ダイオードを通って流れる。このため、寄生ダイオードにおける電圧降下の影響により電力損失が増大する。 That is, since a parasitic diode (body diode) exists inside the field effect transistor 57, even when the field effect transistor 57 is turned off, a commutation current flows through the parasitic diode of the field effect transistor 57. Continue to flow. It is desirable that the field-effect transistor 57 is in an on state while the commutation current is flowing (while the exciting current of the primary winding Np is interrupted). However, if the field effect transistor 57 is switched to the off state while the commutation current is flowing as described above, the subsequent commutation current flows through the parasitic diode inside the field effect transistor 57. For this reason, the power loss increases due to the influence of the voltage drop in the parasitic diode.

しかし、本実施の形態の場合では、ダイオード５４の存在により、電界効果型トランジスタ５７はオン状態を保つので、寄生ダイオードによる電圧損失の発生を防止できる。 However, in the case of the present embodiment, the field effect transistor 57 is kept on by the presence of the diode 54, so that it is possible to prevent voltage loss due to the parasitic diode.

つづいて、時刻ｔ４になると、制御回路５３の制御によって放電回路６０が動作し、電界効果型トランジスタ５７のゲートに存在する入力容量に蓄積されている電荷が放電される。その結果、図３に示すように、電界効果型トランジスタ５７のゲートとソース間の電圧が減少し、ローの状態になるため、電界効果型トランジスタ５７はオフ状態になる。 Subsequently, at time t4, the discharge circuit 60 operates under the control of the control circuit 53, and the charge accumulated in the input capacitance existing at the gate of the field effect transistor 57 is discharged. As a result, as shown in FIG. 3, the voltage between the gate and the source of the field effect transistor 57 decreases and goes to a low state, so that the field effect transistor 57 is turned off.

ところで、時刻ｔ２〜ｔ４の期間においては、電流制御回路５８が、出力端子６３，６４に現れている出力電圧Ｖｏに応じて、可飽和リアクトル５５の第２の巻線Ｎｂに対してリセット電流を流し、これをリセットする（すなわち、可飽和リアクトル５５の磁気状態を１サイクルの始期の状態に戻す）。 Incidentally, during the period from time t2 to time t4, the current control circuit 58 applies a reset current to the second winding Nb of the saturable reactor 55 in accordance with the output voltage Vo appearing at the output terminals 63 and 64. And reset it (ie, return the magnetic state of the saturable reactor 55 to the initial state of one cycle).

すなわち、電流制御回路５８を構成するコンパレータ５８ｄは、抵抗５８ｇの端子電圧が、基準電源５８ｅの電圧よりも高い場合（出力電圧Ｖｏが所望の電圧よりも高い場合）には、その出力をハイの状態にする。その結果、ＮＰＮ型トランジスタ５８ｃがオン状態になるので、ＰＮＰ型トランジスタ５８ｂもオン状態になり、ダイオード５８ａを介してリセット電流が可飽和リアクトル５５の第２の巻線Ｎｂに対して流入する。 That is, when the terminal voltage of the resistor 58g is higher than the voltage of the reference power supply 58e (when the output voltage Vo is higher than a desired voltage), the comparator 58d constituting the current control circuit 58 sets its output to high. Put it in a state. As a result, since the NPN transistor 58c is turned on, the PNP transistor 58b is also turned on, and a reset current flows into the second winding Nb of the saturable reactor 55 via the diode 58a.

その結果、可飽和リアクトル５５の磁気コアは、電界効果型トランジスタ５６がオン状態である場合とは逆方向に磁化される。 As a result, the magnetic core of the saturable reactor 55 is magnetized in the direction opposite to that in the case where the field effect transistor 56 is in the on state.

つぎに、時刻ｔ５になると、制御回路５３の制御に応じて、電界効果型トランジスタ５１がオン状態になるので、二次巻線Ｎｓの出力電圧Ｖｓは正の状態となる。その結果、図３に示すように、電界効果型トランジスタ５６のゲートとソース間の電圧Ｖｇ１がハイの状態になるので、電界効果型トランジスタ５６がオン状態になる。 Next, at time t5, the field effect transistor 51 is turned on according to the control of the control circuit 53, so that the output voltage Vs of the secondary winding Ns becomes positive. As a result, as shown in FIG. 3, since the voltage Vg1 between the gate and the source of the field effect transistor 56 becomes high, the field effect transistor 56 is turned on.

電界効果型トランジスタ５６がオンの状態になると、リアクトル６１、図示せぬ負荷、および可飽和リアクトル５５を含む閉回路が形成される。しかし、前述のように、可飽和リアクトル５５は、逆方向に磁化されているので、その際に減少した磁束量を相殺して正方向に飽和する電流が流れるまでは高インピーダンス状態を保持し、その間、オフ状態になる。その後、可飽和リアクトル５５は、オン状態になって、出力端子６３，６４に出力電圧Ｖｏが印加される。 When the field effect transistor 56 is turned on, a closed circuit including a reactor 61, a load (not shown), and a saturable reactor 55 is formed. However, as described above, the saturable reactor 55 is magnetized in the reverse direction, so that it maintains a high impedance state until a current that saturates in the positive direction flows by canceling the amount of magnetic flux reduced at that time, In the meantime, it is turned off. Thereafter, the saturable reactor 55 is turned on, and the output voltage Vo is applied to the output terminals 63 and 64.

したがって、電流制御回路５８と可飽和リアクトル５５は、出力電圧Ｖｏに応じて、出力されるパルスの幅を制御することにより、出力電圧Ｖｏが所望の値になるように制御するＰＷＭ制御を行う。その結果、出力電圧Ｖｏは負荷の変動に拘わらず、常に一定の値を保持することになる。 Therefore, the current control circuit 58 and the saturable reactor 55 perform PWM control for controlling the output voltage Vo to a desired value by controlling the width of the output pulse in accordance with the output voltage Vo. As a result, the output voltage Vo always holds a constant value regardless of the fluctuation of the load.

以上に説明したように、本発明の第１の実施の形態によれば、第１の巻線Ｎａおよび第２の巻線Ｎｂを有する可飽和リアクトル５５を用いるようにしたので、マグアンプにより同期整流回路の出力電圧を制御することが可能になる。 As described above, according to the first embodiment of the present invention, the saturable reactor 55 having the first winding Na and the second winding Nb is used. It becomes possible to control the output voltage of the circuit.

また、可飽和リアクトル５５の第２の巻線Ｎｂの巻き数を第１の巻線Ｎａよりも多くすることにより、少ない電流でリセットすることができるので、浪費される電力を削減することが可能になり、スイッチングコンバータの効率を改善することが可能になる。 In addition, since the number of turns of the second winding Nb of the saturable reactor 55 is larger than that of the first winding Na, resetting can be performed with a small current, so that wasted power can be reduced. Thus, the efficiency of the switching converter can be improved.

また、電界効果型トランジスタ５７のゲート端子とトランス５２の二次巻線Ｎｓとの間にダイオード５４を挿入するようにしたので、電界効果型トランジスタ５７のオン時間を延長することにより、寄生ダイオードにおける電圧降下の影響による電力損失を減少させることができる。 In addition, since the diode 54 is inserted between the gate terminal of the field effect transistor 57 and the secondary winding Ns of the transformer 52, the on-time of the field effect transistor 57 is extended so that the parasitic diode The power loss due to the voltage drop can be reduced.

つぎに、本発明の第２の実施の形態について説明する。 Next, a second embodiment of the present invention will be described.

図４は、本発明の第２の実施の形態の構成例について説明する回路図である。なお、この図において、図１に示す第１の実施の形態と共通する部分には、同一の符号を付してその説明を省略する。 FIG. 4 is a circuit diagram illustrating a configuration example of the second embodiment of the present invention. In this figure, parts common to the first embodiment shown in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.

図４に示す第２の実施の形態では、図１に示す回路がスレーブ回路１０１とされ、これに新たにマスター回路１００が追加される。すなわち、トランス５２が、一次巻線Ｎｐ、二次巻線Ｎｓ、三次巻線Ｎｔを有するトランス８０に置換される。また、ダイオード８１，８２、リアクトル８３、コンデンサ８４、および、出力端子８５，８６を有するマスター回路１００が、新たに追加され、制御回路５３が、制御回路８７に置換される。その他の構成は、図１の場合と同様である。 In the second embodiment shown in FIG. 4, the circuit shown in FIG. 1 is a slave circuit 101, and a master circuit 100 is newly added thereto. That is, the transformer 52 is replaced with a transformer 80 having a primary winding Np, a secondary winding Ns, and a tertiary winding Nt. A master circuit 100 having diodes 81 and 82, a reactor 83, a capacitor 84, and output terminals 85 and 86 is newly added, and the control circuit 53 is replaced with a control circuit 87. Other configurations are the same as those in FIG.

ここで、整流平滑回路の一部であるダイオード８１，８２は、整流回路を構成しており、トランス８０の三次巻線Ｎｔから出力された交流を整流する。整流平滑回路の一部であるリアクトル８３および整流平滑回路の一部であるコンデンサ８４は平滑回路を構成し、ダイオード８１，８２から出力される直流電圧（脈流）を平滑化して出力する。 Here, the diodes 81 and 82 which are a part of the rectifying / smoothing circuit constitute a rectifying circuit, and rectify the alternating current output from the tertiary winding Nt of the transformer 80. A reactor 83 which is a part of the rectifying / smoothing circuit and a capacitor 84 which is a part of the rectifying / smoothing circuit constitute a smoothing circuit, and smoothes and outputs the DC voltage (pulsating current) output from the diodes 81 and 82.

スイッチング制御回路である制御回路８７は、出力端子８５，８６に現れる出力電圧Ｖｏ２に応じて電界効果型トランジスタ５１のスイッチングのデューティー比を変化させることにより、出力電圧Ｖｏ２が所望の値になるように制御する。 The control circuit 87 which is a switching control circuit changes the switching duty ratio of the field effect transistor 51 in accordance with the output voltage Vo2 appearing at the output terminals 85 and 86 so that the output voltage Vo2 becomes a desired value. Control.

つぎに、以上の第２の実施の形態の動作について説明する。 Next, the operation of the above second embodiment will be described.

制御回路８７は、所定の周期で電界効果型トランジスタ５１をスイッチングさせる。その結果、三次巻線Ｎｔには交流電圧が発生する。この交流電圧は、ダイオード８１，８２によって半波整流され、リアクトル８３およびコンデンサ８４により平滑化される。これにより、出力端子８５，８６には直流の出力電圧Ｖｏ２が印加される。 The control circuit 87 switches the field effect transistor 51 at a predetermined cycle. As a result, an AC voltage is generated in the tertiary winding Nt. This AC voltage is half-wave rectified by the diodes 81 and 82 and smoothed by the reactor 83 and the capacitor 84. As a result, the DC output voltage Vo2 is applied to the output terminals 85 and 86.

制御回路８７は、出力端子８５，８６に現れる出力電圧Ｖｏ２の値を検出し、これが所望の電圧と異なる場合には、電界効果型トランジスタ５１のスイッチングのデューティー比を変更することにより、所望の電圧になるように調整する。その結果、マスター回路１００の出力電圧Ｖｏ２は常に一定になるように制御される。 The control circuit 87 detects the value of the output voltage Vo2 appearing at the output terminals 85 and 86. If this value is different from the desired voltage, the control circuit 87 changes the duty ratio of switching of the field effect transistor 51 to thereby change the desired voltage. Adjust so that As a result, the output voltage Vo2 of the master circuit 100 is controlled to be always constant.

一方、スレーブ回路１０１は、第１の実施の形態の場合と同様の動作により、出力端子６３，６４に出力電圧Ｖｏ１を生じ、この出力電圧Ｖｏ１は電流制御回路５８および可飽和リアクトル５５によって常に一定になるように制御される。 On the other hand, the slave circuit 101 generates an output voltage Vo1 at the output terminals 63 and 64 by the same operation as in the first embodiment, and this output voltage Vo1 is always constant by the current control circuit 58 and the saturable reactor 55. It is controlled to become.

以上の実施の形態によれば、マスター回路１００については、制御回路８７によるＰＷＭ制御により常に一定の電圧を得ることができる。また、スレーブ回路１０１については、電流制御回路５８および可飽和リアクトル５５によって常に一定の電圧を得ることができるので、異なる２種類の電圧を得ることができる。 According to the above embodiment, the master circuit 100 can always obtain a constant voltage by the PWM control by the control circuit 87. Further, since the slave circuit 101 can always obtain a constant voltage by the current control circuit 58 and the saturable reactor 55, two different types of voltages can be obtained.

なお、以上の実施の形態では、スレーブ回路１０１が一つだけの場合を示したが、スレーブ回路を複数設けるようにしてもよい。そのような実施の形態によれば、異なる３つ以上の電圧を得ることができる。 In the above embodiment, the case where there is only one slave circuit 101 is shown, but a plurality of slave circuits may be provided. According to such an embodiment, three or more different voltages can be obtained.

以上に説明したように、本発明の第２の実施の形態によれば、マスター回路１００とスレーブ回路１０１を設け、マスター回路１００についてはＰＷＭ制御によって出力電圧Ｖｏ２が一定になるようにし、スレーブ回路１０１については電流制御回路５８および可飽和リアクトル５５によって出力電圧Ｖｏ１が一定になるように制御することができる。 As described above, according to the second embodiment of the present invention, the master circuit 100 and the slave circuit 101 are provided, and the master circuit 100 is configured such that the output voltage Vo2 is constant by PWM control, and the slave circuit 101 can be controlled by the current control circuit 58 and the saturable reactor 55 so that the output voltage Vo1 becomes constant.

なお、以上の各実施の形態では、スイッチング素子としては電界効果型トランジスタを用いるようにしたが、他のスイッチング素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））を用いるようにしてもよい。 In each of the above embodiments, a field effect transistor is used as the switching element, but another switching element (for example, an IGBT (Insulated Gate Bipolar Transistor)) may be used.

また、以上の各実施の形態では、電界効果型トランジスタ５７のゲート端子と、二次巻線Ｎｓとの間にはダイオード５４を接続するようにしたが、このダイオード５４は省略することも可能である。 In each of the above embodiments, the diode 54 is connected between the gate terminal of the field effect transistor 57 and the secondary winding Ns. However, the diode 54 can be omitted. There is .

また、図２に示す電流制御回路５８の回路構成は一例であって、これ以外の構成であってもよい。 Further, the circuit configuration of the current control circuit 58 shown in FIG. 2 is an example, and other configurations may be used.

本発明に係るコンバータは、例えば、パーソナルコンピュータなどの電子機器に内蔵される電源装置に使用される。 The converter according to the present invention is used in, for example, a power supply device built in an electronic device such as a personal computer.

本発明の第１の実施の形態に係るスイッチングコンバータの構成例を示す回路図である。1 is a circuit diagram showing a configuration example of a switching converter according to a first embodiment of the present invention. 図１に示すスイッチングコンバータの電流制御回路の詳細な構成例を示す回路図である。FIG. 2 is a circuit diagram showing a detailed configuration example of a current control circuit of the switching converter shown in FIG. 1. 図１に示すスイッチングコンバータの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the switching converter shown in FIG. 1. 本発明の第２の実施の形態に係るスイッチングインバータの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the switching inverter which concerns on the 2nd Embodiment of this invention. 従来のスイッチングコンバータの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional switching converter.

符号の説明Explanation of symbols

５４ダイオード
５５可飽和リアクトル
５６電界効果型トランジスタ（同期整流回路の一部、第１のスイッチング素子）
５７電界効果型トランジスタ（同期整流回路の一部、第２のスイッチング素子）
５８電流制御回路（検出回路、制御回路）
６０放電回路
８１，８２ダイオード（整流平滑回路の一部）
８３リアクトル（整流平滑回路の一部）
８４コンデンサ（整流平滑回路の一部）
８７制御回路（スイッチング制御回路） 54 Diode 55 Saturable Reactor 56 Field Effect Transistor (Part of Synchronous Rectification Circuit, First Switching Element)
57 Field effect transistor (part of synchronous rectification circuit, second switching element)
58 Current control circuit (detection circuit, control circuit)
60 Discharge circuit 81, 82 Diode (part of rectifying and smoothing circuit)
83 reactor (part of rectifying and smoothing circuit)
84 Capacitor (part of rectifying and smoothing circuit)
87 Control circuit (switching control circuit)

Claims

トランスと、
上記トランスの二次巻線に直列に接続された第１の巻線と、第１の巻線とは異なる第２の巻線とを有するマグアンプ用の可飽和リアクトルと、
上記可飽和リアクトルの第１の巻線に接続された同期整流回路と、
上記可飽和リアクトルの残留磁束を減少させるリセット電流を、上記第２の巻線に流す制御回路と、
を有し、
上記同期整流回路は、
上記可飽和リアクトルに接続され、上記トランスの一次巻線に励磁電流が流れるときに上記二次巻線に現れる交流電力の電流を通過させるための第１のトランジスタと、
上記トランスの上記一次巻線の励磁電流が遮断されているときに転流電流を通過させるための第２のトランジスタと、
を有し、
さらに、上記トランスの上記一次巻線の励磁電流が遮断される直前に上記第２のトランジスタの入力容量に蓄積された電荷を放電するための放電回路を有し、
上記可飽和リアクトルの上記第１の巻線の一端は、ダイオードを介して上記第２のトランジスタのゲートに接続され、上記可飽和リアクトルの上記第１の巻線の他端は、上記第１のトランジスタのドレインに接続され、
上記可飽和リアクトルの上記第２の巻線の一端は、上記制御回路に接続され、上記可変リアクトルの上記第２の巻線の他端は、上記第１のトランジスタのソースに接続される、
ことを特徴とするコンバータ。 A transformer,
A saturable reactor for a mag-amp having a first winding connected in series to the secondary winding of the transformer, and a second winding different from the first winding;
A synchronous rectifier circuit connected to the first winding of the saturable reactor;
A control circuit for causing a reset current to reduce the residual magnetic flux of the saturable reactor to flow through the second winding;
Have
The synchronous rectifier circuit is
Is connected to the saturable reactor, a first transistor for passing the AC power of the current appearing in the secondary winding when the excitation current flows through the primary winding of the transformer,
A second transistor for passing a commutation current when the excitation current of the primary winding of the transformer is interrupted;
Have
And a discharge circuit for discharging the charge accumulated in the input capacitance of the second transistor immediately before the exciting current of the primary winding of the transformer is cut off,
One end of the first winding of the saturable reactor is connected to the gate of the second transistor via a diode, and the other end of the first winding of the saturable reactor is connected to the first winding. Connected to the drain of the transistor,
One end of the second winding of the saturable reactor is connected to the control circuit, and the other end of the second winding of the variable reactor is connected to a source of the first transistor.
A converter characterized by that.