JP4706855B2 - 動作合成装置及び回路設計支援方法 - Google Patents
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Description
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、配置配線段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する。
または、半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成する動作合成装置であって、
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、動作合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する。
または、半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成する動作合成装置であって、
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、前記論理合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する。
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、予め設定した目的関数が小さくなるように、前記半導体集積回路装置が備える記憶素子の保持内容を前記外部メモリへ退避させる処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する構成である。
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、配置配線段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる方法である。
または、半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成するための回路設計支援方法であって、
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、動作合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる方法である。
または、半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成するための回路設計支援方法であって、
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、前記論理合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる方法である。
まず、第1実施例で用いる動作レベル記述及びその動作合成結果の例を図4に示す。
(第2実施例)
次に本発明の回路設計支援システムの第2実施例について説明する。
(第3実施例)
次に本発明の回路設計支援システムの第3実施例について説明する。
(第4実施例)
次に本発明の回路設計支援システムの第4実施例について説明する。
(第5実施例)
次に本発明の回路設計支援システムの第5実施例について説明する。
(第6実施例)
次に本発明の回路設計支援システムの第6実施例について説明する。
2 コンフィグレーションローダー
3 デバッグ装置
4 再構成デバイス
10 処理装置
11 CPU
12 主記憶装置
13 記録媒体
14 データ蓄積装置
15 メモリ制御インタフェース部
16 I/Oインタフェース部
17 インタフェース装置
18 バス
20 入力装置
30 出力装置
Claims (7)
- 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成する動作合成装置であって、
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、配置配線段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する動作合成装置。 - 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成する動作合成装置であって、
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、動作合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する動作合成装置。 - 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成する動作合成装置であって、
前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を用いて、前記論理合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数割り当てを切り替える処理装置と、
前記生存区間情報を格納する記憶装置と、
を有する動作合成装置 - 請求項1から3のいずれか1項に記載の動作合成装置を有する、前記半導体集積回路装置の回路設計を支援するための回路設計支援システム。
- 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成するための回路設計支援方法であって、
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、配置配線段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる回路設計支援方法。 - 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成するための回路設計支援方法であって、
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、動作合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる回路設計支援方法。 - 半導体集積回路装置の動作を記述した動作レベル記述から動作合成、論理合成及び配置配線を実行し、設計対象となる回路の構成、配置、配線を示す情報を生成するための回路設計支援方法であって、
コンピュータが、前記動作合成によって得られる、前記動作レベル記述に記載されている変数が有効な値である期間を示す生存区間情報を記憶装置に記憶し、
前記生存区間情報を用いて、前記論理合成段階にて、信号伝搬遅延ならびに挿入するレジスタ数とレジスタを挿入することで生成されるパスに基づいて目的関数を設定し、該目的関数が小さくなるように、前記半導体集積回路装置に備える記憶素子に対して前記変数を割り当てる回路設計支援方法。
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