JP4703937B2 - Manufacturing method of semiconductor device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在量産されているFeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタはプレーナ構造である。
【０００３】
しかし、今後高集積化の要請から、セル面積を小さくできるスタック構造のキャパシタが必要となる。スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのためのコンタクトプラグ（以下、導電性プラグと称す）を有している。その導電性プラグの材料としては、タングステン又はポリシリコンを使用するのが一般的である（例えば特許文献１参照）。
【０００４】
また、FeRAMは、ロジック品と混載する商品が多い。例えば、認証を必要とするセキュリティ関係の半導体チップや、地方自治体などで利用されつつあるＩＣカードはその一例である。
【０００５】
そのようなロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータも勿論タングステンプラグの抵抗値が用いられている。
【０００６】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味において、ロジック混載FeRAMにおける導電性プラグとして従来通りタングステンプラグを用いることには大きなメリットがある。
【０００７】
ところが、タングステンプラグは、非常に酸化され易く、コンタクト不良を起こしやすいという欠点がある。特に、FeRAMにおいては、キャパシタに対して種々のアニールを施すので、そのアニールからタングステンプラグを守り、タングステンプラグが酸化しないようにする必要がある。
【０００８】
この点に鑑み、タングステンプラグ周囲の構造として様々なものが従来提案されている（特許文献２〜５参照）。
【０００９】
これらのうち、特許文献３では、キャパシタよりも面積の大きな酸化防止膜をタングステンプラグとキャパシタの間に形成することで、タングステンプラグの酸化を防止している。
【００１０】
また、特許文献４は、下部電極を包み込む保護パターンを形成することで、下部電極の所定部分の酸化を防いでいる。
【００１１】
一方、特許文献５では、タングステンプラグの上にバリアメタル膜を形成し、そのバリアメタル膜の酸化を防止するため、その上にSiN膜やSiON膜等の酸素透過防止膜を形成し、その後、その酸素透過防止膜をＣＭＰ法で研磨することによりバリアメタル膜の表面を露出させる工程が開示されている。また、その酸素透過防止膜の代わりにIr膜を形成し、そのIr膜を下部電極とすることも開示されている。
【００１２】
更に、特許文献２では、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成している。しかしながら、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しいという問題がある。
【００１３】
その問題を解決するため、特願２００２−２４９４４８号に記載される方法も考えられる。その方法においては、要約すると、図１〜図３に示す工程を行う。
【００１４】
まず、図１（ａ）に示される構造を得るまでの工程について説明する。
【００１５】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁層１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、１つのウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【００１６】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁層１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ，１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ、１０４ｄ内に不純物高濃度領域１０４ｅを形成するための絶縁性サイドウォール１０５が形成される。
【００１７】
その後に、ＭＯＳトランジスタ１０４を覆うトランジスタ保護絶縁層１０６をシリコン基板１０１上に形成し、さらに第１層間絶縁層１０７をトランジスタ保護絶縁層１０６上に形成する。
【００１８】
続いて、不純物拡散領域１０４ｃ、１０４ｄに至る深さの第１コンタクトホール１０７ａと第２コンタクトホール１０７ｂとを第１層間絶縁層１０７に形成する。
【００１９】
そして、タングステンよりなる第１、第２導電性プラグ１０８、１０９をそれぞれ第１、第２コンタクトホール１０７ａ、１０７ｂに埋め込む。
【００２０】
次に、図１（ｂ）に示す構造を得るまでの工程について説明する。
【００２１】
まず、各導電性プラグ１０８、１０９をアニール時の酸素から保護するため、酸素バリアメタル層１１０としてIr（イリジウム）層を全面に形成する。その後、この酸素バリアメタル層１１０上にTiN層１２０ａとSiO₂層１２０ｂとの積層膜を形成し、それらをパターニングして、導電性プラグ１０８の上方にハードマスク１２０として残す。
【００２２】
そして、このハードマスク１２０をエッチングマスクに使用して酸素バリアメタル層１１０をパターニングすることで、図２（ａ）に示すように、酸素バリアメタル層１１０を第１導電性プラグ１０８上に島状に残す。このパターニングが終了後、ハードマスク１２０をエッチングして除去する。
【００２３】
なお、特願２００２−２４９４４８号に記載されるように、レジストパターンをハードマスク１２０として形成することも考えられる。しかしながら、レジストパターンは、酸素バリアメタル層１１０のパターニング時にそれ自身もエッチングされてしまうので、上記のようなハードマスク１２０を使用するのが現実的である。
【００２４】
また、ハードマスク１２０を上記のようなTiN層１２０ａだけで構成することも考えられるが、TiN層１２０ａ単体だけでは上記のパターニング時にTiN層１２０ａが或る程度削られてしまうので好ましくない。そこで、TiN層１２０ａを保護するため、その上に犠牲膜としてSiO₂層１２０ｂを形成し、ハードマスク１２０を上記のようにTiN層１２０ａとSiO₂層１２０ｂとの二層構造にするのが現実的である。
【００２５】
次に、図２（ｂ）に示すように、全面に酸化防止絶縁層１１１としてSiON層を形成し、更にその上に絶縁性密着層１１２としてSiO₂層を形成して、各層１１１、１１２で構成される絶縁性酸素バリア層１１６を形成する。
【００２６】
その後、図３（ａ）に示すように、全面をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、酸素バリアメタル層１１０の表面を露出させる。
【００２７】
そして、図３（ｂ）に示すように、下部電極１１３、強誘電体層１１４、上部電極１１５を積層してなるキャパシタＱを露出した酸素バリアメタル層１１０に形成する。
【００２８】
キャパシタＱが形成されるまでの間にアニール工程が何度か行われるが、第１導電性プラグ１０８はその上の酸素バリアメタル層１１０に保護されて異常酸化が防止される。また、第２導電性プラグ１０９は絶縁性酸素バリア層１１６により異常酸化が防止される。
【００２９】
【特許文献１】
特開２００１−４４３７６号公報
【特許文献２】
特開２０００−３４９２５５号公報
【特許文献３】
特開２００１−４４３７７号公報
【特許文献４】
特開平１０−１５０１５５号公報
【特許文献５】
特開２０００−３４９２５２号公報
【００３０】
【発明が解決しようとする課題】
ところで、図１〜図３で説明した製造方法について、キャパシタＱが形成される前までの工程をフローチャートにすると図４のようになる。
【００３１】
図４に示すように、上記の方法では、TiN層１２０ａとSiO₂層１２０ｂとを積層してなるハードマスク１２０を形成するためにステップＳ２とＳ３の２ステップが必要なため、全体のフローが複雑となり、また、工程数が増えてコストが上昇してしまう。
【００３２】
また、特許文献５においても、酸素透過防止膜の代わりにIr膜を形成する場合は、上記と同様の問題がある。
【００３３】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、従来よりも工程数を減らしながら、導電性プラグの酸化を防止することができる半導体装置の製造方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記した課題は、半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、前記半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成すると共に、前記第１絶縁層の上の前記絶縁性酸素バリア層に第２開口を形成する工程と、前記絶縁性酸素バリア層上、前記第１開口内、及び前記第２開口内に酸素バリアメタル層を形成する工程と、化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内と前記第２開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、前記第１導電層の上に誘電体層を形成する工程と、前記誘電体層の上に第２導電層を形成する工程と、前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程とを有し、前記第２開口が前記キャパシタから離れて形成され、前記第２開口内に残された前記酸素バリアメタル層が電気的に孤立しており、前記酸素バリアメタル層はイリジウムを含み、前記第１導電層はイリジウムを含む複数の層を有することを特徴とする半導体装置の製造方法によって解決する。
【００３６】
次に、本発明の作用について説明する。
【００３７】
本発明によれば、従来のように酸素バリアメタル層をエッチングによりパターニングするのではなく、絶縁性酸素バリア層をパターニングしてそこに第１開口を形成し、その第１開口内と絶縁性酸素バリア層上に酸素バリアメタル層を形成し、その後、絶縁性酸素バリア層上の酸素バリアメタル層をＣＭＰ法（化学機械研磨法）により除去して酸素バリアメタル層をパターニングする。そのため、酸素バリアメタル層をエッチングするために従来用いられるハードマスクが本発明では不要となるので、そのハードマスクの形成工程の分だけ本発明では工程数が減少すると共に、半導体装置の製造コストも従来より安価となる。
【００３８】
また、上記絶縁性酸素バリア層に第１開口を形成する工程において、絶縁性酸素バリア層に第２開口をキャパシタから離れるように形成し、上記酸素バリアメタル層をこの第２開口内にも形成するのが好適である。こうすることで、ＣＭＰ後に残存する酸素バリアメタル層が基板面内に均一に分散するので、研磨面の平坦性が基板面内で均一になる。
【００３９】
そして、上記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することで、絶縁性酸素バリア層のエロージョン量やディッシング量が軽減され、酸素バリアメタル層と絶縁性酸素バリア層の各上面で構成される平坦な研磨面が得られる。
【００４０】
更に、上記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層とキャパシタとの密着強度を高める絶縁性密着層を使用することで、キャパシタと絶縁性酸素バリア層と密着性が良好になる。
【００４１】
しかも、上記絶縁性酸素バリア層の最下層として、第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することで、種々のアニールの際に第２導電性プラグが酸化してしまうのが防止される。
【００４２】
なお、キャパシタを形成した後に、そのキャパシタと上記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、第２絶縁層と絶縁性酸素バリア層とを貫いて第２導電性プラグの上面に至る第３のホールを形成する工程と、第２導電性プラグと電気的に接続される第３導電性プラグを第３のホール内に形成する工程とを行うのが好適である。これらの工程によれば、第２絶縁層と第１絶縁層とを貫くホールを一括エッチングにより形成するのではなく、それを第２のホールと第３のホールとに分けて形成するので、各ホールのアスペクト比が小さくなり、既存の半導体製造装置を使用して第２、第３のホール内に第２、第３導電性プラグが所望に形成される。
【００４３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図５〜図１２は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４４】
最初に、図５(a)に示す断面構造を形成するまでの工程を説明する。
【００４５】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO₂)を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００４６】
続いて、メモリセル領域におけるシリコン基板１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル１ａを形成する。
【００４７】
さらに、シリコン基板１のｐ型ウェル１ａの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００４８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル１ａ上にゲート電極４ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂはゲート絶縁層３を介してシリコン基板１の上に形成される。
【００４９】
なお、メモリセル領域では、１つのｐ型ウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００５０】
次に、ｐ型ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００５１】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（SiO₂）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００５２】
続いて、ｐ型ウェル１ａにおいて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃにそれぞれ不純物高濃度領域を形成する。
【００５３】
なお、１つのｐ型ウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００５４】
以上の工程により、ｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1 ，Ｔ2が１つのｎ型不純物拡散領域５ａを共通にして形成される。
【００５５】
次に、ＭＯＳトランジスタＴ1，Ｔ2を覆うカバー絶縁層７として約２００ｎｍの厚さの酸窒化シリコン（SiON）層をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（SiO₂）を第１層間絶縁層８としてカバー絶縁層７の上に形成する。
【００５６】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００５７】
次に、図５(b)に示すように、レジストパターン（不図示）を用いて第１層間絶縁層８とカバー絶縁層７をエッチングすることにより、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１，第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成する。
【００５８】
次に、図６(a)に示す構造を形成するまでの工程を説明する。
【００５９】
まず、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ〜８ｃ内面に、グルー層９ａとして厚さ２０ｎｍのチタン（Ti）層と厚さ５０ｎｍの窒化チタン（TiN）層をスパッタ法により順に形成する。さらに、WF₆を用いるＣＶＤ法によって、タングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ〜８ｃ内を完全に埋め込む。
【００６０】
続いて、タングステン層９ｂとグルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃ内にそれぞれ残されたタングステン層９ｂ及びグルー層９ａは、第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃとして使用される。第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される。また、第１の導電性プラグ１０ａは、後述するビット線に電気的に接続され、第２及び第３の導電性プラグ１０ｂ，１０ｃはそれぞれ後述するキャパシタに電気的に接続される。
【００６１】
その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【００６２】
次に、図６(b)に示す構造を形成するまでの工程を説明する。
【００６３】
まず、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ〜１０ｂの上に、酸化防止絶縁層１２として酸窒化シリコン（SiON）層、及び窒化シリコン(Si₃N₄)層のいずれかをＣＶＤ法により例えば１００ｎｍの厚さに形成する。厚さ１００ｎｍのSiON層又はSi₃N₄層は、第１の導電性プラグ１０ａを約６５０℃で酸素アニールしても、その第１の導電性プラグ１０ａの酸化を防止する能力を有する。
【００６４】
次いで、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さの酸化シリコン（SiO₂）層をこの酸化防止絶縁層１２上に形成し、それを絶縁性密着層１３とする。この絶縁性密着層１３は、後述するキャパシタの下部電極との密着性を向上させるために形成される。絶縁性酸素バリア層３０は、これら酸化防止絶縁層１２と絶縁性密着層１３とにより構成される。
【００６５】
続いて、図７(a)に示す構造を形成するまでの工程を説明する。
【００６６】
まず、第１レジスト開口３１ａを有するレジストパターン３１を絶縁性密着層１３上に形成し、それをエッチングマスクに使用して絶縁性密着層１３と酸化防止絶縁層１２とをパターニングすることにより、各開口１２ａ、１３ａで画定される第１開口３０ａを形成する。このエッチングにおいては、エッチングガスとしてAr、C₄F₈、O₂、CF₄、及びCHF₃の混合ガスが使用され、マスクとしてハードマスクを使用する必要がない。このエッチングが終了後、レジストパターン３１は除去される。
【００６７】
次いで、図７(b)に示すように、第１開口３０ａ内完全に埋める厚さのIr層を絶縁性密着層１３上にスパッタ法により形成し、それを酸素バリアメタル層１１とする。そのスパッタ法においては、基板温度を５００℃とし、Ar流量を１００sccmとし、パワーを１kWとする。この条件を所定時間保持することにより、酸素バリアメタル層１１の厚さは絶縁性密着層１３の平坦面上で約４００nmとなる。
【００６８】
次に、図８(a)に示すように、酸素バリアメタル層１１をＣＭＰ（Chemical Mechanical Polishing）法により研磨して絶縁性密着層１３の上面上から除去すると共に、それを第１開口３０ａ内に残す。このＣＭＰにおいては、絶縁性酸素バリア層３０のエロージョンやディッシングを防ぐため、酸化防止絶縁層１２よりも研磨レートの遅い膜を絶縁性密着層１３として使用するのが好ましい。酸化防止絶縁層１２が酸窒化シリコン（SiON）層、及び窒化シリコン(Si₃N₄)層のいずれかである場合は、絶縁性密着層１３としてAl₂O₃層を用いることで、その絶縁性密着層１３の研磨レートが酸化防止絶縁層１２のそれよりも遅くなる。これにより、酸化防止絶縁層１２単層で絶縁性酸素バリア層３０を構成する場合と比較して該絶縁性酸素バリア層３０の研磨速度が遅くなり、絶縁性酸素バリア層３０のエロージョン量やディッシング量が軽減され、酸素バリアメタル層１１と絶縁性酸素バリア層３０の各上面で構成される平坦な研磨面を得ることができる。
【００６９】
第１開口３０ａ内に残された酸素バリアメタル層１１は、酸素透過防止能力に優れたIrよりなり、その下の第２、第３の導電性プラグ１０ｂ、１０ｃが後述のキャパシタ形成時のアニールによって酸化されるのを防止するように機能する。その酸化防止能力は、酸素バリアメタル層１１の厚さに依存する。例えば、酸素含有雰囲気中で５５０℃の基板温度でアニールする場合には、酸素バリアメタル層１１の厚さを２００nmとすることで各導電性プラグ１０ｂ、１０ｃの酸化を防止することが可能となる。そして、基板温度が１００℃上がる毎に厚さを１００nm加えることで、上記の酸化を防止することができる。
【００７０】
この後に、図８(b)に示すように、酸素バリアメタル層１１及び絶縁性密着層１３の上に第１導電層１４を形成する。第１導電層１４として、例えば厚さ２００ｎｍのイリジウム（Ir）層１４ｗ、厚さ３０ｎｍの酸化イリジウム（IrO₂）層１４ｘ、厚さ３０ｎｍの酸化プラチナ(PtO) 層１４ｙ、及び厚さ５０ｎｍのプラチナ（Pt）層１４ｚをスパッタにより順に形成する。
【００７１】
なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ(rapid thermal annealing) を採用する。
【００７２】
続いて、第１導電層１４上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００７３】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ar）と酸素（O₂）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００７４】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍの酸化イリジウム(IrO₂)をスパッタ法により形成する。
【００７５】
次に、第２導電層１６上に、ハードマスク１７としてTiN層とSiO₂層を順に形成する。TiN層はスパッタにより形成され、また、SiO₂層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、フォトリソグラフィー法により酸素バリアメタル層１１の上方とその周辺にキャパシタ平面形状となるようにパターニングされる。
【００７６】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングすることにより、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上にキャパシタＱを形成する。この場合、第２導電層１６、強誘電体層１５及び第１導電層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７７】
キャパシタＱは、図９(a)に示すように、第１導電層１４よりなる下部電極１４ａと、強誘電体層１５よりなる誘電体層１５ａと、第２導電層１６よりなる上部電極１６ａから構成される。
【００７８】
１つのウェル１ａの上方には２つのキャパシタＱが形成され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【００７９】
なお、キャパシタＱの形成の際に絶縁性密着層１３がエッチングされても、その下の酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグ１０ａが露出することはない。
【００８０】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【００８１】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【００８２】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【００８３】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性酸素バリア層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【００８４】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ２００ｎｍのイリジウム層が存在するとすれば、上記した酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃは異常酸化をしてコンタクト不良を起こしてしまう。経験的には１００℃アニール温度を上げるためには、酸素バリアメタル層１１であるIr層をさらに１００ｎｍ厚くする必要がある。例えば、熱プロセスに耐えうるタングステンプラグを下部電極１４ａの直下に作るためには、３００ｎｍ以上のIr酸素バリアメタル層を必要とする。この実施形態においては、酸素バリアメタル層１１を構成するイリジウム層と第一導電層１４を構成するイリジウム層１４ｚと合わせたIr層の総厚は４００ｎｍとなっているので、第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が防止される。
【００８５】
次に、図９(b)に示すように、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ及び絶縁性密着層１３の上に形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【００８６】
その後、ＨＤＰＣＶＤ(High Density Plasma CVD)装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層１９として厚さ１．０μｍ程度の酸化シリコン（SiO₂）をキャパシタ保護層１８上に形成する。
【００８７】
さらに、第２層間絶縁層１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【００８８】
次に、図１０(a)に示すように、レジストマスク（不図示）を用いて、第２層間絶縁層１９、キャパシタ保護層１８、絶縁性密着層１３及び酸化防止絶縁層１２をエッチングすることにより、第１の導電性プラグ１０ａの上に第４のコンタクトホール１９ａを形成する。
【００８９】
次に、図１０(b)に示すように、第４のコンタクトホール１９ａ内と第２層間絶縁層１９上に、グルー層２０ａとして厚さ５０ｎｍのTiN層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第４のコンタクトホール１９ａ内を完全に埋め込む。
【００９０】
続いて、図１１(a)に示すように、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１９の上面上から除去する。そして、第４のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第４の導電性プラグ２１とする。
【００９１】
これにより、第４の導電性プラグ２１は、第１の導電性プラグ１０ａに接続されてvia-to-viaコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。
【００９２】
さらに、窒素プラズマ雰囲気中で第２層間絶縁層１９を３５０℃、１２０秒の条件でアニールする。
【００９３】
次に、図１１(b)に示すように、第４の導電性プラグ２１上と第２層間絶縁層１９上に、酸化防止層２２としてSiON層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００９４】
続いて、酸化防止層２２、第２層間絶縁層１９及びキャパシタ保護層１８をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１６ａ上にホール２３を形成する。ホール２３を形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００９５】
次に、図１２に示す構造を形成するまでの工程を説明する。
【００９６】
まず、第２層間絶縁層１９上に形成された酸化防止層２２をエッチバックによって除去する。これにより、第４の導電性プラグ２１の表面が露出する。
【００９７】
続いて、キャパシタＱの上部電極１６ａ上のホール２３内と第２層間絶縁層１９の上に多層金属層を形成する。その多層金属層として、例えば、厚さ６０ｎｍのTi、厚さ３０ｎｍのTiN、厚さ４００ｎｍのAl-Cu、厚さ５ｎｍのTi、及び７０ｎｍのTiN層を順に形成する。
【００９８】
その後に、多層金属層をパターニングすることにより、第４の導電性プラグ２１に接続される導電性パッド２４ａと、ホール２３を通して上部電極１６ａに接続される一層目金属配線２４ｂ，２４ｃとを形成する。
【００９９】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（SiON）などの反射防止層（不図示）を３０ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【０１００】
さらに、第２層間絶縁層１９と一層目金属配線２４ｂ，２４ｃと導電性パッド２４ａの上に第３層間絶縁層２５を形成する。
【０１０１】
続いて、第３層間絶縁層２５をパターニングして導電性パッド２４ａの上にビット線コンタクト用のホール２５ａを形成する。また、それらのホール２５ａのそれぞれの中に下から順にTiN層及びＷ層からなる第５の導電性プラグ２６を形成する。
【０１０２】
次に、第３層間絶縁層２５上に、ビット線２７を含む二層目金属配線を形成する。ビット線２７は、一層目金属配線２４ｂ，２４ｃと同様に、多層金属構造となっている。また、ビット線２７は、第５の導電性プラグ２６に接続されることにより、その下の第４の導電性プラグ２６、導電性パッド２４ａ、第４の導電性プラグ２１及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１０３】
その後に、二層目金属配線を覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。
【０１０４】
上記した実施形態について、キャパシタＱが形成される前までの工程をフローチャートにすると図１３のようになる。
【０１０５】
図１３に示すように、本実施形態では、従来のように酸素バリアメタル層１１をエッチングによりパターニングするのではなく、絶縁性酸素バリア層３０をパターニングしてそこに第１開口３０ａを形成し（ステップP3）、その第１開口３０ａ内に酸素バリアメタル層１１を形成し（ステップP4）、その後ＣＭＰを行うことにより酸素バリアメタル層１１をパターニングする（ステップP5）。
【０１０６】
よって、酸素バリアメタル層用に従来用いられているハードマスク１２０（図１(b)）が不要となるので、ハードマスク１２０用のTiN層１２０ａ、SiO₂層１２０ｂの形成工程（図４のステップＳ２、Ｓ３）を省くことができる。このように、本実施形態では、全体の工程数を減らすことができ、半導体装置の製造コストを従来よりも安くすることができるようになる。
【０１０７】
しかも、酸素バリアメタル層１１をＣＭＰする際、酸化防止絶縁層１２よりも研磨レートの遅い膜、例えばAl₂O₃層を絶縁性酸素バリア層３０の最上層に形成したので、絶縁性酸素バリア層３０のエロージョンやディッシングを低減することができ、酸素バリアメタル層１１と絶縁性酸素バリア層３０の各上面で構成される平坦面を得ることができる。
【０１０８】
更に、絶縁性密着層１３により、キャパシタＱと絶縁性酸素バリア層３０との密着強度を高めることができる。
【０１０９】
そして、絶縁性酸素バリア層３０の最下層として酸化防止絶縁層１２を形成することで、その下の第１の導電性プラグ１０ａが種々のアニールの際に酸化されるのを防止することができる。
【０１１０】
また、図１２に示されるように、第２層間絶縁層１９は、厚みのあるキャパシタＱを覆う必要があるため、通常のロジック品等と比較して厚く形成する必要がある。よって、その厚みの分だけ、導電性パッド２４ａは第１のｎ型不純物拡散領域５ａの上方に高く位置することになるので、導電性パッド２４ａと第１のｎ型不純物拡散領域５ａとを繋ぐホールを一括エッチングで形成しようとすると、そのホールのアスペクト比が大きくなる恐れがある。そのようなホールは、エッチングが難しいうえに、その中にグルー膜を所望に埋め込むのも困難であって、これらの困難性を克服するには最新の設備が必要となってしまう。
【０１１１】
これに対し、本実施形態では、アスペクト比が小さい第１のコンタクトホール８ａと第４のコンタクトホール１９ａを別々に形成し、各導電性プラグ１０ａ、２１をvia-to-viaコンタクト構造にしている。そのような構造は、既存の半導体製造装置を使用することで実現でき、新規な装置を必要としないので、開発費および工程コストを削減することが可能となる。
（第２の実施の形態）
図１４〜図１７は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図において、第１実施形態において既に説明した部材には第１実施形態と同じ参照番号を付し、以下ではその説明を省略する。
【０１１２】
最初に、図１４に示す構造を形成するまでの工程について説明する。
【０１１３】
まず、既述の第１の実施形態に従い図６(b)の構造を得た後、第１、第２レジスト開口３１ａ、３１ｂを有するレジストパターン３１を絶縁性密着層１３上に形成する。次いで、このレジストパターン３１をエッチングマスクとして使用しながら、絶縁性密着層１３と酸化防止絶縁層１２とを第１実施形態と同じようにパターニングすることにより、これらの層に開口１３ａ、１３ｂ、１２ａ、１２ｂを形成する。これにより、既述の第１開口３０ａの他に、開口１２ｂ、１３ｂで画定される第２開口３０ｂが第１層間絶縁層８上に形成されたことになる。このパターニングが終了後、レジストパターン３１は除去される。
【０１１４】
次いで、図１５に示すように、第１、第２開口３０ａ、３０ｂ内を完全に埋める厚さのIr層を絶縁性密着層１３上にスパッタ法により形成し、それを酸素バリアメタル層１１とする。その酸素バリアメタル層１１の厚さは、第１実施形態と同様に、絶縁性密着層１３の平坦面上で約４００nmとする。
【０１１５】
続いて、図１６に示すように、酸素バリアメタル層１１をＣＭＰ法により研磨して絶縁性密着層１３の上面上から除去すると共に、それを第１、第２開口３０ａ、３０ｂ内に残す。
【０１１６】
本実施形態では、第２、第３導電性プラグ１０ｂ、１０ｃ上の第１開口３０ａの他に、第１層間絶縁層８上にも第２開口３０ｂを形成したので、第１実施形態と比べてＣＭＰ後に残存する酸素バリアメタル層１１が基板面内に均一に分散し、研磨面の平坦性を基板面内で均一にすることができる。
【０１１７】
この後は、第１実施形態と同様の工程を行うことで、図１７に示すスタック形のFeRAMが完成する。このFeRAMにおいては、上記した第２開口３０ｂ内の酸素バリアメタル層１１は電気的に孤立しており、その上にはキャパシタＱは形成されない。
【０１１８】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記実施形態において、導電性プラグの材料としてドープトシリコンを採用してもよい。
【０１１９】
また、キャパシタの誘電体層として強誘電体材料を用いたが高誘電体材料を用いてもよい。さらに、上記した実施形態ではメモリセルについて説明した。その他に、半導体基板に形成される周辺回路又はロジック回路において、第１実施形態で説明したように、一層目の導電性プラグの上に酸化防止絶縁層を形成する工程を含めてもよい。この場合、周辺回路又はロジック回路においても、不純物拡散領域の上の構造は、第１のｎ型不純物拡散領域５ａの上の構造と同じように、第１層間絶縁層８のコンタクトホール内に形成された導電性プラグと酸化防止絶縁層１２及び第２層間絶縁層１９のコンタクトホール内に形成された導電性プラグとを接続した構造となる。その不純物拡散領域は、例えばＭＯＳトランジスタのソース／ドレイン領域である。
【０１２０】
さらに、酸素バリアメタル層としてIrの代わりにIrO_xやRu（ルテニウム）を用いてもよい。また、酸素バリアメタル層を、Ru下側層、RuO_x上側層から構成してもよい。
【０１２１】
以下に、本発明の特徴を付記する。
【０１２２】
（付記１） 半導体基板と、
前記半導体基板の表層に形成された第１の不純物拡散領域及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１のホール及び第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１絶縁層上と前記第２導電性プラグ上とに酸化防止絶縁層と絶縁性密着層とを順に積層してなり、前記第１導電性プラグの上に第１開口を有し、該第１開口の側面の一部が前記絶縁性密着層により画定された絶縁性酸素バリア層と、
前記第１開口内に形成され、前記絶縁性密着層の上面と協同して平坦面を構成する上面を有し、且つ前記第１導電性プラグと電気的に接続された酸素バリアメタル層と、
前記酸素バリアメタル層上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
を有することを特徴とする半導体装置。
【０１２３】
（付記２） 前記第１絶縁層上の前記絶縁性酸素バリア層に第２開口が前記キャパシタと離れて形成され、前記第２開口内にも前記酸素バリアメタル層が形成されたことを特徴とする付記１に記載の半導体装置。
【０１２４】
（付記３） 前記第２開口内の前記酸素バリアメタル層は電気的に孤立していることを特徴とする付記２に記載の半導体装置。
【０１２５】
（付記４） 前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層と、
前記第２絶縁層と前記絶縁性酸素バリア層とを貫いて前記第２導電性プラグの上面に至る第３のホールと、
前記第３のホール内に形成されて前記第２導電性プラグと電気的に接続された第３導電性プラグと、
を更に有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０１２６】
（付記５） 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成する工程と、
前記絶縁性酸素バリア層上と前記第１開口内に酸素バリアメタル層を形成する工程と、
化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、
前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２７】
（付記６） 前記絶縁性酸素バリア層に前記第１開口を形成する工程において、前記絶縁性酸素バリア層に第２開口が前記キャパシタから離れて形成され、
前記酸素バリアメタル層を形成する工程において、前記第２開口にも前記酸素バリアメタル層が形成され、
前記酸素バリアメタル層を研磨する工程において、前記第２開口内にも前記酸素バリアメタル層が残されることを特徴とする付記５に記載の半導体装置の製造方法。
【０１２８】
（付記７） 前記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
【０１２９】
（付記８） 前記絶縁性酸素バリア層の最上層はAl₂O₃層であることを特徴とする付記７に記載の半導体装置の製造方法。
【０１３０】
（付記９） 前記キャパシタの一部が前記絶縁性酸素バリア層上に形成されると共に、前記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層と前記キャパシタとの密着強度を高める絶縁性密着層を使用することを特徴とする付記７に記載の半導体装置の製造方法。
【０１３１】
（付記１０） 前記絶縁性密着層は酸化シリコン層であることを特徴とする付記９に記載の半導体装置の製造方法。
【０１３２】
（付記１１） 前記絶縁性酸素バリア層の最下層として、前記第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することを特徴とする付記７乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１３３】
（付記１２） 前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第２絶縁層と前記絶縁性酸素バリア層とを貫いて前記第２導電性プラグの上面に至る第３のホールを形成する工程と、
前記第２導電性プラグと電気的に接続される第３導電性プラグを前記第３のホール内に形成する工程と、
を更に有することを特徴とする付記５乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１３４】
（付記１３） 前記酸素バリアメタル層として、Ir層及びRu層のいずれか、又は、Ru下側層とRuOx上側層との積層膜を使用することを特徴とする付記５乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、第１、第２導電性プラグの上に絶縁性酸素バリア層を形成し、第１導電性プラグの上の絶縁性酸素バリア層に第１開口を形成し、該第１開口内と絶縁性酸素バリア層上とに酸素バリアメタル層を形成し、ＣＭＰ法により該酸素バリアメタル層を研磨して、それを上記第１開口内に残しながら絶縁性酸素バリア層の上面上から除去することにより酸素バリアメタル層をパターニングする。
【０１３６】
これにより、従来酸素バリアメタル層のエッチング用に形成しているハードマスクの形成工程が不要となるので、全体の工程数を減らすことができると共に、半導体装置の製造コストも安くすることができる。
【０１３７】
また、上記第１開口の他に、第２開口を絶縁性酸素バリア層に形成し、上記酸素バリアメタル層をこの第２開口内にも形成することで、ＣＭＰ後に残存する酸素バリアメタル層が基板面内に均一に分散するので、研磨面の平坦性を基板面内で均一にすることができる。
【０１３８】
そして、上記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することで、酸素バリアメタル層と絶縁性酸素バリア層の各上面で構成される平坦な研磨面を得ることができる。
【０１３９】
更に、上記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層とキャパシタとの密着強度を高める絶縁性密着層を使用することで、キャパシタと絶縁性酸素バリア層と密着性を良好にすることができる。
【０１４０】
しかも、上記絶縁性酸素バリア層の最下層として、第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することで、種々のアニールの際に第２導電性プラグが酸化してしまうのを防ぐことができる。
【０１４１】
また、本発明によれば、キャパシタと絶縁性酸素バリア層とを覆う第２絶縁層を形成し、その第２絶縁層と絶縁性酸素バリア層とを貫いて第２導電性プラグの上面に至る第３のホールを形成し、第２導電性プラグと電気的に接続される第３導電性プラグを第３のホール内に形成する。
【０１４２】
この方法では、第２絶縁層と第１絶縁層とを貫くホールを一括エッチングにより形成するのではなく、アスペクト比の小さい第２のホールと第３のホールとに分けて形成するので、既存の半導体製造装置を使用して第２、第３のホール内に第２、第３導電性プラグを所望に形成することができる。
【図面の簡単な説明】
【図１】 図１は、従来例に係る半導体装置の製造方法について説明するための断面図（その１）である。
【図２】 図２は、従来例に係る半導体装置の製造方法について説明するための断面図（その２）である。
【図３】 図３は、従来例に係る半導体装置の製造方法について説明するための断面図（その３）である。
【図４】 図４は、従来例に係る半導体装置の製造方法について示すフローチャートである。
【図５】 図５（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図６】 図６（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図７】 図７（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図８】 図８（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図９】 図９（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１０】 図１０（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１１】 図１１（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１２】 図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１３】 図１３は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すフローチャートである。
【図１４】 図１４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１５】 図１５は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１６】 図１６は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１７】 図１７は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【符号の説明】
１、１０１…シリコン基板（半導体基板）、２、１０２…素子分離絶縁層、３、１０４ａ…ゲート絶縁層、４ａ、４ｂ、１０４ｂ…ゲート電極、５ａ〜５ｃ、１０４ｃ、１０４ｄ…ｎ型不純物拡散領域、６、１０５…サイドウォール、７、１０６…カバー層、８、１９、２５、１０７…層間絶縁層、８ａ〜８ｃ、１９ａ…コンタクトホール、９ａ、２０ａ…グルー層、９ｂ、２０ｂ…タングステン層、１０ａ〜１０ｃ、２１、２６、１０８、１０９…導電性プラグ、１１、１１０…酸素バリアメタル層、１２、１１１…酸化防止絶縁層、１３、１１２…絶縁性密着層、１４…第１導電層、１５…強誘電体層、１６…第２導電層、１４ａ、１１３…下部電極、１５ａ、１１４…誘電体層、１６ａ、１１５…上部電極、１８…キャパシタ保護層、２２…酸化防止絶縁層、２３…ホール、２４ａ…導電性コンタクトパッド、２４ｂ，２４ｃ…一層目配線、２７…ビット線、３０、１１６・・・絶縁性酸素バリア層、３０ａ・・・第１開口、３０ｂ・・・第２開口、３１・・・レジストパターン、３１ａ・・・第１レジスト開口、３１ｂ・・・第２レジスト開口、Ｑ…キャパシタ。[0001]
BACKGROUND OF THE INVENTION
The present invention Manufacturing method of semiconductor device More specifically, having a capacitor Manufacturing method of semiconductor device About.
[0002]
[Prior art]
Ferroelectric random access memory (FeRAM), which is currently mass-produced, has a planar structure.
[0003]
However, in the future, due to the demand for higher integration, a capacitor having a stack structure that can reduce the cell area is required. The stack structure has a contact plug (hereinafter referred to as a conductive plug) for contact with the semiconductor substrate immediately below the lower electrode of the ferroelectric capacitor. As a material for the conductive plug, tungsten or polysilicon is generally used (for example, see Patent Document 1).
[0004]
Many FeRAM products are mixed with logic products. For example, security-related semiconductor chips that require authentication and IC cards that are being used in local governments are examples.
[0005]
In such a logic semiconductor device, it is common to use a process using a tungsten plug to connect the lower conductive pattern and the upper conductive pattern. Value is used.
[0006]
Therefore, there is a great merit in using a tungsten plug as a conductive plug in a logic-embedded FeRAM in the sense that it makes use of accumulated circuit design assets and reduces development man-hours and costs.
[0007]
However, the tungsten plug has a drawback that it is very easily oxidized and easily causes contact failure. Particularly, in FeRAM, since various annealing is performed on the capacitor, it is necessary to protect the tungsten plug from the annealing and prevent the tungsten plug from being oxidized.
[0008]
In view of this point, various structures around the tungsten plug have been proposed (see Patent Documents 2 to 5).
[0009]
Among these, in Patent Document 3, the oxidation of the tungsten plug is prevented by forming an antioxidant film having a larger area than the capacitor between the tungsten plug and the capacitor.
[0010]
Further, Patent Document 4 prevents oxidation of a predetermined portion of the lower electrode by forming a protective pattern that wraps the lower electrode.
[0011]
On the other hand, in Patent Document 5, a barrier metal film is formed on a tungsten plug, and in order to prevent oxidation of the barrier metal film, an oxygen permeation preventive film such as a SiN film or a SiON film is formed thereon, and then A process for exposing the surface of the barrier metal film by polishing the oxygen permeation preventive film by a CMP method is disclosed. It is also disclosed that an Ir film is formed instead of the oxygen permeation preventive film and the Ir film is used as a lower electrode.
[0012]
Further, in Patent Document 2, a barrier metal layer for preventing oxidation is formed in the contact hole and on the conductive plug. However, such a structure has a problem that it is difficult to selectively secure a space for embedding the barrier metal layer above the contact hole.
[0013]
In order to solve the problem, a method described in Japanese Patent Application No. 2002-249448 is also conceivable. In summary, the method performs the steps shown in FIGS.
[0014]
First, steps required until a structure shown in FIG.
[0015]
An element isolation insulating layer 102 is formed around the element formation region of the silicon substrate 101, and then a well 103 is formed in the element formation region. Further, two MOS transistors 104 are formed in one well 103.
[0016]
The MOS transistor 104 includes a gate electrode 104b formed on the well 103 via a gate insulating layer 104a, and impurity diffusion regions 104c and 104d formed in the well regions 103 on both sides of the gate electrode 104b and serving as source / drain. Have. Insulating sidewalls 105 for forming the high impurity concentration regions 104e in the impurity diffusion regions 104c and 104d are formed on both side surfaces of the gate electrode 104b.
[0017]
Thereafter, a transistor protective insulating layer 106 that covers the MOS transistor 104 is formed on the silicon substrate 101, and further, a first interlayer insulating layer 107 is formed on the transistor protective insulating layer 106.
[0018]
Subsequently, a first contact hole 107 a and a second contact hole 107 b having a depth reaching the impurity diffusion regions 104 c and 104 d are formed in the first interlayer insulating layer 107.
[0019]
Then, first and second conductive plugs 108 and 109 made of tungsten are embedded in the first and second contact holes 107a and 107b, respectively.
[0020]
Next, steps required until a structure shown in FIG.
[0021]
First, an Ir (iridium) layer is formed as an oxygen barrier metal layer 110 on the entire surface in order to protect the conductive plugs 108 and 109 from oxygen during annealing. Thereafter, the TiN layer 120a and the SiON layer are formed on the oxygen barrier metal layer 110. ₂ A laminated film with the layer 120b is formed and patterned to leave the hard mask 120 above the conductive plug.
[0022]
Then, by patterning the oxygen barrier metal layer 110 using the hard mask 120 as an etching mask, the oxygen barrier metal layer 110 is island-shaped on the first conductive plug 108 as shown in FIG. To leave. After this patterning is completed, the hard mask 120 is removed by etching.
[0023]
It is also conceivable to form a resist pattern as the hard mask 120 as described in Japanese Patent Application No. 2002-249448. However, since the resist pattern itself is etched when the oxygen barrier metal layer 110 is patterned, it is practical to use the hard mask 120 as described above.
[0024]
Although it is conceivable that the hard mask 120 is composed of only the TiN layer 120a as described above, the TiN layer 120a alone is not preferable because the TiN layer 120a is scraped to some extent during the above patterning. Therefore, in order to protect the TiN layer 120a, a sacrificial film thereon is made of SiO. ₂ Layer 120b and hard mask 120 with TiN layer 120a and SiO as described above. ₂ It is practical to have a two-layer structure with the layer 120b.
[0025]
Next, as shown in FIG. 2B, an SiON layer is formed as an anti-oxidation insulating layer 111 on the entire surface, and an insulating adhesion layer 112 is further formed thereon as an SiON layer. ₂ By forming a layer, an insulating oxygen barrier layer 116 composed of the layers 111 and 112 is formed.
[0026]
Thereafter, as shown in FIG. 3A, the entire surface is polished by a CMP (Chemical Mechanical Polishing) method to expose the surface of the oxygen barrier metal layer 110.
[0027]
Then, as shown in FIG. 3B, the capacitor Q formed by laminating the lower electrode 113, the ferroelectric layer 114, and the upper electrode 115 is formed on the exposed oxygen barrier metal layer 110.
[0028]
While the annealing process is performed several times before the capacitor Q is formed, the first conductive plug 108 is protected by the oxygen barrier metal layer 110 thereon to prevent abnormal oxidation. Also, abnormal oxidation of the second conductive plug 109 is prevented by the insulating oxygen barrier layer 116.
[0029]
[Patent Document 1]
JP 2001-44376 A
[Patent Document 2]
JP 2000-349255 A
[Patent Document 3]
JP 2001-44377 A
[Patent Document 4]
JP-A-10-150155
[Patent Document 5]
JP 2000-349252 A
[0030]
[Problems to be solved by the invention]
By the way, when the manufacturing method described with reference to FIGS. 1 to 3 is a flowchart of the steps before the capacitor Q is formed, FIG. 4 is obtained.
[0031]
As shown in FIG. 4, in the above method, the TiN layer 120a and SiO ₂ Since two steps of steps S2 and S3 are required to form the hard mask 120 formed by laminating the layer 120b, the overall flow becomes complicated, and the number of steps increases, resulting in an increase in cost.
[0032]
Also in Patent Document 5, when an Ir film is formed in place of the oxygen permeation preventive film, there is a problem similar to the above.
[0033]
The present invention was created in view of the problems of the conventional example, and can prevent oxidation of the conductive plug while reducing the number of steps compared to the conventional one. Manufacturing method of semiconductor device The purpose is to provide.
[0035]
[Means for Solving the Problems]
The above-described problems include a step of forming a first impurity diffusion region and a second impurity region in a surface layer of a semiconductor substrate, a step of forming a first insulating layer above the semiconductor substrate, and patterning the first insulating layer. Forming a first hole above the first impurity diffusion region and forming a second hole above the second impurity diffusion region; and being electrically connected to the first impurity diffusion region. Forming a first conductive plug in the first hole, and forming a second conductive plug in the second hole to be electrically connected to the second impurity diffusion region; Forming an insulating oxygen barrier layer on the first conductive plug, on the second conductive plug, and on the first insulating layer; and on the insulating oxygen barrier layer on the first conductive plug; A first opening and the first Forming a second opening in the insulating oxygen barrier layer on the insulating layer; and forming an oxygen barrier metal layer on the insulating oxygen barrier layer, in the first opening, and in the second opening. Polishing the oxygen barrier metal layer by a chemical mechanical polishing method, removing it from the upper surface of the insulating oxygen barrier layer while leaving it in the first opening and the second opening, and the oxygen barrier Forming a first conductive layer on the metal layer and the insulating oxygen barrier layer; forming a dielectric layer on the first conductive layer; and a second conductive layer on the dielectric layer. And patterning the second conductive layer, the dielectric layer, and the first conductive layer to form a capacitor on the oxygen barrier metal layer on the first conductive plug. , The second opening from the capacitor Is formed, the said oxygen barrier metal layer left in the second opening is electrically isolated The oxygen barrier metal layer includes iridium, and the first conductive layer includes a plurality of layers including iridium. This is solved by a method for manufacturing a semiconductor device.
[0036]
Next, the operation of the present invention will be described.
[0037]
According to the present invention, instead of patterning the oxygen barrier metal layer by etching as in the prior art, the insulating oxygen barrier layer is patterned to form the first opening therein, and the first opening and the insulating oxygen layer are formed therein. An oxygen barrier metal layer is formed on the barrier layer, and then the oxygen barrier metal layer on the insulating oxygen barrier layer is removed by a CMP method (chemical mechanical polishing method) to pattern the oxygen barrier metal layer. Therefore, a hard mask conventionally used for etching the oxygen barrier metal layer is not necessary in the present invention, so that the number of steps is reduced in the present invention by the amount of the hard mask forming process, and the manufacturing cost of the semiconductor device is also increased. It will be cheaper than before.
[0038]
In the step of forming the first opening in the insulating oxygen barrier layer, the second opening is formed in the insulating oxygen barrier layer so as to be away from the capacitor, and the oxygen barrier metal layer is also formed in the second opening. It is preferable to do this. By doing so, the oxygen barrier metal layer remaining after CMP is uniformly dispersed in the substrate surface, so that the flatness of the polished surface becomes uniform in the substrate surface.
[0039]
As the insulating oxygen barrier layer, the uppermost layer having a multi-layer structure with the slowest polishing rate is used to reduce the amount of erosion and dishing of the insulating oxygen barrier layer, thereby insulating it from the oxygen barrier metal layer. A flat polished surface constituted by each upper surface of the reactive oxygen barrier layer is obtained.
[0040]
Furthermore, by using an insulating adhesive layer that increases the adhesion strength between the insulating oxygen barrier layer and the capacitor as the uppermost layer of the insulating oxygen barrier layer, the adhesion between the capacitor and the insulating oxygen barrier layer is improved. Become.
[0041]
In addition, by using an anti-oxidation insulating layer that prevents oxidation of the second conductive plug as the lowermost layer of the insulating oxygen barrier layer, the second conductive plug is oxidized during various annealings. Is prevented.
[0042]
In addition, after forming the capacitor, a step of forming a second insulating layer covering the capacitor and the insulating oxygen barrier layer, and the second conductive plug through the second insulating layer and the insulating oxygen barrier layer. It is preferable to perform a step of forming a third hole reaching the top surface and a step of forming a third conductive plug electrically connected to the second conductive plug in the third hole. According to these steps, the holes penetrating the second insulating layer and the first insulating layer are not formed by batch etching, but are formed separately into the second hole and the third hole. The aspect ratio of the holes is reduced, and second and third conductive plugs are formed as desired in the second and third holes using an existing semiconductor manufacturing apparatus.
[0043]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
5 to 12 are cross-sectional views showing manufacturing steps of the semiconductor device according to the embodiment of the present invention.
[0044]
First, steps required until a sectional structure shown in FIG.
[0045]
First, an element isolation trench is formed around the transistor formation region of an n-type or p-type silicon (semiconductor) substrate 1 by photolithography, and then silicon oxide (SiO 2) is formed therein. ₂ ) Is embedded to form the element isolation insulating layer 2. The element isolation insulating layer 2 having such a structure is called STI (Shallow Trench Isolation). Note that an insulating layer formed by a LOCOS (Local Oxidation of Silicon) method may be employed as the element isolation insulating layer.
[0046]
Subsequently, a p-type well 1a is formed by selectively introducing p-type impurities into the transistor formation region of the silicon substrate 1 in the memory cell region.
[0047]
Further, the surface of the p-type well 1 a of the silicon substrate 1 is thermally oxidized to form a silicon oxide layer that becomes the gate insulating layer 3.
[0048]
Next, an amorphous or polycrystalline silicon layer and a tungsten silicide layer are sequentially formed on the entire upper surface of the silicon substrate 1. Thereafter, the silicon layer and the tungsten silicide layer are patterned by photolithography to form gate electrodes 4a and 4b on the well 1a in the memory cell region. These gate electrodes 4 a and 4 b are formed on the silicon substrate 1 through the gate insulating layer 3.
[0049]
In the memory cell region, two gate electrodes 4a and 4b are formed in parallel on one p-type well 1a, and these gate electrodes 4a and 4b constitute part of a word line.
[0050]
Next, n-type impurities, such as phosphorus, are ion-implanted on both sides of the gate electrodes 4a and 4b in the p-type well 1a to form first to third n-type impurity diffusion regions 5a to 5c serving as source / drain. .
[0051]
Further, an insulating layer such as silicon oxide (SiO 2) is formed by CVD. ₂ ) After the layer is formed on the entire surface of the silicon substrate 1, the insulating layer is etched back to leave insulating side wall spacers 6 on both sides of the gate electrodes 4a and 4b.
[0052]
Subsequently, in the p-type well 1a, n-type impurities are ion-implanted again into the first to third n-type impurity diffusion regions 5a to 5c using the gate electrodes 4a and 4b and the sidewall spacer 6 as a mask. Thus, high impurity concentration regions are formed in the first to third n-type impurity diffusion regions 5a to 5c, respectively.
[0053]
In one p-type well 1a, the first n-type impurity diffusion region 5a between the two gate electrodes 4a and 4b is electrically connected to a bit line to be described later, and a second near the both ends of the well 1a. The third n-type impurity diffusion regions 5b and 5c are electrically connected to the lower electrode of the capacitor described later.
[0054]
Through the above process, two n-type MOS transistors T1, T2 having gate electrodes 4a, 4b and n-type impurity diffusion regions 5a-5c of LDD structure are formed in one p-type well 1a. Are formed in common.
[0055]
Next, a silicon oxynitride (SiON) layer having a thickness of about 200 nm is formed on the entire surface of the silicon substrate 1 as a cover insulating layer 7 covering the MOS transistors T1, T2 by plasma CVD. Thereafter, a silicon oxide (SiO2) having a thickness of about 1.0 μm is formed by a plasma CVD method using TEOS gas. ₂ ) As a first interlayer insulating layer 8 on the cover insulating layer 7.
[0056]
Subsequently, for example, the first interlayer insulating layer 8 is heated at a temperature of 700 ° C. for 30 minutes in a normal-pressure nitrogen atmosphere, thereby densifying the first interlayer insulating layer 8. Thereafter, the upper surface of the first interlayer insulating layer 8 is planarized by a chemical mechanical polishing (CMP) method.
[0057]
Next, as shown in FIG. 5 (b), the first interlayer insulating layer 8 and the cover insulating layer 7 are etched using a resist pattern (not shown), whereby the first, second and second memory cell regions are etched. First, second and third contact holes 8a, 8b and 8c are formed on the three n-type impurity diffusion regions 5a, 5b and 5c, respectively.
[0058]
Next, steps required until a structure shown in FIG.
[0059]
First, a titanium (Ti) layer having a thickness of 20 nm and a titanium nitride (TiN) layer having a thickness of 50 nm are sputtered as a glue layer 9a on the upper surface of the first interlayer insulating layer 8 and the inner surfaces of the first to third contact holes 8a to 8c. It forms in order by the method. In addition, WF ₆ A tungsten (W) layer 9b is grown on the glue layer 9a by the CVD method using, thereby completely filling the contact holes 8a to 8c.
[0060]
Subsequently, the tungsten layer 9b and the glue layer 9a are polished by a CMP method and removed from the upper surface of the first interlayer insulating layer 8. As a result, the tungsten layer 9b and the glue layer 9a left in the first, second and third contact holes 8a, 8b and 8c are respectively converted into the first, second and third conductive plugs 10a, 10b, Used as 10c. The first, second, and third conductive plugs 10a, 10b, 10c are electrically connected to the first, second, and third n-type impurity diffusion regions 5a, 5b, 5c, respectively. The first conductive plug 10a is electrically connected to a bit line described later, and the second and third conductive plugs 10b and 10c are each electrically connected to a capacitor described later.
[0061]
Thereafter, the first interlayer insulating layer 8 is exposed to a nitrogen plasma atmosphere at a substrate temperature of 350 ° C. for 120 seconds.
[0062]
Next, steps required until a structure shown in FIG.
[0063]
First, a silicon oxynitride (SiON) layer and a silicon nitride (Si) are formed on the first interlayer insulating layer 8 and the first to third conductive plugs 10a to 10b as the antioxidant insulating layer 12. _Three N _Four ) Is formed to a thickness of, for example, 100 nm by a CVD method. 100 nm thick SiON layer or Si _Three N _Four The layer has the ability to prevent oxidation of the first conductive plug 10a even if the first conductive plug 10a is oxygen annealed at about 650 ° C.
[0064]
Next, silicon oxide (SiO 2 having a thickness of 100 nm is formed by a CVD method using, for example, TEOS. ₂ ) Layer is formed on the oxidation-preventing insulating layer 12, and this is used as the insulating adhesive layer 13. This insulating adhesion layer 13 is formed in order to improve adhesion with the lower electrode of the capacitor described later. The insulating oxygen barrier layer 30 is composed of the antioxidant insulating layer 12 and the insulating adhesion layer 13.
[0065]
Subsequently, steps required until a structure shown in FIG.
[0066]
First, a resist pattern 31 having a first resist opening 31a is formed on the insulating adhesive layer 13, and the insulating adhesive layer 13 and the antioxidant insulating layer 12 are patterned by using the resist pattern 31 as an etching mask. A first opening 30a defined by the openings 12a and 13a is formed. In this etching, Ar, C are used as etching gas. _Four F ₈ , O ₂ , CF _Four And CHF _Three It is not necessary to use a hard mask as a mask. After this etching is completed, the resist pattern 31 is removed.
[0067]
Next, as shown in FIG. 7B, an Ir layer having a thickness that completely fills the first opening 30 a is formed on the insulating adhesion layer 13 by sputtering, and this is used as the oxygen barrier metal layer 11. In the sputtering method, the substrate temperature is 500 ° C., the Ar flow rate is 100 sccm, and the power is 1 kW. By maintaining this condition for a predetermined time, the thickness of the oxygen barrier metal layer 11 becomes about 400 nm on the flat surface of the insulating adhesion layer 13.
[0068]
Next, as shown in FIG. 8A, the oxygen barrier metal layer 11 is polished by a CMP (Chemical Mechanical Polishing) method to be removed from the upper surface of the insulating adhesive layer 13 and is removed from the first opening 30a. To leave. In this CMP, in order to prevent erosion and dishing of the insulating oxygen barrier layer 30, it is preferable to use a film having a slower polishing rate than the antioxidant insulating layer 12 as the insulating adhesion layer 13. Antioxidation insulating layer 12 includes silicon oxynitride (SiON) layer and silicon nitride (Si _Three N _Four In the case of any one of the layers, the insulating adhesive layer 13 is made of Al. ₂ O _Three By using the layer, the polishing rate of the insulating adhesive layer 13 becomes slower than that of the antioxidant insulating layer 12. As a result, the polishing rate of the insulating oxygen barrier layer 30 is slow compared with the case where the insulating oxygen barrier layer 30 is formed of a single anti-oxidation insulating layer 12, and the erosion amount and dishing of the insulating oxygen barrier layer 30 are reduced. The amount is reduced, and a flat polished surface composed of the upper surfaces of the oxygen barrier metal layer 11 and the insulating oxygen barrier layer 30 can be obtained.
[0069]
The oxygen barrier metal layer 11 left in the first opening 30a is made of Ir having an excellent oxygen permeation preventing capability, and the second and third conductive plugs 10b and 10c below the oxygen barrier metal layer 11 are annealed at the time of capacitor formation described later. It functions to prevent oxidation by. Its antioxidant ability depends on the thickness of the oxygen barrier metal layer 11. For example, when annealing is performed at a substrate temperature of 550 ° C. in an oxygen-containing atmosphere, it is possible to prevent oxidation of the conductive plugs 10b and 10c by setting the thickness of the oxygen barrier metal layer 11 to 200 nm. . The above oxidation can be prevented by adding a thickness of 100 nm every time the substrate temperature increases by 100 ° C.
[0070]
Thereafter, as shown in FIG. 8B, a first conductive layer 14 is formed on the oxygen barrier metal layer 11 and the insulating adhesion layer 13. As the first conductive layer 14, for example, an iridium (Ir) layer 14w having a thickness of 200 nm and an iridium oxide (IrO) having a thickness of 30 nm are used. ₂ ) A layer 14x, a platinum oxide (PtO) layer 14y having a thickness of 30 nm, and a platinum (Pt) layer 14z having a thickness of 50 nm are sequentially formed by sputtering.
[0071]
The insulating adhesion layer 13 is annealed before or after the first conductive layer 14 is formed, for example, to prevent film peeling. As an annealing method, for example, RTA (rapid thermal annealing) at 750 ° C. for 60 seconds in an argon atmosphere is employed.
[0072]
Subsequently, a PZT layer having a thickness of 200 nm, for example, is formed as the ferroelectric layer 15 on the first conductive layer 14 by sputtering. Other methods for forming the ferroelectric layer 15 include a MOD (metal organic deposition) method, a MOCVD (organic metal CVD) method, and a sol-gel method. In addition to PZT, the ferroelectric layer 15 is made of other PZT materials such as PLCSZT and PLZT, and SrBi. ₂ Ta ₂ O ₉ , SrBi ₂ (Ta, Nb) ₂ O ₉ Bi layered structure compound materials such as, and other metal oxide ferroelectrics may be employed.
[0073]
Subsequently, the ferroelectric layer 15 is crystallized by annealing in an oxygen-containing atmosphere. For example, argon (Ar) and oxygen (O ₂ 2) RTA treatment in which a substrate temperature of 600 ° C. and a time of 90 seconds is a first step in a mixed gas atmosphere and a substrate temperature of 750 ° C. and a time of 60 seconds is a second step in an oxygen atmosphere is adopted. .
[0074]
Further, on the ferroelectric layer 15, as the second conductive layer 16, for example, iridium oxide (IrO2) having a thickness of 200 nm. ₂ ) Is formed by sputtering.
[0075]
Next, a TiN layer and SiO as a hard mask 17 on the second conductive layer 16. ₂ Layers are formed in order. TiN layer is formed by sputtering, and SiO ₂ The layer is formed by a CVD method using TEOS. The hard mask 17 is patterned by photolithography so as to have a capacitor planar shape above and around the oxygen barrier metal layer 11.
[0076]
Subsequently, by sequentially etching the second conductive layer 16, the ferroelectric layer 15, and the first conductive layer 14 in a region not covered with the hard mask 17, the oxygen barrier metal layer 11, the insulating adhesion layer 13, and the antioxidant are prevented. A capacitor Q is formed on the insulating layer 12. In this case, the second conductive layer 16, the ferroelectric layer 15, and the first conductive layer 14 are etched by a sputter reaction in an atmosphere containing a halogen element.
[0077]
As shown in FIG. 9A, the capacitor Q includes a lower electrode 14a made of the first conductive layer 14, a dielectric layer 15a made of the ferroelectric layer 15, and an upper electrode 16a made of the second conductive layer 16. Composed.
[0078]
Two capacitors Q are formed above one well 1a, and their lower electrodes 14a are respectively connected to second or third n-type impurity diffusion regions 5b via second or third conductive plugs 10b and 10c. , 5c.
[0079]
Even if the insulating adhesive layer 13 is etched during the formation of the capacitor Q, the oxidation-preventing insulating layer 12 below functions as an etching stopper, so that the first conductive plug 10a is not exposed.
[0080]
The hard mask 17 is removed after the pattern of the capacitor Q is formed.
[0081]
Next, in order to recover damage to the ferroelectric layer 15 due to etching, capacitor recovery annealing is performed. In this case, the recovery annealing is performed, for example, in a furnace containing oxygen at a substrate temperature of 650 ° C. for 60 minutes.
[0082]
Thus, when heat treatment such as recovery annealing is performed immediately after patterning of the ferroelectric layer 15, the heat resistance of the second and third conductive plugs 10b and 10c immediately below the lower electrode 14a is such that the oxygen barrier metal layer 11 has oxygen resistance. The oxidation resistance of the first conductive plug 10 a that is determined by the permeability and is not located immediately below the lower electrode 14 a is determined by the oxygen permeability of the insulating adhesion layer 13 and the antioxidant insulating layer 12.
[0083]
The thermal process as described above takes place when the capacitor Q is formed. However, when a silicon nitride layer is used as the insulating oxygen barrier layer 13, the first conductive layer made of tungsten has a thickness of 70 nm. The conductive plug 10a is not abnormally oxidized.
[0084]
If an iridium layer having a thickness of 200 nm exists on the second and third conductive plugs 10b and 10c made of tungsten, the second and third conductive plugs 10b and 10c are abnormal due to the oxygen annealing described above. Oxidation causes contact failure. Empirically, in order to raise the annealing temperature at 100 ° C., it is necessary to further increase the thickness of the Ir layer as the oxygen barrier metal layer 11 by 100 nm. For example, in order to make a tungsten plug that can withstand a thermal process directly under the lower electrode 14a, an Ir oxygen barrier metal layer of 300 nm or more is required. In this embodiment, since the total thickness of the Ir layer including the iridium layer constituting the oxygen barrier metal layer 11 and the iridium layer 14z constituting the first conductive layer 14 is 400 nm, the second and third Abnormal oxidation of the conductive plugs 10b and 10c is prevented.
[0085]
Next, as shown in FIG. 9B, as the capacitor protection layer 18, alumina having a thickness of 50 nm is formed on the capacitor Q and the insulating adhesion layer 13 by sputtering. The capacitor protection layer 18 protects the capacitor Q from process damage, and may be made of PZT in addition to alumina. Subsequently, the capacitor Q is annealed in an oxygen atmosphere in the furnace at 650 ° C. for 60 minutes.
[0086]
Thereafter, using a HDPCVD (High Density Plasma CVD) apparatus, a silicon oxide (SiO2) having a thickness of about 1.0 μm as the second interlayer insulating layer 19 is formed by plasma CVD. ₂ ) Is formed on the capacitor protection layer 18.
[0087]
Further, the upper surface of the second interlayer insulating layer 19 is planarized by the CMP method. In this example, the remaining thickness of the second interlayer insulating layer 19 after CMP is about 300 nm on the upper electrode 16a.
[0088]
Next, as shown in FIG. 10A, the second interlayer insulating layer 19, the capacitor protective layer 18, the insulating adhesion layer 13 and the antioxidant insulating layer 12 are etched using a resist mask (not shown). Thus, a fourth contact hole 19a is formed on the first conductive plug 10a.
[0089]
Next, as shown in FIG. 10B, a TiN layer having a thickness of 50 nm is sequentially formed as a glue layer 20a in the fourth contact hole 19a and on the second interlayer insulating layer 19 by a sputtering method. Further, a tungsten layer 20b is grown on the glue layer 20a by CVD to completely fill the fourth contact hole 19a.
[0090]
Subsequently, as shown in FIG. 11A, the tungsten layer 20 b and the glue layer 20 a are polished by the CMP method and removed from the upper surface of the second interlayer insulating layer 19. Then, the tungsten layer 20b and the glue layer 20a left in the fourth contact hole 19a are used as the fourth conductive plug 21.
[0091]
As a result, the fourth conductive plug 21 is connected to the first conductive plug 10a to form a via-to-via contact and is electrically connected to the first impurity diffusion region 5a.
[0092]
Further, the second interlayer insulating layer 19 is annealed at 350 ° C. for 120 seconds in a nitrogen plasma atmosphere.
[0093]
Next, as shown in FIG. 11B, an SiON layer is formed as an antioxidant layer 22 on the fourth conductive plug 21 and the second interlayer insulating layer 19 to a thickness of 100 nm by the CVD method.
[0094]
Subsequently, the antioxidant layer 22, the second interlayer insulating layer 19 and the capacitor protection layer 18 are patterned by photolithography to form holes 23 on the upper electrode 16a of the capacitor Q. The capacitor Q damaged by forming the holes 23 is recovered by annealing. The annealing is performed for 60 minutes at a substrate temperature of 550 ° C. in an oxygen-containing atmosphere, for example.
[0095]
Next, steps required until a structure shown in FIG.
[0096]
First, the antioxidant layer 22 formed on the second interlayer insulating layer 19 is removed by etch back. As a result, the surface of the fourth conductive plug 21 is exposed.
[0097]
Subsequently, a multilayer metal layer is formed in the hole 23 on the upper electrode 16 a of the capacitor Q and on the second interlayer insulating layer 19. As the multilayer metal layer, for example, Ti having a thickness of 60 nm, TiN having a thickness of 30 nm, Al—Cu having a thickness of 400 nm, Ti having a thickness of 5 nm, and a TiN layer having a thickness of 70 nm are sequentially formed.
[0098]
Thereafter, by patterning the multilayer metal layer, conductive pads 24a connected to the fourth conductive plug 21 and first-layer metal wirings 24b and 24c connected to the upper electrode 16a through the holes 23 are formed. .
[0099]
In order to prevent a reduction in pattern accuracy due to reflection of exposure light when patterning the multilayer metal layer, an antireflection layer (not shown) such as silicon oxynitride (SiON) is formed on the multilayer metal layer to a thickness of 30 nm. Then, after applying the resist on the antireflection layer, the resist is exposed and developed to form a resist pattern such as a wiring shape, and etching is performed using the resist pattern. The antireflection layer may be left as it is after patterning the multilayer metal layer.
[0100]
Further, a third interlayer insulating layer 25 is formed on the second interlayer insulating layer 19, the first layer metal wirings 24b and 24c, and the conductive pad 24a.
[0101]
Subsequently, the third interlayer insulating layer 25 is patterned to form a bit line contact hole 25a on the conductive pad 24a. Further, a fifth conductive plug 26 composed of a TiN layer and a W layer is formed in each of these holes 25a in order from the bottom.
[0102]
Next, a second layer metal wiring including the bit line 27 is formed on the third interlayer insulating layer 25. The bit line 27 has a multilayer metal structure, like the first-layer metal wirings 24b and 24c. Further, the bit line 27 is connected to the fifth conductive plug 26, so that the fourth conductive plug 26, the conductive pad 24a, the fourth conductive plug 21, and the first conductive plug thereunder are connected. It is electrically connected to the first n-type impurity diffusion region 5a through the plug 10a.
[0103]
Thereafter, an insulating layer or the like covering the second-layer metal wiring is formed, and finally a cover layer composed of a TEOS raw material silicon oxide layer and a silicon nitride layer is formed, but details thereof are omitted.
[0104]
FIG. 13 is a flowchart showing the steps up to the formation of the capacitor Q in the embodiment described above.
[0105]
As shown in FIG. 13, in this embodiment, instead of patterning the oxygen barrier metal layer 11 by etching as in the prior art, the insulating oxygen barrier layer 30 is patterned to form the first opening 30a ( In step P3), the oxygen barrier metal layer 11 is formed in the first opening 30a (step P4), and then the oxygen barrier metal layer 11 is patterned by performing CMP (step P5).
[0106]
Therefore, the hard mask 120 (FIG. 1 (b)) conventionally used for the oxygen barrier metal layer is not required, so the TiN layer 120a for the hard mask 120, SiO ₂ The step of forming the layer 120b (steps S2 and S3 in FIG. 4) can be omitted. Thus, in this embodiment, the total number of steps can be reduced, and the manufacturing cost of the semiconductor device can be made lower than before.
[0107]
In addition, when the oxygen barrier metal layer 11 is subjected to CMP, a film having a slower polishing rate than the antioxidant insulating layer 12, such as Al ₂ O _Three Since the layer is formed on the uppermost layer of the insulating oxygen barrier layer 30, erosion and dishing of the insulating oxygen barrier layer 30 can be reduced, and the upper surface of the oxygen barrier metal layer 11 and the insulating oxygen barrier layer 30 is configured. Can be obtained.
[0108]
Furthermore, the adhesion strength between the capacitor Q and the insulating oxygen barrier layer 30 can be increased by the insulating adhesion layer 13.
[0109]
Then, by forming the antioxidant insulating layer 12 as the lowermost layer of the insulating oxygen barrier layer 30, it is possible to prevent the underlying first conductive plug 10a from being oxidized during various annealings. .
[0110]
Further, as shown in FIG. 12, the second interlayer insulating layer 19 needs to cover the thick capacitor Q, and therefore needs to be formed thicker than a normal logic product or the like. Therefore, since the conductive pad 24a is positioned higher above the first n-type impurity diffusion region 5a by the thickness, the conductive pad 24a is connected to the first n-type impurity diffusion region 5a. If holes are formed by batch etching, the aspect ratio of the holes may increase. Such holes are difficult to etch, and it is also difficult to embed a glue film in them, and the latest equipment is required to overcome these difficulties.
[0111]
In contrast, in the present embodiment, the first contact hole 8a and the fourth contact hole 19a having a small aspect ratio are formed separately, and the conductive plugs 10a and 21 have a via-to-via contact structure. . Such a structure can be realized by using an existing semiconductor manufacturing apparatus and does not require a new apparatus, so that development costs and process costs can be reduced.
(Second Embodiment)
14 to 17 are cross-sectional views showing manufacturing steps of the semiconductor device according to the second embodiment of the present invention. In these drawings, the members already described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
[0112]
First, steps required until a structure shown in FIG.
[0113]
First, after obtaining the structure of FIG. 6B according to the first embodiment described above, a resist pattern 31 having first and second resist openings 31 a and 31 b is formed on the insulating adhesion layer 13. Next, by using the resist pattern 31 as an etching mask, the insulating adhesion layer 13 and the oxidation-preventing insulating layer 12 are patterned in the same manner as in the first embodiment, whereby openings 13a, 13b, 12a are formed in these layers. , 12b. As a result, in addition to the first opening 30a described above, the second opening 30b defined by the openings 12b and 13b is formed on the first interlayer insulating layer 8. After this patterning is completed, the resist pattern 31 is removed.
[0114]
Next, as shown in FIG. 15, an Ir layer having a thickness that completely fills the first and second openings 30 a and 30 b is formed on the insulating adhesion layer 13 by sputtering, and the Ir layer and the oxygen barrier metal layer 11 are formed. To do. The thickness of the oxygen barrier metal layer 11 is about 400 nm on the flat surface of the insulating adhesion layer 13 as in the first embodiment.
[0115]
Subsequently, as shown in FIG. 16, the oxygen barrier metal layer 11 is polished by the CMP method to be removed from the upper surface of the insulating adhesion layer 13 and left in the first and second openings 30a and 30b.
[0116]
In the present embodiment, in addition to the first openings 30a on the second and third conductive plugs 10b and 10c, the second openings 30b are also formed on the first interlayer insulating layer 8, and therefore, compared with the first embodiment. Thus, the oxygen barrier metal layer 11 remaining after the CMP is uniformly dispersed in the substrate surface, and the flatness of the polished surface can be made uniform in the substrate surface.
[0117]
Thereafter, the same process as in the first embodiment is performed, and the stack type FeRAM shown in FIG. 17 is completed. In this FeRAM, the oxygen barrier metal layer 11 in the second opening 30b is electrically isolated, and the capacitor Q is not formed thereon.
[0118]
As mentioned above, although embodiment of this invention was described in detail, this invention is not limited to the said embodiment. For example, in the above embodiment, doped silicon may be adopted as the material of the conductive plug.
[0119]
Further, although the ferroelectric material is used as the dielectric layer of the capacitor, a high dielectric material may be used. Further, in the above-described embodiment, the memory cell has been described. In addition, in the peripheral circuit or logic circuit formed on the semiconductor substrate, as described in the first embodiment, a step of forming an antioxidant insulating layer on the first conductive plug may be included. In this case, also in the peripheral circuit or the logic circuit, the structure above the impurity diffusion region is formed in the contact hole of the first interlayer insulating layer 8 in the same manner as the structure above the first n-type impurity diffusion region 5a. The conductive plug thus formed is connected to the conductive plug formed in the contact hole of the antioxidant insulating layer 12 and the second interlayer insulating layer 19. The impurity diffusion region is, for example, a source / drain region of a MOS transistor.
[0120]
In addition, IrO instead of Ir as an oxygen barrier metal layer _x Or Ru (ruthenium) may be used. Also, oxygen barrier metal layer, Ru lower layer, RuO _x You may comprise from an upper layer.
[0121]
The features of the present invention are added below.
[0122]
(Appendix 1) a semiconductor substrate;
A first impurity diffusion region and a second impurity diffusion region formed in a surface layer of the semiconductor substrate;
A first insulating layer formed above the semiconductor substrate;
A first hole and a second hole formed in the first insulating layer;
A first conductive plug formed in the first hole and electrically connected to the first impurity diffusion region;
A second conductive plug formed in the second hole and electrically connected to the second impurity diffusion region;
An anti-oxidation insulating layer and an insulating adhesion layer are sequentially stacked on the first insulating layer and the second conductive plug, and a first opening is formed on the first conductive plug, An insulating oxygen barrier layer in which a part of a side surface of the first opening is defined by the insulating adhesive layer;
An oxygen barrier metal layer formed in the first opening, having an upper surface forming a flat surface in cooperation with the upper surface of the insulating adhesion layer, and electrically connected to the first conductive plug;
A capacitor having a lower electrode formed on the oxygen barrier metal layer, a dielectric layer formed on the lower electrode, and an upper electrode formed on the dielectric layer;
A semiconductor device comprising:
[0123]
(Supplementary Note 2) The second opening is formed in the insulating oxygen barrier layer on the first insulating layer apart from the capacitor, and the oxygen barrier metal layer is also formed in the second opening. The semiconductor device according to appendix 1.
[0124]
(Supplementary note 3) The semiconductor device according to supplementary note 2, wherein the oxygen barrier metal layer in the second opening is electrically isolated.
[0125]
(Supplementary note 4) a second insulating layer covering the capacitor and the insulating oxygen barrier layer;
A third hole that penetrates the second insulating layer and the insulating oxygen barrier layer and reaches the upper surface of the second conductive plug;
A third conductive plug formed in the third hole and electrically connected to the second conductive plug;
The semiconductor device according to any one of appendices 1 to 3, further comprising:
[0126]
(Supplementary note 5) forming a first impurity diffusion region and a second impurity region in a surface layer of a semiconductor substrate;
Forming a first insulating layer above the semiconductor substrate;
Patterning the first insulating layer to form a first hole above the first impurity diffusion region and forming a second hole above the second impurity diffusion region;
A first conductive plug electrically connected to the first impurity diffusion region is formed in the first hole, and a second conductive plug electrically connected to the second impurity diffusion region is formed. Forming in the second hole;
Forming an insulating oxygen barrier layer on the first conductive plug, on the second conductive plug, and on the first insulating layer;
Forming a first opening in the insulating oxygen barrier layer on the first conductive plug;
Forming an oxygen barrier metal layer on the insulating oxygen barrier layer and in the first opening;
Polishing the oxygen barrier metal layer by a chemical mechanical polishing method and removing it from the upper surface of the insulating oxygen barrier layer while leaving it in the first opening;
Forming a first conductive layer on the oxygen barrier metal layer and the insulating oxygen barrier layer;
Forming a dielectric layer on the first conductive layer;
Forming a second conductive layer on the dielectric layer;
Patterning the second conductive layer, the dielectric layer, and the first conductive layer to form a capacitor on the oxygen barrier metal layer on the first conductive plug;
A method for manufacturing a semiconductor device, comprising:
[0127]
(Supplementary Note 6) In the step of forming the first opening in the insulating oxygen barrier layer, a second opening is formed in the insulating oxygen barrier layer away from the capacitor.
In the step of forming the oxygen barrier metal layer, the oxygen barrier metal layer is formed also in the second opening,
6. The method of manufacturing a semiconductor device according to appendix 5, wherein the oxygen barrier metal layer is left in the second opening in the step of polishing the oxygen barrier metal layer.
[0128]
(Supplementary note 7) The semiconductor device manufacturing method according to supplementary note 5 or 6, wherein the insulating oxygen barrier layer has a multi-layer structure in which the uppermost layer has the slowest polishing rate.
[0129]
(Appendix 8) The uppermost layer of the insulating oxygen barrier layer is Al. ₂ O _Three Item 8. The method for manufacturing a semiconductor device according to appendix 7, wherein the method is a layer.
[0130]
(Supplementary Note 9) A part of the capacitor is formed on the insulating oxygen barrier layer, and as an uppermost layer of the insulating oxygen barrier layer, the insulating layer increases the adhesion strength between the insulating oxygen barrier layer and the capacitor. The method for manufacturing a semiconductor device according to appendix 7, wherein a conductive adhesion layer is used.
[0131]
(Supplementary note 10) The method for manufacturing a semiconductor device according to supplementary note 9, wherein the insulating adhesion layer is a silicon oxide layer.
[0132]
(Supplementary note 11) The semiconductor according to any one of supplementary notes 7 to 10, wherein an antioxidant insulating layer that prevents oxidation of the second conductive plug is used as a lowermost layer of the insulating oxygen barrier layer. Device manufacturing method.
[0133]
(Additional remark 12) The process of forming the 2nd insulating layer which covers the said capacitor and the said insulating oxygen barrier layer,
Forming a third hole through the second insulating layer and the insulating oxygen barrier layer and reaching the upper surface of the second conductive plug;
Forming a third conductive plug electrically connected to the second conductive plug in the third hole;
The method for manufacturing a semiconductor device according to any one of appendix 5 to appendix 12, further comprising:
[0134]
(Supplementary note 13) Any one of Supplementary notes 5 to 12, characterized in that any one of an Ir layer and a Ru layer, or a laminated film of a Ru lower layer and a RuOx upper layer is used as the oxygen barrier metal layer. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.
[0135]
【The invention's effect】
As described above, according to the present invention, the insulating oxygen barrier layer is formed on the first and second conductive plugs, and the first opening is formed in the insulating oxygen barrier layer on the first conductive plug. Forming an oxygen barrier metal layer in the first opening and on the insulating oxygen barrier layer; polishing the oxygen barrier metal layer by a CMP method; leaving the insulating film in the first opening; The oxygen barrier metal layer is patterned by removing from the upper surface of the oxygen barrier layer.
[0136]
This eliminates the need for a process of forming a hard mask that has been conventionally formed for etching the oxygen barrier metal layer, thereby reducing the total number of processes and reducing the manufacturing cost of the semiconductor device.
[0137]
Further, in addition to the first opening, the second opening is formed in the insulating oxygen barrier layer, and the oxygen barrier metal layer is also formed in the second opening, so that the oxygen barrier metal layer remaining after the CMP is formed. Since it is uniformly distributed in the substrate surface, the flatness of the polished surface can be made uniform in the substrate surface.
[0138]
As the insulating oxygen barrier layer, the uppermost layer is a multi-layer structure having the slowest polishing rate, so that a flat polished surface constituted by the upper surfaces of the oxygen barrier metal layer and the insulating oxygen barrier layer. Can be obtained.
[0139]
Furthermore, as an uppermost layer of the insulating oxygen barrier layer, an insulating adhesive layer that enhances the adhesive strength between the insulating oxygen barrier layer and the capacitor is used, thereby improving the adhesion between the capacitor and the insulating oxygen barrier layer. can do.
[0140]
In addition, by using an anti-oxidation insulating layer that prevents oxidation of the second conductive plug as the lowermost layer of the insulating oxygen barrier layer, the second conductive plug is oxidized during various annealings. Can be prevented.
[0141]
In addition, according to the present invention, the second insulating layer covering the capacitor and the insulating oxygen barrier layer is formed, and penetrates through the second insulating layer and the insulating oxygen barrier layer to reach the upper surface of the second conductive plug. A third hole is formed, and a third conductive plug electrically connected to the second conductive plug is formed in the third hole.
[0142]
In this method, the holes penetrating the second insulating layer and the first insulating layer are not formed by collective etching, but are formed separately into the second hole and the third hole having a small aspect ratio. The second and third conductive plugs can be formed as desired in the second and third holes using a semiconductor manufacturing apparatus.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view (No. 1) for describing a semiconductor device manufacturing method according to a conventional example;
FIG. 2 is a cross-sectional view (No. 2) for describing a method for manufacturing a semiconductor device according to a conventional example;
FIG. 3 is a sectional view (No. 3) for explaining the semiconductor device manufacturing method according to the conventional example;
FIG. 4 is a flowchart showing a method for manufacturing a semiconductor device according to a conventional example.
FIGS. 5A and 5B are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
6A and 6B are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIGS. 7A and 7B are sectional views (No. 3) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
FIGS. 8A and 8B are sectional views (No. 4) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
FIGS. 9A and 9B are sectional views (No. 5) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
FIGS. 10A and 10B are sectional views (No. 6) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
FIGS. 11A and 11B are sectional views (No. 7) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention. FIGS.
FIG. 12 is a cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 13 is a flowchart showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 14 is a sectional view (No. 1) showing the method for manufacturing the semiconductor device according to the second embodiment of the invention.
FIG. 15 is a sectional view (No. 2) showing the method for manufacturing the semiconductor device according to the second embodiment of the invention.
FIG. 16 is a cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 17 is a cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1,101 ... Silicon substrate (semiconductor substrate) 2,102 ... Element isolation insulating layer 3, 104a ... Gate insulating layer, 4a, 4b, 104b ... Gate electrode, 5a-5c, 104c, 104d ... N-type impurity diffusion region 6, 105 ... sidewalls, 7, 106 ... cover layers, 8, 19, 25, 107 ... interlayer insulation layers, 8a-8c, 19a ... contact holes, 9a, 20a ... glue layers, 9b, 20b ... tungsten layers, 10a to 10c, 21, 26, 108, 109 ... conductive plug, 11, 110 ... oxygen barrier metal layer, 12, 111 ... antioxidation insulating layer, 13, 112 ... insulating adhesion layer, 14 ... first conductive layer, DESCRIPTION OF SYMBOLS 15 ... Ferroelectric layer, 16 ... 2nd conductive layer, 14a, 113 ... Lower electrode, 15a, 114 ... Dielectric layer, 16a, 115 ... Upper electrode, 18 ... Capacitor protective layer, 2 ... Antioxidation insulating layer, 23 ... hole, 24a ... conductive contact pad, 24b, 24c ... first layer wiring, 27 ... bit line, 30, 116 ... insulating oxygen barrier layer, 30a ... first opening , 30b ... second opening, 31 ... resist pattern, 31a ... first resist opening, 31b ... second resist opening, Q ... capacitor.

Claims (3)

半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成すると共に、前記第１絶縁層の上の前記絶縁性酸素バリア層に第２開口を形成する工程と、
前記絶縁性酸素バリア層上、前記第１開口内、及び前記第２開口内に酸素バリアメタル層を形成する工程と、
化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内と前記第２開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、
前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程とを有し、
前記第２開口が前記キャパシタから離れて形成され、
前記第２開口内に残された前記酸素バリアメタル層が電気的に孤立しており、
前記酸素バリアメタル層はイリジウムを含み、
前記第１導電層はイリジウムを含む複数の層を有する
ことを特徴とする半導体装置の製造方法。Forming a first impurity diffusion region and a second impurity region in a surface layer of a semiconductor substrate;
Forming a first insulating layer above the semiconductor substrate;
Patterning the first insulating layer to form a first hole above the first impurity diffusion region and forming a second hole above the second impurity diffusion region;
A first conductive plug electrically connected to the first impurity diffusion region is formed in the first hole, and a second conductive plug electrically connected to the second impurity diffusion region is formed. Forming in the second hole;
Forming an insulating oxygen barrier layer on the first conductive plug, on the second conductive plug, and on the first insulating layer;
Forming a first opening in the insulating oxygen barrier layer on the first conductive plug and forming a second opening in the insulating oxygen barrier layer on the first insulating layer;
Forming an oxygen barrier metal layer on the insulating oxygen barrier layer, in the first opening, and in the second opening;
Polishing the oxygen barrier metal layer by a chemical mechanical polishing method and removing it from the upper surface of the insulating oxygen barrier layer while leaving it in the first opening and the second opening;
Forming a first conductive layer on the oxygen barrier metal layer and the insulating oxygen barrier layer;
Forming a dielectric layer on the first conductive layer;
Forming a second conductive layer on the dielectric layer;
Patterning the second conductive layer, the dielectric layer, and the first conductive layer to form a capacitor on the oxygen barrier metal layer on the first conductive plug,
The second opening is formed away from the capacitor;
The oxygen barrier metal layer left in the second opening is electrically isolated ;
The oxygen barrier metal layer includes iridium;
The method for manufacturing a semiconductor device, wherein the first conductive layer has a plurality of layers containing iridium . 前記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することを特徴とする請求項１に記載の半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating oxygen barrier layer has a multi-layer structure in which the uppermost layer has the slowest polishing rate. 前記絶縁性酸素バリア層の最上層はAl₂O₃層であることを特徴とする請求項２に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2 uppermost layer of the insulating oxygen barrier layer, characterized in that an Al ₂ O ₃ layer.

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