JP4700190B2 - Image display device and driving method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、マトリクス状に配置されたスイッチング素子と画素により映像などの情報の表示を行なう画像表示装置（アクティブマトリクス型画像表示装置）、特にデジタル方式の駆動方法とその画像表示装置に関する。
【０００３】
【従来の技術】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型画像表示装置の一種であるアクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００４】
さらに、自発光型の発光素子を用いたアクティブマトリクス型画像表示装置の一種であるアクティブマトリクス型発光装置（以降、発光装置と記す）も活発に研究されている。本明細書では、発光素子としてEL素子などを示す。発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、どちらの発光を用いていても良い。
【０００５】
以下では、アクティブマトリクス型画像表示装置の代表的な例として、アクティブマトリクス型液晶表示装置を例にとって説明する。
【０００６】
アクティブマトリクス型液晶表示装置は、図４０に示すように、ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０３とを有している。ソース信号線駆動回路１０１は、クロック信号等のタイミング信号に同期して、入力された映像信号をサンプリングし各ソース信号線１０４にデータを書き込む。ゲート信号線駆動回路１０２は、クロック信号等のタイミングに同期して、ゲート信号線１０５を順次選択し、画素アレイ部１０３の各画素内にあるスイッチング素子であるＴＦＴ１０６のオン・オフを制御するようになっている。これにより、各ソース信号線１０４に書き込まれたデータが順次各画素に書き込まれることになる。
【０００７】
ソース信号線駆動回路の駆動方式としては、アナログ方式とデジタル方式があるが、高精細・高速駆動が可能なデジタル方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００８】
従来のデジタル方式のソース信号線駆動回路を図４１に示す。図４１において、２０１はシフトレジスタ部を示し、フリップフロップ回路などを含むシフトレジスタ基本回路２０２から構成される。シフトレジスタ部２０１へスタートパルスＳＰが入力されるとクロック信号ＣＬＫに同期してサンプリングパルスが順次ラッチ１回路２０３（ＬＡＴ１）へ送出される。
【０００９】
ラッチ１回路２０３（ＬＡＴ１）では、シフトレジスタ部からのサンプリングパルスに同期して、データバスラインＤＡＴＡから供給されるｎビット（ｎは自然数）のデジタル映像信号を順次記憶する。
【００１０】
一水平画素分の信号がＬＡＴ１群へ書き込まれた後、各ラッチ１回路２０３（ＬＡＴ１）に保持されている信号は、ラッチ信号バスラインＬＰから伝送されるラッチパルスに同期してラッチ２回路２０４（ＬＡＴ２）に一斉に送出され、書き込まれる。
【００１１】
デジタル映像信号がラッチ２回路２０４（ＬＡＴ２）に保持されると、再びスタートパルスＳＰが入力され、次行の画素分のデジタル映像信号がＬＡＴ１群へ新たに書き込まれる。この時、ＬＡＴ２群へは、前行の画素分のデジタル映像信号が記憶されておりＤ／Ａ変換回路２０５（デジタル／アナログ信号変換回路）によって、デジタル映像信号に対応したアナログ映像信号が各ソース信号線に書き込まれる。
【００１２】
液晶表示装置を駆動するには、信頼性向上のため1フレーム毎に極性の反転した電圧を液晶に与える、いわゆる交流駆動方法をとる。この交流駆動方法には、フリッカーの発生を防ぐために、１ゲート信号線毎にソース信号線に書き込む電圧の極性反転を行なうゲートライン反転駆動や、1ソース信号線毎に極性反転した電圧を書き込むソースライン反転駆動、そして、水平・垂直方向に１画素単位で極性の反転した電圧を書き込むドット反転駆動がある。
【００１３】
図４１では、Ｄ／Ａ変換回路２０５に供給される複数の階調電源線が２系統示されている。Vref(+)は正の極性を、Vref(-)は負の極性をそれぞれＤ／Ａ変換回路から出力するための階調電源線である。図４１に示すような接続であれば第１ソース信号線ＳＬ１には正の極性を持つ電圧が、第２ソース信号線ＳＬ２には負の極性をもつ電圧が、第３ソース信号線ＳＬ３には正の極性を持つ電圧が、第４ソース信号線ＳＬ４には負の極性を持つ電圧がそれぞれ印加される。なお、この状態で階調電源線の電源電圧を1フレーム毎に極性反転させれば、図４１に示したソース信号線駆動回路はソースライン反転駆動をおこなう。また、１ゲート信号線毎に階調電源線の電源電圧を極性反転させれば図４１に示したソース信号線駆動回路はドット反転駆動をおこなう。
【００１４】
また、図４１とは異なり、１系統の階調電源線の入力のみで、１ゲート信号線毎に階調電源線の電源電圧を極性反転させればゲートライン反転駆動となる（図示せず）。
【００１５】
【発明が解決しようとする課題】
図４１のＤ／Ａ変換回路はそれぞれソース信号線１本を駆動する。しかし、高解像度、高精細の液晶表示装置を作成する場合、大きな面積を占めるＤ／Ａ変換回路をソース信号線の本数と同数作ることは近年望まれている液晶表示装置の小型化の妨げとなっており、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法が特開平１１−１６７３７３で提案されている。
【００１６】
１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の構成例を図４２に示す。図４１と比較して判るように図４２にはパラレル／シリアル変換回路３０１（Ｐ／Ｓ変換回路）、ソース線選択回路３０２とそれらに入力される選択信号（ＳＳ）が新たに追加されている。このような回路が追加されるにもかかわらず、４本のソース信号線を１つのＤ／Ａ変換回路で駆動できれば、必要なＤ／Ａ変換回路数が１／４で済む効果は大きく、ソース信号線駆動回路の占有面積を小さくすることが可能となる。
【００１７】
さて、このような１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法であっても、上述のように液晶の交流駆動を行なう必要がある。従来の考え方からすると、個々のＤ／А変換回路は少なくとも一水平書き込み期間は常に同極性の出力をするものであった。それ故に、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法では、ゲートライン反転駆動やフレーム反転駆動が液晶の交流駆動として採用されていた。
【００１８】
ここで、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法でソースライン反転駆動やドット反転駆動を従来の考え方をもとに行なう上での問題点を、図４３を用いて説明する。図４３には、１つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合の具体例を示した。ここで、図４１と同じように隣り合うＤ／Ａ変換回路に、それらのＤ／Ａ変換回路からの出力の極性が反転するように階調電源線を接続すると、ソース信号線が4本ごとに極性反転し完全なソースライン反転駆動とはならない。同様に完全なドット反転駆動にもならない。高画質を求めるならばこれでは十分とはいえない。このように、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法やドット反転駆動方法を行なうには、新たな駆動方法を構築する必要がある。
【００１９】
そこで本発明は、その駆動方法を提供するものである。
【００２０】
【課題を解決するための手段】
本発明の第１の駆動方法は、極性の異なる出力をＤ／Ａ変換回路から得るために２系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には前記２系統の階調電源線との接続を切り替えるスイッチ（以降、接続切り替えスイッチと記す）を有し、その接続切り替えスイッチに入力される制御信号により各Ｄ／Ａ変換回路へ接続される階調電源線を切り替え、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
【００２１】
以降、本明細書では説明の便宜上、Ｄ／Ａ変換回路と接続することでプラス極性の出力が得られる階調電源線のことを「プラス極性出力用の階調電源線」、逆にマイナス極性の出力が得られる階調電源線のことを「マイナス極性出力用の階調電源線」と表現する。また、Ｄ／Ａ変換回路からプラス極性の出力が得られるように、前記Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与することを「プラス極性出力用電圧を階調電源線に供給する」と表現する。同様に、Ｄ／Ａ変換回路からマイナス極性の出力が得られるように、前記Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与することを「マイナス極性出力用電圧を階調電源線に供給する」と表現する。
【００２２】
なお、プラス極性出力用の各階調電源線とマイナス極性出力用の各階調電源線は、対応する階調電源線の電源電圧がそれぞれ極性の反転した関係にある。したがって、一方の階調電源線全ての電源電圧の極性を反転させれば、もう一方の階調電源線と全く同じ役割を担うものになる。
【００２３】
上記第１の駆動方法の構成でソースライン反転駆動を行なうには以下のようにする。あるフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。次フレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。以上のように前記接続切り替えスイッチの制御信号をコントロールすることでソースライン反転駆動が可能となる。
【００２４】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間或いは偶数番目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめることにより、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作負担の低減を同時に図ることができる。
【００２５】
また、上記第１の駆動方法の構成でドット反転駆動を行なうためには以下のようにする。あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を選択する期間はマイナス極性出力用の階調電源線をＤ／Ａ変換回路と接続する。以上のように前記接続切り替えスイッチの制御信号をコントロールすればドット反転駆動が可能となる。
【００２６】
特に、上記の駆動方法において、奇数番目のソース信号線を選択する期間と偶数番目のソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離することで、前記接続切り替えスイッチの制御信号の周期を長くすることができ、回路動作負担の低減を同時に図ることができる。
【００２７】
本発明の第２の駆動方法は、第１の方法とは異なり１系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路には直接接続され、この階調電源線の電源電圧の極性を反転させることによりソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
【００２８】
上記第２の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。あるフレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。次フレーム期間の各ゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給する。以上のように階調電源線の電源電圧の極性を反転させることでソースライン反転駆動が可能となる。
【００２９】
特に、上記の駆動方法においても、奇数番目のソース信号線を選択する期間或いは偶数番目のソース信号線を選択する期間を各ゲート信号線選択期間のある一定期間にまとめることにより、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動作負担の低減を同時に図ることができる。
【００３０】
また、上記第２の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。あるフレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、奇数番目のソース信号線を選択する期間はプラス極性出力用電圧を階調電源線に供給し、偶数番目のソース信号線を選択する期間はマイナス極性出力用電圧を階調電源線に供給する。以上のように階調電源線の電源電圧の極性を反転させることでドット反転駆動が可能となる。
【００３１】
特に、前記の駆動方法においても、奇数番目のソース信号線を選択する期間と偶数番目のソース信号線を選択する期間を各ゲート信号線選択期間の前半と後半とに分離することで、階調電源線の電源電圧の極性が反転する周期を長くすることができ、回路動作負担の低減を同時に図ることができる。
【００３２】
本発明の第３の駆動方法は、第１の方法と同様に極性の異なる出力をＤ／Ａ変換回路から得るために２系統の階調電源線がソース信号線駆動回路に供給される。ただし、各Ｄ／Ａ変換回路に接続される複数のソース信号線は奇数番目あるいは偶数番目の一方でまとめる。そして、奇数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第１系統の階調電源線を接続し、偶数番目のソース信号線に接続される各Ｄ／Ａ変換回路には第２系統の階調電源線を接続し、さらに全ての階調電源線の電源電圧の極性反転を周期的におこなうことにより、ソースライン反転駆動やドット反転駆動を行なうことを特徴とする。
【００３３】
上記第３の駆動方法の構成でソースライン反転駆動を行なうには、以下のようにする。あるフレーム期間中、第１系統の階調電源線にはプラス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用電圧を供給する。次フレーム期間中、第１系統の階調電源線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電圧を供給する。以上のように階調電源線に電源電圧を付与させることでソースライン反転駆動が可能となる。
【００３４】
また、上記第３の駆動方法の構成でドット反転駆動を行なうには、以下のようにする。あるフレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源線にはプラス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用電圧を供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電源線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電圧を供給する。さらに次フレーム期間の奇数番目のゲート信号線選択期間中、第１系統の階調電源線にはマイナス極性出力用電圧を供給し、第２系統の階調電源線にはプラス極性出力用電圧を供給する。同フレーム期間の偶数番目のゲート信号線選択期間中、第１系統の階調電源線にはプラス極性出力用電圧を供給し、第２系統の階調電源線にはマイナス極性出力用電圧を供給する。以上のように階調電源線に電源電圧を付与させることでドット反転駆動が可能となる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について，図面を参照しながら説明する。
【００３６】
[実施形態１]
本実施形態では、極性の異なる出力をＤ／Ａ変換回路から得るために独立な２系統の階調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによって各Ｄ／Ａ変換回路と２系統の階調電源線との接続を切り替えることによりソースライン反転やドット反転駆動を可能とするある一つの方法について説明する。
【００３７】
本実施形態では、１つのＤ／Ａ変換回路で偶数本のソース信号線を駆動する形態として、4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００３８】
図１には本実施形態の概略回路図が示されている。図１では、デジタル映像信号を順次サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプリングパルスによりデジタル映像信号をラッチするラッチ１回路部、そして、ラッチパルスの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチするラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。ここで、Ｄ０[4k+1]は第(4k+1)ソース信号線に対する最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ[4k+1]は同じく第(4k+1)ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を示す。以降、表記Ｄi[ｓ]は第ｓソース信号線に対する第（i＋１）ビットのデジタル映像信号を示すものとする。
【００３９】
１００ａは２系統の階調電源線Ｖref１、Ｖref２とＤ／Ａ変換回路との接続切り替えを行なう接続切り替えスイッチで、切り替え制御信号ＳＶｒによりどちらかに接続される。ここで、２系統の階調電源線のうち、Ｖref１を接続されたＤ／Ａ変換回路はプラス極性を、Ｖref２を接続されたＤ／Ａ変換回路はマイナス極性を出力するものとする。また、便宜上本明細書において、接続切り替えスイッチ１００ａ、１００ｂ（図３に示す）は、ＳＶｒがＨｉの時には下方の端子に接続し、Ｌｏの時には上方の端子に接続するものとする。なお、本発明はこの接続切り替えスイッチの回路構成に限定されるものではなく、同様な動作を行なういかなる回路に対しても適用され得る。
【００４０】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンすると第（4k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ２がオンすると第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３がオンすると第（4k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ４がオンすると第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００４１】
図１の信号動作タイミングを図２に示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデータを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図２のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。また、図２において、Ｄi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示し、上記表記Ｄi[ｓ]にあらわにゲート信号線の情報を付加したものである。（以降、表記Ｄi[s,g]は同じ意味とする）
【００４２】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって、ソースライン反転やドット反転駆動が可能であることを示す。
【００４３】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図２のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００４４】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図２のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００４５】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、２本、４本、・・・といった偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００４６】
[実施形態２]
本実施形態では、実施形態１と同じく極性の異なる出力をＤ／Ａ変換回路から得るために２系統の階調電源線がソース信号線駆動回路に供給され、接続切り替えスイッチによって各Ｄ／Ａ変換回路と２系統の階調電源線との接続を切り替える方法でソースライン反転やドット反転駆動を可能とする別の一つの方法について説明する。
【００４７】
本実施形態では、１つのＤ／Ａ変換回路で奇数本のソース信号線を駆動する形態として、３本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００４８】
図３には本実施形態の概略回路図が示されている。図３では、図１と同様、シフトレジスタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[3k+1]〜Ｄｎ[3k+1]、Ｄ０[3k+2]〜Ｄｎ[3k+2]、Ｄ０[3k+3]〜Ｄｎ[3k+3]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。
【００４９】
ここで、Ｄ／Ａ変換回路と階調電源線Ｖref１、Ｖref２との接続切り替えをおこなう接続切り替えスイッチ１００ｂの、階調電源線との接続方法が異なることに注意を要する。図３に示したように隣り合う二つの接続切り替えスイッチ１００ｂは、２系統の階調電源線Ｖref１、Ｖref２との接続が逆になっている。同じ制御信号ＳＶｒで各接続切り替えスイッチ１００ｂが制御されるので、隣り合うＤ／Ａ変換回路は同時刻では常に逆極性出力用の階調電源線と接続される。これを反映して隣り合うＤ／Ａ変換回路の出力は、同時刻では常に逆極性となる。したがって、実施形態１と異なり、１つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合でも、隣り合うソース信号線に極性の反転した電位を書き込むことが可能となる。
【００５０】
なお、上述のように隣り合う接続切り替えスイッチ１００ｂの階調電源線との接続方法を変更せずに、隣り合う接続切り替えスイッチの動作を逆にしても同じ結果を得ることができる。
【００５１】
ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第（3k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ２がオンすると第（3k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３がオンすると第（3k+3）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。
【００５２】
図３の信号動作タイミングを図４に示す。１ゲート信号線選択期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３分割し、その第１番目の期間には第（3k+1）ソース信号線のデータを出力し、第２番目の期間には第（3k+2）ソース信号線のデータを出力し、第３番目の期間には第（3k+3）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図４のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００５３】
つぎに、Ｄ／Ａ変換回路への階調電源線の切り替え制御信号ＳＶｒの入力方法によって、ソースライン反転やドット反転駆動が可能であることを示す。
【００５４】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図４のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００５５】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図４のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００５６】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合であっても、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、３本、５本、・・・といった奇数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００５７】
[実施形態３]
本実施形態では、回路構成は実施形態１と同じであるが、信号の入力方法を変えることで、階調電源線の接続切り替えスイッチを制御する制御信号の周期を長くする方法を示す。
【００５８】
この時の図１に対する動作タイミングを図５に示す。実施形態１と同じように１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間には第(4k+1)ソース信号線のデータを出力し、第２番目の期間には第(4k+3)ソース信号線のデータを出力し、第３番目の期間には第(4k+2)ソース信号線のデータを出力し、第４番目の期間には第(4k+4)ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図５のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図１において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００５９】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図２のそれらより周期が長くなっていることが分かる。
【００６０】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図５のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。図５のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図２のそれらより周期が長いことが分かる。また、図５のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６１】
以上、本実施形態により、1つのＤ／Ａ変換回路で４本のソース信号線を駆動する場合であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線を選択する制御信号の周期を長くすることが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で駆動する場合、本実施形態は実施形態１と同等になる。
【００６２】
[実施形態４]
本実施形態では、回路構成は実施形態２と同じであるが、信号の入力方法を変えることで、階調電源線の接続切り替えスイッチを制御する制御信号の周期を同等かそれ以上に長くする方法を示す。
【００６３】
この時の図３に対する動作タイミングを図６に示す。実施形態２と同じように１ゲート信号線選択期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選択期間を３分割し、その第１番目の期間には第(3k+1)ソース信号線のデータを出力し、第２番目の期間には第(3k+3)ソース信号線のデータを出力し、第３番目の期間には第(3k+2)ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図６のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００６４】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力信号を図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図４のそれらと同じ周期になっていることが分かる。
【００６５】
また、ドット反転駆動を行なう場合の制御信号ＳＶｒの入力方法を図６のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。図６のＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図４のそれらより周期が長いことが分かる。また、図６のＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の周期が一番長いことが分かる。
【００６６】
以上、本実施形態により、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合であっても、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線を選択する制御信号の周期を実施形態２と同等かそれ以上に長くすることが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、３本以上の奇数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。なお、5本以上のソース信号線を１つのＤ／Ａ変換回路で駆動する場合であれば本実施形態により、ソースライン反転駆動における階調電源線を選択する制御信号の周期を実施形態２よりも長くすることができる。
【００６７】
[実施形態５]
本実施形態では、実施形態１とは異なり１系統の階調電源線がＤ／Ａ変換回路に供給され、その階調電源線の電源電圧の極性を反転させることによりソースライン反転やドット反転駆動を可能とするある一つの方法について説明する。
【００６８】
本実施形態では、１つのＤ／Ａ変換回路で4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００６９】
図７には本実施形態の概略回路図が示されている。図７では、図１と同様、シフトレジスタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。
【００７０】
ソース線選択回路は４つのスイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンすると第（4k+1）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ２がオンすると第（4k+2）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ３がオンすると第（4k+3）番目のソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ４がオンすると第（4k+4）番目のソース信号線がＤ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオン・オフを制御する選択信号である。
【００７１】
図７の信号動作タイミングを図８に示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデータを出力し、第２番目の期間には第（4k+2）ソース信号線のデータを出力し、第３番目の期間には第（4k+3）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図８のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図７において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００７２】
つぎに、Ｄ／Ａ変換回路へ接続される階調電源線Ｖrefの電源電圧の入力方法によって、ソースライン反転やドット反転駆動が可能であることを示す。
【００７３】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給することを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｓ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００７４】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図８のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００７５】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、２本、４本、・・・といった偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００７６】
[実施形態６]
本実施形態では、回路構成は実施形態５と同じであるが、階調電源線の電源電圧の入力方法を変えることで、階調電源線の電源電圧の極性が反転する周期を長くする方法を示す。
【００７７】
この時の図７に対する動作タイミングを図９に示す。実施形態５と同じように１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号線選択期間を４分割し、その第１番目の期間には第（4k+1）ソース信号線のデータを出力し、第２番目の期間には第（4k+3）ソース信号線のデータを出力し、第３番目の期間には第（4k+2）ソース信号線のデータを出力し、第４番目の期間には第（4k+4）ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図９のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿５は図７において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００７８】
つぎに、Ｄ／Ａ変換回路への階調電源線Ｖrefの電源電圧の入力方法によって、ソースライン反転やドット反転駆動が可能であり、その電源電圧の極性が反転する周期を実施形態５より長くできることを示す。
【００７９】
ソースライン反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９のＶref（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス極性出力用電圧を階調電源線に供給することを示し、（−）はマイナス極性出力用電圧を階調電源線に供給することを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力時の次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｓ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。図９のＶref（ｓ）、Ｖref（ｓｂ）は、図８のそれらより極性を反転する周期が長くなっていることが分かる。
【００８０】
また、ドット反転駆動を行なう場合の、階調電源線Ｖrefの電源電圧の入力方法を図９のＶref（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄｂ）はＶref（ｄ）入力時の次フレーム期間での階調電源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。図９のＶref（ｄ）、Ｖref（ｄｂ）は図８のそれらより電源電圧の極性の反転する周期が長いことが分かる。また、図８のＶref（ｓ）、Ｖref（ｓｂ）に比べてもＶref（ｄ）、Ｖref（ｄｂ）の周期が一番長いことが分かる。
【００８１】
以上、本実施形態により、1つのＤ／Ａ変換回路で複数のソース信号線を駆動する場合に、ソースライン反転駆動方法やドット反転駆動方法を行ない、さらに階調電源線の電源電圧の極性が反転する周期を長くすることが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、４本以上の偶数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。なお、２本のソース信号線を１つのＤ／Ａ変換回路で駆動する場合、本実施形態は実施形態５と同等になる。
【００８２】
[実施形態７]
本実施形態では、実施形態１と同様に極性の異なる出力をＤ／Ａ変換回路から得るために独立な２系統の階調電源線がソース信号線駆動回路に供給されるが、各Ｄ／Ａ変換回路が駆動するソース信号線を奇数番目か或いは偶数番目かを区別し、奇数番目のソース信号線を駆動する各Ｄ／Ａ変換回路には第１系統の階調電源線を接続し、偶数番目のソース信号線を駆動する各Ｄ／Ａ変換回路には第２系統の階調電源線を接続し、さらに階調電源線の極性を変えることによりソースライン反転やドット反転駆動を可能とするある一つの方法について説明する。
【００８３】
本実施形態では、１つのＤ／Ａ変換回路で２本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００８４】
図１０には本実施形態の概略回路図が示されている。図１０では、図１と同様、シフトレジスタ部、ラッチ１回路部、ラッチ２回路部は省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、或いはＤ０[4k＋2]〜Ｄｎ[4k＋2]、Ｄ０[4k＋4]〜Ｄｎ[4k＋4]（kは０以上の整数））を各ビットでまとめシリアルデータに変換する。
【００８５】
ここで、各パラレル／シリアル変換回路に入力されるデジタル映像信号は、奇数番目のソース信号線、或いは偶数番目のソース信号線のどちらか一方である。これを反映して、各Ｄ／Ａ変換回路に入力されるデジタル映像信号も奇数番目のソース信号線、或いは偶数番目のソース信号線のどちらか一方である。
【００８６】
奇数番目のソース信号線のデジタル映像信号が入力される各Ｄ／Ａ変換回路には、第１系統の階調電源線Ｖref１が接続され、偶数番目のソース信号線のデジタル映像信号が入力される各Ｄ／Ａ変換回路には第２系統の階調電源線Ｖref２が接続される。
【００８７】
ソース線選択回路は２つのスイッチｓｗ１、ｓｗ２から成り、ｓｗ１がオンすると第（4k+1）番目と第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ２がオンすると第（4k+3）番目と第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ２はそれぞれｓｗ１〜ｓｗ２のオン・オフを制御する選択信号である。
【００８８】
図１０の信号動作タイミングを図１１に示す。１ゲート信号線選択期間を２つに分割し、第１番目の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選択信号（ＳＳ１〜ＳＳ２）と同期させ、ゲート信号線選択期間を２分割し、その第１番目の期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信号線のデータを出力し、第２番目の期間には第(4k+3)ソース信号線或いは第(4k+4)ソース信号線のデータを出力するようにＰ／Ｓ変換回路に入力される選択信号により制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図１１のＤ０＿1〜Ｄｎ＿1、Ｄ０＿２〜Ｄｎ＿２に示した。ここで、Ｄi＿1は図１０において左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データであり、Ｄi＿２は図１０において右のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データである。
【００８９】
ソースライン反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統の階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｓ）、Ｖref2（ｓ）およびＶref1（ｓｂ）、Ｖref2（ｓｂ）に示す。図中（＋）はプラス極性出力用電圧を該当階調電源線に供給することを示し、（−）はマイナス極性出力用電圧を該当階調電源線に供給することを示す。また、Ｖref1（ｓｂ）はＶref1（ｓ）入力時の次フレーム期間での第１系統の階調電源線Ｖref1の電源電圧の入力方法を示し、Ｖref1（ｓ）とは反転関係にある。同様に、Ｖref2（ｓｂ）はＶref2（ｓ）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入力方法を示し、Ｖref2（ｓ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ａ）のようになる。
【００９０】
また、ドット反転駆動を行なう場合の、第１系統の階調電源線Ｖref1および第２系統の階調電源線Ｖref2の電源電圧の入力方法を図１１のＶref1（ｄ）、Ｖref2（ｄ）およびＶref1（ｄｂ）、Ｖref2（ｄｂ）に示す。また、Ｖref1（ｄｂ）はＶref1（ｄ）入力時の次フレーム期間での第１系統の階調電源線Ｖref1の電源電圧の入力方法を示し、Ｖref1（ｄ）とは反転関係にある。同様に、Ｖref2（ｄｂ）はＶref2（ｄ）入力時の次フレーム期間での第２系統の階調電源線Ｖref2の電源電圧の入力方法を示し、Ｖref2（ｄ）とは反転関係にある。この結果、各画素に書き込まれる極性は図１２ｂ）のようになる。
【００９１】
以上、本実施形態により、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合に、ソースライン反転駆動方法やドット反転駆動方法を行なうことが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、任意の本数のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００９２】
以上、全ての実施形態では、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）を用いていたが、本発明はこの有無に限定されない。すなわち、本発明はＤ／Ａ変換回路に１水平書き込み期間、複数のソース信号線のデジタル映像信号をシリアル入力するいかなる方法に対しても適用され得る。
【００９３】
【実施例】
ここで、本発明の実施例について、図面を参照しながら説明する。ただし、本発明は、以下の実施例に限定されるわけではない。
【００９４】
［実施例１］
本実施例では、実施形態１の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとって説明する。
【００９５】
アクティブマトリクス型液晶表示装置は図４０に示したように、ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２と、マトリクス状に配置された画素アレイ部１０３から構成されている。
【００９６】
実施形態１に対応するソース信号線駆動回路の回路構成例を図１３に示す。また、説明の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合について説明する。
【００９７】
図１３を参照する。シフトレジスタ部は、フリップフロップ回路ＦＦ、ＮＡＮＤ回路、およびインバータを有し、クロック信号ＣＬＫ、前記クロック信号ＣＬＫの反転クロック信号ＣＬＫｂおよびスタートパルスＳＰが入力される。図１４（Ａ）に示すように、フリップフロップ回路ＦＦはクロックドインバータ、インバータで構成されている。
【００９８】
スタートパルスＳＰが入力されると、クロック信号ＣＬＫ、ＣＬＫｂに同期してサンプリングパルスが順次シフトしていく。
【００９９】
記憶回路であるラッチ１部とラッチ２部は、基本ラッチ回路ＬＡＴから構成されている。基本ラッチ回路を図１４（Ｂ）に示す。基本ラッチ回路ＬＡＴはクロックドインバータとインバータで構成されている。ラッチ１部へは３ビットのデジタル映像信号（Ｄ０、Ｄ１、Ｄ２）が入力され、シフトレジスタ部からのサンプリングパルスによって、デジタル映像信号をラッチする。ラッチ２部は、水平帰線期間に入力されるラッチパルスＬＰによって、ラッチ１部に保持されていたデジタル映像信号を一斉にラッチすると同時に下流の回路に情報を伝達する。この時、ラッチ２部には１水平書き込み期間データが保持される。
【０１００】
なお、図１４（Ａ）および（Ｂ）において、各クロックドインバータのＰチャネル型クロック入力端子の接続が省略されているが、実際はＮチャネル型クロック入力端子に入力されているクロック信号の反転信号が入力される。また、本実施例ではフリップフロップ回路ＦＦと基本ラッチ回路ＬＡＴは同じ回路構成をしているが、異なる回路構成であってもよい。
【０１０１】
パラレル／シリアル変換回路（図１３ではＰ／Ｓ変換回路Ａとした）へは、３ビットデータ×４（４本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１〜ＳＳ４が外部から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変換回路ＡはＮＡＮＤ回路から構成されている。
【０１０２】
図１７に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａに注目した信号動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ２のデジタル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第４期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号をＤ／Ａ変換回路に出力する。この様子を、図１７のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したようにＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１０３】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変換回路Ａでも並行に行われる。
【０１０４】
Ｄ／Ａ変換回路の回路構成例を図１６に示す。図１６は抵抗ストリング型のＤ／Ａ変換回路であり、ある電圧範囲の出力を得るためには２本の階調電源線を供給する必要がある。図１６では、これらをＶref＿Ｌ、Ｖref＿Ｈと示した。これらの階調電源電圧を抵抗で分割し、３ビットの入力デジタル映像信号に対応した電圧値を出力する。
【０１０５】
実施形態１に従い、独立な２系統の階調電源線をソース信号線駆動回路に供給するので全部で４本の階調電源線が必要となる。図１３では、これらを第１系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１０６】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイッチＳＷの回路構成例を図１４（Ｃ）に示す。図１３の接続例であれば、制御信号ＳＶｒがＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続し、ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続する。
【０１０７】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続される。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。ソース線選択回路Ａは４つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反転信号が入力される。図１７の信号動作タイミングに従えば、１ゲート信号線選択期間を４つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。次の、第３番目の期間にはスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。最後の第４番目の期間にスイッチｓｗ４をオンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１０８】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きにより順次各画素に書き込まれることになる。
【０１０９】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｓ）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１１０】
あるフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目と第３番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線とＤ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓ））
【０１１１】
次のフレーム期間中においては、１ゲート信号線選択期間を４つに分割した、第１番目と第３番目の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線とＤ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓｂ））
【０１１２】
本実施例では、第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ−１Ｖ、−５Ｖとする。これは、Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプラス極性の出力をし、第２系統の階調電源線と接続すればマイナス極性の出力をすることを意味する。
【０１１３】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１１４】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１７のＳＶｒ（ｄ）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲート信号線選択期間の制御信号ＳＶｒは、直前のゲート信号線選択期間の制御信号を反転したものである。
【０１１５】
このようにして、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１１６】
なお、本実施例においてＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信号ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１１７】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【０１１８】
［実施例２］
本実施例では、実施形態２の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとって説明する。また、以下では実施例１と同様にソース信号線駆動回路に焦点を当て説明する。
【０１１９】
実施形態２に対応するソース信号線駆動回路の回路構成例を図１８に示す。また、説明の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で３本のソース信号線を駆動する場合について説明する。
【０１２０】
図１８を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１と同じである。
【０１２１】
パラレル／シリアル変換回路（図１８ではＰ／Ｓ変換回路Ｂとした）へは、３ビットデータ×３（３本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１〜ＳＳ３が外部から入力される。図２３（Ａ）に示すように、Ｐ／Ｓ変換回路ＢはＮＡＮＤ回路から構成されている。
【０１２２】
図１９に、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂに注目した信号動作タイミングを示す。１ゲート信号線選択期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第３番目の期間は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力する。この様子を、図１９のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。ここで、Ｄi＿1は、今注目している第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂの第（i＋１）ビット目の出力データである。また、前述したようにＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１２３】
同様な動作は他のソース信号線（ＳＬ４〜ＳＬ６、ＳＬ７〜ＳＬ９、・・・）に関わるＰ／Ｓ変換回路Ｂでも並行に行われる。
【０１２４】
Ｄ／Ａ変換回路は実施例１と同じ図１６で示すものとする。
【０１２５】
実施形態２においても、独立な２系統の階調電源線をソース信号線駆動回路に供給するので全部で４本の階調電源線が必要となる。図１８でも、これらを第１系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１２６】
上記の２系統の階調電源線とＤ／Ａ変換回路との接続切り替えをおこなう接続切り替えスイッチＳＷの回路構成も実施例１と同じであり、図１４（Ｃ）に示される。ただし、階調電源線との接続方法が異なる。すなわち、隣り合う接続切り替えスイッチＳＷは、第１系統と第２系統の階調電源線との接続が交互に入れ替わっている。図１８の接続例であれば、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）に関わる接続切り替えスイッチＳＷは、制御信号ＳＶｒがＨｉの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続する。一方、隣の第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）に関わる接続切り替えスイッチＳＷは、制御信号ＳＶｒがＨｉの時は第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶｒがＬｏの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続する。
【０１２７】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｂを経由して適切なソース信号線に接続される。ソース線選択回路Ｂの回路構成例を図２３（Ｂ）に示す。ソース線選択回路Ｂは３つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ３とそれらの反転信号が入力される。図１９の信号動作タイミングに従えば、１ゲート信号線選択期間を３つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ２をオンし第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の、第３番目の期間にはスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
【０１２８】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きにより順次各画素に書き込まれることになる。
【０１２９】
ソースライン反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｓ）とＳＶｒ（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｓ）の反転信号でもある。
【０１３０】
あるフレーム期間中において、１ゲート信号線選択期間を３つに分割した、第１番目と第３番目の期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９のＳＶｒ（ｓ））
【０１３１】
次のフレーム期間中においては、１ゲート信号線選択期間を３つに分割した、第１番目と第３番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。逆に、１ゲート信号線選択期間を３つに分割した、第２番目の期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳＷは、第１系統の階調電源線と該当するＤ／Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換回路とを接続する。（図１９のＳＶｒ（ｓｂ））
【０１３２】
本実施例では、実施例１と同様に第１系統の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ−１Ｖ、−５Ｖとする。これにより、Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプラス極性の出力をし、第２系統の階調電源線と接続すればマイナス極性の出力をすることになる。
【０１３３】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１３４】
また、ドット反転駆動を行なう場合の、制御信号ＳＶｒの入力例を図１９のＳＶｒ（ｄ）とＳＶｒ（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲート信号線選択期間の制御信号は、直前のゲート信号線選択期間の制御信号を反転したものである。
【０１３５】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１３６】
なお、本実施例においてもＰ／Ｓ変換回路Ｂとソース線選択回路Ｂに入力される選択信号ＳＳ１〜ＳＳ３は同一であったが、それぞれ別系統としてもよい。
【０１３７】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【０１３８】
［実施例３］
本実施例では、実施形態３の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとり簡単に説明する。
【０１３９】
実施形態３に対応するソース信号線駆動回路の回路構成例は実施例１と同じであり図１３で示される。実施例１と異なるのは、選択信号ＳＳ１〜ＳＳ４と制御信号ＳＶｒの入力方法である。図５で示したような選択信号ＳＳ１〜ＳＳ４を入力し、制御信号ＳＶｒは、ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すればよい。
【０１４０】
［実施例４］
本実施例では、実施形態４の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとり簡単に説明する。
【０１４１】
実施形態４に対応するソース信号線駆動回路の回路構成例は実施例２と同じであり図１８で示される。実施例２と異なるのは、選択信号ＳＳ１〜ＳＳ３と制御信号ＳＶｒの入力方法である。図６で示したような選択信号ＳＳ１〜ＳＳ３を入力し、制御信号ＳＶｒは、ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すればよい。
【０１４２】
［実施例５］
本実施例では、実施形態６の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとって説明する。また、以下においても実施例１〜４と同様にソース信号線駆動回路に焦点を当て説明する。
【０１４３】
実施形態６に対応するソース信号線駆動回路の回路構成例を図２０に示す。また、説明の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で4本のソース信号線を駆動する場合について説明する。
【０１４４】
図２０を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜４と同じである。
【０１４５】
パラレル／シリアル変換回路Ａ（Ｐ／Ｓ変換回路Ａ）へは、３ビットデータ×４（４本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１〜ＳＳ４が外部から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変換回路はＮＡＮＤ回路から構成されている。これは、実施例１で用いたものと同じ回路である。
【０１４６】
図２１に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号動作タイミングを示す。１ゲート信号線選択期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレベルにし、第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出力する。第２番目の期間は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ２をＨｉレベルにし、第２ソース信号線ＳＬ２のデジタル映像信号をＤ／Ａ変換回路に出力する。最後の第４番目の期間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４のデジタル映像信号をＤ／Ａ変換回路に出力する。この様子を、図２１のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示した。ここで、Ｄi＿1は、今注目している第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａの第（i＋１）ビット目の出力データである。また、前述したようにＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１４７】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変換回路Ａでも並行に行われる。
【０１４８】
Ｄ／Ａ変換回路は図１６で示した実施例１〜４と同じものとする。Ｄ／Ａ変換回路へは、１系統の階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本と、Ｐ／Ｓ変換回路Ａから３ビットのデジタル映像信号が入力される。
【０１４９】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ａを経由して適切なソース信号線に接続される。ソース線選択回路Ａの回路構成例を図１５（Ｂ）に示す。これも実施例１で用いたものと同じ回路ある。ソース線選択回路Ａは４つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反転信号が入力される。図２１の信号動作タイミングに従えば、１ゲート信号線選択期間を４つに分割した、第１番目の期間にはスイッチｓｗ１をオンし第１ソース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目の期間にはスイッチｓｗ３をオンし第３ソース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。次の、第３番目の期間にはスイッチｓｗ２をオンし第２ソース信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の第４番目の期間にスイッチｓｗ４をオンし第４ソース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１５０】
このような書き込みは他のソース信号線に対しても並行しておこなわれる。そして、各ソース信号線に書き込まれたデータは、ゲート信号線駆動回路と画素ＴＦＴとの働きにより順次各画素に書き込まれることになる。
【０１５１】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入力例を図２１（Ａ）と（Ｂ）に示す。ここで図２１（Ｂ）は、図２１（Ａ）で示す階調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示し、図２１（Ａ）とは反転関係にある。
【０１５２】
なお、本実施例では、階調電源線の電圧値として、Ｖref＿Ｌは−１、＋１Ｖをとり、Ｖref＿Ｈは−５、＋５Ｖをとるものとした。階調電源線の電圧値の組み合わせが｛Ｖref＿Ｌ＝−１Ｖ、Ｖref＿Ｈ＝−５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖのマイナス極性であり、｛Ｖref＿Ｌ＝＋１Ｖ、Ｖref＿Ｈ＝＋５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜４と異なり、階調電源線の電源電圧の極性が１水平書き込み期間内で反転する。
【０１５３】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１５４】
また、ドット反転駆動を行なう場合の、階調電源線線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入力例も図２１（Ｃ）と（Ｄ）に示す。図２１（Ｄ）は、図２１（Ｃ）で示す階調電源線入力時の次フレーム期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示し、図２１（Ｃ）とは反転関係にある。
【０１５５】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１５６】
なお、本実施例においてもＰ／Ｓ変換回路Ａとソース線選択回路Ａに入力される選択信号ＳＳ１〜ＳＳ４は同一であったが、それぞれ別系統としてもよい。
【０１５７】
また、本実施例においてソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【０１５８】
［実施例６］
本実施例では、実施形態５の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとり簡単に説明する。
【０１５９】
実施形態５に対応するソース信号線駆動回路の回路構成例は実施例５と同じであり図２０で示される。実施例５と異なるのは、選択信号ＳＳ１〜ＳＳ４と階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧の入力方法である。図８で示したような選択信号ＳＳ１〜ＳＳ４を入力し、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈは、ソースライン反転駆動をおこなう場合はＶref（ｓ）、Ｖref（ｓｂ）、ドット反転駆動をおこなう場合はＶref（ｄ）、Ｖref（ｄｂ）で示される極性になるように入力すればよい。
【０１６０】
この場合、階調電源線の電源電圧の極性を反転する周期が実施例５で示されるものより短くなる。
【０１６１】
［実施例７］
本実施例では、実施形態７の具体的な実施例としてアクティブマトリクス型液晶表示装置を例にとって説明する。また、以下においても実施例１〜６と同様にソース信号線駆動回路に焦点を当て説明する。
【０１６２】
実施形態７に対応するソース信号線駆動回路の回路構成例を図２２に示す。また、説明の便宜上、入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変換回路で２本のソース信号線を駆動する場合について説明する。
【０１６３】
図２２を参照する。シフトレジスタ部、ラッチ１部、ラッチ２部は実施例１〜６と同じである。
【０１６４】
パラレル／シリアル変換回路（図２２ではＰ／Ｓ変換回路Ｃとした）へは、３ビットデータ×２（２本のソース信号線分）のラッチ２部に記憶されているデジタル映像信号と、選択信号ＳＳ１、ＳＳ２が外部から入力される。ここで、ラッチ２部から入力されるデジタル映像信号は第２、第３ソース信号線に関するデータ、第６、第７ソース信号線に関するデータ、一般に第（４ｋ＋２）、第（４ｋ＋３）ソース信号線に関するデータ（ｋは０以上の整数）が入れ替わってＰ／Ｓ変換回路Ｃに入力される。これにより、各Ｐ／Ｓ変換回路Ｃは、奇数番目のソース信号線、或いは偶数番目のソース信号線に関するデータ情報のみを各Ｄ／Ａ変換回路に出力することになる。これを反映して、各Ｄ／Ａ変換回路は、奇数番目、或いは偶数番目のどちらか一方のソース信号線を駆動する。そのため、図２２で示されるように、ソース線選択回路の出力のうち、上述したＰ／Ｓ変換回路Ｃに入力する際にデータを入れ替えたものに関してもう一度入れ替えて、適切なソース信号線にデータを書き込めるようにする。
【０１６５】
なお、Ｐ／Ｓ変換回路Ｃは、図２３（Ｃ）に示すようにＮＡＮＤ回路から構成されている。
【０１６６】
図２４に、第１〜第４ソース信号線（ＳＬ１〜ＳＬ４）を駆動する部分に注目して信号動作タイミングを示す。この４本のソース信号線を駆動する部分には、図２２で示すように、Ｐ／Ｓ変換回路Ｃ、Ｄ／Ａ変換回路、ソース線選択回路Ｃがそれぞれ２つ存在する。これらを区別するために以下では、一方を左側のＰ／Ｓ変換回路Ｃ、他方を右側のＰ／Ｓ変換回路Ｃ、などと記す。左側の・・・といえば、図２２中で最も左に位置する該当する回路である。
【０１６７】
１ゲート信号線選択期間を２つに分割した、第１番目の期間においては、ＳＳ１をＨｉレベルにし、左側のＰ／Ｓ変換回路Ｃは第１ソース信号線ＳＬ１のデジタル映像信号を左側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第２ソース信号線ＳＬ２のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。第２番目の期間においては、ＳＳ２をＨｉレベルにし、左側のＰ／Ｓ変換回路Ｃは第３ソース信号線ＳＬ３のデジタル映像信号を左側のＤ／Ａ変換回路に出力する。この時、右側のＰ／Ｓ変換回路Ｃは第４ソース信号線ＳＬ４のデジタル映像信号を右側のＤ／Ａ変換回路に出力する。左側のＰ／Ｓ変換回路Ｃの出力を図２４のＤ０＿1、Ｄ１＿1、Ｄ２＿1に、右側のＰ／Ｓ変換回路Ｃの出力を図２４のＤ０＿２、Ｄ１＿２、Ｄ２＿２に示した。前述したようにＤi[s,g]は第s列第g行の画素に対する第（i＋１）番目のビットデータを示している。
【０１６８】
同様な動作は他のソース信号線（ＳＬ５〜ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変換回路Ｃでも並行に行われる。
【０１６９】
Ｄ／Ａ変換回路は図１６で示されている実施例１〜６と同じものを用いる。図２２に示すように、奇数番目のソース信号線を駆動するＤ／Ａ変換回路は、第１系統の階調電源線であるＶref１＿ＬとＶref１＿Ｈが接続され、偶数番目のソース信号線を駆動するＤ／Ａ変換回路は、第２系統の階調電源線であるＶref２＿ＬとＶref２＿Ｈが接続される。
【０１７０】
Ｄ／Ａ変換回路の出力は、ソース線選択回路Ｃを経由して適切なソース信号線に接続される。ソース線選択回路Ｃの回路構成例を図２３（Ｄ）に示す。ソース線選択回路Ｃは２つのトランスファゲート（スイッチ）からなり、各ゲートへ選択信号ＳＳ１、ＳＳ２とそれらの反転信号が入力される。図２４の信号動作タイミングに従えば、１ゲート信号線選択期間を２つに分割した、第１番目の期間にはスイッチｓｗ１をオンし、左側のソース線選択回路Ｃは第１ソース信号線ＳＬ１へ左側のＤ／Ａ変換回路の出力を書きこむ。この時、右側のソース線選択回路Ｃは第２ソース信号線ＳＬ２へ右側のＤ／Ａ変換回路の出力を書きこむ。１ゲート信号線選択期間を２つに分割した、第２番目の期間にはスイッチｓｗ２をオンし、左側のソース線選択回路Ｃは第３ソース信号線ＳＬ３へ左側のＤ／Ａ変換回路の出力を書きこむ。この時、右側のソース線選択回路Ｃは第４ソース信号線ＳＬ４へ右側のＤ／Ａ変換回路の出力を書きこむ。このような書き込みは他のソース信号線に対しても並行しておこなわれる。
【０１７１】
ソースライン反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ａ）と（Ｂ）に示す。ここで図２４（Ｂ）は、図２４（Ａ）で示す階調電源線入力時の次フレーム期間での階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し、図２４（Ａ）とは反転関係にある。
【０１７２】
なお、本実施例では、階調電源線の電圧値として、Ｖref１＿ＬとＶref２＿Ｌは−１、＋１Ｖをとり、Ｖref１＿ＨとＶref２＿Ｈは−５、＋５Ｖをとるものとした。階調電源線の電圧値の組み合わせが｛Ｖrefｘ＿Ｌ＝−１Ｖ、Ｖrefｘ＿Ｈ＝−５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖのマイナス極性であり、｛Ｖrefｘ＿Ｌ＝＋１Ｖ、Ｖrefｘ＿Ｈ＝＋５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変換回路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとることになる。実施例１〜６と異なり、ソースライン反転の場合、階調電源線の電源電圧の極性は１フレーム期間中一定である。
【０１７３】
以上の方法により、図１２（Ａ）で示されるソースライン反転駆動が可能となる。
【０１７４】
また、ドット反転駆動を行なう場合の、階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの４本の電源電圧の入力例を図２４（Ｃ）と（Ｄ）に示す。図２４（Ｄ）は、図２４（Ｃ）で示す階調電源線入力時の次フレーム期間での階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電源電圧を示し、図２４（Ｃ）とは反転関係にある。１ゲート信号線選択期間ごとに階調電源線の電源電圧の極性反転が行われている。
【０１７５】
こうすることで、図１２（Ｂ）で示されるドット反転駆動が可能となる。
【０１７６】
なお、本実施例においてもＰ／Ｓ変換回路Ｃとソース線選択回路Ｃに入力される選択信号ＳＳ１、ＳＳ２は同一であったが、それぞれ別系統としてもよい。
【０１７７】
また、本実施例においてもソース信号線駆動回路に供給される回路駆動電源は１系統を仮定したが、２系統以上とし必要な部分にレベルシフタ回路を挿入してもよい。
【０１７８】
[実施例８]
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【０１７９】
図２５（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１８０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図２５（Ａ））。
【０１８１】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理をおこない、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図２５（Ｂ））。
【０１８２】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図２５（Ｃ））。
【０１８３】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００５〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図２５（Ｄ））。その後、レジストマスク６００９を除去する。
【０１８４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図２６（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【０１８５】
次に、マスク層６００８をフッ酸などにより除去した後、図２５（Ｄ）と図２６（Ａ）で添加した不純物元素を活性化させる工程を行なう。活性化は、５００〜６００℃の窒素雰囲気中で１〜４時間の熱処理や、レーザー活性化の方法により行なうことができる。また、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【０１８６】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図２６（Ｂ））
【０１８７】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【０１８８】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図２６（Ｃ））。
【０１８９】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図２６（Ｄ））。
【０１９０】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。その後、レジストマスク６０３３を除去する。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）と表す（図２７（Ａ））。
【０１９１】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法でおこない、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す（図２７（Ｂ））。
【０１９２】
不純物領域６０３９〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図２７（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１９３】
レジストマスク６０３５〜６０３７を除去した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図２６（Ａ）および図２７（Ａ）と図２７（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図２７（Ｃ））
【０１９４】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行なうことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行なうものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極であるＴａのピーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある。
【０１９５】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理をおこない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）をおこなっても良い。
【０１９６】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図２７（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた（図２７（Ｄ））。
【０１９７】
活性化および水素化の工程が終了したら、ゲート配線（ゲート信号線）とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図２８（Ａ））
【０１９８】
そして、ゲート電極に接続するゲート配線（ゲート信号線）を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線（ゲート信号線）６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線（ゲート信号線）を形成することができた。
【０１９９】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線（ソース信号線）６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０２００】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行なうとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図２８（Ｃ））
【０２０１】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図２９）
【０２０２】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０２０３】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図２９では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０２０４】
以上のように本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、画像表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０２０５】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０２０６】
図３０を参照する。図２９の状態のアクティブマトリクス基板に配向膜６２０１を形成する。本実施例では、配向膜６２０１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６２０２、遮光膜６２０３、透明導電膜からなる対向電極６２０４、配向膜６２０５とで構成される。
【０２０７】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０２０８】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６２０６を注入し、封止剤（図示せず）によって完全に封止する。よって、図３０に示すような透過型液晶表示装置が完成する。
【０２０９】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０２１０】
また、上記の行程により作成される表示装置は透過型の液晶表示装置であるが、本発明は反射型の液晶表示装置に対しても適用され得る。
【０２１１】
また、液晶材料の代わりに発光材料を用いた自発光型の表示装置である発光装置に対しても本発明は適用され得る。
【０２１２】
［実施例９］
本実施例では、実施例１〜７で説明したアクティブマトリクス型液晶表示装置の代わりに発光装置に適用した場合の作製例について説明する。
【０２１３】
図３１（Ａ）は本発明を適用した発光装置の上面図であり、図３１（Ｂ）は図３１（Ａ）に示したＡ−Ａ‘で切断した発光装置の断面図である。図３１（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０１３はゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材４６００、シーリング材（ハウジング材ともいう）４１００、密封材（第２のシーリング材）４１０１が設けられている。
【０２１５】
また、図３１（Ｂ）に示すように、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１６】
公知の作製方法を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１７】
次に、発光層４０２９を形成する。発光層４０２９は公知の発光材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、発光材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１８】
本実施例では、シャドーマスクを用いて蒸着法により発光層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の発光装置とすることもできる。
【０２１９】
発光層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０と発光層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で発光層４０２９と陰極４０３０を連続成膜するか、発光層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２０】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には発光層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２２１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２２】
このようにして形成された発光素子の表面を覆って、パッシベーション膜４６０３、充填材４６０４、カバー材４６００が形成される。
【０２２３】
さらに、発光素子部を囲むようにして、カバー材４６００と基板４０１０の内側にシーリング材４１００が設けられ、さらにシーリング材４１００の外側には密封材（第２のシーリング材）４１０１が形成される。
【０２２４】
このとき、この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２２５】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２６】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２７】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２８】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０２２９】
また、配線４０１６はシーリング材４１００および密封材４１０１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４１００および密封材４１０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２３０】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにシーリング材４１００を取り付けているが、カバー材４６００及びシーリング材４１００を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びシーリング材４１００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２３１】
［実施例１０］
本実施例では、本発明を用いて実施例９とは異なる形態の発光装置を作製した例について、図３２（Ａ）、３２（Ｂ）を用いて説明する。図３１（Ａ）、３１（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２３２】
図３２（Ａ）は本実施例の発光装置の上面図であり、図３２（Ａ）をＡ-Ａ'で切断した断面図を図３２（Ｂ）に示す。
【０２３３】
実施例９に従って、発光素子の表面を覆ってパッシベーション膜４６０３までを形成する。
【０２３４】
さらに、発光素子を覆うようにして充填材４６０４を設ける。この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２３５】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２３６】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２３７】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２３８】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０２３９】
次に、充填材４６０４を用いてカバー材４６００を接着した後、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付ける。フレーム材４６０１はシーリング材（接着剤として機能する）４６０２によって接着される。このとき、シーリング材４６０２としては、光硬化性樹脂を用いるのが好ましいが、発光層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４６０２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４６０２の内部に乾燥剤を添加してあっても良い。
【０２４０】
また、配線４０１６はシーリング材４６０２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４６０２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２４１】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付けているが、カバー材４６００及びフレーム材４６０１を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びフレーム材４６０１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２４２】
［実施例１１］
ここで発光装置における画素部のさらに詳細な断面構造を図３３に、上面構造を図３４（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、図３４（Ａ）及び図３４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２４３】
図３３において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２４４】
また、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のソース配線（ソース信号線）は３４である。そして、スイッチング用ＴＦＴ４５０２のドレイン配線である３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ４５０２のゲート電極３９a、３９bを電気的に接続するゲート配線（ゲート信号線）である。
【０２４５】
電流制御用ＴＦＴ４５０３は発光素子を流れる電流量を制御する素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０２４６】
また、本実施例では電流制御用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２４７】
また、図３４（Ａ）に示すように、電流制御用ＴＦＴ４５０３のゲート電極３７となる配線３６は４５０４で示される領域で絶縁膜を介して、電流制御用ＴＦＴ４５０３のドレイン配線４０と電気的に接続された電源供給線４５０６と重なる。このとき、４５０４で示される領域ではコンデンサが形成され、電流制御用ＴＦＴ４５０３のゲート電極３７にかかる電圧を保持するための保持容量として機能する。保持容量４５０４は、電源供給線４５０６と電気的に接続された半導体膜４５０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び配線３６との間で形成される。また、配線３６、第１層間絶縁膜と同一の層（図示せず）及び電源供給線４５０６で形成される容量も保持容量として用いることが可能である。なお、電流制御用ＴＦＴのドレインは電源供給線（電源線）４５０６に接続され、常に一定の電圧が加えられている。
【０２４８】
スイッチング用ＴＦＴ４５０２及び電流制御用ＴＦＴ４５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２４９】
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、電流制御用ＴＦＴ４５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２５０】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお図３４（Ａ）では、保持容量４５０４の位置を明確にするために一部バンクを省略しており、バンク４４a、４４bしか図示していないが、電源供給線４５０６とソース配線（ソース信号線）３４を一部覆うように電源供給線４５０６とソース配線（ソース信号線）３４の間に設けられている。また、ここでは二画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２５１】
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２５２】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２５３】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２５４】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０２５５】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２５６】
陽極４７まで形成された時点で発光素子４５０５が完成する。なお、ここでいう発光素子４５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図３４（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２５７】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【０２５８】
以上のように本発明の発光装置は図３３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
【０２５９】
［実施例１２］
本実施例では、実施例１１に示した画素部において、発光素子４５０５の構造を反転させた構造について説明する。説明には図３５を用いる。なお、図３３の構造と異なる点は発光素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２６０】
図３５において、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。
【０２６１】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２６２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうして発光素子４７０１が形成される。
【０２６３】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２６４】
［実施例１３］
本実施例では、図３４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３６（Ａ）〜（Ｃ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線（ソース信号線）、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４８０６、４８０８は電源供給線、４８０７は発光素子とする。
【０２６５】
図３６（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６６】
また、図３６（Ｂ）は、電源供給線４８０８をゲート配線（ゲート信号線）４８０３と平行に設けた場合の例である。なお、図３６（Ｂ）では電源供給線４８０８とゲート配線（ゲート信号線）４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８０８とゲート配線（ゲート信号線）４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６７】
また、図３６（Ｃ）は、図３６（Ｂ）の構造と同様に電源供給線４８０８をゲート配線（ゲート信号線）４８０３と平行に設け、さらに、二つの画素を電源供給線４８０８に対し線対称となるように形成する点に特徴がある。また、電源供給線４８０８をゲート配線（ゲート信号線）４８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６８】
［実施例１４］
実施例１１に示した図３４（Ａ）、３４（Ｂ）では電流制御用ＴＦＴ４５０３のゲートにかかる電圧を保持するために保持容量４５０４を設ける構造としているが、保持容量４５０４を省略することも可能である。実施例１１の場合、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量を保持容量４５０４の代わりとして積極的に用いる点に特徴がある。
【０２６９】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２７０】
また、実施例１３に示した図３６（Ａ），（Ｂ），（Ｃ）の構造においても同様に、保持容量４８０５を省略することは可能である。
【０２７１】
[実施例１５]
本実施例では、本発明の駆動方法を用いたアクティブマトリクス型液晶表示装置或いは発光装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図３７〜図３９に示す。ただし、アクティブマトリクス型液晶表示装置については、図３７、図３８、図３９が適用され、発光装置については、図３７、図３８が適用される。
【０２７２】
図３７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４に適用することができる
【０２７３】
図３７（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２に適用することができる。
【０２７４】
図３７（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することができる。
【０２７５】
図３７（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に適用することができる。
【０２７６】
図３７（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０３に適用することができる。
【０２７７】
図３７（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２に適用することができる。
【０２７８】
図３８（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用することができる。
【０２７９】
図３８（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部９７０２に適用することができる。
【０２８０】
図３８（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２に適用することができる。
【０２８１】
図３８（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０２８２】
図３９（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０２８３】
図３９（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０２８４】
なお、図３９（Ｃ）は、図３９（Ａ）及び図３９（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、これに限定されず、例えば単板式であってもよい。また、図３９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０８に適用することができる。
【０２８５】
また、図３９（Ｄ）は、図３９（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図３９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８６】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の電子機器に適用することが可能である。
【０２８７】
【発明の効果】
本発明の駆動方法によると、１つのＤ／Ａ変換回路で複数のソース信号線を駆動する方法において、ソースライン反転駆動やドット反転駆動を可能にすることができる。また、実施形態３、４、６のように階調電源線の切り替え制御信号或いは階調電源線の電源電圧の入力方法を工夫することで前記制御信号或いは階調電源線の電源電圧の極性を反転する周期を長くし回路への負担を低減することができる。
【０２８８】
特に，実施形態３、４、６で見られるように、一般的に高画質が期待されるドット反転駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転する周期が、ソースライン反転駆動におけるそれらと同等かそれ以上に長くできる利点は大きい。最も効果的には、ドット反転駆動における前記制御信号或いは階調電源線の電源電圧の極性を反転する周期を、ゲートライン反転駆動方法と同じ周期まで長くすることができる。別の言い方をすれば、通常のゲートライン反転駆動方法と同周期でドット反転駆動を可能にすることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態１と実施形態３による駆動回路の概略図である。
【図２】 図１の実施形態１による動作タイミングの一例である。
【図３】 本発明の実施形態２と実施形態４による駆動回路の概略図である。
【図４】 図３の実施形態２による動作タイミングの一例である。
【図５】 図１の実施形態３による動作タイミングの一例である。
【図６】 図３の実施形態４による動作タイミングの一例である。
【図７】 本発明の実施形態５と実施形態６による駆動回路の概略図である。
【図８】 図７の実施形態５による動作タイミングの一例である。
【図９】 図７の実施形態６による動作タイミングの一例である。
【図１０】 本発明の実施形態７による駆動回路の概略図である。
【図１１】 図１０の実施形態７による動作タイミングの一例である。
【図１２】 ソースライン反転駆動とドット反転駆動時の各画素の極性をあらわす図である。
【図１３】 実施例１によるソース信号線駆動回路の概略図である。
【図１４】 図１３における、フリップフロップ回路ＦＦ：（Ａ）、基本ラッチ回路ＬＡＴ：（Ｂ）、階調電源線とＤ／Ａ変換回路との接続切り替えをする接続切り替えスイッチＳＷ：（Ｃ）を示す図である。
【図１５】 図１３における、Ｐ／Ｓ変換回路Ａ：（Ａ）、ソース線選択回路Ａ：（Ｂ）を示す図である。
【図１６】 Ｄ／Ａ変換回路図である。
【図１７】 実施例１による動作タイミングの一例である。
【図１８】 実施例２によるソース信号線駆動回路の概略図である。
【図１９】 実施例２による動作タイミングの一例である。
【図２０】 実施例５によるソース信号線駆動回路の概略図である。
【図２１】 実施例５による動作タイミングの一例である。
【図２２】 実施例７によるソース信号線駆動回路の概略図である。
【図２３】 図１８における、Ｐ／Ｓ変換回路Ｂ：（Ａ）、ソース線選択回路Ｂ：（Ｂ）、図２２における、Ｐ／Ｓ変換回路Ｃ：（Ｃ）、ソース線選択回路Ｃ：（Ｄ）を示す図である。
【図２４】 実施例７による動作タイミングの一例である。
【図２５】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２６】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２７】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２８】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図２９】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３０】 実施例１〜７によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図３１】 実施例１〜７による発光装置の作製例を示す図である。
【図３２】 実施例１〜７による発光装置の作製例を示す図である。
【図３３】 実施例１〜７による発光装置の作製例を示す図である。
【図３４】 実施例１〜７による発光装置の作製例を示す図である。
【図３５】 実施例１〜７による発光装置の作製例を示す図である。
【図３６】 実施例１〜７による発光装置の作製例を示す図である。
【図３７】 画像表示装置の一例を示す図である。
【図３８】 画像表示装置の一例を示す図である。
【図３９】 投影型液晶表示装置の構成を示す図である。
【図４０】 アクティブマトリクス型液晶表示装置の概略図である。
【図４１】 従来のデジタル方式のソース信号線駆動回路の概略図である。
【図４２】 １つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【図４３】 図４１に従って階調電源線をＤ／Ａ変換回路へ接続した場合で、かつ、１つのＤ／Ａ変換回路で４本のソース信号線を駆動するソース信号線駆動回路の概略図である。
【符号の説明】
１００ 階調電源線接続切り替えスイッチ
１０１ ソース信号線駆動回路
１０２ ゲート信号線駆動回路
１０３ 画素アレイ部
１０４ 各ソース信号線
１０５ 各ゲート信号線
１０６ 各画素のスイッチング素子であるＴＦＴ
２０１ シフトレジスタ部
２０２ シフトレジスタ基本回路
２０３ ラッチ１回路
２０４ ラッチ２回路
２０５ Ｄ／Ａ変換回路
３０１ パラレル／シリアル変換回路
３０２ ソース線選択回路[0001]
BACKGROUND OF THE INVENTION
[0002]
The present invention relates to an image display apparatus (active matrix image display apparatus) that displays information such as video by switching elements and pixels arranged in a matrix, and more particularly to a digital driving method and the image display apparatus.
[0003]
[Prior art]
Recently, a technique for manufacturing a semiconductor device in which a semiconductor thin film is formed on an inexpensive glass substrate, for example, a thin film transistor (TFT) has been rapidly developed. This is because the demand for an active matrix liquid crystal display device, which is a kind of active matrix image display device, has increased.
[0004]
In addition, active matrix light-emitting devices (hereinafter referred to as light-emitting devices), which are a kind of active matrix image display devices using self-light-emitting light-emitting elements, have been actively researched. In this specification, an EL element or the like is shown as a light-emitting element. The light-emitting element includes a layer containing an organic compound (hereinafter referred to as an organic compound layer) from which luminescence (Electro Luminescence) generated by applying an electric field is obtained, an anode layer, and a cathode layer. Luminescence in organic compounds includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. May be.
[0005]
Hereinafter, an active matrix liquid crystal display device will be described as an example as a typical example of an active matrix image display device.
[0006]
As shown in FIG. 40, the active matrix liquid crystal display device includes a source signal line drive circuit 101, a gate signal line drive circuit 102, and a pixel array unit 103 arranged in a matrix. The source signal line driver circuit 101 samples an input video signal in synchronization with a timing signal such as a clock signal and writes data to each source signal line 104. The gate signal line driver circuit 102 sequentially selects the gate signal lines 105 in synchronization with the timing of the clock signal or the like, and controls on / off of the TFTs 106 that are switching elements in each pixel of the pixel array unit 103. It has become. As a result, data written to each source signal line 104 is sequentially written to each pixel.
[0007]
There are an analog method and a digital method as a driving method of the source signal line driver circuit, and a digital active matrix liquid crystal display device capable of high-definition and high-speed driving has been attracting attention.
[0008]
A conventional digital source signal line driving circuit is shown in FIG. In FIG. 41, reference numeral 201 denotes a shift register unit, which is composed of a shift register basic circuit 202 including a flip-flop circuit and the like. When the start pulse SP is input to the shift register unit 201, sampling pulses are sequentially sent to the latch 1 circuit 203 (LAT1) in synchronization with the clock signal CLK.
[0009]
The latch 1 circuit 203 (LAT1) sequentially stores n-bit (n is a natural number) digital video signals supplied from the data bus line DATA in synchronization with the sampling pulse from the shift register unit.
[0010]
After a signal for one horizontal pixel is written to the LAT1 group, the signal held in each latch 1 circuit 203 (LAT1) is latched in synchronization with the latch pulse transmitted from the latch signal bus line LP. (LAT2) is sent all at once and written.
[0011]
When the digital video signal is held in the latch 2 circuit 204 (LAT2), the start pulse SP is input again, and the digital video signal for the pixel in the next row is newly written into the LAT1 group. At this time, the LAT2 group stores digital video signals for the pixels in the previous row, and the D / A conversion circuit 205 (digital / analog signal conversion circuit) converts an analog video signal corresponding to the digital video signal to each source. It is written to the signal line.
[0012]
In order to drive the liquid crystal display device, a so-called AC driving method is applied in which a voltage whose polarity is inverted every frame is applied to the liquid crystal in order to improve reliability. In this AC driving method, in order to prevent the occurrence of flicker, gate line inversion driving for inverting the polarity of the voltage written to the source signal line for each gate signal line, or source for writing the voltage with the polarity inverted for each source signal line There are line inversion driving and dot inversion driving for writing a voltage whose polarity is inverted in units of one pixel in the horizontal and vertical directions.
[0013]
In FIG. 41, two systems of a plurality of gradation power supply lines supplied to the D / A conversion circuit 205 are shown. Vref (+) is a gradation power supply line for outputting a positive polarity and Vref (−) is a negative polarity for outputting from a D / A conversion circuit. 41, the first source signal line SL1 has a positive polarity voltage, the second source signal line SL2 has a negative polarity voltage, and the third source signal line SL3 has a negative polarity. A voltage having a positive polarity is applied to the fourth source signal line SL4, and a voltage having a negative polarity is applied to the fourth source signal line SL4. Note that if the polarity of the power supply voltage of the gradation power supply line is inverted every frame in this state, the source signal line driving circuit shown in FIG. 41 performs source line inversion driving. If the polarity of the power supply voltage of the gradation power supply line is inverted for each gate signal line, the source signal line driving circuit shown in FIG. 41 performs dot inversion driving.
[0014]
Unlike FIG. 41, gate line inversion drive is performed if the polarity of the power supply voltage of the grayscale power supply line is inverted for each gate signal line only by inputting one system of grayscale power supply line (not shown). .
[0015]
[Problems to be solved by the invention]
Each of the D / A conversion circuits in FIG. 41 drives one source signal line. However, when creating a high-resolution, high-definition liquid crystal display device, making the same number of D / A conversion circuits occupying a large area as the number of source signal lines is an obstacle to miniaturization of the liquid crystal display device which has been desired in recent years. Japanese Patent Laid-Open No. 11-167373 proposes a method of driving a plurality of source signal lines with a single D / A conversion circuit.
[0016]
FIG. 42 shows a configuration example of a source signal line driver circuit that drives four source signal lines with one D / A conversion circuit. 42, a parallel / serial conversion circuit 301 (P / S conversion circuit), a source line selection circuit 302, and a selection signal (SS) input thereto are newly added to FIG. . Despite the addition of such a circuit, if the four source signal lines can be driven by one D / A converter circuit, the effect of reducing the number of necessary D / A converter circuits to ¼ is great. The area occupied by the signal line driver circuit can be reduced.
[0017]
Even in the method of driving a plurality of source signal lines with such a single D / A conversion circuit, it is necessary to perform AC driving of the liquid crystal as described above. According to the conventional concept, each D / А conversion circuit always outputs the same polarity for at least one horizontal writing period. Therefore, in the method of driving a plurality of source signal lines with one D / A conversion circuit, gate line inversion driving and frame inversion driving are employed as AC driving of liquid crystal.
[0018]
Here, a problem in performing source line inversion driving and dot inversion driving based on the conventional concept by a method of driving a plurality of source signal lines with one D / A conversion circuit will be described with reference to FIG. explain. FIG. 43 shows a specific example in which four source signal lines are driven by one D / A conversion circuit. Here, when the grayscale power supply lines are connected to adjacent D / A conversion circuits so that the polarities of the outputs from those D / A conversion circuits are inverted as in FIG. 41, every four source signal lines are provided. The polarity is reversed to complete source line inversion driving. Similarly, it is not perfect dot inversion driving. This is not enough if you want high image quality. As described above, when a plurality of source signal lines are driven by one D / A conversion circuit, it is necessary to construct a new driving method in order to perform the source line inversion driving method and the dot inversion driving method.
[0019]
Accordingly, the present invention provides a driving method thereof.
[0020]
[Means for Solving the Problems]
In the first driving method of the present invention, in order to obtain outputs with different polarities from the D / A converter circuit, two systems of gradation power supply lines are supplied to the source signal line driver circuit, A gradation power supply having a switch (hereinafter referred to as a connection changeover switch) for switching connection between two systems of gradation power supply lines and connected to each D / A conversion circuit by a control signal input to the connection changeover switch It is characterized by switching lines and performing source line inversion driving and dot inversion driving.
[0021]
Hereinafter, for convenience of explanation in this specification, a gradation power supply line that can be output with a positive polarity by being connected to a D / A conversion circuit is referred to as “a gradation power supply line for a positive polarity output”, and conversely a negative polarity. A gray scale power supply line that can obtain the output of is expressed as a "tone power supply line for negative polarity output". In addition, a voltage is applied to each gradation power line connected to the D / A conversion circuit so that a positive polarity output can be obtained from the D / A conversion circuit. To supply. " Similarly, a voltage is applied to each gradation power line connected to the D / A conversion circuit so that a negative polarity output can be obtained from the D / A conversion circuit. "Supply to the line."
[0022]
Each gradation power supply line for positive polarity output and each gradation power supply line for negative polarity output have a relationship in which the power supply voltage of the corresponding gradation power supply line is inverted in polarity. Therefore, if the polarity of the power supply voltage of all the gradation power supply lines is reversed, the same role as that of the other gradation power supply line is assumed.
[0023]
To perform source line inversion driving with the configuration of the first driving method, the following is performed. During each gate signal line selection period of a certain frame period, the odd-numbered source signal line is selected by connecting the gradation power supply line for positive polarity output to the D / A converter circuit and selecting the even-numbered source signal line. During this period, the gradation power supply line for negative polarity output is connected to the D / A conversion circuit. During each gate signal line selection period in the next frame period, during the period for selecting the odd-numbered source signal line, the gradation power supply line for negative polarity output is connected to the D / A conversion circuit, and the even-numbered source signal line is selected. During this period, the positive polarity output gradation power supply line is connected to the D / A conversion circuit. As described above, the source line inversion drive can be performed by controlling the control signal of the connection changeover switch.
[0024]
In particular, in the above driving method, by combining the period for selecting the odd-numbered source signal lines or the period for selecting the even-numbered source signal lines into a certain period of each gate signal line selection period, The cycle of the control signal can be lengthened, and the circuit operation burden can be reduced at the same time.
[0025]
In order to perform dot inversion driving with the configuration of the first driving method, the following is performed. During an odd-numbered gate signal line selection period of a certain frame period, a positive polarity output grayscale power supply line is connected to the D / A conversion circuit during an odd-numbered source signal line selection period, and an even-numbered source signal line During the period for selecting the negative polarity output gradation power supply line is connected to the D / A conversion circuit. During the even-numbered gate signal line selection period of the same frame period, the gradation power supply line for negative polarity output is connected to the D / A conversion circuit during the period of selecting the odd-numbered source signal line, and the even-numbered source signal line During the period for selecting, the gradation power supply line for positive polarity output is connected to the D / A conversion circuit. Further, during the odd-numbered gate signal line selection period of the next frame period, the gradation power supply line for negative polarity output is connected to the D / A conversion circuit during the period for selecting the odd-numbered source signal line, and the even-numbered source signal In the period for selecting the line, the gradation power supply line for positive polarity output is connected to the D / A conversion circuit. During the even-numbered gate signal line selection period in the same frame period, the odd-numbered source signal line is selected by connecting the gradation power supply line for positive polarity output to the D / A conversion circuit, and the even-numbered source signal line. During the period for selecting the negative polarity output gradation power supply line is connected to the D / A conversion circuit. As described above, dot inversion driving can be performed by controlling the control signal of the connection changeover switch.
[0026]
In particular, in the above driving method, the connection switching is performed by separating the period for selecting the odd-numbered source signal lines and the period for selecting the even-numbered source signal lines into the first half and the second half of each gate signal line selection period. The cycle of the control signal of the switch can be lengthened, and the circuit operation burden can be reduced at the same time.
[0027]
In the second driving method of the present invention, unlike the first method, one gray scale power supply line is supplied to the source signal line drive circuit and directly connected to each D / A conversion circuit. Source line inversion driving and dot inversion driving are performed by inverting the polarity of the power supply voltage of the line.
[0028]
In order to perform source line inversion driving with the configuration of the second driving method, the following is performed. During each gate signal line selection period of a certain frame period, the positive polarity output voltage is supplied to the gradation power supply line during the period when the odd-numbered source signal line is selected, and negative polarity during the period when the even-numbered source signal line is selected. An output voltage is supplied to the gradation power supply line. During each gate signal line selection period of the next frame period, the negative polarity output voltage is supplied to the gradation power supply line during the period for selecting the odd-numbered source signal line, and the positive polarity for the period for selecting the even-numbered source signal line. An output voltage is supplied to the gradation power supply line. As described above, the source line inversion drive can be performed by inverting the polarity of the power supply voltage of the gradation power supply line.
[0029]
In particular, even in the above driving method, the gradation power supply line can be obtained by combining the period for selecting the odd-numbered source signal lines or the period for selecting the even-numbered source signal lines into a certain period of each gate signal line selection period. The cycle in which the polarity of the power supply voltage is inverted can be lengthened, and the circuit operation burden can be reduced at the same time.
[0030]
Further, in order to perform dot inversion driving with the configuration of the second driving method, the following is performed. During an odd-numbered gate signal line selection period of a certain frame period, a period for selecting an odd-numbered source signal line supplies a positive polarity output voltage to the gradation power supply line, and a period for selecting an even-numbered source signal line A negative polarity output voltage is supplied to the gradation power supply line. During the even-numbered gate signal line selection period of the same frame period, the period for selecting the odd-numbered source signal line supplies the negative polarity output voltage to the gradation power supply line, and the period for selecting the even-numbered source signal line A positive polarity output voltage is supplied to the gradation power supply line. Further, during the odd-numbered gate signal line selection period of the next frame period, the period for selecting the odd-numbered source signal line is the period for supplying the negative polarity output voltage to the gradation power supply line and selecting the even-numbered source signal line. Supplies a positive polarity output voltage to the gradation power supply line. During the even-numbered gate signal line selection period of the same frame period, the period for selecting the odd-numbered source signal line supplies the positive polarity output voltage to the gradation power supply line, and the period for selecting the even-numbered source signal line A negative polarity output voltage is supplied to the gradation power supply line. As described above, it is possible to perform dot inversion driving by inverting the polarity of the power supply voltage of the gradation power supply line.
[0031]
In particular, also in the driving method described above, the period for selecting the odd-numbered source signal lines and the period for selecting the even-numbered source signal lines are separated into the first half and the second half of each gate signal line selection period, so The cycle in which the polarity of the power supply voltage of the power supply line is reversed can be lengthened, and the circuit operation burden can be reduced at the same time.
[0032]
In the third driving method of the present invention, two gray scale power supply lines are supplied to the source signal line driving circuit in order to obtain outputs with different polarities from the D / A conversion circuit as in the first method. However, a plurality of source signal lines connected to each D / A conversion circuit are grouped together as either odd-numbered or even-numbered. The first system gradation power supply line is connected to each D / A conversion circuit connected to the odd-numbered source signal line, and each D / A conversion circuit connected to the even-numbered source signal line is connected to each D / A conversion circuit. A source line inversion drive and a dot inversion drive are performed by connecting the second-level gradation power supply line and periodically reversing the polarity of the power supply voltage of all the gradation power supply lines.
[0033]
In order to perform source line inversion driving with the configuration of the third driving method, the following is performed. During a certain frame period, a positive polarity output voltage is supplied to the first system gradation power supply line, and a negative polarity output voltage is supplied to the second system gradation power supply line. During the next frame period, a negative polarity output voltage is supplied to the first system gradation power supply line, and a positive polarity output voltage is supplied to the second system gradation power supply line. As described above, the source line inversion drive can be performed by applying the power supply voltage to the gradation power supply line.
[0034]
Further, in order to perform dot inversion driving with the configuration of the third driving method, the following is performed. During the odd-numbered gate signal line selection period of a frame period, a positive polarity output voltage is supplied to the first system gradation power supply line, and a negative polarity output voltage is supplied to the second system gradation power supply line. To do. During the even-numbered gate signal line selection period in the same frame period, a negative polarity output voltage is supplied to the first system gradation power supply line, and a positive polarity output voltage is supplied to the second system gradation power supply line. To do. Further, during the odd-numbered gate signal line selection period of the next frame period, a negative polarity output voltage is supplied to the first system gradation power supply line, and a positive polarity output voltage is applied to the second system gradation power supply line. Supply. During the even-numbered gate signal line selection period in the same frame period, a positive polarity output voltage is supplied to the first system gradation power supply line, and a negative polarity output voltage is supplied to the second system gradation power supply line. To do. As described above, dot inversion driving can be performed by applying a power supply voltage to the gradation power supply line.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0036]
[Embodiment 1]
In this embodiment, in order to obtain outputs with different polarities from the D / A conversion circuit, two independent grayscale power supply lines are supplied to the source signal line drive circuit, and each D / A conversion circuit and 2 are connected by a connection changeover switch. One method for enabling source line inversion and dot inversion driving by switching the connection to the system gradation power supply line will be described.
[0037]
In the present embodiment, as an embodiment in which an even number of source signal lines are driven by one D / A conversion circuit, four source signal lines are driven and (n + 1) -bit (n is an integer of 0 or more) digital video signal. A case corresponding to an input will be described as an example.
[0038]
FIG. 1 shows a schematic circuit diagram of this embodiment. In FIG. 1, a shift register unit that generates sampling pulses for sequentially sampling digital video signals, a latch 1 circuit unit that latches digital video signals by the sampling pulses, and a latch 1 circuit unit that receives latch pulses. The latch 2 circuit portion that latches the stored digital video signals all at once is omitted. The parallel / serial conversion circuit (P / S conversion circuit) outputs parallel output data (D0 [4k + 1] to Dn [4k + 1], D0 [4k + 2] to Dn [4k + 2]) of the two latch circuits. , D0 [4k + 3] to Dn [4k + 3] and D0 [4k + 4] to Dn [4k + 4] (k is an integer equal to or greater than 0)) are converted into serial data. Here, D0 [4k + 1] represents the digital video signal of the least significant (first) bit (LSB) for the (4k + 1) th source signal line, and Dn [4k + 1] is also the (4k + 1) th. ) A digital video signal of the most significant ((n + 1)) th bit (MSB) with respect to the source signal line. Hereinafter, the notation Di [s] represents the (i + 1) -th bit digital video signal for the s-th source signal line.
[0039]
Reference numeral 100a denotes a connection changeover switch for switching the connection between the two systems of gradation power supply lines Vref1 and Vref2 and the D / A conversion circuit, which is connected to either one by a changeover control signal SVr. Here, it is assumed that the D / A conversion circuit connected to Vref1 outputs a positive polarity and the D / A conversion circuit connected to Vref2 outputs a negative polarity among the two systems of gradation power supply lines. For convenience, in this specification, the connection changeover switches 100a and 100b (shown in FIG. 3) are connected to the lower terminal when SVr is Hi, and are connected to the upper terminal when SVr is Lo. The present invention is not limited to the circuit configuration of the connection changeover switch, and can be applied to any circuit that performs the same operation.
[0040]
The source line selection circuit includes four switches sw1, sw2, sw3, and sw4. When sw1 is turned on, the (4k + 1) th source signal line is connected to the output of each D / A conversion circuit, and when sw2 is turned on. The (4k + 2) th source signal line is connected to the output of each D / A converter circuit. When sw3 is turned on, the (4k + 3) th source signal line is connected to the output of each D / A converter circuit. When sw4 is turned on, the (4k + 4) th source signal line is connected to the output of each D / A conversion circuit. SS1 to SS4 are selection signals for controlling on / off of sw1 to sw4, respectively.
[0041]
The signal operation timing of FIG. 1 is shown in FIG. One gate signal line selection period is divided into four, SS1 is set to Hi level and sw1 is turned on in the first period, SS2 is set to Hi level and sw2 is turned on in the second period, and the third period Fig. 5 shows an operation of setting SS3 to Hi level and turning on sw3, and setting SS4 to Hi level and turning on sw4 in the fourth period. The output of each bit data of each P / S conversion circuit is synchronized with the above selection signals (SS1 to SS4), the gate signal line selection period is divided into four, and the first (4k) +1) The source signal line data is output, the (4k + 2) source signal line data is output during the second period, and the (4k + 3) source signal line is output during the third period. Is controlled by the selection signal SS input to the P / S conversion circuit so that the data of the (4k + 4) th source signal line is output in the fourth period. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_5 to Dn_5 in FIG. Here, Di_1 is output data of the (i + 1) th bit of the left P / S conversion circuit in FIG. 1, and Di_5 is output data of the (i + 1) th bit of the right P / S conversion circuit in FIG. It is. In FIG. 2, Di [s, g] indicates the (i + 1) -th bit data for the pixel in the s-th column and the g-th row, and the gate signal line information is added to the notation Di [s]. Is. (Hereafter, the notation Di [s, g] has the same meaning)
[0042]
Next, it is shown that source line inversion and dot inversion driving can be performed by the method of inputting the gradation power supply line switching control signal SVr to the D / A conversion circuit.
[0043]
The input signal of the control signal SVr when performing source line inversion driving is indicated by SVr (s) and SVr (sb) in FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is an inverted signal of SVr (s). As a result, the polarity written in each pixel is as shown in FIG.
[0044]
Further, the method of inputting the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) in FIG. Here, SVr (db) represents the control signal SVr in the next frame period when SVr (d) is input, and is an inverted signal of SVr (d). As a result, the polarity written to each pixel is as shown in FIG.
[0045]
As described above, according to this embodiment, even when four source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method can be performed. In this embodiment, the case where four source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and two, four lines are used. The present invention can also be applied to a case where an even number of source signal lines such as... Are driven by one D / A conversion circuit.
[0046]
[Embodiment 2]
In this embodiment, in order to obtain an output having a different polarity from the D / A converter circuit as in the first embodiment, two gradation power supply lines are supplied to the source signal line drive circuit, and each D / A conversion is performed by the connection switch. Another method for enabling source line inversion and dot inversion driving by switching the connection between a circuit and two gradation power supply lines will be described.
[0047]
In the present embodiment, an odd number of source signal lines are driven by one D / A conversion circuit, and three source signal lines are driven, and (n + 1) -bit (n is an integer of 0 or more) digital video signal. A case corresponding to an input will be described as an example.
[0048]
FIG. 3 shows a schematic circuit diagram of the present embodiment. In FIG. 3, the shift register unit, the latch 1 circuit unit, and the latch 2 circuit unit are omitted as in FIG. The parallel / serial conversion circuit (P / S conversion circuit) outputs parallel output data (D0 [3k + 1] to Dn [3k + 1], D0 [3k + 2] to Dn [3k + 2] of the two latch circuits. , D0 [3k + 3] to Dn [3k + 3] (k is an integer equal to or larger than 0)) are converted into serial data by each bit.
[0049]
Here, it should be noted that the connection switching switch 100b for switching the connection between the D / A conversion circuit and the gradation power supply lines Vref1 and Vref2 has a different connection method to the gradation power supply line. As shown in FIG. 3, the two adjacent connection changeover switches 100b are reversely connected to the two gradation power supply lines Vref1 and Vref2. Since each connection changeover switch 100b is controlled by the same control signal SVr, adjacent D / A conversion circuits are always connected to the gradation power supply line for reverse polarity output at the same time. Reflecting this, the outputs of adjacent D / A conversion circuits always have opposite polarities at the same time. Therefore, unlike the first embodiment, even when three source signal lines are driven by one D / A conversion circuit, it is possible to write a potential whose polarity is inverted to adjacent source signal lines.
[0050]
Note that the same result can be obtained even if the operation of the adjacent connection changeover switch is reversed without changing the connection method of the adjacent connection changeover switch 100b with the gradation power supply line as described above.
[0051]
The source line selection circuit includes three switches sw1, sw2, and sw3. When sw1 is turned on, the (3k + 1) th source signal line is connected to the output of each D / A conversion circuit, and when sw2 is turned on, The 3k + 2) th source signal line is connected to the output of each D / A conversion circuit. When sw3 is turned on, the (3k + 3) th source signal line is connected to the output of each D / A conversion circuit. . SS1 to SS3 are selection signals for controlling on / off of sw1 to sw3, respectively.
[0052]
The signal operation timing of FIG. 3 is shown in FIG. One gate signal line selection period is divided into three, SS1 is set to Hi level and sw1 is turned on in the first period, SS2 is set to Hi level and sw2 is turned on in the second period, and the third period Shows the operation of setting SS3 to Hi level and turning on sw3. The output of each bit data of each P / S conversion circuit is synchronized with the selection signal (SS1 to SS3), the gate signal line selection period is divided into three, and the first (3k) +1) The source signal line data is output, the (3k + 2) source signal line data is output in the second period, and the (3k + 3) source signal line is output in the third period. Is controlled by the selection signal SS input to the P / S conversion circuit. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_4 to Dn_4 in FIG. Here, Di_1 is the (i + 1) th bit output data of the left P / S conversion circuit in FIG. 3, and Di_4 is the (i + 1) th bit output data of the right P / S conversion circuit in FIG. It is.
[0053]
Next, it is shown that source line inversion and dot inversion driving can be performed by the method of inputting the gradation power supply line switching control signal SVr to the D / A conversion circuit.
[0054]
The input signal of the control signal SVr when performing source line inversion driving is indicated by SVr (s) and SVr (sb) in FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is an inverted signal of SVr (s). As a result, the polarity written in each pixel is as shown in FIG.
[0055]
In addition, the method of inputting the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) in FIG. Here, SVr (db) represents the control signal SVr in the next frame period when SVr (d) is input, and is an inverted signal of SVr (d). As a result, the polarity written to each pixel is as shown in FIG.
[0056]
As described above, according to this embodiment, even when three source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method can be performed. In this embodiment, the case where three source signal lines are driven by one D / A conversion circuit is described as an example, but the present invention is not limited to this, and three, five lines are used. ,... Can also be applied to driving an odd number of source signal lines with one D / A conversion circuit.
[0057]
[Embodiment 3]
In this embodiment, although the circuit configuration is the same as that of the first embodiment, a method of extending the period of the control signal for controlling the connection changeover switch of the gradation power supply line by changing the signal input method is shown.
[0058]
The operation timing for FIG. 1 at this time is shown in FIG. As in the first embodiment, one gate signal line selection period is divided into four, SS1 is set to Hi level and sw1 is turned on in the first period, SS3 is set to Hi level and sw3 is turned on in the second period. In the third period, SS2 is set to Hi level and sw2 is turned on, and in the fourth period, SS4 is set to Hi level and sw4 is turned on. The output of each bit data of each P / S conversion circuit is synchronized with the selection signal (SS1 to SS4), the gate signal line selection period is divided into four, and the (4k) in the first period. +1) The source signal line data is output, the (4k + 3) source signal line data is output in the second period, and the (4k + 2) source signal line is output in the third period. Is controlled by the selection signal SS input to the P / S conversion circuit so that the data of the (4k + 4) th source signal line is output in the fourth period. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_5 to Dn_5 in FIG. Here, Di_1 is output data of the (i + 1) th bit of the left P / S conversion circuit in FIG. 1, and Di_5 is output data of the (i + 1) th bit of the right P / S conversion circuit in FIG. It is.
[0059]
The input signal of the control signal SVr when performing source line inversion driving is indicated by SVr (s) and SVr (sb) in FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is an inverted signal of SVr (s). As a result, the polarity written in each pixel is as shown in FIG. It can be seen that SVr (s) and SVr (sb) in FIG. 5 have longer periods than those in FIG.
[0060]
Further, a method of inputting the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) in FIG. Again, SVr (db) indicates the control signal SVr in the next frame period when SVr (d) is input, and is an inverted signal of SVr (d). As a result, the polarity written to each pixel is as shown in FIG. It can be seen that SVr (d) and SVr (db) in FIG. 5 have longer periods than those in FIG. It can also be seen that the cycle of SVr (d) and SVr (db) is the longest compared to SVr (s) and SVr (sb) in FIG.
[0061]
As described above, according to this embodiment, even when four source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method are performed, and the gradation power source line is selected. It is possible to lengthen the cycle of the control signal to be performed. In this embodiment, the case where four source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and is an even number of four or more. The present invention can also be applied to the case where one source signal line is driven by one D / A conversion circuit. In the case where two source signal lines are driven by one D / A conversion circuit, the present embodiment is equivalent to the first embodiment.
[0062]
[Embodiment 4]
In this embodiment, the circuit configuration is the same as that of the second embodiment, but by changing the signal input method, the period of the control signal for controlling the connection switch of the gradation power supply line is made equal or longer. Indicates.
[0063]
The operation timing for FIG. 3 at this time is shown in FIG. As in the second embodiment, one gate signal line selection period is divided into three, SS1 is set to Hi level and sw1 is turned on in the first period, SS3 is set to Hi level and sw3 is turned on in the second period. In the third period, SS2 is set to Hi level and sw2 is turned on. The output of each bit data of each P / S conversion circuit is synchronized with the selection signal (SS1 to SS3), the gate signal line selection period is divided into three, and the first (3k) +1) The source signal line data is output, the (3k + 3) source signal line data is output in the second period, and the (3k + 2) source signal line is output in the third period. Is controlled by the selection signal SS input to the P / S conversion circuit. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_4 to Dn_4 in FIG. Here, Di_1 is the (i + 1) th bit output data of the left P / S conversion circuit in FIG. 3, and Di_4 is the (i + 1) th bit output data of the right P / S conversion circuit in FIG. It is.
[0064]
The input signal of the control signal SVr when performing source line inversion driving is indicated by SVr (s) and SVr (sb) in FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is an inverted signal of SVr (s). As a result, the polarity written in each pixel is as shown in FIG. It can be seen that SVr (s) and SVr (sb) in FIG. 6 have the same period as those in FIG.
[0065]
Further, the method of inputting the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) in FIG. Again, SVr (db) indicates the control signal SVr in the next frame period when SVr (d) is input, and is an inverted signal of SVr (d). As a result, the polarity written to each pixel is as shown in FIG. It can be seen that SVr (d) and SVr (db) in FIG. 6 have longer periods than those in FIG. It can also be seen that the cycle of SVr (d) and SVr (db) is the longest compared to SVr (s) and SVr (sb) in FIG.
[0066]
As described above, according to the present embodiment, even when three source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method are performed, and the gradation power source line is selected. It is possible to make the cycle of the control signal to be equal to or longer than that of the second embodiment. In this embodiment, the case where three source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and three or more odd numbers are used. The present invention can also be applied to the case where one source signal line is driven by one D / A conversion circuit. If five or more source signal lines are driven by a single D / A converter circuit, according to the present embodiment, the period of the control signal for selecting the gradation power supply line in the source line inversion drive is determined from the second embodiment. Can also be long.
[0067]
[Embodiment 5]
In the present embodiment, unlike the first embodiment, one grayscale power supply line is supplied to the D / A conversion circuit, and the polarity of the power supply voltage of the grayscale power supply line is reversed to drive the source line or the dot. One method that enables this is described.
[0068]
In this embodiment, a case where four source signal lines are driven by one D / A conversion circuit and corresponding to a digital video signal input of (n + 1) bits (n is an integer of 0 or more) will be described as an example.
[0069]
FIG. 7 shows a schematic circuit diagram of the present embodiment. In FIG. 7, the shift register unit, the latch 1 circuit unit, and the latch 2 circuit unit are omitted as in FIG. The parallel / serial conversion circuit (P / S conversion circuit) outputs parallel output data (D0 [4k + 1] to Dn [4k + 1], D0 [4k + 2] to Dn [4k + 2]) of the two latch circuits. , D0 [4k + 3] to Dn [4k + 3] and D0 [4k + 4] to Dn [4k + 4] (k is an integer equal to or greater than 0)) are converted into serial data.
[0070]
The source line selection circuit includes four switches sw1, sw2, sw3, and sw4. When sw1 is turned on, the (4k + 1) th source signal line is connected to the output of the D / A conversion circuit, and when sw2 is turned on, the first line is selected. The (4k + 2) th source signal line is connected to the output of the D / A conversion circuit. When sw3 is turned on, the (4k + 3) th source signal line is connected to the output of the D / A conversion circuit, and sw4 When is turned on, the (4k + 4) th source signal line is connected to the output of the D / A converter circuit. SS1 to SS4 are selection signals for controlling on / off of sw1 to sw4, respectively.
[0071]
The signal operation timing of FIG. 7 is shown in FIG. One gate signal line selection period is divided into four, SS1 is set to Hi level and sw1 is turned on in the first period, SS2 is set to Hi level and sw2 is turned on in the second period, and the third period Fig. 5 shows an operation of setting SS3 to Hi level and turning on sw3, and setting SS4 to Hi level and turning on sw4 in the fourth period. The output of each bit data of each P / S conversion circuit is synchronized with the above selection signals (SS1 to SS4), the gate signal line selection period is divided into four, and the first (4k) +1) The source signal line data is output, the (4k + 2) source signal line data is output during the second period, and the (4k + 3) source signal line is output during the third period. Is controlled by the selection signal input to the P / S conversion circuit so that the data of the (4k + 4) th source signal line is output in the fourth period. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_5 to Dn_5 in FIG. Here, Di_1 is the (i + 1) th bit output data of the left P / S conversion circuit in FIG. 7, and Di_5 is the (i + 1) th bit output data of the right P / S conversion circuit in FIG. It is.
[0072]
Next, it is shown that source line inversion and dot inversion driving can be performed by the method of inputting the power supply voltage of the gradation power supply line Vref connected to the D / A conversion circuit.
[0073]
A method for inputting the power supply voltage of the gradation power supply line Vref when performing source line inversion driving is shown in Vref (s) and Vref (sb) of FIG. In the figure, (+) indicates that a positive polarity output voltage is supplied to the gradation power supply line, and (−) indicates that a negative polarity output voltage is supplied to the gradation power supply line. Vref (sb) indicates a method of inputting the power supply voltage of the gradation power supply line Vref in the next frame period when Vref (s) is input, and is in an inverted relationship with Vref (s). As a result, the polarity written in each pixel is as shown in FIG.
[0074]
In addition, a method for inputting the power supply voltage of the gradation power supply line Vref when performing dot inversion driving is shown in Vref (d) and Vref (db) in FIG. Here again, Vref (db) indicates the input method of the power supply voltage of the gradation power supply line Vref in the next frame period when Vref (d) is input, and is in an inverted relationship with Vref (d). As a result, the polarity written to each pixel is as shown in FIG.
[0075]
As described above, according to the present embodiment, when a plurality of source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method can be performed. In this embodiment, the case where four source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and two, four lines are used. The present invention can also be applied to a case where an even number of source signal lines such as... Are driven by one D / A conversion circuit.
[0076]
[Embodiment 6]
In this embodiment, the circuit configuration is the same as that of the fifth embodiment, but a method of extending the period of inversion of the polarity of the power supply voltage of the gradation power supply line by changing the input method of the power supply voltage of the gradation power supply line. Show.
[0077]
The operation timing for FIG. 7 at this time is shown in FIG. As in the fifth embodiment, one gate signal line selection period is divided into four, SS1 is set to Hi level and sw1 is turned on in the first period, and SS3 is set to Hi level and sw3 is turned on in the second period. In the third period, SS2 is set to Hi level and sw2 is turned on, and in the fourth period, SS4 is set to Hi level and sw4 is turned on. The output of each bit data of each P / S conversion circuit is synchronized with the above selection signals (SS1 to SS4), the gate signal line selection period is divided into four, and the first (4k) +1) The source signal line data is output, the (4k + 3) source signal line data is output in the second period, and the (4k + 2) source signal line is output in the third period. Is controlled by the selection signal input to the P / S conversion circuit so that the data of the (4k + 4) th source signal line is output in the fourth period. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_5 to Dn_5 in FIG. Here, Di_1 is the (i + 1) th bit output data of the left P / S conversion circuit in FIG. 7, and Di_5 is the (i + 1) th bit output data of the right P / S conversion circuit in FIG. It is.
[0078]
Next, source line inversion and dot inversion driving can be performed by a method of inputting the power supply voltage of the gradation power supply line Vref to the D / A conversion circuit, and the period of the inversion of the polarity of the power supply voltage is longer than that of the fifth embodiment. Show what you can do.
[0079]
The method of inputting the power supply voltage of the gradation power supply line Vref when performing source line inversion driving is shown in Vref (s) and Vref (sb) of FIG. In the figure, (+) indicates that a positive polarity output voltage is supplied to the gradation power supply line, and (−) indicates that a negative polarity output voltage is supplied to the gradation power supply line. Vref (sb) indicates a method of inputting the power supply voltage of the gradation power supply line Vref in the next frame period when Vref (s) is input, and is in an inverted relationship with Vref (s). As a result, the polarity written in each pixel is as shown in FIG. It can be seen that Vref (s) and Vref (sb) in FIG. 9 have longer periods for inverting the polarity than those in FIG.
[0080]
Further, the method of inputting the power supply voltage of the gradation power supply line Vref when performing dot inversion driving is shown in Vref (d) and Vref (db) of FIG. Here again, Vref (db) indicates the input method of the power supply voltage of the gradation power supply line Vref in the next frame period when Vref (d) is input, and is in an inverted relationship with Vref (d). As a result, the polarity written to each pixel is as shown in FIG. It can be seen that Vref (d) and Vref (db) in FIG. 9 have a longer period of inversion of the polarity of the power supply voltage than those in FIG. It can also be seen that the periods of Vref (d) and Vref (db) are the longest compared to Vref (s) and Vref (sb) in FIG.
[0081]
As described above, according to this embodiment, when a plurality of source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method are performed, and the polarity of the power supply voltage of the gradation power source line is It is possible to lengthen the inversion period. In this embodiment, the case where four source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and is an even number of four or more. The present invention can also be applied to the case where one source signal line is driven by one D / A conversion circuit. In the case where two source signal lines are driven by one D / A conversion circuit, the present embodiment is equivalent to the fifth embodiment.
[0082]
[Embodiment 7]
In this embodiment, as in the first embodiment, two independent grayscale power supply lines are supplied to the source signal line drive circuit in order to obtain outputs with different polarities from the D / A conversion circuit. The source signal line driven by the conversion circuit is discriminated whether it is odd-numbered or even-numbered, and each D / A conversion circuit that drives the odd-numbered source signal line is connected with a first system gradation power supply line. Each D / A conversion circuit for driving the second source signal line is connected to the second-level gradation power supply line, and by further changing the polarity of the gradation power supply line, it is possible to perform source line inversion and dot inversion driving. One method will be described.
[0083]
In this embodiment, a case where two source signal lines are driven by one D / A conversion circuit and corresponding to a digital video signal input of (n + 1) bits (n is an integer of 0 or more) will be described as an example.
[0084]
FIG. 10 shows a schematic circuit diagram of the present embodiment. In FIG. 10, the shift register unit, the latch 1 circuit unit, and the latch 2 circuit unit are omitted as in FIG. The parallel / serial conversion circuit (P / S conversion circuit) outputs parallel output data (D0 [4k + 1] to Dn [4k + 1], D0 [4k + 3] to Dn [4k + 3]) of the two latch circuits. Alternatively, D0 [4k + 2] to Dn [4k + 2] and D0 [4k + 4] to Dn [4k + 4] (k is an integer equal to or greater than 0) are collectively converted into serial data.
[0085]
Here, the digital video signal input to each parallel / serial conversion circuit is either an odd-numbered source signal line or an even-numbered source signal line. Reflecting this, the digital video signal input to each D / A conversion circuit is either an odd-numbered source signal line or an even-numbered source signal line.
[0086]
Each D / A converter circuit to which the digital video signal of the odd-numbered source signal line is input is connected to the first system gradation power supply line Vref1, and the digital video signal of the even-numbered source signal line is input. Each D / A conversion circuit is connected with a second-system gradation power supply line Vref2.
[0087]
The source line selection circuit is composed of two switches sw1 and sw2. When sw1 is turned on, the (4k + 1) th and (4k + 2) th source signal lines are connected to the outputs of the respective D / A conversion circuits. When sw2 is turned on, the (4k + 3) th and (4k + 4) th source signal lines are connected to the output of each D / A conversion circuit. SS1 to SS2 are selection signals for controlling on / off of sw1 and sw2, respectively.
[0088]
The signal operation timing of FIG. 10 is shown in FIG. One gate signal line selection period is divided into two, and SS1 is set to Hi level and sw1 is turned on in the first period, and SS2 is set to Hi level and sw2 is turned on in the second period. The output of each bit data of each P / S conversion circuit is synchronized with the selection signal (SS1 to SS2), the gate signal line selection period is divided into two, and the first (4k) +1) The data of the source signal line or the (4k + 2) source signal line is output, and the data of the (4k + 3) source signal line or the (4k + 4) source signal line is output in the second period. Is controlled by a selection signal input to the P / S conversion circuit. In this way, the digital video signal corresponding to each source signal line is reflected in the writing of an appropriate source signal line. This state is shown in D0_1 to Dn_1 and D0_2 to Dn_2 in FIG. Here, Di_1 is the (i + 1) th bit output data of the left P / S conversion circuit in FIG. 10, and Di_2 is the (i + 1) th bit output data of the right P / S conversion circuit in FIG. It is.
[0089]
When the source line inversion drive is performed, the power supply voltage input method for the first system gradation power supply line Vref1 and the second system gradation power supply line Vref2 is shown as Vref1 (s), Vref2 (s) and Vref1 ( sb) and Vref2 (sb). In the figure, (+) indicates that a positive polarity output voltage is supplied to the corresponding gradation power supply line, and (−) indicates that a negative polarity output voltage is supplied to the corresponding gradation power supply line. Vref1 (sb) indicates a method for inputting the power supply voltage of the first system gradation power supply line Vref1 in the next frame period when Vref1 (s) is input, and is in an inverted relationship with Vref1 (s). Similarly, Vref2 (sb) indicates a method for inputting the power supply voltage of the second-level grayscale power supply line Vref2 in the next frame period when Vref2 (s) is input, and is in an inverted relationship with Vref2 (s). As a result, the polarity written in each pixel is as shown in FIG.
[0090]
In addition, when performing dot inversion driving, the power supply voltage input method of the first system gradation power supply line Vref1 and the second system gradation power supply line Vref2 is shown as Vref1 (d), Vref2 (d) and Vref1 in FIG. (Db) and Vref2 (db). Vref1 (db) indicates a method of inputting the power supply voltage of the first system gradation power supply line Vref1 in the next frame period when Vref1 (d) is input, and is in an inverted relationship with Vref1 (d). Similarly, Vref2 (db) indicates a method for inputting the power supply voltage of the second-level grayscale power supply line Vref2 in the next frame period when Vref2 (d) is input, and is in an inverted relationship with Vref2 (d). As a result, the polarity written to each pixel is as shown in FIG.
[0091]
As described above, according to the present embodiment, when two source signal lines are driven by one D / A conversion circuit, the source line inversion driving method and the dot inversion driving method can be performed. In this embodiment, the case where two source signal lines are driven by one D / A conversion circuit is described as an example. However, the present invention is not limited to this, and an arbitrary number of sources can be used. The present invention can also be applied to a case where the signal line is driven by one D / A conversion circuit.
[0092]
As described above, in all the embodiments, the parallel / serial conversion circuit (P / S conversion circuit) is used, but the present invention is not limited to this. That is, the present invention can be applied to any method in which digital video signals of a plurality of source signal lines are serially input to a D / A conversion circuit for one horizontal writing period.
[0093]
【Example】
Now, embodiments of the present invention will be described with reference to the drawings. However, the present invention is not limited to the following examples.
[0094]
[Example 1]
In this example, an active matrix liquid crystal display device will be described as an example of the first embodiment.
[0095]
As shown in FIG. 40, the active matrix liquid crystal display device includes a source signal line drive circuit 101, a gate signal line drive circuit 102, and a pixel array unit 103 arranged in a matrix.
[0096]
FIG. 13 shows a circuit configuration example of the source signal line driver circuit corresponding to the first embodiment. For convenience of explanation, a case will be described in which an input digital video signal has 3 bits and four source signal lines are driven by one D / A conversion circuit.
[0097]
Please refer to FIG. The shift register unit includes a flip-flop circuit FF, a NAND circuit, and an inverter, and receives a clock signal CLK, an inverted clock signal CLKb of the clock signal CLK, and a start pulse SP. As shown in FIG. 14A, the flip-flop circuit FF includes a clocked inverter and an inverter.
[0098]
When the start pulse SP is input, the sampling pulse is sequentially shifted in synchronization with the clock signals CLK and CLKb.
[0099]
The latch 1 part and the latch 2 part, which are storage circuits, are composed of a basic latch circuit LAT. A basic latch circuit is shown in FIG. The basic latch circuit LAT includes a clocked inverter and an inverter. A 3-bit digital video signal (D0, D1, D2) is input to the latch 1 unit, and the digital video signal is latched by a sampling pulse from the shift register unit. The latch 2 unit simultaneously latches the digital video signals held in the latch 1 unit by a latch pulse LP input during the horizontal blanking period and simultaneously transmits information to a downstream circuit. At this time, the latch 2 portion holds data for one horizontal writing period.
[0100]
14A and 14B, the connection of the P channel type clock input terminal of each clocked inverter is omitted, but the inverted signal of the clock signal actually input to the N channel type clock input terminal is omitted. Is entered. In the present embodiment, the flip-flop circuit FF and the basic latch circuit LAT have the same circuit configuration, but may have different circuit configurations.
[0101]
To the parallel / serial conversion circuit (referred to as P / S conversion circuit A in FIG. 13), the digital video signal stored in the latch 2 part of 3 bit data × 4 (four source signal lines) and selection Signals SS1 to SS4 are input from the outside. As shown in FIG. 15A, the P / S conversion circuit A is composed of a NAND circuit.
[0102]
FIG. 17 shows signal operation timings paying attention to the P / S conversion circuit A related to the first to fourth source signal lines (SL1 to SL4). One gate signal line selection period is divided into four, SS1 is set to Hi level in the first period, and the digital video signal of the first source signal line SL1 is output to the D / A conversion circuit. In the second period, SS2 is set to Hi level, and the digital video signal of the second source signal line SL2 is output to the D / A conversion circuit. In the third period, SS3 is set to the Hi level, and the digital video signal of the third source signal line SL3 is output to the D / A conversion circuit. In the final fourth period, SS4 is set to Hi level, and the digital video signal of the fourth source signal line SL4 is output to the D / A conversion circuit. This state is shown by D0_1, D1_1, and D2_1 in FIG. Here, Di_1 is the (i + 1) th bit output data of the P / S conversion circuit A related to the first to fourth source signal lines (SL1 to SL4) of interest. As described above, Di [s, g] represents the (i + 1) th bit data for the pixel in the sth column and the gth row.
[0103]
A similar operation is performed in parallel in the P / S conversion circuit A related to other source signal lines (SL5 to SL8, SL9 to SL12,...).
[0104]
FIG. 16 shows a circuit configuration example of the D / A conversion circuit. FIG. 16 shows a resistor string type D / A conversion circuit, and it is necessary to supply two gradation power supply lines in order to obtain an output in a certain voltage range. In FIG. 16, these are indicated as Vref_L and Vref_H. These gradation power supply voltages are divided by resistors, and a voltage value corresponding to a 3-bit input digital video signal is output.
[0105]
According to the first embodiment, two independent gradation power supply lines are supplied to the source signal line driver circuit, so that four gradation power supply lines are required in total. In FIG. 13, these are indicated as Vref1_L and Vref1_H for the first system, and Vref2_L and Vref2_H for the second system.
[0106]
FIG. 14C shows a circuit configuration example of the connection changeover switch SW for switching the connection between the two systems of gradation power supply lines and the D / A conversion circuit. In the connection example of FIG. 13, when the control signal SVr is Hi, the first system gradation power supply lines Vref1_L and Vref1_H are connected to the D / A conversion circuit, and when SVr is Lo, the second system gradation is applied. The power supply lines Vref2_L and Vref2_H are connected to the D / A conversion circuit.
[0107]
The output of the D / A conversion circuit is connected to an appropriate source signal line via the source line selection circuit A. A circuit configuration example of the source line selection circuit A is shown in FIG. The source line selection circuit A includes four transfer gates (switches), and selection signals SS1 to SS4 and their inverted signals are input to the gates. According to the signal operation timing of FIG. 17, the one-gate signal line selection period is divided into four. In the first period, the switch sw1 is turned on and the output of the D / A converter circuit is supplied to the first source signal line SL1. Write. In the second period, the switch sw2 is turned on and the output of the D / A conversion circuit is written to the second source signal line SL2. In the next, third period, the switch sw3 is turned on and the output of the D / A conversion circuit is written to the third source signal line SL3. In the last fourth period, the switch sw4 is turned on to write the output of the D / A conversion circuit to the fourth source signal line SL4.
[0108]
Such writing is performed in parallel to other source signal lines. The data written to each source signal line is sequentially written to each pixel by the action of the gate signal line driving circuit and the pixel TFT.
[0109]
An example of input of the control signal SVr when performing source line inversion driving is shown in SVr (s) and SVr (sb) in FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is also an inverted signal of SVr (s).
[0110]
During a certain frame period, one gate signal line selection period is divided into four. In the first and third periods, the control signal SVr is set to Hi and the first system gradation power supply line and the D / A conversion circuit In the second and fourth periods, the control signal SVr is set to Lo to connect the second-level gradation power supply line and the D / A conversion circuit. (SVr (s) in FIG. 17)
[0111]
During the next frame period, one gate signal line selection period is divided into four. In the first and third periods, the control signal SVr is set to Lo and the second-level gradation power supply line and D / A conversion are performed. The circuit is connected, and in the second and fourth periods, the control signal SVr is set to Hi to connect the first system gradation power supply line and the D / A conversion circuit. (SVr (sb) in FIG. 17)
[0112]
In this embodiment, the voltage values of the first system gradation power supply lines Vref1_L and Vref1_H are + 1V and + 5V, respectively, and the voltage values of the second system gradation power supply lines Vref2_L and Vref2_H are −1V and −5V, respectively. This means that if the D / A conversion circuit is connected to the first system gradation power supply line, it outputs a positive polarity, and if it is connected to the second system gradation power supply line, it outputs a negative polarity. .
[0113]
By the above method, the source line inversion driving shown in FIG.
[0114]
In addition, an example of input of the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) in FIG. Here, SVr (db) indicates a control signal SVr in the next frame period when SVr (d) is input, and is also an inverted signal of SVr (d). Further, the control signal SVr in a certain gate signal line selection period is an inversion of the control signal in the previous gate signal line selection period.
[0115]
In this way, the dot inversion driving shown in FIG. 12B is possible.
[0116]
In this embodiment, the selection signals SS1 to SS4 input to the P / S conversion circuit A and the source line selection circuit A are the same, but they may be different systems.
[0117]
In this embodiment, the circuit driving power supply supplied to the source signal line driving circuit is assumed to be one system, but two or more systems may be used, and a level shifter circuit may be inserted in a necessary portion.
[0118]
[Example 2]
In this example, an active matrix liquid crystal display device will be described as an example of the second embodiment. The following description focuses on the source signal line driving circuit as in the first embodiment.
[0119]
FIG. 18 shows a circuit configuration example of a source signal line driver circuit corresponding to the second embodiment. For convenience of explanation, a case will be described in which an input digital video signal has 3 bits and three source signal lines are driven by one D / A conversion circuit.
[0120]
Please refer to FIG. The shift register unit, the latch unit 1 and the latch unit 2 are the same as those in the first embodiment.
[0121]
To the parallel / serial conversion circuit (referred to as P / S conversion circuit B in FIG. 18), the digital video signal stored in the latch 2 part of 3 bit data × 3 (three source signal lines) and selection Signals SS1 to SS3 are input from the outside. As shown in FIG. 23A, the P / S conversion circuit B is composed of a NAND circuit.
[0122]
FIG. 19 shows signal operation timings paying attention to the P / S conversion circuit B related to the first to third source signal lines (SL1 to SL3). One gate signal line selection period is divided into three, SS1 is set to Hi level in the first period, and the digital video signal of the first source signal line SL1 is output to the D / A conversion circuit. In the second period, SS2 is set to Hi level, and the digital video signal of the second source signal line SL2 is output to the D / A conversion circuit. In the final third period, SS3 is set to Hi level, and the digital video signal of the third source signal line SL3 is output to the D / A conversion circuit. This state is shown in D0_1, D1_1, and D2_1 in FIG. Here, Di_1 is the (i + 1) th bit output data of the P / S conversion circuit B related to the first to third source signal lines (SL1 to SL3) of interest. As described above, Di [s, g] represents the (i + 1) th bit data for the pixel in the sth column and the gth row.
[0123]
A similar operation is also performed in parallel in the P / S conversion circuit B related to the other source signal lines (SL4 to SL6, SL7 to SL9,...).
[0124]
The D / A conversion circuit is assumed to be shown in FIG.
[0125]
Also in the second embodiment, since two independent gradation power supply lines are supplied to the source signal line driving circuit, a total of four gradation power supply lines are required. Also in FIG. 18, these are indicated as Vref1_L and Vref1_H for the first system, and Vref2_L and Vref2_H for the second system.
[0126]
The circuit configuration of the connection changeover switch SW for switching the connection between the above-described two systems of gradation power supply lines and the D / A conversion circuit is the same as that of the first embodiment, and is shown in FIG. However, the connection method with the gradation power supply line is different. In other words, adjacent connection changeover switches SW are alternately connected to the first system and the second system gradation power supply line. In the connection example of FIG. 18, the connection changeover switch SW related to the first to third source signal lines (SL1 to SL3) uses the first system power supply lines Vref1_L and Vref1_H when the control signal SVr is Hi. When the control signal SVr is Lo, the second gradation power supply lines Vref2_L and Vref2_H are connected to the D / A conversion circuit. On the other hand, the connection changeover switch SW related to the adjacent fourth to sixth source signal lines (SL4 to SL6) converts the second-system gradation power supply lines Vref2_L and Vref2_H to the D / A conversion circuit when the control signal SVr is Hi. When the control signal SVr is Lo, the first-system gradation power supply lines Vref1_L and Vref1_H are connected to the D / A conversion circuit.
[0127]
The output of the D / A conversion circuit is connected to an appropriate source signal line via the source line selection circuit B. A circuit configuration example of the source line selection circuit B is shown in FIG. The source line selection circuit B includes three transfer gates (switches), and selection signals SS1 to SS3 and their inverted signals are input to each gate. According to the signal operation timing of FIG. 19, the one-gate signal line selection period is divided into three. In the first period, the switch sw1 is turned on and the output of the D / A converter circuit is supplied to the first source signal line SL1. Write. In the second period, the switch sw2 is turned on and the output of the D / A conversion circuit is written to the second source signal line SL2. In the last, third period, the switch sw3 is turned on and the output of the D / A conversion circuit is written to the third source signal line SL3.
[0128]
Such writing is performed in parallel to other source signal lines. The data written to each source signal line is sequentially written to each pixel by the action of the gate signal line driving circuit and the pixel TFT.
[0129]
An example of input of the control signal SVr when performing source line inversion driving is shown in SVr (s) and SVr (sb) of FIG. Here, SVr (sb) indicates the control signal SVr in the next frame period when SVr (s) is input, and is also an inverted signal of SVr (s).
[0130]
During a certain frame period, the one gate signal line selection period is divided into three. In the first and third periods, the control signal SVr is set to Hi, the first to third source signal lines (SL1 to SL3), The connection changeover switch SW related to the seventh to ninth source signal lines (SL7 to SL9)... Connects the first system gradation power line and the corresponding D / A conversion circuit, and includes the fourth to sixth. The connection changeover switch SW related to the source signal lines (SL4 to SL6), the tenth to twelfth source signal lines (SL10 to SL12),..., The second system gradation power supply line, the corresponding D / A conversion circuit, and Connect. Conversely, the one gate signal line selection period is divided into three. In the second period, the control signal SVr is set to Lo, the first to third source signal lines (SL1 to SL3), and the seventh to ninth source signals. The connection changeover switch SW related to the lines (SL7 to SL9)... Connects the second gradation power supply line and the corresponding D / A conversion circuit, and the fourth to sixth source signal lines (SL4 to SL6). ), The connection changeover switch SW related to the tenth to twelfth source signal lines (SL10 to SL12)... (SVr (s) in FIG. 19)
[0131]
During the next frame period, the one gate signal line selection period is divided into three. In the first and third periods, the control signal SVr is set to Lo, and the first to third source signal lines (SL1 to SL3). ), The connection changeover switch SW related to the seventh to ninth source signal lines (SL7 to SL9)... Connects the second-system gradation power supply line and the corresponding D / A conversion circuit, and The connection changeover switch SW related to the sixth source signal lines (SL4 to SL6), the tenth to twelfth source signal lines (SL10 to SL12),... Connect the circuit. Conversely, the one gate signal line selection period is divided into three. In the second period, the control signal SVr is set to Hi, the first to third source signal lines (SL1 to SL3), and the seventh to ninth source signals. The connection changeover switch SW related to the lines (SL7 to SL9)... Connects the first system gradation power supply line and the corresponding D / A conversion circuit, and the fourth to sixth source signal lines (SL4 to SL6). ), The connection changeover switch SW related to the tenth to twelfth source signal lines (SL10 to SL12),... (SVr (sb) in FIG. 19)
[0132]
In the present embodiment, as in the first embodiment, the voltage values of the first system gradation power supply lines Vref1_L and Vref1_H are + 1V and + 5V, respectively, and the voltage values of the second system gradation power supply lines Vref2_L and Vref2_H are −1V, respectively. -5V. As a result, if the D / A conversion circuit is connected to the first system gradation power supply line, it outputs a positive polarity, and if it is connected to the second system gradation power supply line, it outputs a negative polarity.
[0133]
By the above method, the source line inversion driving shown in FIG.
[0134]
Further, an example of input of the control signal SVr when performing dot inversion driving is shown in SVr (d) and SVr (db) of FIG. Here, SVr (db) indicates a control signal SVr in the next frame period when SVr (d) is input, and is also an inverted signal of SVr (d). A control signal in a certain gate signal line selection period is an inverted version of the control signal in the immediately preceding gate signal line selection period.
[0135]
By doing so, the dot inversion driving shown in FIG. 12B can be performed.
[0136]
In this embodiment, the selection signals SS1 to SS3 input to the P / S conversion circuit B and the source line selection circuit B are the same, but they may be different systems.
[0137]
In this embodiment, the circuit driving power supply supplied to the source signal line driving circuit is assumed to be one system, but two or more systems may be used, and a level shifter circuit may be inserted in a necessary portion.
[0138]
[Example 3]
In this example, an active matrix liquid crystal display device will be briefly described as a specific example of the third embodiment.
[0139]
The circuit configuration example of the source signal line driver circuit corresponding to the third embodiment is the same as that of the first embodiment and is shown in FIG. The difference from the first embodiment is the input method of the selection signals SS1 to SS4 and the control signal SVr. The selection signals SS1 to SS4 as shown in FIG. 5 are input, and the control signal SVr is SVr (s), SVr (sb) when performing source line inversion driving, and SVr (d) when performing dot inversion driving. , SVr (db).
[0140]
[Example 4]
In this example, an active matrix liquid crystal display device will be briefly described as a specific example of the fourth embodiment.
[0141]
A circuit configuration example of the source signal line driver circuit corresponding to the fourth embodiment is the same as that of the second embodiment and is shown in FIG. The difference from the second embodiment is the input method of the selection signals SS1 to SS3 and the control signal SVr. The selection signals SS1 to SS3 as shown in FIG. 6 are input, and the control signal SVr is SVr (s), SVr (sb) when performing source line inversion driving, and SVr (d) when performing dot inversion driving. , SVr (db).
[0142]
[Example 5]
In this example, an active matrix liquid crystal display device will be described as an example of the sixth embodiment. In the following description, the source signal line driving circuit will be described in the same manner as in the first to fourth embodiments.
[0143]
An example of the circuit configuration of the source signal line driver circuit corresponding to Embodiment 6 is shown in FIG. For convenience of explanation, a case will be described in which an input digital video signal has 3 bits and four source signal lines are driven by one D / A conversion circuit.
[0144]
Refer to FIG. The shift register unit, the latch unit 1 and the latch unit 2 are the same as those in the first to fourth embodiments.
[0145]
To the parallel / serial conversion circuit A (P / S conversion circuit A), the digital video signal stored in the latch 2 part of 3 bit data × 4 (four source signal lines) and the selection signals SS1 to SS4 Is input from the outside. As shown in FIG. 15A, the P / S conversion circuit is composed of a NAND circuit. This is the same circuit as that used in the first embodiment.
[0146]
FIG. 21 shows signal operation timing by paying attention to a portion for driving the first to fourth source signal lines (SL1 to SL4). One gate signal line selection period is divided into four, SS1 is set to Hi level in the first period, and the digital video signal of the first source signal line SL1 is output to the D / A conversion circuit. In the second period, SS3 is set to Hi level, and the digital video signal of the third source signal line SL3 is output to the D / A conversion circuit. In the third period, SS2 is set to Hi level, and the digital video signal of the second source signal line SL2 is output to the D / A conversion circuit. In the last fourth period, SS4 is set to Hi level, and the digital video signal of the fourth source signal line SL4 is output to the D / A conversion circuit. This state is shown in D0_1, D1_1, and D2_1 in FIG. Here, Di_1 is the (i + 1) th bit output data of the P / S conversion circuit A related to the first to fourth source signal lines (SL1 to SL4) of interest. As described above, Di [s, g] represents the (i + 1) th bit data for the pixel in the sth column and the gth row.
[0147]
A similar operation is performed in parallel in the P / S conversion circuit A related to other source signal lines (SL5 to SL8, SL9 to SL12,...).
[0148]
The D / A conversion circuit is the same as that of the first to fourth embodiments shown in FIG. To the D / A conversion circuit, two lines of gradation power supply lines Vref_L and Vref_H of one system and a 3-bit digital video signal are input from the P / S conversion circuit A.
[0149]
The output of the D / A conversion circuit is connected to an appropriate source signal line via the source line selection circuit A. A circuit configuration example of the source line selection circuit A is shown in FIG. This is also the same circuit as that used in the first embodiment. The source line selection circuit A includes four transfer gates (switches), and selection signals SS1 to SS4 and their inverted signals are input to the gates. In accordance with the signal operation timing of FIG. 21, the one gate signal line selection period is divided into four. In the first period, the switch sw1 is turned on and the output of the D / A converter circuit is supplied to the first source signal line SL1. Write. In the second period, the switch sw3 is turned on and the output of the D / A conversion circuit is written to the third source signal line SL3. In the next, third period, the switch sw2 is turned on to write the output of the D / A conversion circuit to the second source signal line SL2. In the last fourth period, the switch sw4 is turned on to write the output of the D / A conversion circuit to the fourth source signal line SL4.
[0150]
Such writing is performed in parallel to other source signal lines. The data written to each source signal line is sequentially written to each pixel by the action of the gate signal line driving circuit and the pixel TFT.
[0151]
FIGS. 21A and 21B show examples of input of two power supply voltages for the gradation power supply lines Vref_L and Vref_H in the case of performing source line inversion driving. Here, FIG. 21B shows power supply voltages of the grayscale power supply lines Vref_L and Vref_H in the next frame period when the grayscale power supply line is input as shown in FIG. 21A, and is in an inverted relationship with FIG. It is in.
[0152]
In this embodiment, Vref_L takes −1 and + 1V, and Vref_H takes −5 and + 5V as the voltage value of the gradation power supply line. When the combination of voltage values of the gradation power supply lines is {Vref_L = −1V, Vref_H = −5V}, the output of the D / A converter circuit has a negative polarity of −1V to −5V, and {Vref_L = + 1V, Vref_H = + 5V}, the output of the D / A converter circuit has a positive polarity of + 1V to + 5V. Unlike the first to fourth embodiments, the polarity of the power supply voltage of the gradation power supply line is inverted within one horizontal writing period.
[0153]
By the above method, the source line inversion driving shown in FIG.
[0154]
FIGS. 21C and 21D also show examples of input of two power supply voltages for the gradation power supply line Vref_L and Vref_H when performing dot inversion driving. FIG. 21D shows power supply voltages of the grayscale power supply lines Vref_L and Vref_H in the next frame period when the grayscale power supply line is input as shown in FIG. 21C, and is in an inverted relationship with FIG. .
[0155]
By doing so, the dot inversion driving shown in FIG. 12B can be performed.
[0156]
In this embodiment, the selection signals SS1 to SS4 input to the P / S conversion circuit A and the source line selection circuit A are the same, but they may be different systems.
[0157]
In this embodiment, the circuit driving power supply supplied to the source signal line driving circuit is assumed to be one system, but two or more systems may be used, and a level shifter circuit may be inserted in a necessary portion.
[0158]
[Example 6]
In this example, an active matrix liquid crystal display device will be briefly described as a specific example of the fifth embodiment.
[0159]
A circuit configuration example of the source signal line driving circuit corresponding to the fifth embodiment is the same as that of the fifth embodiment and is shown in FIG. The difference from the fifth embodiment is the method of inputting the selection signals SS1 to SS4 and the power supply voltages of the gradation power supply lines Vref_L and Vref_H. When the selection signals SS1 to SS4 as shown in FIG. 8 are input and the gradation power supply lines Vref_L and Vref_H are to perform source line inversion driving, Vref (s), Vref (sb), and dot inversion driving are to be performed. What is necessary is just to input so that it may become the polarity shown by Vref (d) and Vref (db).
[0160]
In this case, the cycle of inverting the polarity of the power supply voltage of the gradation power supply line is shorter than that shown in the fifth embodiment.
[0161]
[Example 7]
In this example, an active matrix liquid crystal display device will be described as an example of the seventh embodiment. In the following description, the source signal line driving circuit will be described in the same manner as in the first to sixth embodiments.
[0162]
FIG. 22 shows a circuit configuration example of a source signal line driver circuit corresponding to the seventh embodiment. For convenience of explanation, a case will be described in which the input digital video signal is 3 bits and two source signal lines are driven by one D / A conversion circuit.
[0163]
Refer to FIG. The shift register unit, the latch unit 1 and the latch unit 2 are the same as those in the first to sixth embodiments.
[0164]
To the parallel / serial conversion circuit (referred to as P / S conversion circuit C in FIG. 22), the digital video signal stored in the latch 2 section of 3 bits data × 2 (two source signal lines) and selection Signals SS1 and SS2 are input from the outside. Here, the digital video signal input from the latch 2 section is data related to the second and third source signal lines, data related to the sixth and seventh source signal lines, and generally related to the (4k + 2) th and (4k + 3) source signal lines. Data (k is an integer of 0 or more) is exchanged and input to the P / S conversion circuit C. As a result, each P / S conversion circuit C outputs only data information relating to odd-numbered source signal lines or even-numbered source signal lines to each D / A conversion circuit. Reflecting this, each D / A conversion circuit drives either the odd-numbered or even-numbered source signal line. Therefore, as shown in FIG. 22, among the outputs of the source line selection circuit, the data that has been replaced when input to the above-described P / S conversion circuit C is replaced again, and the data is transferred to an appropriate source signal line. Make it writable.
[0165]
The P / S conversion circuit C is composed of a NAND circuit as shown in FIG.
[0166]
FIG. 24 shows signal operation timing by paying attention to a portion for driving the first to fourth source signal lines (SL1 to SL4). As shown in FIG. 22, there are two P / S conversion circuits C, two D / A conversion circuits, and two source line selection circuits C in the portion for driving these four source signal lines. In order to distinguish these, hereinafter, one is referred to as a left P / S conversion circuit C, the other as a right P / S conversion circuit C, and the like. Speaking of... On the left side is a corresponding circuit located on the leftmost side in FIG.
[0167]
In the first period in which one gate signal line selection period is divided into two, SS1 is set to Hi level, and the left P / S conversion circuit C converts the digital video signal of the first source signal line SL1 to the left D / A output to the conversion circuit. At this time, the right P / S conversion circuit C outputs the digital video signal of the second source signal line SL2 to the right D / A conversion circuit. In the second period, SS2 is set to Hi level, and the left P / S conversion circuit C outputs the digital video signal of the third source signal line SL3 to the left D / A conversion circuit. At this time, the right P / S conversion circuit C outputs the digital video signal of the fourth source signal line SL4 to the right D / A conversion circuit. The outputs of the left P / S conversion circuit C are shown as D0_1, D1_1, and D2_1 in FIG. 24, and the outputs of the right P / S conversion circuit C are shown as D0_2, D1_2, and D2_2 in FIG. As described above, Di [s, g] indicates the (i + 1) th bit data for the pixel in the sth column and the gth row.
[0168]
A similar operation is performed in parallel in the P / S conversion circuit C related to the other source signal lines (SL5 to SL8, SL9 to SL12,...).
[0169]
The D / A conversion circuit is the same as that of the first to sixth embodiments shown in FIG. As shown in FIG. 22, the D / A conversion circuit for driving the odd-numbered source signal lines is connected to Vref1_L and Vref1_H, which are the first system gradation power supply lines, and drives the even-numbered source signal lines. The / A conversion circuit is connected to Vref2_L and Vref2_H, which are second-level gradation power supply lines.
[0170]
The output of the D / A conversion circuit is connected to an appropriate source signal line via the source line selection circuit C. A circuit configuration example of the source line selection circuit C is shown in FIG. The source line selection circuit C includes two transfer gates (switches), and selection signals SS1 and SS2 and their inverted signals are input to each gate. According to the signal operation timing in FIG. 24, the one-gate signal line selection period is divided into two, the switch sw1 is turned on in the first period, and the left source line selection circuit C is connected to the first source signal line SL1. Write the output of the left D / A converter circuit. At this time, the right source line selection circuit C writes the output of the right D / A conversion circuit to the second source signal line SL2. In the second period in which one gate signal line selection period is divided into two, the switch sw2 is turned on, and the left source line selection circuit C outputs to the third source signal line SL3 the output of the left D / A conversion circuit. Write. At this time, the right source line selection circuit C writes the output of the right D / A conversion circuit to the fourth source signal line SL4. Such writing is performed in parallel to other source signal lines.
[0171]
FIGS. 24A and 24B show examples of input of four power supply voltages of the gradation power supply lines Vref1_L, Vref1_H, Vref2_L, and Vref2_H when performing source line inversion driving. Here, FIG. 24B shows power supply voltages of the grayscale power supply lines Vref1_L, Vref1_H, Vref2_L, and Vref2_H in the next frame period when the grayscale power supply line is input as shown in FIG. Is in an inverted relationship.
[0172]
In this embodiment, Vref1_L and Vref2_L are −1 and + 1V, and Vref1_H and Vref2_H are −5 and + 5V as voltage values of the gradation power supply lines. When the combination of the voltage values of the gradation power supply lines is {Vrefx_L = −1V, Vrefx_H = −5V (x = 1 or 2)}, the output of the D / A converter circuit has a negative polarity of −1V to −5V. , {Vrefx_L = + 1V, Vrefx_H = + 5V (x = 1 or 2)}, the output of the D / A converter circuit has a positive polarity of + 1V to + 5V. Unlike the first to sixth embodiments, in the case of source line inversion, the polarity of the power supply voltage of the gradation power supply line is constant during one frame period.
[0173]
By the above method, the source line inversion driving shown in FIG.
[0174]
FIGS. 24C and 24D show examples of input of four power supply voltages of the gradation power supply lines Vref1_L, Vref1_H, Vref2_L, and Vref2_H in the case of performing dot inversion driving. FIG. 24D shows power supply voltages of the grayscale power supply lines Vref1_L, Vref1_H, Vref2_L, and Vref2_H in the next frame period when the grayscale power supply line is input as shown in FIG. Inversion relationship. The polarity of the power supply voltage of the gradation power supply line is inverted every one gate signal line selection period.
[0175]
By doing so, the dot inversion driving shown in FIG. 12B can be performed.
[0176]
In this embodiment, the selection signals SS1 and SS2 input to the P / S conversion circuit C and the source line selection circuit C are the same, but they may be different systems.
[0177]
In this embodiment, the circuit driving power supply supplied to the source signal line driving circuit is assumed to be one system, but two or more systems may be used, and a level shifter circuit may be inserted in a necessary portion.
[0178]
[Example 8]
In this embodiment, as an example of a method for manufacturing the active matrix liquid crystal display device described in Embodiments 1 to 7, a pixel TFT which is a switching element of the pixel portion and a driving circuit (source signal line driving) provided around the pixel portion. A method for manufacturing a TFT of a circuit, a gate signal line driver circuit, or the like over the same substrate will be described in detail according to the process. However, in order to simplify the description, a CMOS circuit, which is a basic configuration circuit, is illustrated as the drive circuit unit, and an n-channel TFT is illustrated as the pixel TFT unit.
[0179]
In FIG. 25A, a low alkali glass substrate or a quartz substrate can be used as the substrate (active matrix substrate) 6001. In this example, a low alkali glass substrate was used. In this case, heat treatment may be performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point. A base film 6002 such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on the surface of the substrate 6001 where a TFT is formed in order to prevent impurity diffusion from the substrate 6001. For example, SiH by plasma CVD method Four , NH Three , N 2 A silicon oxynitride film made from O is 100 nm, similarly SiH Four , N 2 A silicon oxynitride film formed from O is stacked to a thickness of 200 nm.
[0180]
Next, a semiconductor film 6003a having an amorphous structure with a thickness of 20 to 150 nm (preferably 30 to 80 nm) is formed by a known method such as a plasma CVD method or a sputtering method. In this embodiment, an amorphous silicon film is formed to a thickness of 54 nm by plasma CVD. As the semiconductor film having an amorphous structure, there are an amorphous semiconductor film and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied. Further, since the base film 6002 and the amorphous silicon film 6003a can be formed by the same film formation method, they may be formed continuously. In that case, after the base film is formed, it is possible to prevent contamination of the surface by not exposing it to the air atmosphere, and it is possible to reduce variations in characteristics and threshold voltage of the TFT to be manufactured (see FIG. 25 (A)).
[0181]
Then, a crystalline silicon film 6003b is formed from the amorphous silicon film 6003a using a known crystallization technique. For example, a laser crystallization method or a thermal crystallization method (solid phase growth method) may be applied. Here, in accordance with the technique disclosed in Japanese Patent Laid-Open No. 7-130552, the crystallization method using a catalytic element is used for crystallization. A quality silicon film 6003b was formed. Prior to the crystallization process, depending on the hydrogen content of the amorphous silicon film, a heat treatment is performed at 400 to 500 ° C. for about 1 hour to reduce the hydrogen content to 5 atom% or less before crystallization. desirable. When the amorphous silicon film is crystallized, the rearrangement of atoms occurs and the amorphous silicon film is densified. Therefore, the thickness of the crystalline silicon film to be produced is larger than the initial thickness of the amorphous silicon film (54 nm in this embodiment). Also decreases by about 1 to 15% (FIG. 25B).
[0182]
Then, the crystalline silicon film 6003b is patterned into an island shape to form island-like semiconductor layers 6004 to 6007. Thereafter, a mask layer 6008 made of a silicon oxide film having a thickness of 50 to 150 nm is formed by plasma CVD or sputtering. (FIG. 25C).
[0183]
Then, a resist mask 6009 is provided, and 1 × 10 6 is formed on the entire surface of the island-like semiconductor layers 6005 to 6007 where n-channel TFTs are to be formed. 16 ~ 5x10 17 atoms / cm Three Boron (B) is added as an impurity element imparting p-type at a moderate concentration. The boron (B) is added for the purpose of controlling the threshold voltage. Boron (B) may be added by an ion doping method, or may be added simultaneously with the formation of an amorphous silicon film. The addition of boron (B) here is not always necessary (FIG. 25D). Thereafter, the resist mask 6009 is removed.
[0184]
In order to form the LDD region of the n-channel TFT of the driver circuit, an impurity element imparting n-type conductivity is selectively added to the island-shaped semiconductor layers 6010 to 6012. Therefore, resist masks 6013 to 6016 are formed in advance. As the impurity element imparting n-type conductivity, phosphorus (P) or arsenic (As) may be used. Here, phosphorous (PH) is added to add phosphorus (P). Three ) Was applied. The formed impurity regions 6017 and 6018 have a phosphorus (P) concentration of 2 × 10 16 ~ 5x10 19 atoms / cm Three It may be in the range. In this specification, the concentration of an impurity element imparting n-type contained in the impurity regions 6017 to 6019 formed here is defined as (n - ). The impurity region 6019 is a semiconductor layer for forming a storage capacitor of the pixel portion, and phosphorus (P) is added to this region at the same concentration (FIG. 26A). Thereafter, the resist masks 6013 to 6016 are removed.
[0185]
Next, after removing the mask layer 6008 with hydrofluoric acid or the like, a step of activating the impurity element added in FIGS. 25D and 26A is performed. The activation can be performed by a heat treatment for 1 to 4 hours in a nitrogen atmosphere at 500 to 600 ° C. or a laser activation method. Moreover, you may carry out using both together. In this embodiment, a laser activation method is used. As the laser light, KrF excimer laser light (wavelength 248 nm) is used. In this embodiment, the shape of the laser beam is processed into a linear beam, and the oscillation frequency is 5 to 50 Hz, and the energy density is 100 to 500 mJ / cm. 2 As described above, the entire surface of the substrate on which the island-shaped semiconductor layer is formed is processed by scanning the linear beam with an overlap ratio of 80 to 98%. Note that the laser light irradiation conditions are not limited and can be appropriately determined.
[0186]
Then, the gate insulating film 6020 is formed with an insulating film containing silicon with a thickness of 10 to 150 nm by a plasma CVD method or a sputtering method. For example, a silicon oxynitride film is formed with a thickness of 120 nm. As the gate insulating film, another insulating film containing silicon may be used as a single layer or a stacked structure. (Fig. 26 (B))
[0187]
Next, a first conductive layer is formed to form a gate electrode. The first conductive layer may be formed as a single layer, but may have a laminated structure such as two layers or three layers as necessary. In this example, a conductive layer (A) 6021 made of a conductive nitride metal film and a conductive layer (B) 6022 made of a metal film were laminated. The conductive layer (B) 6022 is an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), and tungsten (W), an alloy containing the element as a main component, or an alloy film in which the elements are combined. (Typically, a Mo—W alloy film or a Mo—Ta alloy film). The conductive layer (A) 6021 is a tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, or nitride. It is made of molybdenum (MoN). Alternatively, tungsten silicide, titanium silicide, or molybdenum silicide may be applied to the conductive layer (A) 6021 as an alternative material. In the conductive layer (B), it is preferable to reduce the concentration of impurities contained in order to reduce resistance, and in particular, the oxygen concentration is preferably 30 ppm or less. For example, tungsten (W) can realize a specific resistance value of 20 μΩcm or less by setting the oxygen concentration to 30 ppm or less.
[0188]
The conductive layer (A) 6021 may be 10 to 50 nm (preferably 20 to 30 nm), and the conductive layer (B) 6022 may be 200 to 400 nm (preferably 250 to 350 nm). In this embodiment, a 30 nm thick tantalum nitride film is used for the conductive layer (A) 6021 and a 350 nm Ta film is used for the conductive layer (B) 6022, both of which are formed by sputtering. In film formation by this sputtering method, if an appropriate amount of Xe or Kr is added to the sputtering gas Ar, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 6021. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) or the conductive layer (B) diffuses into the gate insulating film 6020. Can be prevented (FIG. 26C).
[0189]
Next, resist masks 6023 to 6027 are formed, and the conductive layers (A) 6021 and (B) 6022 are etched together to form gate electrodes 6028 to 6031 and capacitor wirings 6032. The gate electrodes 6028 to 6031 and the capacitor wiring 6032 are integrally formed of 6028a to 6032a made of a conductive layer (A) and 6028b to 6032b made of a conductive layer (B). At this time, the gate electrodes 6028 to 6030 of the TFTs constituting the driver circuit are formed so as to overlap part of the impurity regions 6017 and 6018 with the gate insulating film 6020 interposed therebetween (FIG. 26D).
[0190]
Next, a step of adding an impurity element imparting p-type is performed in order to form a source region and a drain region of the p-channel TFT of the driver circuit. Here, impurity regions are formed in a self-aligning manner using the gate electrode 6028 as a mask. At this time, a region where the n-channel TFT is formed is covered with a resist mask 6033. And diborane (B 2 H 6 An impurity region 6034 was formed by an ion doping method using). The boron (B) concentration in this region is 3 × 10 20 ~ 3x10 twenty one atoms / cm Three To be. Thereafter, the resist mask 6033 is removed. In this specification, the concentration of the impurity element imparting p-type contained in the impurity region 6034 formed here (p ++ ) (FIG. 27A).
[0191]
Next, in the n-channel TFT, an impurity region functioning as a source region or a drain region was formed. Resist masks 6035 to 6037 were formed, and an impurity element imparting n-type conductivity was added to form impurity regions 6038 to 6042. This is the phosphine (PH Three ), And the phosphorus (P) concentration in this region is 1 × 10 20 ~ 1x10 twenty one atoms / cm Three It was. In this specification, the concentration of the impurity element imparting n-type contained in the impurity regions 6038 to 6042 formed here is defined as (n + ) (FIG. 27B).
[0192]
The impurity regions 6039 to 6042 already contain phosphorus (P) or boron (B) added in the previous step, but phosphorus (P) is added at a sufficiently higher concentration than that. The influence of phosphorus (P) or boron (B) added in the previous step may not be considered. Further, since the phosphorus (P) concentration added to the impurity region 6038 is 1/2 to 1/3 of the boron (B) concentration added in FIG. 27A, p-type conductivity is ensured, and TFT characteristics are obtained. It had no effect on.
[0193]
After removing the resist masks 6035 to 6037, an impurity addition step for imparting n-type for forming an LDD region of the n-channel TFT in the pixel portion was performed. Here, an impurity element imparting n-type in a self-aligning manner is added by an ion doping method using the gate electrode 6031 as a mask. The concentration of phosphorus (P) to be added is 1 × 10 16 ~ 5x10 18 atoms / cm Three By adding the impurity element at a concentration lower than that of the impurity element added in FIGS. 26A, 27A, and 27B, substantially only impurity regions 6043 and 6044 are formed. The In this specification, the concentration of an impurity element imparting n-type contained in the impurity regions 6043 and 6044 is defined as (n - ). (Fig. 27 (C))
[0194]
Thereafter, a heat treatment step is performed to activate the impurity element imparting n-type or p-type added at each concentration. This step can be performed by a furnace annealing method, a laser annealing method, or a rapid thermal annealing method (RTA method). Here, the activation process was performed by furnace annealing. The heat treatment is performed at 400 to 800 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, the heat treatment is performed at 500 ° C. for 4 hours. went. Further, in the case where a substrate 6001 having heat resistance such as a quartz substrate is used, heat treatment may be performed at 800 ° C. for 1 hour, and activation of the impurity element, impurity region to which the impurity element is added, and A junction with the channel formation region can be formed satisfactorily. Note that this effect may not be obtained when an interlayer film is formed in order to prevent the peeling of Ta, which is the gate electrode.
[0195]
In this heat treatment, conductive films (C) 6028c to 6032c are formed with a thickness of 5 to 80 nm from the surface of the metal films 6028b to 6032b forming the gate electrodes 6028 to 6031 and the capacitor wiring 6032. For example, when the conductive layers (B) 6028b to 6032b are tungsten (W), tungsten nitride (WN) can be formed, and when tantalum (Ta) is used, tantalum nitride (TaN) can be formed. The conductive layers (C) 6028c to 6032c can be formed in the same manner even when the gate electrodes 6028 to 6031 and the capacitor wiring 6032 are exposed to a plasma atmosphere containing nitrogen using nitrogen or ammonia. Further, a heat treatment was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma or hydrogenated plasma) may be performed.
[0196]
In the case where the island-shaped semiconductor layer was formed from an amorphous silicon film by a crystallization method using a catalytic element, a trace amount of the catalytic element remained in the island-shaped semiconductor layer. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. As one of means for removing the catalyst element, there is a means for utilizing the gettering action by phosphorus (P). The concentration of phosphorus (P) necessary for gettering is the impurity region (n) formed in FIG. + The catalytic element could be gettered from the channel formation region of the n-channel TFT and the p-channel TFT by the heat treatment in the activation process performed here (FIG. 27D). .
[0197]
After the activation and hydrogenation steps are completed, a second conductive film is formed as a gate wiring (gate signal line). This second conductive film includes a conductive layer (D) mainly composed of aluminum (Al) or copper (Cu), which is a low resistance material, and titanium (Ti), tantalum (Ta), tungsten (W), molybdenum. It is good to form with the conductive layer (E) which consists of (Mo). In this embodiment, an aluminum (Al) film containing 0.1 to 2% by weight of titanium (Ti) is formed as the conductive layer (D) 6045, and a titanium (Ti) film is formed as the conductive layer (E) 6046. The conductive layer (D) 6045 may be 200 to 400 nm (preferably 250 to 350 nm), and the conductive layer (E) 6046 may be 50 to 200 (preferably 100 to 150 nm). (FIG. 28 (A))
[0198]
Then, the conductive layer (E) 6046 and the conductive layer (D) 6045 are etched to form gate wirings (gate signal lines) 6047 and 6048 connected to the gate electrodes. A capacitor wiring 6049 was formed. The etching process starts with SiCl Four And Cl 2 And BCl Three The conductive layer (E) is removed from the surface of the conductive layer (E) to the middle of the conductive layer (D) by a dry etching method using a mixed gas and then the conductive layer (D) is removed by wet etching with a phosphoric acid-based etching solution. As a result, the gate wiring (gate signal line) could be formed while maintaining selective processability with the base.
[0199]
The first interlayer insulating film 6050 is formed of a silicon oxide film or a silicon oxynitride film with a thickness of 500 to 1500 nm, and then a contact hole reaching the source region or the drain region formed in each island-shaped semiconductor layer is formed. Then, source wirings (source signal lines) 6051 to 6054 and drain wirings 6055 to 6058 are formed. Although not shown, in this embodiment, this electrode is a laminated film having a three-layer structure in which a Ti film is 100 nm, an aluminum film containing Ti is 300 nm, and a Ti film is 150 nm continuously formed by sputtering.
[0200]
Next, a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film is formed as the passivation film 6059 with a thickness of 50 to 500 nm (typically 100 to 300 nm). When the hydrogenation treatment was performed in this state, a favorable result was obtained for improving the characteristics of the TFT. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method. Note that an opening may be formed in the passivation film 6059 at a position where a contact hole for connecting the pixel electrode and the drain wiring is formed later. (Fig. 28 (C))
[0201]
Thereafter, a second interlayer insulating film 6060 made of an organic resin is formed to a thickness of 1.0 to 1.5 μm. As the organic resin, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. Here, it was formed by baking at 300 ° C. using a type of polyimide that is thermally polymerized after being applied to the substrate. Then, a contact hole reaching the drain wiring 6058 is formed in the second interlayer insulating film 6060, and pixel electrodes 6061 and 6062 are formed. The pixel electrode may be a transparent conductive film in the case of a transmissive liquid crystal display device, and may be a metal film in the case of a reflective liquid crystal display device. In this embodiment, an indium tin oxide (ITO) film having a thickness of 100 nm is formed by sputtering to form a transmissive liquid crystal display device. (Fig. 29)
[0202]
In this way, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion on the same substrate was completed. A p-channel TFT 6101, a first n-channel TFT 6102, and a second n-channel TFT 6103 are formed in the driver circuit, and a pixel TFT 6104 and a storage capacitor 6105 are formed in the pixel portion. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0203]
The p-channel TFT 6101 of the driver circuit includes a channel formation region 6106, source regions 6107a and 6107b, and drain regions 6108a and 6108b in an island-shaped semiconductor layer 6004. In the first n-channel TFT 6102, an LDD region 6110 that overlaps the island-shaped semiconductor layer 6005 with the channel formation region 6109 and the gate electrode 6029 (hereinafter, such an LDD region is referred to as Lov), a source region 6111, and a drain region 6112. have. The length of the Lov region in the channel length direction is 0.5 to 3.0 μm, preferably 1.0 to 1.5 μm. The second n-channel TFT 6103 has a channel formation region 6113, LDD regions 6114 and 6115, a source region 6116, and a drain region 6117 in the island-shaped semiconductor layer 6006. The LDD region is formed with an LDD region that does not overlap the Lov region and the gate electrode 6030 (hereinafter, such LDD region is referred to as Loff), and the length of the Loff region in the channel length direction is 0.3-2. It is 0 μm, preferably 0.5 to 1.5 μm. The pixel TFT 6104 has channel formation regions 6118 and 6119, Loff regions 6120 to 6123, and source or drain regions 6124 to 6126 in an island-shaped semiconductor layer 6007. The length of the Loff region in the channel length direction is 0.5 to 3.0 μm, preferably 1.5 to 2.5 μm. Further, the storage capacitor 6105 includes capacitor wirings 6032 and 6049, an insulating film made of the same material as the gate insulating film, and a semiconductor layer 6127 which is connected to the drain region 6126 of the pixel TFT 6104 and to which an impurity element imparting n-type conductivity is added. Is formed. In FIG. 29, the pixel TFT 6104 has a double gate structure, but it may have a single gate structure or a multi-gate structure provided with a plurality of gate electrodes.
[0204]
As described above, in this embodiment, the structure of the TFT constituting each circuit is optimized according to the specifications required by the pixel TFT and the drive circuit, and the operation performance and reliability of the image display apparatus can be improved. be able to.
[0205]
Next, a process of manufacturing a transmissive liquid crystal display device based on the active matrix substrate manufactured by the above process will be described.
[0206]
Refer to FIG. An alignment film 6201 is formed on the active matrix substrate in the state shown in FIG. In this embodiment, polyimide is used for the alignment film 6201. Next, a counter substrate is prepared. The counter substrate includes a glass substrate 6202, a light shielding film 6203, a counter electrode 6204 made of a transparent conductive film, and an alignment film 6205.
[0207]
In this embodiment, a polyimide film in which liquid crystal molecules are aligned in parallel to the substrate is used for the alignment film. Note that after the alignment film is formed, a rubbing process is performed so that the liquid crystal molecules are aligned in parallel with a certain pretilt angle.
[0208]
Next, the active matrix substrate and the counter substrate that have undergone the above-described steps are bonded to each other through a sealing material, a spacer (both not shown), and the like by a known cell assembling step. Thereafter, liquid crystal 6206 is injected between both the substrates and completely sealed with a sealant (not shown). Therefore, a transmissive liquid crystal display device as shown in FIG. 30 is completed.
[0209]
Note that the TFT formed by the above process has a top gate structure, but the present invention can be applied to a TFT having a bottom gate structure and other structures.
[0210]
In addition, the display device produced by the above process is a transmissive liquid crystal display device, but the present invention can also be applied to a reflective liquid crystal display device.
[0211]
The present invention can also be applied to a light-emitting device that is a self-luminous display device using a light-emitting material instead of a liquid crystal material.
[0212]
[Example 9]
In this embodiment, a manufacturing example in the case where the present invention is applied to a light-emitting device instead of the active matrix liquid crystal display device described in Embodiments 1 to 7 will be described.
[0213]
FIG. 31A is a top view of a light-emitting device to which the present invention is applied, and FIG. 31B is a cross-sectional view of the light-emitting device cut along AA ′ shown in FIG. In FIG. 31A, reference numeral 4010 denotes a substrate, 4011 denotes a pixel portion, 4012 denotes a source signal line driver circuit, and 4013 denotes a gate signal line driver circuit. Each driver circuit reaches an FPC 4017 through wirings 4014 to 4016, and is externally connected. Connected to the device.
[0214]
At this time, a cover material 4600, a sealing material (also referred to as a housing material) 4100, and a sealing material (second sealing material) 4101 are provided so as to surround at least the pixel portion, preferably the drive circuit and the pixel portion.
[0215]
Further, as shown in FIG. 31B, a driving circuit TFT (here, a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined) is shown over a substrate 4010 and a base film 4021. ) 4022 and the pixel portion TFT 4023 (however, only the TFT for controlling the current to the light emitting element is shown here). These TFTs may have a known structure (top gate structure or bottom gate structure).
[0216]
When a driver circuit TFT 4022 and a pixel portion TFT 4023 are completed using a known manufacturing method, a transparent conductive layer electrically connected to the drain of the pixel portion TFT 4023 on an interlayer insulating film (planarization film) 4026 made of a resin material. A pixel electrode 4027 made of a film is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (referred to as ITO) or a compound of indium oxide and zinc oxide can be used. Then, after the pixel electrode 4027 is formed, an insulating film 4028 is formed, and an opening is formed over the pixel electrode 4027.
[0217]
Next, the light emitting layer 4029 is formed. The light-emitting layer 4029 may have a stacked structure or a single-layer structure by freely combining known light-emitting materials (hole injection layer, hole transport layer, light-emitting layer, electron transport layer, or electron injection layer). A known technique may be used to determine the structure. The light emitting material includes a low molecular weight material and a high molecular weight (polymer) material. When a low molecular material is used, a vapor deposition method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
[0218]
In this embodiment, the light emitting layer is formed by vapor deposition using a shadow mask. Color display is possible by forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, a single color light emitting device can also be provided.
[0219]
After the light emitting layer 4029 is formed, a cathode 4030 is formed thereon. It is desirable to exclude moisture and oxygen present at the interface between the cathode 4030 and the light emitting layer 4029 as much as possible. Therefore, it is necessary to devise such that the light emitting layer 4029 and the cathode 4030 are continuously formed in vacuum, or the light emitting layer 4029 is formed in an inert atmosphere and the cathode 4030 is formed without being released to the atmosphere. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film formation apparatus.
[0220]
In this embodiment, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the cathode 4030. Specifically, a LiF (lithium fluoride) film having a thickness of 1 nm is formed on the light emitting layer 4029 by vapor deposition, and an aluminum film having a thickness of 300 nm is formed thereon. Of course, you may use the MgAg electrode which is a well-known cathode material. The cathode 4030 is connected to the wiring 4016 in the region indicated by 4031. A wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030, and is connected to the FPC 4017 through a conductive paste material 4032.
[0221]
In order to electrically connect the cathode 4030 and the wiring 4016 in the region indicated by 4031, it is necessary to form contact holes in the interlayer insulating film 4026 and the insulating film 4028. These may be formed when the interlayer insulating film 4026 is etched (when a pixel electrode contact hole is formed) or when the insulating film 4028 is etched (when an opening is formed before the light emitting layer is formed). In addition, when the insulating film 4028 is etched, the interlayer insulating film 4026 may be etched all at once. In this case, if the interlayer insulating film 4026 and the insulating film 4028 are the same resin material, the shape of the contact hole can be improved.
[0222]
A passivation film 4603, a filler 4604, and a cover material 4600 are formed so as to cover the surface of the light-emitting element formed in this manner.
[0223]
Further, a sealing material 4100 is provided inside the cover material 4600 and the substrate 4010 so as to surround the light emitting element portion, and a sealing material (second sealing material) 4101 is formed outside the sealing material 4100.
[0224]
At this time, the filler 4604 also functions as an adhesive for bonding the cover material 4600. As the filler 4604, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4604 because the moisture absorption effect can be maintained.
[0225]
Further, a spacer may be contained in the filler 4604. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0226]
In the case where a spacer is provided, the passivation film 4603 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0227]
Further, as the cover material 4600, a glass plate, an aluminum plate, a stainless steel plate, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that in the case of using PVB or EVA as the filler 4604, it is preferable to use a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.
[0228]
However, the cover material 4600 needs to have translucency depending on the light emission direction (light emission direction) from the light emitting element.
[0229]
The wiring 4016 is electrically connected to the FPC 4017 through a gap between the sealing material 4100 and the sealing material 4101 and the substrate 4010. Note that although the wiring 4016 has been described here, the other wirings 4014 and 4015 are electrically connected to the FPC 4017 through the sealing material 4100 and the sealing material 4101 in the same manner.
[0230]
In this embodiment, the cover material 4600 is adhered after the filler 4604 is provided, and the sealing material 4100 is attached so as to cover the side surface (exposed surface) of the filler 4604. However, the cover material 4600 and the sealing material 4100 are attached to each other. The filler 4604 may be provided after the attachment. In this case, a filler inlet that leads to a gap formed by the substrate 4010, the cover material 4600, and the sealing material 4100 is provided. The voids are in a vacuum state (10 -2 The Torr is equal to or less than Torr), and the inlet is immersed in a water tank containing a filler, and then the pressure outside the gap is made higher than the pressure inside the gap to fill the filler into the gap.
[0231]
[Example 10]
In this example, an example of manufacturing a light-emitting device having a different form from that of Example 9 using the present invention will be described with reference to FIGS. The same reference numerals as those in FIGS. 31A and 31B indicate the same parts, and the description thereof is omitted.
[0232]
FIG. 32A is a top view of the light-emitting device of this example, and FIG. 32B shows a cross-sectional view taken along line AA ′ of FIG.
[0233]
According to Example 9, a passivation film 4603 is formed to cover the surface of the light emitting element.
[0234]
Further, a filler 4604 is provided so as to cover the light emitting element. The filler 4604 also functions as an adhesive for bonding the cover material 4600. As the filler 4604, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4604 because the moisture absorption effect can be maintained.
[0235]
Further, a spacer may be contained in the filler 4604. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0236]
In the case where a spacer is provided, the passivation film 4603 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0237]
Further, as the cover material 4600, a glass plate, an aluminum plate, a stainless steel plate, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that in the case of using PVB or EVA as the filler 4604, it is preferable to use a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.
[0238]
However, the cover material 4600 needs to have translucency depending on the light emission direction (light emission direction) from the light emitting element.
[0239]
Next, after the cover material 4600 is bonded using the filler 4604, the frame material 4601 is attached so as to cover the side surface (exposed surface) of the filler 4604. The frame material 4601 is bonded by a sealing material (functioning as an adhesive) 4602. At this time, a photocurable resin is preferably used as the sealing material 4602, but a thermosetting resin may be used if the heat resistance of the light emitting layer permits. Note that the sealing material 4602 is preferably a material that does not transmit moisture and oxygen as much as possible. Further, a desiccant may be added inside the sealing material 4602.
[0240]
The wiring 4016 is electrically connected to the FPC 4017 through a gap between the sealing material 4602 and the substrate 4010. Note that although the wiring 4016 has been described here, the other wirings 4014 and 4015 are electrically connected to the FPC 4017 through the sealing material 4602 in the same manner.
[0241]
In this embodiment, the cover material 4600 is adhered after the filler 4604 is provided, and the frame material 4601 is attached so as to cover the side surface (exposed surface) of the filler 4604. However, the cover material 4600 and the frame material 4601 are attached. The filler 4604 may be provided after the attachment. In this case, an injection port for a filler that leads to a gap formed by the substrate 4010, the cover material 4600, and the frame material 4601 is provided. The voids are in a vacuum state (10 -2 The Torr is equal to or less than Torr), and the inlet is immersed in a water tank containing a filler, and then the pressure outside the gap is made higher than the pressure inside the gap to fill the filler into the gap.
[0242]
[Example 11]
Here, FIG. 33 shows a more detailed cross-sectional structure of the pixel portion in the light-emitting device, FIG. 34A shows a top surface structure, and FIG. 34B shows a circuit diagram. 33, 34 (A), and 34 (B) use the same reference numerals and may be referred to each other.
[0243]
In FIG. 33, an n-channel TFT formed by a known method is used as a switching TFT 4502 provided over a substrate 4501. In this embodiment, a double gate structure is used. However, there is no significant difference in structure and manufacturing process, and thus description thereof is omitted. However, the double gate structure substantially has a structure in which two TFTs are connected in series, and there is an advantage that the off-current value can be reduced. Although the double gate structure is used in this embodiment, a single gate structure may be used, and a triple gate structure or a multi-gate structure having more gates may be used. Alternatively, a p-channel TFT formed by a known method may be used.
[0244]
Further, an n-channel TFT formed by a known method is used as the current control TFT 4503. The switching TFT 4502 has 34 source lines (source signal lines). The drain wiring 35 of the switching TFT 4502 is electrically connected to the gate electrode 37 of the current control TFT by the wiring 36. A wiring indicated by 38 is a gate wiring (gate signal line) that electrically connects the gate electrodes 39a and 39b of the switching TFT 4502.
[0245]
Since the current control TFT 4503 is an element that controls the amount of current flowing through the light emitting element, a large amount of current flows through the current control TFT 4503, and is also an element that has a high risk of deterioration due to heat or hot carriers. Therefore, a structure in which an LDD region is provided on the drain side of the current control TFT 4503 so as to overlap the gate electrode through a gate insulating film is extremely effective.
[0246]
In this embodiment, the current control TFT 4503 is shown as a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
[0247]
Further, as shown in FIG. 34A, the wiring 36 which becomes the gate electrode 37 of the current control TFT 4503 is electrically connected to the drain wiring 40 of the current control TFT 4503 through an insulating film in a region indicated by 4504. Overlaps with the power supply line 4506. At this time, a capacitor is formed in a region indicated by 4504 and functions as a holding capacitor for holding a voltage applied to the gate electrode 37 of the current control TFT 4503. The storage capacitor 4504 is formed between a semiconductor film 4507 electrically connected to the power supply line 4506, an insulating film (not shown) in the same layer as the gate insulating film, and the wiring 36. A capacitor formed by the wiring 36, the same layer (not shown) as the first interlayer insulating film, and the power supply line 4506 can also be used as the storage capacitor. Note that the drain of the current control TFT is connected to a power supply line (power supply line) 4506, and a constant voltage is always applied.
[0248]
A first passivation film 41 is provided on the switching TFT 4502 and the current control TFT 4503, and a planarizing film 42 made of a resin insulating film is formed thereon. It is very important to flatten the step due to the TFT using the flattening film 42. Since the light emitting layer formed later is very thin, the presence of a step may cause a light emission failure. Therefore, it is desirable to planarize the pixel electrode before forming it so that the light emitting layer can be formed as flat as possible.
[0249]
Reference numeral 43 denotes a pixel electrode (a cathode of a light emitting element) made of a highly reflective conductive film, which is electrically connected to the drain of the current control TFT 4503. As the pixel electrode 43, it is preferable to use a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a laminated film thereof. Of course, a laminated structure with another conductive film may be used.
[0250]
A light emitting layer 45 is formed in a groove (corresponding to a pixel) formed by banks 44a and 44b formed of an insulating film (preferably resin). Note that in FIG. 34A, some banks are omitted in order to clarify the position of the storage capacitor 4504, and only the banks 44a and 44b are illustrated, but a power supply line 4506 and a source wiring (source signal line) are shown. ) 34 is provided between the power supply line 4506 and the source wiring (source signal line) 34 so as to partially cover. Although only two pixels are shown here, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) may be formed separately. A π-conjugated polymer material is used as the organic light emitting material for the light emitting layer. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene.
[0251]
There are various types of PPV organic light-emitting materials. For example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and Japanese Patent Laid-Open No. 10-92576 may be used.
[0252]
As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
[0253]
However, the above example is an example of an organic light emitting material that can be used as a light emitting layer, and it is not absolutely necessary to limit to this. A light emitting layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.
[0254]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic light emitting material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. Known materials can be used for these organic light emitting materials and inorganic materials.
[0255]
In this embodiment, a light emitting layer having a laminated structure in which a hole injection layer 46 made of PEDOT (polythiophene) or PAni (polyaniline) is provided on the light emitting layer 45 is used. An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In the case of the present embodiment, since the light generated in the light emitting layer 45 is emitted toward the upper surface side (upward of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used, but it is possible to form after forming a light-emitting layer or hole injection layer with low heat resistance. What can form into a film at low temperature as much as possible is preferable.
[0256]
When the anode 47 is formed, the light emitting element 4505 is completed. Note that the light-emitting element 4505 here refers to a capacitor formed by the pixel electrode (cathode) 43, the light-emitting layer 45, the hole injection layer 46, and the anode 47. As shown in FIG. 34A, since the pixel electrode 43 substantially matches the area of the pixel, the entire pixel functions as a light emitting element. Therefore, the use efficiency of light emission is very high, and a bright image display is possible.
[0257]
By the way, in the present embodiment, a second passivation film 48 is further provided on the anode 47. The second passivation film 48 is preferably a silicon nitride film or a silicon nitride oxide film. This purpose is to shut off the light emitting element from the outside, and has both the meaning of preventing deterioration due to oxidation of the organic light emitting material and the meaning of suppressing degassing from the organic light emitting material. This increases the reliability of the light emitting device.
[0258]
As described above, the light-emitting device of the present invention includes a pixel portion including a pixel having a structure as shown in FIG. 33, and includes a switching TFT having a sufficiently low off-state current value and a current control TFT resistant to hot carrier injection. . Therefore, a light emitting device having high reliability and capable of displaying a good image can be obtained.
[0259]
[Example 12]
In this embodiment, a structure in which the structure of the light-emitting element 4505 is inverted in the pixel portion described in Embodiment 11 will be described. FIG. 35 is used for the description. Note that the only difference from the structure of FIG. 33 is the light emitting element portion and the current control TFT, and other descriptions are omitted.
[0260]
In FIG. 35, a p-channel TFT formed by a known method is used as the current control TFT 4503.
[0261]
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0262]
Then, after banks 51a and 51b made of insulating films are formed, a light emitting layer 52 made of polyvinylcarbazole is formed by solution coating. An electron injection layer 53 made of potassium acetylacetonate (denoted as acacK) and a cathode 54 made of an aluminum alloy are formed thereon. In this case, the cathode 54 also functions as a passivation film. Thus, the light emitting element 4701 is formed.
[0263]
In the case of the present embodiment, the light generated in the light emitting layer 52 is emitted toward the substrate on which the TFT is formed, as indicated by the arrows.
[0264]
[Example 13]
In this embodiment, an example of a pixel having a structure different from the circuit diagram shown in FIG. 34B is shown in FIGS. In this embodiment, 4801 is the source wiring (source signal line) of the switching TFT 4802, 4803 is the gate wiring (gate signal line) of the switching TFT 4802, 4804 is the current control TFT, 4805 is the storage capacitor, 4806 and 4808. Is a power supply line and 4807 is a light emitting element.
[0265]
FIG. 36A illustrates an example in which the power supply line 4806 is shared between two pixels. That is, there is a feature in that the two pixels are formed so as to be symmetrical with respect to the power supply line 4806. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0266]
FIG. 36B shows an example in which the power supply line 4808 is provided in parallel with the gate wiring (gate signal line) 4803. Note that in FIG. 36B, the power supply line 4808 and the gate wiring (gate signal line) 4803 are provided so as not to overlap with each other; It can also provide so that it may overlap through a film | membrane. In this case, since the exclusive area can be shared by the power supply line 4808 and the gate wiring (gate signal line) 4803, the pixel portion can be further refined.
[0267]
In FIG. 36C, similarly to the structure of FIG. 36B, a power supply line 4808 is provided in parallel with the gate wiring (gate signal line) 4803, and two pixels are connected to the power supply line 4808. It is characterized in that it is formed so as to be symmetrical. It is also effective to provide the power supply line 4808 so as to overlap with any one of the gate wirings (gate signal lines) 4803. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0268]
[Example 14]
34A and 34B shown in Embodiment 11 has a structure in which a storage capacitor 4504 is provided in order to hold a voltage applied to the gate of the current control TFT 4503, but the storage capacitor 4504 may be omitted. It is. In the case of Example 11, an LDD region is provided on the drain side of the current control TFT 4503 so as to overlap the gate electrode with a gate insulating film interposed therebetween. In this overlapped region, a parasitic capacitance generally called a gate capacitance is formed, but this embodiment is characterized in that this parasitic capacitance is positively used in place of the holding capacitor 4504.
[0269]
Since the capacitance of the parasitic capacitance varies depending on the area where the gate electrode and the LDD region overlap, the capacitance of the parasitic capacitance is determined by the length of the LDD region included in the overlapping region.
[0270]
Similarly in the structures of FIGS. 36A, 36B, and 36C shown in Embodiment 13, the storage capacitor 4805 can be omitted.
[0271]
[Example 15]
In this embodiment, an electronic device incorporating an active matrix liquid crystal display device or a light emitting device using the driving method of the present invention will be described. Examples of these electronic devices include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, still cameras, personal computers, televisions, and the like. Examples of these are shown in FIGS. However, FIGS. 37, 38, and 39 are applied to the active matrix liquid crystal display device, and FIGS. 37 and 38 are applied to the light emitting device.
[0272]
FIG. 37A illustrates a mobile phone, which includes a main body 9001, an audio output portion 9002, an audio input portion 9003, a display portion 9004, operation switches 9005, and an antenna 9006. The present invention can be applied to the display portion 9004.
[0273]
FIG. 37B shows a video camera, which includes a main body 9101, a display portion 9102, an audio input portion 9103, operation switches 9104, a battery 9105, and an image receiving portion 9106. The present invention can be applied to the display portion 9102.
[0274]
FIG. 37C illustrates a mobile computer or a portable information terminal which is a kind of personal computer, which includes a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display portion 9205. The present invention can be applied to the display portion 9205.
[0275]
FIG. 37D illustrates a head mounted display (goggles type display) which includes a main body 9301, a display portion 9302, and an arm portion 9303. The present invention can be applied to the display portion 9302.
[0276]
FIG. 37E illustrates a television set including a main body 9401, speakers 9402, a display portion 9403, a receiving device 9404, an amplifying device 9405, and the like. The present invention can be applied to the display portion 9403.
[0277]
FIG. 37F illustrates a portable book which includes a main body 9501, a display portion 9502, a storage medium 9504, an operation switch 9505, and an antenna 9506, and is stored on a mini disc (MD) or a DVD (Digital Versatile Disc). Data and data received by the antenna are displayed. The present invention can be applied to the display portion 9502.
[0278]
FIG. 38A illustrates a personal computer which includes a main body 9601, an image input portion 9602, a display portion 9603, and a keyboard 9604. The present invention can be applied to the display portion 9603.
[0279]
FIG. 38B shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded. The player includes a main body 9701, a display portion 9702, a speaker portion 9703, a recording medium 9704, and operation switches 9705. This apparatus uses a DVD, CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 9702.
[0280]
FIG. 38C illustrates a digital camera which includes a main body 9801, a display portion 9802, an eyepiece portion 9803, operation switches 9804, and an image receiving portion (not shown). The present invention can be applied to the display portion 9802.
[0281]
FIG. 38D illustrates a single-eye head mounted display which includes a display portion 9901 and a head mount portion 9902. The present invention can be applied to the display portion 9901. FIG.
[0282]
FIG. 39A illustrates a front type projector which includes a projection device 3601 and a screen 3602.
[0283]
FIG. 39B shows a rear projector, which includes a main body 3701, a projection device 3702, a mirror 3703, and a screen 3704.
[0284]
Note that FIG. 39C illustrates an example of the structure of the projection devices 3601 and 3702 in FIGS. 39A and 39B. The projection devices 3601 and 3702 include a light source optical system 3801, mirrors 3802, 3804 to 3806, a dichroic mirror 3803, a prism 3807, a liquid crystal display unit 3808, a phase difference plate 3809, and a projection optical system 3810. The projection optical system 3810 is composed of an optical system including a projection lens. In this embodiment, an example of a three-plate type is shown, but the present invention is not limited to this. For example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in FIG. Good. The present invention can be applied to the liquid crystal display portion 3808.
[0285]
FIG. 39D is a diagram showing an example of the structure of the light source optical system 3801 in FIG. In this embodiment, the light source optical system 3801 includes a reflector 3811, a light source 3812, lens arrays 3813 and 3814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system illustrated in FIG. 39D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.
[0286]
As described above, the applicable range of the present invention is extremely wide, and it can be applied to electronic devices in various fields using an image display device.
[0287]
【The invention's effect】
According to the driving method of the present invention, source line inversion driving and dot inversion driving can be performed in a method of driving a plurality of source signal lines with one D / A conversion circuit. Further, as in the third, fourth, and sixth embodiments, the polarity of the control signal or the power supply voltage of the gradation power supply line can be changed by devising the input method of the gradation power supply line switching control signal or the power supply voltage of the gradation power supply line. It is possible to lengthen the inversion period and reduce the burden on the circuit.
[0288]
In particular, as can be seen in the third, fourth, and sixth embodiments, the period for inverting the polarity of the power supply voltage of the control signal or the gradation power supply line in the dot inversion driving that generally expects high image quality is the source line inversion. The advantage of being as long as or longer than those in drive is great. Most effectively, the period of inverting the polarity of the control signal or the power supply voltage of the gradation power supply line in dot inversion driving can be extended to the same period as in the gate line inversion driving method. In other words, it is possible to enable dot inversion driving with the same period as the normal gate line inversion driving method.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a drive circuit according to Embodiments 1 and 3 of the present invention.
FIG. 2 is an example of operation timing according to the first embodiment of FIG. 1;
FIG. 3 is a schematic diagram of a drive circuit according to Embodiments 2 and 4 of the present invention.
FIG. 4 is an example of operation timing according to the second embodiment of FIG. 3;
FIG. 5 is an example of operation timing according to the third embodiment of FIG. 1;
FIG. 6 is an example of operation timing according to the fourth embodiment of FIG. 3;
FIG. 7 is a schematic diagram of a drive circuit according to Embodiments 5 and 6 of the present invention.
FIG. 8 is an example of operation timing according to the fifth embodiment of FIG. 7;
FIG. 9 is an example of operation timing according to the sixth embodiment of FIG. 7;
FIG. 10 is a schematic diagram of a drive circuit according to a seventh embodiment of the present invention.
FIG. 11 is an example of operation timing according to the seventh embodiment of FIG. 10;
FIG. 12 is a diagram showing the polarity of each pixel during source line inversion driving and dot inversion driving.
13 is a schematic diagram of a source signal line driving circuit according to Embodiment 1. FIG.
14 is a flip-flop circuit FF: (A), a basic latch circuit LAT: (B), and a connection switch SW: (C) for switching the connection between the gradation power supply line and the D / A converter circuit. FIG.
15 is a diagram showing a P / S conversion circuit A: (A) and a source line selection circuit A: (B) in FIG. 13;
FIG. 16 is a D / A conversion circuit diagram.
FIG. 17 is an example of operation timing according to the first embodiment.
18 is a schematic diagram of a source signal line drive circuit according to Embodiment 2. FIG.
FIG. 19 is an example of operation timing according to the second embodiment.
20 is a schematic diagram of a source signal line drive circuit according to Embodiment 5. FIG.
FIG. 21 is an example of operation timing according to the fifth embodiment.
FIG. 22 is a schematic diagram of a source signal line drive circuit according to a seventh embodiment.
23 is a P / S conversion circuit B: (A), a source line selection circuit B: (B) in FIG. 18, and a P / S conversion circuit C: (C), a source line selection circuit C in FIG. It is a figure which shows (D).
FIG. 24 is an example of operation timing according to the seventh embodiment.
FIG. 25 is a diagram showing manufacturing process examples of active matrix liquid crystal display devices according to Examples 1 to 7;
FIG. 26 is a diagram showing manufacturing process examples of active matrix liquid crystal display devices according to Examples 1 to 7;
FIG. 27 is a diagram showing manufacturing process examples of active matrix liquid crystal display devices according to Examples 1 to 7;
FIG. 28 is a diagram showing manufacturing process examples of active matrix liquid crystal display devices according to Examples 1 to 7;
FIG. 29 is a diagram illustrating an example of a manufacturing process of an active matrix liquid crystal display device according to Examples 1 to 7.
30 is a diagram showing manufacturing process examples of active matrix liquid crystal display devices according to Embodiments 1 to 7. FIG.
FIG. 31 is a view showing a manufacturing example of a light-emitting device according to Examples 1 to 7;
32 is a diagram showing an example of manufacturing a light-emitting device according to Examples 1 to 7. FIG.
FIG. 33 is a view showing a manufacturing example of a light emitting device according to Examples 1 to 7;
34 is a diagram showing an example of manufacturing light emitting devices according to Examples 1 to 7. FIG.
FIG. 35 is a view showing a manufacturing example of a light-emitting device according to Examples 1 to 7;
FIG. 36 is a diagram showing a manufacturing example of a light emitting device according to Examples 1 to 7;
FIG. 37 is a diagram illustrating an example of an image display device.
FIG. 38 is a diagram illustrating an example of an image display device.
FIG. 39 is a diagram showing a configuration of a projection type liquid crystal display device.
FIG. 40 is a schematic view of an active matrix liquid crystal display device.
FIG. 41 is a schematic diagram of a conventional digital source signal line drive circuit.
FIG. 42 is a schematic diagram of a source signal line drive circuit that drives four source signal lines with one D / A conversion circuit.
FIG. 43 is a schematic diagram of a source signal line drive circuit in which the grayscale power supply lines are connected to the D / A conversion circuit according to FIG. 41 and four source signal lines are driven by one D / A conversion circuit. It is.
[Explanation of symbols]
100 gradation power line connection selector switch
101 Source signal line drive circuit
102 Gate signal line driving circuit
103 Pixel array section
104 Each source signal line
105 Each gate signal line
106 TFT as a switching element of each pixel
201 Shift register
202 Basic circuit of shift register
203 latch 1 circuit
204 Latch 2 circuit
205 D / A conversion circuit
301 Parallel / serial conversion circuit
302 Source line selection circuit

Claims (11)

ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と複数のゲート信号線が交差する各領域に画素電極と、前記画素電極を駆動するためのスイッチング素子と、を有する画像表示装置において、
前記ソース信号線駆動回路内に、デジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路と、ソース線選択回路と、を有し、
前記Ｄ／Ａ変換回路は、前記複数のソース信号線のうち３本以上のソース信号線ごとに設けられ、
前記デジタル映像信号が前記各Ｄ／Ａ変換回路に入力するタイミングに同期して、前記各ソース線選択回路が前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記各Ｄ／Ａ変換回路から出力される前記アナログ映像信号を書き込み、
１系統が複数本からなる階調電源線を２系統と、前記２系統の階調電源線のいずれか１系統と前記各Ｄ／Ａ変換回路とを接続する接続切り替えスイッチと、を有し、
前記接続切り替えスイッチに入力される制御信号により、１水平書き込み期間中、前記各ソース線選択回路が奇数番目のソース信号線を選択する期間は、前記２系統の階調電源線のうち第１の系統の階調電源線を前記各Ｄ／Ａ変換回路に接続し、前記各ソース線選択回路が偶数番目のソース信号線を選択する期間は、前記第１とは別系統の階調電源線を前記各Ｄ／Ａ変換回路に接続し、
前記各ソース線選択回路が奇数番目あるいは偶数番目のどちらか一方の前記ソース信号線を１水平書き込み期間のある一定期間内に連続的に選択することを特徴とする画像表示装置。An image having a source signal line driver circuit, a gate signal line driver circuit, a pixel electrode in each region where the plurality of source signal lines and the plurality of gate signal lines intersect, and a switching element for driving the pixel electrode In the display device,
In the source signal line drive circuit, a D / A conversion circuit that converts a digital video signal into an analog video signal, and a source line selection circuit,
The D / A conversion circuit is provided for each of three or more source signal lines among the plurality of source signal lines,
In synchronization with the timing at which the digital video signal is input to each D / A conversion circuit, each source line selection circuit selects a source signal line corresponding to the digital video signal among the plurality of source signal lines, It writes the analog video signal output from the respective D / a conversion circuit to the selected source signal line,
Two gradation power supply lines each consisting of a plurality of lines, and a connection changeover switch that connects any one of the two gradation power supply lines to each of the D / A conversion circuits,
The period during which each source line selection circuit selects an odd-numbered source signal line during one horizontal writing period according to a control signal input to the connection changeover switch is the first of the two systems of gradation power supply lines. A period of gradation power supply line is connected to each of the D / A conversion circuits, and during the period in which each of the source line selection circuits selects an even-numbered source signal line, a gradation power supply line of a system different from the first is connected. Connected to each D / A converter circuit ;
An image display apparatus, wherein each of the source line selection circuits continuously selects either the odd-numbered or even-numbered source signal line within a certain period of one horizontal writing period. ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と複数のゲート信号線が交差する各領域に画素電極と、前記画素電極を駆動するためのスイッチング素子と、を有する画像表示装置において、
前記ソース信号線駆動回路内に、デジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路と、ソース線選択回路と、を有し、
前記Ｄ／Ａ変換回路は、前記複数のソース信号線のうち３本以上のソース信号線ごとに設けられ、
前記デジタル映像信号が前記各Ｄ／Ａ変換回路に入力するタイミングに同期して、前記各ソース線選択回路が前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記各Ｄ／Ａ変換回路から出力される前記アナログ映像信号を書き込み、
複数本からなる１系統の階調電源線が前記各Ｄ／Ａ変換回路に接続され、前記各階調電源線の電源電圧は１水平書き込み期間中にそれぞれ極性反転をおこない、
前記各ソース線選択回路が奇数番目の前記ソース信号線を選択する期間と偶数番目の前記ソース信号線を選択する期間とで、前記各階調電源線に異なる極性の電圧を与え、
前記各ソース線選択回路が奇数番目あるいは偶数番目のどちらか一方の前記ソース信号線を１水平書き込み期間のある一定期間内に連続的に選択することを特徴とする画像表示装置。An image having a source signal line driver circuit, a gate signal line driver circuit, a pixel electrode in each region where the plurality of source signal lines and the plurality of gate signal lines intersect, and a switching element for driving the pixel electrode In the display device,
In the source signal line drive circuit, a D / A conversion circuit that converts a digital video signal into an analog video signal, and a source line selection circuit,
The D / A conversion circuit is provided for each of three or more source signal lines among the plurality of source signal lines,
In synchronization with the timing at which the digital video signal is input to each D / A conversion circuit, each source line selection circuit selects a source signal line corresponding to the digital video signal among the plurality of source signal lines, It writes the analog video signal output from the respective D / a conversion circuit to the selected source signal line,
One gray scale power supply line consisting of a plurality of lines is connected to each D / A conversion circuit, and the power supply voltage of each gray scale power supply line undergoes polarity inversion during one horizontal writing period,
A voltage having a different polarity is applied to each gradation power line in a period in which each source line selection circuit selects an odd-numbered source signal line and a period in which an even-numbered source signal line is selected ,
An image display apparatus, wherein each of the source line selection circuits continuously selects either the odd-numbered or even-numbered source signal line within a certain period of one horizontal writing period. Ｄ／Ａ変換回路と、第１の回路と、第２の回路と、を有し、A D / A conversion circuit, a first circuit, and a second circuit;
前記Ｄ／Ａ変換回路は、Ｎ（Ｎは３以上の自然数）本のソース信号線ごとに設けられ、The D / A conversion circuit is provided for every N (N is a natural number of 3 or more) source signal lines,
前記Ｄ／Ａ変換回路は、デジタル映像信号をアナログ映像信号に変換する機能を有し、The D / A conversion circuit has a function of converting a digital video signal into an analog video signal,
前記第１の回路は、前記Ｎ本のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択する機能を有し、The first circuit has a function of selecting a source signal line corresponding to the digital video signal among the N source signal lines,
前記第２の回路は、複数の第１の配線及び複数の第２の配線の一方を前記Ｄ／Ａ変換回路と接続する機能を有し、The second circuit has a function of connecting one of a plurality of first wirings and a plurality of second wirings to the D / A conversion circuit,
前記複数の第１の配線には、前記アナログ映像信号を第１の極性にするための複数の第１の電圧が供給され、The plurality of first wirings are supplied with a plurality of first voltages for setting the analog video signal to a first polarity,
前記複数の第２の配線には、前記アナログ映像信号を第２の極性にするための複数の第２の電圧が供給され、The plurality of second wirings are supplied with a plurality of second voltages for setting the analog video signal to a second polarity,
前記第１の回路によって、前記Ｎ本のソース信号線のうち奇数番目又は偶数番目のソース信号線が連続的に選択されることを特徴とする画像表示装置。The image display apparatus according to claim 1, wherein odd-numbered or even-numbered source signal lines among the N source signal lines are continuously selected by the first circuit. Ｄ／Ａ変換回路と、第１の回路と、第２の回路と、を有し、A D / A conversion circuit, a first circuit, and a second circuit;
前記Ｄ／Ａ変換回路は、Ｎ（Ｎは３以上の自然数）本のソース信号線ごとに設けられ、The D / A conversion circuit is provided for every N (N is a natural number of 3 or more) source signal lines,
前記Ｄ／Ａ変換回路は、デジタル映像信号をアナログ映像信号に変換する機能を有し、The D / A conversion circuit has a function of converting a digital video signal into an analog video signal,
前記第１の回路は、前記Ｎ本のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択する機能を有し、The first circuit has a function of selecting a source signal line corresponding to the digital video signal among the N source signal lines,
前記第２の回路は、前記Ｎ本のソース信号線のうち奇数番目のソース信号線が選択される場合には、複数の第１の配線を前記Ｄ／Ａ変換回路と接続し、且つ前記Ｎ本のソース信号線のうち偶数番目のソース信号線が選択される場合には、複数の第２の配線を前記Ｄ／Ａ変換回路と接続する機能を有し、The second circuit connects a plurality of first wirings to the D / A conversion circuit when the odd-numbered source signal line among the N source signal lines is selected, and the N circuit When an even-numbered source signal line is selected among the two source signal lines, the plurality of second wirings have a function of connecting to the D / A conversion circuit,
前記複数の第１の配線には、前記アナログ映像信号を第１の極性にするための複数の第１の電圧が供給され、The plurality of first wirings are supplied with a plurality of first voltages for setting the analog video signal to a first polarity,
前記複数の第２の配線には、前記アナログ映像信号を第２の極性にするための複数の第２の電圧が供給され、The plurality of second wirings are supplied with a plurality of second voltages for setting the analog video signal to a second polarity,
前記第１の回路によって、前記Ｎ本のソース信号線のうち奇数番目又は偶数番目のソース信号線が連続的に選択されることを特徴とする画像表示装置。The image display apparatus according to claim 1, wherein odd-numbered or even-numbered source signal lines among the N source signal lines are continuously selected by the first circuit. Ｄ／Ａ変換回路と、第１の回路と、を有し、A D / A conversion circuit and a first circuit;
前記Ｄ／Ａ変換回路は、Ｎ（Ｎは３以上の自然数）本のソース信号線ごとに設けられ、The D / A conversion circuit is provided for every N (N is a natural number of 3 or more) source signal lines,
前記Ｄ／Ａ変換回路は、デジタル映像信号をアナログ映像信号に変換する機能を有し、The D / A conversion circuit has a function of converting a digital video signal into an analog video signal,
前記第１の回路は、前記Ｎ本のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択する機能を有し、The first circuit has a function of selecting a source signal line corresponding to the digital video signal among the N source signal lines,
前記Ｄ／Ａ変換回路は、複数の配線と接続され、The D / A conversion circuit is connected to a plurality of wirings,
前記複数の配線には、前記アナログ映像信号を第１の極性にするための複数の第１の電圧、又は前記アナログ映像信号を第２の極性にするための複数の第２の電圧が供給され、The plurality of wirings are supplied with a plurality of first voltages for setting the analog video signal to a first polarity or a plurality of second voltages for setting the analog video signal to a second polarity. ,
前記第１の回路によって、前記Ｎ本のソース信号線のうち奇数番目又は偶数番目のソース信号線が連続的に選択されることを特徴とする画像表示装置。The image display apparatus according to claim 1, wherein odd-numbered or even-numbered source signal lines among the N source signal lines are continuously selected by the first circuit. 請求項１乃至請求項５のいずれか１項おいて、
表示素子に液晶材料を用いることを特徴とする画像表示装置。In any one of Claims 1 to 5 ,
An image display device using a liquid crystal material for a display element. 請求項１乃至請求項５のいずれか１項おいて、
表示素子に発光材料を用いることを特徴とする画像表示装置。In any one of Claims 1 to 5 ,
An image display device using a light emitting material for a display element. 請求項１乃至請求項７のいずれか１項に記載の前記画像表示装置を有することを特徴とする携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、テレビ、携帯書籍、ＤＶＤプレイヤー、デジタルカメラ又はプロジェクター。A mobile phone , a video camera, a personal computer, a head-mounted display, a television, a portable book, a DVD player, a digital camera, or the like having the image display device according to any one of claims 1 to 7. Projector . 請求項１乃至請求項７のいずれか１項に記載の前記画像表示装置を有することを特徴とする電子機器。An electronic apparatus, comprising the image display apparatus according to any one of claims 1 to 7. ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と複数のゲート信号線が交差する各領域に画素電極と、前記画素電極を駆動するためのスイッチング素子と、を有する画像表示装置において、
前記ソース信号線駆動回路内に、デジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路と、ソース線選択回路と、を有し、
前記Ｄ／Ａ変換回路は、前記複数のソース信号線のうち３本以上のソース信号線ごとに設けられ、
前記デジタル映像信号が前記各Ｄ／Ａ変換回路に入力するタイミングに同期して、前記各ソース線選択回路が前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記各Ｄ／Ａ変換回路から出力される前記アナログ映像信号を書き込み、
１系統が複数本からなる階調電源線を２系統と、前記２系統の階調電源線のいずれか１系統と前記各Ｄ／Ａ変換回路とを接続する接続切り替えスイッチと、を有し、
前記接続切り替えスイッチに入力される制御信号により、１水平書き込み期間中、前記各ソース線選択回路が奇数番目のソース信号線を選択する期間は、前記２系統の階調電源線のうち第１の系統の階調電源線を前記各Ｄ／Ａ変換回路に接続し、前記各ソース線選択回路が偶数番目のソース信号線を選択する期間は、前記第１とは別系統の階調電源線を前記各Ｄ／Ａ変換回路に接続し、
前記各ソース線選択回路が奇数番目あるいは偶数番目のどちらか一方の前記ソース信号線を１水平書き込み期間のある一定期間内に連続的に選択することを特徴とする画像表示装置の駆動方法。An image having a source signal line driver circuit, a gate signal line driver circuit, a pixel electrode in each region where the plurality of source signal lines and the plurality of gate signal lines intersect, and a switching element for driving the pixel electrode In the display device,
In the source signal line drive circuit, a D / A conversion circuit that converts a digital video signal into an analog video signal, and a source line selection circuit,
The D / A conversion circuit is provided for each of three or more source signal lines among the plurality of source signal lines,
In synchronization with the timing at which the digital video signal is input to each D / A conversion circuit, each source line selection circuit selects a source signal line corresponding to the digital video signal among the plurality of source signal lines, It writes the analog video signal output from the respective D / a conversion circuit to the selected source signal line,
Two gradation power supply lines each consisting of a plurality of lines, and a connection changeover switch that connects any one of the two gradation power supply lines to each of the D / A conversion circuits,
The period during which each source line selection circuit selects an odd-numbered source signal line during one horizontal writing period according to a control signal input to the connection changeover switch is the first of the two systems of gradation power supply lines. A period of gradation power supply line is connected to each of the D / A conversion circuits, and during the period in which each of the source line selection circuits selects an even-numbered source signal line, a gradation power supply line of a system different from the first is connected. Connected to each D / A converter circuit ;
A driving method of an image display device, wherein each of the source line selection circuits continuously selects either the odd-numbered or even-numbered source signal line within a certain period of one horizontal writing period. ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と複数のゲート信号線が交差する各領域に画素電極と、前記画素電極を駆動するためのスイッチング素子と、を有する画像表示装置において、
前記ソース信号線駆動回路内に、デジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路と、ソース線選択回路と、を有し、
前記Ｄ／Ａ変換回路は、前記複数のソース信号線のうち３本以上のソース信号線ごとに設けられ、
前記デジタル映像信号が前記各Ｄ／Ａ変換回路に入力するタイミングに同期して、前記各ソース線選択回路が前記複数のソース信号線のうち前記デジタル映像信号に対応するソース信号線を選択し、前記選択されたソース信号線へ前記各Ｄ／Ａ変換回路から出力される前記アナログ映像信号を書き込み、
複数本からなる１系統の階調電源線が前記各Ｄ／Ａ変換回路に接続され、前記各階調電源線の電源電圧は１水平書き込み期間中にそれぞれ極性反転をおこない、
前記各ソース線選択回路が奇数番目の前記ソース信号線を選択する期間と偶数番目の前記ソース信号線を選択する期間とで、前記各階調電源線に異なる極性の電圧を与え、
前記各ソース線選択回路が奇数番目あるいは偶数番目のどちらか一方の前記ソース信号線を１水平書き込み期間のある一定期間内に連続的に選択することを特徴とする画像表示装置の駆動方法。An image having a source signal line driver circuit, a gate signal line driver circuit, a pixel electrode in each region where the plurality of source signal lines and the plurality of gate signal lines intersect, and a switching element for driving the pixel electrode In the display device,
In the source signal line drive circuit, a D / A conversion circuit that converts a digital video signal into an analog video signal, and a source line selection circuit,
The D / A conversion circuit is provided for each of three or more source signal lines among the plurality of source signal lines,
In synchronization with the timing at which the digital video signal is input to each D / A conversion circuit, each source line selection circuit selects a source signal line corresponding to the digital video signal among the plurality of source signal lines, It writes the analog video signal output from the respective D / a conversion circuit to the selected source signal line,
One gray scale power supply line consisting of a plurality of lines is connected to each D / A conversion circuit, and the power supply voltage of each gray scale power supply line undergoes polarity inversion during one horizontal writing period,
A voltage having a different polarity is applied to each gradation power line in a period in which each source line selection circuit selects an odd-numbered source signal line and a period in which an even-numbered source signal line is selected ,
A driving method of an image display device, wherein each of the source line selection circuits continuously selects either the odd-numbered or even-numbered source signal line within a certain period of one horizontal writing period.
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