JP4689009B2 - Display device, electronic apparatus, and manufacturing method of display device - Google Patents
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Description
【0001】
【発明の属する技術分野】
【0002】
本発明は、絶縁基板上に形成された薄膜トランジスタ(TFT)で構成された液晶表示装置およびその作製方法に関する。
【0003】
【従来の技術】
薄膜トランジスタ(TFT)を利用したアクティブマトリクス型液晶表示装置は、ビデオカメラ、画像再生装置、ヘッドマウントディスプレイ、携帯電話、携帯情報端末等の直視型表示装置として、また、フロント及びリアプロジェクトのようなレンズ光学系により拡大表示を目的とする投射型の表示装置として開発が活発に行われている。
【0004】
図3に、アクティブマトリクス型液晶表示装置の構成の例を示す。ソース信号線301とゲート信号線302と画素TFT303と保持容量304より構成される。画素TFT303のゲート電極は、ゲート信号線302に接続され、画素TFT303のドレイン領域またはソース領域の1方は、ソース信号線301に接続され、もう一方は、保持容量304及び画素電極305に接続されている。
【0005】
この画素の駆動方法を以下に説明する。ゲート信号線302に信号電圧が入力され、画素TFT303がオンになると、ソース信号線301より、信号電圧が入力されて、保持容量304に電荷が蓄積される。この蓄積された電荷により、画素電極305に電圧が印可され、液晶を挟んだ電極間に電圧が印可される。この印可電圧に対応して液晶の分子の配向が変化し、透過光量が制御される。
【0006】
印可電圧と透過光量の関係を図4に示す。印可電圧を−Vm〜Vmの範囲で変化させることによって、透過光量を変化させることができる。なお、印可電圧が0の時、最大透過光量Tmaxとなるものとする。ここで、液晶は一定の方向の電界をかけ続けると、イオンが片側にたまり、すぐ劣化するという問題がある。そのため、画素に信号書き込みをおこなう毎に印可電圧の極性を逆にした駆動を行うのが一般的である。
【0007】
図5に、この表示装置を駆動したときのゲート信号電圧とソース信号電圧と液晶に印可される電圧の関係を示す。この図では、ある1本のゲート信号線Gnと、ある1本のソース信号線Smに注目し、ある1つの画素における液晶への印可電圧を示している。
【0008】
ゲート信号線が選択され、液晶に電圧が印可されると、その印可電圧に応じて液晶分子の配向が変化する。これにより透過光量が変化し、画像の表示を行う。ここで、液晶に印可される電圧は、−V〜Vの範囲で変化し、画素に信号が書き込まれる毎に極性が逆になっている。なお、|V|は、図4において、|Vm|以下の値にとる。
【0009】
このアクティブマトリクス型液晶表示装置の作製において、その工程数を削減することにより、製造コストの低減及び歩留まりの向上が進められてきた。
【0010】
従来のアクティブマトリクス型液晶表示装置の画素部の断面図の例を図6(A)に示す。
【0011】
画素部101には、画素TFT102と保持容量103が形成されている。ここで、104はTFT基板の絶縁基板、105は画素TFT102のソース領域もしくはドレイン領域、106は画素TFT102のチャネル領域、108はゲート絶縁膜、107及び112は保持容量103の電極で、間に絶縁層109を挟んでいる。なお、電極107は半導体層で形成され、不純物元素がドープされている。電極107は、画素TFT102のドレイン領域と接続されている。また、215はゲート信号線、210はソース信号線、116はドレイン配線、113は層間絶縁膜、118は画素電極、119及び126は配向膜、120は液晶、121は対向基板の絶縁基板、122はブラックマトリクス(BM)、123はカラーフィルタ、124は平坦化膜、125は対向電極である。
【0012】
ここで、使用するマスク枚数を少なくするため、ドレイン配線116に接続される画素電極118は、直接ドレイン配線116上に接触させることによって導通がとられている。
【0013】
ここで、ソース配線210は、ドレイン配線116や画素電極118と同じ層にパターニングされている。このため、ソース配線と画素電極とのショートを防ぐために、ソース信号線と画素電極の間は十分なスペース部分がなければならない。また、このスペース部分からの光漏れを防ぐため、このスペース部分をBMで覆う必要がある。
【0014】
このときの画素の上面図を図6(B)に示す。なおわかりやすくするために、画素電極及びBMを取り去った領域を一部示している。ここで、図6(A)は、図6(B)におけるA〜A′の断面図に相当する。なお、図6(A)と同じ符号の部分は、同じ部分を示す。210はソース信号線、116はドレイン配線、215はゲート信号線、118は画素電極、220は半導体層で、図6(A)において105〜107に相当する。
【0015】
ここで、ソース信号線210と画素電極118の間には、スペース部分230が設けられ、ソース信号線210と画素電極118がショートするのを防いでいる。このため、画素電極118の面積を大きくすることができない。そのため開口率を大きくすることができない。また、このスペース部分230からの光漏れを防ぐため、対向基板上に設けられたBM122によって、このスペース部分230が覆われている。ここで、TFT基板と対向基板を貼り合わせる際のずれや、光の回り込み等の影響を考慮して、BMが画素電極の端部分と重なるようにしておく必要がある。これによりさらに開口率が下がるという問題がある。
【0016】
そこで、図7(A)に示すような構造をもつ表示装置が、提案された。なお、図6(A)及び図6(B)と同じ符号の部分は、同じ部分を示している。
【0017】
図7(A)において、111はゲート電極、114はソース配線、110はソース信号線、115はゲート信号線である。
【0018】
図7(A)に示した断面図の表示装置では、ソース信号線114をゲート電極111と同時に形成し、また、ゲート信号線115は、ソース配線114及びドレイン配線116と同時に形成する。ここで、ソース信号線110は、このソース配線114によって画素TFT102のソース領域と接続されている。この構成により、マスク枚数を増やすこと無くソース信号線とゲート信号線の作製される層を入れ替えられる。この様なソース信号線とゲート信号線の配置を逆クロス構造と呼ぶ。この構造により、ソース信号線110がドレイン配線116の下の層に配置されるため、ソース信号線110の上部にも画素電極118が形成できるようなり、開口率を増大することができる。
【0019】
図7(B)に、図7(A)の上面図を示す。なおわかりやすくするために、画素電極及びBMを取り去った領域を一部示している。ここで図7(A)は、図7(B)におけるA〜A′及びB〜B′の断面図に相当する。画素電極118をソース信号線110の上にまで重ねて形成し光漏れを防いでいるため、対向基板上に設けられるBM122の部分は、図6(B)に比べて減少している。こうして、図6に比べて開口率が増大する。
【0020】
【発明が解決しようとする課題】
前記した逆クロス構造を用いた表示装置では、ゲート信号線がドレイン配線及び画素電極と同じ層に形成され、その上部に配向膜および液晶が形成されることになる。
【0021】
ここで、図5において、ゲート信号線選択信号電圧をVoとし、非選択の信号電圧は−Voである。ゲート信号線の数をyとすると、ゲート信号線が選択されている期間は、1フレーム期間の1/yであるから、yが多くなるほど選択期間は短くなり、非選択の信号電圧が印可されている期間の割合が多くなる。そのため、画素が選択されていない間は、ずっと−Voの電圧が入力され続けることになる。
【0022】
表示装置の規格がVGAの場合、479/480以上の期間において−Voが入力されていることになる。
【0023】
なお、図5で示したようにソース信号線に印可される電圧は、周期的に極性が反転しているため液晶部分に影響は少ない。一方、ゲート信号線に入力される電圧は、上述した様に一定の極性を持つ傾向にある。この様な、ゲート信号線に入力される信号電圧が、ゲート信号線のすぐ上部に配置された液晶部分に影響を与える。これが、液晶の劣化を進める原因となっている。
【0024】
そこで、工程上使用するマスク枚数を増やすことなく、ゲート信号線に印可される信号電圧の、周辺の液晶に与える影響が抑えられた表示装置を作製することを課題とする。
【0025】
【課題を解決するための手段】
ゲート信号線、ソース配線及びドレイン配線となる金属層を成膜した後、絶縁層を形成し、絶縁層と金属層を1回のフォトリソグラフィ工程によってパターニングする。すなわち、マスク枚数を増やすことなくゲート信号線と配向膜との間に絶縁膜を形成する。これにより、ゲート信号線に流れる信号電圧の、液晶への影響を抑えることができる。
【0026】
以下に本発明の構成を示す。
【0027】
本発明によって、
絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素TFTと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第1の配向膜と、第2の配向膜と、前記第1の配向膜と前記第2の配向膜に挟まれた液晶とを有し、
前記画素TFTのゲート電極は、前記複数のゲート信号線の1つと接続され、
前記画素TFTのドレイン領域とソース領域とは、一方は前記複数のソース信号線の1つに接続され、もう一方は前記画素電極に接続され、
前記第1の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第2の配向膜は、前記対向電極と前記液晶の間に配置され、
前記複数のゲート信号線が、前記画素TFTのソース電極及びドレイン電極を構成する導電物質で形成された表示装置において、
前記ゲート信号線と、前記第1の配向膜との間に絶縁層を有し、かつ前記絶縁層は、前記ゲート信号線をパターニングする工程で絶縁物質からなる層をパターニングして形成されることを特徴とする表示装置が提供される。
【0028】
本発明によって、
前記絶縁物質からなる層を、ドライエッチングにてエッチングした絶縁層と、
前記導電物質からなる層を、ウエットエッチングのみで、もしくはウエットエッチングとドライエッチングの両方で、エッチングすることにより形成した前記ゲート信号線とを、有することを特徴とする表示装置が提供される。
【0029】
本発明によって、
前記ゲート信号線の端面は、前記絶縁層の端面より、0.1μm〜0.5μm内側に位置し、
前記絶縁層の端部に対して前記ゲート信号線端部が内側に窪んだ、窪み部分を有することを特徴とする表示装置が提供される。
【0030】
本発明によって、
前記窪み部分は、前記第1の配向膜によってふさがれていることを特徴とする表示装置が提供される。
【0031】
本発明によって、
絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素TFTと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第1の配向膜と、第2の配向膜と、前記第1の配向膜と前記第2の配向膜に挟まれた液晶とを有し、
前記画素TFTのゲート電極は、前記複数のゲート信号線の1つと接続され、
前記画素TFTのドレイン領域とソース領域とは、一方は前記複数のソース信号線の1つに接続され、もう一方は前記画素電極に接続され、
前記第1の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第2の配向膜は前記対向電極と前記液晶の間に配置され、
前記複数のゲート信号線が、前記画素TFTのソース電極及びドレイン電極を構成する導電物質で形成された表示装置において、
前記ゲート信号線と前記第1の配向膜の間に、遮光性のある絶縁材料を有することを特徴とする表示装置が提供される。
【0032】
本発明によって、
複数のソース信号線に入力される信号を処理するソース信号線駆動回路と複数のゲート信号線に入力される信号を処理するゲート信号線駆動回路に、フレキシブルプリントサーキット基板により外部からの信号を入力する表示装置において、
前記フレキシブルプリントサーキット基板が接続された外部入力端子の配線部分を、
前記ソース信号線駆動回路と前記ゲート信号線駆動回路を構成するTFTのゲート電極と同じ層に同じ材質で形成することを特徴とする表示装置が提供される。
【0033】
本発明によって、
絶縁基板上に複数の画素と、フレキシブルプリントサーキット基板を接続する外部入力端子とを有し、
前記複数の画素は、TFTと透明電極とを有する表示装置において、
前記外部入力端子は、前記TFTのゲート電極を構成する材料と、前記透明電極を構成する材料との積層構造によって構成されていることを特徴とする表示装置が提供される。
【0034】
本発明によって、
前記外部入力端子は、前記TFTのゲート電極と前記TFTのソース電極及びドレイン電極との間の、層間膜を除去して形成されていることを特徴とする表示装置が提供される。
【0035】
本発明は、前記表示装置を用いることを特徴とするビデオカメラ、画像再生装置、ヘッドマウントディスプレイ、携帯電話、携帯情報端末であっても良い。
【0036】
【発明の実施の形態】
図1に本発明の表示装置の画素部の断面図を示す。なお、図7と同じ部分は、同じ符号によって表し、説明は省略する。
【0037】
図1において、ゲート信号線115、ソース配線114、ドレイン配線116及び配線117の上部には、絶縁膜10が配置されている。この絶縁膜10により、ゲート信号線115を流れる信号電圧が、配向膜119及び液晶120に及ぼす影響を抑えることができる。
【0038】
図1の構造をもつ表示装置を作製する手法について、図2を用いて説明する。なお、図7と同じ部分は、同じ符号によって表し、説明は省略する。
【0039】
図2(A)は、画素TFT102及び保持容量103を作製した後、層間絶縁膜113を形成した状態である。ここまでのプロセスは、公知の方法を用いればよい。この後、図2(B)に示すように、まず画素電極118をパターニング形成する。その後、ソース信号線、画素TFTのソース領域及びドレイン領域、保持容量の半導体層に達するコンタクトホール16〜19を形成する。なお図示していないが、画素TFTのゲート電極に達するコンタクトホールも、この時同時に形成する。そして、ゲート信号線、ソース配線、ドレイン配線及び保持容量と画素電極を接続するための配線を形成するために、金属層20を形成する。なお、本明細書では、便宜上、この金属層20をS/Dメタル層と呼ぶことにする。このS/Dメタル層20の上にさらに絶縁層21を形成する。このS/Dメタル層20及び絶縁層21を同時にパターニングし、ソース配線114、ゲート信号線115、ドレイン配線116、配線117を形成し、図2(C)のような構造が得られる。
【0040】
また上記では、画素電極118を形成した後、コンタクトホール16〜19を形成しているが、この順序は逆でも良い。
【0041】
この後、配向膜をつけ対向基板と貼り合わせて間に液晶を封入すれば、図1の構造をもつ液晶表示装置が得られる。
【0042】
この様に、S/Dメタル層20と絶縁層21を一度にパターニングすることによって、マスク枚数を増やすことなく、ゲート信号線が絶縁膜10で覆われた構造の表示装置を作製することができる。
【0043】
【実施例】
以下に、本発明の実施例について説明する。
【0044】
(実施例1)
本実施例では、実施の形態で述べた方法とは異なる方法で、マスク枚数を増やすことなくゲート信号線が絶縁膜で覆われた構造の表示装置を作製する手法について説明する。
【0045】
図7に示したような従来の表示装置や、図1で示した表示装置では、対向基板側にBM層を作製していた。ここで、本実施例では、図8に示すようにBM222をゲート信号線を覆う絶縁膜として用いた。このため、対向基板上には、BM層を形成する必要がない。なお、図7と同じ部分は、同じ符号によって表し、説明は省略する。
【0046】
図9に、図8の表示装置の作製工程を示す。
【0047】
図9(A)に示すように、画素TFT102及び保持容量103を作製した後、層間絶縁膜113を形成し、まず画素電極118をパターニング形成する。その後、ソース信号線、画素TFTのソース領域及びドレイン領域、保持容量の半導体層に達するコンタクトホール16〜19を形成する。なお図示していないが、画素TFTのゲート電極に達するコンタクトホールも、この時同時に形成する。そして、ゲート信号線、ソース配線、ドレイン配線及び保持容量と画素電極を接続するための配線を形成するために、S/Dメタル層20を形成する。
【0048】
なお、上記では画素電極118を形成した後コンタクトホール16〜19を形成しているが、この順序は逆でも良い。
【0049】
ここまでのプロセスは、発明の実施の形態で述べたプロセスと同じである。
【0050】
次に、図9(B)のように、S/Dメタル層20をパターニングし、ソース配線114、ゲート信号線115、ドレイン配線116、配線117を形成する。その後、BM層22を形成する。BM層22は、黒色または褐色の樹脂によって形成され、遮光を行う。
【0051】
図9(C)に示すように、BM層22をパターニングし、ゲート信号線、ソース配線及びドレイン配線周りがBM222によって覆われる様にする。なお、BM層22は、レジストマスクをパターニングした後、ドライエッチングしても良いし、感光性の樹脂を用いても良い。
【0052】
その後、配向膜をつけ、対向基板と貼り合わせて間に液晶を封入すれば、図8に示した様な表示装置が完成する。
【0053】
本実施例では、BM222をゲート信号線周りにパターニングする際、マスクを1枚使っているが、その代わりに、対向基板上にBM層を形成する必要がなくなり、このとき使用されるマスクが必要なくなるため、全体として表示装置を作製する際のマスク枚数の増加はない。
【0054】
(実施例2)
本実施例では、本発明の表示装置のFPC(フレキシブルプリントサーキット基板:Flexible Printed Circuit)端子部の例について説明する。
【0055】
従来の表示装置では、S/Dメタルにより形成された配線を用いて、各回路の入力部と外部入力端子との接続を取り、外部からの信号を入力していた。ここで、本実施例の構造では、このS/Dメタル層の上部には絶縁膜が形成されており、このS/Dメタル層に形成された配線では、FPCと接続することができない。
【0056】
そこで、ゲート電極を形成した層と同じ層に、ゲート電極を形成する金属を用いて、各回路の入力部と外部入力端子を接続するための配線を形成する。なお、本明細書では、ゲート電極を形成する金属をゲートメタルと呼ぶことにする。
【0057】
図14に本発明の表示装置の上面図及び断面図を示す。
【0058】
図14(A)は、本発明の表示装置の上面図である。画素基板1400上に、ソース信号線駆動回路1401、ゲート信号線駆動回路1402、画素部1403、外部入力端子1404が形成されている。また、1430は、シール材である。なお、この図では、わかりやすくするために、対向基板側及び液晶部分は、図示しなかった。
【0059】
外部入力端子1404において、FPC端子1406が接続され、そこから入力された信号は、配線1407a、1407bによって各回路に入力される。
【0060】
図中、A−A'の断面図を図14(B)に示す。図14(A)と同じ部分は、同じ符号で表す。なお、ソース信号線駆動回路1401の構造として、Nチャネル型TFTとPチャネル型TFTを組み合えあせたCMOS回路1408を図示する。また、画素部1403には、画素TFT1414のみを示す。ここで、1422は下地膜、1421はゲート絶縁膜、1405は液晶である。なお、配向膜等は図示していない。また、対向基板側1420の対向電極やカラーフィルタ等もここでは省略した。
【0061】
外部入力端子1404において、異方性導電性樹脂1417によりFPC端子1406が貼り付けられ、接続配線1410とFPC端子1406が接続されている。なお、接続配線1410は、図14(A)において、1407a及び1407bに対応する。このFPC端子1406を介して外部より信号などが入力される。
【0062】
ここで、接続配線1410は、ゲート電極形成時に同時に形成される。この接続配線1410にFPC端子1406を接続するためには、層間絶縁膜1411にコンタクトホールを形成する必要がある。これは、ソース配線1412、ドレイン配線1413等のためにコンタクトホールを形成する際に、同時に形成すればよい。
【0063】
また、このコンタクトホール形成後、画素電極1415を形成する際にITO膜1416を同時にパターニング形成する。ITO膜1416を設けることにより、FPC端子1406を、異方性導電性樹脂1417により貼り付ける際の密着性を高めることができ、また、接続配線1410を形成するゲートメタルの酸化を防止することができる。
【0064】
なお、異方性導電性樹脂1417は、導電性粒子1418と接着材1419によって構成される。この導電性粒子1418の外径は、配線1410のピッチよりも小さいため、接着剤1419中に分散する量を適当なものにすると、隣接する配線と短絡することなく対応するFPC側の配線と電気的な接続を形成することができる。
【0065】
(実施例3)
本実施例では、図1で示した画素部の構造をもつ表示装置の、画素部及びその周辺に設けられる駆動回路部(ソース信号線側駆動回路、ゲート信号線側駆動回路)のTFT及び保持容量を同時に作製する手法について、図10〜図12を用いて詳しく説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。
【0066】
まず、図10(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましくは100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
【0067】
島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003〜5006の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
【0068】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98[%]として行う。
【0069】
次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、高周波(13.56[MHz])、電力密度0.5〜0.8[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【0070】
そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50〜100[nm]の厚さに形成し、第2の導電膜5009をWで100〜300[nm]の厚さに形成する。
【0071】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。
【0072】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20[μΩcm]を実現することが出来る。
【0073】
なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をCuとする組み合わせが挙げられる。
【0074】
次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投入し、実質的に負の自己バイアス電圧を印可する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
【0075】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印可するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011〜5016(第1の導電層5011a〜5016aと第2の導電層5011b〜5016b)を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成される。(図10(B))
【0076】
そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜100[keV]として行う。N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層5011〜5015がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017〜5025が形成される。第1の不純物領域5017〜5025には1×1020〜1×1021[atoms/cm3]の濃度範囲でN型を付与する不純物元素を添加する。(図10(B))
【0077】
次に、図10(C)に示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5026〜5031(第1の導電層5026a〜5031aと第2の導電層5026b〜5031b)を形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5026〜5031で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
【0078】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。
【0079】
そして、図11(A)に示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行い、図11(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5026〜5030を不純物元素に対するマスクとして用い、第1の導電層5026a〜5030aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第3の不純物領域5032〜5036が形成される。この第3の不純物領域5032〜5036に添加されたリン(P)の濃度は、第1の導電層5026a〜5030aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層5026a〜5030aのテーパー部と重なる半導体層において、第1の導電層5026a〜5030aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【0080】
図11(B)に示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法(RIE法)を用いて行う。第3のエッチング処理により、第1の導電層5026a〜5031aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5037〜5042(第1の導電層5037a〜5042aと第2の導電層5037b〜5042b)を形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5037〜5042で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
【0081】
第3のエッチング処理によって、第3の不純物領域5032〜5036においては、第1の導電層5037a〜5041aと重なる第3の不純物領域5032a〜5036aと、第1の不純物領域と第3の不純物領域との間の第2の不純物領域5032b〜5036bとが形成される。
【0082】
そして、図11(C)に示すように、Pチャネル型TFTを形成する島状半導体層5004、5006に第1の導電型とは逆の導電型の第4の不純物領域5043〜5054を形成する。第3の形状の導電層5038b、5041bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Nチャネル型TFTを形成する島状半導体層5003、5005および導電層5042はレジストマスク5200で全面を被覆しておく。不純物領域5043〜5054にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020〜2×1021[atoms/cm3]となるようにする。
【0083】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5037〜5041がゲート電極として機能する。また、5042は島状のソース信号線として機能する。
【0084】
レジストマスク5200を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には500〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。ただし、第3の形状の導電層5037〜5042に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
【0085】
さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0086】
次いで、図12(A)に示すように、酸化窒化シリコン膜から成る第1の層間絶縁膜5055を100〜200[nm]の厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5056を形成する。
【0087】
第2の層間絶縁膜5056としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。特に、第2の層間絶縁膜5056は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1〜5[μm](さらに好ましくは2〜4[μm])とすれば良い。
【0088】
次に、第1の層間絶縁膜5055、第2の層間絶縁膜5056、およびゲート絶縁膜5007に対してコンタクトホールを形成した。
【0089】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、N型の不純物領域5017、5018、5021、5023に達するコンタクトホール、P型の不純物領域5043、5048、5049または5054に達するコンタクトホール、ソース信号線5042に達するコンタクトホール、およびゲート電極に達するコンタクトホール(図示せず)をそれぞれ形成する。
【0090】
その後、画素電極5063としてITO膜を110[nm]の厚さに形成し、パターニングを行った。また、酸化インジウムに2〜20[%]の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。(図12(A))
【0091】
その後、S/Dメタル層5100を形成した。なお、本実施例では、このS/Dメタル層5100としてチタン膜、窒化チタン膜、アルミニウム膜をスパッタ法で連続形成した3層構造の積層膜を用いた。勿論、他の導電膜を用いても良い。
【0092】
S/Dメタル層5100の上に、絶縁層5101を形成する。なお、この絶縁層5101としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。絶縁層5101をこれらの樹脂を用いて、5000Å〜1μmの厚さに形成する。本実施例では、絶縁層5101としてアクリルを0.6μmの厚さに形成した。
【0093】
次に、図12(B)に示すように、絶縁層5101及びS/Dメタル層5100を同時にパターニングし、各配線(接続配線、信号線を含む)5057〜5062、5099及びその上の絶縁膜5111を形成した。
【0094】
ここで、図17(A)は、パターニング形成されたゲート信号線5099付近の拡大図である。絶縁層5101及びS/Dメタル層5100のエッチングについて、図17(A)を用いて説明する。なお、図17(A)において、図12と同じ符号は同じ部分を示す。
【0095】
エッチングは、絶縁層5101として形成したアクリル1704をドライエッチング、また、S/Dメタル層5100のアルミニウム層1703をウエットエッチング、窒化チタン層1702及びチタン層1701をドライエッチングによって行う。これにより、アルミニウム層を、内側に0.1μm〜0.5μm窪ませた形状を作製することができる。
【0096】
図12(B)において、ドレイン配線5061及び接続配線5062を画素電極5063と接して重なるように配置することでコンタクトを取っている。
【0097】
こうして、同一基板上に、駆動回路部のTFT及び画素部のTFTと保持容量が完成する。本明細書では、便宜上、この様な基板をアクティブマトリクス基板とよぶ。
【0098】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板も同様の手法で作製可能である。
【0099】
この様にして得られたアクティブマトリクス基板の、ゲート信号線及びその上部に形成された絶縁層の断面SEM(走査電子顕微鏡)写真を図16(a)に示す。図16(a)は、配向膜を形成する前の観察像である。
【0100】
(実施例4)
本実施例では、実施例3の手法により作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。説明には図13を用いる。
【0101】
図12(B)の状態のアクティブマトリクス基板を得た後、図12(B)のアクティブマトリクス基板上に配向膜167を形成しラビング処理を行う。この配向膜167は、500Å〜1500Åの膜厚で形成するのが好ましい。本実施例では、700Åの膜厚で形成した。
【0102】
ここで、図17(B)に示すように、配向膜167を、図17(A)に示したアルミニウム層の窪み部分に入れる。これにより、ゲート信号線の信号電圧による、ゲート信号線周りに生じる電界の液晶部への影響を、さらに軽減することができる。なお、図17(B)において、図13と同じ符号は同じ部分を示す。
【0103】
ゲート信号線及びその上部に形成された絶縁層を、配向膜で覆ったところの観察像を図16(b)に示す。なお、配向膜をつけた後、200℃で90分間ポストベークを行っている。
【0104】
なお、本実施例では配向膜167を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ(図示せず)を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【0105】
次いで、対向基板168を用意する。この対向基板には、着色層174、遮光層175が各画素に対応して配置されたカラーフィルタに設けられている。また、駆動回路の部分にも遮光層177を設けた。このカラーフィルタと遮光層177とを覆う平坦化膜176を設けた。次いで、平坦化膜176上に透明導電膜からなる対向電極169を画素部に形成し、対向基板の全面に配向膜170を形成し、ラビング処理を施した。この配向膜170は、500Å〜1500Åの膜厚で形成するのが好ましい。本実施例では、700Åの膜厚で形成した。
【0106】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材171で貼り合わせる。シール材171にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料173を注入し、封止剤(図示せず)によって完全に封止する。液晶材料173には公知の液晶材料を用いれば良い。このようにして図13に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、実施例2で述べた手法によりFPCを貼りつけた。
【0107】
こうして得られた液晶表示パネルの構成を図15の上面図を用いて説明する。なお、図14と対応する部分には同じ符号を用いた。
【0108】
図15で示す上面図は、画素部1403、ソース信号線駆動回路1401、ゲート信号線駆動回路1402、FPC端子1406を貼り付ける外部入力端子1404、外部入力端子と各回路の入力部までを接続する配線1407a、1407bなどが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板1420とがシール材1430を介して貼り合わされている。
【0109】
ソース信号線駆動回路1401と重なるように対向基板側に遮光層477aが設けられ、ゲート信号線駆動回路1402と重なるように対向基板側に遮光層477bが形成されている。また、画素部1403上の対向基板側に設けられたカラーフィルタ409は遮光層と、赤色(R)、緑色(G)、青色(B)の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色(R)の着色層、緑色(G)の着色層、青色(B)の着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【0110】
ここでは、カラー化を図るためにカラーフィルタ409を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【0111】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層477a、477bを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【0112】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所(各画素電極の間隙)や、駆動回路を遮光してもよい。
【0113】
この様にして、液晶表示装置が完成する。
【0114】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置も同様の手法で作製可能である。
【0115】
(実施例5)
実施例3及び実施例4のようにして作製される液晶表示装置は、液晶モジュールを構成でき、さらに液晶表示表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された液晶表示装置を表示媒体として組み込んだ電子機器について説明する。
【0116】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図18に示す。
【0117】
図18(A)はパーソナルコンピュータであり、本体2001、筐体2002、表示部2003、キーボード2004等を含む。本発明の液晶表示装置はパーソナルコンピュータの表示部2003に用いることができる。
【0118】
図18(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明の液晶表示装置はビデオカメラの表示部2102に用いることができる。
【0119】
図18(C)は頭部取り付け型の液晶表示装置の一部(右片側)であり、本体2301、信号ケーブル2302、頭部固定バンド2303、表示モニタ2304、光学系2305、表示部2306等を含む。本発明の液晶表示装置は頭部取り付け型の液晶表示装置の表示部2306に用いることができる。
【0120】
図18(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体2401、記録媒体(CD、LDまたはDVD等)2402、操作スイッチ2403、表示部(a)2404、表示部(b)2405等を含む。表示部(a)は主として画像情報を表示し、表示部(b)は主として文字情報を表示するが、本発明の液晶表示装置は記録媒体を備えた画像再生装置の表示部(a)、(b)に用いることができる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
【0121】
図18(E)は携帯型(モバイル)コンピュータであり、本体2501、カメラ部2502、受像部2503、操作スイッチ2504、表示部2505等を含む。本発明の液晶表示装置2505は携帯型(モバイル)コンピュータの表示部に用いることができる。
【0122】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜4のどのような組み合わせからなる構成を用いても実現することができる。
【0123】
【発明の効果】
従来の逆クロス構造の液晶表示装置では、ゲート信号線が直接配向膜に接していたため、そこを流れる信号電圧によって液晶が劣化するという問題があった。
【0124】
本発明は、上記構成により、作製工程上使用するマスク枚数を増やすことなく、ゲート信号線の上部に絶縁膜を形成することができる。これにより、ゲート信号線を流れる信号電圧の液晶への影響を抑え、液晶の劣化を防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の液晶表示装置の画素部の断面図。
【図2】 本発明の液晶表示装置の画素部の作製工程を示す図。
【図3】 液晶表示装置の画素の構成を示す図。
【図4】 液晶の印可電圧と透過光量を関係を示す図。
【図5】 液晶表示装置の駆動電圧のタイミングチャートを示す図。
【図6】 従来の液晶表示装置の画素部の断面図及び上面図。
【図7】 従来の液晶表示装置の画素部の断面図及び上面図。
【図8】 本発明の液晶表示装置の画素部の断面図。
【図9】 本発明の液晶表示装置の画素部の作製工程を示す図。
【図10】 本発明の液晶表示装置の作製工程を示す図。
【図11】 本発明の液晶表示装置の作製工程を示す図。
【図12】 本発明の液晶表示装置の作製工程を示す図。
【図13】 本発明の液晶表示装置の作製工程を示す図。
【図14】 本発明の液晶表示装置の上面図及び断面図。
【図15】 本発明の液晶表示装置の上面図。
【図16】 本発明の液晶表示装置のTFTのゲート信号線周辺のSEM観察像。
【図17】 本発明の液晶表示装置のTFTのゲート信号線周辺の拡大図。
【図18】 本発明の液晶表示装置を用いた電子機器の図。[0001]
BACKGROUND OF THE INVENTION
[0002]
The present invention relates to a liquid crystal display device including a thin film transistor (TFT) formed over an insulating substrate and a manufacturing method thereof.
[0003]
[Prior art]
Active matrix liquid crystal display devices using thin film transistors (TFTs) are used as direct-view display devices for video cameras, image playback devices, head mounted displays, mobile phones, personal digital assistants, and lenses such as front and rear projects. Development as a projection type display device aiming at enlarged display by an optical system is being actively carried out.
[0004]
FIG. 3 shows an example of the configuration of an active matrix liquid crystal display device. A source signal line 301, a gate signal line 302, a pixel TFT 303, and a storage capacitor 304 are included. The gate electrode of the pixel TFT 303 is connected to the gate signal line 302, one of the drain region or the source region of the pixel TFT 303 is connected to the source signal line 301, and the other is connected to the storage capacitor 304 and the pixel electrode 305. ing.
[0005]
This pixel driving method will be described below. When a signal voltage is input to the gate signal line 302 and the pixel TFT 303 is turned on, the signal voltage is input from the source signal line 301 and charges are accumulated in the storage capacitor 304. Due to this accumulated charge, a voltage is applied to the pixel electrode 305, and a voltage is applied between the electrodes sandwiching the liquid crystal. Corresponding to this applied voltage, the orientation of liquid crystal molecules changes, and the amount of transmitted light is controlled.
[0006]
FIG. 4 shows the relationship between the applied voltage and the amount of transmitted light. Apply voltage to -V m ~ V m The amount of transmitted light can be changed by changing within the range. When the applied voltage is 0, the maximum transmitted light amount T max It shall be Here, the liquid crystal has a problem that, when an electric field in a certain direction is continuously applied, ions accumulate on one side and deteriorate immediately. Therefore, it is common to perform driving with the polarity of the applied voltage reversed every time a signal is written to the pixel.
[0007]
FIG. 5 shows the relationship between the gate signal voltage, the source signal voltage, and the voltage applied to the liquid crystal when this display device is driven. In this figure, attention is paid to a certain gate signal line Gn and a certain source signal line Sm, and the applied voltage to the liquid crystal in a certain pixel is shown.
[0008]
When the gate signal line is selected and a voltage is applied to the liquid crystal, the orientation of the liquid crystal molecules changes according to the applied voltage. As a result, the amount of transmitted light changes, and an image is displayed. Here, the voltage applied to the liquid crystal changes in the range of −V to V, and the polarity is reversed every time a signal is written to the pixel. Note that | V | in FIG. m | Take the following values.
[0009]
In the production of this active matrix type liquid crystal display device, the manufacturing cost has been reduced and the yield has been improved by reducing the number of steps.
[0010]
FIG. 6A shows an example of a cross-sectional view of a pixel portion of a conventional active matrix liquid crystal display device.
[0011]
A pixel TFT 102 and a storage capacitor 103 are formed in the pixel portion 101. Here, 104 is an insulating substrate of the TFT substrate, 105 is a source region or drain region of the
[0012]
Here, in order to reduce the number of masks to be used, the
[0013]
Here, the
[0014]
A top view of the pixel at this time is shown in FIG. For the sake of clarity, a part of the region where the pixel electrode and the BM are removed is shown. Here, FIG. 6A corresponds to a cross-sectional view taken along lines A to A ′ in FIG. Note that the same reference numerals as those in FIG. 6A denote the same parts.
[0015]
Here, a
[0016]
Accordingly, a display device having a structure as shown in FIG. 7A has been proposed. Note that the same reference numerals as those in FIGS. 6A and 6B denote the same parts.
[0017]
In FIG. 7A, 111 is a gate electrode, 114 is a source wiring, 110 is a source signal line, and 115 is a gate signal line.
[0018]
In the cross-sectional view display device shown in FIG. 7A, the
[0019]
FIG. 7B is a top view of FIG. For the sake of clarity, a part of the region where the pixel electrode and the BM are removed is shown. Here, FIG. 7A corresponds to cross-sectional views of A to A ′ and B to B ′ in FIG. Since the
[0020]
[Problems to be solved by the invention]
In the display device using the reverse cross structure, the gate signal line is formed in the same layer as the drain wiring and the pixel electrode, and the alignment film and the liquid crystal are formed thereon.
[0021]
Here, in FIG. 5, the gate signal line selection signal voltage is Vo, and the non-selection signal voltage is -Vo. If the number of gate signal lines is y, the period during which the gate signal lines are selected is 1 / y of one frame period. Therefore, as y increases, the selection period becomes shorter and a non-selected signal voltage is applied. The ratio of the period is increased. Therefore, while the pixel is not selected, the voltage of −Vo is continuously input.
[0022]
When the standard of the display device is VGA, −Vo is input in a period of 479/480 or more.
[0023]
As shown in FIG. 5, the voltage applied to the source signal line has a little influence on the liquid crystal part because the polarity is periodically inverted. On the other hand, the voltage input to the gate signal line tends to have a certain polarity as described above. Such a signal voltage input to the gate signal line affects the liquid crystal portion disposed immediately above the gate signal line. This is the cause of the deterioration of the liquid crystal.
[0024]
Therefore, an object is to manufacture a display device in which the influence of a signal voltage applied to a gate signal line on peripheral liquid crystals is suppressed without increasing the number of masks used in the process.
[0025]
[Means for Solving the Problems]
After forming a metal layer to be a gate signal line, a source wiring, and a drain wiring, an insulating layer is formed, and the insulating layer and the metal layer are patterned by one photolithography process. That is, an insulating film is formed between the gate signal line and the alignment film without increasing the number of masks. Thereby, the influence of the signal voltage flowing through the gate signal line on the liquid crystal can be suppressed.
[0026]
The configuration of the present invention is shown below.
[0027]
According to the present invention,
A plurality of source signal lines, a plurality of gate signal lines, and a plurality of pixels on an insulating substrate;
The plurality of pixels include a pixel TFT, a pixel electrode, a counter electrode, and a liquid crystal portion disposed between the pixel electrode and the counter electrode,
The liquid crystal portion includes a first alignment film, a second alignment film, and a liquid crystal sandwiched between the first alignment film and the second alignment film,
A gate electrode of the pixel TFT is connected to one of the plurality of gate signal lines;
One of a drain region and a source region of the pixel TFT is connected to one of the plurality of source signal lines, and the other is connected to the pixel electrode.
The first alignment film is disposed between the pixel electrode and the liquid crystal,
The second alignment film is disposed between the counter electrode and the liquid crystal,
In the display device in which the plurality of gate signal lines are formed of a conductive material constituting a source electrode and a drain electrode of the pixel TFT,
An insulating layer is provided between the gate signal line and the first alignment film, and the insulating layer is formed by patterning a layer made of an insulating material in the step of patterning the gate signal line. A display device is provided.
[0028]
According to the present invention,
An insulating layer obtained by etching the layer made of the insulating material by dry etching;
There is provided a display device comprising the gate signal line formed by etching the layer made of the conductive material by wet etching alone or by both wet etching and dry etching.
[0029]
According to the present invention,
The end surface of the gate signal line is located 0.1 μm to 0.5 μm inside from the end surface of the insulating layer,
There is provided a display device characterized in that the gate signal line end portion is recessed inward with respect to the end portion of the insulating layer.
[0030]
According to the present invention,
A display device is provided in which the hollow portion is covered with the first alignment film.
[0031]
According to the present invention,
A plurality of source signal lines, a plurality of gate signal lines, and a plurality of pixels on an insulating substrate;
The plurality of pixels include a pixel TFT, a pixel electrode, a counter electrode, and a liquid crystal portion disposed between the pixel electrode and the counter electrode,
The liquid crystal portion includes a first alignment film, a second alignment film, and a liquid crystal sandwiched between the first alignment film and the second alignment film,
A gate electrode of the pixel TFT is connected to one of the plurality of gate signal lines;
One of a drain region and a source region of the pixel TFT is connected to one of the plurality of source signal lines, and the other is connected to the pixel electrode.
The first alignment film is disposed between the pixel electrode and the liquid crystal,
The second alignment film is disposed between the counter electrode and the liquid crystal,
In the display device in which the plurality of gate signal lines are formed of a conductive material constituting a source electrode and a drain electrode of the pixel TFT,
A display device including an insulating material having a light-shielding property between the gate signal line and the first alignment film is provided.
[0032]
According to the present invention,
Input signals from the outside to the source signal line drive circuit that processes signals input to multiple source signal lines and the gate signal line drive circuit that processes signals input to multiple gate signal lines using a flexible printed circuit board In the display device to
The wiring part of the external input terminal to which the flexible printed circuit board is connected,
A display device is provided, which is formed of the same material in the same layer as a gate electrode of a TFT constituting the source signal line driver circuit and the gate signal line driver circuit.
[0033]
According to the present invention,
A plurality of pixels on an insulating substrate and an external input terminal for connecting a flexible printed circuit board;
In the display device having the plurality of pixels, the TFT and the transparent electrode,
The display device is characterized in that the external input terminal is constituted by a laminated structure of a material constituting the gate electrode of the TFT and a material constituting the transparent electrode.
[0034]
According to the present invention,
The display device is characterized in that the external input terminal is formed by removing an interlayer film between a gate electrode of the TFT and a source electrode and a drain electrode of the TFT.
[0035]
The present invention may be a video camera, an image reproducing device, a head mounted display, a mobile phone, or a portable information terminal using the display device.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a cross-sectional view of a pixel portion of a display device of the present invention. 7 that are the same as those in FIG. 7 are denoted by the same reference numerals and description thereof is omitted.
[0037]
In FIG. 1, the insulating
[0038]
A method for manufacturing the display device having the structure of FIG. 1 will be described with reference to FIGS. 7 that are the same as those in FIG. 7 are denoted by the same reference numerals and description thereof is omitted.
[0039]
FIG. 2A shows a state in which an
[0040]
In the above description, the contact holes 16 to 19 are formed after the
[0041]
After that, if an alignment film is attached and bonded to the counter substrate and liquid crystal is sealed in between, a liquid crystal display device having the structure of FIG. 1 can be obtained.
[0042]
Thus, by patterning the S /
[0043]
【Example】
Examples of the present invention will be described below.
[0044]
Example 1
In this example, a method for manufacturing a display device in which a gate signal line is covered with an insulating film without increasing the number of masks will be described by a method different from the method described in Embodiment Mode.
[0045]
In the conventional display device as shown in FIG. 7 and the display device shown in FIG. 1, the BM layer is formed on the counter substrate side. Here, in this embodiment, as shown in FIG. 8, the
[0046]
FIG. 9 shows a manufacturing process of the display device of FIG.
[0047]
As shown in FIG. 9A, after the pixel TFT 102 and the storage capacitor 103 are manufactured, an
[0048]
In the above description, the contact holes 16 to 19 are formed after the
[0049]
The process so far is the same as the process described in the embodiment of the invention.
[0050]
Next, as shown in FIG. 9B, the S /
[0051]
As shown in FIG. 9C, the
[0052]
After that, an alignment film is attached, and the liquid crystal is sealed between the opposite substrates and the display device as shown in FIG. 8 is completed.
[0053]
In this embodiment, when patterning the
[0054]
(Example 2)
In this embodiment, an example of an FPC (Flexible Printed Circuit) terminal portion of the display device of the present invention will be described.
[0055]
In the conventional display device, the input part of each circuit is connected to the external input terminal using a wiring formed of S / D metal, and an external signal is input. Here, in the structure of this embodiment, an insulating film is formed on the S / D metal layer, and the wiring formed on the S / D metal layer cannot be connected to the FPC.
[0056]
Therefore, a wiring for connecting the input portion of each circuit and the external input terminal is formed in the same layer as the gate electrode using a metal forming the gate electrode. In this specification, the metal forming the gate electrode is referred to as a gate metal.
[0057]
FIG. 14 shows a top view and a cross-sectional view of the display device of the present invention.
[0058]
FIG. 14A is a top view of a display device of the present invention. A source signal
[0059]
An
[0060]
In the drawing, a cross-sectional view taken along line AA ′ is shown in FIG. The same portions as those in FIG. 14A are denoted by the same reference numerals. Note that as a structure of the source signal
[0061]
In the
[0062]
Here, the
[0063]
In addition, after forming the contact hole, when forming the
[0064]
Note that the anisotropic
[0065]
(Example 3)
In this embodiment, in the display device having the structure of the pixel portion shown in FIG. 1, TFTs and holdings of the pixel portion and the drive circuit portion (source signal line side drive circuit, gate signal line side drive circuit) provided in the periphery thereof A method for simultaneously manufacturing the capacitor will be described in detail with reference to FIGS. However, in order to simplify the description, a CMOS circuit which is a basic unit is illustrated in the drive circuit portion.
[0066]
First, as shown in FIG. 10A, a silicon oxide film on a
[0067]
The island-shaped
[0068]
In order to fabricate a crystalline semiconductor film by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four Use a laser. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm. 2 ] (Typically 200-300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 1 to 10 [kHz], and the laser energy density is set to 300 to 600 [mJ / cm. 2 ] (Typically 350-500 [mJ / cm 2 ]) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 Perform as ~ 98 [%].
[0069]
Next, a
[0070]
Then, a first
[0071]
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is used as the gate electrode. It is unsuitable. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm. It can be easily obtained.
[0072]
When forming a W film, it is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 [μΩcm] or less. Although the resistivity of the W film can be reduced by increasing the crystal grains, if the impurity element such as oxygen is large in W, the crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.
[0073]
Note that in this embodiment, the first
[0074]
Next, a resist
[0075]
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the overetching process. become. Thus, the first shape
[0076]
Then, an impurity element imparting N-type is added by performing a first doping process. As a doping method, an ion doping method or an ion implantation method may be used. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 14 [atoms / cm 2 The acceleration voltage is set to 60 to 100 [keV]. As an impurity element imparting N-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. In this case, the
[0077]
Next, as shown in FIG. 10C, a second etching process is performed without removing the resist mask. CF as etching gas Four And Cl 2 And O 2 Then, the W film is selectively etched. At this time, second shape
[0078]
CF of W film and Ta film Four And Cl 2 The etching reaction by the mixed gas can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. Comparing the vapor pressure of fluoride and chloride of W and Ta, WF, which is fluoride of W 6 Is extremely high, other WCl Five , TaF Five , TaCl Five Are comparable. Therefore, CF Four And Cl 2 With this mixed gas, both the W film and the Ta film are etched. However, an appropriate amount of O is added to this mixed gas. 2 When CF is added Four And O 2 Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, O 2 When Ta is added, the surface of Ta is oxidized. Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
[0079]
Then, a second doping process is performed as shown in FIG. In this case, the impurity amount imparting N-type is doped as a condition of a high acceleration voltage by lowering the dose than the first doping treatment. For example, the acceleration voltage is set to 70 to 120 [keV] and 1 × 10 13 [atoms / cm 2 A new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. 11B. Doping is performed using the second shape
[0080]
A third etching process is performed as shown in FIG. CHF as etching gas 6 And using a reactive ion etching method (RIE method). By the third etching treatment, the tapered portions of the first
[0081]
By the third etching process, in the
[0082]
Then, as shown in FIG. 11C,
[0083]
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape
[0084]
After removing the resist
[0085]
Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0086]
Next, as shown in FIG. 12A, a first
[0087]
As the second
[0088]
Next, contact holes were formed in the first
[0089]
The contact holes are formed by dry etching or wet etching. Contact holes reaching the N-
[0090]
Thereafter, an ITO film having a thickness of 110 [nm] was formed as the
[0091]
Thereafter, an S /
[0092]
An insulating
[0093]
Next, as shown in FIG. 12B, the insulating
[0094]
Here, FIG. 17A is an enlarged view near the
[0095]
Etching is performed by dry etching the acrylic 1704 formed as the insulating
[0096]
In FIG. 12B, the
[0097]
Thus, the TFT of the driving circuit portion, the TFT of the pixel portion, and the storage capacitor are completed on the same substrate. In this specification, for convenience, such a substrate is referred to as an active matrix substrate.
[0098]
Note that in this embodiment, a method for manufacturing an active matrix substrate of a transmissive active matrix liquid crystal display device has been described. However, an active matrix substrate of a reflective active matrix liquid crystal display device can also be manufactured by a similar method. .
[0099]
FIG. 16A shows a cross-sectional SEM (scanning electron microscope) photograph of the gate signal line and the insulating layer formed on the gate signal line of the active matrix substrate thus obtained. FIG. 16A is an observation image before forming the alignment film.
[0100]
Example 4
In this embodiment, a process of manufacturing an active matrix liquid crystal display device from an active matrix substrate manufactured by the method of
[0101]
After obtaining the active matrix substrate in the state of FIG. 12B, an
[0102]
Here, as shown in FIG. 17B, the
[0103]
FIG. 16B shows an observation image obtained by covering the gate signal line and the insulating layer formed thereon with an alignment film. In addition, after attaching the alignment film, post-baking is performed at 200 ° C. for 90 minutes.
[0104]
In this embodiment, before the
[0105]
Next, a
[0106]
Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are attached to each other with a
[0107]
The structure of the liquid crystal display panel thus obtained will be described with reference to the top view of FIG. In addition, the same code | symbol was used for the part corresponding to FIG.
[0108]
The top view shown in FIG. 15 connects the
[0109]
A
[0110]
Here, the
[0111]
In addition, a light-shielding layer is provided between adjacent pixels in the color filter to shield light other than the display area. Here, the
[0112]
Further, without providing the light-shielding layer, the light-shielding layer is appropriately disposed between the counter substrate and the counter electrode so as to be shielded from light by stacking a plurality of colored layers constituting the color filter. Or the drive circuit may be shielded from light.
[0113]
In this way, the liquid crystal display device is completed.
[0114]
Note that although a manufacturing method of a transmissive active matrix liquid crystal display device is described in this embodiment, a reflective active matrix liquid crystal display device can be manufactured by a similar method.
[0115]
(Example 5)
The liquid crystal display device manufactured as in Example 3 and Example 4 can constitute a liquid crystal module, and the liquid crystal display device can be used as a display unit of various electronic devices. Hereinafter, an electronic apparatus in which a liquid crystal display device formed using the present invention is incorporated as a display medium will be described.
[0116]
As such an electronic device, a video camera, a digital camera, a head mounted display (goggles type display), a game machine, a car navigation system, a personal computer, a personal digital assistant (mobile computer, mobile phone, electronic book, etc.), and the like can be given. . An example of these is shown in FIG.
[0117]
FIG. 18A illustrates a personal computer, which includes a main body 2001, a housing 2002, a display portion 2003, a
[0118]
FIG. 18B shows a video camera, which includes a main body 2101, a display portion 2102, an
[0119]
FIG. 18C shows a part of the head-mounted liquid crystal display device (on the right side), which includes a main body 2301, a signal cable 2302, a
[0120]
FIG. 18D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a recording medium (CD, LD, DVD, etc.) 2402, an
[0121]
FIG. 18E illustrates a portable (mobile) computer, which includes a main body 2501, a camera portion 2502, an
[0122]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-4.
[0123]
【The invention's effect】
In the conventional liquid crystal display device having a reverse cross structure, since the gate signal line is in direct contact with the alignment film, there is a problem that the liquid crystal is deteriorated by a signal voltage flowing therethrough.
[0124]
With the above structure, the present invention can form an insulating film over the gate signal line without increasing the number of masks used in the manufacturing process. Thereby, the influence of the signal voltage flowing through the gate signal line on the liquid crystal can be suppressed, and the deterioration of the liquid crystal can be prevented.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a pixel portion of a liquid crystal display device of the present invention.
FIGS. 2A to 2C are diagrams illustrating a manufacturing process of a pixel portion of a liquid crystal display device of the present invention. FIGS.
FIG. 3 illustrates a structure of a pixel of a liquid crystal display device.
FIG. 4 is a diagram showing the relationship between the applied voltage of liquid crystal and the amount of transmitted light.
FIG. 5 is a timing chart of driving voltages of a liquid crystal display device.
6A and 6B are a cross-sectional view and a top view of a pixel portion of a conventional liquid crystal display device.
7A and 7B are a cross-sectional view and a top view of a pixel portion of a conventional liquid crystal display device.
FIG. 8 is a cross-sectional view of a pixel portion of a liquid crystal display device of the present invention.
FIGS. 9A to 9C are diagrams illustrating a manufacturing process of a pixel portion of a liquid crystal display device of the present invention. FIGS.
10 is a diagram showing a manufacturing process of a liquid crystal display device of the present invention. FIG.
FIGS. 11A to 11C illustrate a manufacturing process of a liquid crystal display device of the present invention. FIGS.
FIGS. 12A to 12C are diagrams illustrating a manufacturing process of a liquid crystal display device of the present invention. FIGS.
FIGS. 13A to 13C illustrate a manufacturing process of a liquid crystal display device of the present invention. FIGS.
14A and 14B are a top view and a cross-sectional view of a liquid crystal display device of the present invention.
FIG. 15 is a top view of a liquid crystal display device of the present invention.
FIG. 16 is an SEM observation image around the gate signal line of the TFT of the liquid crystal display device of the present invention.
FIG. 17 is an enlarged view around a gate signal line of a TFT of the liquid crystal display device of the present invention.
FIG. 18 is a diagram of an electronic device using the liquid crystal display device of the present invention.
Claims (6)
前記層間絶縁膜の上に形成され、前記薄膜トランジスタのゲート電極と接続されたゲート信号線と、
前記ゲート信号線の上に形成された絶縁層と、
前記絶縁層の上部に形成され、第1の配向膜と第2の配向膜とに挟まれた液晶と、
を有し、
前記ゲート信号線の端部は、前記絶縁層の端部より、内側に窪んだ部分を有し、
前記第1の配向膜は、前記絶縁層の表面及び側面と、前記ゲート信号線の側面と、前記内側に窪んだ部分と、を覆って形成されていることを特徴とする表示装置。An interlayer insulating film formed on the thin film transistor;
A gate signal line formed on the interlayer insulating film and connected to the gate electrode of the thin film transistor;
An insulating layer formed on the gate signal line;
A liquid crystal formed on the insulating layer and sandwiched between the first alignment film and the second alignment film;
Have
The end of the gate signal line has a portion recessed inward from the end of the insulating layer,
The display device, wherein the first alignment film is formed to cover a surface and a side surface of the insulating layer, a side surface of the gate signal line, and a portion recessed inward.
前記層間絶縁膜の上に形成され、前記薄膜トランジスタのゲート電極と接続されたゲート信号線と、
前記層間絶縁膜の上に形成され、前記薄膜トランジスタのソース領域又はドレイン領域に接続されたソース電極と、
前記薄膜トランジスタのソース領域又はドレイン領域の一方と電気的に接続された画素電極と、
前記ゲート信号線及び前記ソース電極の上に形成された絶縁層と、
前記絶縁層の上部に形成され、第1の配向膜と第2の配向膜とに挟まれた液晶と、
を有し、
前記ゲート信号線の端部は、前記絶縁層の端部より、内側に窪んだ部分を有し、
前記第1の配向膜は、前記絶縁層の表面及び側面と、前記ゲート信号線の側面と、前記内側に窪んだ部分と、を覆って形成されていることを特徴とする表示装置。An interlayer insulating film formed on the thin film transistor;
A gate signal line formed on the interlayer insulating film and connected to the gate electrode of the thin film transistor;
A source electrode formed on the interlayer insulating film and connected to a source region or a drain region of the thin film transistor;
A pixel electrode electrically connected to one of a source region or a drain region of the thin film transistor;
An insulating layer formed on the gate signal line and the source electrode;
A liquid crystal formed on the insulating layer and sandwiched between the first alignment film and the second alignment film;
Have
The end of the gate signal line has a portion recessed inward from the end of the insulating layer,
The display device, wherein the first alignment film is formed to cover a surface and a side surface of the insulating layer, a side surface of the gate signal line, and a portion recessed inward.
前記ゲート信号線は導電層の積層構造からなり、
前記内側に窪んだ部分は、前記積層構造のうちの一層が窪んでいることを特徴とする表示装置。In claim 1 or claim 2 ,
The gate signal line has a laminated structure of conductive layers,
The display device is characterized in that one of the laminated structures is recessed in the indented portion.
前記絶縁層は、遮光性を有する膜からなり、前記薄膜トランジスタを覆って形成されていることを特徴とする表示装置。In any one of Claim 1 thru | or 3 ,
The display device, wherein the insulating layer is made of a light-shielding film and covers the thin film transistor.
前記薄膜トランジスタの上に層間絶縁膜を形成し、
前記層間絶縁膜の上に画素電極を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜の上に導電膜を形成し、
前記導電膜の上に絶縁膜を形成し、
前記導電膜及び前記絶縁膜をエッチングして、前記コンタクトホールを介して前記薄膜トランジスタのゲート電極と接続されるゲート信号線と、前記ゲート信号線の上に絶縁層と、を形成し、
前記絶縁層の上に、第1の配向膜と第2の配向膜とに挟まれた液晶を形成し、
前記絶縁層はドライエッチングによってエッチングし、
前記導電層はウエットエッチングによって、またはウエットエッチングとドライエッチングの両方でエッチングすることを特徴とする表示装置の作製方法。 Forming a thin film transistor on an insulating surface;
Forming an interlayer insulating film on the thin film transistor;
Forming a pixel electrode on the interlayer insulating film;
Forming a contact hole in the interlayer insulating film;
Forming a conductive film on the interlayer insulating film;
Forming an insulating film on the conductive film;
Etching the conductive film and the insulating film to form a gate signal line connected to the gate electrode of the thin film transistor through the contact hole, and an insulating layer on the gate signal line,
Forming a liquid crystal sandwiched between the first alignment film and the second alignment film on the insulating layer;
The insulating layer is etched by dry etching,
A method for manufacturing a display device, wherein the conductive layer is etched by wet etching or both wet etching and dry etching.
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