JP4685036B2 - Semiconductor device and test method thereof - Google Patents

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Description

本発明は、半導体装置及びそのテスト方法に関し、特に半導体装置のＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の技術に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a test method thereof, and more particularly to a technology effective when applied to a BIST (Build In Self Test) technology of a semiconductor device.

本発明者が検討した技術として、例えば、半導体装置（ＬＳＩなど）のテスト技術においては、以下の技術が考えられる。   As a technique examined by the present inventor, for example, the following technique can be considered in a test technique for a semiconductor device (LSI or the like).

テスト容易化設計の手法として、スキャン方式、ＢＩＳＴなどがある。スキャン方式は、テスト対象となる被テスト回路内の記憶素子がテスト時に自由にアクセス可能なように回路を変換することにより、フリップフロップの可観測性と可制御性を向上させるものである。例えば、スキャンテスト時に、スキャン入力からスキャン出力に至るスキャンチェーンを利用して、各フリップフロップに必要なテストデータを設定し、そのデータを組み合わせ回路に印加し、その組み合わせ回路の出力結果を各フリップフロップで取り込んで、そのデータをスキャン出力から順次読み出して観測する。また、ＢＩＳＴは、半導体チップ内にテスト機能を取り込み、高価なＬＳＩテスタを使うことなく半導体チップのテストを可能にするものである。一般的に、ＢＩＳＴは、テストパターン発生器、出力パターン圧縮器、期待値と比較器などから構成される。   As a testability design method, there are a scan method, BIST, and the like. The scan method improves the observability and controllability of the flip-flop by converting the circuit so that the storage element in the circuit under test to be tested can be freely accessed during the test. For example, during a scan test, using the scan chain from the scan input to the scan output, the test data required for each flip-flop is set, the data is applied to the combinational circuit, and the output result of the combinational circuit is output to each flip-flop The data is read in order from the scan output and observed. The BIST incorporates a test function in a semiconductor chip and enables testing of the semiconductor chip without using an expensive LSI tester. In general, the BIST includes a test pattern generator, an output pattern compressor, an expected value and a comparator, and the like.

一般的に、ＬＳＩは、設計段階において、同一時刻にクロックが各回路部分に到達するという理想的な仮定のもとに開発される。しかし、実際に製造されたＬＳＩは、製造ばらつきのために、クロックの各回路への到達タイミングにずれ（クロックスキュー）が生じて誤動作する場合がある。そのため、製品歩留まりが低下し、ＬＳＩの製造コストが上昇する。近年のＬＳＩの高密度化、高速化により、従来から行われてきたマージン設計の手法では、必要なタイミングマージンを確保することが困難になり、歩留まりが著しく低下する。そこで、製造後のクロックの調整が必要になってくる。このようなクロック調整機能は、ＬＳＩに搭載したＢＩＳＴで自動的に行うことが望ましい。   In general, an LSI is developed under an ideal assumption that a clock reaches each circuit portion at the same time in the design stage. However, LSIs that are actually manufactured may malfunction due to a shift in clock arrival timing (clock skew) due to manufacturing variations. As a result, the product yield decreases and the manufacturing cost of LSI increases. With the recent increase in density and speed of LSIs, it has become difficult to secure a necessary timing margin with the conventional margin design method, and the yield is significantly reduced. Therefore, it is necessary to adjust the clock after manufacturing. Such a clock adjustment function is desirably automatically performed by a BIST mounted on an LSI.

クロックドシステムのタイミングマージンを調整する方法としては、特許文献１に記載されたものがある。この方法は、クロックの初期周波数またはデフォルト周波数をセットし、ＢＩＳＴなどのテストを、クロックドシステムに対して実行し、テストに失敗するまでクロック周波数を増分的に増加し、テストに失敗した際に、クロック制御設定を調整し、障害が発生した周波数でテストをもう一度実行し、テストが失敗するか所望のタイミングマージンに達するまで、クロック周波数を高めながらテストを繰り返すというものである。
特開２００１−３１８７３０号公報 As a method for adjusting the timing margin of the clocked system, there is one described in Patent Document 1. This method sets the initial or default frequency of the clock, performs tests such as BIST on the clocked system, incrementally increases the clock frequency until the test fails, and when the test fails Adjust the clock control settings, run the test again at the frequency at which the failure occurred, and repeat the test while increasing the clock frequency until the test fails or the desired timing margin is reached.
JP 2001-318730 A

ところで、前記のようなテスト技術について、本発明者が検討した結果、以下のようなことが明らかとなった。   By the way, as a result of examination of the test technique as described above by the present inventors, the following has been clarified.

例えば、ＬＳＩが、メモリや単体演算器のような規則論理のみから構成されるものであれば、入力に対する出力の期待値が容易に予測できるので、期待値をＢＩＳＴ内に取り込むことが容易である。そのため、高価なテスト装置を使用することなく、ＢＩＳＴによる自己的なテストが可能である。   For example, if the LSI is composed only of regular logic such as a memory or a single arithmetic unit, the expected value of the output with respect to the input can be easily predicted, so that the expected value can be easily taken into the BIST. . Therefore, self-testing by BIST is possible without using an expensive test device.

しかし、ＬＳＩが、マイクロプロセッサのようにランダムなロジックで構成されるものである場合、テストにおける期待値の規則性が乏しく、期待値の生成が容易ではないため、あらかじめＢＩＳＴ内に期待値を格納することが困難である。そのため、ＢＩＳＴによる自己的なテストを行うことが困難であり、高価なテスト装置を使用して期待値との比較を行うことが必要となる。さらに、ＬＳＩを実際の装置に搭載した実使用環境に応じて、ＬＳＩ内部のクロックなどのタイミング設定を自動的・自己的に変更するような仕組みを作ることが困難である。   However, if the LSI is composed of random logic such as a microprocessor, the expected value in the test is not regular and it is not easy to generate the expected value, so the expected value is stored in the BIST in advance. Difficult to do. For this reason, it is difficult to perform a self-test by BIST, and it is necessary to compare with an expected value using an expensive test device. Furthermore, it is difficult to create a mechanism for automatically and self-changing timing settings such as clocks in the LSI according to the actual use environment in which the LSI is mounted on an actual device.

そこで、本発明の目的は、マイクロプロセッサなどランダムなロジックを含む半導体装置において、テスト装置から期待値を入力することなく、半導体装置内のＢＩＳＴにより自己的なテストを行うことができる技術を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a technique capable of performing a self test by BIST in a semiconductor device without inputting an expected value from the test device in a semiconductor device including random logic such as a microprocessor. There is.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明による半導体装置は、テストパターン生成回路と、前記テストパターン生成回路で生成されたテストパターンを入力し、第１の動作条件による第１のテスト及び第２の動作条件による第２のテストが実行される被テスト回路と、前記第１のテストの結果を保持する第１のレジスタと、前記第２のテストの結果を保持する第２のレジスタと、前記第１のレジスタに保持されている前記第１のテストの結果と前記第２のレジスタに保持されている前記第２のテストの結果との比較を行う比較回路と、前記比較回路による比較結果に基づいて前記被テスト回路のパス／フェイルの判定を行う判定回路とを有し、前記第１の動作条件は、パスが保証されている緩い動作条件であり、前記第２の動作条件は、前記第１の動作条件よりも厳しい動作条件であることを特徴とするものである。   That is, a semiconductor device according to the present invention receives a test pattern generation circuit and a test pattern generated by the test pattern generation circuit, and receives a first test based on the first operation condition and a second test condition based on the second operation condition. A circuit to be tested to be tested, a first register for holding the result of the first test, a second register for holding the result of the second test, and the first register A comparison circuit for comparing the result of the first test with the result of the second test held in the second register, and the circuit under test based on the comparison result by the comparison circuit A determination circuit for determining pass / fail, wherein the first operating condition is a loose operating condition in which a pass is guaranteed, and the second operating condition is more than the first operating condition. It is characterized in that it is correct operating conditions.

また、本発明による半導体装置のテスト方法は、テストパターンを生成する第１ステップと、パスが保証されている緩い第１の動作条件で、前記第１のステップで生成されたテストパターンを被テスト回路に入力して第１のテストを実行する第２ステップと、前記第1のテストの結果を第１のレジスタに保持する第３ステップと、前記第１の動作条件より厳しい第２の動作条件で、前記第１のステップで生成されたテストパターンを被テスト回路に入力して第２のテストを実行する第４ステップと、前記第２のテストの結果を第２のレジスタに保持する第５ステップと、前記第１のレジスタに保持されている前記第１のテストの結果と前記第２のレジスタに保持されている前記第２のテストの結果との比較を行う第６ステップと、前記第６ステップによる比較結果に基づいてパス／フェイルの判定を行う第７ステップとを有することを特徴とするものである。   According to another aspect of the present invention, there is provided a test method for a semiconductor device, in which a test pattern generated in the first step is tested under a first step for generating a test pattern and a loose first operating condition for which a pass is guaranteed. A second step of executing a first test by inputting to the circuit; a third step of holding a result of the first test in a first register; and a second operating condition stricter than the first operating condition The fourth step of inputting the test pattern generated in the first step to the circuit under test to execute the second test, and the fifth step of holding the result of the second test in the second register. A sixth step of comparing the result of the first test held in the first register with the result of the second test held in the second register; and 6 steps And a seventh step of performing pass / fail judgment based on the comparison result by the loop.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

すなわち、本発明による半導体装置及びそのテスト方法によれば、半導体装置のテスト効率が向上する。   That is, according to the semiconductor device and the test method thereof according to the present invention, the test efficiency of the semiconductor device is improved.

本発明の実施の形態１による半導体装置の構成及び動作を示すブロック図である。1 is a block diagram showing the configuration and operation of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態２による半導体装置の構成及び動作を示すブロック図である。It is a block diagram which shows the structure and operation | movement of a semiconductor device by Embodiment 2 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は本発明の実施の形態１による半導体装置の構成及び動作を示すブロック図である。まず、図１により、本実施の形態１による半導体装置の構成の一例を説明する。(Embodiment 1)
FIG. 1 is a block diagram showing the configuration and operation of a semiconductor device according to Embodiment 1 of the present invention. First, an example of the configuration of the semiconductor device according to the first embodiment will be described with reference to FIG.

本実施の形態１の半導体装置は、例えばマイクロプロセッサなどランダムロジックとＢＩＳＴを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とされ、テストパターンシード１０１と、ランダムパターン生成回路（テストパターン生成回路）１０２と、被テスト回路１０３と、スキャンチェーンＦＦ値圧縮回路１０４と、複数の第１レジスタ１０５及び第２レジスタ１０６と、複数の比較回路１０７と、テスト結果判定回路１０８などから構成され、同一半導体基板上に形成されている。   The semiconductor device of the first embodiment is an LSI (Large Scale Integrated Circuit) including random logic such as a microprocessor and BIST, for example, a test pattern seed 101, a random pattern generation circuit (test pattern generation circuit) 102, A test circuit 103, a scan chain FF value compression circuit 104, a plurality of first registers 105 and second registers 106, a plurality of comparison circuits 107, a test result determination circuit 108, and the like are formed on the same semiconductor substrate. Has been.

テストパターンシード１０１は、被テスト回路１０３のテストに使用されるテストパターンを圧縮したものであり、ランダムテストパターンを発生させるいくつかの「シード」がＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などのメモリに格納されている。「シード」は、検出率の良いものをあらかじめ故障診断によって求めておく。   The test pattern seed 101 is obtained by compressing a test pattern used for testing the circuit under test 103, and some “seed” for generating a random test pattern is stored in a memory such as a ROM (Read Only Memory). ing. A “seed” having a good detection rate is obtained in advance by failure diagnosis.

ランダムパターン生成回路１０２は、テストパターンシード１０１を復号して被テスト回路１０３のテストに使用されるランダムパターンを生成するものである。   The random pattern generation circuit 102 decodes the test pattern seed 101 and generates a random pattern used for the test of the circuit under test 103.

被テスト回路１０３は、テスト対象の回路であり、組み合わせ回路などからなる複数のランダム論理１０９と、スキャンチェーンを構成する複数のフリップフロップ（ＦＦ）１１０などから構成されている。スキャンチェーンはタイミング制御するクロックのグループごとに張られている。   The circuit under test 103 is a circuit to be tested, and includes a plurality of random logics 109 including combinational circuits and a plurality of flip-flops (FFs) 110 constituting a scan chain. The scan chain is extended for each clock group for timing control.

スキャンチェーンＦＦ値圧縮回路１０４は、スキャンチェーンごとにＦＦ値をデータ圧縮するものである。   The scan chain FF value compression circuit 104 compresses the FF value for each scan chain.

第１レジスタ１０５及び第２レジスタ１０６は、スキャンチェーンＦＦ値圧縮回路１０４によりデータ圧縮されたテスト結果を、それぞれスキャンチェーンごとに保持するものである。第１レジスタ１０５には、パスが保証されている緩い（ルーズな）第１動作条件（クロック周波数、クロックタイミング、電源電圧、バックゲートバイアス電圧、温度及び外部ノイズなど）におけるテスト結果が保持され、第２レジスタ１０６には、第１動作条件よりも厳しい第２動作条件におけるテスト結果が保持される。   The first register 105 and the second register 106 hold test results compressed by the scan chain FF value compression circuit 104 for each scan chain. The first register 105 holds a test result under a loose (loose) first operating condition (clock frequency, clock timing, power supply voltage, back gate bias voltage, temperature, external noise, etc.) for which a path is guaranteed, The second register 106 holds a test result under a second operating condition that is stricter than the first operating condition.

比較回路１０７は、第１レジスタ１０５及び第２レジスタ１０６の出力をそれぞれ比較する回路である。   The comparison circuit 107 is a circuit that compares the outputs of the first register 105 and the second register 106.

テスト結果判定回路１０８は、比較回路１０７の比較結果に基づいて被テスト回路１０３のパス／フェイルを判定する回路である。比較の結果、第１レジスタ１０５と第２レジスタ１０６の出力が不一致の場合はフェイルと判定する。   The test result determination circuit 108 is a circuit for determining pass / fail of the circuit under test 103 based on the comparison result of the comparison circuit 107. As a result of the comparison, if the outputs of the first register 105 and the second register 106 do not match, it is determined as fail.

次に、本実施の形態１による半導体装置の動作を説明する。   Next, the operation of the semiconductor device according to the first embodiment will be described.

まず、ランダムパターン生成回路１０２において、テストパターンシード１０１を復号して被テスト回路１０３のテストに使用されるランダムパターンを生成する。次に、そのランダムパターンを使用して、被テスト回路１０３内のフリップフロップ１１０に対して、初期値をスキャンインする。そして、被テスト回路１０３において、パスが保証されている緩い第１の動作条件（クロック周波数、クロックタイミング、電源電圧、バックゲートバイアス電圧、温度及び外部ノイズなど）でテストを実行する。例えば、ルーズなタイミングでクロックアドバンスを行う。次に、クロックアドバンス後のフリップフロップ１１０の結果をスキャンアウトする。スキャンアウトした結果は、スキャンチェーンＦＦ値圧縮回路１０４によりデータ圧縮する。その圧縮した第１のテスト結果を、「リファレンスの値」として第２レジスタ１０６を介して第１レジスタ１０５に格納する。   First, the random pattern generation circuit 102 decodes the test pattern seed 101 to generate a random pattern used for the test of the circuit under test 103. Next, the initial value is scanned into the flip-flop 110 in the circuit under test 103 using the random pattern. Then, in the circuit under test 103, a test is executed under a loose first operating condition (clock frequency, clock timing, power supply voltage, back gate bias voltage, temperature, external noise, etc.) with a guaranteed path. For example, clock advance is performed at loose timing. Next, the result of the flip-flop 110 after the clock advance is scanned out. The scan-out result is compressed by the scan chain FF value compression circuit 104. The compressed first test result is stored in the first register 105 via the second register 106 as a “reference value”.

再び、被テスト回路１０３内のフリップフロップ１１０に対して、前回と同じランダムパターン（初期値）をスキャンインする。続いて、第１の動作条件よりも厳しい第２の動作条件でテストを実行する。この際、第１の動作条件と第２の動作条件とは、クロック周波数、クロックタイミング、電源電圧、バックゲートバイアス電圧、温度及び外部ノイズのいずれか１つ以上が異なる。例えば、第１の動作条件のクロックタイミングよりも厳しいクロックタイミングでクロックアドバンスを行う。この際、期待値は、前回と同じになるはずである。   Again, the same random pattern (initial value) as before is scanned into the flip-flop 110 in the circuit under test 103. Subsequently, the test is executed under a second operating condition that is stricter than the first operating condition. At this time, the first operating condition and the second operating condition are different in at least one of clock frequency, clock timing, power supply voltage, back gate bias voltage, temperature, and external noise. For example, clock advance is performed at a clock timing that is stricter than the clock timing of the first operating condition. At this time, the expected value should be the same as the previous time.

次に、前回と同様にして、クロックアドバンス後のフリップフロップ１１０の結果をスキャンアウトする。スキャンアウトした結果は、スキャンチェーンＦＦ値圧縮回路１０４によりデータ圧縮する。データ圧縮した第２のテスト結果を第２レジスタ１０６に格納する。   Next, similarly to the previous time, the result of the flip-flop 110 after the clock advance is scanned out. The scan-out result is compressed by the scan chain FF value compression circuit 104. The second test result after data compression is stored in the second register 106.

次に、比較回路１０７において、第１レジスタ１０５が保持する第１のテスト結果と第２レジスタ１０６が保持する第２のテスト結果とを各スキャンチェーンごとに比較評価する。そして、テスト結果判定回路１０８において、パス／フェイルの判定を行う。この時、第１レジスタ１０５と第２レジスタ１０６の値が異なっているスキャンチェーンがあったら、そのスキャンチェーンの入力論理のタイミングが厳しいと解釈してフェイルと判定する。   Next, the comparison circuit 107 compares and evaluates the first test result held by the first register 105 and the second test result held by the second register 106 for each scan chain. Then, the test result determination circuit 108 determines pass / fail. At this time, if there is a scan chain in which the values of the first register 105 and the second register 106 are different from each other, it is determined that the timing of the input logic of the scan chain is strict and a failure is determined.

したがって、本実施の形態１によれば、パスが保証されている動作条件でテストを行った結果と、動作条件を厳しくした結果と比較することにより、マイクロプロセッサなどランダムなロジックを含む半導体装置において、高価なテスト装置から期待値を入力することなく、半導体装置内のＢＩＳＴにより自己的なテストを行うことができる。   Therefore, according to the first embodiment, in a semiconductor device including a random logic, such as a microprocessor, by comparing a result of a test performed under an operating condition with a guaranteed path with a result of tightening the operating condition. Thus, a self test can be performed by BIST in the semiconductor device without inputting an expected value from an expensive test device.

（実施の形態２）
図２は本発明の実施の形態２による半導体装置の構成及び動作を示すブロック図である。本実施の形態２による半導体装置は、前記実施の形態１を応用したものであり、クロックタイミング調整をＢＩＳＴにより自己的に行うようにしたものであ。(Embodiment 2)
FIG. 2 is a block diagram showing the configuration and operation of the semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the second embodiment is an application of the first embodiment, in which the clock timing adjustment is performed by BIST itself.

まず、図２により、本実施の形態２による半導体装置の構成の一例を説明する。本実施の形態２の半導体装置は、図１に示した前記実施の形態１の構成に対して、クロックタイミング制御解析回路２０１と、クロックタイミング設定値レジスタ２０２と、クロックタイミング生成回路２０３と、全体制御回路２０４を付加したものであり、同一半導体基板上に形成されている。   First, an example of the configuration of the semiconductor device according to the second embodiment will be described with reference to FIG. The semiconductor device of the second embodiment is different from the configuration of the first embodiment shown in FIG. 1 in that a clock timing control analysis circuit 201, a clock timing set value register 202, a clock timing generation circuit 203, A control circuit 204 is added and formed on the same semiconductor substrate.

クロックタイミング制御解析回路２０１は、テスト結果判定回路１０８の判定結果に基づいてクロックタイミング制御の解析を行うものである。例えば、フェイルしたタイミングとフェイルしたクロックチェーンの情報からクロックタイミングの調整値を解析する。   The clock timing control analysis circuit 201 analyzes clock timing control based on the determination result of the test result determination circuit 108. For example, the adjustment value of the clock timing is analyzed from the information of the failed timing and the failed clock chain.

クロックタイミング設定値レジスタ２０２は、被テスト回路１０３のクロックタイミング設定値を保存し、クロックタイミング制御解析回路２０１による解析結果に基づいてクロックタイミング設定値が書き換えられる。   The clock timing setting value register 202 stores the clock timing setting value of the circuit under test 103, and the clock timing setting value is rewritten based on the analysis result by the clock timing control analysis circuit 201.

クロックタイミング生成回路２０３は、クロックタイミング設定値レジスタ２０２におけるクロックタイミング設定値に基づいてクロックタイミングを生成するものである。   The clock timing generation circuit 203 generates a clock timing based on the clock timing setting value in the clock timing setting value register 202.

全体制御回路２０４は、テストパターンシード１０１やクロックタイミング生成回路２０３などに対して指示を出して、全体制御を行う回路である。   The overall control circuit 204 is a circuit that issues an instruction to the test pattern seed 101, the clock timing generation circuit 203, and the like to perform overall control.

次に、本実施の形態２による半導体装置の動作を説明する。テストパターンシード１０１を復号してランダムパターン生成回路１０２でランダムパターンを生成してから、テスト結果判定回路１０８でパス／フェイルの判定を行うまでの動作は、前記実施の形態１と同じなので、説明を省略する。   Next, the operation of the semiconductor device according to the second embodiment will be described. The operation from when the test pattern seed 101 is decoded and the random pattern generation circuit 102 generates a random pattern to when the test result determination circuit 108 performs pass / fail determination is the same as that in the first embodiment, and therefore will be described. Is omitted.

テスト結果判定回路１０８において、パス／フェイルの判定を行い、第１レジスタ１０５と第２レジスタ１０６の値が異なっているスキャンチェーンがあった場合、そのスキャンチェーンの入力論理のタイミングが厳しいと解釈してフェイルと判定する。そして、この結果をクロックタイミング制御解析回路２０１に伝える。クロックタイミング制御解析回路２０１は、例えば、フェイルの原因となったそのスキャンチェーンのクロックグループのクロックのタイミングを遅らせるなどの判断をして、クロックタイミング設定値レジスタ２０２の書き換えを行う。そして、クロックタイミング生成回路２０３は、クロックタイミング設定値レジスタ２０２におけるクロックタイミング設定値に基づいてクロックタイミングを変更して、再度、テストを実行する。以上のテストを繰り返し行い、最適なクロックタイミングを求める。これらのテストを、すべてのテストシードパターン及びタイミングの組み合わせについて、繰り返し実行する。半導体装置が所望の性能に達した時にテストを終了する。   When the test result determination circuit 108 determines pass / fail and there is a scan chain in which the values of the first register 105 and the second register 106 are different, it is interpreted that the timing of the input logic of the scan chain is severe. It is determined to fail. Then, this result is transmitted to the clock timing control analysis circuit 201. For example, the clock timing control analysis circuit 201 rewrites the clock timing setting value register 202 by determining that the clock timing of the clock group of the scan chain that caused the failure is delayed. Then, the clock timing generation circuit 203 changes the clock timing based on the clock timing setting value in the clock timing setting value register 202, and executes the test again. Repeat the above test to find the optimal clock timing. These tests are repeated for all test seed patterns and timing combinations. The test is terminated when the semiconductor device reaches the desired performance.

テスト終了後、クロックタイミング制御設定値の最適解をクロックタイミング設定値レジスタ２０２に格納して、ＢＩＳＴ動作を終了する。   After the test is completed, the optimal solution of the clock timing control set value is stored in the clock timing set value register 202, and the BIST operation is ended.

したがって、本実施の形態２によれば、前記実施の形態１と同様の効果が得られるとともに、クロックタイミングの調整をＢＩＳＴにより自己的に行うことができる。   Therefore, according to the second embodiment, the same effect as in the first embodiment can be obtained, and the clock timing can be adjusted by BIST by itself.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、マイクロプロセッサなどランダムロジックを含む半導体装置（ＬＳＩ）について適用可能である。   The present invention is applicable to a semiconductor device (LSI) including random logic such as a microprocessor.

Claims (10)

テストパターン生成回路と、
前記テストパターン生成回路で生成されたテストパターンを入力し、第１の動作条件による第１のテスト及び第２の動作条件による第２のテストが実行される被テスト回路と、
前記第１のテストの結果を保持する第１のレジスタと、
前記第２のテストの結果を保持する第２のレジスタと、
前記第１のレジスタに保持されている前記第１のテストの結果と前記第２のレジスタに保持されている前記第２のテストの結果との比較を行う比較回路と、
前記比較回路による比較結果に基づいて前記被テスト回路のパス／フェイルの判定を行う判定回路とを有し、
前記第１の動作条件は、パスが保証されている緩い動作条件であり、前記第２の動作条件は、前記第１の動作条件よりも厳しい動作条件であることを特徴とする半導体装置。A test pattern generation circuit;
A circuit under test in which a test pattern generated by the test pattern generation circuit is input and a first test based on a first operating condition and a second test based on a second operating condition are executed;
A first register holding a result of the first test;
A second register for holding the result of the second test;
A comparison circuit for comparing the result of the first test held in the first register with the result of the second test held in the second register;
A determination circuit for determining pass / fail of the circuit under test based on a comparison result by the comparison circuit;
The semiconductor device according to claim 1, wherein the first operating condition is a loose operating condition in which a pass is guaranteed, and the second operating condition is a severer operating condition than the first operating condition. 請求項１記載の半導体装置において、
前記第１の動作条件と前記第２の動作条件とは、クロック周波数、クロックタイミング、電源電圧、バックゲートバイアス電圧、温度及び外部ノイズのいずれか１つ以上が異なることを特徴とする半導体装置。The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first operating condition and the second operating condition are different from each other in at least one of a clock frequency, a clock timing, a power supply voltage, a back gate bias voltage, a temperature, and an external noise. 請求項１記載の半導体装置において、
さらに、テストパターンシードと、
データ圧縮回路とを備え、
前記テストパターン生成回路は、前記テストパターンシードを復号して前記テストパターンを生成し、
前記被テスト回路は、クロックグループごとにスキャンチェーンを構成し、
前記データ圧縮回路は、前記スキャンチェーンごとのフリップフロップの値をデータ圧縮して前記第１のテストの結果及び前記第２のテストの結果を出力することを特徴とする半導体装置。The semiconductor device according to claim 1,
In addition, a test pattern seed,
A data compression circuit,
The test pattern generation circuit generates the test pattern by decoding the test pattern seed;
The circuit under test constitutes a scan chain for each clock group,
The semiconductor device, wherein the data compression circuit compresses the value of the flip-flop for each scan chain and outputs the result of the first test and the result of the second test. 請求項１記載の半導体装置において、
前記被テスト回路はランダムロジックを含み、
前記テストパターン生成回路、前記被テスト回路、前記第１のレジスタ、前記第２のレジスタ、前記比較回路及び前記判定回路は、同一半導体基板上に形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1,
The circuit under test includes random logic;
The semiconductor device, wherein the test pattern generation circuit, the circuit under test, the first register, the second register, the comparison circuit, and the determination circuit are formed on the same semiconductor substrate. 請求項１記載の半導体装置において、
さらに、前記判定回路の判定結果に基づいてクロックタイミング制御の解析を行うクロックタイミング制御解析回路と、
前記被テスト回路のクロックタイミング設定値を保存し、前記クロックタイミング制御解析回路による解析結果に基づいて前記クロックタイミング設定値が書き換えられるクロックタイミング設定値レジスタと、
前記クロックタイミング設定値レジスタにおける前記クロックタイミング設定値に基づいてクロックタイミングを生成するクロックタイミング生成回路とを有することを特徴とする半導体装置。The semiconductor device according to claim 1,
Furthermore, a clock timing control analysis circuit that analyzes clock timing control based on the determination result of the determination circuit;
A clock timing setting value register for storing a clock timing setting value of the circuit under test and rewriting the clock timing setting value based on an analysis result by the clock timing control analysis circuit;
And a clock timing generation circuit for generating a clock timing based on the clock timing setting value in the clock timing setting value register. テストパターンを生成する第１ステップと、
パスが保証されている緩い第１の動作条件で、前記第１のステップで生成されたテストパターンを被テスト回路に入力して第１のテストを実行する第２ステップと、
前記第1のテストの結果を第１のレジスタに保持する第３ステップと、
前記第１の動作条件より厳しい第２の動作条件で、前記第１のステップで生成されたテストパターンを被テスト回路に入力して第２のテストを実行する第４ステップと、
前記第２のテストの結果を第２のレジスタに保持する第５ステップと、
前記第１のレジスタに保持されている前記第１のテストの結果と前記第２のレジスタに保持されている前記第２のテストの結果との比較を行う第６ステップと、
前記第６ステップによる比較結果に基づいてパス／フェイルの判定を行う第７ステップとを有することを特徴とする半導体装置のテスト方法。A first step of generating a test pattern;
A second step of executing the first test by inputting the test pattern generated in the first step to the circuit under test under a loose first operating condition in which a pass is guaranteed;
A third step of holding the result of the first test in a first register;
A fourth step of executing a second test by inputting the test pattern generated in the first step to a circuit under test under a second operating condition that is stricter than the first operating condition;
A fifth step of holding the result of the second test in a second register;
A sixth step of comparing the result of the first test held in the first register with the result of the second test held in the second register;
And a seventh step of determining pass / failure based on the comparison result in the sixth step. 請求項６記載の半導体装置のテスト方法において、
前記第１の動作条件と前記第２の動作条件とは、クロック周波数、クロックタイミング、電源電圧、バックゲートバイアス電圧、温度及び外部ノイズのいずれか１つ以上が異なることを特徴とする半導体装置のテスト方法。The method of testing a semiconductor device according to claim 6.
The first operating condition and the second operating condition are different in at least one of clock frequency, clock timing, power supply voltage, back gate bias voltage, temperature, and external noise. Test method. 請求項６記載の半導体装置のテスト方法において、
前記被テスト回路は、クロックグループごとにスキャンチェーンを構成し、
前記第１ステップにおいて、テストパターンシードを復号して前記テストパターンを生成し、
前記第２ステップにおいて、前記スキャンチェーンごとのフリップフロップの値をデータ圧縮して前記第１のテストの結果を出力し、
前記第４ステップにおいて、前記スキャンチェーンごとのフリップフロップの値をデータ圧縮して前記第２のテストの結果を出力することを特徴とする半導体装置のテスト方法。The method of testing a semiconductor device according to claim 6.
The circuit under test constitutes a scan chain for each clock group,
In the first step, the test pattern seed is decoded to generate the test pattern,
In the second step, the value of the flip-flop for each scan chain is data-compressed and the result of the first test is output,
The method of testing a semiconductor device, wherein, in the fourth step, the value of the flip-flop for each scan chain is data-compressed and the result of the second test is output. 請求項６記載の半導体装置のテスト方法において、
さらに、前記第７ステップの判定結果に基づいてクロックタイミング制御の解析を行う第８ステップと、
前記第８ステップによる解析結果に基づいてクロックタイミング設定値を書き換える第９ステップと、
前記第９ステップで書き換えられ前記クロックタイミング設定値に基づいてクロックタイミングを生成する第１０ステップとを有することを特徴とする半導体装置のテスト方法。The method of testing a semiconductor device according to claim 6.
And an eighth step of analyzing the clock timing control based on the determination result of the seventh step;
A ninth step of rewriting the clock timing set value based on the analysis result of the eighth step;
And a tenth step of generating a clock timing based on the clock timing setting value rewritten in the ninth step. 請求項６記載の半導体装置のテスト方法において、
前記被テスト回路はランダムロジックを含むことを特徴とする半導体装置のテスト方法。The method of testing a semiconductor device according to claim 6.
A test method for a semiconductor device, wherein the circuit under test includes random logic.
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