JP4680495B2

JP4680495B2 - Semiconductor device

Info

Publication number: JP4680495B2
Application number: JP2003410278A
Authority: JP
Inventors: 佐智子河路; 雅康石子; 幸司堀田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2003-12-09
Filing date: 2003-12-09
Publication date: 2011-05-11
Anticipated expiration: 2023-12-09
Also published as: JP2005175062A

Description

本発明は、トレンチゲート電極によって通電電流をオン・オフする半導体装置に関し、特にラッチアップ現象の発生を抑制してオン耐量を向上させる技術に関する。 The present invention relates to a semiconductor device in which an energization current is turned on / off by a trench gate electrode, and more particularly to a technique for suppressing the occurrence of a latch-up phenomenon and improving on-resistance.

バイポーラトランジスタの表面部にＭＯＳ構造を形成したＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。この種の半導体装置の一例を図１１に示す。
従来のＩＧＢＴ４は、コレクタ電極Ｃに接するｐ^＋型のコレクタ領域３２２と、コレクタ領域３２２に接するとともにそのコレクタ領域３２２によってコレクタ電極Ｃから隔てられているｎ^＋型のバッファ領域３２４と、バッファ領域３２４に接するとともにそのバッファ領域３２４によってコレクタ領域３２２から隔てられているｎ⁻型のドリフト領域３２６と、ドリフト領域３２６に接するとともにそのドリフト領域３２６によってバッファ領域３２４から隔てられているｐ⁻型のボディ領域３２８と、ボディ領域３２８に接するとともにそのボディ領域３２８によってドリフト領域３２６から隔てられているｎ^＋型のエミッタ領域３３４と、ボディ領域３２８と接するｐ^＋型のコンタクト領域３３６を備えている。エミッタ領域３３４とコンタクト領域３３６は、エミッタ電極Ｅと接触している。エミッタ領域３３４とドリフト領域３２６を隔てているボディ領域３２８を貫通してドリフト領域３２６に達するトレンチが形成されており、そのトレンチの壁面はゲート酸化膜３３３で覆われ、その内側にトレンチゲート電極３３２が埋め込まれている。トレンチゲート電極３３２は、ゲート絶縁膜３３３を介して、エミッタ領域３３４とドリフト領域３２６を隔てているボディ領域３２８に対向している。エミッタ領域３３４はソース領域と称されることもあり、ボディ領域３２８はベース領域と称されることもある。上記では、バッファ領域３２４とドリフト領域３２６に区別して説明しているが、同一導電型であり、ドリフト領域と総称することもできる。 There is known an IGBT (Insulated Gate Bipolar Transistor) in which a MOS structure is formed on the surface of a bipolar transistor. An example of this type of semiconductor device is shown in FIG.
The conventional IGBT 4 includes a p ⁺ type collector region 322 in contact with the collector electrode C, an n ⁺ type buffer region 324 in contact with the collector region 322 and separated from the collector electrode C by the collector region 322, and a buffer region 324. N ⁻ type drift region 326 that is in contact with the buffer region 324 and separated from the collector region 322 by the buffer region 324, and a p ⁻ type body region that is in contact with the drift region 326 and is separated from the buffer region 324 by the drift region 326 328, an n ⁺ -type emitter region 334 in contact with the body region 328 and separated from the drift region 326 by the body region 328, and a p ⁺ -type contact region 336 in contact with the body region 328. The emitter region 334 and the contact region 336 are in contact with the emitter electrode E. A trench reaching the drift region 326 through the body region 328 separating the emitter region 334 and the drift region 326 is formed, and a wall surface of the trench is covered with a gate oxide film 333, and a trench gate electrode 332 is formed inside the trench. Is embedded. The trench gate electrode 332 faces the body region 328 that separates the emitter region 334 and the drift region 326 with the gate insulating film 333 interposed therebetween. The emitter region 334 may be referred to as a source region, and the body region 328 may be referred to as a base region. In the above description, the buffer region 324 and the drift region 326 are distinguished from each other. However, they are of the same conductivity type, and may be collectively referred to as a drift region.

エミッタ電極Ｅを接地し、コレクタ電極Ｃに正電圧を印加し、トレンチゲート電極３３２に正電圧を印加すると、ボディ領域３２８のうちトレンチゲート電極３３２と対向する箇所がｎ型に反転する。すると電子キャリアがエミッタ領域３３４からｎ型に反転した箇所を通過してドリフト領域３２６へと注入される。ドリフト領域３２６に注入された電子キャリアは、そのドリフト領域３２６内で拡散してコレクタ電極Ｃ側へ向かって流れる（図１１の矢印３２７参照）。コレクタ電極Ｃ側へ向かって流れる電子キャリアはバッファ領域３２４内に蓄積する。バッファ領域３２４内に電子キャリアが蓄積すると、バッファ領域３２４とコレクタ領域３２２の接触電位差が低下し、コレクタ領域３２２からバッファ領域３２４へ正孔キャリアが供給され、さらにはドリフト領域３２６へ供給される。これによりバッファ領域３２４及びドリフト領域３２６に伝導度変調が起こり、低いオン電圧を実現する。
ドリフト領域３２６へ供給された正孔キャリアは、ボディ領域３２８とコンタクト領域３３６を通過してエミッタ電極Ｅへと排出される。 When the emitter electrode E is grounded, a positive voltage is applied to the collector electrode C, and a positive voltage is applied to the trench gate electrode 332, the portion of the body region 328 that faces the trench gate electrode 332 is inverted to n-type. Then, electron carriers pass from the emitter region 334 to the n-type inverted portion and are injected into the drift region 326. The electron carriers injected into the drift region 326 are diffused in the drift region 326 and flow toward the collector electrode C (see an arrow 327 in FIG. 11). Electron carriers that flow toward the collector electrode C are accumulated in the buffer region 324. When electron carriers accumulate in the buffer region 324, the contact potential difference between the buffer region 324 and the collector region 322 decreases, so that hole carriers are supplied from the collector region 322 to the buffer region 324 and further supplied to the drift region 326. As a result, conductivity modulation occurs in the buffer region 324 and the drift region 326, and a low on-voltage is realized.
The hole carriers supplied to the drift region 326 pass through the body region 328 and the contact region 336 and are discharged to the emitter electrode E.

この種のＩＧＢＴ４の一般的な出力特性が図１２のカーブ１０に示されおり、横軸がエミッタ・コレクタ間電圧であり、縦軸がコレクタ電流である。
カーブ１０に示すように、エミッタ・コレクタ間電圧が増加するに伴い、コレクタ電流は増加する。エミッタ・コレクタ間電圧がＶ１を超えるとコレクタ電流はそれ以上増加することなく飽和する。通常は、電流が飽和するエミッタ・コレクタ電圧Ｖ１よりも低い電圧域でＩＧＢＴ４を用いる。
しかしながら、ＩＧＢＴ４の動作環境によっては、例えば負荷短絡時などに、エミッタ・コレクタ間に高い電圧が印加される場合がある。図１２で電圧Ｖ２に示すよりも高い電圧がＩＧＢＴ４に印加されると、カーブ１０に示すように、コレクタ電流が急激に増加してしまう。コレクタ電流が急激に増加してしまう現象はラッチアップ現象と呼ばれており、ボディ領域３２８に多量の正孔キャリアが流入することによってボディ領域３２８の電位が持ち上がり、エミッタ領域３３４とボディ領域３２８のｐｎ接合が順バイアスされるために発生する現象である。ラッチアップ現象が発生すると、エミッタ領域３３４とボディ領域３２８とドリフト領域３２６のｎｐｎからなるバイポーラトランジスタ構造がオン状態となり、トレンチゲート電極３３２のオン・オフでＩＧＢＴ４を制御することが不可能となり、ＩＧＢＴ４が破壊されてしまう。ＩＧＢＴ４が破壊されるエミッタ・コレクタ間電圧Ｖ２をラッチアップ耐量と称する。 A general output characteristic of this type of IGBT 4 is shown in a curve 10 of FIG. 12, where the horizontal axis represents the emitter-collector voltage and the vertical axis represents the collector current.
As shown by curve 10, the collector current increases as the emitter-collector voltage increases. When the emitter-collector voltage exceeds V1, the collector current saturates without further increase. Normally, the IGBT 4 is used in a voltage range lower than the emitter-collector voltage V1 where the current is saturated.
However, depending on the operating environment of the IGBT 4, for example, when a load is short-circuited, a high voltage may be applied between the emitter and the collector. When a voltage higher than the voltage V <b> 2 shown in FIG. 12 is applied to the IGBT 4, the collector current increases rapidly as shown by the curve 10. The phenomenon in which the collector current rapidly increases is called a latch-up phenomenon, and a large amount of hole carriers flows into the body region 328, whereby the potential of the body region 328 is raised, and the emitter region 334 and the body region 328 This phenomenon occurs because the pn junction is forward biased. When the latch-up phenomenon occurs, the bipolar transistor structure composed of npn of the emitter region 334, the body region 328, and the drift region 326 is turned on, and the IGBT 4 cannot be controlled by turning on / off the trench gate electrode 332. Will be destroyed. The emitter-collector voltage V2 at which the IGBT 4 is destroyed is referred to as latch-up resistance.

特許文献１には、エミッタ領域（文献ではソース領域と説明している）の形状を工夫し、ボディ領域（文献ではベース領域と説明している）とエミッタ電極（文献ではソース・ベース電極と説明している）の導通面積を十分に確保することによって、ラッチアップ現象の発生を抑制する技術が紹介されている。
特開２０００−２６９４８６号公報 In Patent Document 1, the shape of an emitter region (explained as a source region in the literature) is devised, and a body region (explained as a base region in the literature) and an emitter electrode (explained as a source / base electrode in the literature). The technology that suppresses the occurrence of the latch-up phenomenon by ensuring a sufficient conduction area is introduced.
JP 2000-269486 A

エミッタ領域の形状を工夫することによってボディ領域とエミッタ電極の導通面積を確保する方式は、半導体装置の微細化になじまず、微細化を進めると、ラッチアップ現象の発生を抑制することが難しくなる。
本発明者らは、エミッタ電極とボディ領域を接続するコンタクト領域３３６に着目し、そのコンタクト領域をうまく活用すると、ラッチアップ現象の発生を抑制できることを見出した。この方式は、半導体装置の微細化によく適合し、微細化を進めてもラッチアップ現象の発生を抑制しつづけることができる。 The method of ensuring the conduction area between the body region and the emitter electrode by devising the shape of the emitter region does not adapt to the miniaturization of the semiconductor device, and if the miniaturization is advanced, it becomes difficult to suppress the occurrence of the latch-up phenomenon. .
The inventors focused on the contact region 336 that connects the emitter electrode and the body region, and found that the use of the contact region can suppress the occurrence of the latch-up phenomenon. This method is well suited to miniaturization of semiconductor devices, and can continue to suppress the occurrence of the latch-up phenomenon even if miniaturization is advanced.

本発明に係る半導体装置は、コレクタ電極と、コレクタ電極に接する第１導電型のコレクタ領域と、コレクタ領域に接するとともにそのコレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域（これはバッファ領域と狭義のドリフト領域で構成されていてもよい）と、ドリフト領域に接するとともにそのドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、ボディ領域に接するとともにそのボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、エミッタ領域と接するエミッタ電極と、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているトレンチゲート電極を備えている。
本発明の半導体装置は、トレンチゲート電極にオン電圧が印加された時に、キャリアがドリフト領域を通過する。キャリアはドリフト領域の全域を通過するのではなく、その一部を通過する。以下では、キャリアが通過するドリフト領域中の部分領域をキャリア通過領域という。ここでは、キャリアの通過量が実効的に無視できない範囲をキャリア通過領域といい、それを狭めるとオン電圧が上昇する部分をいう。キャリアが通過してしていないとはいえないが、その通過量が微小であってオン電圧に実際的には影響しない領域までをもキャリア通過領域というものではない。
本発明の半導体装置の一つの特徴は、エミッタ電極に接するとともにボディ領域を貫通してドリフト領域に達する第１導電型半導体領域を備えていることである。特に、その第１導電型半導体領域が、キャリア通過領域の外部に位置し、エミッタ・コレクタ間電圧が増加した時に第１導電型半導体領域とドリフト領域のｐｎ接合界面から広がる空乏層がキャリア通過領域に侵入する位置関係で配置されていることを特徴とする。
キャリア通過領域の外部とは、実効的なキャリア通過領域として機能しないドリフト領域のことをいう。上記の半導体装置では、半導体装置の出力特性（エミッタ・コレクタ電圧―コレクタ電流）の飽和電圧値における実効的なキャリア通過領域の外部に、ボディ領域を貫通して第１導電型半導体領域が伸びて形成されている。なお、実効的なキャリア通過領域と第１導電型半導体領域は、所定の距離を離れて形成されていてもよい。この位置関係で第１導電型半導体領域が形成されていると、第１導電型半導体領域とドリフト領域のｐｎ接合界面から広がる空乏層が、飽和電圧値以上の電圧が印加されたときにキャリア通過領域に侵入することができる。
第１導電型半導体領域は、エミッタ電極の電位に等しい電位に維持されるように用いられる。エミッタ電極を接地して用いる場合には、第１導電型半導体領域を接地して用いればよく、必ずしもエミッタ電極に接続しておく必要はない。第１導電型半導体領域をエミッタ電極に接続しておいてもよい。 A semiconductor device according to the present invention includes a collector electrode, a first conductivity type collector region in contact with the collector electrode, a second conductivity type drift region in contact with the collector region and separated from the collector electrode by the collector region (this) May be composed of a buffer region and a drift region in a narrow sense), a body region of a first conductivity type in contact with the drift region and separated from the collector region by the drift region, and in contact with the body region and its body A second conductivity type emitter region separated from the drift region by the region, an emitter electrode in contact with the emitter region, and a trench gate facing the body region separating the emitter region and the drift region via a gate insulating film It has an electrode.
In the semiconductor device of the present invention, carriers pass through the drift region when an on-voltage is applied to the trench gate electrode. The carriers do not pass through the entire drift region, but pass through a part thereof. Hereinafter, a partial region in the drift region through which carriers pass is referred to as a carrier passage region. Here, a range in which the amount of carrier passage cannot be effectively ignored is referred to as a carrier passage region, and a portion where the on-voltage increases when the carrier passage region is narrowed. Although it cannot be said that the carrier has not passed, even the region where the passing amount is minute and does not actually affect the ON voltage is not the carrier passing region.
One feature of the semiconductor device of the present invention is that it includes a first conductivity type semiconductor region that contacts the emitter electrode and reaches the drift region through the body region. In particular, the first conductivity type semiconductor region is located outside the carrier passage region, and when the emitter-collector voltage increases, a depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the drift region is present in the carrier passage region. It is arrange | positioned by the positional relationship which penetrate | invades.
The outside of the carrier passage region refers to a drift region that does not function as an effective carrier passage region. In the above semiconductor device, the first conductivity type semiconductor region extends through the body region outside the effective carrier passage region at the saturation voltage value of the output characteristics (emitter-collector voltage-collector current) of the semiconductor device. Is formed. The effective carrier passage region and the first conductivity type semiconductor region may be formed at a predetermined distance. When the first conductivity type semiconductor region is formed in this positional relationship, the depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the drift region passes through the carrier when a voltage equal to or higher than the saturation voltage value is applied. Can invade the area.
The first conductivity type semiconductor region is used so as to be maintained at a potential equal to the potential of the emitter electrode. When the emitter electrode is used while being grounded, the first conductivity type semiconductor region may be used while being grounded, and it is not always necessary to connect to the emitter electrode. The first conductivity type semiconductor region may be connected to the emitter electrode.

エミッタ・コレクタ間電圧が増加した時に第１導電型半導体領域とドリフト領域のｐｎ接合界面から広がる空乏層がキャリア通過領域に侵入する位置関係で第１導電型半導体領域が配置されていると、エミッタ・コレクタ間電圧が増加するにつれて（ここでいう増加とは、飽和電圧値以上の電圧領域において増加する場合をいう）実効的なキャリア通過領域が縮小され、コレクタ電流が制約される。その一方において、第１導電型半導体領域自体はキャリア通過領域の外部に位置しているために、エミッタ・コレクタ間電圧が低い場合には、実効的なキャリア通過領域が充分に確保されて低いオン電圧を実現することができる。
図１に、従来の半導体装置の出力特性（カーブ１０であり、図１２のそれに等しい）と本発明の半導体装置の出力特性（カーブ１１）を対比して示す。
第１導電型半導体領域自体はキャリア通過領域の外部に位置しているために、エミッタ・コレクタ間電圧が低い場合（電圧Ｖ１（飽和電圧値）以下の場合）には、実効的なキャリア通過領域が充分に確保され、低いオン電圧を実現する。第１導電型半導体領域は、コレクタ電流が流れることに影響を及ぼさない。
エミッタ・コレクタ間に高い電圧が印加されると（電圧Ｖ１（飽和電圧値）以上の場合）、第１導電型半導体領域とドリフト領域の接合界面から空乏層が広がってキャリア通過領域に侵入し、実効的なキャリア通過領域を縮小させる。このために、キャリア通過領域を通過して注入される多数キャリアが減少し、ひいては少数キャリアも減少する。コレクタ電流の飽和値が小さくなる。コレクタ電流の飽和値は、エミッタ・コレクタ間電圧の増加に対して減少する。ボディ領域に流入する少数キャリアの量が減少すれば、寄生バイポーラがオン状態となることが抑制される。エミッタ・コレクタ間に高い電圧が印加されたときにキャリア通過領域に侵入するように空乏層が広がる位置関係で第１導電型半導体領域が配置されていると、エミッタ・コレクタ間電圧が増加するにつれて実効的なキャリア通過領域が縮小し、ボディ領域に流入する少数キャリアの量が減少し、寄生バイポーラがオン状態となることが抑制され、半導体装置のラッチアップ耐量が向上する。
なお、特開２００１−１４４２９３号公報には、ボディ領域を貫通しドリフト領域に達するボディコンタクト領域を有する半導体装置が開示されている。この半導体装置では、エミッタ・コレクタ間に高い電圧が印加されてボディコンタクト領域とドリフト領域の界面から空乏層が広がってもキャリア通過領域に侵入するまでは広がらないために、ラッチアップ耐量が向上作用は得られない。 When the first conductivity type semiconductor region is arranged in such a positional relationship that a depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the drift region enters the carrier passage region when the emitter-collector voltage increases, the emitter As the collector-to-collector voltage increases (the increase here refers to an increase in the voltage region above the saturation voltage value), the effective carrier passage region is reduced, and the collector current is restricted. On the other hand, since the first conductivity type semiconductor region itself is located outside the carrier passage region, when the emitter-collector voltage is low, an effective carrier passage region is sufficiently secured and the on-state is low. Voltage can be realized.
FIG. 1 shows a comparison between output characteristics of a conventional semiconductor device (curve 10 and equivalent to that of FIG. 12) and output characteristics (curve 11) of the semiconductor device of the present invention.
Since the first conductivity type semiconductor region itself is located outside the carrier passage region, when the emitter-collector voltage is low (when the voltage is V1 (saturation voltage value or less)), the effective carrier passage region. Is sufficiently secured to achieve a low on-voltage. The first conductivity type semiconductor region does not affect the collector current flowing.
When a high voltage is applied between the emitter and collector (when the voltage is V1 (saturation voltage value) or higher), the depletion layer spreads from the junction interface between the first conductivity type semiconductor region and the drift region, and enters the carrier passage region, The effective carrier passage area is reduced. For this reason, the majority carriers injected through the carrier passage region are reduced, and consequently the minority carriers are also reduced. The collector current saturation value becomes smaller. The saturation value of the collector current decreases with increasing emitter-collector voltage. If the amount of minority carriers flowing into the body region is reduced, the parasitic bipolar is prevented from being turned on. When the first conductivity type semiconductor region is arranged in such a positional relationship that the depletion layer spreads so as to enter the carrier passage region when a high voltage is applied between the emitter and the collector, the emitter-collector voltage increases as the voltage increases. The effective carrier passage region is reduced, the amount of minority carriers flowing into the body region is reduced, the parasitic bipolar is turned on, and the latch-up resistance of the semiconductor device is improved.
Japanese Patent Application Laid-Open No. 2001-144293 discloses a semiconductor device having a body contact region that penetrates the body region and reaches the drift region. In this semiconductor device, even if a depletion layer spreads from the interface between the body contact region and the drift region when a high voltage is applied between the emitter and the collector, it does not spread until it enters the carrier passage region, so that the latch-up resistance is improved. Cannot be obtained.

本発明に係る半導体装置のエミッタ電極を接地し、コレクタ電極に正電圧を印加し、トレンチゲート電極にオン電圧を印加すると（オン状態）、トレンチゲート電極に対向するボディ領域に反転層が形成され、この反転層に沿ってエミッタ電極から多数キャリアがドリフト領域へ注入される。多数キャリアが反転層に沿って流れる間は、反転層の幅内に沿って流れ、多数キャリアがドリフト領域に達すると、そのドリフト領域内で拡散し、コレクタ電極側に向かって流れていく。この多数キャリアが流れるキャリア通過領域の外側に第１導電型半導体領域が形成されている。エミッタ・コレクタ間に印加されている電圧によって、第１導電型半導体領域と第２導電型ドリフト領域の接合界面から空乏層が広がる。エミッタ・コレクタ間に印加される電圧が大きくなるほど空乏層が大きく広がり、キャリア通過領域に浸入して、多数キャリアが流れる領域を収縮させる。
上記半導体装置では、ドリフト領域内を流れる多数キャリアの通過領域を、空乏層によって自己的に調整する。具体的には、エミッタ・コレクタ間電圧が大きいときは、大きく広がる空乏層によって多数キャリアの通過領域を狭くし、一方、印加される電圧が小さいときは空乏層の広がりが小さいために、多数キャリアの通過領域が広く確保される。したがって、図１中のカーブ１１に示すように、エミッタ・コレクタ間電圧が小さいときは、多数キャリアの通過領域が広く確保されているために、オン抵抗あるいはオン電圧が従来構造に比して増大することはない。一方で、負荷短絡時などに高いエミッタ・コレクタ間電圧が印加された場合には、第１導電型半導体領域と第２導電型ドリフト領域のｐｎ接合界面から広がる空乏層によって多数キャリアの通過領域が狭くなり、飽和電流値が従来構造に比して小さくなる。この結果、エミッタ領域とボディ領域とドリフト領域からなる寄生バイポーラがオン状態となることを抑制する。ラッチアップ現象の発生が抑制され、ラッチアップ耐量が向上する。 When the emitter electrode of the semiconductor device according to the present invention is grounded, a positive voltage is applied to the collector electrode, and an on-voltage is applied to the trench gate electrode (on state), an inversion layer is formed in the body region facing the trench gate electrode. Major carriers are injected from the emitter electrode into the drift region along the inversion layer. While majority carriers flow along the inversion layer, they flow along the width of the inversion layer, and when the majority carriers reach the drift region, they diffuse in the drift region and flow toward the collector electrode. A first conductivity type semiconductor region is formed outside the carrier passage region where the majority carriers flow. The depletion layer spreads from the junction interface between the first conductivity type semiconductor region and the second conductivity type drift region by the voltage applied between the emitter and the collector. As the voltage applied between the emitter and the collector increases, the depletion layer expands and enters the carrier passage region to contract the region where majority carriers flow.
In the semiconductor device, the pass region of majority carriers flowing in the drift region is adjusted by the depletion layer. Specifically, when the emitter-collector voltage is large, the majority carrier passing region is narrowed by a widening depletion layer, while when the applied voltage is small, the depletion layer spread is small. Wide passage area is secured. Therefore, as shown by the curve 11 in FIG. 1, when the emitter-collector voltage is small, a large carrier passage region is secured, so that the on-resistance or the on-voltage increases compared to the conventional structure. Never do. On the other hand, when a high emitter-collector voltage is applied when the load is short-circuited, a majority carrier passage region is formed by a depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the second conductivity type drift region. The saturation current value becomes smaller than that of the conventional structure. As a result, it is possible to suppress the parasitic bipolar including the emitter region, the body region, and the drift region from being turned on. Occurrence of the latch-up phenomenon is suppressed, and the latch-up tolerance is improved.

本発明に係る半導体装置を具現化するには、第１導電型半導体領域と第２導電型ドリフト領域のｐｎ接合界面から広がる空乏層が、ドリフト領域中のキャリア通過領域に浸入するように伸びることが必要となる。空乏層がキャリア通過領域に浸入するように伸びる位置に、第１導電型半導体領域が形成されていることが重要である。
このためには、第１導電型半導体領域がエミッタ領域と接していてもよい。第１導電型半導体領域がエミッタ領域と隣接して形成されていてもよいし、あるいは第１導電型半導体領域がエミッタ領域を囲繞するように形成されていてもよい。
多数キャリアはエミッタ領域から注入され、トレンチゲート電極に沿って形成される反転層を流れ、ドリフト領域へと注入される。第１導電型半導体領域がエミッタ領域と接触する位置に形成されていると、第１導電型半導体領域と第２導電型ドリフト領域のｐｎ接合界面から広がる空乏層がドリフト領域中の多数キャリアの通過領域に浸入し、多数キャリアの通過領域を狭める。
また、本発明に係る半導体装置では、第１導電型半導体領域内に、第２導電型のキャリア蓄積層が配置されている。このキャリア蓄積層の形状や位置には特に制限はなく、例えば第１導電型半導体領域内の膜厚方向に対して離反して複数個形成されていてもよい。要は第１導電型半導体領域内に分散配置されていればよい。
本発明に係る半導体装置では、コレクタ領域からドリフト領域へと注入された少数キャリアが、第１導電型半導体領域を通過して排出される。この第１導電型半導体領域内に、高抵抗のキャリア蓄積層が分散配置されていると、コレクタ領域から注入された少数キャリアが、この第１導電型半導体領域を通過して素早く排出されるのを抑制する。したがって、エミッタ・コレクタ間の少数キャリアの密度が大きくなり、ひいてはオン抵抗あるいはオン電圧を低減することができる。即ち、図２中のカーブ１２ａに示すように、従来構造に比してオン抵抗あるいはオン電圧が低減され、さらにラッチアップ耐量が大きい半導体装置を実現することができる（屈曲点１２ｂの位置参照）。なお、図２中の破線１０は図１２中の従来の半導体装置である。 In order to realize the semiconductor device according to the present invention, a depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the second conductivity type drift region extends so as to enter the carrier passage region in the drift region. Is required. It is important that the first conductivity type semiconductor region is formed at a position where the depletion layer extends so as to enter the carrier passage region.
For this purpose, the first conductivity type semiconductor region may be in contact with the emitter region . The first conductivity type semiconductor region may be formed adjacent to the emitter region, or the first conductivity type semiconductor region may be formed so as to surround the emitter region.
Majority carriers are injected from the emitter region, flow through the inversion layer formed along the trench gate electrode, and are injected into the drift region. When the first conductivity type semiconductor region is formed at a position in contact with the emitter region, a depletion layer extending from the pn junction interface between the first conductivity type semiconductor region and the second conductivity type drift region passes through majority carriers in the drift region. It penetrates into the region and narrows the majority carrier passage region.
In the semiconductor device according to the present invention, the second conductivity type carrier accumulation layer is disposed in the first conductivity type semiconductor region. The shape and position of the carrier storage layer are not particularly limited, and for example, a plurality of carrier storage layers may be formed apart from the film thickness direction in the first conductivity type semiconductor region. In short, it is only necessary to be distributed in the first conductive semiconductor region.
In the semiconductor device according to the present invention, minority carriers injected from the collector region to the drift region pass through the first conductivity type semiconductor region and are discharged. If high-resistance carrier storage layers are dispersedly arranged in the first conductivity type semiconductor region, minority carriers injected from the collector region are quickly discharged through the first conductivity type semiconductor region. Suppress. Therefore, the density of minority carriers between the emitter and the collector is increased, so that the on-resistance or the on-voltage can be reduced. That is, as shown by a curve 12a in FIG. 2, a semiconductor device can be realized in which the on-resistance or the on-voltage is reduced as compared with the conventional structure and the latch-up resistance is large (see the position of the bending point 12b). . 2 represents a conventional semiconductor device in FIG.

第１導電型半導体領域がトレンチゲート電極の長手方向と直交する方向に伸びていることが好ましい。
第１導電型半導体領域が上記の方向に伸びて形成されていると、トレンチゲート電極に沿ってエミッタ領域からドリフト領域方向へと形成されている反転層に対して、その両脇に第１導電半導体型領域が形成されることになる。したがって、その反転層から、ドリフト領域に注入された多数キャリアのうち、トレンチゲート電極の長手方向に拡散してドリフト領域を流れるキャリア通過領域が、第１導電型半導体領域と第２導電型のドリフト領域のｐｎ接合界面から広がる空乏層と確実に重なる。多数キャリアのキャリア通過領域を制限することができ、高いエミッタ・コレクタ間電圧が印加された場合に、コレクタ電流の飽和値を減少させることができる。 It is preferable that the first conductivity type semiconductor region extends in a direction orthogonal to the longitudinal direction of the trench gate electrode.
When the first conductivity type semiconductor region is formed extending in the above direction, the first conductivity type is formed on both sides of the inversion layer formed from the emitter region toward the drift region along the trench gate electrode. A semiconductor type region is formed. Therefore, among the majority carriers injected from the inversion layer into the drift region, the carrier passing region that diffuses in the longitudinal direction of the trench gate electrode and flows through the drift region is the drift between the first conductivity type semiconductor region and the second conductivity type. It surely overlaps with the depletion layer extending from the pn junction interface in the region. The carrier passing region of majority carriers can be limited, and the saturation value of the collector current can be reduced when a high emitter-collector voltage is applied.

この種の半導体装置において、エミッタ・コレクタ間電圧の増加に対して、コレクタ電流の飽和値を減少させるという技術思想は存在しなかった。また、そのような技術思想がこの種の半導体装置のラッチアップ耐量に有効であるという知見も存在しなかった。
本発明は上記の具現化された半導体装置を提供するのと同時に、エミッタ・コレクタ間電圧の増加に対して、コレクタ電流の飽和値を低減させてラッチアップ現象を抑制するという新たな方法を実現したとも言える。
即ち、本発明では、コレクタ電極と、コレクタ電極に接する第１導電型のコレクタ領域と、コレクタ領域に接するとともにそのコレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域と、ドリフト領域に接するとともにそのドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、ボディ領域に接するとともにそのボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、エミッタ領域と接するエミッタ電極と、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているトレンチゲート電極を備える半導体装置において、ドリフト領域中のエミッタ領域下方領域外に第１導電型半導体領域を設け、その第１導電型半導体領域にエミッタ電極の電位を加えることによって、その第１導電型半導体領域とドリフト領域の接合界面から空乏層を広げてドリフト領域中に形成されるキャリア通過領域を縮小させることによって、エミッタ・コレクタ間電圧の増加に抗してコレクタ電流の飽和値を減少させる方法を提供する。 In this type of semiconductor device, there has been no technical idea of reducing the saturation value of the collector current with respect to the increase in the emitter-collector voltage. Further, there has been no knowledge that such a technical idea is effective for the latch-up resistance of this type of semiconductor device.
The present invention provides a semiconductor device embodied as described above, and at the same time realizes a new method of suppressing the latch-up phenomenon by reducing the saturation value of the collector current against the increase of the emitter-collector voltage. I can say that.
That is, in the present invention, a collector electrode, a first conductivity type collector region in contact with the collector electrode, a second conductivity type drift region in contact with the collector region and separated from the collector electrode by the collector region, and a drift region A first conductivity type body region that is in contact with the collector region and separated from the collector region by the drift region; a second conductivity type emitter region that is in contact with the body region and is separated from the drift region by the body region; And a trench gate electrode facing a body region that separates the emitter region from the drift region with a gate insulating film interposed therebetween, wherein the first conductive material is formed outside the region below the emitter region in the drift region. Type semiconductor region, and the first conductive type semiconductor region is energized. By applying a potential of the emitter electrode, the depletion layer is expanded from the junction interface between the first conductivity type semiconductor region and the drift region, and the carrier passage region formed in the drift region is reduced, whereby the emitter-collector voltage is reduced. A method of reducing the saturation value of the collector current against an increase in the current is provided.

本発明によれば、第１導電型領域とドリフト領域のｐｎ接合界面から広がる空乏層によって多数キャリアのキャリア通過経路を自己的に調整することで、ラッチアップ耐量を向上することができる。 According to the present invention, it is possible to improve the latch-up resistance by adjusting the carrier passage path of majority carriers by the depletion layer spreading from the pn junction interface between the first conductivity type region and the drift region.

最初に実施例の主要な特徴を列記する。
（第１実施形態）コレクタ電極と、そのコレクタ電極上に形成されたｐ型のコレクタ領域と、そのコレクタ領域上に形成されたｎ型のドリフト領域と、そのドリフト領域上に形成されたｐ型のボディ領域と、そのボディ領域内に選択的に形成されたｎ型のエミッタ領域と、ボディ領域とドリフト領域を隔てるボディ領域に対してゲート絶縁膜を介して対向しているトレンチゲート電極とを備えた半導体装置において、ボディ領域を貫通して、ドリフト領域にまで達するｐ型の半導体領域が形成されている。エミッタ領域とｐ型半導体領域はエミッタ電極に接続している。エミッタ領域から注入される電子キャリアは、トレンチゲート電極に対向するｐ型半導体領域に形成されるｎ型の反転層を経由してドリフト領域へ注入され、そのドリフト領域内をコレクタ電極へと向かって流れる。この多数キャリアの大部分が流れる領域をキャリア通過領域という。このキャリア通過領域の周辺にｐ型半導体領域が形成されている。このｐ型半導体領域とｎ型のドリフト領域のｐｎ接合界面から広がる空乏層が、ドリフト領域内のキャリア通過領域を狭める。
（第２実施形態）ｐ型半導体領域のエミッタ・コレクタ電極間方向の膜厚は、トレンチゲート電極のエミッタ・コレクタ電極間方向の膜厚よりも大きい。 First, the main features of the embodiment are listed.
First Embodiment A collector electrode, a p-type collector region formed on the collector electrode, an n-type drift region formed on the collector region, and a p-type formed on the drift region A body region, an n-type emitter region selectively formed in the body region, and a trench gate electrode facing the body region separating the drift region from the body region via a gate insulating film In the semiconductor device provided, a p-type semiconductor region that penetrates the body region and reaches the drift region is formed. The emitter region and the p-type semiconductor region are connected to the emitter electrode. Electron carriers injected from the emitter region are injected into the drift region via the n-type inversion layer formed in the p-type semiconductor region facing the trench gate electrode, and the inside of the drift region toward the collector electrode Flowing. A region where most of the majority carriers flow is called a carrier passage region. A p-type semiconductor region is formed around the carrier passage region. The depletion layer extending from the pn junction interface between the p-type semiconductor region and the n-type drift region narrows the carrier passage region in the drift region.
Second Embodiment The thickness of the p-type semiconductor region in the direction between the emitter and collector electrodes is larger than the thickness of the trench gate electrode in the direction between the emitter and collector electrodes.

以下、図面を参照して各実施例を詳細に説明する。 Hereinafter, each embodiment will be described in detail with reference to the drawings.

（第１実施例）図３は、第１実施例の半導体装置の要部斜視図を示している。
アルミニウム等からなるコレクタ電極Ｃ上にｐ^＋型の不純物を含有するシリコン単結晶のコレクタ領域２２が形成されている。そのコレクタ領域２２上にはｎ^＋型の不純物を含有するバッファ領域２４が形成されている。そのバッファ領域２４上にはｎ⁻型の不純物を含有するドリフト領域２６が形成されている。ドリフト領域２６上にはｐ^＋型の不純物を含有するボディ領域２８が形成されている。ボディ領域３６内には選択的にｎ^＋型の不純物を含有するエミッタ領域３４が形成されている。
エミッタ領域３４とドリフト領域２６を隔てているボディ領域２８を貫通してドリフト領域２６に達し、そのボディ領域２８にゲート絶縁膜３３を介して対向しているトレンチゲート電極３２が形成されている。ゲート絶縁膜３３は酸化シリコンで形成され、トレンチゲート電極３２はポリシリコンで形成されている。エミッタ領域３４は、トレンチゲート電極３２の長手方向に沿って断続的に形成されている。
このボディ領域２８を貫通してドリフト領域２６まで達するｐ^＋型のｐ型半導体領域３６がトレンチゲート電極３２に直交する方向に伸びて形成されている。ｐ型半導体領域３６はエミッタ領域３４が形成されていない部分に形成され、エミッタ領域３４と接触して形成されている。ｐ型半導体領域３６のエミッタ・コレクタ電極間方向（紙面上下）の膜厚は、トレンチゲート電極３２のエミッタ・コレクタ電極間方向の膜厚よりも大きい。
エミッタ領域３４とｐ型半導体領域３６は、エミッタ電極Ｅに接触している。 First Embodiment FIG. 3 is a perspective view showing a main part of a semiconductor device according to a first embodiment.
A collector region 22 of silicon single crystal containing ap ⁺ type impurity is formed on a collector electrode C made of aluminum or the like. A buffer region 24 containing n ⁺ type impurities is formed on the collector region 22. A drift region 26 containing an n ⁻ type impurity is formed on the buffer region 24. A body region 28 containing ap ⁺ type impurity is formed on drift region 26. In the body region 36, an emitter region 34 that selectively contains n ⁺ -type impurities is formed.
A trench gate electrode 32 is formed which penetrates the body region 28 separating the emitter region 34 and the drift region 26 to reach the drift region 26 and faces the body region 28 with a gate insulating film 33 therebetween. The gate insulating film 33 is made of silicon oxide, and the trench gate electrode 32 is made of polysilicon. The emitter region 34 is intermittently formed along the longitudinal direction of the trench gate electrode 32.
A p ⁺ -type p-type semiconductor region 36 that penetrates through the body region 28 and reaches the drift region 26 is formed to extend in a direction perpendicular to the trench gate electrode 32. The p-type semiconductor region 36 is formed in a portion where the emitter region 34 is not formed, and is formed in contact with the emitter region 34. The thickness of the p-type semiconductor region 36 in the direction between the emitter and collector electrodes (up and down in the drawing) is larger than the thickness of the trench gate electrode 32 in the direction between the emitter and collector electrodes.
The emitter region 34 and the p-type semiconductor region 36 are in contact with the emitter electrode E.

図４は、半導体装置１の平面図であり、図中III−III矢視断面図に対応するのが図３の要部斜視図の正面である。
図４に示すように、ｐ型半導体領域３６はトレンチゲート電極３２の長手方向に直交する方向に伸びて形成され、またエミッタ領域３４の両端（トレンチゲート電極３２の長手方向の端部）に隣接している。 FIG. 4 is a plan view of the semiconductor device 1, and the front view of the main part perspective view of FIG.
As shown in FIG. 4, the p-type semiconductor region 36 is formed to extend in a direction orthogonal to the longitudinal direction of the trench gate electrode 32, and is adjacent to both ends of the emitter region 34 (end portions in the longitudinal direction of the trench gate electrode 32). is doing.

図４のV−V矢視断面図が図５に示されており、図５を用いて半導体装置１の動作を説明する。
図５には図示されないエミッタ電極Ｅを接地し、コレクタ電極Ｃに正電圧を印加し、図示されないトレンチゲート電極３２に正電圧を印加すると、ボディ領域２８のうちトレンチゲート電極３２と対向する箇所がｎ型に反転される。半導体装置１のｐ型半導体領域３６は、不純物濃度が高いために反転しない。したがって、エミッタ領域３４から注入された電子キャリアは、図５に示すように、ｎ型に反転した箇所のうちボディ領域２８側をトレンチゲート電極３２に沿って通過し、ドリフト領域２６へと注入される。注入された電子キャリアは、ドリフト領域２６をコレクタ電極Ｃへ向かって拡散して流れる（図示２７を参照）。
ドリフト領域に注入された電子キャリアに呼応して、コレクタ領域２２からバッファ領域２４とドリフト領域２６へ正孔キャリアが注入される。これによりバッファ領域２４及びドリフト層２６に伝導度変調が起こり、低いオン電圧を実現する。 A cross-sectional view taken along line VV in FIG. 4 is shown in FIG. 5, and the operation of the semiconductor device 1 will be described with reference to FIG. 5.
When the emitter electrode E (not shown in FIG. 5) is grounded, a positive voltage is applied to the collector electrode C, and a positive voltage is applied to the trench gate electrode 32 (not shown), the portion of the body region 28 facing the trench gate electrode 32 is Inverted to n-type. The p-type semiconductor region 36 of the semiconductor device 1 is not inverted because the impurity concentration is high. Therefore, as shown in FIG. 5, the electron carriers injected from the emitter region 34 pass through the body region 28 side along the trench gate electrode 32 in the portion inverted to the n-type, and are injected into the drift region 26. The The injected electron carriers diffuse through the drift region 26 toward the collector electrode C and flow (see FIG. 27).
In response to the electron carriers injected into the drift region, hole carriers are injected from the collector region 22 into the buffer region 24 and the drift region 26. As a result, conductivity modulation occurs in the buffer region 24 and the drift layer 26, thereby realizing a low on-voltage.

図６には、半導体装置１に負荷短絡時などに高いエミッタ・コレクタ間電圧が印加された場合の、エミッタ領域３４から注入される電子キャリアの流れと、ｐ型半導体領域３６とドリフト領域２６のｐｎ接合界面から広がる空乏層３６ａの領域が模式的に図示されている。電子キャリアの流れが矢印で表示され、空乏層の領域は図中破線で示されている。
高いエミッタ・コレクタ間電圧が印加されると、ｐ型半導体領域３６とドリフト領域２６のｐｎ接合界面からは空乏層３６ａが広がる。電子キャリアはこの空乏層３６ａを避けて流れるため、ドリフト領域２６に注入された電子キャリアは、空乏層３６ａによって狭められた導通経路を流れていることが分かる（図示２７を参照）。即ち、空乏層３６ａがキャリア通過領域を狭める。
この空乏層３６ａは印加されるエミッタ・コレクタ間電圧が大きいほど広がって形成されるために、オン抵抗が上昇し、ひいては飽和電流値が低減される。
電子キャリアの注入量が減少すれば、それに呼応して注入される正孔キャリアの量も減少するために、ラッチアップ現象を抑制することができる。したがってラッチアップ耐量が向上する。 FIG. 6 shows the flow of electron carriers injected from the emitter region 34 when the high emitter-collector voltage is applied to the semiconductor device 1 when the load is short-circuited, the p-type semiconductor region 36 and the drift region 26. A region of the depletion layer 36a extending from the pn junction interface is schematically illustrated. The flow of electron carriers is indicated by arrows, and the region of the depletion layer is indicated by broken lines in the figure.
When a high emitter-collector voltage is applied, the depletion layer 36 a spreads from the pn junction interface between the p-type semiconductor region 36 and the drift region 26. Since the electron carriers flow avoiding the depletion layer 36a, it can be seen that the electron carriers injected into the drift region 26 flow through a conduction path narrowed by the depletion layer 36a (see FIG. 27). That is, the depletion layer 36a narrows the carrier passage region.
Since the depletion layer 36a is formed so as to increase as the applied emitter-collector voltage increases, the on-resistance increases, and the saturation current value is reduced accordingly.
If the amount of injected electron carriers is reduced, the amount of hole carriers injected in response thereto is also reduced, so that the latch-up phenomenon can be suppressed. Therefore, the latch-up resistance is improved.

図７には第１実施例の半導体装置１の変形例が例示されている。なお、略同一構造の構成要素には、同一番号を付して説明を省略する。
半導体装置１ではｐ型半導体領域３６がエミッタ領域３４の両端に隣接して形成されていたが、本変形例ではｐ型半導体領域３６がエミッタ領域３４を囲繞して接している。この場合でも、図示されないエミッタ電極Ｅを接地し、コレクタ電極Ｃに正電圧を印加し、トレンチゲート電極３２に正電圧を印加すると、ボディ領域２８のうちトレンチゲート電極３２と対向する箇所がｎ型に反転される。ｐ型半導体領域３６のエミッタ・コレクタ電極間方向の膜厚が、トレンチゲート電極３２のエミッタ・コレクタ電極間方向の膜厚よりも大きいので、エミッタ領域３４から注入された電子キャリアは、ボディ領域２８側の反転層を経由しドリフト領域２８へ注入される。
高いエミッタ・コレクタ間電圧が印加されると、ｐ型半導体領域３６とドリフト領域２６のｐｎ接合界面から広がる空乏層３６ａが、電子キャリアの導通経路を狭める（図示２７を参照）。したがって、高いエミッタ・コレクタ間電圧が印加された場合には、電子キャリアの注入量が減少し、それに呼応して注入される正孔キャリアの量も減少するために、ラッチアップ現象を抑制することができる。
実施例１とその変形例から示唆されるように、エミッタ・コレクタ間電圧の増加に対して、コレクタ電流を減少させるには、エミッタ領域３４から注入される電子キャリアの導通経路の周辺にｐ型半導体領域が形成されていることが重要である。より具体的には、ｐ型半導体領域３６がエミッタ領域３４と接する位置に形成されていることが重要である。 FIG. 7 illustrates a modification of the semiconductor device 1 of the first embodiment. In addition, the same number is attached | subjected to the component of substantially the same structure, and description is abbreviate | omitted.
In the semiconductor device 1, the p-type semiconductor region 36 is formed adjacent to both ends of the emitter region 34. However, in this modification, the p-type semiconductor region 36 surrounds and contacts the emitter region 34. Even in this case, when a not-shown emitter electrode E is grounded, a positive voltage is applied to the collector electrode C, and a positive voltage is applied to the trench gate electrode 32, a portion of the body region 28 facing the trench gate electrode 32 is n-type. Is inverted. Since the film thickness in the direction between the emitter and collector electrodes of the p-type semiconductor region 36 is larger than the film thickness in the direction between the emitter and collector electrodes of the trench gate electrode 32, the electron carriers injected from the emitter region 34 are in the body region 28. It is injected into the drift region 28 via the inversion layer on the side.
When a high emitter-collector voltage is applied, the depletion layer 36a spreading from the pn junction interface between the p-type semiconductor region 36 and the drift region 26 narrows the conduction path of electron carriers (see FIG. 27). Therefore, when a high emitter-collector voltage is applied, the amount of injected electron carriers decreases, and the amount of hole carriers injected correspondingly decreases, thereby suppressing the latch-up phenomenon. Can do.
As suggested from the first embodiment and its modification, in order to reduce the collector current with respect to the increase in the emitter-collector voltage, the p-type is formed around the conduction path of the electron carriers injected from the emitter region 34. It is important that a semiconductor region is formed. More specifically, it is important that the p-type semiconductor region 36 is formed at a position in contact with the emitter region 34.

（第２実施例）図８は、第２実施例の半導体装置２の要部斜視図を示している。
第１実施例の半導体装置1と比較すると、ｐ型半導体領域１３６がトレンチゲート電極１３２の長手方向に対して直交するのではなく、平行方向に伸びて形成されている。この場合でもｐ型半導体領域１３６はエミッタ領域１３３に接触して形成されている。
図９には半導体装置２の平面図が示されており、トレンチゲート電極１３２に対して平行方向に形成されているのが分かる。なお、図９中のVIII−VIII矢視断面図が図８の要部斜視図の正面に対応している。 (Second Embodiment) FIG. 8 is a perspective view showing a main part of a semiconductor device 2 according to a second embodiment.
Compared to the semiconductor device 1 of the first embodiment, the p-type semiconductor region 136 is formed not in a direction perpendicular to the longitudinal direction of the trench gate electrode 132 but in a parallel direction. Even in this case, the p-type semiconductor region 136 is formed in contact with the emitter region 133.
FIG. 9 is a plan view of the semiconductor device 2, and it can be seen that the semiconductor device 2 is formed in a direction parallel to the trench gate electrode 132. In addition, the VIII-VIII arrow sectional view in FIG. 9 corresponds to the front of the main part perspective view of FIG.

半導体装置２の場合であっても、ｐ型半導体領域１３６とドリフト領域１２６のｐｎ接合界面から広がる空乏層１３６ａが電子キャリアの導通経路を狭くする（図示１２７を参照）。この場合、トレンチゲート電極１２６の長手方向に対して直交方向の方向成分（紙面左右）を持って拡散する電子キャリアの導通経路を抑制する。
エミッタ・コレクタ間電圧の増加に対してコレクタ電流の飽和値を低減することができるため、ラッチアップ現象を抑制し、ラッチアップ耐量を向上することができる。 Even in the case of the semiconductor device 2, the depletion layer 136a extending from the pn junction interface between the p-type semiconductor region 136 and the drift region 126 narrows the conduction path of the electron carriers (see 127 in the drawing). In this case, the conduction path of the electron carrier that diffuses with a direction component (left and right in the drawing) perpendicular to the longitudinal direction of the trench gate electrode 126 is suppressed.
Since the saturation value of the collector current can be reduced as the emitter-collector voltage increases, the latch-up phenomenon can be suppressed and the latch-up resistance can be improved.

（第３実施例）図１０は第３実施例の半導体装置３の要部断面図であり、その基本的な構成は第１実施例の半導体装置１と同一である。第３実施例の半導体装置３は、第１実施例の半導体装置１のｐ型半導体領域２３６内にｎ型のキャリア蓄積層２４０が付加されている。キャリア蓄積層２４０はコレクタ領域２２２から注入される正孔キャリアが、ｐ型半導体領域２４０を経由してエミッタ電極へと排出される場合に、キャリア蓄積層２４０によってその正孔キャリアを溜める機能を有する。正孔キャリアが留まることによって、キャリア密度が増大するためオン抵抗あるいはオン電圧を低減することができる。 (Third Embodiment) FIG. 10 is a cross-sectional view of an essential part of a semiconductor device 3 according to a third embodiment, and its basic configuration is the same as that of the semiconductor device 1 according to the first embodiment. In the semiconductor device 3 of the third embodiment, an n-type carrier storage layer 240 is added in the p-type semiconductor region 236 of the semiconductor device 1 of the first embodiment. The carrier storage layer 240 has a function of storing hole carriers by the carrier storage layer 240 when hole carriers injected from the collector region 222 are discharged to the emitter electrode through the p-type semiconductor region 240. . When the hole carriers stay, the carrier density increases, so that the on-resistance or the on-voltage can be reduced.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

本発明に係る半導体装置の出力特性を示す（１）。1 shows output characteristics of a semiconductor device according to the present invention (1). 本発明に係る半導体装置の出力特性を示す（２）。2 shows output characteristics of a semiconductor device according to the present invention (2). 第１実施例の半導体装置１の要部斜視図を示す。The principal part perspective view of the semiconductor device 1 of 1st Example is shown. 第１実施例の半導体装置１の平面図を示す。The top view of the semiconductor device 1 of 1st Example is shown. 第１実施例の半導体装置１の要部断面図を示す（１）。FIG. 2 shows a cross-sectional view of the main part of the semiconductor device 1 of the first embodiment (1). 第１実施例の半導体装置１の要部断面図を示す（２）。FIG. 2 shows a cross-sectional view of the main part of the semiconductor device 1 of the first embodiment (2). 第１実施例の半導体装置１の変形例を示す。The modification of the semiconductor device 1 of 1st Example is shown. 第２実施例の半導体装置２の要部斜視図を示す。The principal part perspective view of the semiconductor device 2 of 2nd Example is shown. 第２実施例の半導体装置２の平面図を示す。The top view of the semiconductor device 2 of 2nd Example is shown. 第３実施例の半導体装置３の要部断面図を示す。Sectional drawing of the principal part of the semiconductor device 3 of 3rd Example is shown. 従来の半導体装置４の要部斜視図を示す。The principal part perspective view of the conventional semiconductor device 4 is shown. 従来の半導体装置４の出力特性を示す。The output characteristic of the conventional semiconductor device 4 is shown.

符号の説明Explanation of symbols

２２：コレクタ領域
２４：バッファ領域
２６：ドリフト領域
２８：ボディ領域
３２：トレンチゲート電極
３３：ゲート絶縁膜
３４：エミッタ領域
３６：ｐ型半導体領域（第１導電型半導体領域）
22: collector region 24: buffer region 26: drift region 28: body region 32: trench gate electrode 33: gate insulating film 34: emitter region 36: p-type semiconductor region (first conductivity type semiconductor region)

Claims

コレクタ電極と、
コレクタ電極に接する第１導電型のコレクタ領域と、
コレクタ領域に接するとともにそのコレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域と、
ドリフト領域に接するとともにそのドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、
ボディ領域に接するとともにそのボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、
エミッタ領域と接するエミッタ電極と、
エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているトレンチゲート電極と、
エミッタ電極に接するとともにボディ領域を貫通してドリフト領域に達する第１導電型半導体領域と、
第１導電型半導体領域内に配置されている第２導電型のキャリア蓄積層と、を備え、
前記第１導電型半導体領域は、トレンチゲート電極にオン電圧が印加された時にキャリアが通過するドリフト領域中のキャリア通過領域の外部に位置し、エミッタ・コレクタ間電圧が増加した時に第１導電型半導体領域とドリフト領域のｐｎ接合界面から広がる空乏層が前記キャリア通過領域に侵入する位置関係で配置されていることを特徴とする半導体装置。 A collector electrode;
A collector region of a first conductivity type in contact with the collector electrode;
A drift region of a second conductivity type in contact with the collector region and separated from the collector electrode by the collector region;
A body region of a first conductivity type in contact with the drift region and separated from the collector region by the drift region;
An emitter region of a second conductivity type in contact with the body region and separated from the drift region by the body region;
An emitter electrode in contact with the emitter region;
A trench gate electrode facing a body region separating the emitter region and the drift region through a gate insulating film;
A first conductivity type semiconductor region that contacts the emitter electrode and reaches the drift region through the body region ;
A second conductivity type carrier storage layer disposed in the first conductivity type semiconductor region ,
The first conductivity type semiconductor region is located outside the carrier passing region in the drift region through which carriers pass when an on-voltage is applied to the trench gate electrode, and the first conductivity type when the emitter-collector voltage increases. A semiconductor device, wherein a depletion layer extending from a pn junction interface between a semiconductor region and a drift region is arranged in a positional relationship to enter the carrier passage region.

コレクタ電極と、
コレクタ電極に接する第１導電型のコレクタ領域と、
コレクタ領域に接するとともにそのコレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域と、
ドリフト領域に接するとともにそのドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、
ボディ領域に接するとともにそのボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、
エミッタ領域と接するエミッタ電極と、
エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているトレンチゲート電極と、
エミッタ電極とエミッタ領域に接するとともにボディ領域を貫通してドリフト領域に達する第１導電型半導体領域と、
第１導電型半導体領域内に配置されている第２導電型のキャリア蓄積層と、を備えていることを特徴とする半導体装置。 A collector electrode;
A collector region of a first conductivity type in contact with the collector electrode;
A drift region of a second conductivity type in contact with the collector region and separated from the collector electrode by the collector region;
A body region of a first conductivity type in contact with the drift region and separated from the collector region by the drift region;
An emitter region of a second conductivity type in contact with the body region and separated from the drift region by the body region;
An emitter electrode in contact with the emitter region;
A trench gate electrode facing a body region separating the emitter region and the drift region through a gate insulating film;
A first conductivity type semiconductor region that contacts the emitter electrode and the emitter region and reaches the drift region through the body region ;
A semiconductor device comprising: a second conductivity type carrier storage layer disposed in the first conductivity type semiconductor region .

第１導電型半導体領域がトレンチゲート電極の長手方向と直交する方向に伸びていることを特徴とする請求項２の半導体装置。 3. The semiconductor device according to claim 2, wherein the first conductivity type semiconductor region extends in a direction orthogonal to the longitudinal direction of the trench gate electrode.